JPH06151780A - 半導体装置 - Google Patents

半導体装置

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JPH06151780A
JPH06151780A JP4302420A JP30242092A JPH06151780A JP H06151780 A JPH06151780 A JP H06151780A JP 4302420 A JP4302420 A JP 4302420A JP 30242092 A JP30242092 A JP 30242092A JP H06151780 A JPH06151780 A JP H06151780A
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flash memory
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dram
electrode layer
semiconductor substrate
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Kaoru Kanehachi
薫 兼八
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Nippon Precision Circuits Inc
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Abstract

(57)【要約】 【目的】 コンピュータ等の機器に用いた場合、データ
の高速転送が可能でしかも部品点数・重量・体積・コス
トの低減が可能な半導体装置を提供することである。 【構成】 本発明における半導体装置は、フラッシュメ
モリー部１３のプロセスを基本にして、ＤＲＡＭ部１２
のキャパシタの共通電極層１８ａとフラッシュメモリー
部１３のフローティングゲート層１８ｂ、そしてＤＲＡ
Ｍ部１２の上部キャパシタの電極層２３ａおよびトラン
ジスタのゲート電極層２３ｂとフラッシュメモリー部１
３のコントロールゲート層２３ｃとを、同一材料で同時
に形成することにより、同一半導体基板上にフラッシュ
メモリー部１３とキャシュメモリーであるＤＲＡＭ部１
２が形成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】コンピュータにおけるプログラムやデー
タの蓄積には、従来ハードディスクを用いるのが一般的
であった。このハードディスクは、重量・体積・消費電
力等が大きい。一方、ハードディスクの代わりにフラッ
シュメモリーを用いる場合、キャッシュメモリーが必要
となり、このキャッシュメモリーは外付けしていた。
【０００３】
【発明が解決しようとする課題】したがって、フラッシ
ュメモリーをハードディスクの代替装置として使用する
場合、キャシュメモリーが外付け部品であるために部品
点数・重量・体積・コスト・データ転送時間が増加する
という問題点があった。
【０００４】本発明の目的は、コンピュータ等の機器に
利用した場合に、データの高速転送が可能でしかも部品
点数・重量・体積・コストの低減が可能な半導体装置を
提供することである。
【０００５】
【課題を解決するための手段】本発明における半導体装
置は、ＤＲＡＭ部とフラッシュメモリー部とを同一半導
体基板の主表面側に形成したことを特徴とするものであ
る。
【０００６】
【実施例】図５は、実施例を模式的に示した断面図であ
り、半導体装置に係わるものである。半導体基板１１に
は、Ｐ型シリコンウェハが用いられる。ＤＲＡＭ部１２
とフラッシュメモリー部１３とが、同一半導体基板１１
上に形成されている。１４は、通常のＬＯＣＯＳ酸化膜
である。ＤＲＡＭ部１２の濃いＰ型拡散層１５は、イオ
ン注入法等を用いて形成され、ＤＲＡＭ部１２の下部キ
ャパシタの第一の電極層となる。第一の絶縁層１６ａお
よび１６ｂは、通常の熱酸化法を用いて形成され、ＤＲ
ＡＭ部１２においては下部キャパシタの絶縁層１６ａと
なるものであり、フラッシュメモリー部１３においては
トンネル酸化膜１６ｂとなるものである。第二の電極層
１８ａおよび１８ｂは、ＣＶＤ法を用いた多結晶シリコ
ン等で形成され、イオン注入法等を用いてＮ型となって
おり、ＤＲＡＭ部１２においては下部キャパシタと上部
キャパシタの共通電極層１８ａとなり、フラッシュメモ
リー部１３においてはフローティングゲート層１８ｂと
なるものである。第二の絶縁層１９ａ、１９ｂ、１９
ｃ、１９ｄは、通常の熱酸化法を用いて形成され、ＤＲ
ＡＭ部１２においては、第三の電極層２３ａとシリコン
基板１１との間の絶縁層の一部１９ａや上部キャパシタ
の絶縁層の一部１９ｂやトランジスタのゲート絶縁層１
９ｃとなるものであり、フラッシュメモリー部１３にお
いてはフローティングゲート層１８ｂとコントロールゲ
ート層２３ｃとの間の絶縁層の一部１９ｄとなるもので
ある。濃いＮ型拡散層２０は、第二の電極層１８ａから
の固相拡散によって形成される。第三の絶縁層２１ａ、
２１ｂは、通常の熱酸化法やＣＶＤ法を組み合わせて用
いることによって形成され、ＤＲＡＭ部１２においては
上部キャパシタの絶縁層の一部２１ａとなるものであ
り、フラッシュメモリー部１３においてはフロティング
ゲート層１８ｂとコントロールゲート層２３ｃとの間の
絶縁層の一部２１ｂとなるものである。第三の電極層２
３ａ、２３ｂ、２３ｃは、ＣＶＤ法を用いた多結晶シリ
コン等で形成され、イオン注入法を用いてＰ型になって
おり、ＤＲＡＭ部１２では上部キャパシタの他方の電極
層２３ａやトランジスタのゲート電極層２３ｂとなるも
のであり、フラッシュメモリー部１３ではコントロール
ゲート層２３ｃとなるものである。濃いＮ型拡散層２４
ａ、２４ｂは、トランジスタのソース、ドレインとなる
ものであり、イオン注入法を用いて形成される。第四の
絶縁層２５は、層間絶縁層であり、ＣＶＤ法を用いた二
酸化シリコン膜等である。第四の電極層２６は、スパッ
タ法等を用いて形成されたＡｌを主材料とする金属膜で
ある。尚、同一番号を付したものは、同一材料で同時に
形成される。
【０００７】次に、図１〜図５に従って、製造方法を説
明する。
【０００８】（図１）半導体基板１１の主表面側に、Ｌ
ＯＣＯＳ酸化膜１４を形成する。通常のフォトリソグラ
フィー工程とイオン注入工程を用いて、ＤＲＡＭ部の濃
いＰ型拡散層１５を形成する。通常の熱酸化法を用い
て、第一の絶縁層１６を形成する。通常のフォトリソグ
ラフィー工程およびエッチング工程を用いて、第一の絶
縁層１６をエッチングし、コンタクトホール１７を形成
する。
【０００９】（図２）ＣＶＤ法等を用いて多結晶シリコ
ン膜を形成する。イオン注入法を用いて、上記多結晶シ
リコン膜全面に、リンやヒ素等のＮ型不純物を注入す
る。通常のフォトリソグラフィー工程とエッチング工程
を用いて上記多結晶シリコンをエッチングし、第二の電
極層１８ａ、１８ｂを形成する。通常の熱酸化法を用い
て、第二の絶縁層１９を形成する。この時、コンタクト
ホール１７を通して、第二の電極層１８ａから半導体基
板１１へ不純物が拡散し、半導体基板１１に濃いＮ型拡
散層２０を形成する。
【００１０】（図３）通常の熱酸化法やＣＶＤ法を組み
合わせてＯＮＯ膜を成膜し、通常のフォトリソグラフィ
ー工程やエッチング工程を用いて、第三の絶縁層２１
ａ、２１ｂを形成する。通常のフォトリソグラフィー工
程やエッチング工程を用いて、第一の絶縁層１６と第二
の絶縁層１９をエッチングし、コンタクトホール２２を
形成する。
【００１１】（図４）ＣＶＤ法等を用いて多結晶シリコ
ン膜を形成する。イオン注入法を用いて、上記多結晶シ
リコン膜全面に、ボロン等のＰ型不純物を注入する。通
常のフォトリソグラフィー工程とエッチング工程を用い
て上記多結晶シリコンをエッチングし、第三の電極層２
３ａ、２３ｂ、２３ｃを形成する。通常のフォトリソグ
ラフィー工程とイオン注入工程を用いて、トランジスタ
のソース、ドレイン部にＮ型不純物を注入する。ここで
熱処理を行なうと、コンタクトホール２２を通して、第
三の電極層２３ａと半導体基板１１との良好なコンタク
トをとることができる。同時に、トランジスタのソー
ス、ドレイン部のＮ型不純物を活性化するので、濃いＮ
型拡散層２４ａ、２４ｂを形成し、この濃いＮ型拡散層
２４ａを、隣接する濃いＮ型拡散層２０と電気的に接続
する。
【００１２】（図５）ＣＶＤ法等を用いて、第四の絶縁
層２５を形成する。通常のフォトリソグラフィー工程と
エッチング工程を用いて、コンタクトホール（図中に番
号を付せず）を形成する。スパッタ法等を用いて、第四
の電極層２６を形成する。
【００１３】このように本発明における半導体装置は、
フラッシュメモリー部１３のプロセスを基本にしてＤＲ
ＡＭ部１２を形成するので、ＤＲＡＭ部１２のキャパシ
タの共通電極層１８ａとフラッシュメモリー部１３のフ
ローティングゲート層１８ｂ、そしてＤＲＡＭ部１２の
上部キャパシタの電極層２３ａおよびトランジスタのゲ
ート電極層２３ｂとフラッシュメモリー部１３のコント
ロールゲート層２３ｃとが、同一材料で同時に形成され
る。そこで、次に述べる三工程を追加するだけで、ＤＲ
ＡＭ部１２とフラッシュメモリー部１３とを同一半導体
基板上に形成できる。
【００１４】（１）ＤＲＡＭ部の濃いＰ型拡散層１５を
形成する工程で、このためにパターン転写用のガラスマ
スクが１枚必要である。 （２）ＤＲＡＭ部１２のキャパシタの共通電極層１８ａ
と濃いＮ型拡散層２０とを接続するためのコンタクトホ
ール１７を形成する工程で、このためにパターン転写用
のガラスマスクが１枚必要である。 （３）ＤＲＡＭ部１２の上部キャパシタの他方の電極層
２３ａと濃いＰ型拡散層１５とを接続するためのコンタ
クトホール２２を形成する工程で、このためにパターン
転写用のガラスマスクが１枚必要である。
【００１５】以上の追加三工程によって同一半導体基板
上に形成されたＤＲＡＭ部とフラッシュメモリー部は、
アレイ状に構成され大規模なメモリーとなる。また、こ
れらの他に周辺回路も同一半導体基板上に形成されるこ
とにより、本半導体装置は一個または複数個で、一台の
ハードディクス装置と同等以上の機能を有する一つのシ
ステムを構成することが可能となる。
【００１６】尚、本発明は上記実施例に限るものではな
く、図１に示した基本要素以外にも他類のトランジス
タ、多層の金属配線層、各種抵抗層を含むことが可能で
ある。また、上記実施例ではＤＲＡＭ部にＮ型トランジ
スタを用いたが、Ｐ型トランジスタであっても良い。基
本的にはＣＭＯＳプロセスで形成されるが、高速化する
ためにバイポーラトランジスタも形成し、ＢｉＣＭＯＳ
プロセスとすることも可能である。
【００１７】
【発明の効果】本発明では、ＤＲＡＭ部とフラッシュメ
モリー部とを同一の半導体基板の主表面側に形成するた
め、コンピュータ等の機器に用いた場合、データの高速
転送や、部品点数・重量・体積・コストの低減が可能に
なる。
【図面の簡単な説明】
【図１】本発明の製造工程途中の実施例を模式的に示し
た断面図である。
【図２】本発明の製造工程途中の実施例を模式的に示し
た断面図である。
【図３】本発明の製造工程途中の実施例を模式的に示し
た断面図である。
【図４】本発明の製造工程途中の実施例を模式的に示し
た断面図である。
【図５】本発明の実施例を模式的に示した断面図であ
る。
【符号の説明】
１１……半導体基板 １２……ＤＲＡＭ部 １３……フラッシュメモリー部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭ部とフラッシュメモリー部と
    を、同一の半導体基板の主表面側に形成したことを特徴
    とする半導体装置。
JP4302420A 1992-11-12 1992-11-12 半導体装置 Pending JPH06151780A (ja)

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JP4302420A JPH06151780A (ja) 1992-11-12 1992-11-12 半導体装置
US08/144,935 US5442210A (en) 1992-11-12 1993-10-28 Semiconductor device

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