JP3111533B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3111533B2 JP3111533B2 JP03241046A JP24104691A JP3111533B2 JP 3111533 B2 JP3111533 B2 JP 3111533B2 JP 03241046 A JP03241046 A JP 03241046A JP 24104691 A JP24104691 A JP 24104691A JP 3111533 B2 JP3111533 B2 JP 3111533B2
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、素子形成面の周辺部の
みならず、素子形成面の内側部にもＩ／Ｏ回路（入出力
回路）を配置してなる半導体集積回路に関する。
みならず、素子形成面の内側部にもＩ／Ｏ回路（入出力
回路）を配置してなる半導体集積回路に関する。
【０００２】
【従来の技術】従来、半導体集積回路として、図９にそ
の概念図を示すようなものが知られている。図中、１は
チップ本体、２は素子形成面、３はＩ／Ｏ回路、４はパ
ッドであり、この半導体集積回路は、素子形成面２の周
辺部にのみ、Ｉ／Ｏ回路３を配置してなるものである。
の概念図を示すようなものが知られている。図中、１は
チップ本体、２は素子形成面、３はＩ／Ｏ回路、４はパ
ッドであり、この半導体集積回路は、素子形成面２の周
辺部にのみ、Ｉ／Ｏ回路３を配置してなるものである。
【０００３】ところが、近年、半導体集積回路の大規模
化に伴い、Ｉ／Ｏ回路の数を増やすことが要求されてお
り、これに応えるものとして、図１０にその概念図を示
すような半導体集積回路が開発されている。図中、５は
チップ本体、６は素子形成面、７はＩ／Ｏ回路、８はパ
ッドであり、この半導体集積回路は、素子形成面６の周
辺部のみならず、素子形成面６の内側部にもＩ／Ｏ回路
７を配置してなるものである。
化に伴い、Ｉ／Ｏ回路の数を増やすことが要求されてお
り、これに応えるものとして、図１０にその概念図を示
すような半導体集積回路が開発されている。図中、５は
チップ本体、６は素子形成面、７はＩ／Ｏ回路、８はパ
ッドであり、この半導体集積回路は、素子形成面６の周
辺部のみならず、素子形成面６の内側部にもＩ／Ｏ回路
７を配置してなるものである。
【０００４】
【発明が解決しようとする課題】ここに、例えば、ゲー
トアレイ型の半導体集積回路において、素子形成面の内
側部にＩ／Ｏ回路を配置すると、図１１に示すように、
本来、論理回路を形成すべき領域を使用すると共に、論
理回路を構成するベーシックセル列９を分断することか
ら、内部回路の集積密度の低下を招くことになる。
トアレイ型の半導体集積回路において、素子形成面の内
側部にＩ／Ｏ回路を配置すると、図１１に示すように、
本来、論理回路を形成すべき領域を使用すると共に、論
理回路を構成するベーシックセル列９を分断することか
ら、内部回路の集積密度の低下を招くことになる。
【０００５】このため、Ｉ／Ｏ回路を、素子形成面の周
辺部のみならず、素子形成面の内側部にも配置する場合
には、内部回路の集積密度の低下を最小限に抑える配置
方法を採用する必要がある。
辺部のみならず、素子形成面の内側部にも配置する場合
には、内部回路の集積密度の低下を最小限に抑える配置
方法を採用する必要がある。
【０００６】また、近年、半導体集積回路の高速化に伴
い、半導体集積回路間のデータの転送速度を向上させる
ことが要求されており、これに応えるために、同一基板
上に複数の半導体集積回路が実装されるようになってき
た。しかしながら、この場合においても、他の基板との
間でデータの転送を行うためのＩ／Ｏ回路を必要とする
場合がある。
い、半導体集積回路間のデータの転送速度を向上させる
ことが要求されており、これに応えるために、同一基板
上に複数の半導体集積回路が実装されるようになってき
た。しかしながら、この場合においても、他の基板との
間でデータの転送を行うためのＩ／Ｏ回路を必要とする
場合がある。
【０００７】ここに、一般に、他の基板に搭載された半
導体集積回路との間でのデータの転送に使用されるＩ／
Ｏ回路は、出力トランジスタのサイズを大きくする必要
があること等から、同一基板内においてデータの転送を
行うためのＩ／Ｏ回路よりも大きい面積を必要とする。
したがって、素子形成面の周辺部のみならず、素子形成
面の内側部にもＩ／Ｏ回路を配置させる場合には、この
点をも考慮する必要がある。
導体集積回路との間でのデータの転送に使用されるＩ／
Ｏ回路は、出力トランジスタのサイズを大きくする必要
があること等から、同一基板内においてデータの転送を
行うためのＩ／Ｏ回路よりも大きい面積を必要とする。
したがって、素子形成面の周辺部のみならず、素子形成
面の内側部にもＩ／Ｏ回路を配置させる場合には、この
点をも考慮する必要がある。
【０００８】本発明は、かかる点に鑑み、素子形成面の
周辺部のみならず、素子形成面の内側部にもＩ／Ｏ回路
を配置してなる半導体集積回路であって、Ｉ／Ｏ回路を
合理的に配置し、内部回路の集積密度の低下を最小限に
抑え、素子形成面を有効に利用することができるように
した半導体集積回路を提供することを目的とする。
周辺部のみならず、素子形成面の内側部にもＩ／Ｏ回路
を配置してなる半導体集積回路であって、Ｉ／Ｏ回路を
合理的に配置し、内部回路の集積密度の低下を最小限に
抑え、素子形成面を有効に利用することができるように
した半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路は、素子形成面の周辺部には、主として、これが搭
載される基板とは異なる基板との間でのデータの転送に
使用されるＩ／Ｏ回路を配置し、前記素子形成面の内側
部には、主として、これが搭載される基板と同一基板に
搭載される半導体集積回路との間でのデータの転送に使
用されるＩ／Ｏ回路を配置するというものである。
回路は、素子形成面の周辺部には、主として、これが搭
載される基板とは異なる基板との間でのデータの転送に
使用されるＩ／Ｏ回路を配置し、前記素子形成面の内側
部には、主として、これが搭載される基板と同一基板に
搭載される半導体集積回路との間でのデータの転送に使
用されるＩ／Ｏ回路を配置するというものである。
【００１０】
【作用】本発明においては、これが搭載される基板とは
異なる基板との間でのデータの転送に使用されるＩ／Ｏ
回路、即ち、大きい面積を必要とする種類のＩ／Ｏ回路
を主として素子形成面の周辺部に配置し、これが搭載さ
れる基板と同一基板に搭載される半導体集積回路との間
のデータでの転送に使用されるＩ／Ｏ回路、即ち、小さ
い面積で足りる種類のＩ／Ｏ回路を主として素子形成面
の内側部に配置するとしている。したがって、内部回路
の集積密度の低下を最小限に抑えることができる。
異なる基板との間でのデータの転送に使用されるＩ／Ｏ
回路、即ち、大きい面積を必要とする種類のＩ／Ｏ回路
を主として素子形成面の周辺部に配置し、これが搭載さ
れる基板と同一基板に搭載される半導体集積回路との間
のデータでの転送に使用されるＩ／Ｏ回路、即ち、小さ
い面積で足りる種類のＩ／Ｏ回路を主として素子形成面
の内側部に配置するとしている。したがって、内部回路
の集積密度の低下を最小限に抑えることができる。
【００１１】
【実施例】以下、図１〜図８を参照して本発明の一実施
例につき、本発明をゲートアレイ型の半導体集積回路に
適用した場合を例にして説明する。
例につき、本発明をゲートアレイ型の半導体集積回路に
適用した場合を例にして説明する。
【００１２】図１は本発明の一実施例を示す概念図であ
り、図中、１２はチップ本体、１３は素子形成面、１
４、１５はＩ／Ｏ回路である。ここに、Ｉ／Ｏ回路１４
は、本実施例が搭載される基板とは異なる基板との間で
のデータの転送に使用するＩ／Ｏ回路であり、図２にそ
の回路図を示すように構成されている。図中、１６はパ
ッド、１７、１８は保護ダイオード、１９は出力回路、
２０は入力回路、２１は入力保護抵抗である。
り、図中、１２はチップ本体、１３は素子形成面、１
４、１５はＩ／Ｏ回路である。ここに、Ｉ／Ｏ回路１４
は、本実施例が搭載される基板とは異なる基板との間で
のデータの転送に使用するＩ／Ｏ回路であり、図２にそ
の回路図を示すように構成されている。図中、１６はパ
ッド、１７、１８は保護ダイオード、１９は出力回路、
２０は入力回路、２１は入力保護抵抗である。
【００１３】また、Ｉ／Ｏ回路１５は、本実施例が搭載
される基板と同一基板に搭載される半導体集積回路との
間でのデータの転送に使用されるＩ／Ｏ回路であり、図
３に示すように構成されている。図中、２２はパッド、
２３、２４は保護ダイオード、２５は出力回路、２６は
入力回路である。
される基板と同一基板に搭載される半導体集積回路との
間でのデータの転送に使用されるＩ／Ｏ回路であり、図
３に示すように構成されている。図中、２２はパッド、
２３、２４は保護ダイオード、２５は出力回路、２６は
入力回路である。
【００１４】ここに、Ｉ／Ｏ回路１４の保護ダイオード
１７、１８と、Ｉ／Ｏ回路１５の保護ダイオード２３、
２４とは、Ｉ／Ｏ回路１４の保護ダイオード１７、１８
の方がその面積を大きく形成され、Ｉ／Ｏ回路１４の静
電破壊対策の強化が図られている。
１７、１８と、Ｉ／Ｏ回路１５の保護ダイオード２３、
２４とは、Ｉ／Ｏ回路１４の保護ダイオード１７、１８
の方がその面積を大きく形成され、Ｉ／Ｏ回路１４の静
電破壊対策の強化が図られている。
【００１５】また、Ｉ／Ｏ回路１４の出力回路１９を構
成する出力トランジスタと、Ｉ／Ｏ回路１５の出力回路
２５を構成する出力トランジスタとは、Ｉ／Ｏ回路１４
の出力回路１９を構成する出力トランジスタの方がサイ
ズを大きく形成され、Ｉ／Ｏ回路１４の出力回路１９の
電流駆動能力の強化が図られている。
成する出力トランジスタと、Ｉ／Ｏ回路１５の出力回路
２５を構成する出力トランジスタとは、Ｉ／Ｏ回路１４
の出力回路１９を構成する出力トランジスタの方がサイ
ズを大きく形成され、Ｉ／Ｏ回路１４の出力回路１９の
電流駆動能力の強化が図られている。
【００１６】ここにまた、Ｉ／Ｏ回路１４の出力回路１
９を構成する出力トランジスタは、その断面形状を図４
に示すように構成されている。図中、２７はシリコン基
板、２８はフィールド酸化膜、２９はドレイン拡散層、
３０はソース拡散層、３１はゲート酸化膜、３２はゲー
トであり、この出力トランジスタは、ドレイン拡散層２
９及びソース拡散層３０を比較的深く形成され、静電破
壊耐圧を高くされている。
９を構成する出力トランジスタは、その断面形状を図４
に示すように構成されている。図中、２７はシリコン基
板、２８はフィールド酸化膜、２９はドレイン拡散層、
３０はソース拡散層、３１はゲート酸化膜、３２はゲー
トであり、この出力トランジスタは、ドレイン拡散層２
９及びソース拡散層３０を比較的深く形成され、静電破
壊耐圧を高くされている。
【００１７】また、Ｉ／Ｏ回路１５の出力回路２５を構
成する出力トランジスタは、その断面形状を図５に示す
ように構成されている。図中、３３はドレイン拡散層、
３４はソース拡散層、３５、３６はシリサイド層、３７
はゲート酸化膜、３８はゲートであり、この出力トラン
ジスタは、ドレイン拡散層３３及びソース拡散層３４が
比較的浅く形成されると共に、ドレイン拡散層３３及び
ソース拡散層３４上にそれぞれシリサイド層３５及びシ
リサイド層３６を積層し、ドレイン及びソースを低抵抗
化し、高速動作を図ることができるようにされている。
成する出力トランジスタは、その断面形状を図５に示す
ように構成されている。図中、３３はドレイン拡散層、
３４はソース拡散層、３５、３６はシリサイド層、３７
はゲート酸化膜、３８はゲートであり、この出力トラン
ジスタは、ドレイン拡散層３３及びソース拡散層３４が
比較的浅く形成されると共に、ドレイン拡散層３３及び
ソース拡散層３４上にそれぞれシリサイド層３５及びシ
リサイド層３６を積層し、ドレイン及びソースを低抵抗
化し、高速動作を図ることができるようにされている。
【００１８】また、図示は省略するが、Ｉ／Ｏ回路１４
の入力回路２０を構成する入力トランジスタは、そのド
レイン拡散層及びソース拡散層を比較的浅く形成されて
いるが、その表面には、静電破壊に弱くなるシリサイド
層を形成していない。また、Ｉ／Ｏ回路１５の入力回路
２６を構成する入力トランジスタは、図５に示す出力ト
ランジスタと同様に構成されている。
の入力回路２０を構成する入力トランジスタは、そのド
レイン拡散層及びソース拡散層を比較的浅く形成されて
いるが、その表面には、静電破壊に弱くなるシリサイド
層を形成していない。また、Ｉ／Ｏ回路１５の入力回路
２６を構成する入力トランジスタは、図５に示す出力ト
ランジスタと同様に構成されている。
【００１９】ここに、図６、図７は、それぞれ、Ｉ／Ｏ
回路１５をベーシックセル列内に形成する場合の例を示
している。また、図８は、Ｉ／Ｏ回路１５の保護ダイオ
ード２３、２４をベーシックセル列間に形成する場合の
例を示している。なお、制御回路３９は図３には示して
いないが、試験用の回路等である。また、図６〜図８に
おいて、４０〜５５の部分は、論理回路が形成される部
分である。
回路１５をベーシックセル列内に形成する場合の例を示
している。また、図８は、Ｉ／Ｏ回路１５の保護ダイオ
ード２３、２４をベーシックセル列間に形成する場合の
例を示している。なお、制御回路３９は図３には示して
いないが、試験用の回路等である。また、図６〜図８に
おいて、４０〜５５の部分は、論理回路が形成される部
分である。
【００２０】また、保護ダイオード２３、２４は、出力
回路２５を構成する出力トランジスタに形成されるドレ
イン拡散層と基板との間の接合ダイオードで兼用するこ
とができ、必ずしも、独立に設ける必要のない場合もあ
る。Ｉ／Ｏ回路１４の保護ダイオード１７、１８につい
ても同様である。
回路２５を構成する出力トランジスタに形成されるドレ
イン拡散層と基板との間の接合ダイオードで兼用するこ
とができ、必ずしも、独立に設ける必要のない場合もあ
る。Ｉ／Ｏ回路１４の保護ダイオード１７、１８につい
ても同様である。
【００２１】かかる本実施例によれば、大きい面積を必
要とするＩ／Ｏ回路１４を素子形成面１３の周辺部に配
置し、小さい面積で足りるＩ／Ｏ回路１５を素子形成面
１３の内側部に配置するとしているので、内部回路の集
積密度の低下を最小限に抑え、素子形成面１３を有効に
利用することができる。
要とするＩ／Ｏ回路１４を素子形成面１３の周辺部に配
置し、小さい面積で足りるＩ／Ｏ回路１５を素子形成面
１３の内側部に配置するとしているので、内部回路の集
積密度の低下を最小限に抑え、素子形成面１３を有効に
利用することができる。
【００２２】なお、上述の実施例においては、本発明を
ゲートアレイ型の半導体集積回路に適用した場合につい
て述べたが、本発明は、ゲートアレイ型以外の半導体集
積回路にも適用することができる。
ゲートアレイ型の半導体集積回路に適用した場合につい
て述べたが、本発明は、ゲートアレイ型以外の半導体集
積回路にも適用することができる。
【００２３】また、上述の実施例においては、Ｉ／Ｏ回
路は出力回路と入力回路とを具備している場合について
述べたが、本発明は、出力回路及び入力回路のいずれか
一方を具備するＩ／Ｏ回路を配置する場合にも適用する
ことができる。
路は出力回路と入力回路とを具備している場合について
述べたが、本発明は、出力回路及び入力回路のいずれか
一方を具備するＩ／Ｏ回路を配置する場合にも適用する
ことができる。
【００２４】
【発明の効果】本発明においては、大きい面積を必要と
するＩ／Ｏ回路を主として素子形成面の周辺部に配置
し、小さい面積で足りるＩ／Ｏ回路を主として素子形成
面の内側部に配置するとしているので、内部回路の集積
密度の低下を最小限に抑え、素子形成面を有効に利用す
ることができる。
するＩ／Ｏ回路を主として素子形成面の周辺部に配置
し、小さい面積で足りるＩ／Ｏ回路を主として素子形成
面の内側部に配置するとしているので、内部回路の集積
密度の低下を最小限に抑え、素子形成面を有効に利用す
ることができる。
【図１】本発明の一実施例を示す概念図である。
【図２】素子形成面の周辺部に配置するＩ／Ｏ回路を示
す回路図である。
す回路図である。
【図３】素子形成面の内側部に配置するＩ／Ｏ回路を示
す回路図である。
す回路図である。
【図４】素子形成面の周辺部に配置するＩ／Ｏ回路の出
力回路を構成する出力トランジスタを示す断面図であ
る。
力回路を構成する出力トランジスタを示す断面図であ
る。
【図５】素子形成面の内側部に配置するＩ／Ｏ回路の出
力回路を構成する出力トランジスタを示す断面図であ
る。
力回路を構成する出力トランジスタを示す断面図であ
る。
【図６】素子形成面の内側部に配置するＩ／Ｏ回路をベ
ーシックセル列に形成する場合の一例を示す図である。
ーシックセル列に形成する場合の一例を示す図である。
【図７】素子形成面の内側部に配置するＩ／Ｏ回路をベ
ーシックセル列に形成する場合の他の例を示す図であ
る。
ーシックセル列に形成する場合の他の例を示す図であ
る。
【図８】素子形成面の内側部に配置するＩ／Ｏ回路を構
成する保護ダイオードをベーシックセル列間に配置する
場合の一例を示す図である。
成する保護ダイオードをベーシックセル列間に配置する
場合の一例を示す図である。
【図９】従来の半導体集積回路の一例の概念図である。
【図１０】従来の半導体集積回路の他の例の概念図であ
る。
る。
【図１１】Ｉ／Ｏ回路を配置する場合に考慮すべき点を
説明するための図である。
説明するための図である。
１２ チップ本体 １３ 素子形成面 １４、１５ Ｉ／Ｏ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822
Claims (7)
- 【請求項１】第１の基板に搭載され、前記第１の基板に
搭載された他の半導体集積回路との間及び第２の基板に
搭載された半導体集積回路との間でデータの転送を行う
半導体集積回路であって、 前記第２の基板に搭載された半導体集積回路との間での
データの転送に使用される第１の種類のＩ／Ｏ回路は素
子形成面の周辺部に配置し、 前記第１の基板に搭載された他の半導体集積回路との間
でのデータの転送に使用される第２の種類のＩ／Ｏ回路
は前記素子形成面の内側部に配置し、 前記第１の種類のＩ／Ｏ回路が備える保護ダイオードの
面積は、前記第２の種類のＩ／Ｏ回路が備える保護ダイ
オードの面積よりも大きく、 前記第１の種類のＩ／Ｏ回路が備える出力トランジスタ
のサイズは、前記第２の種類のＩ／Ｏ回路が備える出力
トランジスタのサイズよりも大きくされている ことを特
徴とする半導体集積回路。 - 【請求項２】前記第１の種類のＩ／Ｏ回路の出力トラン
ジスタのドレイン拡散層及びソース拡散層の深さは、前
記第２の種類のＩ／Ｏ回路の出力トランジスタのドレイ
ン拡散層及びソース拡散層の深さよりも深いことを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】前記第１の種類のＩ／Ｏ回路の入力トラン
ジスタ及び出力トランジスタのドレイン拡散層及びソー
ス拡散層の表面は、シリサイド化されておらず、前記第
２の種類のＩ／Ｏ回路の入力トランジスタ及び出力トラ
ンジスタのドレイン拡散層及びソース拡散層の表面は、
シリサイド化されていることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項４】前記第１の種類のＩ／Ｏ回路のパッドと入
力トランジスタのゲートとの間に入力保護抵抗が直列に
接続されていることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項５】前記第２の種類のＩ／Ｏ回路は、ベーシッ
クセル列に形成されていることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項６】前記第２の種類のＩ／Ｏ回路を構成する保
護ダイオードは、ベーシックセル列間に形成されている
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項７】前記第２の種類のＩ／Ｏ回路を構成する保
護ダイオードは、ベーシックセル列間及びベーシックセ
ル列に形成されていることを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03241046A JP3111533B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
| US07/946,538 US6487682B2 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit |
| DE69227743T DE69227743T2 (de) | 1991-09-18 | 1992-09-17 | Integrierte Halbleiterschaltung mit Abtastpfad |
| EP92308485A EP0533476B1 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit with scan path |
| KR1019920017009A KR970001840B1 (ko) | 1991-09-18 | 1992-09-18 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03241046A JP3111533B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582724A JPH0582724A (ja) | 1993-04-02 |
| JP3111533B2 true JP3111533B2 (ja) | 2000-11-27 |
Family
ID=17068507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03241046A Expired - Fee Related JP3111533B2 (ja) | 1991-09-18 | 1991-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9410445B2 (en) | 2002-02-01 | 2016-08-09 | United Technologies Corporation | Castable high temperature aluminum alloy |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4629826B2 (ja) * | 2000-02-22 | 2011-02-09 | パナソニック株式会社 | 半導体集積回路装置 |
-
1991
- 1991-09-20 JP JP03241046A patent/JP3111533B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9410445B2 (en) | 2002-02-01 | 2016-08-09 | United Technologies Corporation | Castable high temperature aluminum alloy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582724A (ja) | 1993-04-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
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