JP3631549B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭのメモリセル及びバイポーラトランジスタを同一の半導体基板上に搭載する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が開発中の半導体集積回路装置は、メモリセル、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びｐチャネルＭＯＳＦＥＴを同一の半導体基板上に搭載している。メモリセルは、１［ｂｉｔ］ の情報を記憶するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴは、周辺回路の構成素子として使用されている。つまり、本発明者が開発中の半導体集積回路装置は、Ｂｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）−ＳＲＡＭで構成されている。
【０００３】
前記バイポーラトランジスタは、例えば、エピタキシャル層の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【０００４】
前記ｎ型コレクタ領域は真性コレクタ領域、高濃度コレクタ領域、コレクタコンタクト領域で構成されている。真性コレクタ領域はｎ型ウエル領域で構成されている。高濃度コレクタ領域は半導体基板とｎ型ウエル領域との間に形成された埋込型のｎ＋型半導体領域で構成されている。コレクタコンタクト領域はｎ型ウエル領域の主面に形成されたｎ＋型半導体領域で構成されている。
【０００５】
前記ｐ型ベース領域は真性ベース領域及び高濃度ベース領域で構成されている。真性ベース領域はｎ型ウエル領域の主面に形成されたｐ型半導体領域で構成され、高濃度ベース領域はｎ型ウエル領域の主面に形成されたｐ＋型半導体領域で構成されている。
【０００６】
前記ｎ型エミッタ領域は真性ベース領域であるｐ型半導体領域の主面に形成されたｎ＋型半導体領域で構成されている。このｎ＋型半導体領域にはエミッタ電極が電気的に接続されている。エミッタ電極（ｎ型）は第２層目の多結晶珪素膜で形成されている。
【０００７】
前記ｎチャネルＭＯＳＦＥＴはｐ型ウエル領域の主面に構成されている。このｎチャネルＭＯＳＦＥＴは、主に、チャネル形成領域（ｐ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｎ＋型半導体領域及び一対のｎ型半導体領域で構成されている。
【０００８】
前記ｐチャネルＭＯＳＦＥＴはｎ型ウエル領域の主面に構成されている。このｐチャネルＭＯＳＦＥＴは、主に、チャネル形成領域（ｎ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｐ＋型半導体領域及び一対のｐ型半導体領域で構成されている。
【０００９】
前記ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴの夫々のゲート電極は、第２層目の多結晶珪素膜及びその主面上に形成された高融点金属膜で形成されている。高融点金属膜は例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極の上面はキャップ絶縁膜（酸化珪素膜）で覆われている。
【００１０】
前記メモリセルは、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴで構成されている。２つのインバータ回路の夫々は、駆動用ＭＯＳＦＥＴ及び負荷用ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されている。
【００１１】
前記一方の転送用ＭＯＳＦＥＴは、フリップフロップ回路の一方の蓄積ノード部（入出力端子）と一方のデータ線（ビット線）との間に配置され、ワード線により動作が制御される。また、他方の転送用ＭＯＳＦＥＴは、フリップフロップ回路の他方の蓄積ノード部（入出力端子）と他方のデータ線（ビット線）との間に配置され、ワード線により動作が制御される。この両方の転送用ＭＯＳＦＥＴのゲート電極は、第２層目の多結晶珪素膜及びその主面上に形成された高融点金属膜で形成されている。
【００１２】
前記２つの駆動用ＭＯＳＦＥＴの夫々はｐ型ウエル領域の主面に構成されている。この２つの駆動用ＭＯＳＦＥＴの夫々は、主に、チャネル形成領域（ｐ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｎ型半導体領域で構成されている。この２つの駆動用ＭＯＳＦＥＴの夫々のゲート電極は、周辺回路を構成するｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、メモリセルの転送用ＭＯＳＦＥＴの夫々のゲート電極に先んじて、第１層目の多結晶珪素膜で形成されている。
【００１３】
前記２つの負荷用ＴＦＴの夫々のゲート電極は第３層目の多結晶珪素膜で形成されている。また、２つの負荷用ＴＦＴの夫々のチャネル形成領域、ソース領域及びドレイン領域は第４層目の多結晶珪素膜に形成されている。また、２つの負荷用ＴＦＴの夫々のゲート絶縁膜は、第３層目の多結晶珪素膜と第４層目の多結晶珪素膜との間に形成された層間絶縁膜で形成されている。この層間絶縁膜は例えば酸化珪素膜で形成されている。
【００１４】
前記２つの駆動用ＭＯＳＦＥＴの夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線（グランドプレート）が電気的に接続されている。前記２つの負荷用ＴＦＴの夫々のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線が電気的に接続されている。この基準電源配線は第２層目の多結晶珪素膜で形成され、動作電源配線は第４層目の多結晶珪素膜で形成されている。
【００１５】
前記メモリセルのフリップフロップ回路において、２つのインバータ回路の夫々の蓄積ノード部には容量素子が付加されている。容量素子は下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造で構成されている。下部電極は、第２層目の多結晶珪素膜で形成され、基準電源配線と兼用されている。上部電極は、第３層目の多結晶珪素膜で形成され、負荷用ＴＦＴのゲート電極と兼用されている。誘電体膜は、第２層目の多結晶珪素膜と第３層目の多結晶珪素膜との間に形成された層間絶縁膜で形成されている。この層間絶縁膜は例えば酸化珪素膜で形成されている。
【００１６】
このように構成される半導体集積回路装置は、バイポーラトランジスタのエミッタ領域（ｎ型）に接続されるエミッタ電極（ｎ型）の選択及びその膜厚の設定が重要である。バイポーラトランジスタのベース電流（ＩＢ）はベース領域（ｐ型）から注入されたエミッタ領域中の正孔の濃度勾配で決まる。エミッタ領域中の正孔の拡散長は約０．１［μｍ］であるため、ベース電流を安定して得るためには、エミッタ領域（高濃度のｎ＋型半導体領域）の深さとエミッタ電極の厚膜とを合わせたトータルエミッタ深さを正孔の拡散長の約２倍（約０．２［μｍ］）以上にしなければならない。即ち、トータルエミッタ深さをエミッタ領域中の正孔の拡散長の約２倍以上にすることにより、ベース電流（ＩＢ）を低減でき、エミッタ接地電流利得（ｈＦＥ＝ＩＣ／ＩＢ）を増加することができる。
【００１７】
なお、前記ＳＲＡＭのメモリセル、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体集積回路装置については、例えば特開平３−２７８４５４号公報に記載されている。
【００１８】
本発明者は、０．４［μｍ］以降の前述の半導体集積回路装置について以下の検討をした。
【００１９】
０．４［μｍ］世代のデバイスでは、エミッタ領域の深さは０．０５［μｍ］程度であるため、エミッタ電極の膜厚、即ち第２層目の多結晶珪素膜の膜厚は０．１５［μｍ］程度必要である。エミッタ電極の膜厚は、多結晶珪素膜自体の膜厚のバラツキや、上層の層間絶縁膜に接続孔を形成する時のオーバーエッチングによってバラツキを生じるため、多結晶珪素膜の膜厚を０．１５［μｍ］以下に設定した場合、エミッタ領域中の正孔の濃度勾配が大きくなったり、濃度勾配にバラツキが生じたりするので、バイポーラトランジスタの特性が不安定になる。
【００２０】
前記ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴ等のバルクＭＯＳＦＥＴのゲート電極は、フラットバンド電圧Ｖｆｂを調整する目的としてｎ型不純物が導入された第１層目の多結晶珪素膜とワード線の遅延を低減する目的として比抵抗が小さいタングステンシリサイド膜との積層構造で構成され、その上面はキャップ絶縁膜で覆われている。第１層目の多結晶珪素膜は８０［ｎｍ］程度の膜厚に設定され、タングステンシリサイド膜は８０［ｎｍ］程度の膜厚に設定され、キャップ絶縁膜は８０［ｎｍ］程度の膜厚に設定される。キャップ絶縁膜は、ｎチャネル導電型のバルクＭＯＳＦＥＴのソース領域及びドレイン領域を形成する際、砒素（Ａｓ）イオンがゲート電極のタングステンシリサイド膜中に漏れない程度の膜厚に設定しなければならない。砒素イオンは分子量が大きいため、タングステンシリサイド膜中に砒素イオンが注入された場合、タングステンシリサイド結晶がアモルファス化し、後の熱処理工程においてタングステンシリサイド膜に内部応力が発生し、タングステンシリサイド膜の剥がれ、消失等の不具合が生じる。
【００２１】
前記負荷用ＴＦＴのゲート電極として使用される第３層目の多結晶珪素膜は５０［ｎｍ］程度の膜厚に設定され、前記負荷用ＴＦＴのチャネル形成領域及び動作電源配線として使用される第４層目の多結晶珪素膜は４０［ｎｍ］程度の膜厚に設定に設定されている。
【００２２】
【発明が解決しようとする課題】
本発明者は、このような半導体集積回路装置について、以下の問題点を見出した。
【００２３】
第１の問題点は、メモリセルの多結晶珪素膜の加工が極めて困難であり、製造プロセス中における歩留まりが低下することである。
【００２４】
バルクＭＯＳＦＥＴのゲート電極とその上面を覆うキャップ絶縁膜とのトータル膜厚を２４０［ｎｍ］、第２層目の多結晶珪素膜の膜厚を１５０［ｎｍ］に設定し、第２層目の多結晶珪素膜を異方性ドライエッチングでパターンニングする場合、最低１６０［％］のオーバーエッチングが必要である。この時のＳｉ／ＳｉＯ２のエッチング比を１０とした場合、第２層目の多結晶珪素膜の下地の層間絶縁膜（酸化珪素膜）はオーバエッチングによって２４［ｎｍ］削られる。従って、第３層目の多結晶珪素膜の下地には、バルクＭＯＳＦＥＴのゲート電極とその上面を覆うキャップ絶縁膜とのトータル膜厚２４０［ｎｍ］、第２層目の多結晶珪素膜の膜厚１５０［ｎｍ］及び層間絶縁膜の削れ量２４［ｎｍ］を合わせた合計４１４［ｎｍ］の段差が存在する。従って、第３層目の多結晶珪素膜の膜厚を５０［ｎｍ］に設定し、この第３層目の多結晶珪素膜を異方性ドライエッチングでパターンニングする場合、少なくとも８３０［％］以上のオーバーエッチングが必要である。さらに、膜厚の８倍強の下地段差が存在するため、膜厚に相当するエッチングが終了した時点（ジャストエッチングの終了時）においても下地段差側面でのエッチングは進行しており、エッチング波形の変化が不明瞭になるため、第３層目の多結晶珪素膜の加工中におけるジャスト・エッチングのイン・ライン・モニターが不安定になる。
【００２５】
このような状況は、第４層目の多結晶珪素膜の加工時に更に顕著になる。まず、第３層目の多結晶珪素膜に対して８３０［％］のオーバーエッチングを行うと、下地の層間絶縁膜は４１［ｎｍ］削られる。従って、第４層目の多結晶珪素膜を加工する際には、第３層目の多結晶珪素膜の膜厚５０［ｎｍ］、第３層目の多結晶珪素膜のオーバーエッチングによる層間絶縁膜の削れ量４１［ｎｍ］を加えた５０５［ｎｍ］の段差が存在する。第４層目の多結晶珪素膜の膜厚は４０［ｎｍ］であるため、５１０［ｎｍ］の下地上を加工する場合、少なくとも１２８０［％］以上のオーバーエッチングが必要である。さらに、膜厚の約１２倍強の下地段差が存在するため、第３層目の多結晶珪素膜を加工する場合に比べて、第４層目の多結晶珪素膜を加工する場合、ジャストエッチングのイン・ライン・モニターは更に不安定になる。
【００２６】
このように、メモリセル上の多結晶珪素膜の加工時、被エッチング膜の８００［％］以上のオーバーエッチングが必要であり、しかも、エッチング中のジャストエッチングのイン・ライン・モニターが不安定になるため、安定な量産プロセス条件を見出すのは不可能である。
【００２７】
ＣＭＯＳ−ＳＲＡＭの場合、第２層目の多結晶珪素膜をエミッタ電極として使用せず、厚さ５０［ｎｍ］程度のタングステンシリサイド膜を代用し、メモリセルの低段差化を図って加工プロセスに対する負担を小さくしている。
【００２８】
第２の問題点は高性能な負荷用ＴＦＴ及び容量素子が得られないことである。
【００２９】
負荷用ＴＦＴの性能は、ゲート絶縁膜である層間絶縁膜の膜厚を薄くすることによって高めることができる。また、容量素子の性能は、誘電体膜である層間絶縁膜の膜厚を薄くすることによって高めることができる。膜厚の下限は使用する電源電圧及び層間絶縁膜の膜質によって制限されるが、例えば電源電圧が３．３［Ｖ］であって、層間絶縁膜がドライエッチング等によるダメージを受けていない場合、層間絶縁膜の膜厚は１５［ｎｍ］程度まで薄くすることができる。
【００３０】
しかしながら、実際に層間絶縁膜の膜厚を設定する場合は、ドライエッチングによる削れ量を上乗せして設定する必要がある。例えば容量素子の誘電体膜である層間絶縁膜は、第３層目の多結晶珪素膜のオーバーエッチングによる削れ量４１［ｎｍ］を考慮し、５６［ｎｍ］以上の膜厚に設定しなければならない。同様に、負荷用ＴＦＴのゲート絶縁膜である層間絶縁膜は、第４層目の多結晶珪素膜のオーバーエッチングによる削れ量５２［ｎｍ］（膜厚４０［ｎｍ］の第４層目の多結晶珪素膜に対して選択比１０で１３００［％］のオーバーエッチングを行った場合）を考慮し、６７［ｎｍ］以上の膜厚に設定しなければならない。このように、層間絶縁膜の真性膜質から制御される膜厚に対し、実際の層間絶縁膜の膜厚は３倍程度に設定しなければならず、高性能な負荷用ＴＦＴ及び容量素子が得られない。
【００３１】
ＣＭＯＳ−ＳＲＡＭの場合、第２層目の多結晶珪素膜を厚さ５０［ｎｍ］程度のタングステンシリサイド膜に代用してメモリセルの低段差化を図り、第３層目の多結晶珪素膜や第４層目の多結晶珪素膜のオーバーエッチング量を低減し、その分、負荷用ＴＦＴのゲート絶縁膜である層間絶縁膜の膜厚や容量素子の誘電体膜である層間絶縁膜の膜厚を薄く設定し、負荷用ＴＦＴ及び容量素子の高性能化を図っている。
【００３２】
第３の問題点は、基準電位（グランド電位）の取り方が不充分であり、メモリセルの書き込み動作及び読み出し動作が不安定になることである。
【００３３】
例えば膜厚１５０［ｎｍ］の第２層目の多結晶珪素膜でバイポーラトランジスタのエミッタ電極とメモリセルの基準電源配線を形成する場合、既に述べたように、メモリセルの加工が極めて困難であり、基準電源配線を厚膜化したり、タングステンシリサイド膜との積層構造にすることができない。この対策として、基準電位に固定された金属配線を設け、各セル毎に基準電源配線と金属配線とを接続孔で接続する手法があるが、この接続孔を迂回するように第３層目の多結晶珪素膜で形成されるパターン及び第４層目の多結晶珪素膜で形成されるパターンをレイアウトしなければならず、メモリセルの占有面積が増加してしまうため実用化できない。従って、基準電源配線にタングステンシリサイド膜を用いることができるＣＭＯＳ−ＳＲＡＭのメモリセルに比べて、基準電源配線の寄生抵抗が大きく、メモリセルの書き込み時、或は読み出し時に低電位ノードが上昇してしまう。
【００３４】
一般的に、コンピュータやワーク・ステーション等のメインメモリは、高速にアクセスされることがなく、エラー訂正機能が付加されているため、低速でソフトエラー率が１０００［ｆｉｔ］程度のＣＭＯＳ−ＳＲＡＭで対応可能である。これに対し、コンピュータやワーク・ステーション等のキャッシュ・メモリは、高速にアクセスされ、エラー訂正機能が付加されていないため、高速でソフトエラー率が１００［ｆｉｔ］程度のメモリセルが必要である。前述のメモリセルを用いた場合、蓄積容量をパラメータとした電源電圧とソフトエラー率とは図５５（電源電圧とソフトエラー率との関係を示す相関図）に示すような相関関係にある。３．３［Ｖ］電源電圧のキャッシュ・メモリにおいて、ソフトエラー率を１００［ｆｉｔ］にするためには、１０［ｆＦ／ｎｏｄｅ］の蓄積容量が必要である。例えば、０．４［μｍ］加工ルールでセルサイズが１３［μｍ２］のメモリセルでは、容量素子を除いた蓄積容量は約４［ｆＦ／ｎｏｄｅ］であるため、６［ｆＦ／ｎｏｄｅ］の容量素子が必要である。
【００３５】
０．４［μｍ］加工ルールで、しかもセルサイズが１３［μｍ２］という制約の基では、容量素子の面積が３［μｍ２／ｎｏｄｅ］程度しか確保できないため、６［ｆＦ／ｎｏｄｅ］の容量素子を得るためには、容量素子の誘電体膜即ち層間絶縁膜の膜厚を酸化珪素膜（ＳｉＯ２）換算で１７［ｎｍ］以下に設定しなければならない。しかしながら、容量素子の誘電体膜（層間絶縁膜）の膜厚は、酸化珪素膜換算で５５［μｍ］以下に設定することができないので、Ｂｉ−ＣＭＯＳ・ＳＲＡＭはキャッシュ・メモリとして使用するとができない。
【００３６】
本発明の目的は、駆動用ＭＩＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記メモリセルの加工マージンを確保することが可能な技術を提供することにある。
【００３７】
また、本発明の他の目的は、前記半導体集積回路装置に搭載される負荷用ＴＦＴ及び容量素子の高性能化を図ることが可能な技術を提供することにある。
【００３８】
また、本発明の他の目的は、前記半導体集積回路装置に搭載されるメモリセルの書き込み動作や読み出し動作の安定化を図ることが可能な技術を提供することにある。
【００３９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００４０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００４１】
（１）駆動用ＭＩＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電源配線と前記バイポーラトランジスタのエミッタ領域に接続されるエミッタ電極とを最上層の多結晶珪素膜で形成する。
【００４２】
（２）前記最上層の多結晶珪素膜と第１層目の多結晶珪素膜との間の中間層の多結晶珪素膜の膜厚を前記最上層の多結晶珪素膜の膜厚の半分以下に設定する。
【００４３】
（３）前記中間層の多結晶珪素膜を、メモリセル形成領域内において前記最上層の多結晶珪素膜で覆う。
【００４４】
（４）前記基準電源配線をその上層に形成された金属配線で各メモリセル毎に裏打ちする。
【００４５】
（５）前記容量素子を、前記最上層の多結晶珪素膜を上部電極、前記最上層の多結晶珪素膜より１つ下層の多結晶珪素膜を下部電極、前記最上層の多結晶珪素膜と前記下層の多結晶珪素膜との間の層間絶縁膜を誘電体膜とする構造で構成し、前記容量素子の上部電極を前記基準電源配線と兼用する。
【００４６】
（６）前記負荷用ＴＦＴを、前記最上層の多結晶珪素膜より１つ下層の多結晶珪素膜をゲート電極、前記最上層の多結晶珪素膜より２つ下層の多結晶珪素膜をチャネル形成領域、ソース領域及びドレイン領域、これらの多結晶珪素膜間の層間絶縁膜をゲート絶縁膜とする構造で構成し、前記負荷用ＴＦＴのゲート電極を前記容量素子の下部電極と兼用する。
【００４７】
（７）半導体基板内に形成されたエミッタ領域の深さと、前記最上層の多結晶珪素膜で形成されたエミッタ電極の膜厚とを合わせたトータルエミッタ深さを、エミッタ領域又はエミッタ電極中の正孔の拡散長の約２倍（約０．２［μｍ］）以上に構成する。即ち、トータルエミッタ深さを、エミッタ領域又はエミッタ電極中の小数キャリアの拡散長の約２倍以上に構成する。
【００４８】
（８）前記基準電源配線の表面を選択的にシリサイド化し、エミッタ電極はシリサイド化しない。
【００４９】
上述した手段によれば、負荷用ＴＥＴのチャネル形成領域及び動作電源配線として使用する最上層より２つ下層の多結晶珪素膜の膜厚は厚くする必要がないので、最上層より１つ下層の多結晶珪素膜の下地段差を大幅に低減でき、この１つ下層の多結晶珪素膜を加工する時のオーバーエッチング量を少なくすることができる。従って、１つ下層の多結晶珪素膜と２つ下層の多結晶珪素膜との間の層間絶縁膜を薄くすることができ、この層間絶縁膜をゲート絶縁膜とする負荷用ＴＦＴの高性能化を図ることができる。
【００５０】
また、中間層の多結晶珪素膜は最上層の多結晶珪素膜で覆われているので、最上層の多結晶珪素膜と１つ下層の多結晶珪素膜との間の層間絶縁膜は、最上層の多結晶珪素膜を加工する時のオーバーエッチングによって削られることがない。従って、最上層の多結晶珪素膜と１つ下層の多結晶珪素膜との間の層間絶縁膜を薄くすることができ、この層間絶縁膜を誘電体膜とする容量素子の高性能化を図ることができる。
【００５１】
また、最上層の多結晶珪素膜の被エッチング部の下地段差は、駆動用ＭＯＳＦＥＴ等のバルクＭＯＳＦＥＴのゲート電極による段差やフィールド絶縁膜による段差しか存在しないので、安定して加工することができ、メモリセルの加工マージンを確保することができる。
【００５２】
また、最上層の多結晶珪素膜で基準電源配線を形成するので、中間層の多結晶珪素膜からなるポリシリコンパターンや活性領域パターンの配置に依存されることなく、基準電源配線とその上層に形成された金属配線とを接続する接続孔を任意の位置に配置することができる。従って、メモリセルの占有面積を増加することなく、メモリセルのグランド寄生抵抗を低減することができるので、メモリセルの書き込み動作及び読み出し動作の安定化を図ることができる。また、バイポーラトランジスタのエミッタ接地電流利得（ｈＦＥ）を向上することができ、バイポーラトランジスタの性能を向上できる。また、基準電源配線の配線抵抗を低減することができ、メモリセルの動作速度を向上できる。
【００５３】
【発明の実施の形態】
以下、本発明の構成について、半導体集積回路装置に本発明を適用した実施形態ともに説明する。
【００５４】
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００５５】
（実施形態１）
本発明の実施形態１である半導体集積回路装置の概略構成を図１（要部断面図）及び図２（要部断面図）に示す。
【００５６】
図１及び図２に示すように、半導体集積回路装置は、例えばｐ−型半導体基板１Ａ及びその主面上に形成されたエピタキシャル層１Ｂを主体に構成されている。このｐ−型半導体基板１Ａのメモリセル形成領域において、エピタキシャル層１Ｂの主面にはｐ型ウエル領域６Ａが形成されている。また、ｐ−型半導体基板１Ａのバイポーラ形成領域において、エピタキシャル層１Ｂの主面にはｎ型ウエル領域５Ａが形成されている。また、ｐ−型半導体基板１ＡのｎＭＯＳ形成領域において、エピタキシャル層１Ｂの主面にはｐ型ウエル領域６Ｂが形成されている。また、ｐ−型半導体基板１ＡのｐＭＯＳ形成領域において、エピタキシャル層１Ｂの主面にはｎ型ウエル領域５Ｂが形成されている。前記ｐ型ウエル領域６Ａにはｐ型半導体領域（Ｂｕｒｒｅｄ−ｐ）９が形成されている。
【００５７】
前記ｐ型ウエル領域６Ａとｐ−型半導体基板１Ａとの間には浅い埋込型のｐ型半導体領域４Ａが形成され、この浅い埋込型のｐ型半導体領域４Ａ下のｐ−型半導体基板１Ａの主面には深い埋込型のｎ型半導体領域２が形成されている。前記ｎ型ウエル領域５Ａとｐ−型半導体基板１Ａとの間には、浅い埋込型のｎ＋型半導体領域３Ａが形成されている。前記ｐ型ウエル領域６Ｂとｐ−型半導体基板１Ａとの間には、浅い埋込型のｐ型半導体領域４Ｂが形成されている。前記ｎ型ウエル領域５Ｂとｐ−型半導体基板１との間には、浅い埋込型のｎ＋型半導体領域３Ｂが形成されている。
【００５８】
前記ｐ−型半導体基板１Ａにおいて、メモリセル形成領域上にはメモリセルＭが搭載され、バイポーラ形成領域上にはバイポーラトランジスタＴｒが搭載され、ｎＭＯＳ形成領域上にはｎチャネルＭＯＳＦＥＴＱｎが搭載され、ｐＭＯＳ形成領域上にはｐチャネルＭＯＳＦＥＴＱｐが搭載されている。メモリセルＭは、１［ｂｉｔ］の情報を記憶するＳＲＡＭで構成されている。バイポーラトランジスタＴｒ、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々は周辺回路の構成素子として使用されている。つまり、本実施形態の半導体集積回路装置は、Ｂｉ−ＣＭＯＳ−ＳＲＡＭで構成されている。なお、以下、ＭＯＳＦＥＴを用いて説明するが、これに限定されず、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）であって良いのはむろんである。
【００５９】
前記ｎチャネルＭＯＳＦＥＴＱｎは、図２に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。このｎチャネルＭＯＳＦＥＴＱｎは、主に、チャネル形成領域（ｐ型ウエル領域６Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１８及び一対のｎ＋型半導体領域２０で構成されている。つまり、ｎチャネルＭＯＳＦＥＴＱｎは、ＬＤＤ（Ｌｉｇｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で構成されている。
【００６０】
前記ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。層間絶縁膜３３は例えば酸化珪素膜で形成されている。第１層目の金属配線３５は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。
【００６１】
前記ｐチャネルＭＯＳＦＥＴＱｐは、図２に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ｂの主面に構成されている。このｐチャネルＭＯＳＦＥＴＱｐは、主に、チャネル形成領域（ｎ型ウエル領域５Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｐ型半導体領域１６及び一対のｐ＋型半導体領域２１で構成されている。つまり、ｐチャネルＭＯＳＦＥＴＱｐはＬＤＤ構造で構成されている。このｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域１６の夫々の領域下には一対のｎ型半導体領域（ｎポケット領域）１５が形成されている。
【００６２】
前記ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。また、メモリセルアレーに隣接するｐチャネルＭＯＳＦＥＴＱｐのソース側のｐ＋型半導体領域２１には、接続孔２４を通して第２層目の多結晶珪素からなるポリシリコンパターン２５が電気的に接続され、メモリセルへのＶｃｃ給電がなされている。
【００６３】
前記ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々のゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に形成された高融点金属膜１２で形成されている。高融点金属膜１２は、例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極１３の上面はキャップ絶縁膜で覆われている。キャップ絶縁膜は例えば酸化珪素膜で形成されている。
【００６４】
前記バイポーラトランジスタＴｒは、図１に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ａの主面に構成されている。このバイポーラトランジスタＴｒは、ｎ型ウエル領域５Ａ（エピタキシャル層１Ｂ）の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【００６５】
ｎ型コレクタ領域は真性コレクタ領域、高濃度コレクタ領域及びコレクタコンタクト領域で構成されている。真性コレクタ領域はｎ型ウエル領域５Ａで構成され、高濃度コレクタ領域は埋込型のｎ＋型半導体領域３Ａで構成され、コレクタコンタクト領域はｎ＋型半導体領域８で構成されている。このコレクタコンタクト領域であるｎ＋型半導体領域８には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００６６】
前記ｐ型ベース領域は真性ベース領域及び高濃度ベース領域で構成されている。真性ベース領域はｐ型半導体領域２２で構成され、高濃度ベース領域はｐ＋型半導体領域２１で構成されている。この高濃度ベース領域であるｐ＋型半導体領域２１には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００６７】
前記ｎ型エミッタ領域はｎ＋型半導体領域３２で構成されている。このエミッタ領域であるｎ＋型半導体領域３２には、エミッタ開口３０Ｂを通してエミッタ電極（３１Ｂ）が電気的に接続されている。エミッタ電極（３１Ｂ）は第４層目の多結晶珪素膜３１で形成されている。第４層目の多結晶珪素膜３１には、抵抗値を低減する目的及びｎ＋型半導体領域３２を形成する目的として、その堆積中にｎ型不純物（例えば燐（Ｐ））又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。つまり、エミッタ領域であるｎ＋型半導体領域３２は、エミッタ電極３１Ｂに導入されたｎ型不純物をｐ型半導体領域２２の主面に拡散することにより形成される。エミッタ電極３１Ｂには層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。また、半導体基板１内に形成されたエミッタ領域であるｎ＋型半導体領域３２の深さと、最上層の多結晶珪素膜である第４層目の多結晶珪素膜３１で構成されたエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さは、後述するように０．２［μｍ］以上で構成される。
【００６８】
前記メモリセルＭは、図３（等価回路図）に示すように、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２で構成されている。一方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ１及び負荷用ＴＦＴＱｆ１で構成されている。他方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ２及び負荷用ＴＦＴＱｆ２で構成されている。駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部（記憶ノード部）Ａを構成する。駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部（記憶ノード部）Ｂを構成する。
【００６９】
前記転送用ＭＯＳＦＥＴＱｔ１は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ａとデータ線ＤＬ１との間に配置され、ワード線ＷＬにより動作が制御される。また、前記転送用ＭＯＳＦＥＴＱｔ２は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ｂとデータ線ＤＬ２との間に配置され、ワード線ＷＬにより動作が制御される。転送用ＭＯＳＦＥＴＱｔ１の一方の半導体領域は蓄積ノード部Ａに接続され、その他方の半導体領域はデータ線ＤＬ１に接続され、そのゲート電極はワード線ＷＬに接続されている。転送用ＭＯＳＦＥＴＱｔ２の一方の半導体領域は蓄積ノード部Ｂに接続され、その他方の半導体領域はデータ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬに接続されている。
【００７０】
前記駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ｂに接続され、駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ａに接続されている。
【００７１】
前記負荷用ＴＦＴＱｆ１のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線２５Ａが電気的に接続されている。また、負荷用ＴＦＴＱｆ２のソース領域には、動作電位Ｖｃｃに固定された動作電源配線２５Ｂが電気的に接続されている。
【００７２】
前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線３１Ａが電気的に接続されている。
【００７３】
前記フリップフロップ回路の蓄積ノード部Ａには容量素子Ｃ１が付加されている。また、前記フリップフロップ回路の蓄積ノード部Ｂには容量素子Ｃ２が付加されている。
【００７４】
前記転送用ＭＯＳＦＥＴＱｔ１は、図１に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この転送用ＭＯＳＦＥＴＱｔ１は、主に、チャネル形成領域（ｐ型ウエル領域６Ａ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１８及び一対のｎ＋型半導体領域２０で構成されている。つまり、転送用ＭＯＳＦＥＴＱｔ１は、ｎチャネル導電型で構成されると共に、ＬＤＤ構造で構成されている。転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３は、前述のｎチャネルＭＯＳＦＥＴＱｎのゲート電極１３と同一工程で形成されている。転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００７５】
前記転送用ＭＯＳＦＥＴＱｔ２は、同図に示していないが、転送用ＭＯＳＦＥＴＱｔ１と同様に構成されている。
【００７６】
前記駆動用ＭＯＳＦＥＴＱｄ２は、同図に詳細に示していないが、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この駆動用ＭＯＳＦＥＴＱｄ２は、主に、チャネル形成領域（ｐ型ウエル領域６Ａ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１７で構成されている。つまり、駆動用ＭＯＳＦＥＴＱｄ２は、ｎチャネル導電型で構成され、シングル・ドレイン構造で構成されている。駆動用ＭＯＳＦＥＴＱｔ２のゲート電極１３は、前述の転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３と同一工程で形成されている。
【００７７】
前記駆動用ＭＯＳＦＥＴＱｄ１は、同図に示していないが、駆動用ＭＯＳＦＥＴＱｄ２と同様に構成されている。
【００７８】
前記負荷用ＴＦＴＱｆ１は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第２層目の多結晶珪素膜からなるポリシリコンパターン２５に形成されている。ゲート絶縁膜は第２層目のポリシリコンパターン２５と第３層目のポリシリコンパターン２８との間に形成された層間絶縁膜２６で構成されている。なお、第２層目のポリシリコンパターン２５は、層間絶縁膜２３によってゲート電極１３と電気的に分離されている。
【００７９】
前記負荷用ＴＦＴＱｆ２は、同図に示していないが、負荷用ＴＦＴＱｆ１と同様に構成されている。
【００８０】
前記動作電源配線２５Ａは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ａは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ１のソース領域に電気的に接続されている。また、前記動作電源配線２５Ｂは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ｂは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ２のソース領域に電気的に接続されている。
【００８１】
前記容量素子Ｃ１は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ２のゲート電極と兼用されている。上部電極は、第４層目の多結晶珪素膜からなるポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。層間絶縁膜２９は例えば酸化珪素膜で形成されている。
【００８２】
前記容量素子Ｃ２は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目のポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ１のゲート電極と兼用されている。上部電極は、第４層目のポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。
【００８３】
前記第２層目の多結晶珪素膜（ポリシリコンパターン２５）は、例えば４０［ｎｍ］程度の膜厚に設定されている。前記第３層目の多結晶珪素膜（ポリシリコンパターン２８）は、例えば５０［ｎｍ］程度の膜厚に設定されている。前記第４層目の多結晶珪素膜（ポリシリコンパターン３１）は、例えば１５０［ｎｍ］（即ち、０．１５［μｍ］）程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は４層ポリシリコン構造で構成され、最上層である第４層目の多結晶珪素膜３１と第１層目の多結晶珪素膜１１との間の中間層である第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々の膜厚は、最上層である第４層目の多結晶珪素膜３１の膜厚の半分以下に設定されている。また、エミッタ領域であるｎ＋型半導体領域３２の深さは、０．０５［μｍ］程度で構成され、エミッタ領域（３２）の深さとエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さは、０．２［μｍ］以上で構成される。これにより、バイポーラトランジスタＴｒのベース電流（ＩＢ）を低減でき、バイポーラトランジスタＴｒのエミッタ接地電流利得（ｈＦＥ＝ＩＣ／ＩＢ）を向上することができる。即ち、バイポーラトランジスタＴｒの性能を向上できる。
【００８４】
このように構成される転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は図４（平面レイアウト図）に示すように配置され、負荷用ＴＦＴＱｆ１、Ｑｆ２、動作電源配線２５Ａ、２５Ｂの夫々は図５（平面レイアウト図）に示すように配置され、容量素子Ｃ１、Ｃ２、基準電源配線３１Ａの夫々は図６（平面レイアウト図）に示すように配置されている。なお、図４乃至図６において、ＩＩ−ＩＩ線は図１のメモリセル形成領域での断面図に対応する。
【００８５】
前記第３層目の一方のポリシリコンパターン２８は、図１、図５及び図７（平面レイアウト図）に示す接続孔２７を通して、負荷用ＴＦＴＱｆ１のドレイン領域である第２層目の一方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【００８６】
前記第３層目の他方のポリシリコンパターン２８は、図５及び図７に示す接続孔２７を通して、負荷用ＴＦＴＱｆ２のドレイン領域である第２層目の他方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。なお、図７において、ＩＩ−ＩＩ線は、図１のメモリセル形成領域での断面図に対応する。
【００８７】
前記第４層目のポリシリコンパターン３１は、図６に示すように、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。つまり、第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々は、メモリセル形成領域内において、第４層目の多結晶珪素膜３１で覆われている。
【００８８】
前記第４層目のポリシリコンパターン３１には、図１及び図６に示すように、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。つまり、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された金属配線３５で各メモリセル毎に裏打ちされている。
【００８９】
前記第１層目の金属配線３５上には、図１及び図２に示すように、層間絶縁膜３６が形成されている。層間絶縁膜３６は例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で堆積した酸化珪素膜で形成されている。
【００９０】
前記層間絶縁膜３６上には、図１及び図８（平面レイアウト図）に示すように、第２層目の金属配線であるデータ線ＤＬ１、ＤＬ２の夫々が形成されている。データ線ＤＬ１、ＤＬ２の夫々は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。なお、図８において、ＩＩ−ＩＩ線は図１のメモリセル形成領域での断面図に対応する。
【００９１】
前記データ線ＤＬ１、ＤＬ２の夫々は最終保護膜３７で覆われている。この最終保護膜３７は例えば窒化珪素膜で形成されている。
【００９２】
前記第４層目のポリシリコンパターン３１には、図６に示すように、その上層に形成された窒化珪素膜（最終保護膜３７）から放出される水素をその下層に透過するための貫通孔３１Ｃが設けられてる。この貫通孔３１Ｃは、負荷用ＴＦＴＱｆ１及びＱｆ２上に形成されている。
【００９３】
なお、前記ポリシリコンパターン３１は、図１及び図７に示すように、接続孔３０Ａを通して駆動用ＭＯＳＦＥＴＱｄ１のソース領域であるｎ＋型半導体領域１７に電気的に接続され、接続孔３０Ａを通して駆動用ＭＯＳＦＥＴＱｄ２のソース領域であるｎ＋型半導体領域１７に電気的に接続されている。
【００９４】
次に、前記半導体集積回路装置の製造方法について、図を用いて説明する。
【００９５】
まず、ｐ−型半導体基板１Ａを用意する。
【００９６】
次に、前記ｐ−型半導体基板１Ａのメモリセル形成領域の主面に深いｎ−型半導体領域２及び浅いｐ型半導体領域４Ａ、バイポーラ形成領域の主面に浅いｎ＋型半導体領域３Ａ、ｎＭＯＳ形成領域の主面に浅いｐ型半導体領域４Ｂ、ｐＭＯＳ形成領域の主面に浅いｎ＋型半導体領域３Ｂの夫々を選択的に形成する。
【００９７】
次に、前記ｐ−型半導体基板１Ａの主面上にエピタキシャル成長法でエピタキシャル層１Ｂを成長させる。この工程において、深い埋込型のｎ−型半導体領域２、浅い埋込型のｐ型半導体領域４Ａ、４Ｂ、浅い埋込型のｎ＋型半導体領域３Ａ、３Ｂの夫々が形成される。
【００９８】
次に、前記埋込型のｎ＋型半導体領域３Ａの主面上にｎ型ウエル領域５Ａ、前記埋込型のｐ型半導体領域４Ａの主面上にｐ型ウエル領域６Ａ、前記埋込型のｎ＋型半導体領域３Ｂの主面上にｎ型ウエル領域５Ｂ、前記埋込型のｐ型半導体領域４Ｂの主面上にｐ型ウエル領域６Ｂの夫々を選択的に形成する。
【００９９】
次に、熱酸化法を使用し、前記エピタキシャル層１Ｂの主面上にフィールド絶縁膜７を形成する。
【０１００】
次に、前記ｎ型ウエル領域５Ａの主面に、コレクタコンタクト領域であるｎ＋型半導体領域８を形成する。この後、前記ｐ型ウエル領域６Ａにｐ型半導体領域（Ｂｕｒｒｅｄ−ｐ）９を形成する。
【０１０１】
ここまでの製造工程を図９（要部断面図）及び図１０（要部断面図）に示す。
【０１０２】
次に、前記ｐ型ウエル領域６Ａ、ｎ型ウエル領域５Ａ、ｐ型ウエル領域６Ｂ、ｎ型ウエル領域５Ｂの夫々の主面上にゲート絶縁膜１０を形成する。
【０１０３】
次に、前記ゲート絶縁膜１０の夫々の主面上にゲート電極１３を形成すると共に、このゲート電極１３の上面にキャップ絶縁膜１４を形成する。ゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に積層された高融点金属膜１２で形成される。高融点金属膜１２は例えばタングステンシリサイド（ＷＳｉ２）膜で形成される。キャップ絶縁膜１４は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。第１層目の多結晶珪素膜１１は例えば８０［ｎｍ］程度の膜厚に設定され、高融点金属膜１２は例えば８０［ｎｍ］程度の膜厚に設定され、キャップ絶縁膜１４は例えば１００［ｎｍ］程度の膜厚に設定される。なお、キャップ絶縁膜１４、高融点金属膜１２、多結晶珪素膜１１の夫々は、同一のフォトレジストマスクを用いて加工される。
【０１０４】
次に、前記ｎ型ウエル領域５Ｂの主面に一対のｎ型半導体領域（ｎポケット領域）１５を形成すると共に、ソース領域及びドレイン領域である一対のｐ型半導体領域１６を形成する。この一対のｎ型半導体領域１５、一対のｐ型半導体領域１６の夫々はゲート電極１３に対して自己整合で形成される。
【０１０５】
次に、前記ｐ型ウエル領域６Ａの駆動用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対の深いｎ型半導体領域１７を形成する。この一対の深いｎ型半導体領域１７の夫々は、ゲート電極１３に対して自己整合でｎ型不純物（例えば燐（Ｐ））を導入することにより形成される。深いｎ型半導体領域１７は、駆動用ＭＯＳＦＥＴの相互コンダクタンスｇｍを増加することができると共に、ゲート電極１３に対するドレイン領域のオバーラップ長を増加することができるので、耐α線強度を高めることができる。この工程において、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々がほぼ完成する。
【０１０６】
ここまでの製造工程を図１１（要部断面図）及び図１２（要部断面図）に示す。
【０１０７】
次に、前記ｐ型ウエル領域６Ａの転送用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成すると共に、ｐ型ウエル領域６Ｂの主面にソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成する。この一対のｎ型半導体領域１８の夫々は、ゲート電極１３に対して自己整合でｎ型不純物（例えばＰ）を導入することにより形成される。
【０１０８】
ここまでの製造工程を図１３（要部断面図）及び図１４（要部断面図）に示す。
【０１０９】
次に、前記ゲート電極１３の側壁面上にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、ゲート電極１３上を含むエピタキシャル層１Ｂ上の全面に例えば酸化珪素膜からなる絶縁膜を形成した後、この絶縁膜に異方性エッチングを施すことにより形成される。
【０１１０】
次に、前記ｐ型ウエル領域６Ａの転送用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対のｎ＋型半導体領域２０、前記ｐ型ウエル領域６Ｂの主面にソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々を形成する。この一対のｎ＋型半導体領域２０の夫々は、サイドウォールスペーサ１９に対して自己整合でｎ型不純物（例えばＡｓ）を導入することにより形成される。この工程において、ｎチャネルＭＯＳＦＥＴＱｎ、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫々がほぼ完成する。
【０１１１】
次に、前記ｎ型ウエル領域５Ｂの主面にソース領域及びドレイン領域である一対のｐ＋型半導体領域２１を形成すると共に、前記ｎ型ウエル領域５Ａの主面に高濃度ベース領域であるｐ＋型半導体領域２１の夫々を形成する。一対のｐ＋型半導体領域２１の夫々は、サイドウォールスペーサ１９に対して自己整合でｐ型不純物（例えばＢ）を導入することにより形成される。高濃度ベース領域であるｐ＋型半導体領域２１はｐ型不純物を選択的に導入することにより形成される。この工程において、ｐチャネルＭＯＳＦＥＴＱｐがほぼ完成する。
【０１１２】
次に、前記ｎ型ウエル領域５Ａの主面に真性ベース領域であるｐ型半導体領域２２を形成する。このｐ型半導体領域２２はｐ型不純物（例えばＢＦ２）を選択的に導入することにより形成される。
【０１１３】
ここまでの製造工程を図１５（要部断面図）及び図１６（要部断面図）に示す。
【０１１４】
次に、前記エピタキシャル層１Ｂ上の全面に層間絶縁膜２３を形成する。層間絶縁膜２３は、例えば１００［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１１５】
次に、前記層間絶縁膜２３にｐチャネルＭＯＳＦＥＴＱｐのソース領域であるｎ＋型半導体領域２１の一部の表面を露出させる接続孔２４を形成する。
【０１１６】
次に、前記接続孔２４上を含む層間絶縁膜２３上の全面に第２層目の多結晶珪素膜２５を形成する。第２層目の多結晶珪素膜２５は例えば４０［ｎｍ］程度の膜厚に設定される。
【０１１７】
次に、前記多結晶珪素膜２５のＴＦＴ形成領域を除くその周囲の領域にｐ型不純物(例えばＢＦ２)をイオン打込み法で選択的に導入する。
【０１１８】
ここまでの製造工程を図１７（要部断面図）及び図１８（要部断面図）に示す。
【０１１９】
次に、前記多結晶珪素膜２５にパターンニングを施し、２つのポリシリコンパターン２５を形成する。一方のポリシリコンパターン２５は、動作電源配線２５Ａとして使用されると共に、負荷用ＭＯＳＦＥＴＱｆ１のチャネル形成領域、ソース領域及びドレイン領域として使用される。他方のポリシリコンパターン２５は、動作電源配線２５Ｂとして使用されると共に、負荷用ＭＯＳＦＥＴＱｆ２のチャネル形成領域、ソース領域及びドレイン領域として使用される。なお、２つのポリシリコンパターン２５の平面レイアウトは図５に示す通りである。
【０１２０】
次に、前記一方のポリシリコンパターン２５にＴＦＴＱｆ１のソース領域及ドレイン領域を形成すると共に、他方のポリシリコンパターン２５にＴＦＴＱｆ２のソース領域及びドレインを形成する。これらのソース領域及びドレイン領域は、ｐ型不純物（例えばＢＦ２）をイオン打込み法で選択的に導入することにより形成される。
【０１２１】
ここまでの製造工程を図１９（要部断面図）及び図２０（要部断面図）に示す。
【０１２２】
次に、前記ポリシリコンパターン２５上を含むエピタキシャル層１Ｂ上の全面に、ＴＦＴＱｆ１、Ｑｆ２の夫々のゲート絶縁膜である層間絶縁膜２６を形成する。層間絶縁膜２６は、例えば４０［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１２３】
次に、前記一方のポリシリコンパターン２５のドレイン領域、駆動用ＭＯＳＦＥＴＱｔ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々の一部の表面を露出させる接続孔２７を形成すると共に、前記他方のポリシリコンパターン２５のドレイン領域、駆動用ＭＯＳＦＥＴＱｔ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々の一部の表面を露出させる接続孔２７を形成する。
【０１２４】
次に、前記接続孔２７上を含む層間絶縁膜２６上の全面に第３層目の多結晶珪素膜２８を形成する。この多結晶珪素膜２８は例えば５０［ｎｍ］程度の膜厚に設定される。
【０１２５】
次に、前記多結晶珪素膜２８にパターンニングを施し、転送用ＴＦＴＱｆ１のゲート電極であり、かつ容量素子Ｃ１の下部電極であるポリシリコンパターン２８を形成すると共に、転送用ＴＦＴＱｆ２のゲート電極であり、かつ容量素子Ｃ２の下部電極であるポリシリコンパターン２８を形成する。この工程において、転送用ＴＦＴＱｆ１、Ｑｆ２の夫々がほぼ完成する。なお、２つのポリシリコンパターン２８の平面レイアウトは図５に示す通りである。
【０１２６】
ここまでの製造工程を図２１（要部断面図）及び図２２（要部断面図）に示す。
【０１２７】
次に、前記ポリシリコンパターン２８上を含む層間絶縁膜２６上の全面に、容量素子Ｃ１、Ｃ２の夫々の誘電体膜である層間絶縁膜２９を形成する。層間絶縁膜２９は例えば２０［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１２８】
次に、前記駆動用ＭＯＳＦＥＴＱｄ１のソース領域であるｎ＋型半導体領域１７の一部の表面を露出させる接続孔３０Ａ、前記駆動用ＭＯＳＦＥＴＱｄ２のソース領域であるｎ＋型半導体領域１７の一部の表面を露出させる接続孔３０Ａの夫々を形成すると共に、真性ベース領域であるｐ型半導体領域２２の一部の表面を露出させるエミッタ開口３０Ｂを形成する。
【０１２９】
次に、前記接続孔３０Ａ上及びエミッタ開口３０Ｂ上を含む層間絶縁膜２９上の全面に第４層目の多結晶珪素膜３１を形成する。この多結晶珪素膜３１は例えば１５０［ｎｍ］程度の膜厚に設定される。この多結晶珪素膜３１には、抵抗値を低減する目的及びバイポーラトランジスタＴｒのエミッタ領域（ｎ＋型半導体領域３２）を形成する目的として、その堆積中にｎ型不純物（例えばＰ）又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。
【０１３０】
次に、前記多結晶珪素膜３１にパターンニングを施し、容量素子Ｃ１、容量素子Ｃ２の夫々の上部電極であり、かつ基準電源配線（３１Ａ）であるポリシリコンパターン３１を形成すると共に、エミッタ電極３１Ｂを形成する。ポリシリコンパターン３１は、メモリセル形成領域において、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。また、ポリシリコンパターン３１には、その上層に形成された窒化珪素膜から放出される水素をその下層に透過するための貫通孔３１Ｃが形成される。なお、ポリシリコンパターン３１の平面レイアウトは図６に示す通りである。また、実施形態３で説明するが、ポリシリコンパターン３１、容量素子Ｃ１、Ｃ２の夫々の上部電極及び基準電源配線（３１Ａ）は、エミッタ電極３１Ｂを除いてサリサイド化しておくと、Ａｌシャントの必要がなくなり、高密度化を図ることができる。ここで、エミッタ電極３１Ｂのサリサイド化を回避する理由は、ベース電流の増加を防止するためである。
【０１３１】
次に、熱拡散処理を施し、前記エミッタ電極３１Ｂに導入されたｎ型不純物を真性ベース領域であるｐ型半導体領域２２の主面に拡散し、エミッタ領域の深さが０．０５［μｍ］程度になるように、エミッタ領域であるｎ＋型半導体領域３２を形成する。この工程により、バイポーラトランジスタＴｒがほぼ完成する。
【０１３２】
ここまでの製造工程を図２３（要部断面図）及び図２４（要部断面図）に示す。
【０１３３】
次に、前記ポリシリコンパターン３１上及びエミッタ電極３１Ｂ上を含むエピタキシャル層１Ｂ上の全面に層間絶縁膜３３を形成する。この層間絶縁膜３３は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。
【０１３４】
次に、前記ポリシリコンパターン３１の一部の表面を露出させる接続孔３４、前記転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４、前記高濃度ベース領域であるｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４、前記エミッタ電極３１Ｂの一部の表面を露出させる接続孔３４、コレクタコンタクト領域であるｎ＋型半導体領域８の一部の表面を露出させる接続孔３４、前記ｎチャネルＭＯＳＦＥＴＱｎの一方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４及び他方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４、前記ｐチャネルＭＯＳＦＥＴＱｐの一方のｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４及び他方のｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４等を形成する。
【０１３５】
ここまでの製造工程を図２５（要部断面図）及び図２６（要部断面図）に示す。
【０１３６】
次に、前記層間絶縁膜３３上に第１層目の金属配線３５を形成する。この工程において、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された金属配線３５で各メモリセルＭ毎に裏打ちされる。
【０１３７】
次に、前記金属配線３５上を含む層間絶縁膜３３上の全面に層間絶縁膜３６を形成する。
【０１３８】
次に、前記層間絶縁膜３６上に第２層目の金属配線であるデータ線ＤＬ１、ＤＬ２の夫々を形成する。
【０１３９】
次に、前記データ線ＤＬ１上及びＤＬ２上を含む層間絶縁膜３６上の全面に最終保護膜３７を形成することにより、図１及び図２に示す半導体集積回路装置がほぼ完成する。最終保護膜は窒化珪素膜で形成される。
【０１４０】
なお、前記第４層目の多結晶珪素膜３１の形成工程において、ｎ型不純物として砒素（Ａｓ）を使用した場合、その後の熱処理によるシャロー化で急峻な濃度プロファイルのｎ＋型半導体領域３２を形成することができ、バイポーラトランジスタＴｒの高性能化を図ることができる。また、ｎ型不純物として燐（Ｐ）を使用した場合、多結晶珪素膜３１中に均一にｎ型不純物が分布し、下地と多結晶珪素膜３１との接続における接続抵抗（コンタクト抵抗）を低減することができるので、接続孔の占有面積を縮小することができ、これに相当する分、メモリセルの占有面積を縮小することができる。
【０１４１】
このように、本実施形態によれば以下の作用効果が得られる。
【０１４２】
負荷用ＴＥＴＱｆ１（又はＱｆ２）のチャネル形成領域及び動作電源配線２５Ａ（又は２５Ｂ）として使用する最上層より２つ下層の多結晶珪素膜２５の膜厚は厚くする必要がないので、最上層より１つ下層の多結晶珪素膜２８の下地段差を大幅に低減でき、この１つ下層の多結晶珪素膜２８を加工する時のオーバーエッチング量を少なくすることができる。従って、１つ下層の多結晶珪素膜２８と２つ下層の多結晶珪素膜２５との間の層間絶縁膜２６を薄くすることができ、この層間絶縁膜２６をゲート絶縁膜とする負荷用ＴＦＴＱｆ１（又はＱｆ２）の高性能化を図ることができる。
【０１４３】
また、中間層の多結晶珪素膜２５及び２８は最上層の多結晶珪素膜３１で覆われているので、最上層の多結晶珪素膜３１と１つ下層の多結晶珪素膜２８との間の層間絶縁膜２９は、最上層の多結晶珪素膜３１を加工する時のオーバーエッチングによって削られることがない。従って、最上層の多結晶珪素膜３１と１つ下層の多結晶珪素膜２８との間の層間絶縁膜２９を薄くすることができ、この層間絶縁膜２９を誘電体膜とする容量素子Ｃ１（又はＣ２）の高性能化を図ることができる。
【０１４４】
また、最上層の多結晶珪素膜３１の被エッチング部の下地段差は、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２等のバルクＭＯＳＦＥＴのゲート電極１３による段差やフィールド絶縁膜７による段差しか存在しないので、安定して加工することができ、メモリセルの加工マージンを確保することができる。
【０１４５】
また、最上層の多結晶珪素膜３１で基準電源配線（３１Ａ）を形成するので、中間層の多結晶珪素膜からなるポリシリコンパターン２５、ポリシリコンパターン２８や活性領域パターンの配置に依存されることなく、基準電源配線（３１Ａ）とその上層に形成された金属配線３５とを接続する接続孔３４を任意の位置に配置することができる。従って、メモリセルＭの占有面積を増加することなく、メモリセルＭのグランド寄生抵抗を低減することができるので、メモリセルＭの書き込み動作及び読み出し動作の安定化を図ることができる。
【０１４６】
また、最上層の多結晶珪素膜３１に設けられた貫通孔３１Ｃを通してその上層に形成された最終保護膜３７から放出される水素を負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々に透過することができるので、負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々のＯｎ／Ｏｆｆ特性を高めることができる。
【０１４７】
また、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々を１つの接続孔２７によって電気的に接続し、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々を１つの接続孔２７によって電気的に接続したので、上層と下層とを接続する接続孔の数を低減することができ、これに相当する分、メモリセルＭの占有面積（セルサイズ）を縮小することができる。また、各素子間を電気的に接続する引き回し配線（セル内配線）を簡略化することができるので、メモリセルの書き込み動作及び読み出し動作の高速化を図ることができる。
【０１４８】
（実施形態２）
本発明の実施形態２である半導体集積回路装置の概略構成を図２７（要部断面図）及び図２８（要部断面図）に示す。なお、図２７及び図２８において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１４９】
図２７及び図２８に示すように、半導体集積回路装置は、例えば、ｐ−型半導体基板１Ａの主面上にエピタキシャル層１Ｂが形成された半導体基体を主体に構成されている。この半導体基体のメモリセル形成領域にはメモリセルＭが搭載され、バイポーラ形成領域にはバイポーラトランジスタＴｒが搭載され、ｎＭＯＳ形成領域にはｎチャネルＭＯＳＦＥＴＱｎが搭載され、ｐＭＯＳ形成領域にはｐチャネルＭＯＳＦＥＴＱｐが搭載されている。
【０１５０】
前記ｎチャネルＭＯＳＦＥＴＱｎは、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々には電極３１Ｎが電気的に接続され、この電極３１Ｎには層間絶縁膜３３に形成された接続孔３４を通して配線３５が電気的に接続されている。電極３１Ｎは第４層目の多結晶珪素膜で形成されている。配線３５は第１層目の金属膜で形成されている。この第１層目の金属膜は、図示していないが、例えば、下層のチタンタングステン（ＴｉＷ）膜（又はチタンナイトライド（ＴｉＮ）膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。下層のＴｉＷ膜は、エレクトロマイグレーション耐性の向上、ストレスマイグレーション耐性の向上等を主目的として形成される。中間層のアルミニウム合金膜は、例えば、エレクトロマイグレーション耐性の向上を目的としてＣｕが添加されると共に、アルミニウム粒子と珪素粒子との相互拡散の低減化を目的としてＳｉが添加されたアルミニウム合金膜で形成される。上層のＴｉＷ膜は、中間層のアルミニウム合金膜の表面に発生するアルミヒルロックの防止、中間層のアルミニウム合金膜の表面の反射率の低減化等を主目的として形成される。
【０１５１】
前記ｐチャネルＭＯＳＦＥＴＱｐは、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ｂの主面に構成されている。ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。また、メモリセルアレーに隣接するｐチャネルＭＯＳＦＥＴＱｐのソース側のｐ＋型半導体領域２１には、接続孔（図示せず）を通して第２層目の多結晶珪素からなるポリシリコンパターン２５が電気的に接続され、メモリセルへのＶｃｃ給電がなされている。
【０１５２】
前記ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々のゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に形成された高融点金属膜１２で形成されている。高融点金属膜１２は、例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極１３の上面はキャップ絶縁膜で覆われている。
【０１５３】
前記バイポーラトランジスタＴｒは、図２８に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ａの主面に構成されている。このバイポーラトランジスタＴｒは、ｎ型ウエル領域５Ａ（エピタキシャル層１Ｂ）の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【０１５４】
前記ｎ型コレクタ領域のコレクタコンタクト領域であるｎ＋型半導体領域８には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５５】
前記ｐ型ベース領域の高濃度ベース領域であるｐ＋型半導体領域２１には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５６】
前記ｎ型エミッタ領域であるｎ＋型半導体領域３２には、エミッタ開口３０Ｂを通してエミッタ電極（３１Ｂ）が電気的に接続されている。エミッタ電極（３１Ｂ）は第４層目の多結晶珪素膜３１で形成されている。第４層目の多結晶珪素膜３１には、抵抗値を低減する目的及びｎ＋型半導体領域３２を形成する目的として、その堆積中にｎ型不純物（例えばＰ）又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。つまり、エミッタ領域であるｎ＋型半導体領域３２は、エミッタ電極３１Ｂに導入されたｎ型不純物をｐ型半導体領域２２の主面に拡散することにより形成される。エミッタ電極３１Ｂには層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５７】
前記メモリセルＭは、図３（等価回路図）に示すように、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２で構成されている。一方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ１及び負荷用ＴＦＴＱｆ１で構成されている。他方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ２及び負荷用ＴＦＴＱｆ２で構成されている。
【０１５８】
前記転送用ＭＯＳＦＥＴＱｔ１は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ａとデータ線ＤＬ１との間に配置され、ワード線ＷＬにより動作が制御される。また、前記転送用ＭＯＳＦＥＴＱｔ２は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ｂとデータ線ＤＬ２との間に配置され、ワード線ＷＬにより動作が制御される。転送用ＭＯＳＦＥＴＱｔ１の一方の半導体領域は蓄積ノード部Ａに接続され、その他方の半導体領域はデータ線ＤＬ１に接続され、そのゲート電極はワード線ＷＬに接続されている。転送用ＭＯＳＦＥＴＱｔ２の一方の半導体領域は蓄積ノード部Ｂに接続され、その他方の半導体領域はデータ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬに接続されている。
【０１５９】
前記駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ｂに接続され、駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ａに接続されている。
【０１６０】
前記負荷用ＴＦＴＱｆ１のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線２５Ａが電気的に接続されている。また、負荷用ＴＦＴＱｆ２のソース領域には、動作電位Ｖｃｃに固定された動作電源配線２５Ｂが電気的に接続されている。
【０１６１】
前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線３１Ａが電気的に接続されている。
【０１６２】
前記フリップフロップ回路の蓄積ノード部Ａには容量素子Ｃ１が付加されている。また、前記フリップフロップ回路の蓄積ノード部Ｂには容量素子Ｃ２が付加されている。
【０１６３】
前記転送用ＭＯＳＦＥＴＱｔ１は、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３は、前述のｎチャネルＭＯＳＦＥＴＱｎのゲート電極１３と同一工程で形成されている。転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５Ｍが電気的に接続されている。
【０１６４】
前記転送用ＭＯＳＦＥＴＱｔ２は、同図に示していないが、転送用ＭＯＳＦＥＴＱｔ１と同様に構成されている。
【０１６５】
前記駆動用ＭＯＳＦＥＴＱｄ２は、同図に詳細に示していないが、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３は、前述の転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３と同一工程で形成されている。
【０１６６】
前記駆動用ＭＯＳＦＥＴＱｄ１は、同図に示していないが、駆動用ＭＯＳＦＥＴＱｄ２と同様に構成されている。
【０１６７】
前記負荷用ＴＦＴＱｆ１は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第３層目の多結晶珪素膜からなるポリシリパターン２８で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第２層目の多結晶珪素膜からなるポリシリコンパターン２５に形成されている。ゲート絶縁膜は第２層目のポリシリコンパターン２５と第３層目のポリシリコンパターン２８との間に形成された層間絶縁膜２６で構成されている。なお、第２層目のポリシリコンパターン２５は、層間絶縁膜２３によってゲート電極１３と電気的に分離されている。
【０１６８】
前記負荷用ＴＦＴＱｆ２は、同図に示していないが、負荷用ＴＦＴＱｆ１と同様に構成されている。
【０１６９】
前記動作電源配線２５Ａは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ａは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ１のソース領域に電気的に接続されている。また、前記動作電源配線２５Ｂは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ｂは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ２のソース領域に電気的に接続されている。
【０１７０】
前記容量素子Ｃ１は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ２のゲート電極と兼用されている。上部電極は、第４層目の多結晶珪素膜からなるポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。層間絶縁膜２９は例えば酸化珪素膜で形成されている。
【０１７１】
前記容量素子Ｃ２は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目のポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ１のゲート電極と兼用されている。上部電極は、第４層目のポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。
【０１７２】
前記第２層目の多結晶珪素膜（ポリシリコンパターン２５）は、例えば４０［ｎｍ］程度の膜厚に設定されている。前記第３層目の多結晶珪素膜（ポリシリコンパターン２８）は、例えば５０［ｎｍ］程度の膜厚に設定されている。前記第４層目の多結晶珪素膜（ポリシリコンパターン３１）は、例えば１５０［ｎｍ］（即ち、０．１５［μｍ］）程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は４層ポリシリコン構造で構成され、最上層である第４層目の多結晶珪素膜３１と第１層目の多結晶珪素膜１１との間の中間層である第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々の膜厚は、最上層である第４層目の多結晶珪素膜３１の膜厚の半分以下に設定されている。
【０１７３】
前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は図２９（平面レイアウト図）に示すように配置され、負荷用ＴＦＴＱｆ１、Ｑｆ２、動作電源配線２５Ａ、２５Ｂ、容量素子Ｃ１、Ｃ２、基準電源配線３１Ａの夫々は図３０及び図３１（平面レイアウト図）に示すように配置されている。なお、図２９乃至図３１において、ＩＩＩ−ＩＩＩ線は図２７のメモリセル形成領域での断面図に対応する。
【０１７４】
前記第３層目の一方のポリシリコンパターン２８は、図２７、図２９及び図３０（平面レイアウト図）に示す接続孔２７を通して、負荷用ＴＦＴＱｆ１のドレイン領域である第２層目の一方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【０１７５】
前記第３層目の他方のポリシリコンパターン２８は、図２９及び図３０に示す接続孔２７を通して、負荷用ＴＦＴＱｆ２のドレイン領域である第２層目の他方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【０１７６】
前記第４層目のポリシリコンパターン３１は、図２７及び図３０に示すように、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。つまり、第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々は、メモリセル形成領域内において、第４層目の多結晶珪素膜３１で覆われている。
【０１７７】
前記第４層目のポリシリコンパターン３１には、図２７に示すように、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５Ｌが電気的に接続されている。つまり、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された配線３５Ｌで各メモリセル毎に裏打ちされている。
【０１７８】
前記第１層目の配線３５Ｌ上には、図２７に示すように、層間絶縁膜３６が形成されている。この層間絶縁膜３６上には、図２７及び図３２（平面レイアウト図）に示すように、第２層目の金属膜からなるデータ線ＤＬ１、ＤＬ２の夫々が形成されている。第２層目の金属膜は、前述の第１層目の金属膜と同様に、下層のＴｉＷ膜（又はＴｉＮ膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。なお、図３２において、ＩＩＩ−ＩＩＩ線は図２７のメモリセル形成領域での断面図に対応する。
【０１７９】
前記第２層目のデータ線ＤＬ１上、ＤＬ２上の夫々には、図２７に示すように、層間絶縁膜３８が形成されている。この層間絶縁膜３８上には、図２７及び図３２に示すように、第３層目の金属膜からなる分割ワード線（Ｄｅｖｉｄｅｄ Ｗｏｒｄ Ｌｉｎｅ）ＤＷＬ、メインワード線（Ｇｌｏｂａｌ Ｗｏｒｄ Ｌｉｎｅ）ＧＷＬが形成されている。この分割ワード線ＤＷＬは、図示していないが、前述の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート電極１３に一体化されたワード線ＷＬに電気的に接続され、ワード線ＷＬの裏打ち配線として使用されている。第３層目の金属膜は、前述の第１層目の金属膜と同様に、下層のＴｉＷ膜（又はＴｉＮ膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。
【０１８０】
前記第３層目の分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は、例えば窒化珪素膜からなる最終保護膜３７で覆われている。つまり、本実施形態の半導体集積回路装置は、３層金属配線構造で構成されている。
【０１８１】
前記第２層目のデータ線ＤＬ２には、図３２に示すように、層間絶縁膜３６に形成された接続孔４１を通して一方の配線３５Ｍが電気的に接続されている。この一方の配線３５Ｍは転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０に電気的に接続されている。また、第２層目のデータ線ＤＬ１には、図３２に示すように、層間絶縁膜３６に形成された接続孔４１を通して他方の配線３５Ｍが電気的に接続されている。この他方の配線３５Ｍは転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０に電気的に接続されている。
【０１８２】
前記層間絶縁膜３６、３８の夫々は、図示していないが、例えば、下層の酸化珪素膜、中間層の酸化珪素膜、上層の酸化珪素膜の夫々を順次積層した３層構造で構成されている。下層の酸化珪素膜は、例えば、ソースガスの主体としてテトラエソキシシラン（ＴＥＯＳ）ガス（有機シラン）を使用するプラズマＣＶＤ法で形成される。このＴＥＯＳガスを使用するプラズマＣＶＤ法は緻密でかつ良質な膜質の酸化珪素膜を形成することができる。中間層の酸化珪素膜は、例えば、層間絶縁膜の表面の平坦化を主目的として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法、即ち回転塗布法で塗布され、その後、ベーク処理、全面エッチバック処理が施される。上層の酸化珪素膜は、下層の酸化珪素膜と同様に、ＴＥＯＳガスを使用するプラズマＣＶＤ法で形成される。前記層間絶縁膜３３は、例えば、ＣＶＤ酸化珪素膜と、ＢＰＳＧ膜（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を順次堆積して形成される。
【０１８３】
前記半導体集積回路装置は、図３３（等価回路図）に示すように、入力用外部端子ＢＰ１と内部回路との間の結線経路に静電気破壊防止回路Ｃｐを配置している。また、半導体集積回路装置は、図３４（等価回路図）に示すように、内部回路と出力用外部端子ＢＰ２との間の結線経路に静電気破壊防止回路Ｃｐを配置している。この静電気破壊防止回路Ｃｐは、人為的取り扱いや組立プロセス中に人体、パッケージ若しくはデバイスに帯電された過大な静電気が入力用外部端子ＢＰ１、出力用外部端子ＢＰ２の夫々を通して内部回路にサージ電流として流れ込む所謂静電気破壊を防止する目的で配置される。静電気破壊防止回路Ｃｐは、一般的に、サージ電流をなまらせる保護抵抗素子Ｒと、サージ電流を基板側に抜くＭＯＳＦＥＴＱｋとで構成されている。
【０１８４】
前記ＭＯＳＦＥＴＱｋは、図２８に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。このＭＯＳＦＥＴＱｋは、主に、チャネル形成領域（ｐ型ウエル領域６Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１７で構成されている。つまり、ＭＯＳＦＥＴＱｋは、前述の駆動用ＭＯＳＦＥＴＱｄ２と同様に、ｎチャネル導電型のシングル・ドレイン構造で構成されている。このシングル・ドレイン構造のＭＯＳＦＥＴＱｋは、ＬＤＤ構造のＭＯＳＦＥＴに比べてソース領域−ドレイン領域間のパンチスルー耐圧を低く設定することができ、サージ電流を基板側に容易に抜くことができる。
【０１８５】
前記半導体集積回路装置は、図３５（ブロック図）に示すように、コントロールバッファ回路部ＣＯＢ、Ｘアドレスバッファ回路部ＸＡＢ、入出力バッファ回路部ＩＯＢ、Ｙアドレスバッファ回路部ＹＡＢ、Ｙスイッチ回路部ＹＳＷ、プリデコーダ回路部ＰＤＥＣ、センスアンプ回路部ＳＡ及び２つのメモリマットＭＡＴを備えている。２つのメモリマットＭＡＴの夫々の間にはメイン・ワード・ドライバー回路部（Ｇｌｏｂａｌ Ｗｏｒｄ Ｄｒｉｖｅｒ）ＧＷＤが配置されている。
【０１８６】
前記コントロールバッファ回路部ＣＯＢには、外部端子を通して、ライト・イネーブル信号、アウトプット・イネーブル信号、チップセレクト信号等が入力される。前記Ｘアドレスバッファ回路部ＸＡＢには、外部端子を通してＸアドレス信号が入力される。前記入出バッファ回路部ＩＯＢには外部端子を通して入出力信号が入力される。前記Ｙアドレスバッファ回路部ＹＡＢには、外部端子を通してＹアドレス信号が入力される。
【０１８７】
前記２つのメモリマットＭＡＴの夫々は、図３５及び図３６（図３５の要部拡大ブロック図）に示すように、４つのメモリブロックＭＢで構成されている。この４つのメモリブロックＭＢのうち、メモリブロックＭＢ１とメモリブメックＭＢ２との間には分割ワード・ドライバー回路部（Ｄｅｖｉｄｅｄ Ｗｏｒｄ Ｄｒｉｖｅｒ）ＤＷＤが配置され、メモリブロックＭＢ３とメモリブロックＭＢ４との間には分割ワード・ドライバー回路部ＤＷＤが配置されている。
【０１８８】
前記複数のメモリブロックＭＢの夫々には、前述のメモリセルＭが複数個配置されている。また、複数のメモリブロックＭＢの夫々には、前述の分割ワード線ＤＷＬが複数本配置されている。この複数本の分割ワード線ＤＷＬの夫々はＸ方向に延在している。また、複数のメモリブロックＭＢの夫々には、前述のメインワード線ＧＷＬが複数本配置されている。この複数本のメインワード線ＧＷＬの夫々は、各メモリブロックＭＢを跨ってＸ方向に延在している。また、複数のメモリブロックＭＢの夫々には、図示していないが、前述のデータ線ＤＬ１及びＤＬ２が複数本配置されている。この複数本のデータ線ＤＬ１及びＤＬ２の夫々は、Ｙ方向に延在している。
【０１８９】
次に、前記半導体集積回路装置の動作について、図３５、図３６及び図３７（図３６の要部拡大ブロック図）を用いて説明する。
【０１９０】
メモリセルＭに記憶されたデータ（情報）を読み出す場合は、メイン・ワード・ドライバー回路部ＧＷＤにより、Ｘアドレスバッファ回路部ＸＡＢの出力信号の論理をとって、メインワード線ＧＷＬが選択される。選択されたメインワード線ＧＷＬと、プリデコーダ回路部ＰＤＥＣを通したＸアドレスバッファ回路ＸＡＢの選択信号との論理を分割ワード・ドライバー回路部ＤＷＤでとって、各々の分割ワード線ＤＷＬが選択される。一方、Ｙアドレスバッファ回路部ＹＡＢにより、読み出すベき列が選択され、読み出し状態となり、メモリセルＭが選択されることになる。読み出されたメモリセルＭのデータは、データ線を通してセンスアンプ部ＡＳで増幅され、入出力バッファ回路部ＩＯＢを介して出力信号となる。なお、データの書き込みについては説明を省略する。
【０１９１】
このように、本実施形態２によれば、前述の実施形態１と同様の効果が得られる。
【０１９２】
（実施形態３）
本発明の実施形態３である半導体集積回路装置の概略構成を図３８（要部断面図）及び図３９（要部断面図）に示す。なお、図３８及び図３９において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１９３】
図３８及び図３９に示すように、本実施形態の半導体集積回路装置は、２層金属配線構造で構成されている。配線３５は第１層目の金属膜で形成されている。また、図３８及び図４０（平面レイアウト図）に示すデータ線ＤＬ１、データ線ＤＬ２の夫々は第１層目の金属膜で形成されている。また、分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は第２層目の金属膜で形成されている。
【０１９４】
前記半導体集積回路装置のメモリセル形成領域内において、図３８及び図４１（平面レイアウト図）に示すように、基準電源配線３１Ａの表面上にはシリサイド層３１Ｓが形成されている。つまり、基準電源配線３１Ａは、第４層目の多結晶珪素膜３１及びその表面上に形成されたシリサイド層３１Ｓで形成されている。また、容量素子Ｃ１、Ｃ２の夫々の上部電極は、第４層目の多結晶珪素膜３１及びその表面上に形成されたシリサイド層３１Ｓで形成されている。なお、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されていない。
【０１９５】
前記基準電源配線３１Ａは、図４２（平面パターン図）に示すように、メモリブロックＭＢの全域に形成され、基準電源配線３１Ａには、転送用ＭＯＳＦＥＴの他方の半導体領域とデータ線とを電気的に接続するためのスリット５０が設けられている。
【０１９６】
前記シリサイド層３１Ｓは、図４２に示すように、基準電源配線３１Ａの縁（スリット５０の近傍領域）を除く全域に形成されている。
【０１９７】
次に、前記半導体集積回路装置の製造方法について、図４３乃至図４８（要部断面図）を用いて説明する。なお、図４３乃至図４８において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１９８】
まず、前述の実施形態１と同様の製造プロセスで、ｐ−型半導体基板１Ａの主面上に、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐ、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、基準電源配線３１Ａ、負荷用ＴＦＴＱｆ１、Ｑｆ２、容量素子Ｃ１、Ｃ２、バイポーラトランジスタＴｒ及び静電気破壊防止回路のＭＯＳＦＥＴＱｋを形成する。ここまでの製造工程を図４３及び図４４に示す。
【０１９９】
次に、前記基準電源配線３１Ａの表面上及びバイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上を含む基板の全面に薄い絶縁膜（容量素子Ｃの誘電体膜）３９を形成する。絶縁膜３９は例えば酸化珪素膜で形成される。
【０２００】
次に、前記基準電源配線３１Ａの領域に開口を有するマスク４０を形成する。マスク４０は例えばホトレジスト膜で形成される。このマスク４０は、基準電源配線３１Ａの縁（スリットの近傍）を覆っている。
【０２０１】
次に、前記マスク４０をエッチングマスクとして使用し、前記絶縁膜３９にパターンニングを施して、基準電源配線３１Ａ上の絶縁膜３９を除去する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われている。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上は絶縁膜３９で覆われている。また、ｎチャネルＭＯＳＦＥＴＱｎ、ＭＯＳＦＥＴＱｋの夫々の電極３１Ｎの表面上は絶縁膜３９で覆われている。ここまでの工程を図４５及び図４６に示す。
【０２０２】
次に、前記マスク４０を除去する。
【０２０３】
次に、前記基準電源配線３１Ａの表面上を含む基板の全面に、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等の高融点金属膜を形成する。本実施形態において、高融点金属膜としては、例えばＴｉ膜を使用し、スパッタ法で堆積する。
【０２０４】
次に、窒素雰囲気中で約５００〜６００［℃］程度の低温熱処理を施し、基準電源配線３１ＡのＳｉと高融点金属膜のＴｉとを反応させて、基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの表面にはシリサイド層３１Ｓは形成されない。つまり、シリサイド層３１Ｓは、絶縁膜３９に対して自己整合で形成される。また、この時の窒素雰囲気中の低温熱処理により、絶縁膜３９上のＴｉ膜はＴｉＮｘ膜になる。
【０２０５】
次に、前記絶縁膜３９上のＴｉＮｘ膜を例えばウエットエッチング法で選択的に除去する。
【０２０６】
次に、約９００〜１０００［℃］程度の高温熱処理を施し、シリサイド層３１Ｓの反応を促進させ、シリサイド層３１Ｓの低抵抗化を図る。なお、シリサイド層３１Ｓのシート抵抗は５Ω／□程度であり、不純物が導入された多結晶珪素膜３１のシート抵抗は２００Ω／□程度である。なお、このシリサイド化において、第４層目の多結晶珪素膜３１の膜厚分全部をシリサイド化するのではなく、シリサイド層３１Ｓの下に多結晶珪素膜３１が残るようにシリサイド化する。即ち、第４層目の多結晶珪素膜３１の表面上にシリサイド層３１Ｓが形成されるようにする。第４層目の多結晶珪素膜３１の膜厚分全部をシリサイド化した場合には、下層の容量素子の誘電体膜２９の膜質が汚染等により劣化する恐れがあるが、このように、第４層目の多結晶珪素膜３１上にシリサイド層３１Ｓを形成することにより、シリサイド化による誘電体膜２９の劣化を防止することができる。ここまでの工程を図４７及び図４８に示す。
【０２０７】
次に、層間絶縁膜３３、接続孔３４、第１層目の金属膜からなる配線３５、第１層目の金属膜からなるデータ線ＤＬ１及びＤＬ２、層間絶縁膜３６、分割ワード線ＤＷＬ、メインワード線ＧＷＬ、最終保護膜３７の夫々を形成することにより、図３８及び図３９に示す本実施形態の半導体集積回路装置がほぼ完成する。
【０２０８】
このように、本実施形態３によれば、前述の実施形態１と同様の効果が得られる。
【０２０９】
また、基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成することにより、基準電源配線３１Ａの低抵抗化を図ることができるので、前述の実施形態２のように、第２層目の金属膜からなる配線３５で基準電源配線３１Ａを裏打ちする必要がなく、裏打ち用の配線３５を廃止することができる。従って、ワード線ＤＬ１及びＤＬ２を第１層目の金属膜で形成し、分割ワード線ＤＷＬ及びメインワード線ＧＷＬを第２層目の金属膜で形成することができるので、半導体集積回路装置を２層金属配線構造で構成することができる。この結果、３層金属配線構造に比べて、１層の層間絶縁膜（３層構造）及び１層の金属膜（３層構造）に相当する分、製造工程数を低減することができるので、半導体集積回路装置の歩留まりを高めることができる。
【０２１０】
また、駆動用ＭＯＳＦＥＴＱｄと負荷用ＴＦＴＱｆとで構成されるインバータ回路の蓄積ノード部に容量素子Ｃが付加されたメモリセルＭ及びバイポーラトランジスタＴｒを有する半導体集積回路装置の製造方法において、前記駆動用ＭＯＳＦＥＴＱｄのソース領域（ｎ＋型半導体領域１７）に接続され、かつ前記容量素子Ｃの上部電極と兼用される基準電源配線３１Ａ及び前記バイポーラトランジスタＴｒのエミッタ領域（ｎ＋型半導体領域３２）に接続されるエミッタ電極３１Ｂを最上層の多結晶珪素膜３１で形成する工程と、前記基準電源配線３１Ａの縁及び前記エミッタ電極３１Ｂの表面上を被覆する絶縁膜３９を形成する工程と、前記基準電源配線３１Ａの表面上に前記絶縁膜３９に対して自己整合でシリサイド層３１Ｓを形成する工程とを備える。これにより、エミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されない。シリサイド層３１Ｓは、多結晶珪素膜のＳｉと高融点金属膜の金属原子との反応によって形成されるので、エミッタ電極３１Ｂの表面上にシリサイド層３１Ｓが形成された場合、実質的なエミッタ電極３１Ｂの膜厚が低下し、エミッタ領域の深さとエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さが正孔の拡散長より短くなる。しかし、前述のように、エミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されないので、トータルエミッタ深さを正孔の拡散長の約２倍以上にすることができ、バイポーラトランジスタＴｒの電流増幅率を確保することができる。
【０２１１】
また、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。従って、容量素子Ｃの上部電極と下部電極との間の誘電体膜がシリサイド層３１Ｓによって汚染されるのを防止することができるので、容量素子Ｃの信頼性を高めることができる。
【０２１２】
（実施形態４）
本発明の実施形態４である半導体集積回路装置の概略構成を図４９（要部断面図）及び図５０（要部断面図）に示す。なお、図４９及び図５０において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０２１３】
図４９及び図５０に示すように、本実施形態の半導体集積回路装置は、２層金属配線構造で構成されている。配線３５及びデータ線ＤＬは第１層目の金属膜で形成されている。また、また、分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は第２層目の金属膜で形成されている。
【０２１４】
基準電源配線３１Ａの表面上にはシリサイド層３１Ｓが形成されている。また、ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の表面上にはシリサイド層３１Ｓが形成されている。また、ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の表面上にはシリサイド層３１Ｓが形成されている。また、転送用ＭＯＳＦＥＴＱｔの他方のｎ＋型半導体領域２０の表面上にはシリサイド層３１Ｓが形成されている。また、バイポーラトランジスタＴｒの高濃度ベース領域であるｐ＋型半導体領域２１の表面上及びコレクタコンタクト領域であるｎ＋型半導体領域８の表面上にはシリサイド層３１Ｓが形成されている。なお、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されていない。また、静電気破壊防止回路のＭＯＳＦＥＴＱｋのソース領域及びドレイン領域である一対のｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されていない。
【０２１５】
次に、前記半導体集積回路装置の製造方法について、図５１乃至図５４（要部断面図）を用いて説明する。なお、図５１乃至図５４において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０２１６】
まず、前述の実施形態１と同様の製造プロセスで、ｐ−型半導体基板１Ａの主面上に、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐ、転送用ＭＯＳＦＥＴＱｔ、駆動用ＭＯＳＦＥＴＱｄ、基準電源配線３１Ａ、負荷用ＴＦＴＱｆ、容量素子Ｃ、バイポーラトランジスタＴｒ及び静電気破壊防止回路のＭＯＳＦＥＴＱｋを形成する。
【０２１７】
次に、前記基準電源配線３１Ａの表面上及びバイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上を含む基板の全面に薄い絶縁膜３９を形成する。絶縁膜３９は例えば酸化珪素膜で形成される。
【０２１８】
次に、前記バイポーラトランジスタＴｒのエミッタ電極３１Ｂ上、ＭＯＳＦＥＴＱｋ上及び基準電源配線３１Ａの縁上にマスク４０を形成する。
【０２１９】
次に、前記マスク４０をエッチングマスクとして使用し、パターンニングを施して、ｎ＋型半導体領域２０の表面、ｐ＋型半導体領域２１の表面、ｎ＋型半導体領域２０の表面、ｎ＋型半導体領域８の表面及び基準電源配線３１Ａの表面を露出する。この工程において、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面及び静電気破壊防止回路のＭＯＳＦＥＴＱｋのソース領域及びドレイン領域である一対のｎ型半導体領域１７の表面は露出されない。ここまでの工程を図５１及び図５２に示す。
【０２２０】
次に、前記マスク４０を除去する。
【０２２１】
次に、前記ｎ＋型半導体領域２０の表面上、ｐ＋型半導体領域２１の表面上、ｎ＋型半導体領域２０の表面上、ｎ＋型半導体領域８の表面上及び基準電源配線３１Ａの表面上を含む基板の全面に高融点金属膜を形成する。
【０２２２】
次に、窒素雰囲気中で約５００〜６００［℃］程度の低温熱処理を施し、各半導体領域の表面上及び基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの上表面にはシリサイド層３１Ｓは形成されない。また、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面は絶縁膜３９で覆われているので、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されない。つまり、シリサイド層３１Ｓは、絶縁膜３９に対して自己整合で形成される。また、この窒素雰囲気中の低温熱処理により、絶縁膜３９上の高融点金属膜は窒化金属膜となる。
【０２２３】
次に、前記絶縁膜３９上の窒化金属膜を例えばウエットエッチング法で選択的に除去する。
【０２２４】
次に、約９００〜１０００［℃］程度の高温熱処理を施し、シリサイド層３１Ｓの反応を促進させ、シリサイド層３１Ｓの低抵抗化を図る。ここまでの工程を図５３及び図５４に示す。
【０２２５】
次に、層間絶縁膜３３、接続孔３４、第１層目の金属膜からなる配線３５、第１層目の金属膜からなるデータ線ＤＬ、層間絶縁膜３６、分割ワード線ＤＷＬ、メインワード線ＧＷＬ、最終保護膜３７の夫々を形成することにより、図４９及び図５０に示す本実施形態の半導体集積回路装置がほぼ完成する。
【０２２６】
このように、本実施形態４によれば、前述の実施形態３と同様の効果が得られる。
【０２２７】
また、ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の表面上、ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の表面上、転送用ＭＯＳＦＥＴＱｔの他方のｎ＋型半導体領域２０の表面上、バイポーラトランジスタＴｒの高濃度ベース領域であるｐ＋型半導体領域２１の表面上及びコレクタコンタクト領域であるｎ＋型半導体領域８の表面上にシリサイド層３１Ｓを形成することにより、各種拡散層のシート抵抗及びコンタクト抵抗を低減することができるので、半導体集積回路装置の動作速度の高速化を図ることができる。
【０２２８】
また、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面は絶縁膜３９で覆われているので、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されない。従って、ＭＯＳＦＥＴＱｋのソース領域及びドレイン領域の低抵抗化を防止することができるので、サージ電流の集中によるＭＯＳＦＥＴＱｋの損傷を防止できる。
【０２２９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０２３０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０２３１】
駆動用ＭＯＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記メモリセルの加工マージンを確保することができる。
【０２３２】
また、前記半導体集積回路装置に搭載される負荷用ＴＦＴ及び容量素子の高性能化を図ることができる。
【０２３３】
また、前記半導体集積回路装置に搭載されるメモリセルの書き込み動作や読み出し動作の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体集積回路装置の要部断面図である。
【図２】前記半導体集積回路装置の要部断面図である。
【図３】前記半導体集積回路装置に搭載されるメモリセルの等価回路図である。
【図４】前記メモリセルの平面レイアウト図である。
【図５】前記メモリセルの平面レイアウト図である。
【図６】前記メモリセルの平面レイアウト図である。
【図７】前記メモリセルの平面レイアウト図である。
【図８】前記メモリセルの平面レイアウト図である。
【図９】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１０】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１１】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１５】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１７】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２５】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２７】本発明の実施形態２である半導体集積回路装置の要部断面図である。
【図２８】前記半導体集積回路装置の要部断面図である。
【図２９】前記半導体集積回路装置に搭載されるメモリセルの平面レイアウト図である。
【図３０】前記メモリセルの平面レイアウト図である。
【図３１】前記メモリセルの平面レイアウト図である。
【図３２】前記メモリセルの平面レイアウト図である。
【図３３】前記半導体集積回路装置に搭載される静電気破壊防止回路の等価回路図である。
【図３４】前記半導体集積回路装置に搭載される静電気破壊防止回路の等価回路図である。
【図３５】前記半導体集積回路装置のブロック図である。
【図３６】図３５の要部拡大ブロック図である。
【図３７】図３６の要部拡大ブロック図である。
【図３８】本発明の実施形態３である半導体集積回路装置の要部断面図である。
【図３９】前記半導体集積回路装置の要部断面図である。
【図４０】前記半導体集積回路装置に搭載されるメモリセルの平面レイアウト図である。
【図４１】前記メモリセルの平面レイアウト図である。
【図４２】前記半導体集積回路装置に搭載される基準電源配線の平面パターン図である。
【図４３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４５】前記半導体集積回路装置に搭載される基準電源配線の平面図である。
【図４６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４７】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４８】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４９】本発明の実施形態４である半導体集積回路装置の要部断面図である。
【図５０】前記半導体集積回路装置の要部断面図である。
【図５１】前記半導体集積回路装置に搭載される基準電源配線の平面図である。
【図５２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５５】半導体集積回路装置に搭載されるメモリセルの蓄積容量をパラメータとした電源電圧とソフトエラー率との関係を示す相関図である。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭのメモリセル及びバイポーラトランジスタを同一の半導体基板上に搭載する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が開発中の半導体集積回路装置は、メモリセル、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びｐチャネルＭＯＳＦＥＴを同一の半導体基板上に搭載している。メモリセルは、１［ｂｉｔ］ の情報を記憶するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴは、周辺回路の構成素子として使用されている。つまり、本発明者が開発中の半導体集積回路装置は、Ｂｉ−ＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）−ＳＲＡＭで構成されている。
【０００３】
前記バイポーラトランジスタは、例えば、エピタキシャル層の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【０００４】
前記ｎ型コレクタ領域は真性コレクタ領域、高濃度コレクタ領域、コレクタコンタクト領域で構成されている。真性コレクタ領域はｎ型ウエル領域で構成されている。高濃度コレクタ領域は半導体基板とｎ型ウエル領域との間に形成された埋込型のｎ＋型半導体領域で構成されている。コレクタコンタクト領域はｎ型ウエル領域の主面に形成されたｎ＋型半導体領域で構成されている。
【０００５】
前記ｐ型ベース領域は真性ベース領域及び高濃度ベース領域で構成されている。真性ベース領域はｎ型ウエル領域の主面に形成されたｐ型半導体領域で構成され、高濃度ベース領域はｎ型ウエル領域の主面に形成されたｐ＋型半導体領域で構成されている。
【０００６】
前記ｎ型エミッタ領域は真性ベース領域であるｐ型半導体領域の主面に形成されたｎ＋型半導体領域で構成されている。このｎ＋型半導体領域にはエミッタ電極が電気的に接続されている。エミッタ電極（ｎ型）は第２層目の多結晶珪素膜で形成されている。
【０００７】
前記ｎチャネルＭＯＳＦＥＴはｐ型ウエル領域の主面に構成されている。このｎチャネルＭＯＳＦＥＴは、主に、チャネル形成領域（ｐ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｎ＋型半導体領域及び一対のｎ型半導体領域で構成されている。
【０００８】
前記ｐチャネルＭＯＳＦＥＴはｎ型ウエル領域の主面に構成されている。このｐチャネルＭＯＳＦＥＴは、主に、チャネル形成領域（ｎ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｐ＋型半導体領域及び一対のｐ型半導体領域で構成されている。
【０００９】
前記ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴの夫々のゲート電極は、第２層目の多結晶珪素膜及びその主面上に形成された高融点金属膜で形成されている。高融点金属膜は例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極の上面はキャップ絶縁膜（酸化珪素膜）で覆われている。
【００１０】
前記メモリセルは、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴで構成されている。２つのインバータ回路の夫々は、駆動用ＭＯＳＦＥＴ及び負荷用ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されている。
【００１１】
前記一方の転送用ＭＯＳＦＥＴは、フリップフロップ回路の一方の蓄積ノード部（入出力端子）と一方のデータ線（ビット線）との間に配置され、ワード線により動作が制御される。また、他方の転送用ＭＯＳＦＥＴは、フリップフロップ回路の他方の蓄積ノード部（入出力端子）と他方のデータ線（ビット線）との間に配置され、ワード線により動作が制御される。この両方の転送用ＭＯＳＦＥＴのゲート電極は、第２層目の多結晶珪素膜及びその主面上に形成された高融点金属膜で形成されている。
【００１２】
前記２つの駆動用ＭＯＳＦＥＴの夫々はｐ型ウエル領域の主面に構成されている。この２つの駆動用ＭＯＳＦＥＴの夫々は、主に、チャネル形成領域（ｐ型ウエル領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対のｎ型半導体領域で構成されている。この２つの駆動用ＭＯＳＦＥＴの夫々のゲート電極は、周辺回路を構成するｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、メモリセルの転送用ＭＯＳＦＥＴの夫々のゲート電極に先んじて、第１層目の多結晶珪素膜で形成されている。
【００１３】
前記２つの負荷用ＴＦＴの夫々のゲート電極は第３層目の多結晶珪素膜で形成されている。また、２つの負荷用ＴＦＴの夫々のチャネル形成領域、ソース領域及びドレイン領域は第４層目の多結晶珪素膜に形成されている。また、２つの負荷用ＴＦＴの夫々のゲート絶縁膜は、第３層目の多結晶珪素膜と第４層目の多結晶珪素膜との間に形成された層間絶縁膜で形成されている。この層間絶縁膜は例えば酸化珪素膜で形成されている。
【００１４】
前記２つの駆動用ＭＯＳＦＥＴの夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線（グランドプレート）が電気的に接続されている。前記２つの負荷用ＴＦＴの夫々のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線が電気的に接続されている。この基準電源配線は第２層目の多結晶珪素膜で形成され、動作電源配線は第４層目の多結晶珪素膜で形成されている。
【００１５】
前記メモリセルのフリップフロップ回路において、２つのインバータ回路の夫々の蓄積ノード部には容量素子が付加されている。容量素子は下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造で構成されている。下部電極は、第２層目の多結晶珪素膜で形成され、基準電源配線と兼用されている。上部電極は、第３層目の多結晶珪素膜で形成され、負荷用ＴＦＴのゲート電極と兼用されている。誘電体膜は、第２層目の多結晶珪素膜と第３層目の多結晶珪素膜との間に形成された層間絶縁膜で形成されている。この層間絶縁膜は例えば酸化珪素膜で形成されている。
【００１６】
このように構成される半導体集積回路装置は、バイポーラトランジスタのエミッタ領域（ｎ型）に接続されるエミッタ電極（ｎ型）の選択及びその膜厚の設定が重要である。バイポーラトランジスタのベース電流（ＩＢ）はベース領域（ｐ型）から注入されたエミッタ領域中の正孔の濃度勾配で決まる。エミッタ領域中の正孔の拡散長は約０．１［μｍ］であるため、ベース電流を安定して得るためには、エミッタ領域（高濃度のｎ＋型半導体領域）の深さとエミッタ電極の厚膜とを合わせたトータルエミッタ深さを正孔の拡散長の約２倍（約０．２［μｍ］）以上にしなければならない。即ち、トータルエミッタ深さをエミッタ領域中の正孔の拡散長の約２倍以上にすることにより、ベース電流（ＩＢ）を低減でき、エミッタ接地電流利得（ｈＦＥ＝ＩＣ／ＩＢ）を増加することができる。
【００１７】
なお、前記ＳＲＡＭのメモリセル、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを有する半導体集積回路装置については、例えば特開平３−２７８４５４号公報に記載されている。
【００１８】
本発明者は、０．４［μｍ］以降の前述の半導体集積回路装置について以下の検討をした。
【００１９】
０．４［μｍ］世代のデバイスでは、エミッタ領域の深さは０．０５［μｍ］程度であるため、エミッタ電極の膜厚、即ち第２層目の多結晶珪素膜の膜厚は０．１５［μｍ］程度必要である。エミッタ電極の膜厚は、多結晶珪素膜自体の膜厚のバラツキや、上層の層間絶縁膜に接続孔を形成する時のオーバーエッチングによってバラツキを生じるため、多結晶珪素膜の膜厚を０．１５［μｍ］以下に設定した場合、エミッタ領域中の正孔の濃度勾配が大きくなったり、濃度勾配にバラツキが生じたりするので、バイポーラトランジスタの特性が不安定になる。
【００２０】
前記ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴ、転送用ＭＯＳＦＥＴ等のバルクＭＯＳＦＥＴのゲート電極は、フラットバンド電圧Ｖｆｂを調整する目的としてｎ型不純物が導入された第１層目の多結晶珪素膜とワード線の遅延を低減する目的として比抵抗が小さいタングステンシリサイド膜との積層構造で構成され、その上面はキャップ絶縁膜で覆われている。第１層目の多結晶珪素膜は８０［ｎｍ］程度の膜厚に設定され、タングステンシリサイド膜は８０［ｎｍ］程度の膜厚に設定され、キャップ絶縁膜は８０［ｎｍ］程度の膜厚に設定される。キャップ絶縁膜は、ｎチャネル導電型のバルクＭＯＳＦＥＴのソース領域及びドレイン領域を形成する際、砒素（Ａｓ）イオンがゲート電極のタングステンシリサイド膜中に漏れない程度の膜厚に設定しなければならない。砒素イオンは分子量が大きいため、タングステンシリサイド膜中に砒素イオンが注入された場合、タングステンシリサイド結晶がアモルファス化し、後の熱処理工程においてタングステンシリサイド膜に内部応力が発生し、タングステンシリサイド膜の剥がれ、消失等の不具合が生じる。
【００２１】
前記負荷用ＴＦＴのゲート電極として使用される第３層目の多結晶珪素膜は５０［ｎｍ］程度の膜厚に設定され、前記負荷用ＴＦＴのチャネル形成領域及び動作電源配線として使用される第４層目の多結晶珪素膜は４０［ｎｍ］程度の膜厚に設定に設定されている。
【００２２】
【発明が解決しようとする課題】
本発明者は、このような半導体集積回路装置について、以下の問題点を見出した。
【００２３】
第１の問題点は、メモリセルの多結晶珪素膜の加工が極めて困難であり、製造プロセス中における歩留まりが低下することである。
【００２４】
バルクＭＯＳＦＥＴのゲート電極とその上面を覆うキャップ絶縁膜とのトータル膜厚を２４０［ｎｍ］、第２層目の多結晶珪素膜の膜厚を１５０［ｎｍ］に設定し、第２層目の多結晶珪素膜を異方性ドライエッチングでパターンニングする場合、最低１６０［％］のオーバーエッチングが必要である。この時のＳｉ／ＳｉＯ２のエッチング比を１０とした場合、第２層目の多結晶珪素膜の下地の層間絶縁膜（酸化珪素膜）はオーバエッチングによって２４［ｎｍ］削られる。従って、第３層目の多結晶珪素膜の下地には、バルクＭＯＳＦＥＴのゲート電極とその上面を覆うキャップ絶縁膜とのトータル膜厚２４０［ｎｍ］、第２層目の多結晶珪素膜の膜厚１５０［ｎｍ］及び層間絶縁膜の削れ量２４［ｎｍ］を合わせた合計４１４［ｎｍ］の段差が存在する。従って、第３層目の多結晶珪素膜の膜厚を５０［ｎｍ］に設定し、この第３層目の多結晶珪素膜を異方性ドライエッチングでパターンニングする場合、少なくとも８３０［％］以上のオーバーエッチングが必要である。さらに、膜厚の８倍強の下地段差が存在するため、膜厚に相当するエッチングが終了した時点（ジャストエッチングの終了時）においても下地段差側面でのエッチングは進行しており、エッチング波形の変化が不明瞭になるため、第３層目の多結晶珪素膜の加工中におけるジャスト・エッチングのイン・ライン・モニターが不安定になる。
【００２５】
このような状況は、第４層目の多結晶珪素膜の加工時に更に顕著になる。まず、第３層目の多結晶珪素膜に対して８３０［％］のオーバーエッチングを行うと、下地の層間絶縁膜は４１［ｎｍ］削られる。従って、第４層目の多結晶珪素膜を加工する際には、第３層目の多結晶珪素膜の膜厚５０［ｎｍ］、第３層目の多結晶珪素膜のオーバーエッチングによる層間絶縁膜の削れ量４１［ｎｍ］を加えた５０５［ｎｍ］の段差が存在する。第４層目の多結晶珪素膜の膜厚は４０［ｎｍ］であるため、５１０［ｎｍ］の下地上を加工する場合、少なくとも１２８０［％］以上のオーバーエッチングが必要である。さらに、膜厚の約１２倍強の下地段差が存在するため、第３層目の多結晶珪素膜を加工する場合に比べて、第４層目の多結晶珪素膜を加工する場合、ジャストエッチングのイン・ライン・モニターは更に不安定になる。
【００２６】
このように、メモリセル上の多結晶珪素膜の加工時、被エッチング膜の８００［％］以上のオーバーエッチングが必要であり、しかも、エッチング中のジャストエッチングのイン・ライン・モニターが不安定になるため、安定な量産プロセス条件を見出すのは不可能である。
【００２７】
ＣＭＯＳ−ＳＲＡＭの場合、第２層目の多結晶珪素膜をエミッタ電極として使用せず、厚さ５０［ｎｍ］程度のタングステンシリサイド膜を代用し、メモリセルの低段差化を図って加工プロセスに対する負担を小さくしている。
【００２８】
第２の問題点は高性能な負荷用ＴＦＴ及び容量素子が得られないことである。
【００２９】
負荷用ＴＦＴの性能は、ゲート絶縁膜である層間絶縁膜の膜厚を薄くすることによって高めることができる。また、容量素子の性能は、誘電体膜である層間絶縁膜の膜厚を薄くすることによって高めることができる。膜厚の下限は使用する電源電圧及び層間絶縁膜の膜質によって制限されるが、例えば電源電圧が３．３［Ｖ］であって、層間絶縁膜がドライエッチング等によるダメージを受けていない場合、層間絶縁膜の膜厚は１５［ｎｍ］程度まで薄くすることができる。
【００３０】
しかしながら、実際に層間絶縁膜の膜厚を設定する場合は、ドライエッチングによる削れ量を上乗せして設定する必要がある。例えば容量素子の誘電体膜である層間絶縁膜は、第３層目の多結晶珪素膜のオーバーエッチングによる削れ量４１［ｎｍ］を考慮し、５６［ｎｍ］以上の膜厚に設定しなければならない。同様に、負荷用ＴＦＴのゲート絶縁膜である層間絶縁膜は、第４層目の多結晶珪素膜のオーバーエッチングによる削れ量５２［ｎｍ］（膜厚４０［ｎｍ］の第４層目の多結晶珪素膜に対して選択比１０で１３００［％］のオーバーエッチングを行った場合）を考慮し、６７［ｎｍ］以上の膜厚に設定しなければならない。このように、層間絶縁膜の真性膜質から制御される膜厚に対し、実際の層間絶縁膜の膜厚は３倍程度に設定しなければならず、高性能な負荷用ＴＦＴ及び容量素子が得られない。
【００３１】
ＣＭＯＳ−ＳＲＡＭの場合、第２層目の多結晶珪素膜を厚さ５０［ｎｍ］程度のタングステンシリサイド膜に代用してメモリセルの低段差化を図り、第３層目の多結晶珪素膜や第４層目の多結晶珪素膜のオーバーエッチング量を低減し、その分、負荷用ＴＦＴのゲート絶縁膜である層間絶縁膜の膜厚や容量素子の誘電体膜である層間絶縁膜の膜厚を薄く設定し、負荷用ＴＦＴ及び容量素子の高性能化を図っている。
【００３２】
第３の問題点は、基準電位（グランド電位）の取り方が不充分であり、メモリセルの書き込み動作及び読み出し動作が不安定になることである。
【００３３】
例えば膜厚１５０［ｎｍ］の第２層目の多結晶珪素膜でバイポーラトランジスタのエミッタ電極とメモリセルの基準電源配線を形成する場合、既に述べたように、メモリセルの加工が極めて困難であり、基準電源配線を厚膜化したり、タングステンシリサイド膜との積層構造にすることができない。この対策として、基準電位に固定された金属配線を設け、各セル毎に基準電源配線と金属配線とを接続孔で接続する手法があるが、この接続孔を迂回するように第３層目の多結晶珪素膜で形成されるパターン及び第４層目の多結晶珪素膜で形成されるパターンをレイアウトしなければならず、メモリセルの占有面積が増加してしまうため実用化できない。従って、基準電源配線にタングステンシリサイド膜を用いることができるＣＭＯＳ−ＳＲＡＭのメモリセルに比べて、基準電源配線の寄生抵抗が大きく、メモリセルの書き込み時、或は読み出し時に低電位ノードが上昇してしまう。
【００３４】
一般的に、コンピュータやワーク・ステーション等のメインメモリは、高速にアクセスされることがなく、エラー訂正機能が付加されているため、低速でソフトエラー率が１０００［ｆｉｔ］程度のＣＭＯＳ−ＳＲＡＭで対応可能である。これに対し、コンピュータやワーク・ステーション等のキャッシュ・メモリは、高速にアクセスされ、エラー訂正機能が付加されていないため、高速でソフトエラー率が１００［ｆｉｔ］程度のメモリセルが必要である。前述のメモリセルを用いた場合、蓄積容量をパラメータとした電源電圧とソフトエラー率とは図５５（電源電圧とソフトエラー率との関係を示す相関図）に示すような相関関係にある。３．３［Ｖ］電源電圧のキャッシュ・メモリにおいて、ソフトエラー率を１００［ｆｉｔ］にするためには、１０［ｆＦ／ｎｏｄｅ］の蓄積容量が必要である。例えば、０．４［μｍ］加工ルールでセルサイズが１３［μｍ２］のメモリセルでは、容量素子を除いた蓄積容量は約４［ｆＦ／ｎｏｄｅ］であるため、６［ｆＦ／ｎｏｄｅ］の容量素子が必要である。
【００３５】
０．４［μｍ］加工ルールで、しかもセルサイズが１３［μｍ２］という制約の基では、容量素子の面積が３［μｍ２／ｎｏｄｅ］程度しか確保できないため、６［ｆＦ／ｎｏｄｅ］の容量素子を得るためには、容量素子の誘電体膜即ち層間絶縁膜の膜厚を酸化珪素膜（ＳｉＯ２）換算で１７［ｎｍ］以下に設定しなければならない。しかしながら、容量素子の誘電体膜（層間絶縁膜）の膜厚は、酸化珪素膜換算で５５［μｍ］以下に設定することができないので、Ｂｉ−ＣＭＯＳ・ＳＲＡＭはキャッシュ・メモリとして使用するとができない。
【００３６】
本発明の目的は、駆動用ＭＩＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記メモリセルの加工マージンを確保することが可能な技術を提供することにある。
【００３７】
また、本発明の他の目的は、前記半導体集積回路装置に搭載される負荷用ＴＦＴ及び容量素子の高性能化を図ることが可能な技術を提供することにある。
【００３８】
また、本発明の他の目的は、前記半導体集積回路装置に搭載されるメモリセルの書き込み動作や読み出し動作の安定化を図ることが可能な技術を提供することにある。
【００３９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００４０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００４１】
（１）駆動用ＭＩＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電源配線と前記バイポーラトランジスタのエミッタ領域に接続されるエミッタ電極とを最上層の多結晶珪素膜で形成する。
【００４２】
（２）前記最上層の多結晶珪素膜と第１層目の多結晶珪素膜との間の中間層の多結晶珪素膜の膜厚を前記最上層の多結晶珪素膜の膜厚の半分以下に設定する。
【００４３】
（３）前記中間層の多結晶珪素膜を、メモリセル形成領域内において前記最上層の多結晶珪素膜で覆う。
【００４４】
（４）前記基準電源配線をその上層に形成された金属配線で各メモリセル毎に裏打ちする。
【００４５】
（５）前記容量素子を、前記最上層の多結晶珪素膜を上部電極、前記最上層の多結晶珪素膜より１つ下層の多結晶珪素膜を下部電極、前記最上層の多結晶珪素膜と前記下層の多結晶珪素膜との間の層間絶縁膜を誘電体膜とする構造で構成し、前記容量素子の上部電極を前記基準電源配線と兼用する。
【００４６】
（６）前記負荷用ＴＦＴを、前記最上層の多結晶珪素膜より１つ下層の多結晶珪素膜をゲート電極、前記最上層の多結晶珪素膜より２つ下層の多結晶珪素膜をチャネル形成領域、ソース領域及びドレイン領域、これらの多結晶珪素膜間の層間絶縁膜をゲート絶縁膜とする構造で構成し、前記負荷用ＴＦＴのゲート電極を前記容量素子の下部電極と兼用する。
【００４７】
（７）半導体基板内に形成されたエミッタ領域の深さと、前記最上層の多結晶珪素膜で形成されたエミッタ電極の膜厚とを合わせたトータルエミッタ深さを、エミッタ領域又はエミッタ電極中の正孔の拡散長の約２倍（約０．２［μｍ］）以上に構成する。即ち、トータルエミッタ深さを、エミッタ領域又はエミッタ電極中の小数キャリアの拡散長の約２倍以上に構成する。
【００４８】
（８）前記基準電源配線の表面を選択的にシリサイド化し、エミッタ電極はシリサイド化しない。
【００４９】
上述した手段によれば、負荷用ＴＥＴのチャネル形成領域及び動作電源配線として使用する最上層より２つ下層の多結晶珪素膜の膜厚は厚くする必要がないので、最上層より１つ下層の多結晶珪素膜の下地段差を大幅に低減でき、この１つ下層の多結晶珪素膜を加工する時のオーバーエッチング量を少なくすることができる。従って、１つ下層の多結晶珪素膜と２つ下層の多結晶珪素膜との間の層間絶縁膜を薄くすることができ、この層間絶縁膜をゲート絶縁膜とする負荷用ＴＦＴの高性能化を図ることができる。
【００５０】
また、中間層の多結晶珪素膜は最上層の多結晶珪素膜で覆われているので、最上層の多結晶珪素膜と１つ下層の多結晶珪素膜との間の層間絶縁膜は、最上層の多結晶珪素膜を加工する時のオーバーエッチングによって削られることがない。従って、最上層の多結晶珪素膜と１つ下層の多結晶珪素膜との間の層間絶縁膜を薄くすることができ、この層間絶縁膜を誘電体膜とする容量素子の高性能化を図ることができる。
【００５１】
また、最上層の多結晶珪素膜の被エッチング部の下地段差は、駆動用ＭＯＳＦＥＴ等のバルクＭＯＳＦＥＴのゲート電極による段差やフィールド絶縁膜による段差しか存在しないので、安定して加工することができ、メモリセルの加工マージンを確保することができる。
【００５２】
また、最上層の多結晶珪素膜で基準電源配線を形成するので、中間層の多結晶珪素膜からなるポリシリコンパターンや活性領域パターンの配置に依存されることなく、基準電源配線とその上層に形成された金属配線とを接続する接続孔を任意の位置に配置することができる。従って、メモリセルの占有面積を増加することなく、メモリセルのグランド寄生抵抗を低減することができるので、メモリセルの書き込み動作及び読み出し動作の安定化を図ることができる。また、バイポーラトランジスタのエミッタ接地電流利得（ｈＦＥ）を向上することができ、バイポーラトランジスタの性能を向上できる。また、基準電源配線の配線抵抗を低減することができ、メモリセルの動作速度を向上できる。
【００５３】
【発明の実施の形態】
以下、本発明の構成について、半導体集積回路装置に本発明を適用した実施形態ともに説明する。
【００５４】
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００５５】
（実施形態１）
本発明の実施形態１である半導体集積回路装置の概略構成を図１（要部断面図）及び図２（要部断面図）に示す。
【００５６】
図１及び図２に示すように、半導体集積回路装置は、例えばｐ−型半導体基板１Ａ及びその主面上に形成されたエピタキシャル層１Ｂを主体に構成されている。このｐ−型半導体基板１Ａのメモリセル形成領域において、エピタキシャル層１Ｂの主面にはｐ型ウエル領域６Ａが形成されている。また、ｐ−型半導体基板１Ａのバイポーラ形成領域において、エピタキシャル層１Ｂの主面にはｎ型ウエル領域５Ａが形成されている。また、ｐ−型半導体基板１ＡのｎＭＯＳ形成領域において、エピタキシャル層１Ｂの主面にはｐ型ウエル領域６Ｂが形成されている。また、ｐ−型半導体基板１ＡのｐＭＯＳ形成領域において、エピタキシャル層１Ｂの主面にはｎ型ウエル領域５Ｂが形成されている。前記ｐ型ウエル領域６Ａにはｐ型半導体領域（Ｂｕｒｒｅｄ−ｐ）９が形成されている。
【００５７】
前記ｐ型ウエル領域６Ａとｐ−型半導体基板１Ａとの間には浅い埋込型のｐ型半導体領域４Ａが形成され、この浅い埋込型のｐ型半導体領域４Ａ下のｐ−型半導体基板１Ａの主面には深い埋込型のｎ型半導体領域２が形成されている。前記ｎ型ウエル領域５Ａとｐ−型半導体基板１Ａとの間には、浅い埋込型のｎ＋型半導体領域３Ａが形成されている。前記ｐ型ウエル領域６Ｂとｐ−型半導体基板１Ａとの間には、浅い埋込型のｐ型半導体領域４Ｂが形成されている。前記ｎ型ウエル領域５Ｂとｐ−型半導体基板１との間には、浅い埋込型のｎ＋型半導体領域３Ｂが形成されている。
【００５８】
前記ｐ−型半導体基板１Ａにおいて、メモリセル形成領域上にはメモリセルＭが搭載され、バイポーラ形成領域上にはバイポーラトランジスタＴｒが搭載され、ｎＭＯＳ形成領域上にはｎチャネルＭＯＳＦＥＴＱｎが搭載され、ｐＭＯＳ形成領域上にはｐチャネルＭＯＳＦＥＴＱｐが搭載されている。メモリセルＭは、１［ｂｉｔ］の情報を記憶するＳＲＡＭで構成されている。バイポーラトランジスタＴｒ、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々は周辺回路の構成素子として使用されている。つまり、本実施形態の半導体集積回路装置は、Ｂｉ−ＣＭＯＳ−ＳＲＡＭで構成されている。なお、以下、ＭＯＳＦＥＴを用いて説明するが、これに限定されず、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）であって良いのはむろんである。
【００５９】
前記ｎチャネルＭＯＳＦＥＴＱｎは、図２に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。このｎチャネルＭＯＳＦＥＴＱｎは、主に、チャネル形成領域（ｐ型ウエル領域６Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１８及び一対のｎ＋型半導体領域２０で構成されている。つまり、ｎチャネルＭＯＳＦＥＴＱｎは、ＬＤＤ（Ｌｉｇｈｔｉｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で構成されている。
【００６０】
前記ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。層間絶縁膜３３は例えば酸化珪素膜で形成されている。第１層目の金属配線３５は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。
【００６１】
前記ｐチャネルＭＯＳＦＥＴＱｐは、図２に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ｂの主面に構成されている。このｐチャネルＭＯＳＦＥＴＱｐは、主に、チャネル形成領域（ｎ型ウエル領域５Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｐ型半導体領域１６及び一対のｐ＋型半導体領域２１で構成されている。つまり、ｐチャネルＭＯＳＦＥＴＱｐはＬＤＤ構造で構成されている。このｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域１６の夫々の領域下には一対のｎ型半導体領域（ｎポケット領域）１５が形成されている。
【００６２】
前記ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。また、メモリセルアレーに隣接するｐチャネルＭＯＳＦＥＴＱｐのソース側のｐ＋型半導体領域２１には、接続孔２４を通して第２層目の多結晶珪素からなるポリシリコンパターン２５が電気的に接続され、メモリセルへのＶｃｃ給電がなされている。
【００６３】
前記ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々のゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に形成された高融点金属膜１２で形成されている。高融点金属膜１２は、例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極１３の上面はキャップ絶縁膜で覆われている。キャップ絶縁膜は例えば酸化珪素膜で形成されている。
【００６４】
前記バイポーラトランジスタＴｒは、図１に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ａの主面に構成されている。このバイポーラトランジスタＴｒは、ｎ型ウエル領域５Ａ（エピタキシャル層１Ｂ）の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【００６５】
ｎ型コレクタ領域は真性コレクタ領域、高濃度コレクタ領域及びコレクタコンタクト領域で構成されている。真性コレクタ領域はｎ型ウエル領域５Ａで構成され、高濃度コレクタ領域は埋込型のｎ＋型半導体領域３Ａで構成され、コレクタコンタクト領域はｎ＋型半導体領域８で構成されている。このコレクタコンタクト領域であるｎ＋型半導体領域８には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００６６】
前記ｐ型ベース領域は真性ベース領域及び高濃度ベース領域で構成されている。真性ベース領域はｐ型半導体領域２２で構成され、高濃度ベース領域はｐ＋型半導体領域２１で構成されている。この高濃度ベース領域であるｐ＋型半導体領域２１には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００６７】
前記ｎ型エミッタ領域はｎ＋型半導体領域３２で構成されている。このエミッタ領域であるｎ＋型半導体領域３２には、エミッタ開口３０Ｂを通してエミッタ電極（３１Ｂ）が電気的に接続されている。エミッタ電極（３１Ｂ）は第４層目の多結晶珪素膜３１で形成されている。第４層目の多結晶珪素膜３１には、抵抗値を低減する目的及びｎ＋型半導体領域３２を形成する目的として、その堆積中にｎ型不純物（例えば燐（Ｐ））又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。つまり、エミッタ領域であるｎ＋型半導体領域３２は、エミッタ電極３１Ｂに導入されたｎ型不純物をｐ型半導体領域２２の主面に拡散することにより形成される。エミッタ電極３１Ｂには層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。また、半導体基板１内に形成されたエミッタ領域であるｎ＋型半導体領域３２の深さと、最上層の多結晶珪素膜である第４層目の多結晶珪素膜３１で構成されたエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さは、後述するように０．２［μｍ］以上で構成される。
【００６８】
前記メモリセルＭは、図３（等価回路図）に示すように、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２で構成されている。一方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ１及び負荷用ＴＦＴＱｆ１で構成されている。他方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ２及び負荷用ＴＦＴＱｆ２で構成されている。駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部（記憶ノード部）Ａを構成する。駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部（記憶ノード部）Ｂを構成する。
【００６９】
前記転送用ＭＯＳＦＥＴＱｔ１は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ａとデータ線ＤＬ１との間に配置され、ワード線ＷＬにより動作が制御される。また、前記転送用ＭＯＳＦＥＴＱｔ２は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ｂとデータ線ＤＬ２との間に配置され、ワード線ＷＬにより動作が制御される。転送用ＭＯＳＦＥＴＱｔ１の一方の半導体領域は蓄積ノード部Ａに接続され、その他方の半導体領域はデータ線ＤＬ１に接続され、そのゲート電極はワード線ＷＬに接続されている。転送用ＭＯＳＦＥＴＱｔ２の一方の半導体領域は蓄積ノード部Ｂに接続され、その他方の半導体領域はデータ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬに接続されている。
【００７０】
前記駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ｂに接続され、駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ａに接続されている。
【００７１】
前記負荷用ＴＦＴＱｆ１のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線２５Ａが電気的に接続されている。また、負荷用ＴＦＴＱｆ２のソース領域には、動作電位Ｖｃｃに固定された動作電源配線２５Ｂが電気的に接続されている。
【００７２】
前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線３１Ａが電気的に接続されている。
【００７３】
前記フリップフロップ回路の蓄積ノード部Ａには容量素子Ｃ１が付加されている。また、前記フリップフロップ回路の蓄積ノード部Ｂには容量素子Ｃ２が付加されている。
【００７４】
前記転送用ＭＯＳＦＥＴＱｔ１は、図１に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この転送用ＭＯＳＦＥＴＱｔ１は、主に、チャネル形成領域（ｐ型ウエル領域６Ａ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１８及び一対のｎ＋型半導体領域２０で構成されている。つまり、転送用ＭＯＳＦＥＴＱｔ１は、ｎチャネル導電型で構成されると共に、ＬＤＤ構造で構成されている。転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３は、前述のｎチャネルＭＯＳＦＥＴＱｎのゲート電極１３と同一工程で形成されている。転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。
【００７５】
前記転送用ＭＯＳＦＥＴＱｔ２は、同図に示していないが、転送用ＭＯＳＦＥＴＱｔ１と同様に構成されている。
【００７６】
前記駆動用ＭＯＳＦＥＴＱｄ２は、同図に詳細に示していないが、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この駆動用ＭＯＳＦＥＴＱｄ２は、主に、チャネル形成領域（ｐ型ウエル領域６Ａ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１７で構成されている。つまり、駆動用ＭＯＳＦＥＴＱｄ２は、ｎチャネル導電型で構成され、シングル・ドレイン構造で構成されている。駆動用ＭＯＳＦＥＴＱｔ２のゲート電極１３は、前述の転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３と同一工程で形成されている。
【００７７】
前記駆動用ＭＯＳＦＥＴＱｄ１は、同図に示していないが、駆動用ＭＯＳＦＥＴＱｄ２と同様に構成されている。
【００７８】
前記負荷用ＴＦＴＱｆ１は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第２層目の多結晶珪素膜からなるポリシリコンパターン２５に形成されている。ゲート絶縁膜は第２層目のポリシリコンパターン２５と第３層目のポリシリコンパターン２８との間に形成された層間絶縁膜２６で構成されている。なお、第２層目のポリシリコンパターン２５は、層間絶縁膜２３によってゲート電極１３と電気的に分離されている。
【００７９】
前記負荷用ＴＦＴＱｆ２は、同図に示していないが、負荷用ＴＦＴＱｆ１と同様に構成されている。
【００８０】
前記動作電源配線２５Ａは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ａは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ１のソース領域に電気的に接続されている。また、前記動作電源配線２５Ｂは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ｂは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ２のソース領域に電気的に接続されている。
【００８１】
前記容量素子Ｃ１は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ２のゲート電極と兼用されている。上部電極は、第４層目の多結晶珪素膜からなるポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。層間絶縁膜２９は例えば酸化珪素膜で形成されている。
【００８２】
前記容量素子Ｃ２は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目のポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ１のゲート電極と兼用されている。上部電極は、第４層目のポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。
【００８３】
前記第２層目の多結晶珪素膜（ポリシリコンパターン２５）は、例えば４０［ｎｍ］程度の膜厚に設定されている。前記第３層目の多結晶珪素膜（ポリシリコンパターン２８）は、例えば５０［ｎｍ］程度の膜厚に設定されている。前記第４層目の多結晶珪素膜（ポリシリコンパターン３１）は、例えば１５０［ｎｍ］（即ち、０．１５［μｍ］）程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は４層ポリシリコン構造で構成され、最上層である第４層目の多結晶珪素膜３１と第１層目の多結晶珪素膜１１との間の中間層である第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々の膜厚は、最上層である第４層目の多結晶珪素膜３１の膜厚の半分以下に設定されている。また、エミッタ領域であるｎ＋型半導体領域３２の深さは、０．０５［μｍ］程度で構成され、エミッタ領域（３２）の深さとエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さは、０．２［μｍ］以上で構成される。これにより、バイポーラトランジスタＴｒのベース電流（ＩＢ）を低減でき、バイポーラトランジスタＴｒのエミッタ接地電流利得（ｈＦＥ＝ＩＣ／ＩＢ）を向上することができる。即ち、バイポーラトランジスタＴｒの性能を向上できる。
【００８４】
このように構成される転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は図４（平面レイアウト図）に示すように配置され、負荷用ＴＦＴＱｆ１、Ｑｆ２、動作電源配線２５Ａ、２５Ｂの夫々は図５（平面レイアウト図）に示すように配置され、容量素子Ｃ１、Ｃ２、基準電源配線３１Ａの夫々は図６（平面レイアウト図）に示すように配置されている。なお、図４乃至図６において、ＩＩ−ＩＩ線は図１のメモリセル形成領域での断面図に対応する。
【００８５】
前記第３層目の一方のポリシリコンパターン２８は、図１、図５及び図７（平面レイアウト図）に示す接続孔２７を通して、負荷用ＴＦＴＱｆ１のドレイン領域である第２層目の一方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【００８６】
前記第３層目の他方のポリシリコンパターン２８は、図５及び図７に示す接続孔２７を通して、負荷用ＴＦＴＱｆ２のドレイン領域である第２層目の他方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。なお、図７において、ＩＩ−ＩＩ線は、図１のメモリセル形成領域での断面図に対応する。
【００８７】
前記第４層目のポリシリコンパターン３１は、図６に示すように、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。つまり、第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々は、メモリセル形成領域内において、第４層目の多結晶珪素膜３１で覆われている。
【００８８】
前記第４層目のポリシリコンパターン３１には、図１及び図６に示すように、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属配線３５が電気的に接続されている。つまり、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された金属配線３５で各メモリセル毎に裏打ちされている。
【００８９】
前記第１層目の金属配線３５上には、図１及び図２に示すように、層間絶縁膜３６が形成されている。層間絶縁膜３６は例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で堆積した酸化珪素膜で形成されている。
【００９０】
前記層間絶縁膜３６上には、図１及び図８（平面レイアウト図）に示すように、第２層目の金属配線であるデータ線ＤＬ１、ＤＬ２の夫々が形成されている。データ線ＤＬ１、ＤＬ２の夫々は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。なお、図８において、ＩＩ−ＩＩ線は図１のメモリセル形成領域での断面図に対応する。
【００９１】
前記データ線ＤＬ１、ＤＬ２の夫々は最終保護膜３７で覆われている。この最終保護膜３７は例えば窒化珪素膜で形成されている。
【００９２】
前記第４層目のポリシリコンパターン３１には、図６に示すように、その上層に形成された窒化珪素膜（最終保護膜３７）から放出される水素をその下層に透過するための貫通孔３１Ｃが設けられてる。この貫通孔３１Ｃは、負荷用ＴＦＴＱｆ１及びＱｆ２上に形成されている。
【００９３】
なお、前記ポリシリコンパターン３１は、図１及び図７に示すように、接続孔３０Ａを通して駆動用ＭＯＳＦＥＴＱｄ１のソース領域であるｎ＋型半導体領域１７に電気的に接続され、接続孔３０Ａを通して駆動用ＭＯＳＦＥＴＱｄ２のソース領域であるｎ＋型半導体領域１７に電気的に接続されている。
【００９４】
次に、前記半導体集積回路装置の製造方法について、図を用いて説明する。
【００９５】
まず、ｐ−型半導体基板１Ａを用意する。
【００９６】
次に、前記ｐ−型半導体基板１Ａのメモリセル形成領域の主面に深いｎ−型半導体領域２及び浅いｐ型半導体領域４Ａ、バイポーラ形成領域の主面に浅いｎ＋型半導体領域３Ａ、ｎＭＯＳ形成領域の主面に浅いｐ型半導体領域４Ｂ、ｐＭＯＳ形成領域の主面に浅いｎ＋型半導体領域３Ｂの夫々を選択的に形成する。
【００９７】
次に、前記ｐ−型半導体基板１Ａの主面上にエピタキシャル成長法でエピタキシャル層１Ｂを成長させる。この工程において、深い埋込型のｎ−型半導体領域２、浅い埋込型のｐ型半導体領域４Ａ、４Ｂ、浅い埋込型のｎ＋型半導体領域３Ａ、３Ｂの夫々が形成される。
【００９８】
次に、前記埋込型のｎ＋型半導体領域３Ａの主面上にｎ型ウエル領域５Ａ、前記埋込型のｐ型半導体領域４Ａの主面上にｐ型ウエル領域６Ａ、前記埋込型のｎ＋型半導体領域３Ｂの主面上にｎ型ウエル領域５Ｂ、前記埋込型のｐ型半導体領域４Ｂの主面上にｐ型ウエル領域６Ｂの夫々を選択的に形成する。
【００９９】
次に、熱酸化法を使用し、前記エピタキシャル層１Ｂの主面上にフィールド絶縁膜７を形成する。
【０１００】
次に、前記ｎ型ウエル領域５Ａの主面に、コレクタコンタクト領域であるｎ＋型半導体領域８を形成する。この後、前記ｐ型ウエル領域６Ａにｐ型半導体領域（Ｂｕｒｒｅｄ−ｐ）９を形成する。
【０１０１】
ここまでの製造工程を図９（要部断面図）及び図１０（要部断面図）に示す。
【０１０２】
次に、前記ｐ型ウエル領域６Ａ、ｎ型ウエル領域５Ａ、ｐ型ウエル領域６Ｂ、ｎ型ウエル領域５Ｂの夫々の主面上にゲート絶縁膜１０を形成する。
【０１０３】
次に、前記ゲート絶縁膜１０の夫々の主面上にゲート電極１３を形成すると共に、このゲート電極１３の上面にキャップ絶縁膜１４を形成する。ゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に積層された高融点金属膜１２で形成される。高融点金属膜１２は例えばタングステンシリサイド（ＷＳｉ２）膜で形成される。キャップ絶縁膜１４は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。第１層目の多結晶珪素膜１１は例えば８０［ｎｍ］程度の膜厚に設定され、高融点金属膜１２は例えば８０［ｎｍ］程度の膜厚に設定され、キャップ絶縁膜１４は例えば１００［ｎｍ］程度の膜厚に設定される。なお、キャップ絶縁膜１４、高融点金属膜１２、多結晶珪素膜１１の夫々は、同一のフォトレジストマスクを用いて加工される。
【０１０４】
次に、前記ｎ型ウエル領域５Ｂの主面に一対のｎ型半導体領域（ｎポケット領域）１５を形成すると共に、ソース領域及びドレイン領域である一対のｐ型半導体領域１６を形成する。この一対のｎ型半導体領域１５、一対のｐ型半導体領域１６の夫々はゲート電極１３に対して自己整合で形成される。
【０１０５】
次に、前記ｐ型ウエル領域６Ａの駆動用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対の深いｎ型半導体領域１７を形成する。この一対の深いｎ型半導体領域１７の夫々は、ゲート電極１３に対して自己整合でｎ型不純物（例えば燐（Ｐ））を導入することにより形成される。深いｎ型半導体領域１７は、駆動用ＭＯＳＦＥＴの相互コンダクタンスｇｍを増加することができると共に、ゲート電極１３に対するドレイン領域のオバーラップ長を増加することができるので、耐α線強度を高めることができる。この工程において、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々がほぼ完成する。
【０１０６】
ここまでの製造工程を図１１（要部断面図）及び図１２（要部断面図）に示す。
【０１０７】
次に、前記ｐ型ウエル領域６Ａの転送用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成すると共に、ｐ型ウエル領域６Ｂの主面にソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成する。この一対のｎ型半導体領域１８の夫々は、ゲート電極１３に対して自己整合でｎ型不純物（例えばＰ）を導入することにより形成される。
【０１０８】
ここまでの製造工程を図１３（要部断面図）及び図１４（要部断面図）に示す。
【０１０９】
次に、前記ゲート電極１３の側壁面上にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、ゲート電極１３上を含むエピタキシャル層１Ｂ上の全面に例えば酸化珪素膜からなる絶縁膜を形成した後、この絶縁膜に異方性エッチングを施すことにより形成される。
【０１１０】
次に、前記ｐ型ウエル領域６Ａの転送用ＭＯＳ形成領域の主面にソース領域及びドレイン領域である一対のｎ＋型半導体領域２０、前記ｐ型ウエル領域６Ｂの主面にソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々を形成する。この一対のｎ＋型半導体領域２０の夫々は、サイドウォールスペーサ１９に対して自己整合でｎ型不純物（例えばＡｓ）を導入することにより形成される。この工程において、ｎチャネルＭＯＳＦＥＴＱｎ、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫々がほぼ完成する。
【０１１１】
次に、前記ｎ型ウエル領域５Ｂの主面にソース領域及びドレイン領域である一対のｐ＋型半導体領域２１を形成すると共に、前記ｎ型ウエル領域５Ａの主面に高濃度ベース領域であるｐ＋型半導体領域２１の夫々を形成する。一対のｐ＋型半導体領域２１の夫々は、サイドウォールスペーサ１９に対して自己整合でｐ型不純物（例えばＢ）を導入することにより形成される。高濃度ベース領域であるｐ＋型半導体領域２１はｐ型不純物を選択的に導入することにより形成される。この工程において、ｐチャネルＭＯＳＦＥＴＱｐがほぼ完成する。
【０１１２】
次に、前記ｎ型ウエル領域５Ａの主面に真性ベース領域であるｐ型半導体領域２２を形成する。このｐ型半導体領域２２はｐ型不純物（例えばＢＦ２）を選択的に導入することにより形成される。
【０１１３】
ここまでの製造工程を図１５（要部断面図）及び図１６（要部断面図）に示す。
【０１１４】
次に、前記エピタキシャル層１Ｂ上の全面に層間絶縁膜２３を形成する。層間絶縁膜２３は、例えば１００［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１１５】
次に、前記層間絶縁膜２３にｐチャネルＭＯＳＦＥＴＱｐのソース領域であるｎ＋型半導体領域２１の一部の表面を露出させる接続孔２４を形成する。
【０１１６】
次に、前記接続孔２４上を含む層間絶縁膜２３上の全面に第２層目の多結晶珪素膜２５を形成する。第２層目の多結晶珪素膜２５は例えば４０［ｎｍ］程度の膜厚に設定される。
【０１１７】
次に、前記多結晶珪素膜２５のＴＦＴ形成領域を除くその周囲の領域にｐ型不純物(例えばＢＦ２)をイオン打込み法で選択的に導入する。
【０１１８】
ここまでの製造工程を図１７（要部断面図）及び図１８（要部断面図）に示す。
【０１１９】
次に、前記多結晶珪素膜２５にパターンニングを施し、２つのポリシリコンパターン２５を形成する。一方のポリシリコンパターン２５は、動作電源配線２５Ａとして使用されると共に、負荷用ＭＯＳＦＥＴＱｆ１のチャネル形成領域、ソース領域及びドレイン領域として使用される。他方のポリシリコンパターン２５は、動作電源配線２５Ｂとして使用されると共に、負荷用ＭＯＳＦＥＴＱｆ２のチャネル形成領域、ソース領域及びドレイン領域として使用される。なお、２つのポリシリコンパターン２５の平面レイアウトは図５に示す通りである。
【０１２０】
次に、前記一方のポリシリコンパターン２５にＴＦＴＱｆ１のソース領域及ドレイン領域を形成すると共に、他方のポリシリコンパターン２５にＴＦＴＱｆ２のソース領域及びドレインを形成する。これらのソース領域及びドレイン領域は、ｐ型不純物（例えばＢＦ２）をイオン打込み法で選択的に導入することにより形成される。
【０１２１】
ここまでの製造工程を図１９（要部断面図）及び図２０（要部断面図）に示す。
【０１２２】
次に、前記ポリシリコンパターン２５上を含むエピタキシャル層１Ｂ上の全面に、ＴＦＴＱｆ１、Ｑｆ２の夫々のゲート絶縁膜である層間絶縁膜２６を形成する。層間絶縁膜２６は、例えば４０［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１２３】
次に、前記一方のポリシリコンパターン２５のドレイン領域、駆動用ＭＯＳＦＥＴＱｔ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々の一部の表面を露出させる接続孔２７を形成すると共に、前記他方のポリシリコンパターン２５のドレイン領域、駆動用ＭＯＳＦＥＴＱｔ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々の一部の表面を露出させる接続孔２７を形成する。
【０１２４】
次に、前記接続孔２７上を含む層間絶縁膜２６上の全面に第３層目の多結晶珪素膜２８を形成する。この多結晶珪素膜２８は例えば５０［ｎｍ］程度の膜厚に設定される。
【０１２５】
次に、前記多結晶珪素膜２８にパターンニングを施し、転送用ＴＦＴＱｆ１のゲート電極であり、かつ容量素子Ｃ１の下部電極であるポリシリコンパターン２８を形成すると共に、転送用ＴＦＴＱｆ２のゲート電極であり、かつ容量素子Ｃ２の下部電極であるポリシリコンパターン２８を形成する。この工程において、転送用ＴＦＴＱｆ１、Ｑｆ２の夫々がほぼ完成する。なお、２つのポリシリコンパターン２８の平面レイアウトは図５に示す通りである。
【０１２６】
ここまでの製造工程を図２１（要部断面図）及び図２２（要部断面図）に示す。
【０１２７】
次に、前記ポリシリコンパターン２８上を含む層間絶縁膜２６上の全面に、容量素子Ｃ１、Ｃ２の夫々の誘電体膜である層間絶縁膜２９を形成する。層間絶縁膜２９は例えば２０［ｎｍ］程度の膜厚に設定された酸化珪素膜で形成される。
【０１２８】
次に、前記駆動用ＭＯＳＦＥＴＱｄ１のソース領域であるｎ＋型半導体領域１７の一部の表面を露出させる接続孔３０Ａ、前記駆動用ＭＯＳＦＥＴＱｄ２のソース領域であるｎ＋型半導体領域１７の一部の表面を露出させる接続孔３０Ａの夫々を形成すると共に、真性ベース領域であるｐ型半導体領域２２の一部の表面を露出させるエミッタ開口３０Ｂを形成する。
【０１２９】
次に、前記接続孔３０Ａ上及びエミッタ開口３０Ｂ上を含む層間絶縁膜２９上の全面に第４層目の多結晶珪素膜３１を形成する。この多結晶珪素膜３１は例えば１５０［ｎｍ］程度の膜厚に設定される。この多結晶珪素膜３１には、抵抗値を低減する目的及びバイポーラトランジスタＴｒのエミッタ領域（ｎ＋型半導体領域３２）を形成する目的として、その堆積中にｎ型不純物（例えばＰ）又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。
【０１３０】
次に、前記多結晶珪素膜３１にパターンニングを施し、容量素子Ｃ１、容量素子Ｃ２の夫々の上部電極であり、かつ基準電源配線（３１Ａ）であるポリシリコンパターン３１を形成すると共に、エミッタ電極３１Ｂを形成する。ポリシリコンパターン３１は、メモリセル形成領域において、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。また、ポリシリコンパターン３１には、その上層に形成された窒化珪素膜から放出される水素をその下層に透過するための貫通孔３１Ｃが形成される。なお、ポリシリコンパターン３１の平面レイアウトは図６に示す通りである。また、実施形態３で説明するが、ポリシリコンパターン３１、容量素子Ｃ１、Ｃ２の夫々の上部電極及び基準電源配線（３１Ａ）は、エミッタ電極３１Ｂを除いてサリサイド化しておくと、Ａｌシャントの必要がなくなり、高密度化を図ることができる。ここで、エミッタ電極３１Ｂのサリサイド化を回避する理由は、ベース電流の増加を防止するためである。
【０１３１】
次に、熱拡散処理を施し、前記エミッタ電極３１Ｂに導入されたｎ型不純物を真性ベース領域であるｐ型半導体領域２２の主面に拡散し、エミッタ領域の深さが０．０５［μｍ］程度になるように、エミッタ領域であるｎ＋型半導体領域３２を形成する。この工程により、バイポーラトランジスタＴｒがほぼ完成する。
【０１３２】
ここまでの製造工程を図２３（要部断面図）及び図２４（要部断面図）に示す。
【０１３３】
次に、前記ポリシリコンパターン３１上及びエミッタ電極３１Ｂ上を含むエピタキシャル層１Ｂ上の全面に層間絶縁膜３３を形成する。この層間絶縁膜３３は例えばＣＶＤ法で堆積した酸化珪素膜で形成される。
【０１３４】
次に、前記ポリシリコンパターン３１の一部の表面を露出させる接続孔３４、前記転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４、前記高濃度ベース領域であるｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４、前記エミッタ電極３１Ｂの一部の表面を露出させる接続孔３４、コレクタコンタクト領域であるｎ＋型半導体領域８の一部の表面を露出させる接続孔３４、前記ｎチャネルＭＯＳＦＥＴＱｎの一方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４及び他方のｎ＋型半導体領域２０の一部の表面を露出させる接続孔３４、前記ｐチャネルＭＯＳＦＥＴＱｐの一方のｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４及び他方のｐ＋型半導体領域２１の一部の表面を露出させる接続孔３４等を形成する。
【０１３５】
ここまでの製造工程を図２５（要部断面図）及び図２６（要部断面図）に示す。
【０１３６】
次に、前記層間絶縁膜３３上に第１層目の金属配線３５を形成する。この工程において、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された金属配線３５で各メモリセルＭ毎に裏打ちされる。
【０１３７】
次に、前記金属配線３５上を含む層間絶縁膜３３上の全面に層間絶縁膜３６を形成する。
【０１３８】
次に、前記層間絶縁膜３６上に第２層目の金属配線であるデータ線ＤＬ１、ＤＬ２の夫々を形成する。
【０１３９】
次に、前記データ線ＤＬ１上及びＤＬ２上を含む層間絶縁膜３６上の全面に最終保護膜３７を形成することにより、図１及び図２に示す半導体集積回路装置がほぼ完成する。最終保護膜は窒化珪素膜で形成される。
【０１４０】
なお、前記第４層目の多結晶珪素膜３１の形成工程において、ｎ型不純物として砒素（Ａｓ）を使用した場合、その後の熱処理によるシャロー化で急峻な濃度プロファイルのｎ＋型半導体領域３２を形成することができ、バイポーラトランジスタＴｒの高性能化を図ることができる。また、ｎ型不純物として燐（Ｐ）を使用した場合、多結晶珪素膜３１中に均一にｎ型不純物が分布し、下地と多結晶珪素膜３１との接続における接続抵抗（コンタクト抵抗）を低減することができるので、接続孔の占有面積を縮小することができ、これに相当する分、メモリセルの占有面積を縮小することができる。
【０１４１】
このように、本実施形態によれば以下の作用効果が得られる。
【０１４２】
負荷用ＴＥＴＱｆ１（又はＱｆ２）のチャネル形成領域及び動作電源配線２５Ａ（又は２５Ｂ）として使用する最上層より２つ下層の多結晶珪素膜２５の膜厚は厚くする必要がないので、最上層より１つ下層の多結晶珪素膜２８の下地段差を大幅に低減でき、この１つ下層の多結晶珪素膜２８を加工する時のオーバーエッチング量を少なくすることができる。従って、１つ下層の多結晶珪素膜２８と２つ下層の多結晶珪素膜２５との間の層間絶縁膜２６を薄くすることができ、この層間絶縁膜２６をゲート絶縁膜とする負荷用ＴＦＴＱｆ１（又はＱｆ２）の高性能化を図ることができる。
【０１４３】
また、中間層の多結晶珪素膜２５及び２８は最上層の多結晶珪素膜３１で覆われているので、最上層の多結晶珪素膜３１と１つ下層の多結晶珪素膜２８との間の層間絶縁膜２９は、最上層の多結晶珪素膜３１を加工する時のオーバーエッチングによって削られることがない。従って、最上層の多結晶珪素膜３１と１つ下層の多結晶珪素膜２８との間の層間絶縁膜２９を薄くすることができ、この層間絶縁膜２９を誘電体膜とする容量素子Ｃ１（又はＣ２）の高性能化を図ることができる。
【０１４４】
また、最上層の多結晶珪素膜３１の被エッチング部の下地段差は、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２等のバルクＭＯＳＦＥＴのゲート電極１３による段差やフィールド絶縁膜７による段差しか存在しないので、安定して加工することができ、メモリセルの加工マージンを確保することができる。
【０１４５】
また、最上層の多結晶珪素膜３１で基準電源配線（３１Ａ）を形成するので、中間層の多結晶珪素膜からなるポリシリコンパターン２５、ポリシリコンパターン２８や活性領域パターンの配置に依存されることなく、基準電源配線（３１Ａ）とその上層に形成された金属配線３５とを接続する接続孔３４を任意の位置に配置することができる。従って、メモリセルＭの占有面積を増加することなく、メモリセルＭのグランド寄生抵抗を低減することができるので、メモリセルＭの書き込み動作及び読み出し動作の安定化を図ることができる。
【０１４６】
また、最上層の多結晶珪素膜３１に設けられた貫通孔３１Ｃを通してその上層に形成された最終保護膜３７から放出される水素を負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々に透過することができるので、負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々のＯｎ／Ｏｆｆ特性を高めることができる。
【０１４７】
また、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々を１つの接続孔２７によって電気的に接続し、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々を１つの接続孔２７によって電気的に接続したので、上層と下層とを接続する接続孔の数を低減することができ、これに相当する分、メモリセルＭの占有面積（セルサイズ）を縮小することができる。また、各素子間を電気的に接続する引き回し配線（セル内配線）を簡略化することができるので、メモリセルの書き込み動作及び読み出し動作の高速化を図ることができる。
【０１４８】
（実施形態２）
本発明の実施形態２である半導体集積回路装置の概略構成を図２７（要部断面図）及び図２８（要部断面図）に示す。なお、図２７及び図２８において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１４９】
図２７及び図２８に示すように、半導体集積回路装置は、例えば、ｐ−型半導体基板１Ａの主面上にエピタキシャル層１Ｂが形成された半導体基体を主体に構成されている。この半導体基体のメモリセル形成領域にはメモリセルＭが搭載され、バイポーラ形成領域にはバイポーラトランジスタＴｒが搭載され、ｎＭＯＳ形成領域にはｎチャネルＭＯＳＦＥＴＱｎが搭載され、ｐＭＯＳ形成領域にはｐチャネルＭＯＳＦＥＴＱｐが搭載されている。
【０１５０】
前記ｎチャネルＭＯＳＦＥＴＱｎは、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の夫々には電極３１Ｎが電気的に接続され、この電極３１Ｎには層間絶縁膜３３に形成された接続孔３４を通して配線３５が電気的に接続されている。電極３１Ｎは第４層目の多結晶珪素膜で形成されている。配線３５は第１層目の金属膜で形成されている。この第１層目の金属膜は、図示していないが、例えば、下層のチタンタングステン（ＴｉＷ）膜（又はチタンナイトライド（ＴｉＮ）膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。下層のＴｉＷ膜は、エレクトロマイグレーション耐性の向上、ストレスマイグレーション耐性の向上等を主目的として形成される。中間層のアルミニウム合金膜は、例えば、エレクトロマイグレーション耐性の向上を目的としてＣｕが添加されると共に、アルミニウム粒子と珪素粒子との相互拡散の低減化を目的としてＳｉが添加されたアルミニウム合金膜で形成される。上層のＴｉＷ膜は、中間層のアルミニウム合金膜の表面に発生するアルミヒルロックの防止、中間層のアルミニウム合金膜の表面の反射率の低減化等を主目的として形成される。
【０１５１】
前記ｐチャネルＭＯＳＦＥＴＱｐは、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ｂの主面に構成されている。ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の夫々には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。また、メモリセルアレーに隣接するｐチャネルＭＯＳＦＥＴＱｐのソース側のｐ＋型半導体領域２１には、接続孔（図示せず）を通して第２層目の多結晶珪素からなるポリシリコンパターン２５が電気的に接続され、メモリセルへのＶｃｃ給電がなされている。
【０１５２】
前記ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐの夫々のゲート電極１３は、第１層目の多結晶珪素膜１１及びその主面上に形成された高融点金属膜１２で形成されている。高融点金属膜１２は、例えばタングステンシリサイド（ＷＳｉｘ）膜で形成されている。これらのゲート電極１３の上面はキャップ絶縁膜で覆われている。
【０１５３】
前記バイポーラトランジスタＴｒは、図２８に示すように、フィールド絶縁膜７で周囲を規定されたｎ型ウエル領域５Ａの主面に構成されている。このバイポーラトランジスタＴｒは、ｎ型ウエル領域５Ａ（エピタキシャル層１Ｂ）の主面からその深さ方向に向ってｎ型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次配列したｎｐｎ型で構成されている。
【０１５４】
前記ｎ型コレクタ領域のコレクタコンタクト領域であるｎ＋型半導体領域８には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５５】
前記ｐ型ベース領域の高濃度ベース領域であるｐ＋型半導体領域２１には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５６】
前記ｎ型エミッタ領域であるｎ＋型半導体領域３２には、エミッタ開口３０Ｂを通してエミッタ電極（３１Ｂ）が電気的に接続されている。エミッタ電極（３１Ｂ）は第４層目の多結晶珪素膜３１で形成されている。第４層目の多結晶珪素膜３１には、抵抗値を低減する目的及びｎ＋型半導体領域３２を形成する目的として、その堆積中にｎ型不純物（例えばＰ）又はその堆積後にｎ型不純物（例えばＡｓ）が導入される。つまり、エミッタ領域であるｎ＋型半導体領域３２は、エミッタ電極３１Ｂに導入されたｎ型不純物をｐ型半導体領域２２の主面に拡散することにより形成される。エミッタ電極３１Ｂには層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５が電気的に接続されている。
【０１５７】
前記メモリセルＭは、図３（等価回路図）に示すように、２つのインバータ回路からなるフリップフロップ回路及び２個の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２で構成されている。一方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ１及び負荷用ＴＦＴＱｆ１で構成されている。他方のインバータ回路は駆動用ＭＯＳＦＥＴＱｄ２及び負荷用ＴＦＴＱｆ２で構成されている。
【０１５８】
前記転送用ＭＯＳＦＥＴＱｔ１は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ａとデータ線ＤＬ１との間に配置され、ワード線ＷＬにより動作が制御される。また、前記転送用ＭＯＳＦＥＴＱｔ２は、フリップフロップ回路の蓄積ノード（記憶ノード）部Ｂとデータ線ＤＬ２との間に配置され、ワード線ＷＬにより動作が制御される。転送用ＭＯＳＦＥＴＱｔ１の一方の半導体領域は蓄積ノード部Ａに接続され、その他方の半導体領域はデータ線ＤＬ１に接続され、そのゲート電極はワード線ＷＬに接続されている。転送用ＭＯＳＦＥＴＱｔ２の一方の半導体領域は蓄積ノード部Ｂに接続され、その他方の半導体領域はデータ線ＤＬ２に接続され、そのゲート電極はワード線ＷＬに接続されている。
【０１５９】
前記駆動用ＭＯＳＦＥＴＱｄ１、負荷用ＴＦＴＱｆ１の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ｂに接続され、駆動用ＭＯＳＦＥＴＱｄ２、負荷用ＴＦＴＱｆ２の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Ａに接続されている。
【０１６０】
前記負荷用ＴＦＴＱｆ１のソース領域には、動作電位（例えば３．３［Ｖ］）Ｖｃｃに固定された動作電源配線２５Ａが電気的に接続されている。また、負荷用ＴＦＴＱｆ２のソース領域には、動作電位Ｖｃｃに固定された動作電源配線２５Ｂが電気的に接続されている。
【０１６１】
前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域には、基準電位（例えば０［Ｖ］）Ｖｓｓに固定された基準電源配線３１Ａが電気的に接続されている。
【０１６２】
前記フリップフロップ回路の蓄積ノード部Ａには容量素子Ｃ１が付加されている。また、前記フリップフロップ回路の蓄積ノード部Ｂには容量素子Ｃ２が付加されている。
【０１６３】
前記転送用ＭＯＳＦＥＴＱｔ１は、図２７に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３は、前述のｎチャネルＭＯＳＦＥＴＱｎのゲート電極１３と同一工程で形成されている。転送用ＭＯＳＦＥＴＱｔ１の他方のｎ＋型半導体領域２０には、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５Ｍが電気的に接続されている。
【０１６４】
前記転送用ＭＯＳＦＥＴＱｔ２は、同図に示していないが、転送用ＭＯＳＦＥＴＱｔ１と同様に構成されている。
【０１６５】
前記駆動用ＭＯＳＦＥＴＱｄ２は、同図に詳細に示していないが、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ａの主面に構成されている。この駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３は、前述の転送用ＭＯＳＦＥＴＱｔ１のゲート電極１３と同一工程で形成されている。
【０１６６】
前記駆動用ＭＯＳＦＥＴＱｄ１は、同図に示していないが、駆動用ＭＯＳＦＥＴＱｄ２と同様に構成されている。
【０１６７】
前記負荷用ＴＦＴＱｆ１は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第３層目の多結晶珪素膜からなるポリシリパターン２８で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第２層目の多結晶珪素膜からなるポリシリコンパターン２５に形成されている。ゲート絶縁膜は第２層目のポリシリコンパターン２５と第３層目のポリシリコンパターン２８との間に形成された層間絶縁膜２６で構成されている。なお、第２層目のポリシリコンパターン２５は、層間絶縁膜２３によってゲート電極１３と電気的に分離されている。
【０１６８】
前記負荷用ＴＦＴＱｆ２は、同図に示していないが、負荷用ＴＦＴＱｆ１と同様に構成されている。
【０１６９】
前記動作電源配線２５Ａは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ａは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ１のソース領域に電気的に接続されている。また、前記動作電源配線２５Ｂは第２層目のポリシリコンパターン２５で構成されている。この動作電源配線２５Ｂは、第２層目のポリシリコンパターン２５に形成された負荷用ＴＦＴＱｆ２のソース領域に電気的に接続されている。
【０１７０】
前記容量素子Ｃ１は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目の多結晶珪素膜からなるポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ２のゲート電極と兼用されている。上部電極は、第４層目の多結晶珪素膜からなるポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。層間絶縁膜２９は例えば酸化珪素膜で形成されている。
【０１７１】
前記容量素子Ｃ２は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造（ＳＴＣ構造：Ｓ ｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ）で構成されている。下部電極は、第３層目のポリシリコンパターン２８で構成され、負荷用ＴＦＴＱｆ１のゲート電極と兼用されている。上部電極は、第４層目のポリシリコンパターン３１で構成され、基準電源配線（３１Ａ）と兼用されている。誘電体膜は、第３層目のポリシリコンパターン２８と第４層目のポリシリコンパターン３１との間に形成された層間絶縁膜２９で構成されている。
【０１７２】
前記第２層目の多結晶珪素膜（ポリシリコンパターン２５）は、例えば４０［ｎｍ］程度の膜厚に設定されている。前記第３層目の多結晶珪素膜（ポリシリコンパターン２８）は、例えば５０［ｎｍ］程度の膜厚に設定されている。前記第４層目の多結晶珪素膜（ポリシリコンパターン３１）は、例えば１５０［ｎｍ］（即ち、０．１５［μｍ］）程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は４層ポリシリコン構造で構成され、最上層である第４層目の多結晶珪素膜３１と第１層目の多結晶珪素膜１１との間の中間層である第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々の膜厚は、最上層である第４層目の多結晶珪素膜３１の膜厚の半分以下に設定されている。
【０１７３】
前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は図２９（平面レイアウト図）に示すように配置され、負荷用ＴＦＴＱｆ１、Ｑｆ２、動作電源配線２５Ａ、２５Ｂ、容量素子Ｃ１、Ｃ２、基準電源配線３１Ａの夫々は図３０及び図３１（平面レイアウト図）に示すように配置されている。なお、図２９乃至図３１において、ＩＩＩ−ＩＩＩ線は図２７のメモリセル形成領域での断面図に対応する。
【０１７４】
前記第３層目の一方のポリシリコンパターン２８は、図２７、図２９及び図３０（平面レイアウト図）に示す接続孔２７を通して、負荷用ＴＦＴＱｆ１のドレイン領域である第２層目の一方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ１の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、負荷用ＴＦＴＱｆ１のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ１のドレイン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【０１７５】
前記第３層目の他方のポリシリコンパターン２８は、図２９及び図３０に示す接続孔２７を通して、負荷用ＴＦＴＱｆ２のドレイン領域である第２層目の他方のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域であるｎ＋型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々に電気的に接続されている。つまり、容量素子Ｃ２の下部電極（ポリシリコンパターン２８）、負荷用ＴＦＴＱｆ１のゲート電極（ポリシリコンパターン２８）、駆動用ＭＯＳＦＥＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレイン領域（ポリシリコンパターン２５）、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０の夫々は、１つの接続孔２７によって電気的に接続されている。
【０１７６】
前記第４層目のポリシリコンパターン３１は、図２７及び図３０に示すように、第２層目のポリシリコンパターン２５上及び第３層目のポリシリコンパターン２８上を覆っている。つまり、第２層目の多結晶珪素膜２５、第３層目の多結晶珪素膜２８の夫々は、メモリセル形成領域内において、第４層目の多結晶珪素膜３１で覆われている。
【０１７７】
前記第４層目のポリシリコンパターン３１には、図２７に示すように、層間絶縁膜３３に形成された接続孔３４を通して第１層目の金属膜からなる配線３５Ｌが電気的に接続されている。つまり、基準電源配線（ポリシリコンパターン３１）３１Ａは、その上層に形成された配線３５Ｌで各メモリセル毎に裏打ちされている。
【０１７８】
前記第１層目の配線３５Ｌ上には、図２７に示すように、層間絶縁膜３６が形成されている。この層間絶縁膜３６上には、図２７及び図３２（平面レイアウト図）に示すように、第２層目の金属膜からなるデータ線ＤＬ１、ＤＬ２の夫々が形成されている。第２層目の金属膜は、前述の第１層目の金属膜と同様に、下層のＴｉＷ膜（又はＴｉＮ膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。なお、図３２において、ＩＩＩ−ＩＩＩ線は図２７のメモリセル形成領域での断面図に対応する。
【０１７９】
前記第２層目のデータ線ＤＬ１上、ＤＬ２上の夫々には、図２７に示すように、層間絶縁膜３８が形成されている。この層間絶縁膜３８上には、図２７及び図３２に示すように、第３層目の金属膜からなる分割ワード線（Ｄｅｖｉｄｅｄ Ｗｏｒｄ Ｌｉｎｅ）ＤＷＬ、メインワード線（Ｇｌｏｂａｌ Ｗｏｒｄ Ｌｉｎｅ）ＧＷＬが形成されている。この分割ワード線ＤＷＬは、図示していないが、前述の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート電極１３に一体化されたワード線ＷＬに電気的に接続され、ワード線ＷＬの裏打ち配線として使用されている。第３層目の金属膜は、前述の第１層目の金属膜と同様に、下層のＴｉＷ膜（又はＴｉＮ膜）、中間層のアルミニウム合金膜、上層のＴｉＷ膜（又はＴｉＮ膜）の夫々を順次積層した３層構造で構成されている。
【０１８０】
前記第３層目の分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は、例えば窒化珪素膜からなる最終保護膜３７で覆われている。つまり、本実施形態の半導体集積回路装置は、３層金属配線構造で構成されている。
【０１８１】
前記第２層目のデータ線ＤＬ２には、図３２に示すように、層間絶縁膜３６に形成された接続孔４１を通して一方の配線３５Ｍが電気的に接続されている。この一方の配線３５Ｍは転送用ＭＯＳＦＥＴＱｔ１の一方のｎ＋型半導体領域２０に電気的に接続されている。また、第２層目のデータ線ＤＬ１には、図３２に示すように、層間絶縁膜３６に形成された接続孔４１を通して他方の配線３５Ｍが電気的に接続されている。この他方の配線３５Ｍは転送用ＭＯＳＦＥＴＱｔ２の一方のｎ＋型半導体領域２０に電気的に接続されている。
【０１８２】
前記層間絶縁膜３６、３８の夫々は、図示していないが、例えば、下層の酸化珪素膜、中間層の酸化珪素膜、上層の酸化珪素膜の夫々を順次積層した３層構造で構成されている。下層の酸化珪素膜は、例えば、ソースガスの主体としてテトラエソキシシラン（ＴＥＯＳ）ガス（有機シラン）を使用するプラズマＣＶＤ法で形成される。このＴＥＯＳガスを使用するプラズマＣＶＤ法は緻密でかつ良質な膜質の酸化珪素膜を形成することができる。中間層の酸化珪素膜は、例えば、層間絶縁膜の表面の平坦化を主目的として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法、即ち回転塗布法で塗布され、その後、ベーク処理、全面エッチバック処理が施される。上層の酸化珪素膜は、下層の酸化珪素膜と同様に、ＴＥＯＳガスを使用するプラズマＣＶＤ法で形成される。前記層間絶縁膜３３は、例えば、ＣＶＤ酸化珪素膜と、ＢＰＳＧ膜（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を順次堆積して形成される。
【０１８３】
前記半導体集積回路装置は、図３３（等価回路図）に示すように、入力用外部端子ＢＰ１と内部回路との間の結線経路に静電気破壊防止回路Ｃｐを配置している。また、半導体集積回路装置は、図３４（等価回路図）に示すように、内部回路と出力用外部端子ＢＰ２との間の結線経路に静電気破壊防止回路Ｃｐを配置している。この静電気破壊防止回路Ｃｐは、人為的取り扱いや組立プロセス中に人体、パッケージ若しくはデバイスに帯電された過大な静電気が入力用外部端子ＢＰ１、出力用外部端子ＢＰ２の夫々を通して内部回路にサージ電流として流れ込む所謂静電気破壊を防止する目的で配置される。静電気破壊防止回路Ｃｐは、一般的に、サージ電流をなまらせる保護抵抗素子Ｒと、サージ電流を基板側に抜くＭＯＳＦＥＴＱｋとで構成されている。
【０１８４】
前記ＭＯＳＦＥＴＱｋは、図２８に示すように、フィールド絶縁膜７で周囲を規定されたｐ型ウエル領域６Ｂの主面に構成されている。このＭＯＳＦＥＴＱｋは、主に、チャネル形成領域（ｐ型ウエル領域６Ｂ）、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１７で構成されている。つまり、ＭＯＳＦＥＴＱｋは、前述の駆動用ＭＯＳＦＥＴＱｄ２と同様に、ｎチャネル導電型のシングル・ドレイン構造で構成されている。このシングル・ドレイン構造のＭＯＳＦＥＴＱｋは、ＬＤＤ構造のＭＯＳＦＥＴに比べてソース領域−ドレイン領域間のパンチスルー耐圧を低く設定することができ、サージ電流を基板側に容易に抜くことができる。
【０１８５】
前記半導体集積回路装置は、図３５（ブロック図）に示すように、コントロールバッファ回路部ＣＯＢ、Ｘアドレスバッファ回路部ＸＡＢ、入出力バッファ回路部ＩＯＢ、Ｙアドレスバッファ回路部ＹＡＢ、Ｙスイッチ回路部ＹＳＷ、プリデコーダ回路部ＰＤＥＣ、センスアンプ回路部ＳＡ及び２つのメモリマットＭＡＴを備えている。２つのメモリマットＭＡＴの夫々の間にはメイン・ワード・ドライバー回路部（Ｇｌｏｂａｌ Ｗｏｒｄ Ｄｒｉｖｅｒ）ＧＷＤが配置されている。
【０１８６】
前記コントロールバッファ回路部ＣＯＢには、外部端子を通して、ライト・イネーブル信号、アウトプット・イネーブル信号、チップセレクト信号等が入力される。前記Ｘアドレスバッファ回路部ＸＡＢには、外部端子を通してＸアドレス信号が入力される。前記入出バッファ回路部ＩＯＢには外部端子を通して入出力信号が入力される。前記Ｙアドレスバッファ回路部ＹＡＢには、外部端子を通してＹアドレス信号が入力される。
【０１８７】
前記２つのメモリマットＭＡＴの夫々は、図３５及び図３６（図３５の要部拡大ブロック図）に示すように、４つのメモリブロックＭＢで構成されている。この４つのメモリブロックＭＢのうち、メモリブロックＭＢ１とメモリブメックＭＢ２との間には分割ワード・ドライバー回路部（Ｄｅｖｉｄｅｄ Ｗｏｒｄ Ｄｒｉｖｅｒ）ＤＷＤが配置され、メモリブロックＭＢ３とメモリブロックＭＢ４との間には分割ワード・ドライバー回路部ＤＷＤが配置されている。
【０１８８】
前記複数のメモリブロックＭＢの夫々には、前述のメモリセルＭが複数個配置されている。また、複数のメモリブロックＭＢの夫々には、前述の分割ワード線ＤＷＬが複数本配置されている。この複数本の分割ワード線ＤＷＬの夫々はＸ方向に延在している。また、複数のメモリブロックＭＢの夫々には、前述のメインワード線ＧＷＬが複数本配置されている。この複数本のメインワード線ＧＷＬの夫々は、各メモリブロックＭＢを跨ってＸ方向に延在している。また、複数のメモリブロックＭＢの夫々には、図示していないが、前述のデータ線ＤＬ１及びＤＬ２が複数本配置されている。この複数本のデータ線ＤＬ１及びＤＬ２の夫々は、Ｙ方向に延在している。
【０１８９】
次に、前記半導体集積回路装置の動作について、図３５、図３６及び図３７（図３６の要部拡大ブロック図）を用いて説明する。
【０１９０】
メモリセルＭに記憶されたデータ（情報）を読み出す場合は、メイン・ワード・ドライバー回路部ＧＷＤにより、Ｘアドレスバッファ回路部ＸＡＢの出力信号の論理をとって、メインワード線ＧＷＬが選択される。選択されたメインワード線ＧＷＬと、プリデコーダ回路部ＰＤＥＣを通したＸアドレスバッファ回路ＸＡＢの選択信号との論理を分割ワード・ドライバー回路部ＤＷＤでとって、各々の分割ワード線ＤＷＬが選択される。一方、Ｙアドレスバッファ回路部ＹＡＢにより、読み出すベき列が選択され、読み出し状態となり、メモリセルＭが選択されることになる。読み出されたメモリセルＭのデータは、データ線を通してセンスアンプ部ＡＳで増幅され、入出力バッファ回路部ＩＯＢを介して出力信号となる。なお、データの書き込みについては説明を省略する。
【０１９１】
このように、本実施形態２によれば、前述の実施形態１と同様の効果が得られる。
【０１９２】
（実施形態３）
本発明の実施形態３である半導体集積回路装置の概略構成を図３８（要部断面図）及び図３９（要部断面図）に示す。なお、図３８及び図３９において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１９３】
図３８及び図３９に示すように、本実施形態の半導体集積回路装置は、２層金属配線構造で構成されている。配線３５は第１層目の金属膜で形成されている。また、図３８及び図４０（平面レイアウト図）に示すデータ線ＤＬ１、データ線ＤＬ２の夫々は第１層目の金属膜で形成されている。また、分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は第２層目の金属膜で形成されている。
【０１９４】
前記半導体集積回路装置のメモリセル形成領域内において、図３８及び図４１（平面レイアウト図）に示すように、基準電源配線３１Ａの表面上にはシリサイド層３１Ｓが形成されている。つまり、基準電源配線３１Ａは、第４層目の多結晶珪素膜３１及びその表面上に形成されたシリサイド層３１Ｓで形成されている。また、容量素子Ｃ１、Ｃ２の夫々の上部電極は、第４層目の多結晶珪素膜３１及びその表面上に形成されたシリサイド層３１Ｓで形成されている。なお、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されていない。
【０１９５】
前記基準電源配線３１Ａは、図４２（平面パターン図）に示すように、メモリブロックＭＢの全域に形成され、基準電源配線３１Ａには、転送用ＭＯＳＦＥＴの他方の半導体領域とデータ線とを電気的に接続するためのスリット５０が設けられている。
【０１９６】
前記シリサイド層３１Ｓは、図４２に示すように、基準電源配線３１Ａの縁（スリット５０の近傍領域）を除く全域に形成されている。
【０１９７】
次に、前記半導体集積回路装置の製造方法について、図４３乃至図４８（要部断面図）を用いて説明する。なお、図４３乃至図４８において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０１９８】
まず、前述の実施形態１と同様の製造プロセスで、ｐ−型半導体基板１Ａの主面上に、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐ、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、基準電源配線３１Ａ、負荷用ＴＦＴＱｆ１、Ｑｆ２、容量素子Ｃ１、Ｃ２、バイポーラトランジスタＴｒ及び静電気破壊防止回路のＭＯＳＦＥＴＱｋを形成する。ここまでの製造工程を図４３及び図４４に示す。
【０１９９】
次に、前記基準電源配線３１Ａの表面上及びバイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上を含む基板の全面に薄い絶縁膜（容量素子Ｃの誘電体膜）３９を形成する。絶縁膜３９は例えば酸化珪素膜で形成される。
【０２００】
次に、前記基準電源配線３１Ａの領域に開口を有するマスク４０を形成する。マスク４０は例えばホトレジスト膜で形成される。このマスク４０は、基準電源配線３１Ａの縁（スリットの近傍）を覆っている。
【０２０１】
次に、前記マスク４０をエッチングマスクとして使用し、前記絶縁膜３９にパターンニングを施して、基準電源配線３１Ａ上の絶縁膜３９を除去する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われている。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上は絶縁膜３９で覆われている。また、ｎチャネルＭＯＳＦＥＴＱｎ、ＭＯＳＦＥＴＱｋの夫々の電極３１Ｎの表面上は絶縁膜３９で覆われている。ここまでの工程を図４５及び図４６に示す。
【０２０２】
次に、前記マスク４０を除去する。
【０２０３】
次に、前記基準電源配線３１Ａの表面上を含む基板の全面に、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等の高融点金属膜を形成する。本実施形態において、高融点金属膜としては、例えばＴｉ膜を使用し、スパッタ法で堆積する。
【０２０４】
次に、窒素雰囲気中で約５００〜６００［℃］程度の低温熱処理を施し、基準電源配線３１ＡのＳｉと高融点金属膜のＴｉとを反応させて、基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの表面にはシリサイド層３１Ｓは形成されない。つまり、シリサイド層３１Ｓは、絶縁膜３９に対して自己整合で形成される。また、この時の窒素雰囲気中の低温熱処理により、絶縁膜３９上のＴｉ膜はＴｉＮｘ膜になる。
【０２０５】
次に、前記絶縁膜３９上のＴｉＮｘ膜を例えばウエットエッチング法で選択的に除去する。
【０２０６】
次に、約９００〜１０００［℃］程度の高温熱処理を施し、シリサイド層３１Ｓの反応を促進させ、シリサイド層３１Ｓの低抵抗化を図る。なお、シリサイド層３１Ｓのシート抵抗は５Ω／□程度であり、不純物が導入された多結晶珪素膜３１のシート抵抗は２００Ω／□程度である。なお、このシリサイド化において、第４層目の多結晶珪素膜３１の膜厚分全部をシリサイド化するのではなく、シリサイド層３１Ｓの下に多結晶珪素膜３１が残るようにシリサイド化する。即ち、第４層目の多結晶珪素膜３１の表面上にシリサイド層３１Ｓが形成されるようにする。第４層目の多結晶珪素膜３１の膜厚分全部をシリサイド化した場合には、下層の容量素子の誘電体膜２９の膜質が汚染等により劣化する恐れがあるが、このように、第４層目の多結晶珪素膜３１上にシリサイド層３１Ｓを形成することにより、シリサイド化による誘電体膜２９の劣化を防止することができる。ここまでの工程を図４７及び図４８に示す。
【０２０７】
次に、層間絶縁膜３３、接続孔３４、第１層目の金属膜からなる配線３５、第１層目の金属膜からなるデータ線ＤＬ１及びＤＬ２、層間絶縁膜３６、分割ワード線ＤＷＬ、メインワード線ＧＷＬ、最終保護膜３７の夫々を形成することにより、図３８及び図３９に示す本実施形態の半導体集積回路装置がほぼ完成する。
【０２０８】
このように、本実施形態３によれば、前述の実施形態１と同様の効果が得られる。
【０２０９】
また、基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成することにより、基準電源配線３１Ａの低抵抗化を図ることができるので、前述の実施形態２のように、第２層目の金属膜からなる配線３５で基準電源配線３１Ａを裏打ちする必要がなく、裏打ち用の配線３５を廃止することができる。従って、ワード線ＤＬ１及びＤＬ２を第１層目の金属膜で形成し、分割ワード線ＤＷＬ及びメインワード線ＧＷＬを第２層目の金属膜で形成することができるので、半導体集積回路装置を２層金属配線構造で構成することができる。この結果、３層金属配線構造に比べて、１層の層間絶縁膜（３層構造）及び１層の金属膜（３層構造）に相当する分、製造工程数を低減することができるので、半導体集積回路装置の歩留まりを高めることができる。
【０２１０】
また、駆動用ＭＯＳＦＥＴＱｄと負荷用ＴＦＴＱｆとで構成されるインバータ回路の蓄積ノード部に容量素子Ｃが付加されたメモリセルＭ及びバイポーラトランジスタＴｒを有する半導体集積回路装置の製造方法において、前記駆動用ＭＯＳＦＥＴＱｄのソース領域（ｎ＋型半導体領域１７）に接続され、かつ前記容量素子Ｃの上部電極と兼用される基準電源配線３１Ａ及び前記バイポーラトランジスタＴｒのエミッタ領域（ｎ＋型半導体領域３２）に接続されるエミッタ電極３１Ｂを最上層の多結晶珪素膜３１で形成する工程と、前記基準電源配線３１Ａの縁及び前記エミッタ電極３１Ｂの表面上を被覆する絶縁膜３９を形成する工程と、前記基準電源配線３１Ａの表面上に前記絶縁膜３９に対して自己整合でシリサイド層３１Ｓを形成する工程とを備える。これにより、エミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されない。シリサイド層３１Ｓは、多結晶珪素膜のＳｉと高融点金属膜の金属原子との反応によって形成されるので、エミッタ電極３１Ｂの表面上にシリサイド層３１Ｓが形成された場合、実質的なエミッタ電極３１Ｂの膜厚が低下し、エミッタ領域の深さとエミッタ電極３１Ｂの膜厚とを合わせたトータルエミッタ深さが正孔の拡散長より短くなる。しかし、前述のように、エミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されないので、トータルエミッタ深さを正孔の拡散長の約２倍以上にすることができ、バイポーラトランジスタＴｒの電流増幅率を確保することができる。
【０２１１】
また、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。従って、容量素子Ｃの上部電極と下部電極との間の誘電体膜がシリサイド層３１Ｓによって汚染されるのを防止することができるので、容量素子Ｃの信頼性を高めることができる。
【０２１２】
（実施形態４）
本発明の実施形態４である半導体集積回路装置の概略構成を図４９（要部断面図）及び図５０（要部断面図）に示す。なお、図４９及び図５０において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０２１３】
図４９及び図５０に示すように、本実施形態の半導体集積回路装置は、２層金属配線構造で構成されている。配線３５及びデータ線ＤＬは第１層目の金属膜で形成されている。また、また、分割ワード線ＤＷＬ、メインワード線ＧＷＬの夫々は第２層目の金属膜で形成されている。
【０２１４】
基準電源配線３１Ａの表面上にはシリサイド層３１Ｓが形成されている。また、ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の表面上にはシリサイド層３１Ｓが形成されている。また、ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の表面上にはシリサイド層３１Ｓが形成されている。また、転送用ＭＯＳＦＥＴＱｔの他方のｎ＋型半導体領域２０の表面上にはシリサイド層３１Ｓが形成されている。また、バイポーラトランジスタＴｒの高濃度ベース領域であるｐ＋型半導体領域２１の表面上及びコレクタコンタクト領域であるｎ＋型半導体領域８の表面上にはシリサイド層３１Ｓが形成されている。なお、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上にはシリサイド層３１Ｓは形成されていない。また、静電気破壊防止回路のＭＯＳＦＥＴＱｋのソース領域及びドレイン領域である一対のｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されていない。
【０２１５】
次に、前記半導体集積回路装置の製造方法について、図５１乃至図５４（要部断面図）を用いて説明する。なお、図５１乃至図５４において、図を見易くするため、断面のハッチング（平行斜線）は図示を省略している。
【０２１６】
まず、前述の実施形態１と同様の製造プロセスで、ｐ−型半導体基板１Ａの主面上に、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭＯＳＦＥＴＱｐ、転送用ＭＯＳＦＥＴＱｔ、駆動用ＭＯＳＦＥＴＱｄ、基準電源配線３１Ａ、負荷用ＴＦＴＱｆ、容量素子Ｃ、バイポーラトランジスタＴｒ及び静電気破壊防止回路のＭＯＳＦＥＴＱｋを形成する。
【０２１７】
次に、前記基準電源配線３１Ａの表面上及びバイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面上を含む基板の全面に薄い絶縁膜３９を形成する。絶縁膜３９は例えば酸化珪素膜で形成される。
【０２１８】
次に、前記バイポーラトランジスタＴｒのエミッタ電極３１Ｂ上、ＭＯＳＦＥＴＱｋ上及び基準電源配線３１Ａの縁上にマスク４０を形成する。
【０２１９】
次に、前記マスク４０をエッチングマスクとして使用し、パターンニングを施して、ｎ＋型半導体領域２０の表面、ｐ＋型半導体領域２１の表面、ｎ＋型半導体領域２０の表面、ｎ＋型半導体領域８の表面及び基準電源配線３１Ａの表面を露出する。この工程において、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面及び静電気破壊防止回路のＭＯＳＦＥＴＱｋのソース領域及びドレイン領域である一対のｎ型半導体領域１７の表面は露出されない。ここまでの工程を図５１及び図５２に示す。
【０２２０】
次に、前記マスク４０を除去する。
【０２２１】
次に、前記ｎ＋型半導体領域２０の表面上、ｐ＋型半導体領域２１の表面上、ｎ＋型半導体領域２０の表面上、ｎ＋型半導体領域８の表面上及び基準電源配線３１Ａの表面上を含む基板の全面に高融点金属膜を形成する。
【０２２２】
次に、窒素雰囲気中で約５００〜６００［℃］程度の低温熱処理を施し、各半導体領域の表面上及び基準電源配線３１Ａの表面上にシリサイド層３１Ｓを形成する。この工程において、基準電源配線３１Ａの縁は絶縁膜３９で覆われているので、基準電源配線３１Ａの縁にはシリサイド層３１Ｓは形成されない。また、バイポーラトランジスタＴｒのエミッタ電極３１Ｂの表面は絶縁膜３９で覆われているので、エミッタ電極３１Ｂの上表面にはシリサイド層３１Ｓは形成されない。また、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面は絶縁膜３９で覆われているので、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されない。つまり、シリサイド層３１Ｓは、絶縁膜３９に対して自己整合で形成される。また、この窒素雰囲気中の低温熱処理により、絶縁膜３９上の高融点金属膜は窒化金属膜となる。
【０２２３】
次に、前記絶縁膜３９上の窒化金属膜を例えばウエットエッチング法で選択的に除去する。
【０２２４】
次に、約９００〜１０００［℃］程度の高温熱処理を施し、シリサイド層３１Ｓの反応を促進させ、シリサイド層３１Ｓの低抵抗化を図る。ここまでの工程を図５３及び図５４に示す。
【０２２５】
次に、層間絶縁膜３３、接続孔３４、第１層目の金属膜からなる配線３５、第１層目の金属膜からなるデータ線ＤＬ、層間絶縁膜３６、分割ワード線ＤＷＬ、メインワード線ＧＷＬ、最終保護膜３７の夫々を形成することにより、図４９及び図５０に示す本実施形態の半導体集積回路装置がほぼ完成する。
【０２２６】
このように、本実施形態４によれば、前述の実施形態３と同様の効果が得られる。
【０２２７】
また、ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ＋型半導体領域２０の表面上、ｐチャネルＭＯＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ＋型半導体領域２１の表面上、転送用ＭＯＳＦＥＴＱｔの他方のｎ＋型半導体領域２０の表面上、バイポーラトランジスタＴｒの高濃度ベース領域であるｐ＋型半導体領域２１の表面上及びコレクタコンタクト領域であるｎ＋型半導体領域８の表面上にシリサイド層３１Ｓを形成することにより、各種拡散層のシート抵抗及びコンタクト抵抗を低減することができるので、半導体集積回路装置の動作速度の高速化を図ることができる。
【０２２８】
また、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面は絶縁膜３９で覆われているので、ＭＯＳＦＥＴＱｋのｎ型半導体領域１７の表面上にはシリサイド層３１Ｓは形成されない。従って、ＭＯＳＦＥＴＱｋのソース領域及びドレイン領域の低抵抗化を防止することができるので、サージ電流の集中によるＭＯＳＦＥＴＱｋの損傷を防止できる。
【０２２９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０２３０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０２３１】
駆動用ＭＯＳＦＥＴと負荷用ＴＦＴとで構成されるインバータ回路の蓄積ノード部に容量素子が付加されたメモリセル及びバイポーラトランジスタを有する半導体集積回路装置において、前記メモリセルの加工マージンを確保することができる。
【０２３２】
また、前記半導体集積回路装置に搭載される負荷用ＴＦＴ及び容量素子の高性能化を図ることができる。
【０２３３】
また、前記半導体集積回路装置に搭載されるメモリセルの書き込み動作や読み出し動作の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体集積回路装置の要部断面図である。
【図２】前記半導体集積回路装置の要部断面図である。
【図３】前記半導体集積回路装置に搭載されるメモリセルの等価回路図である。
【図４】前記メモリセルの平面レイアウト図である。
【図５】前記メモリセルの平面レイアウト図である。
【図６】前記メモリセルの平面レイアウト図である。
【図７】前記メモリセルの平面レイアウト図である。
【図８】前記メモリセルの平面レイアウト図である。
【図９】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１０】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１１】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１５】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１７】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２５】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図２７】本発明の実施形態２である半導体集積回路装置の要部断面図である。
【図２８】前記半導体集積回路装置の要部断面図である。
【図２９】前記半導体集積回路装置に搭載されるメモリセルの平面レイアウト図である。
【図３０】前記メモリセルの平面レイアウト図である。
【図３１】前記メモリセルの平面レイアウト図である。
【図３２】前記メモリセルの平面レイアウト図である。
【図３３】前記半導体集積回路装置に搭載される静電気破壊防止回路の等価回路図である。
【図３４】前記半導体集積回路装置に搭載される静電気破壊防止回路の等価回路図である。
【図３５】前記半導体集積回路装置のブロック図である。
【図３６】図３５の要部拡大ブロック図である。
【図３７】図３６の要部拡大ブロック図である。
【図３８】本発明の実施形態３である半導体集積回路装置の要部断面図である。
【図３９】前記半導体集積回路装置の要部断面図である。
【図４０】前記半導体集積回路装置に搭載されるメモリセルの平面レイアウト図である。
【図４１】前記メモリセルの平面レイアウト図である。
【図４２】前記半導体集積回路装置に搭載される基準電源配線の平面パターン図である。
【図４３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４５】前記半導体集積回路装置に搭載される基準電源配線の平面図である。
【図４６】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４７】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４８】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図４９】本発明の実施形態４である半導体集積回路装置の要部断面図である。
【図５０】前記半導体集積回路装置の要部断面図である。
【図５１】前記半導体集積回路装置に搭載される基準電源配線の平面図である。
【図５２】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５３】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５４】前記半導体集積回路装置の製造方法を説明するための要部断面図である。
【図５５】半導体集積回路装置に搭載されるメモリセルの蓄積容量をパラメータとした電源電圧とソフトエラー率との関係を示す相関図である。
Claims (21)
- 駆動用ＭＩＳＦＥＴ及び負荷用ＴＦＴを含んでなるインバータ回路を有するメモリセルと、
バイポーラトランジスタとを備えた半導体集積回路装置であって、
前記駆動用ＭＩＳＦＥＴのソース領域及び前記バイポーラトランジスタのエミッタ領域は、半導体基板の中に形成され、
前記半導体集積回路装置は、複数層の多結晶珪素膜を含んでなる多層構造として形成され、前記ＭＩＳＦＥＴの前記ソース領域に接続された基準電源配線と前記バイポーラトランジスタの前記エミッタ領域に接続されたエミッタ電極とは、前記複数層の多結晶珪素膜の最上層に形成されていることを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記エミッタ電極の膜厚と半導体基板内に形成された前記エミッタ領域の深さとを合わせたトータルエミッタ深さは、０．２μｍ以上であることを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記エミッタ電極の膜厚と半導体基板内に形成された前記エミッタ領域の深さとを合わせたトータルエミッタ深さは、前記エミッタ領域及び前記エミッタ電極中の少数キャリアの拡散長の約２倍以上であることを特徴とする半導体集積回路装置。 - 請求項２又は請求項３に記載の半導体集積回路装置において、
前記複数層の多結晶珪素膜は、前記半導体基板の近傍にある第１層目の多結晶珪素膜と、前記第１層目の多結晶珪素膜及び最上層の多結晶珪素膜の間にある中間層の多結晶珪素膜とを含んでなり、
前記最上層の多結晶珪素膜と前記第１層目の多結晶珪素膜との間にある前記中間層の多結晶珪素膜の厚さは、前記最上層の多結晶珪素膜の厚さの半分以下であることを特徴とする半導体集積回路装置。 - 請求項４に記載の半導体集積回路装置において、
前記中間層の多結晶珪素膜は、メモリセル形成領域内において前記最上層の多結晶珪素膜で覆われていることを特徴とする半導体集積回路装置。 - 請求項５に記載の半導体集積回路装置において、
前記基準電源配線は、該基準電源配線の上に形成された金属配線により、各メモリセル毎に裏打ちされていることを特徴とする半導体集積回路装置。 - 請求項２又は請求項３に記載の半導体集積回路装置において、
前記基準電源配線の表面上にシリサイド層が形成されていることを特徴とする半導体集積回路装置。 - 請求項７に記載の半導体集積回路装置において、
前記シリサイド層は、前記基準電源配線の縁を覆う絶縁膜に対して自己整合で形成されていることを特徴とする半導体集積回路装置。 - 請求項７に記載の半導体集積回路装置において、
前記負荷用ＴＦＴのソース領域は、該ソース領域と同一層の多結晶珪素膜で形成された動作電源配線に接続されていることを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記基準電源配線には、その上層に形成された窒化珪素膜から放出される水素をその下層に透過するための貫通孔が設けられていることを特徴とする半導体集積回路装置。 - 主面を有する基板と、
前記主面の第１領域に形成され、駆動用ＭＩＳＦＥＴ及び負荷用ＭＩＳＦＥＴを含んでなるメモリセルと、
前記メモリセルに接続された配線層と、
前記主面の第２領域に形成され、エミッタ領域及びエミッタ電極を有するバイポーラトランジスタとを備えた半導体記憶装置であって、
前記エミッタ領域は前記基板の中に形成され、
前記エミッタ電極は前記主面の上に形成され、かつ前記エミッタ領域に接続され、
前記駆動用ＭＩＳＦＥＴは、前記基板の中に形成されたソース領域及びドレイン領域、並びに、前記主面の上に形成されたゲート電極を備え、
前記負荷用ＭＩＳＦＥＴのソース領域及びドレイン領域が形成される導電線は、前記駆動用ＭＩＳＦＥＴの上に延びており、
前記負荷用ＭＩＳＦＥＴのゲート電極は、前記駆動用ＭＩＳＦＥＴの上に延びており、
前記配線層は、前記導電線及び前記負荷用ＭＩＳＦＥＴのゲート電極の上に延びており、
前記半導体記憶装置は、複数層の珪素膜を含んでなる多層構造として形成され、
前記配線層と、前記エミッタ電極とは、前記複数層の珪素膜のうち、最上層の珪素膜で構成されることを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置において、
前記配線層の一部に、シリサイドが形成されていることを特徴とする半導体記憶装置。 - 請求項１に記載の半導体集積回路装置において、
前記基準電源配線の一部に、シリサイドが形成されていることを特徴とする半導体集積回路装置。 - 請求項１３に記載の半導体集積回路装置において、
前記基準電源配線の縁には、シリサイドが形成されていないことを特徴とする半導体集積回路装置。 - 請求項１１に記載の半導体記憶装置において、
前記配線層の縁には、シリサイドが形成されていないことを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置において、
前記配線層は、前記負荷用ＭＩＳＦＥＴのゲート電極及び前記第１領域の前記導電層を覆うように形成されていることを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置において、
前記最上層の珪素膜の表面上に、シリサイドが形成されていることを特徴とする半導体記憶装置。 - 請求項１７に記載の半導体記憶装置において、
前記シリサイドは、前記配線層上に形成された絶縁膜に対して自己整合で形成されていることを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置において、
前記エミッタ電極の膜厚と前記エミッタ領域の深さとを合わせてなるトータルエミッタ深さは、０．２μｍ以上であることを特徴とする半導体記憶装置。 - 請求項１９に記載の半導体記憶装置において、
前記駆動用ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴであり、
前記負荷用ＭＩＳＦＥＴの前記ソース領域及びドレイン領域の導電型はｐ型であり、
前記エミッタ電極及び前記エミッタ領域の導電型はｎ型であることを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置において、
前記配線層は前記駆動用ＭＩＳＦＥＴの前記ソース領域に電気的に接続され、前記メモリセルに第１電位を供給するように形成され、
前記駆動用ＭＩＳＦＥＴの前記ドレイン領域は前記負荷用ＭＩＳＦＥＴの前記ドレイン領域に電気的に接続され、
前記第１電位より高い第２電位は、前記負荷用ＭＩＳＦＥＴの前記ソース領域に供給され、
前記駆動用ＭＩＳＦＥＴの前記ゲート電極は前記負荷用ＭＩＳＦＥＴの前記ゲート電極に電気的に接続されていることを特徴とする半導体記憶装置。
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