KR100229984B1 - 반도체 집적회로장치 - Google Patents

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KR100229984B1
KR100229984B1 KR1019920005437A KR920005437A KR100229984B1 KR 100229984 B1 KR100229984 B1 KR 100229984B1 KR 1019920005437 A KR1019920005437 A KR 1019920005437A KR 920005437 A KR920005437 A KR 920005437A KR 100229984 B1 KR100229984 B1 KR 100229984B1
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이께다슈지
나까무라히데아끼
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스즈키 진이치로
히다치초엘에스아이 엔지니어링가부시키가이샤
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체집적회로장치에 관한 것으로써, SRAM의 회로동작상의 신뢰성과 집적도를 향상시키기 위해, 메모리셀을 매트릭스형상으로 규칙적으로 배치한 메모리어레이 또는 메모리매트를 갖는 반도체집적회로장치에 있어서, 메모리어레이 또는 메모리매트의 끝부 또는 내부에서 규칙성이 흐트러지는 곳의 메모리셀을 규정하는 영역의 소자분리절연막의 형상을 규칙적으로 배치된 메모리셀을 규정하는 영역의 소자분리절연막의 형상과 대략 같게 하고, 또 규칙성이 흐트러지는 곳에 더미패턴을 마련하고, 더미패턴의 형상을 규칙성이 흐트러지는 곳의 끝부에 배치된 게이트전극의 형상과 대략 같게 한다.
이러한 반도체집적회로장치를 이용하는 것에 의해, SRAM의 신뢰성과 집적도를 향상시킬 수 있다.

Description

반도체집적회로장치
제1a도는 본 발명의 1실시예인 반도체집적회로장치를 형성한 반도체칩의 전체평면도.
제1b도는 제1a도에 도시한 반도체집적회로장치의 메모리매트의 일부를 확대해서 도시한 평면도.
제1c도는 제1b도의 Ⅱ-Ⅱ선에 있어서의 반도체칩의 단면도.
제1d도는 제1a도에 도시한 1실시예를 설명하기 위한 반도체칩의 전면평면도.
제2a도는 본 발명의 다른 실시예인 SRAM의 칩 배치도.
제2b도 및 c는 제2a도에 도시한 SRAM의 주요부 확대블럭도.
제3도는 제2a도에 도시한 SRAM의 주요부 확대블럭도.
제4도는 제2a도에 도시한 SRAM의 주요부 확대블럭도.
제5도는 제2a도에 도시한 SRAM의 메모리셀의 회로도.
제6도는 제2a도에 도시한 메모리셀의 단면도.
제7도는 제2a도에 도시한 메모리셀의 평면도.
제8도a∼c의 각각은 제2a도에 도시한 메모리셀을 공정마다 도시한 평면도.
제9도a∼c의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제10도a∼e의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제11도a∼g의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제12도a∼f의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제13도a∼d의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제14도a∼d의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 평면도.
제15도는 제2a도에 도시한 SRAM의 어레이끝부의 단면도.
제16도는 제2a도에 도시한 SRAM의 어레이끝부의 단면도.
제17도a∼g의 각각은 제2a도에 도시한 메모리셀을 공정마다 도시한 단면도.
제18도a∼g의 각각은 제2a도에 도시한 메모리의 어레이끝부를 공정마다 도시한 단면도.
제19a도는 본 발명의 또 다른 실시예인 SRAM의 메모리셀의 단면도.
제19b도는 본 발명의 또 다른 실시예인 SRAM의 메모리의 어레이끝부의 단면도.
제20a도는 제19도에 도시한 메모리셀의 소정 공정에서의 단면도.
제20b도는 제19도에 도시한 메모리의 어레이끝부의 소정공정에서의 단면도.
제21도a, b는 제19도에 도시한 메모리의 어레이끝부에 있어서의 소정공정에서의 평면도.
본 발명은 반도체집적회로장치에 관한 것으로써, 특히 SRAM(Static Random Access Memory)을 구비한 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
휘발성 반도체기억장치로써의 SRAM에 대해서는 예를 들면 IEDM (Intenational Electron Device Meetig) Technical Digest, December, 1985, pp. 48~51에 기재되어 있다. 이종류의 SRAM은 상보성 데이타선과 워드선의 교차부마다 1bit의 정보를 기억하는 메모리셀이 배치된다.
상기 메모리셀은 플립플롭회로 및 2개의 전송용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구성된다. 전송용 MOSFET는 플립플롭회로의 입출력단자에 한쪽의 반도체영역을 접속하고, 상보성데이타선에 다른 쪽의 반도체영역을 접속한다. 이 전송용MOSFET는 게이트전극을 워드선에 접속하고, 이 워드선으로 도통. 비도통이 제어된다. 플립플롭회로는 정보축적부로써 구성하며, 2개의 구동용MOSFET 및 2개의 부하용 MOSFET로 구성된다. 구동용MOSFET는 한쪽의 전송용MOSFET의 한쪽의 반도체영역에 드레인영역을 접속하고, 기존전압선(소오스선)에 소오스영역을 접속 한다. 구동용MOSFET의 게이트전극은 다른 쪽의 전송용MOSFET의 한쪽의 반도체영역에 접속된다. 부하용MOSFET는 한쪽의 반도체영역에 접속된다. 부하용MOSFET는 한쪽의 전송용MOSFET의 한쪽의 반도체영역에 드레인영역을 접속하고, 전원전압배선(소오스선)에 소오스영역을 접속한다.
SRAM은 반도체칩의 주면에 여러 개의 메모리셀을 매트릭스형상으로 배치한 메모리어레이를 갖고 있다. 메모리어레이내에서 메모리셀의 배열에는 주기성(규칙성)이 있다. 본 발명자들은 메모리셀의 배열이 끊어져 메모리셀의 배열의 주기성이 흐트러진 영역의 메모리셀의 특성이 주기성이 있는 영역의 메모리셀의 특성보다 저하하는 것을 발견하였다.
예를 들면 메모리어레이의 끝부에 배치된 메모리셀은 메모리어레이내부에 배치된 메모리셀에 비해서 전원마진이 감소하기 쉽다.
이것은 메모리셀패턴은 메모리어레이내부에서는 반복 패턴으로 되어 있지만, 메모리어레이의 끝부에서는 반복패턴으로 되어 있지 않다.
그 때문에 리조그래피공정에서 반도체웨이퍼상에 도포하는 포토레지스트의 표면장력이 메모리어레이의 내부와 끝부에서 다른 것 등에 기인해서 예를 들면 메모리어레이의 끝부의 확산층의 가공치수가 내부의 확산층과는 달라 끝부의 트랜지스터의 전기특성이 저하하는 것으로 생각되었다.
또. 확산측상에 배치된 게이트전극에 대해서도 상기와 동일한 것이라고 할 수 있다.
이와 같은 문제를 개선하는 대책으로써 메모리셀로써는 동작하지 않는 더미의 셀을 메모리어레이의 주위에 배치하는 것에 의해서 확산층의 형상이나 게이트전극의 배치를 모든 메모리어레이에서 동일하게 하는 방법이 사용되고 있었다.
그러나, 메모리어레이의 주위에 더미의 셀을 배치하는 기술은 메오리어레이의 면적을 증대시키는 문제가 있다. 특히, 대용량의 메모리LSI는 대용량화에 따르는 회로의 배선지연을 방지하기 위해 메모리어레이를 여러 개의 메모리매트(MM)으로 분할하고 있으므로, 각각의 메모리매트(MM)의 주위에 더미의 셀의 배치하면 메모리매트의 총면적에 대한 더미셀의 점유율이 크게 되어 SRAM의 집적도가 저하한다.
또, 웰구조가 채용된SRAM에서 메모리셀이 배치된 웰영역은 전기변동을 억제할 목적으로 고정의 전원을 공급하는 영역, 소위 웰콘택트영역이 배치된다. 이 웰콘택트영역에 인접하는 영역에서는 메모리셀의 배열이 끊어져 메모리셀의 배열의 주기성에 흐트러짐이 발생하고, 이 때문에 웰콘택트영역에 인접하는 영역의 메모리셀은 그전기특성이 저하하는 것으로 생각된다.
본 발명의 목적은 다음과 같다.
(1) SRAM을 구비한 반도체집적회로장치에 있어서, 상기 SRAM의 메모리셀어레이의 끝부에 배치된 메모리셀의 정보유지특성을 향상시켜 SRAM의 회로동작상의 신뢰성을 향상시킨다.
(2) SRAM을 구비한 반도체집적회로장치에 있어서, 상기 목적(1)을 달성함과 동시에 SRAM의 집적도를 향상시킨다.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중 대표적인 것 같아 개요를 간단히 설명하면 다음과 같다.
(1) 소자분리절연막으로 모두 게이트폭이 규정되는 2개의 전송용MISFET (Metal Insulator Semiconductor Field Effect Transistor)를 갖는 메모리셀이 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이여러 개 배열되는 메모리셀중 배열방향의 처음 단, 마지막 단의 적어도 어느 한쪽의 메모리셀의 한쪽의 전송용 MISFET, 이 한쪽의 전송용MISFET의 게이트폭방향과 일치하는 방향으로 배치되며, 또한 상기 여러개 배열된 메모리셀의 바깥둘레영역에 배치된 기판에 고정전위를 공급하는 반도체영역의 각각의 사이가 소자분리절연막을 개재하여 격리되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 배열방향의 처음 단, 마지막 단의 어느 메모리셀의 한쪽의 전송용MISFET의 게이트폭을 규정하는 소자분리절연막과 상기 기판에 고정전위를 공급하는 반도체영역사이에 활성영역을 배치하고, 상기 한쪽의 전송용MISFET와 상기 반도체영역사이의 격리치수에 비해서 이 한쪽의 전송용MISFET와 상기 반도체영역사이에 배치되는 상기 소자분리절연막의 상기 격리방향과 일치하는 방향의 폭치수를 작게 한다.
(2) 소자분리절연막으로 모두 게이트폭이 규정되는 2개의 전송용MISFET을 갖는 메모리셀이 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 여러개 배열된 메모리셀중 배열방향의 처음단. 마지막 단의 적어도 어느 한쪽의 메모리셀의 한쪽의 전송용MISFET, 이 한쪽의 전송용MISFET의 게이트폭방향에 일치하는 방향으로 배열되며, 또한 상기 여러개 배열된 메모리셀의 바깥둘레영역에 배치된 기판에 고정전위를 공급하는 반도체영역의 각각의 사이가 소자분리절연막을 개재해서 격리되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀의 한쪽의 전송용MISFET의 채널형성영역과 상기 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막의 상기 게이트 방향에 일치하는 방향의 폭치수, 상기 배열방향의 처음 단, 마지막 단의 어느 메모리셀의 다른 쪽의 전송용MISFET의 채널형성영역과 배열방향의 처음단의 다음단. 마지막 단의 전단의 어느 메모리셀의 다른 쪽의 전송용MISFET의 채널형성영역사이의 소자분리절연막의 상기 게이트폭방향과 일치하는 방향의 폭치수의 각각이 실질적으로 동일한 치수로 구성된다.
(3) 상기 수단(1) 또는 수단(2)에 기재되는 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용MISFET, 다른 쪽의 전송용MISFET의 각각의 게이트폭치수가 실질적으로 동일한 치수로 구성된다.
(4) 상기 수단(1)~수단(3)에 기재되는 어느 배열방향의 처음 단, 마지막 단의 어느 메모리셀의 한쪽의 전송용MISFET의 게이트폭을 규정하는 소자분리절연막의 폭치수 또는 한쪽의 전송용MISFET의 게이트폭치수, 배열방향의 처음 단의 다음 단. 마지막 단의 전단의 어느 메모리셀의 한쪽의 전송용MISFET의 게이트폭을 규정하는 소자분리절연막의 폭치수 또는 한쪽의 전송용 MISFET의 게이트폭치수의 각각이 실질적으로 동일한 치수로 구성된다.
(5) 상기 수단(1)~수단(4)의 어느 것인가에 기재되는 기판에 고정전위를 공급하는 반도체영역은 상기 여러개 배열되는 메모리셀의 주위에 상기 배열방향 또는 이배열방향과 교차하는 방향에 따라서 소정간격으로 배치된 기판접속영역(기판콘택트영역 또는 웰콘택트영역)이다.
(6) 소자분리절연막으로 모두 게이트폭이 규정되는 2개의 구동용 MISFET을 갖는 메모리셀이 상기 게이트폭과 일치하는 방향으로 여러개 배열되고, 이 여러개 배열되는 메모리셀중 배열방향의 처음단. 마지막단의 적어도 어느 한쪽의 메모리셀의 한쪽의 구동용MISFET, 이 한쪽의 구동용 MISFET의 게이트폭방향에 일치하는 방향으로 배치되며, 또한 상기 여러개 배열된 메모리셀의 바깥둘레영역에 배치된 기판에 고정전위를 공급하는 반도체영역의 각각의 사이가 소자분리절연막을 개재하여 격리되는 SRAM을 구비한 반도체집적회로장치에 있어서 상기 배열방향의 처음단. 마지막단의 어느 메모리셀의 한쪽의 구동용MISFET의 게이트폭을 규정하는 소자분리절연막과 상기 기판에 고정전위를 공급하는 반도체영역의 사이에 활성영역을 배치하고, 상기 한쪽의 구동용MISFET와 상기 반도체 영역 사이의 격리치수에 비해서 이 한쪽의 구동용MISFET와 상기 반도체영역사이에 배치되는 상기 소자분리절연막의 상기 격리방향과 일치하는 방향의 폭치수를 작게 한다.
(7) 소자분리절연막으로 모두 폭치수가 규정되는 2개의 구동용MISFET을 갖는 메모리셀이 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 여러개 배열되는 메모리셀중 배열방향의 처음단, 마지막단의 적어도 어느 한쪽의 메모리셀의 한 쪽의 구동용MISFET, 이 한쪽의 구동용MISFET의 게이트폭방향에 일치하는 방향으로 배치되며, 또한 상기 여러개 배열된 메모리셀의 바깥 둘레영역에 배치된 기판에 고정전위를 공급하는 반도체영역의 각각의 사이가 소자분리절연막을 개재하여 격리되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀의 한쪽의 구동용MISFET의 채널형성영역과 상기 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막의 상기 게이트폭방향에 일치하는 방향의 폭치수. 상기 배열방향의 처음단, 마지막단의 어느 메모리셀의 다른 쪽의 구동용MISFET의 채널형성영역과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀의 다른 쪽의 구동용MISFET의 채널형성영역사이의 소자분리절연막의 상기 게이트폭방향과 일치하는 방향의 폭치수의 각각이 실질적으로 동일한 치수로 구성된다.
(8) 상기 수단(6) 또는 수단(7)에 기재되는 상기 배열방향의 처음단. 마지막 단의 어느 메모리셀의 한쪽의 구동용MISFET. 다른 쪽의 구동용MISFET의 각각의 게이트폭치수가 실질적으로 동일한 치수로 구성된다.
(9) 상기 수단(6)~수단(8)에 기재되는 어느 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용MISFET의 게이트폭을 규정하는 소자분리절연막의 폭치수 또는 한쪽의 구동용MISFET의 게이트폭치수, 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀의 한쪽의 구동용MISFET의 게이트폭을 규정하는 소자분리절연막의 폭치수 또는 한쪽의 구동용MISFET의 게이트폭치수의 각각이 실질적으로 동일한 치수로 구성된다.
(10) 상기 수단(6)~수단(9)의 어느 것인가에 기재되는 기판에 고정전위를 공급하는 반도체영역은 상기 여러 개가 배열되는 메모리셀의 주위를 둘러싸는 가드링영역이다.
(11) 소자분리절연막으로 모두 게이트폭이 규정되는 2개의 전송용MISFET을 갖는 메모리셀이 상기 게이트길이방향과 일치하는 방향으로 여러 개 배열되고, 이 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각에 따른 한쪽에 소자분리절연막을 개재하여 기판에 고정전위를 공급하는 반도체영역이 배치되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 게이트길이방향과 일치하는 방향으로 여러개가 배열된 메모리셀의 각각 한쪽의 전송용MISFET의 게이트폭을 규정하는 소자분리절연막과 이 여러개 배열된 메모리셀의 한쪽에 따라서 배치된 기판에 고정전위를 공급하는 반도체영역 사이에 상기 한쪽의 전송용MISFET가 배치되는 활성영역의 형상과 동일한 형상 또는 근사한 형상의 활성영역 또는이 활성영역의 일부가 배치된다.
(12) 모두 소오스영역 또는 드레인영역의 주위의 형상이 소자분리절연막으로 규정되는 2개의 전송용MISFET을 갖는 메모리셀이 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각에 따른 한쪽에 소자분리절연막을 개재하여 기판에 고정전위를 공급하는 반도체영역이 배치되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각 한쪽의 전송용MISFET의 소오스영역 또는 드레인영역과 이 여러개 배열된 메모리셀의 한쪽에 따라서 배치된 기판에 고정전위를 공급하는 반도체영역 사이에 상기 한쪽의 전송용 MISFET가 배치되는 활성영역의 형상과 동일한 형상 또는 근사한 형상의 활성영역 또는 이 활성영역의 일부가 배치된다.
(13) 소자분리절연막으로 모두 게이트폭이 규정되는 2개의 구동용MISFET을 갖는 메모리셀이 게이트길이방향과 일치하는 방향으로 여러개 배열되고, 이 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각에 따른 한쪽에 소자분리절연막을 개재하여 기판에 고정전위를 공급하는 반도체영역이 배치되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각 한쪽의 구동용 MISFET의 게이트폭의 규정하는 소자분리절연막과 이 여러개 배열된 메모리셀의 한쪽에 따라서 배치된 기판에 고정전위를 공급하는 반도체영역 사이에 상기 한쪽의 구동용 MISFET가 배치되는 활성영역의 형상과 동일한 형상 또는 근사한 명사의 활성영역 또는 이 활성영역의 일부가 배치된다.
(14) 모두 소오스영역의 주위의 형상이 소자분리절연막으로 규정되는 2개의 구동용MISFET을 갖는 메모리셀이 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각에 따른 한쪽에 소자분리절연막을 개재하여 기판에 고정전위를 공급하는 반도체영역이 배치되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각 한쪽의 구동용MISFET의 소오스영역과 이 여러개 배열된 메모리셀의 한쪽에 따라서 배치된 기판에 고정전위를 공급하는 반도체영역 사이에 상기 한쪽의 구동용 MISFET가 배치되는 활성영역의 형상과 동일한 형상 또는 근사한 형상의 활성영역 또는이 활성영역의 일부가 배치된다.
(15) 한쪽의 구동용 MISFET의 평면형상에 대해서 다른 쪽의 구동용 MISFET의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 구동용 MISFET의 게이트길이방향, 다른쪽의 구동용MISFET의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루는 메모리셀이 상기 게이트길이방향과 일치하는 방향으로 메모리셀의 2개의 구동용 MISFET을 메모리셀마다 교대로 선대칭으로 배치하면서 여러개 배열되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 여러개 배열되는 메모리셀중 배열방향의 처음단 또는 마지막 단의 메모리셀의 상기 배열방향과 일치하는 방향의 바깥둘레방향으로 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 한쪽의 구동용 MISFET의 게이트전극의 상기 바깥둘레영역측의 한쪽에 소정치수만큼 격리해서 대향하고, 이 격리치수가 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 다른 쪽의 구동용 MISFET의 게이트전극과 배열방향의 처음단의 다음단 또는 마지막 단의 전단의 메모리셀의 적어도 다른 쪽의 구동용 MISFET의 게이트전극과의 격리치수와 실질적으로 동일치수로 설정되며, 또 상기 한쪽, 다른 쪽의 구동용 MISFET의 각각의 게이트전극과 동일한 층으로 구성되는 더미전극층을 배치한다.
(16) 상기 수단(15)에 기재되는 더미전극층은 고정전위가 인가된다.
(17) 한쪽의 전송용 MISFET의 평면형상에 대해서 다른 쪽의 전송용 MISFET의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 전송용 MISFET의 게이트길이방향, 다른 쪽의 전송용MISFET의 게이트길이 방향의 각각이 서로 실질적으로 평행을 이루는 메모리셀이 상기 게이트길이방향과 일치하는 방향으로 메모리셀의 2개의 전송용 MISFET을 메모리셀마다 교대로 선대칭으로 배치하면서 여러개 배열되는 SRAM을 구비한 반도체집적회로장치에 있어서, 상기 여러개 배열되는 메모리셀중 배열방향의 처음단 또는 마지막 단의 메모리셀의 상기 배열방향과 일치하는 방향의 바깥둘레방향에 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 한쪽의 전송용 MISFET의 게이트전극의 상기 바깥둘레영역측의 한쪽에 소정치수만큼 격리해서 대향하고, 이 격리치수가 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 다른 쪽의 전송용 MISFET의 게이트전극과 배열방향의 처음단의 다음단 또는 마지막 단의 전단의 메모리셀의 적어도 다른 쪽의 전송용 MISFET의 게이트전극과의 격리치수와 실질적으로 동일치수로 설정되며, 또 상기 한쪽, 다른 쪽의 전송용 MISFET의 각각의 게이트전극과 동일한 층으로 구성되는 더미전극층을 배치한다.
(18) 상기 수단(1)~(14)에 기재되는 메모리셀은 한쪽의 전송용 MISFET 의 평면형상에 대해서 다른 쪽의 전송용 MISFET의 평면형상이 점대칭으로 형성되며, 또한 상기 한쪽의 전송용MISFET의 게이트길이방향, 다른 쪽의 전송용MISFET의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루어서 구성되거나 또는 한쪽의 한쪽의 구동용 MISFET 의 평면형상에 대해서 다른 쪽의 구동용 MISFET의 평면형상이 점대칭으로 형성되며, 또한 상기 한쪽의 구동용MISFET의 게이트길이방향, 다른 쪽의 구동용 MISFET의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루어서 구성된다.
상술한 수단(1)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막(끝부)의 폭치수가 활성영역을 배치한 만큼 작게 되고, 이 소자분리절연막(끝부)의 폭치수가 배열방향의 처음단, 마지막 단의 어느 메모리셀의 다른 쪽의 전송용 MISFET와 배열방향의 처음단의 다음단, 마지막 단의 전단의 어느 메모리셀의 전송용 MISFET사이의 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있기 때문에 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른 쪽의 전송용 MISFET의 게이트폭을 규정하는 소자분리절연막의 각각의 폭치수가 주기성을 유지 하여 배열방향의 처음단, 마지막 단의 어느 메모리셀의 2개의 전송용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율, 다른 쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(2)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막(끝부)의 폭치수, 배열방향의 처음단, 마지막 단의 어느 메모리셀의 다른 쪽의 전송용 MISFET와 배열방향의 처음단의 다음단, 마지막 단의 어느 메모리셀의 다른 쪽의 전송용 MISFET사이의 소자분리절연막(내부)의 폭치수가 실질적으로 동일한 치수로 구성되고, 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른 쪽의 전송용 MISFET의 게이트폭을 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 배열방향의 처음단, 마지막 단의 어느 메모리셀의 2개의 전송용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율, 다른 쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(3)에 의하면 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFE및 그것에 접속되는 구동용 MISFET로 부여되는 β비율, 다른 쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(4)에 의하면 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 β비율, 배열방향의 처음단의 다음단, 마지막 단의 어느 메모리셀의 β비율의 각각을 균일화할 수 있어 양자의 메모리셀의 각각의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 한층 향상시킬 수 있다. (어느 것인가의 정보유지 특성이 저하한 경우 이정보유지 특성이 저하한 메모리셀로 SRAM의 시스템전체의 정보유지 특성이 결정되지만 이것을 방지할 수 있다).
상술한 수단(6)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막(끝부)의 폭치수가 활성영역을 배치한 만큼 작아 지고, 이 소자분리절연막(끝부)의 폭치수가 배열방향의 처음단, 마지막 단의 어느 메모리셀의 다른 쪽의 구동용 MISFET와 배열방향의 처음단의 다음단, 마지막 단의 전단의 어느 메모리셀의 구동용 MISFET사이의 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있으므로, 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른쪽의 구동용 MISFET의 게이트폭의 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 배열방향의 처음단, 마지막 단의 어느 메모리셀의 2개의 구동용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 있으므로 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(7)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막(끝부)의 폭치수, 배열방향의 처음단, 마지막 단의 어느 메모리셀의 다른 쪽의 구동용 MISFET와 배열방향의 처음단의 다음단, 마지막 단의 어느 메모리셀의 다른 쪽의 구동용 MISFET사이의 소자분리절연막(내부)의 폭치수가 실질적으로 동일한 치수로 구성되고, 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막의 각각의 폭치수가 주기성을 유지 하여 배열방향의 처음단, 마지막 단의 어느 메모리셀의 2개의 전송용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(8)에 의하면 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFE및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(9)에 의하면 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 β비율, 배열방향의 처음단의 다음단, 마지막 단의 전단의 어느 메모리셀의β비율의 각각을 균일화할 수 있어 양자의 메모리셀의 각각의 정보유지 특성을 균일화할 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다. (어느 정보유지 특성이 저하한 경우 이 정보유지 특성이 저하한 메모리셀로 SRAM의 시스템전체의 정보유지 특성이 결정되지만 이것을 방지할 수 있다).
상술한 수단(11)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각의 한쪽의 전송용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막의 폭치수가 활성영역 또는 그일부를 배치한 만큼 작아 지고, 이 소자분리절연막(끝부)의 폭치수가 메모리셀의 다른 쪽의 전송용 MISFET와 게이트폭방향으로 배치되는 다음단의 다른 메모리셀의 다른쪽의 전송용 MISFET사이의 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있으므로, 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각한쪽의 전송용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 2개의 전송용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 게이트길이방향과일치하는 방향으로 여러개 배열되는 메모리셀의 각각의 한쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율, 다른 쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(12)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되는 메모리셀의 한쪽의 전송용 MISFET의 데이타선에 접속되는 소오스영역 또는 드레인영역과 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막(끝부)의 폭치수가 활성영역 또는 그일부를 배치한 만큼 작아 지고, 이 소자분리절연막(끝부)의 폭치수가 메모리셀의 다른 쪽의 전송용 MISFET와 게이트길이방향으로 배치되는 다음단의 다른 메모리셀의 다른쪽의 전송용 MISFET사이의 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있으므로, 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각한쪽의 전송용 MISFET의 소오스영역 또는 드레인영역의 주위를 규정하는 소자분리절연막, 다른쪽의 전송용 MISFET의 소오스영역 또는 드레인영역의 주위를 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 2개의 전송용 MISFET의 각각의 소오스영역 또는 드레인영역의 형상을 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 게이트길이방향과 일치하는 방향으로 여러개 배열되는 메모리셀의 각각 한쪽의 전송용 MISFET의 소오스영역 또는 드레인영역과 데이타선 사이의 도통불량, 접속 저항값의 변동 등을 방지할 수 있다.
상술한 수단(13)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 게이트길이방향과 일치하는 방향으로 여러개 배열되는 메모리셀의 각각 한쪽의 구동용 MISFET와 기판에 고정전위를 공급하는 반도체영역사이의 소자분리절연막의 폭치수가 활성영역 또는 그일부를 배치한 만큼 작아 지고, 이 소자분리절연막(끝부)의 폭치수가 메모리셀의 다른 쪽의 구동용 MISFET와 게이트폭 방향으로 배치되는 다음단의 다른 메모리셀의 다른쪽의 구동용 MISFET사이의 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있으므로, 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각한쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막, 다른쪽의 구동용 MISFET의 게이트폭을 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀의 2개의 구동용 MISFET의 각각의 게이트폭치수를 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 게이트길이방향과 일치하는 방향으로 여러개 배열되는 메모리셀의 각각 한쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(14)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 한쪽의 구동용 MISFET와 기준전압선에 접속되는 소오스영역이 기판에 고정전위를 공급하는 반도체영역사이에 활성영역 또는 그일부를 배치한 만큼 커지고, 이 소오스영역을 규정하는 소자분리절연막(끝부)의 상기 게이트폭방향과 일치하는 방향의 폭치수가 메모리셀의 다른 쪽의 구동용 MISFET와 다음단의 다른 메모리셀의 다른쪽의 구동용 MISFET의 각각의 소오스영역을 규정하는 소자분리절연막(내부)의 폭치수와 같게 또는 근사하게 할 수 있으므로, 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 각각한쪽의 구동용 MISFET의 소오스영역의 주위를 규정하는 소자분리절연막, 다른쪽의 구동용 MISFET의 소오스영역의 주위를 규정하는 소자분리절연막의 각각의 폭치수의 주기성을 유지 하여 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀의 2개의 구동용 MISFET의 각각의 소오스영역의 형상을 균일화할 수 있다.
(B) 이 결과, 상기 게이트폭과 일치하는 방향으로 여러개 배열된 메모리셀MC의 한쪽의 구동용 MISFET의 소오스영역과 기준전압선의 접속불량을 방지할 수 있다.
상술한 수단(15)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 적어도 한쪽의 구동용 MISFET의 게이트전극과 더미전극층사이의 격리치수, 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 다른 쪽의 구동용 MISFET의 게이트전극과 배열방향의 처음단의 다음단 또는 마지막 단의 전단의 메모리셀의 적어도 다른 쪽의 구동용 MISFET의 게이트전극 사이의 격리치수의 각각을 실질적으로 동일한 치수로 설정하고, 상기 한쪽의 구동용 MISFET의 게이트전극과 더미전극층의 간격, 다른쪽의 구동용 MISFET의 게이트전극사이의 간격의 각각을 균일화할 수 있으므로, 주기성을 유지 하여 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 한쪽의 구동용 MISFET의 게이트길이치수, 다른 쪽의 구동용 MISFET의 게이트길이치수의 각각을 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(C) 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 2개의 구동용 MISFET의 각각은 서로 점대칭으로 구성되고, 한쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율, 다른 쪽의 구동용 MISFET 및 그것에 접속되는 전송용 MISFET로 부여되는 β비율의 각각을 쉽게 균일화할 수 있으므로, 메모리셀의 정보유지 특성을 한층 향상시켜 SRAM의 회로동작상의 신뢰성을 보다 향상시킬 수 있다.
상술한 수단(16)에 의하면 상기 더미전극층이 대전되는 등의 현상을 방지할 수 있기 때문에 SRAM의 제조상의 신뢰성, 사용상의 신뢰성 등을 향상시킬 수 있다.
상술한 수단(17)에 의하면 다음의 작용효과가 얻어진다.
(A) 상기 배열방향의 처음단, 마지막 단의 어느 메모리셀의 적어도 한쪽의 전송용 MISFET의 게이트전극과 더미전극층사이의 격리치수, 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 다른 쪽의 전송용 MISFET의 게이트전극과 배열방향의 처음단의 다음단 또는 마지막 단의 전단의 메모리셀의 적어도 다른 쪽의 전송용 MISFET의 게이트전극 사이의 격리치수의 각각을 실질적으로 동일한 치수로 설정하고, 상기 한쪽의 전송용 MISFET의 게이트전극과 더미전극층의 간격, 다른쪽의 전송용 MISFET의 게이트전극사이의 간격의 각각을 균일화할 수 있으므로, 주기성을 유지하여 배열방향의 처음단 또는 마지막 단의 메모리셀의 적어도 한쪽의 전송용 MISFET의 게이트길이치수, 다른쪽의 전송용 MISFET의 게이트길이치수의 각각을 균일화할 수 있다.
(B) 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막 단의 어느 메모리셀의 한쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율, 다른쪽의 전송용 MISFET 및 그것에 접속되는 구동용 MISFET로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀의 정보유지 특성을 향상시킬 수 있기 때문에 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
상술한 수단(18)에 의하면 상기 배열방향의 처음단 또는 마지막 단의 메모리셀의 2개의 전송용 MISFET의 각각은 서로 점대칭으로 구성되거나, 또는 메모리셀의 2개의 구동용 MISFET의 각각은 서로 점대칭으로 구성되고, 한쪽의 전송용 MISFET 및 그것에 접속되는 한쪽의 구동용 MISFET로 부여되는 β비율, 다른쪽의 전송용 MISFET 및 그것에 접속되는 다른쪽의 구동용 MISFET로 부여되는 β비율의 각각을 쉽게 균일화할 수 있으므로, 메모리셀의 정보유지 특성을 한층 향상시켜 SRAM의 회로동작상의 신뢰성을 보다 향상시킬 수 있다.
이하, 본 발명의 구성에 대해서 1실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 전 도면에 있어서, 동일 기능을 갖는 것은 동일부호를 붙이고, 그반복적인 설명은 생략한다.
본 발명의 1실시예를 제1도a~d를 사용해서 설명한다. 우선, 처음에 제1도d (SRAM의 메모리어레이MA을 도시한 도면)를 사용해서 본 발명자가 발견한 메모리어레이의 끝부에 배치된 메모리셀의 전기특성의 저하에 대해서 설명한다.
제1도 d에 도시한 메모리어레이MA는 SRAM의 메모리셀MC를 구성하는 MOSFET의 확산층(104)가 매트릭스형상으로 배치되고, 확산층(104)와 확산층(104)사이에는 소자분리절연막(106)이 마련되어 있다. 또, 각각의 확산층(104)상에는 MOSFET의 게이트전극(107)이 배치되어 있다. 한편, 메모리어레이 MA의 바깥쪽에는 급전용의 가드링G가 메모리어레이 MA의 주위를 둘러싸도록 마련되어 있다.
그래서, MOSFET의 확산층(104)에 착안하면, 메모리어레이MA의 내부에 배치된 확산층(104)는 그주위가 다른 확산층(104)에 의해서 둘러싸여있는 것에 대해서 메모리어레이MA의 끝부에 배치된 확산층(104a)는 그 한쪽에 가드링G가 대치되어 있으므로, 메모리어레이MA의 내부의 확산층(104)와는 형상이 다르다.
그 결과, 리조그래피공정에서 반도체웨이퍼상에 도포하는 포토레지스트의 표면장력이 메모리어레이MA의 내부와 끝부에서 다른 것 등에 기인해서 예를 들면 메모리어레이MA의 끝부의 확산층(104a)의 가공치수가 내부의 확산층(104)와는 다르므로, 끝부의 트랜지스터의 전기특성이 저하하는 것으로 생각된다.
또, 확산층(104)상에 배치된 게이트전극(107)에 대해서도 상기와 동일한 것이라 할 수 있다. 이것은 메모리어레이MA의 내부의 확산층(104)상에는 4개의 게이트전극(107)이 배치되어 있는 것에 대해서 메모리어레이MA의 끝부의 확산층(104a)상에는 2개의 게이트전극(107)만이 존재하기 때문이다.
다음에 제1도a~c을 사용해서 본실시예를 설명한다.
제1a도에 도시한 바와 같이, 예를 들면 n형 실리콘단결정으로 이루어지는 반도체칩(1)의 주면의 중앙에는 예를 들면 4메가비트(Mbit)의 대용량을 갖는 SRAM의 메모리어레이MA가 형성되어 있다. 이 SRAM은 대용량화에 따르는 회로의 배선지연을 방지하기 위해 메모리어레이MA를 여러개의 메모리매트MM으로 분할 하고 있다.
메모리어레이 MA의 바깥측에는 칩(101)의 긴변방향에 따라서 주변회로(102)가 배치되어 있으며, 더욱 그 바깥측에는 외부와의 전기적 접속을 취하기 위한 본딩패드(103)이 배치되어 있다.
제1b도는 메모리매트MM의 코너부(제1도A의 점선A1로 둘러싸인영역)의 확대도, 제1c도는 제1b도의 Ⅱ-Ⅱ선에 있어서의 칩(101)의 단면도이다.
이 메모리매트MM에는 SRAM의 메모리셀MC을 구성하는 n채널 MOSFETQ의 확산층(104)가 매트릭스형상으로 배치되어 있다. 제1b도에 도시한 바와 같이 이들 확산층(104)중 메모리매트MM의 끝부에 배치된 확산층(104a)는 그 형상이 메모리매트MM의 내부의 확반층(104)를 2개로 분할한 형상으로 이루어져 있다. 또, 제1c도에 도시한 바와 같이, 확산층(104)는 p형웰(105)의 주변에 형성된 n형 반도체영역으로 이루어진다.
또, 메모리셀MC는 제7도에 도시한 다음에 기술하는 다른 실시예의 메모리셀과 실질적으로 동일하며, 제1b도, c에서는 제2층째의 다결정실리콘층 이상의 층(다결정실리콘층 및 금속배선층)은 생략하고 있다.
각각의 확산층(104)는 예를 들면 산화규소막으로 이루어지는 소자분리절연막(106)에 의해서 서로 분리되어 있다. 또, 상기 각각의 확산층(104)상에는 n채널 MOSFETQ의 게이트전극(107)이 마련되어 있다. 이 게이트전극(107)은 예를 들면 다결정실리콘(제1층째의 다결정실리콘층)에 의해 구성되어 있다.
제1b도에 도시한 바와 같이, 메모리매트 MM의 내부의 확산층(104)상에는 4개의 게이트전극(107)이 배치되어 있고, 끝부의 확산층(104a)상에는 2개의 게이트전극(107)이 배치되어 있다.
메모리매트MM의 바깥쪽에는 예를들면 p형웰(105)의 주면에 형성된 p+형 반도체영역으로 이루어지며, 메모리매트MM의 주위를 둘러싸도록 배치되어 있다.
제1b도에 도시한 바와 같이, 본 실시예의 가드링G는 그안쪽의 형상이 메모리매트MM의 끝부의 확산층(104a)의 형상과 거의 같게 되어 있다. 그 때문에 확산층(104a)의 형상과 그것에 인접하는 가드링G의 안쪽의 형상을 합친 형상은메모리매트MM내부의 확산층(104)의 형상과 거의 같게 되어 있다.
또, 제1b도에 도시한 바와 같이, 가드링G에는 더미팬턴(108)이 마련되어 있다. 이더미패턴(108)은 가드링G에 따라서 메모리매트MM의 주위를 둘러싸도록 배치되어 있다. 더미패턴(108)은 예를 들면 게이트전극(107)과 동일한 재료(다결정실리콘막 등)로 이루어지며, 게이트전극(107)과 동일한 공정에서 동시에 형성된다.
더미패턴(108)은 그 안쪽의 형상이 메모리매트MM의 끝부의 확산층(104a)상에 마련된 게이트전극(107)의 형상과 거의 같게 되어 있다. 그 때문에 확산층(104a)상의 2개의 게이트전극(107)의 형상과 그것에 인접하는 더미패턴(108)의 안쪽의 형상을 합친형상은 메모리매트MM의 내부의 확산층(104)상에마련된4개의 게이트전극(107)의 형상과 거의 같게 되어있다.
더미패턴(108)은 액티브한 트랜지스터로 되는 것을 금지하기 위해, 콘택트홀C1을 통해서 Vss가 공급되고 있는 상층의 배선층과 전기적으로 접속됨과 동시에 1개의 배선층을 거쳐서 하층의 가드링G와 전기적으로 접속되어 있다. 또, 메모리매트 MM의 확산층(104)상에 뚫린 콘택트홀C는 메모리셀MC의 노드전위(Vss)을 배선층(도시하지 않음)으로 전당하기 위한 것이다.
이상은 메모리매트의 코너부의 A1에 대해서 설명했지만 메모리어레이끝부도 실질적으로 메모리매트의 코너부와 같은 구조이다.
이상의 구성으로 이루어지는 본 실시예의 SRAM에 의하면 다음의 작용, 효과를 얻을 수 있다.
(1) 가드링G의 안쪽의 형상을 메모리매트MM 또는 메모리어레이MA의 끝부의 확산층(104a)의 형상과 거의 같게 한 것에 의해, 확산층(104a)의 형상과 그것에 인접하는 가드링G의 안쪽의 형상을 합친 형상이 메모리매트MM 또는 메모리어레이의 내부의 확산층(104)의 형상과 거의 같게 된다.
(2) 더미패턴(108)의 안쪽의 형상을 메모리매트MM 또는 메모리어레이MA의 끝부의 확산층(104a)상에 마련된 게이트전극(107)의 형상과 거의 같게 한 것에 의해, 확산층(104a)상의 게이트전극(107)의 형상과 그것에 인접하는 더미패턴(108)의 안쪽의 형상을 합친형상이 메모리매트MM 또는 메모리어레이MA의 내부의 확산층(104)상에 마련된 게이트전극(107)의 형상과 거의 같게 된다.
(3) 상기 (1) 및 (2)에 의해, 메모리매트MM 또는 메모리어레이MA의 내부에 배치된 메모리셀의 형상과 끝부에 배치된 메모리셀의 형상이 실질적으로 같게 되고, 이것에 의해 메모리매트MM 또는 메모리어레이MA의 내부와 끝부에서 확산층(104)나 게이트전극(107)의 가공치수가 흐트러지는 것을 방지할 수 있으므로, 메모리매트MM 또는 메모리어레이MA의 끝부의 메모리셀을 구성하는 MOSFET의 전기특성의 저하를 방지할 수 있다.
(4) 메모리매트MM 또는 메모리어레이MA의 주위에 더미셀을 배치하는 기술과 달리 가드링G의 안쪽의 형상을 변경하는 것뿐이므로 메모리매트MM 또는 메모리어레이MA의 면적이 증대하는 일은 없다.
즉, 칩의 면적을 증대시키는 일없이 메모리어레이MA 또는 메모리매트MM의 끝부에 배치된 트랜지스터의 전기특성의 저하를 방지할 수 있다.
다음에 본 발명의 다른 실시예인 SRAM을 제2도~제18도를 사용해서 설명한다. 우선, 처음에 제4도, 7도, 8도a~c를 사용해서 본 발명자가 발견한 본 실시 예를 유도한 착안점에 대해서 설명한다.
제7도 및 제8도a~c에 도시한 바와 같이 본 실시예의 SRAM의 메오리셀MC는 2개중 한쪽의 전송용MISFETQt1의 활성 영역 및 게이트전극을 포함하는 평면형상에 대해서 다른 쪽의 전송용MISFET의 평면형상이 점대칭으로 구성된다. 메모리셀MC의 한쪽의 전송용MISFETQt1의 게이트폭방향(또는 게이트길이방향)은 다른 쪽의 전송용MISFETQt2의 게이트폭방향(또는 게이트길이방향)에 대해서 평행하게 설정된다.
또, 메모리셀MC는 마찬가지로 2개중 한쪽의 구동용MISFETQd1의 활성영역 및 게이트전극을 포함하는 평면형상에 대해서 다른 쪽의 구동용MISFETQd2의 평면형상이 점대칭으로 구성된다.
메모리셀MC의 한쪽의 구동용MISFETQd1의 게이트폭방향(또 게이트길이방향)은 다른 쪽의 구동용MISFETQd2의 게이트폭방향(또는 게이트길이방향)에 대해서 평행하게 설정됨과 동시에 전송용MISFETQt1, Qt2의 게이트폭방향에 대해서 수직으로 설정된다.
메모리셀MC의 한쪽의 전송용MISFETQt1의 한쪽의 반도체영역, 한쪽의 구동용MISFETQd1의 드레인영역의 각각은 일체로 구성되고, 한쪽의 반도체영역, 드레인영역의 각각의 주위를 둘러싸서 규정하는 소자분리절연막(4)의 일부가 생략된다. 일체화된 영역을 제외하고, 한쪽의 전송용MISFETQt1, 한쪽의 구동용MISFETQd1의 각각의 주위, 즉 활성영역의 주위는 소자분리절연막(4)로 둘러싸여 규정된다. 마찬가지로, 메모리셀MC의 다른쪽의 전송용MISFETQt2의 한쪽의 반도체영역, 다른쪽의 구동용MISFETQd2의 드레인영역의 각각은 일체로 구성되고, 다른 쪽의 전송용MISFETQt2, 다른 쪽의 구동용MISFETQd2의 각각은 소자분리절연막(4)로 주위가 규정된다.
메모리셀MC의 부하용 MISFETQp는 구동용MISFETQd의 상부에 절연막을 개재해서 배치된다.
상기 메모리셀MC는 전송용MISFETQt의 게이트폭방향과 일치하는 방향(X방향)으로 여러개 배열됨과 동시에 전송용MISFETQt의 게이트길이방향과 일치하는 방향(Y방향)으로 여러개 배열된다. 표현을 바꾸면, 메모리셀MC는 구동용MISFETQt의 게이트폭방향과 일치하는 방향(Y방향)으로 여러개 배열됨과 동시에 구동용MISFETQd의 게이트길이방향과 일치하는 방향(X방향)으로 여러개 배열된다. 메모리셀MC는 매트릭스형상으로 여러개 배열되고, 다음에 기술하는 메모리셀어레이MAY를 구성한다.
또는, 제4도에 도시한 바와 같이, SRAM은 메오리 셀어레이MAY의 주위에 배치되는 주변회로가 상보형MISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)로 구성되는 경우 웰구조가 채용된다. 주변회로는 디코더회로, 드라이버회로, 센스앰프회로 등 메모리셀어레이에 배열된 메모리셀의 회로동작을 직접제어하는 직접주변회로, 입출력회로, 어드레스버퍼회로등 직접주변회로의 회로동작을 제어하는 간접주변회로등 모두 포함한다. 트윈웰구조가 채용되는 경우 주변회로의 회로동작으로 메모리셀MC에 기억된 정보에 변동을 주지 않을 목적으로 주변회로가 배치되는 엘영역에 대해서 메모리셀어레이MAY는 전기적으로 독립으로 설정된 웰영역(2)(Pwell)에 배치된다.
메모리셀어레이MAY가 배치된 웰영역(2)(Pwell)영역은 메모리셀어레이MAY의 바깥둘레영역으로써 웰영역(2)(Pwell)의 주변영역에 가드링영역P-GR이 배치된다. 가드링영역P-GR은 웰영역(2)(Pwell)의 소자분리절연막(4)로 폭방향이 규정된 활성영역의 주면에 배치된 반도체영역을 주체로 구성된다. 이 가드링영역P-GR을 구성하는 반도체영역은 웰영역(2)(Pwell)와 동일 도전형이며, 또한 높은 불순물농도로 구성되고, 고정의 전원이 공급된다. 가드링영역P-GR은 웰영역(2)(Pwell)로의 고정전원의 공급을 주목적으로 해서 구성된다.
또, 메모리셀어레이MAY가 배치된 웰영역(2)(Pwell)는 메모리셀어레이MAY의 중앙영역에서의 전위변동을 억제할 목적으로 고정의 전원을 공급하는 영역, 웰콘택트영역PWC1, 2가 배치된다.
다음에 기술하는 바와 같이, 웰콘택트영역PWC1, 2는 1개의 메모리셀어레이MAY를 여러개로 분할 하고, 여러개의 서브메모리셀어레이SMAY을 구성하며, 이 서브메모리셀어레이SMAY사이에 배치된다.
또, 싱글웰구조가 채용되는 경우 메모리셀레이는 웰영역 또는 반도체기판에 배치된다.
(1) 상술한 SRAM의 메모리셀어레이MAY에 있어서, 여러개의 메모리셀MC는 메모리셀MC의 전송용 MISFETQt 및 구동용MISFETQd가 X방향, Y방향의 각각의 배열방향으로 메모리셀마다 선대칭으로 설정되어 배열된다. 즉, 메모리셀어레이MAY의 중앙영역은 메모리셀MC의 배열방향에 있어서, 메모리셀MC의 전송용MISFETQt, 구동용MISFETQd의 각각이 배치되면 소자분리절연막(4)를 개재하고, 배열방향의 다음 단의 메모리셀MC의 구동용MISFETQd, 전송용MISFETQt의 각각이 배치되며, 메모리셀MC의 배열에는 주기성(규칙성)이 있다.
한편, 메모리셀어레이MAY의 끝부, 즉 가드링영역P-GR에 인접하는 영역, 서브메모리셀어레이SMAY의 끝부, 즉 웰콘택트영역PWC1, 2에 인접하는 영역에서는 메모리셀MC의 배열이 끊어져 메모리셀MC의 배열의 주기성에 흐트러짐이 발생한다.
메모리셀의 전송용MISFETQt, 구동용MISFETQd는 다음의 제조프로세스를 거쳐서 형성된다.
우선, 반도체기판의 주면에 웰영역을 형성한 후에 웰영역의 주면의 비활성영역에 소자분리절연막(4)를 형성하고, 웰영역의 주면에 소자분리절연막(4)로 주위가 규정된 활성영역을 형성한다. 소자분리절연막(4)는 예의들면 주지의 기판(웰영역)표면의 선택산화법으로 형성된다.
즉, 최초에 웰영역의 주면상에 산화규소막, 질화규소막, 소위포지티브형 감광성 수지막의 각각을 순차로 형성한다. 다음에 노출처리를 실시하고, 감광성 수지막의 비활성영역의 부분을 노출하며, 그후 현상 처리를 실시하여 감광성수지막이 노출된 부분을 제거한다. 이결과, 감광성 수지막의 활성영역에 잔존하는 부분이 에칭마스크로써 형성된다. 다음에 에칭마스크를 사용하여 질화규소막에 에칭을 실시해서 패터닝을 실행하고, 질화규소막의 비활성영역의 부분을 제거하여 질화규소막의 활성영역에 잔존하는 부분이 산화마스크로써 형성된다. 다음에 에칭마스크를 제거하고, 노출되는 산화마스크를 사용하여 열산화처리를 실시하는 것에 의해 웰영역의 비활성영역의 주면에 산화규소막으로 형성되는 소자분리절연막(4)가 형성된다. 이 소자분리절연막(4)의 형성후 산화마스크는 제거된다.
다음에 웰영역의 주면의 활성영역에 구동용 MISFETQd, 전송용MISFETQt의 각각을 형성한다. 구동용MISFETQd는 게이트절연막, 게이트전극 (7), 소오스영역 및 드레인영역의 각각을 순차로 형성하는 것에 의해 형성된다. 구동용MISFETQd의 게이트전극(7)은 SRAM의 제조프로세스의 제1층째의 게이트전극재형성공정에서 형성된다. 전송용MISFETQt는 게이트절연막. 게이트전극 (3) 및 워드선WL1. WL2, 소오스영역 및 드레인영역의 각각을 순차로 형성하는 것에 의해 형성된다.
전송용MISFETQt의 게이트전극(3)은 SRAM의 제조프로세스의 제2층째의 게이트전극재형성공정에서 형성된다.
다음에, 구동용MISFETQd 및 전송용 MISFETQt의 상부에 부하용MISFETQPp을 형성한다.
다음에 부항용MISFETQp의 상부에 워드선(메인워드선MWL, 서브워드선SWL), 상보성테이타선DL1, DL2의 각각을 형성한다. 이들의 일련의 형성공정이 종료하면 SRAM은 완성된다.
그러나, 상술한 SRAM의 제조프로세스의 소자분리절연막(4)의 형성공정에서 메모리셀어레이MAY의 끝부, 즉 메모리셀MC의 배열이 끊어져 주기성이 흐트러지는 영역에서 감광성 수지막, 즉 에칭마스크 측면이 처지는 현상이 발생하였다. 본래, 에칭마스크는 바닥의 질화규소막의 표면에 대해서 거의 수직인 급준한 측면에 가공되는 것이지만 에칭마스크측면에 처짐이 발생하면 결과적으로 에칭마스크의 평면사이즈가 노출시의 전사이즈에 비해서 증대한다.
본 발명자는 불량해석을 실행했지만 현재의 결과 원인이 분명하지 않지만 상술한 주기성이 끊어져 주기성이 흐트러지는 영역에서 감광성 수지막에 어떤 응력이 발생하는 것은 아니라고 추정하고 있다.
이 때문에 메모리셀어레이MAY의 끝부에서 메모리셀MC, 특히 가드링영역P-GR이나 웰콘택트PW1영역에 가장 인접하는 구동용MISFETQd나 전사용MISFETQt의 활성영역의 사이즈가 메모리셀어레이MAY의 중앙영역에 배치되는 메모리셀MC의 그것에 비해서 변화한다. 구체적으로는 메모리셀어레이MAY의 끝부의 메모리셀MC에 있어서, 1개의 메모리셀MC내의 한쪽의 구동용MISFETQd1, 한쪽의 전송용MISFETQt1의 각각의 활성영역의 사이즈가 다른쪽의 구동용MISFETQd2, 다른쪽의 전송용MISFETQt2의 그것에 비해서 크게 된다. 특히 SRAM에 있어서는 구동용MISFETQd의 게이트폭치수의 변화, 게이트길이치수의 변화, 전송용MISFETQt의 게이트폭치수의 변화, 게이트길이치수의 변화의 각각은 β비율을 저하시킨다. β비율은 다음의 식으로 부여된다.
단, DW:구동용 MISFET의 게이트폭
DL:구동용 MISFET의 게이트길이
TW:전송용 MISFET의 게이트폭
TL:전송용 MISFET의 게이트길이
β비율의 저하는 메모리셀MC에 기억되는 정보가 하이레벨측, 로우레벨측의 어느 것인가에 치우침을 발생하여 메모리셀MC의 정보유지 특성(Vcc min/max특성)을 저하시킨다. 또, 이 결과 SRAM의 정보라이트동작이나 정보리드동작에 오동작이 발생하여 회로동작상의 신뢰성이 저하한다.
(2) 또 상술한 주기성이 흐트러진 영역에 있어서는 소자분리절연막(4)를 형성할 때에 사용하는 열산화마스크를 형성하는 공정, 즉 질화규소막의 패터닝공정에서도 에칭특성이 변동한다. 마찬가지로, 소자분리절연막(4)를 형성하는 공정에 한정되지 않고, 메모리셀의 구동용MISFETQd의 게이트전극(7)의 패터닝공정, 전송용의 MISFETQt의 게이트전극(13)의 패터닝공정의 어느 것에 있어서도 주기성이 흐트러지는 영역에서 가공치수에 변동을 발생한다. 이들의 변동은 상기문제점(1)과 마찬가지로 메모리셀의 β비율을 저하시켜 메모리셀의 정보유지 특성을 저하시키므로, SRAM의 회로동작상의 신뢰성이 저하한다.
(3) 상기 문제점(1), 문제점(2)의 각각을 해결하는 기술로써 메모리셀어레이MAY의 끝부와 가드링영역P-GR 또는 웰콘택트영역PWC1, 2사이에 회로동작이 실행되지 않는 더미로써의 메모리셀MC을 배치하는 것이 생각된다. 그러나, 더미메모리셀의 배치는 결과적으로 메모리셀어레이MAY의 총합적인 점유면적을 증가시키는 것으로 되어 SRAM의 집적도가 저하한다.
본 발명자는 상기 착안점을 발견하였다.
다음에 본 실시예를 설명한다.
본 실시예인 SRAM의 전체의 개략구성을 제2a도(칩배치도)에 도시한다.
제2a도에 도시한 SRAM(반도체펠릿)은 512K워드×8bit 구성을 채용하는 4Mbit의 대용량으로 구성된다. 이 SRAM은 도시하지 않지만, DIP,SOP 등 리이드가 대향하는 2변에 배열된 듀얼인라인방식을 채용하는 수지봉지형 반도체장치(패케이지)로 봉해진다. SRAM은 평면형상이 가는 장방형상으로 구성된다. 본 실시예의 SRAM은 대체로 장방형상의 긴변이 17mm, 짧은 변이 7mm로 각각 구성된다.
SRAM의 장방형상의 서로 대향하는 긴변에 따른 주변영역의 각각에는 여러개의 외부단자(본딩패드)BP가 배치된다. 이 외부단자BP는 리이드의 내부리이드(내부리이드)에 접속된다. 여러 개의 외부단자BP의 각각에는 예를들면 어드레스신호, 칩선택신호, 아웃풋이네이블신호, 라이트이네이블신호, 입출력데이타신호의 각각이 인가된다. 또, 외부단자BP에는 전원전압Vcc, 기준전압Vss의 각각이 인가된다. 전원전압Vcc는 예를 들면 회로의 동작전압3~5V, 기준전압Vss는 예를 들면 회로의 접지전압0V이다.
SRAM의 중앙부에는 2개의 메모리블럭MB1 및 MB2가 배치된다. 이 2개의 메모리블럭MB1, MB2의 각각은 SRAM의 장방형상의 긴변에 따라서 (제2a도중좌측의 짧은 변에서 우측의 짧은 변으로 향해서 X방향에)순차로 배치된다. 한쪽의 메모리블럭MB1은 상기도면 제2a도에 도시한 바와 같이 8개의 메모리매트MM으로 분할된다. 이8개로 분할된 메모리매트MM의 각각은 메모리블럭MB1내에서 X방향으로 배열된다. 마찬가지로 다른쪽의 메모리블럭MB2는 8개의 메모리매트MM으로 분할된다. 이 8개로 분할된 메모리매트MM의 각각은 메모리블럭MB2내에서 X방향으로 배열된다.
제3a도중 SRAM의 메모리블럭MB1의 좌측에 배치된 4개의 메모리매트MM, 우측에 배치된 4개의 메모리매트MM의 각각의 상측에는 로드회로LOAD가 배치된다. 좌측에 배치된 4개의 메모리매트MM, 우측에 배치된 4개의 메모리매트MM의 각각의 아래측에는 Y디코더회로YDEC, Y스위치회로Y-SW, 센스앰프회로SA의 각각이 배치된다. 좌측에 배치된4개의 메모리매트MM과 우측에 배치된 4개의 메모리매트MM은 그사이에 X디코더회로XDEC가 배치되며, 또 X디코더회로XDEC을 중심으로 X방향에 대해서 대칭으로 구성되어 있다.
또, 메모리블럭MB2의 좌측에 배치된 4개의 메모리매트MM, 우측에 배치된 4개의 메모리매트MM의 각각은 상측에 로드회로 LOAD가 배치되고, 아래측에 Y디코더회로 YDEC, Y 스위치회로 Y-SW, 센스앰프회로SA의 각각이 배치된다. 좌측에 배치된4개의 메모리매트MM, 우측에 배치된 4개의 메모리매트MM의 각각의 사이에는 X디코더회로XDEC가 배치된다. 또, 메모리블럭MB2는 실질적으로 메모리블럭MB1과 마찬가지로 구성된다.
2개의 메모리블럭MB1 및 MB2중 SRAM의 우측에 배치된 메모리블럭MB2의 우측, 즉 SRAM의 가장 우측에는 용장회로SMB가 배치된다.
메모리블럭MB1을 8개로 분할한 메모리매트MM의 각각, 메모리블럭MB2를 8개로 분할한 메모리매트MM의 각각은 제2b도(주요부확대블럭도)에 도시한 바와 같이 4개의 메모리셀어레이MAY로 구성된다. 이 4개의 메모리셀어레이MAY의 각각은 메모리매트MM에서 X방향으로 배열된다. 즉, SRAM은 2개의 메모리블럭MB의 각각을 각각 8개의 메모리매트MM으로 분할하고, 이 8개의 메모리매트MM의 각각을 각각4개의 메모리셀어레이MAY로 구성했으므로, 합계64개의 메모리셀어레이MAY를 배치한다. 이 64개의 메모리셀어레이MAY는 X방향으로 (SRAM의 장방형상의 긴변에 따라서 )배열된다.
64개의 메모리셀어레이MAY중 1개의 메모리셀어레이MAY는 제3도(주요부확대블럭도)에 도시한 바와 같이, 또 4개의 서브메모리셀어레이SMAY로 분할된다. 이 4개로 분할된 서브메모리셀어레이SMAY의 각각은 X방향으로 배열된다. 서브메모리셀어레이SMAY는 X방향(워드선 연장방향)으로 배열된 16개의 메모리셀MC로 구성된다. 즉, 1개의 메모리셀어레이MAY 는 X방향으로 16개의 메모리셀MC을 배열한 서브메모리셀어레이SMAY를 4개 배치하기 때문에 합계64개(64bit)의 메모리셀MC가 배열된다. 또, 1개의 메모리셀어레이MAY는 Y방향(상보성데이타선연장방향)으로 1028개(1028bit)의 메모리셀MC가 배열된다. Y방향으로 배열된1028개의 메모리셀MC중 1024개(1024bit)는 정규의 (실제로 정보를 기억한다)메모리셀MC로써 구성되고, 남는 4개(4bit)는 용장용의 메모리셀MC로써 구성된다.
제2b도 및 제3도에 도시한 바와 같이, 1개의 메모리매트MM의 좌측의 2개의 메모리셀어레이MAY을 우측의 2개의 메모리셀어레이MAY사이에는 워드드라이버회로WDR이 배치된다. 또, 각각의 메모리매트MM에서 좌측의 2개의 메모리셀어레이MAY와 우측의 2개의 메모리셀어레이MAY는 워드드라이버회로WDR을 중심으로 X방향에 대해서 대칭으로 구성된다. 제2a도에 도시한 SRAM의 좌측에 배치된 메모리블럭MB1의 합계8개의 메모리매트MM의 각각의 워드드라이버회로WDR은 메인워드선MWL을 거쳐서 좌측의 4개의 메모리매트MM과 우측의 4개의 메모리매트MM사이에 배치된 X디코더회로XDEC에서 선택된다. 마찬가지로, SRAM의 우측에 배치된 메모리블럭MB2의 합계8개의 메모리매트MM의 각각의 워드드라이버회로WDR은 메인워드선MWL을 거쳐서 좌측의 4개의 메모리매트MM와 우측의 4개의 메모리매트MM사이에 배치된 X디코더회로XDEC에서 선택된다.
제3도에 도시한 바와 같이, 워드드라이버회로WDR은 메인워드선MWL을 거쳐서 X디코더회로XDEC에서 선택된다. 또,워드드라이버회로WDR은 그것마다 배치된 어드레스신호선AL에서 선택된다. 메인워드선MWL은 메모리셀어레이MAY상을 X방향으로 연장하고 4개(4bit)의 메모리셀MC마다 Y방향으로 여러개(125개)배치 된다. 즉, 메인워드선MWL은 Y방향으로 256개 배치되고, X디코더회로XDEC는 이중 1개를 선택하는 것에 의해 워드드라이버회로WDR을 선택한다. 또,메인워드선MWL은 1개의 메모리매트MM에서 워드드라이버회로WDR의 우측에 배치된 2개의 메모리셀어레이MAY의 512개의 메모리셀MC, 좌측에 배치된 2개의 메모리셀어레이MAY의 512개의 메모리셀MC, 합계1024개의 메모리셀MC를 선택한다. 어드레스신호선AL은 Y방향으로 연장하고 X방향으로 여러개 배치된다. 어드레스신호선AL은 메모리매트MM에 있어서 워드드라이버회로WDR의 우측에 배치된 2개의 메모리셀어레이MAY 의 메모리셀MC를 선택하는데 8개, 좌측에 배치된2개의 메모리셀어레이MAY에 배치된 2개의 메모리셀어레이MAY의 메모리셀MC을 선택하는데 8개, 합계16개 배치된다.
제2b도 및 제3도에 도시한 바와 같이, 메모리매트MM에 있어서 워드드라이버회로WDR은 4개의 메모리셀어레이MAY중 1개의 메모리셀어레이MAY상을 연장하는 1쌍의 제1워드선WL1 및 제2워드선WL2을 선택한다. 제1워드선WL1 및 제2워드선WL2는 메모리셀어레이MAY마다(4개의 서브메모리셀어레이SMAY마다) 배치된다. 제1워드선WL1, 제2워드선WL2의 각각은 서로 격리되며, 또한 실질적으로 평행하게 Y방향으로 연장한다. 이 제1워드선WL1 및 제2워드선WL2는 X방향으로 배열된 1개의 메모리셀MC마다 배치된다. 즉, 1개의 메모리셀MC에는 동일선택선호가 인가되는 2개의 제1워드선WL1 및 제2워드선WL2가 접속된다.
제2b도, 제3도의 각각에 도시한 워드드라이버회로WDR의 우측에 배치된2개의 메모리셀어레이MAY중 워드드라이버회로WDR에 가까운 측의 메모리셀어레이MAY을 연장하는 제1워드선WL1 및 제2워드선WL2는 제2서브워드선SWL2 을 거쳐서 워드드라이버회로WDR에서 선택된다. 워드드라이버회로WDR에서 멀리 떨어진 메모리셀어레이MAY을 연장하는 제1워드선WL1 및 제2워드선WL2는 제1서브워드선SWL1 을 거쳐서 워드드라이버회로WDR에서 선택된다. 제1서브워드선SWL1 및 제2서브워드선SWL2의 각각은 서로 격리되며, 또한 평행하게 X방향으로 연장한다. 제1서브워드선SWL1 및 제2서브워드선SWL2는 제1워드선WL1 및 제2워드선WL2와 마찬가지로 Y방향으로 배열된 1개의 메모리셀MC마다 배치된다. 제1서브워드선SWL1은 워드드라이버회로WDR에 가까운 쪽의 1개의 메모리셀어레이MAY상을 연장하여 멀리 떨어진 다른 메모리셀어레이MAY에 배치된 제1워드선WL1 및 제2워드선WL2와 워드라이버회로WDR사이를 접속한다.
워드드라이버회로WDR의 좌측에 배치된2개의 메모리셀어레이MAY의 각각에는 우측과 마찬가지로 제1워드선WL1 및 제2워드선WL2가 배치된다. 이 제1워드선WL1 및 제2워드선WL2는 제1서브워드선SWL1 또는 제2서브워드선SWL2을 거쳐서 워드드라이버회로WDR에 접속된다. 또, 본 발명은 제2서브워드선SWL2의 길이가 제1서브워드선SWL1에 비해서 짧으므로, 이 제2서브워드선SWL2를 폐지하여 워드드라이버회로WDR에 가까운 쪽의 메모리셀어레이MAY에 배치된제1워드선WL1 및 제2워드선WL2을 직접 워드드라이버회로WDR에 접속해도 좋다.
제2b도에 도시한 바와 같이, 메모리매트MM에서 4개의 메모리셀어레이MAY의 각각의 상측에는 각각마다 분할된 로드회로LOAD가 배치된다. 4개의 메모리셀어레이MAY의 각각의 아래측에는 각각마다 분할된 Y디코더회로YDEC 및Y스위치로 Y-SW가 배치된다. 4개의 메모리셀어레이MAY의 각각의 아래측에는 각각마다 분할된 센스앰프회로SA가 배치된다. 이 센스앰프회로SA는 1개의 메모리셀어레이MAY에 대해서 4개 배치되고, 4bit의 정보(4개의 메모리셀MC에 기억된정보)를 한번에 출력할 수 있다. 워드드라이버회로WDR의 아래측에는 콘트롤회로 CC가 배치된다. 또, 제2b도에 도시한 메모리매트MM에서 워드드라이버회로WDR의 좌측, 우측의 각에 배치된2개의 메모리셀어레이MAY사이에는 다음에 기술하지만 (제12도a~d참조) 메모리셀어레이MAY사이를 접속하는 연결셀이 배치된다.
제2b도 및 제3도에 도시한 바와 같이, 메모리매트MM에 있어서, 메모리셀어레이MAY에는 상보성데이타선DL이 배치된다. 상보성데이타선DL은 메인워드선MWL, 서브워드선SWL, 워드선WL의 각각의 연장방향과 교차(실질적으로 직교)하는 Y방향으로 연장한다. 상보성데이타선DL은 서로 격리되며, 또한 평행하게 Y방향으로 연장하는 제1데이타선DL1 및 제2데이타선DL2의 2개로 구성된다. 이 상보성데이타선DL는 제3도에 도시한 바와 같이, X방향으로 배열된 메모리셀MC마다 배치된다. 상보성데이타선DL의 상측의 한쪽은 로드회로LOAD회로에 접속된다. 상보성데이타선DL의 아래측의 다른쪽끝은 Y스위치회로Y-SW회로를 거쳐서 센스앰프호로SA에 접속된다.
제2a도에 도시한 SRAM의 메모리블럭MB의 우측에 배치된 용장회로SMB에는 제2c도(주요부 확대블럭도)에 도시한 바와 같이 용장용 메오리셀어레이MAYS가 배치된다. 이 용장용메모리셀어레이MAYS에는 상술한 메모리셀어레이MAY에 배치된 메모리셀MC와 동일한 구조의 용장용 메모리셀MC가 여러개 배치된다. 이것에 한정되지 않지만, 용장용 메모리셀어레이MAYS는 X방향으로 32개(32bit)의 용장용 메모리셀MC을 배열하고,Y방향으로 1024개(1024bit)의 용장용 메모리셀MC을 배열한다.
용장용 메모리셀어레이MAYS의 상측에는 상기 제2c도에 도시한 바와 같이 용장용 로드회로LOAD가 배치된다. 용장용 메모리셀어레이MAYS의 좌측에는 용장용 워드드라이버회로WDRS가 배치된다. 용장용 메모리셀어레이MAYS의 아래측에는 용장용 Y스위치회로Y-SW가 배치된다.
SRAM에 탑재되는 직접주변회로 및 간접주변회로를 포함하는 주변회로, 서브메모리셀어레이SMAY에 배열되는 메모리셀MC의 각각은 기본적으로 상보형MISFET로 구성된다. 구체적인 SRAM의 단면구조는 다음에 기술하지만 (제6도 참조) SRAM은 단결정규소로 이루어지는 n-형 반도체기판(1)을 주체로 구성되고, 이 n-형 반도체기판(1)의 주면의 서로 다른 영역에 n-형 웰영역(Nwell)(3), p-형 웰영역(Pwell) (2)의 각각이 배치되는 트윈엘구조가 채용된다.
제3도 및 제4도(주요부 확대블럭도)에 도시한 바와 같이, SRAM의 메모리매트MM에서 워드디라이버회로WDR의 좌측에 배치된 2개의 메모리셀어레이MAY는 1개의 p-형 웰영역(Pwell)(2)에 배치된다. 메모리셀어레이MAY(이 경우, 실질적으로 메모리셀MC가 배치된 영역을 나타낸다)의 바깥둘레부로써 p-형 웰영역(2)의 주변영역에는 이 p-형 웰영역(2)의 윤곽에 따라서 평면링형상으로 형성되는 가드링영역P-GR이 배치된다. 이 가드링영역P-GR은 p-형 웰영역(2)에 고정의 기준전압Vss를 공급한다.
워드드라이버회로WDR의 좌측에 배치된 2개의 메모리셀어레이MAY의 각각의 사이에 있어서, p-형 웰영역(2)의 주면에는 웰콘택트영역PWC1이 배치된다. 이웰콘택트영역PWC1은 Y방향에서 여러개의 메모리셀MC마다 1개의 비율(예를 들면 2개의 메오리셀MC마다 1개의 비율)로 배치되어 여러개 배열된다.
마찬가지로, 메모리매트MM에서 워드드라이버회로WDR의 우측에 배치된 2개의 메모리셀어레이MAY는 1개의 p-형 웰영역(2)에 배치된다. 이 p-형 웰영역(2)의 주변영역에는 가드링영역P-GR이 배치되고, 고정의 기준전압Vss가 공급된다. 워드드라이버회로WDR의 우측에 배치된2개의 메모리셀어레이MAY의 각각의 사이에서 p-형 웰영역(2)의 주면에는 웰콘택트영역PWC1이 배치된다.
또, 상기 제3도 및 제4도에 도시한 바와 같이, 메모리셀어레이MAY에 있어서, 4개로 분할된 서브메오리셀어레이SMAY의 각각의 사이에는 웰콘택트영역PWC2가 배치된다. 이웰콘택트영역PWC2는 상술한 웰콘택트영역PWC1과 마찬가지로 Y방향에서 여러개의 메모리셀MC마다 1개의 비율(예를 들면 2개의 메모리셀MC마다 1개의 비율)로 배치되어 여러개 배열된다.
메모리셀어레이MAY사이에 배치되는 웰콘택트영역PWC1, 서브메모리셀어레이SMAY사이에 배치되는 웰콘택트영역PWC2의 각각은 p-형 웰영역(2)에 고정의 기준전압Vss를 공급하고, 이 p-형 웰영역(2)의 전위를 안정화할 목적으로 배치된다.
제4도에 도시한 바와 같이, 메모리매트MM의 워드드라이버회로WDR이 배치되는 영역에는 p-형 웰영역(2), n-형 웰영역(3)의 각각이 X방향에 있어서 여러개 서로 배치된다. 이 워드드라이버회로WDR이 배치되는 p-형 웰영역(2)의 주변영역에는 가드링영역P-GR이 배치되고, n-형 웰영역(3)의 주변영역에는 가드링영역N-GR이 배치된다.
제3도에 도시한 메모리셀어레이MAY의 서브메모리셀어레이SMAY에 배치된 1개의 메모리셀MC는 제5도(회로도)에 도시한 바와 같이, 워드선WLrhk 상보성데이타선DL의 교차부마다 배치된다. 즉, 메모리셀MC는 제1워드선WL1 및 제2워드선WL2와 제1데이타선DL1 및 제2데이타선DL2의 교차부에 배치된다. 메모리셀MC는 플립플롭회로와 2개의 전송용MISFETQt1 및 Qt2고 구성된다. 플립플롭회로는 정보축적부로써 구성되고, 이 메모리셀MC는 1bit의 정보 "1" 또는 "0"을 기억한다. 메모리셀MC의 2개의 전송용 MISFETQt1, Qt2의 각각은 플립플롭회로의 1쌍의 입출력단자의 각각에 한쪽의 반도체영역을 접속한다. 전송용MISFETQt1의 다른쪽의 반도체영역은 제1데이타선DL1에 접속되고, 게이트전극은 제1워드선WL1에 접속된다. 전송용MISFETQt2의 다른쪽의 반도체영역은 제2데이타선DL2에 접속되고, 게이트전극은 제2워드선WL2에 접속된다. 이 2개의 전송용MISFETQt1, Qt2의 각각은 n채널형으로 구성된다.
플립플롭회로는 2개의 구동용MISFETQd1 및 Qd2와 2개의 부하용MISFETQp1 및 Qp2로 구성된다. 구동용MISFETQd1, Qd2의 각각은 n채널형으로 구성된다. 부하용MISFETQp1, Qp2의 각각은 p채널형으로 구성된다. 즉, 본 실시예의 SRAM의 메모리셀MC는 완전 상보형MISFET(소위 풀CMOS) 구조로 구성된다.
구동용MISFETQd1, 부하용MISFETQp1의 각각은 서로의 드레인영역을 접속하며, 또한 서로의 게이트전극을 접속하여 상보형MISFET를 구성한다. 마찬가지로, 구동용MISFETQd2, 부하용MISFETQp2의 각각은 서로의 드레인영역을 접속하며, 또한 서로의 게이트전극을 접속하여 상보형MISFET을 구성한다. 구동용MISFETQd1, 부하용MISFETQp1의 각각의 드레인영역(입출력단자)은 전송용MISFETQt1의 한쪽의 반도체영역에 접속됨과 동시에 구동용MISFETQd2, 부하용MISFETQp2의 각각의 게이트전극에 접속된다. 구동용MISFETQd2, 부하용MISFETQp2의 각각의 드레인영역(입출력단자)은 전송용MISFETQt2의 한쪽의 반도체영역에 접속됨과 동시에 구동용MISFETQd1, 부하용MISFETQp1의 각각의 게이트전극에 접속된다. 구동용MISFETQd1, Qd2의 각각의 소오스영역은 기준전압Vss(예를 들면 0V)에 접속된다. 부하용MISFETQp1, Qp2의 각각의 소오스영역은 전원전압Vcc(예를 들면 5V)에 접속된다.
메오리셀MC의 플립플롭회로의 1쌍의 입출력단자사이, 즉 2개의 정보축적노드영역사이에는 용량소자C가 구성된다. 용량소자C는 한쪽의 전극을 한쪽의 정보축적노드영역에, 다른쪽의 전극을 다른쪽의 정보축적노드영역에 각각 접속한다. 이 용량소자C는 기본적으로 정보축적노드영역의 전하축적량을 증가하여 α선 소프트에러내압을 높힐 목적으로 구성된다. 또, 용량소자C는 각각의 전극을 2개의 정보축적노드영역의 사이에 접속했으므로, 2곳의 정보축적노드영역의 각각에 독립으로 2개의 용량소자를 구성하는 경우에 비해서 약 1/2의 평면면적으로 구성할 수 있다. 즉, 이용량소자C는 메모리셀MC의 점유면적을 축소할 수 있으므로 SRAM의 집적도를 향상시킬 수 있다.
이와 같이 구성되는 SRAM은 상기 제2도a, b 및 제3도에 도시한 바와 같이 X디코더회로XDEC에서 2개중 1개의 메인워드선MWL을 거쳐서 메모리블럭MB의 여러개의 메모리매트MM에 배치된 워드드라이버회로WDR을 선택하고, 이 선택된 워드드라이버회로WDR에서 1개의 메모리셀어레이MAY의제1워드선WL1 및 제2워드선WL2를 선택한다. 즉, SRAM은 제1워드선WL1 및 제2워드선WL2를 그 연장방향으로 여러개 분할하고, 이 여러개로 분할된 것 중의 1조의 제1워드선WL1 및 제2워드선WL2을 워드드라이버회로WDR 및 X디코더회로XDEC에서 선택하는 디바이디드워드라인방식이 채용된다. 디바이디드워드라인방식의 채용은 선택된 워드선WL의 충방전 전류량을 저감할 수 있으므로, SRAM의 저소비전력화가 도모된다.
또, SRAM은 상기 제2b도 및 제3도에 도시한 바와 같이, 워드드라이버회로WDR의 한쪽 끝에 배치된 2개중 한쪽의 메모리셀어레이MAY을 연장하는 제1워드선WL1 및 제2워드선WL2을 제2서브워드선SWL2을 거쳐서 워드드라이버회로WDR에 접속하고, 다른쪽의 메모리셀어레이MAY를 연장하는 제1워드선WL1및 제2워드선WL2를 제1서비워드선WSL1을 거쳐서 워드드라이버회로WDR에 접속한다. 즉, SRAM은 메모리셀어레이MAY에 그것마다 분할된 워드선WL 및 분할된 여려개의 워드선 WL사이를 접속하는 서브워드선SWL을 배치하는 더블워드라인방식이 채용된다. 더블워드라인방식의 채용은 서브워드선SWL에 해당하는 만큼 워드드라이버회로WDR와 워드선WL사이의 저항값을 저감할 수 있으므로, 선택된 워드선WL의 충방전속도를 빠르게하여 SRAM의 회로동작속도의 고속화가 도모된다.
SRAM의 메모리셀어레이MAY의 주변영역에 배치된 X디코더회로XDEC, Y디코더회로YDEC, Y스위치회로Y-SW, 센스앰프회로SA, 로드회로LOAD등은 SRAM의 주변회로를 구성한다. 이 주변회로는 메모리셀MC의 정보의 라이트동작, 정보의 유지 동작, 정보의 리드동작 등을 제어한다.
다음에 SRAM의 메모리셀MC 및 메모리셀어레이MAY의 구체적인 구조에 대해서 설명한다. 메모리셀MC의 완성상태의 평면구조는 제7도(평면도)에 제조프로세스중의 각제조공정마다 도시한 평면구조는 제8도a~c(평면도)에 각각 도시한다. 메모리셀MC의 완성상태의 단면구조는 제6도(제7도의 1-1절단선으로 자른 단면도)에 도시한다.
제6도 및 제7도에 도시한 바와 같이, SRAM은 단결정규소로 이루어지는 n-형 반도체기판(1)을 주체로 구성된다. n-형 반도체기판(1)의 메모리셀어레이MAY의 영역의 주면부에는 p-형 웰영역(2)가 구성된다. p-형 웰영역(2)는 메모리셀어레이MAY의 영역에 한정되지 않고, 상술한 바와 같이 주변회로의 n채널형 MISFET의 형성영역 등에 구성된다. 또, n-형 반도헤기판(1)의 주면부의 p-형 웰영역(2)가 배치되는 영역이외의 영역, 즉 p채널 MISFET의 형성영역등에는 n-형웰영역(3)이 구성된다.
메모리셀어레이MAY가 배치된 p-형 웰영역(2)의 비활성영역의 주면상에는 소자분리절연막(필드산화규소막)(4)가 구성된다. 또, p-형 웰영역(2)의 비활성영역의 주면부, 즉 소자분리절연막(4)아래에는 p형 채널스토퍼영역(5)가 구성된다. 마찬가지로 제6도 및 제7도에서는 도시하고 있지 않지만, n-형 웰영역(3)의 비활성영역의 주면상에는 소자분리절연막(4)가 구성된다(제15도참조). n-형 웰영역( 3)의 비활성영역의 주면부는 p-형 웰영역(2)에 비해서 반전영역이 발생하기 어려워 소자분리를 확실하게 실행할 수 있으므로, 제조프로세스를 간략하게 할 목적으로 기본적으로 채널스토퍼영역은 마련하지 않는다.
SRAM의 1개의 메모리셀MC는 p-형 웰영역(2)의 활성영역의 주면에 구성된다. 활성영역은 소자분리절연막(4)(특히, 소자분리절연막(4)의 끝부) 및 p형 채널스토퍼영역(5)로 주위가 둘러싸여 규정된 영역내에 구성된다. 메모리셀MC중 2개의 구동용MISFETQd1, Qd2의 각각은 제6도, 제7도, 제8도a~c에 도시한 바와 같이 소자분리절연막(4)로 주위가 규정된영역내에 있어서, p-형 웰영역(2)의 주면에 구성된다. 구동용MISFETQd1, Qd2의 각각은 주로 p-형 웰영역(2), 게이트절연막(6), 게이트전극(7), 소오스영역 및 드레인영역을 주체로 구성된다.
구동용MISFETQd1, Qd2의 각각은 각각의 게이트길이(Lg)방향을 실질적으로 평행하게 설정하고, 각각의 게이트길이방향은 X방향(또는 워드선WL의 연장방향)과 일치한다. 소자분리절연막(4)( 및 p형채널스토퍼영역(5))는 주로 이 구동용MISFETQd1, Qd2의 각각의 게이트폭(LW)을 규정하는 위치에 구성된다.
p-형 웰영역(2)는 구동용MISFETQd1, Qd2의 각각의 채널형성영역을 구성한다.
게이트전극(7)은 활성영역에 있어서, p-형 웰영역(2)의 채널 형성영역상에 게이트절연막(6)을 거쳐서 구성된다. 게이트전극(7)의 한쪽끝은 적어도 제조프로세스에 있어서의 마스크맞춤 여유치수에 해당하는 만큼 소자분리절연막(4)위에 Y방향으로 돌출한다. 구동용MISFETQd1의 게이트전극(7)의 다른쪽끝은 소자분리절연막(4)위를 통해서 구동용MISFETQd2의 드레인영역위까지 Y방향으로 연장한다. 마찬가지로 구동용MISFETQd2의 게이트전극(7)의 한쪽끝은 소자분리절연막(4)위로 돌출하고, 다른쪽끝은 소자분리절연막(4)위를 통해서 구동용MISFETQd1의 드레인영역위까지 Y방향으로 연장한다.
게이트전극(7)은 제1층째의 게이트형성공정에서 형성되고, 예를 들면 단층구조의 다결정규소막으로 형성된다. 이 다결정규소막으로는 저항값을 저감하는 n형 불순물, 예를 들면 인(P)(또는 비소(As))가 도입된다. 단층구조로 구성되는 게이트전극(7)은 그 막두께를 박막화할 수 있으므로, 상층의 도전층의 바닥으로 되는 층간절연막의 표면의 평탄화를 도모할 수 있다.
소오스영역, 드레인영역의 각각은 각각 낮은 불순물농도의 n형 반도체영역(10) 및 주면부에 마련된 높은 불순물농도의 n+형 반도체영역(11)로 구성된다. 이 불순물농도가 다른 2종류의 n형 반도체영역(10), n+형 반도체영역(11)의 각각은 게이트전극(7)의 게이트길이방향의 측부에서 이 게이트전극(7)(정확하게는 게이트전극(7)과 다음에 기술하는 사이드월스페이서 (9))에 대해서 자기정합으로 형성된다. 즉, 구동용MISFETQd1, Qd2의 각각의 소오스영역, 드레인영역의 각각은 소위 2중드레인(DDD:Double Diffused Drain) 구조로 구성된다. 이 2중드레인구조의 소오스영역, 드레인영역의 각각은 p-형 웰영역(2)의 활성영역의 주면부에서 제8도a, c에 부호DDD를 붙여서 도시한 1점쇄선으로 둘러싸인 영역내에 구성된다.
소오스영역, 드레인영역의 각각은 n형 반도체영역(10)이면 예를 들면 n형 불순물인 P으로 형성된다. n+형 반도체영역(11)은 상기 P에 비해서 확산속도가 늦은 n형 불순물인 As로 형성한다. 제조프로세스에 있어서, 동일 마스크를 사용해서 동일제조 공정에서 2종류의 n형 불순물을 도입한 경우, n형 반도체영역(10), n+형 반도체영역(11)의 각각의 확산거리의 차는 2종류의 n형 불순물의 각각의 확산속도차로 결정된다. 2중드레인구조를 채용하는 구동용MISFETQd1, Qd2의 각각에 있어서, n+형 반도체영역(11)과 채널형성형역 사이의 n형 반도체영역(10)의 게이트길이방향의 실질적 치수는 n형 반도체영역(10)의 확산거리에서 n+형 반도체영역(11)의 확산거리를 뺀치수에 해당한다. 이 n형 반도체영역(10)은 게이트길이방향의 실질적인 치수가 다음에 기술하는 LDD(Lightly Doped Drain)구조의 낮은 불순물농도의 n형 반도체영역(17)의 게이트길이방향의 치수에 비해서 작고, 또 LDD구조의 낮은 불순물농도의 n형 반도체영역(17)에 비해서 불순물농도가 높다. 즉, 구동용MISFETQd1, Qd2의 각각은 소오스영역-드레인영역사이의 전류경로에 있어서 n형 반도체영역(10)에 부가되는 기생저항이 LDD구조의 n형 반도체영역(17)에 비해서 작으므로, 다음에 기술하는 LDD구조를 채용하는 전송용MISFETQt1, Qt2의 각각에 비해서 구동능력(drivability)이 높다.
게이트전극(7)의 게이트길이방향의 측벽에는 사이드월스페이서 (9)가 구성된다. 사이드월스페이서 (9)은 게이트전극(7)에 대해서 자기정합으로 형성되며, 예를 들면 산화규소막 등의 절연막으로 형성된다.
게이트전극(7)상부의 상층의 도전층(13)이 배치된 영역에는 부화를 붙이지 않지만, 2층의 절연막이 순차로 적층된다. 이 2층의 절연막중 아래측의 절연막은 게이트전극(7)의 표면의 산화를 방치하는 산화마스크로써 구성되고, 예를 들면 질화규소막으로 형성된다. 상측의 절연막은 주로 하층의 게이트전극(7), 상층의 도전층(13)의 각각을 전기적으로 분리하고, 예를 들면 산화규소막으로 형성된다.
메모리셀MC는 제7도 및제8도a, c에 부호MC을 붙여서 2점 쇄선으로 둘러싸인 평면형상이 장방형상으로 규정된 영역내에서 배치된다. 메모리셀MC의 한쪽의 구동용MISFETQd1의 평면형상은 메모리셀MC의 중심점CP(장방형상의 대각선의 교차점)에 대한 구동용MISFETQd2의 평면형상의 점대칭으로 구성된다. 또, 중심점CP는 설명의 편의상 표시되는 점이며, SRAM의 메모리셀MC에 실제로 패턴으로써 형성한 점은 아니다.
제7도 및 제8도a, c에 도시한 바와 같이, 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에서 메모리셀MC의 구동용MISFETQd1, Qd2의 각각의 평면형상은 이 구동용MISFETQd의 게이트길이방향과 일치하는 X방향에 인접하는 다른 메모리셀MC사이의 X1-X3축 또는 X2-X4축에 대한 다른 메모리셀MC의 구동용MISFETQd1, Qd2의 각각의 평면형상의 선대칭으로 구성된다. 마찬가지로, 메모리셀MC의 구동용MISFETQd1, Qd2의 각각의 평면평상은 이구동용MISFETQd의 게이트폭방향과 일치하는 Y방향에 인접하는 다른 메모리셀MC사이의 X1-X2축 또는 X3-X4에 대한 다른 메모리셀MC의 구동용MISFETQd1, Qd2의 각각의 평면형상의 선대칭으로 구성된다. 즉, 메모리셀MC의 구동용MISFETQd는 X방향, Y방향의 각각에 있어서 메모리셀MC의 배열의 메모리셀MC마다 선대칭의 형상으로 구성된다. X방향으로 배열된 메모리셀MC의 구동용MISFETQd중 인접하는 메모리셀MC의 구동용MISFETQd각각의 서로에 대향하는 소오스영역 끼리는 일체로 구성된다(제9b도참조). 즉, 인접하는 한쪽의 메모리셀MC의 구동용MISFETQd의 소오스영역에서 다른쪽의 메모리셀MC의 구동용MISFETQd의 소오스영역을 구성하여 구동용MISFETQd의 소오스영역의 점유면적을 축소한다. 또, 한쪽의 메모리셀MC의 구동용MISFETQd의 소오스영역과 그것과 대향하는 다른쪽의 메모리셀MC의 구동용MISFETQd의 소오스영역사이에는 소자분리절연막(4)( 및 p형 채널스토퍼영역(5))을 개재하지 않으므로, 이 소자분리절연막(4)에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있다.
메모리셀MC의 2개의 전송용MISFETQt1. Qt2의 각각은 제6도, 제7도, 제8도a~c에 도시한 바와 같이, 소자분리절연막(4)로 주위가 규정된영역내에서 p-형 웰영역(2)의 주면에 구성된다. 전송용MISFETQt1. Qt2의 각각은 주로 p-형 웰영역(2), 게이트절연막(12), 게이트전극(13), 소오스영역 및 드레인영역을 주체로 구성된다.
전송용MISFETQt1. Qt2의 각각은 각각의 게이트길이(Lg)방향을 실질적으로 평행하게 설정하며, 각각의 게이트길이방향은 Y방향(또는 상보성데이타선DL의 연장방향)과 일치한다. 즉, 전송용MISFETQt1. Qt2의 각각의 게이트길이방향과 구동용MISFETQd1. Qd2의 게이트길이방향과 는 거의 직각으로 교차한다. 소자분리절연막(4) (및 p형 채널스토퍼영역 (5))는 주로 이 전송용MISFETQt1. Qt2의 각각의 게이트폭(LW)을 규정하는 위치에 구성된다.
p-형 웰영역(2)는 전송용MISFETQt1. Qt2의 각각의 채널형성영역을 구성한다.
게이트전극(13)은 활성영역에 있어서, p-형 웰영역(2)의 채널형성영역상에 게이트절연막(12)를 거쳐서 구성된다. 게이트전극(13)은 2층째의 게이트재형성공정에서 형성되며, 예를 들면 다결정규소막(13A), 다결정규소막(13B) 및 고융점금속규화막(13C)의 각각을 순차로 적층한 3층의 적층구조(소위 폴리사이드구조)로 구성된다. 하층의 다결정규소막(13A)에는 저항값을 저감하는 n형 불순물, 예를 들면 P(또는 As)가 도입된다. 중간층의 다결정규소막(13B)에는 저항값을 저감하는 n형 불순물, 예를 들면 P(또는 As)가 도입된다. 상층의 고융점금속규화막(13C)는 예를 들면 WSix(x는 예를 들면 2)로 형성된다. 이 게이트전극(13)은 상층의 고융점금속규화막(13C)의 비저항값이 하층의 다결정규소막(13C), 중간층의 다결정규소막(13B)의 각각에 비해서 작으므로, 신호전달속도의 고속화를 도모할 수 있다. 또, 게이트전극(13)은 다결정규소막(13A), 다결정규소막(13B) 및 고융점금속규화막(13C)의 적층구조로 구성되고, 합계의 단면면적을 증가시켜 저항값을 저감할 수 있으므로, 신호전달속도의 고속화를 한층 도모할 수 있다. 또, 게이트전극(13)의 상층의 고융점금속규화막(13C)는 WSix 외에 MoSix, TiSix 또는 TaSix를 사용해도 좋다.
게이트전극(13)의 게이트폭치수는 제8a도에 도시한 바와 같이, 구동용MISFETQd의 게이트전극(7)의 게이트폭치수에 비해서 작게 구성된다. 즉, 전송용MISFETQt는 구동용MISFETQd에 비해서 구동능력을 작게 구성하여 β비율을 벌수 있으므로, 메모리셀MC는 정보축적노드영역에 기억된 정보를 안정하게 유지 할 수 있다.
소오스영역, 드레인영역의 각각은 제6도에 도시한 바와 같이, 높은 불순물농도의 n+형 반도체영역(18) 및 그것과 채널형성영역 사이에 마련된 낮은 불순물농도의 n형 반도체영역(17)로 구성된다. 이 불순물농도가 다른 2종류중 n형 반도체영역(17)은 게이트전극(13)의 게이트길이방향의 측부에서 이 게이트전극(13)에 대해서 자기정합으로 형성된다. n형 반도체영역(17)은 채널형성영역과의 pn접합부에서 불순물농도의 기울기가 완만하게 되는 n형불순물, 예를들면 P으로 형성된다. n+형 반도체영역(18)은 게이트전극(13)의 게이트길이방향의 측부에서 사이드월스페이서 (16)에 대해서 자기정합으로 형성된다. n+형 반도체영역(18)은 p-형 웰영역(2)와 접합부의 깊이(접합깊이;xj)를 얕게 할 수 있는 n형 불순물, 예를들면 As로 형성된다. 즉, 전송용MISFETQt1. Qt2의 각각은 LDD구조로 구성된다. 이 LDD구조를 채용하는 전송용MISFETQt1. Qt2의 각각은 드레인영역의 근방에서 전계강도를 완화할 수 있으므로, 핫캐리어의 발생량을 저감하여 경시적인 임계값전압의 변동을 저감할 수 있다.
사이드월스페이서 (16)은 게이트전극(13)의 측벽에 그것에 대해서 자기정합으로 형성된다. 사이드월스페이서 (16)에 예를 들면 산화규소막 등의 절연막으로 형성된다.
게이트전극(13)상부에는 절연막(15)가 구성된다. 절연막(15)는 주로 하층의 게이트전극(13), 상층의 도전층(23)의 각각을 전기적으로 분리하고, 예를 들면 산화규소막으로 형성된다. 이 절연막(15)는 상기 게이트전극(7)의 상부에 마련된 절연막에 비해서 두꺼운 막두께로 형성된다.
제8a도에 도시한 바와 같이, 전송용MISFETQt1의 한쪽의 소오스영역 또는 드레인영역은 구동용MISFETQd1의 드레인영역에 일체로 구성된다. 전송용MISFETQt1, 구동용MISFETQd1의 각각은 각각의 게이트길이방향(또는 게이트폭방향)을 교차시키고 있으므로, 일체로 구성된 부분을 중심으로 구동용MISFETQd1의 활성영역은 X방향(게이트길이방향과 일치하는 방향)으로 향해서 전송용MISFETQt1의 활성영역은 Y방향(게이트길이방향과 일지하는 방향)으로 향해서 각각 형성된다. 즉, 전송용MISFETQt1, 구동용MISFETQd1의 각각의 활성영역은 평면형상의 거의 L자형상으로 구성된다. 마찬가지로 전송용MISFETQt2의 한쪽의 소오스영역 또는 드레인영역은 구동용MISFETQd2의 드 레인영역에 일체로 구성된다. 즉, 전송용MISFETQt2, 구동용MISFETQd2의 각각의 활성영역은 평면형상이 거의 L자형상으로 구성된다. 소자분리절연막(4)( 및 p형 채널스토퍼영역(5))는 일체로 구성된 전송용MISFETQt 및 구동용MISFETQd의 바깥둘레주위, 즉 상술한 L자형상의 활성영역의 주위에 따라서 이영역을 규정하는 위치에 구성된다.
전송용MISFETQt1, Qt2의 각각의 평면형상은 메모리셀MC내에서 구동용MISFETQd1, Qd2의 각각의 관계와 마찬가지로 중심점CP에 대해서 점대칭으로 구성된다. 즉, 제8a도에 도시한 바와 같이, 메모리셀MC는 전송용MISFETQt1 및 그것에 일체화된 구동용MISFETQd1, 전송용MISFETQt2 및 그것에 일체화된 구동용MISFETQd2의 각각이 중심점CP에 대해서 점대칭으로 구성된다(메모리셀내의 점대칭형상), 메모리셀MC는 전송용MISFETQt1, Qt2의 각각의 사이에 구동용MISFETQd1 및 Qd2를 배치하고, 이 구동용MISFETQd1, Qd2의 각각을 대향시켜서 배치한다. 즉, 메모리셀MC의 전송용MISFETQt1 및 구동용MISFETQd1, 전송용MISFETQt2 및 구동용MISFETQd2의 각각은 구동용MISFETQd1, Qd2의 각각의 사이에 배치되는 소자분리절연막(4) 및 p형채널스토퍼영역(5)만으로 분리되고, 이 소자분리절연막(4)의 폭치수만으로 격리치수가 결정된다.
제7도 및 제8a도에 도시한 바와 같이, 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서 메모리셀MC의 전송용MISFETQt1, Qt2의 각각의 평면형상은 이 전송용MISFETQt의 게이트길이방향과 일치하는 Y방향으로 인접하는 다른 메모리셀MC사이의 X1-X2축 또는 X3-X4축에 대한 다른 메모리셀MC의 전송용MISFETQt1, Qt2의 각각의 평면형상의 선대칭으로 구성된다. 마찬가지로, 메모리셀MC의 전송용MISFETQt1, Qt2의 각각의 평면평상은 이 전송용MISFETQt의 게이트폭방향과 일치하는 X방향에 인접하는 다른 메모리셀MC사이의 X1-X3축 또는 X2-X4축에 대한 다른 메모리셀MC의 전송용MISFETQt1, Qt2의 각각의 평면형상의 선대칭으로 구성된다.
즉, 메모리셀MC의 전송용MISFETQt는 X방향, Y방향의 각각에 있어서 메모리셀MC의 배열의 메모리셀MC마다 선대칭의 형상으로 구성된다. Y방향으로 배열된 메모리셀MC의 전송용MISFETQt중 인접하는 메모리셀 MC의 전송용 MISFETQt의 각각의 서로 대향하는 다른쪽의 드레인영역 또는 소오스영역끼리는 일체로 구성된다(제9c도참조). 즉, 인접하는 한쪽의 메모리셀MC의 전송용MISFETQt의 다른쪽의 드레인영역 또는 소오스영역에서 다른쪽의 메모리셀MC의 전송용MISFETQt의 다른쪽의 드레인영역 또는 소오스영역을 구성하여 전송용MISFETQt의 다른쪽의 드레인영역 또는 소오스영역의 점유면적을 축소할 수 있다. 또, 한쪽의 메모리셀MC의 전송용MISFETQt의 다른쪽의 드레인영역 또는 소오스영역과 그것과 대향하는 다른쪽의 메모리셀MC의 전송용MISFETQt의 다른쪽의 드레인영역 또는 소오스영역 사이에는 소자분리절연막(4)을 개재하지 않으므로, 이 소자분리절연막(4)에 해당하는 만큼 메모리셀MC의 점유면적을 축소할 수 있다.
메모리셀MC의 전송용MISFETQt1, Qt2의 각각의 게이트전극(13)은 제7도 및 제8a도에 도시한 바와 같이, 그 게이트폭방향과 일치하는 X방향에서 워드선(WL)(13)에 접속된다. 워드선(13)은 게이트전극(13)과 일체로 구성되고, 동일 도전층으로 구성된다. 메모리셀MC중 전송용MISFETQt1의 게이트전극(13)에는 제1워드선(WL1)(13)이 접속되고, 제1워드선(13)은 소자분절연막(4)상을 X방향으로 실질적적으로 직선으로 연장한다. 전송용MISFETQt2의 게이트전극(13)에는 제2워드선(WL2)(13)이 접속되고, 제2워드선(13)은 X방향으로 실질적으로 직선으로 연장한다. 즉, 1개의 메모리셀MC에는 서로 격리되며, 또한 동일한 X방향으로 평행하게 연장하는 2개의 제1워드선(13) 및 제2워드선(13)이 배치된다. 메모리셀어레이MAY에서 제1워드선(13) 및 제2워드선(13)의 평면형상은 상술한 X1-X3축, X2-X4축의 각각에 대해서 X방향에 선대칭으로 구성된다. 또, 제1워드선(13) 및 제2워드선(13)의 평면형상은 X1-X2축, X3-X4축의 각각에 대해서 Y방향에 선대칭으로 구성된다.
제1워드선(WL1)(13)은 제6도 및 제8a도에 도시한 바와 같이, 메모리셀MC의 구동용MISFETQd1의 게이트전극(7)의 게이트폭방향과 일치하는 방향에서 소자분리절연막(4)위로 돌출하는 부분과 교차한다. 마찬가지로, 제2워드선(WL2)는 구동용MISFETQd2의 게이트전극(7)의 게이트폭방향과 일치하는 방향에서 소자분리절연막(4)위로 돌출하는 부분과 교차한다.
또, 메모리셀MC에 배치된 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각의 사이에는 기준전압선(소오스선;Vss)(13)이 배치된다. 기준전압선(13)은 메모리셀MC에서 1개 배치되어 메모리셀MC의 구동용MISFETQd1 및 Qd2에 공통의 소오스선으로써 구성된다. 기준전압선(13)은 워드선(13)과 동일 도전층으로 구성되고, 이 워드선(13)과 격리되며, 또한 소자분리절연막(4)위를 X방향으로 실질적으로 직선으로 연장한다. 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에서 기준전압선(13)의 평면형상은 X1-X3축, X2-X4축의 각각에 대해서 X방향에 선대칭으로 구성된다. 또, 기준전압선(13)의 평면형상은 X1-X2축, X3-X4축의 각각에 대해서 Y방향에 선대칭으로 구성된다.
기준전압선(13)은 제6도 및 제8a도에 도시한 바와 같이, 메모리셀MC의 구동용MISFETQd1, Qd2의 각각의 사이의 소자분리절연막(4)위에서 이 구동용MISFETQd1, Qd2의 각각의 게이트전극(7)의 게이트폭방향과 일치하는 방향에서 돌출하는 부분과 교차한다.
기준전압선(13)은 제6도, 제7도 및 제8a도에 도시한 바와 같이,구동용MISFETQd1, Qd2의 각각의 소오스영역(n+형 반도체영역(11))에 접속된다. 기준전압선(13)은 특히 제8a도에 도시한 바와 같이 구동용MISFETQd의 소오스영역위에 전송용MISFETQt의 게이트절연막(12)을 형성하는 공정과 동일한 공정에서 형성되는 절연막(12)에 형성된 접속구멍(14)를 통해서 접속된다. 기준전압선(13)은 상술한 바와 같이, 3층의 적층구조로 구성되고, 접속구멍(14)는 기준전압선(13)의 하층의 다결정규소막(13A)를 형성한 후에 이 다결정규소막(13A)에도 형성된다. 즉, 기준전압선(13)은 하층의 다결정규소막(13A) 및 그 하층의 절연막(12)에 형성된 접속구멍(14)를 통해서 중간층의 다결정규소막(13B)을 직접 소오스영역에 접속하고, 이 중간층의 다결정규소막(13B)을 통해서 상층의 고융점금속규화막(13C)가 소오스영역에 접속된다.
이 기준전압선(13)의 구동용MISFETQd의 소오스영역으로의 접속구조는 다음에 제조프로세스의 설명으로 형성공정의 순서는 설명하지만, 하층의 다결정규소막(13A)를 형성한 후에 이하층의 다결정규소막(13A) 및 절연막(12)에 접속구멍(14)를 형성하므로, 포토리조그래피기술 및 에칭기술을 실행할 때에 전송용MISFETQt 의 게이트절연막(12)의 표면을 하층의 다결정규소막(13A)로 보호할 수 있다. 즉, 전송용MISFETQt의 게이트절연막(12)의 저하가 방지되므로 게이트절연막(12)의 절연내압을 향상시킬 수 있다.
또, 기준전압선(13)의 구동용MISFETQd의 소오스영역으로의 접속구조는 소오스영역과 상층의 고융점금속규화막(13C)의 직접의 접속을 폐지하고, 양자사이에 중간층의 다결정규소막(13B)을 개재했으므로. 소오스영역과 기준전압선(13)의 접촉저항값을 저감할 수 있다. 기준전압선(13)의 중간층의 다결정규소막(13B)는 이 접촉저항값을 저감할 목적으로 하층의 다결정규소막(13A)에 비해서 저항값을 저감하는 불순물이 많이 도입된다. 역으로 기준전압선(13)의 하층의 다결정규소막(13A)는 전송용MISFETQt의 게이트절연막(12)의 절연내압을 향상할 목적으로 중간층의 다결정규소막(13B)에 비해서 저항값을 저감하는 불순물이적게 도입된다.
메모리셀MC에 배치된 용량소자C는 제6도, 제7도 및 제8b도에 도시한 바와 같이, 주로 제1전극(7), 유전체막(21), 제2전극(23)의 각각을 순차로 적층해서 구성된다. 즉, 용량소자C는 스택(적층)구조로 구성된다. 메모리셀MC에는 주로 2개의 용량소자C가 배치되고, 이 2개의 용량소자C는 메모리셀MC의 정보축적노드영역사이에 병력로 접속되어 배치된다.
용량소자C의 제1전극(7)은 구동용MISFETQd의 게이트전극(제1층째의 게이트재형성공정에서 형성된 다결정규소막)의 일부로 구성된다. 즉, 메모리셀MC의 한쪽의 구동용MISFETQd1의 게이트전극(7)은 2개중 한쪽의 용량소자C의 제1전극(7)을 구성한다. 다른쪽의 구동용MISFETQd2의 게이트전극(7)은 다른쪽의 용량소자C의 제1전극(7)을 구성한다.
유전체막(21)은 상기 제1전극(게이트전극)(7)위에 구성된다. 유전체막(21)은 제1전극(7) 이외의 영역에도 구성되지만, 제1전극(7) 위에서 저1워드선(WL1)(13), 기준전압선(13)의 각각으로 규정되는 영역 및 제2워드선(WL2)(13), 기준전압선(13)의 각각으로 규정되는 영역이 용량소자C의 실질적인 유전체막(21)로써 사용된다. 이 유전체막(21)은 예를 들면 산화규소막으로 형성된다.
제2전극(23)은 상기 제1전극(7)상에 유전체막(21)을 거쳐서 구성된다. 제2전극(23)은 상기 유전체막(21)과 거의 마찬가지로 워드선(WL)(13). 기준전압선(13)의 각각으로 규정되는 영역이 용량소자C의 실질적인 제2전극(23)으로써 사용된다. 제2전극(23)은 제3층째의 게이트재형성공정에서 형성되고, 예를 들면 단층의 다결정규소막으로 형성된다. 이 다결정규소막으로는 저항값을 저감하는 n형 불순물, 예를 들면 P(또는 As)가 도입된다.
즉, 용량소자C는 구동용MISFETQd1의 게이트전극(7)을 제1전극(7)로 하고, 구동용MISFETQd1의 영역에 배치된 용량소자C와 구동용MISFETQd2의 게이트전극(7)을 제1전극(7)로 하여 구동용MISFETQd2의 영역에 배치된 용량소자C로 구성된다. 이 용량소자C의 제2전극(23)은 다음에 기술하지만, 부하용MISFETQp의 게이트전극(23)으로써도 구성된다. 또, 용량소자C의 제2전극(23)은 부하용MISFETQp의 드레인영역(실제로는 n형채널형성영역(26N))과 전송용MISFETQt의 한쪽의 반도체영역, 구동용MISFETQd의 드레인영역, 구동용MISFETQd의 게이트전극(7)의 각각을 접속하는 도전층(중간도전층 또는 연결용도전층)(23)으로써도 구성된다.
구동용MISFETQd1의 영역에 배치된 한쪽의 용량소자C의 제2전극(23)은 구동용MISFETQd1의 드레인영역(11), 전송용MISFETQt1의 한쪽의 반도체영역(18), 구동용MISFETQd2의 게이트전극(7)의 각각에 접속된다. 이들의 접속은 용량소자C의 제2전극(23)을 구동용MISFETQd1의 게이트길이방향과 일치하는X방향으로 인출한 제2전극(23)과 동일한 층으로 또한 일체로 구성된 도전층(23)으로 실행된다. 도전층(23)은 절연막(유전체막(21)과 동일한 층)(21), 절연막(12) 등을 제거해서 형성된 접속구멍(22)를 통해서 드레인영역(11), 한쪽의 반도체영역(18), 게이트전극(7)의 각각에 접속된다. 마찬가지로, 구동용MISFETQd2의 영역에 배치된 다른쪽의 용량소자C의 제2전극(23)은 구동용MISFETQd2의 드레인영역(11), 전송용MISFETQt2의 한쪽의 반도체영역(18), 구동용MISFETQd1의 게이트전극(7)의 각각에 접속된다.
이들의 접속은 용량소자C의 제2전극(23)을 구동용MISFETQd2의 게이트길이방향과 일치하는 방향으로 인출한 도전층(23)으로 실행된다. 도전층(23)은 접속구멍(22)을 통해서 드레인영역(11), 한쪽의 반도체영역(18), 게이트전극(7)의 각각에 접속된다.
메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서, X방향으로 배열된 메모리셀MC의 용량소자C는 제7도 및 제8b도에 도시한 X1-X3축 또는 X2-X4축에 대해서 제2전극(23)( 및 도전층(23))의 평면형상이 선대칭으로 구성된다. 또, Y방향으로 배열된 메모리셀MC의 용량소자C는 상술한 구동용MISFETQd 및 전송용MISFETQt의 선대칭의 배열과 달리 제2전극(23)의 평면형상이 비선대칭으로 구성된다. 즉, X방향으로 배열된 여러개의 메모리셀MC의 각각의 용량소자C의 제2전극(23)의 배열에 대해서 Y방향에 인접하는 다음 단의 X방향으로 배열된 여러개의 메모리셀MC의 용량소자C는 전단의 제2전극(23)과 마찬가지로 제2전극(23)의 평면형상을 X방향에 선대칭으로 구성함과 동시에 제2전극(23)의 평면형상이 전단의 메모리셀MC의 배열에 대해서 1개의 메모리셀MC만큼 (1메모리셀피치만큼 ) X방향으로 비켜져서 구성된다. 메모리셀어레이MAY에 있어서, 상술한 메모리셀MC의 용량소자C의 제2전극(23)( 및 도전층(23))의 배열은 다음에 기술하지만 주로 제2전극(23)의 상층에 형성되는 전원전압선(Vcc:(26P)) 및 부하용MISFETQp의 평면형상이 Y방향에 대해서 비선대칭으로 구성되므로. 이것으로 결정되어 비선대칭으로 구성된다.
메모리셀MC의 2개의 부하용MISFETQp1, Qp2의 각각은 제6도, 제7도 및 제8b도에 도시한 바와 같이, 구동용MISFETQd의 영역위에 구성된다. 부하용MISFETQp1은 구동용MISFETQd2의 영역위에 구성되고, 부하용MISFETQp2는 구동용 MISFETQd1위에 구성된다. 부하용MISFETQp1, Qp2의 각각은 구동용MISFETQd1, Qd2의 각각의 게이트길이방향과 일치하는 방향으로 게이트길이방향을 거의 직교시켜서 배치된다. 이 부하용MISFETQp1, Qp2의 각각은 주로 n형 채널형성영역(26N), 게이트절연막(24). 게이트전극(23). 소오스영역(26P) 및 드레인영역(26P)로 구성된다.
게이트전극(23)은 용량소자C의 제2전극(제3층째의 게이트재형성공정에서 형성되는 다결정규소막)(23)으로 구성된다. 즉, 구동용MISFETQd1의 영역에 배치된 한쪽의 용량소자C의 제2전극(23)은 부하용MISFETQp2의 게이트전극(23)을 구성한다. 구동용MISFETQd2의 영역에 배치된 다른쪽의 용량소자C의 제2전극(23)은 부하용MISFETQp1의 게이트전극(23)을 구성한다.
게이트절연막(24)는 게이트전극(23)위에 구성된다. 게이트절연막(24)는 예를 들면 산화규소막으로 구성된다.
n형 채널형성영역(26N)은 게이트전극(23)위에 게이트절연막(24)를 거쳐서 구성된다. n형 채널형성영역(26N)은 그 게이트길이방향을 구동용MISFETQd의 게이트폭방향과 일치하는 방향과 거의 일치시켜 배치된다. n형 채널형성영역(26N)은 제4층째의 게이트재형성공정에서 형성되며, 예를 들면 다결정규소막으로 구성된다. 다결정규소막으로는 부하용MISFETQp의 임계값전압을 엔한스멘트형으로 설정하는 n형불순물(예를 들면 P)이 도입된다. 부하용MISFETQp는 동작시(ON동작시), 정보축적노드영역에 전원전압Vcc을 충분히 공급할 수 있어 정보를 안정하게 유지 할 수 있다. 또, 부하용MISFETQp는 비동작시(OFF동각시) 정보축적노드영역으로의 전원전압Vcc의 공급을 거의 확실하게 차단할 수 있으므로, 대기전류가 저감되어 저소비전력화가 도모된다. 이점이 부하용MISFETQp는 부하용 고저항소자에 비해서 다르다(부하용 고저항소자는 항상 미소전류가 흐른다).
소오스영역(26P)는 n형 채널형성영역(26N)의 한쪽의 끝(소오스영역측)에 일체로 구성되며, 또한 동일 도전층으로 형성된 p형 도전층(26P)로 구성된다. 즉, 소오스영역(P형 도전층)(26P)는 제4층째의 게이트재형성공정에서 형성된 다결정규소막으로 형성되며, 다결정규소막으로는 p형 불순물(예를 들면 BF2)이 도입된다. 소오스영역(26P)는 제8b도에 부호(26P)를 붙여서 1점쇄선으로 둘러싸여진 영역내에 있어서 구성된다(일부는 전원전압선(26P)로써 구성된다), 드레인영역(26P)는 n형 채널형성영역(26N)의 다른쪽끝(드레인측)에 일체로 구성되며, 소오스영역(26P)와 마찬가지로 동일 도전층으로 형성된 p형 도전층(26P)로 구성된다. 드레인영역(26P)는 부호(26P)를 붙여서 1점쇄선으로 둘러싸여진 영역내에 있어서 구성된다. 즉, 다음에 기술하는 제조프로세스에 있어서는 1점쇄선으로 둘러싸여진 영역(26P)내에 소오스영역 및 드레인영역(26P)를 형성하는 p형 불순물이 도입되고 그이외의 영역은 n형 채널형성영역(26N)으로써 구성된다.
부하용MISFETQp1의 드레인영역(26P)는 전송용MISFETQt1의 한쪽의 반도체영역, 구동용MISFETQd1의 드레인영역 및 구동용MISFETQd2의 게이트전극(7)에 접속된다. 마찬가지로 부하용MISFETQp2의 드레인영역(26P)는 전송용MISFETQt2의 한쪽의 반도체영역, 구동용MISFETQd2의 드레인영역 및 구동용MISFETQd2의 드레인영역 및 구동용MISFETQd1의 게이트전극(7)에 접속된다. 이들의 접속은 도전층(23)을 거쳐서 실행된다.
또, 부하용MISFETQp의 드레인영역(26P)는 n형 채널형성영역(26N)을 거쳐서 게이트전극(23)에서 격리된다. 즉, 부하용MISFETQp는 게이트전극(23)과 드레인영역(26P)가 중첩되지 않고 격리된다. 즉, 부하용MISFETQp의 드레인영역(26P)측은 오프세트구조로 구성된다. 이 오프세트구조의 부하용MISFETQp는 n형 채널형성영역(26N)과 드레인영역(26P)사이의 브레이크다운내압을 향상시킬 수 있다. 즉, 이 오프세트구조는 드레인영역(26P)와 게이트전극(23)에 의해서 차지가 유기되는 n형 채널형성영역(26N)을 격리하는 것에 의해서 드레인영역(26P)와 n형 채널형성영역(26N)의 pn접합부의 브레이크다운내압을 향상시킬 수 있다. 본실시예의 경우 부하용MISFETQp는 약0.6mm 또는 그 이상의 치수의 오프세트치수(격리치수)로 구성된다.
도전층(23)은 상술한 바와 같이 용량소자C의 제2전극(23)을 인출해서 구성된다(제3층째의 게이트재형성공정에서 형성된 다결정규소막). 도전층(23)은 부하용MISFETQp의 게이트전극(23)과 동일 도전층으로 형성된다. 이 도전층(23)은 층간절연막(24)에 형성된 접속구멍(25)를 통해서 상층의 부하용MISFETQp의 p형 드레인영역(26P)에 접속된다. 또, 상술한 바와 같이 도전층(23)은 접속구멍(22)을 통해서 전송용MISFETQt의 한쪽의 반도체영역, 구동용MISFETQd의 드레인영역 및 게이트전극(7)에 접속된다. 이와 같이 구성되는 도전층(23)은 도전층(23)의 막두께 및 도전층(23)의 위쪽의 접속구멍(25)의 위치와 아래쪽의 접속구멍(22)의 위치사이의 치수에 해당하는 만큼 부하용MISFETQp의 드레인영역(26P)의 다른쪽끝, 전송용MISFETQt의 한쪽의 반도체영역(18) 및 구동용MISFETQd의 드레인영역(11)의 각각의 사이를 격리시킬 수 있다. 도전층(23)은 n형 불순물이 도입된 다결정규소막으로 형성되므로, p형 드레인영역(26P)를 형성하는 p형 불순물의 한쪽의 반도체영역(18), 드레인영멱(11)의 각각으로의 확산거리를 도전층(23)으로 증가시킬 수 있다. 즉, 도전층(23)은 전송용MISFETQt, 구동용MISFETQd의 각각의 채널형성영역에 부하용MISFETQp의 드레인영역(26P)의 p형 불순물이 확산되는 것을 저감하여 전송용MISFETQt, 구동용MISFETQd의 각각의 임계값전압의 변동을 방지할 수 있다. 도전층(23)은 부하용MISFETQp의 게이트전극(23), 용량소자C의 제2전극(23) 또는 그것에서 인출된 도전층(23)과 동일 도전층(동일 제조공정)으로 형성되므로. 제조상 도전층수를 저감할 수 있으며, 또 제조프로세스의 제조공정수를 저감할 수 있다.
제6도, 제7도 및 제8b도에 도시한 바와 같이, 부하용MISFETQp의 소오스영역(p형 도전층(26P))에는 전원전압선(Vcc)(26P)가 접속된다. 전원전압선(26P)는 소오스영역인 p형 도전층(26P)와 일체로 구성되며, 또한 동일 도전층으로 구성된다. 즉, 전원전압선(26P)는 제4층째의 게이트재형성공정에서 형성된 다결정규소막으로 형성되고, 이 다결정규소막으로는 저항값을 저감하는 p형 불순물(예를 들면 BF2)이 도입된다.
전원전압선(Vcc)(26P)는 메모리셀MC내에 2개 배치된다. 이 2개의 전원전압선(26P)는 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서 서로 격리되며, 또한 동일한 X방향과 거의 평행하게 연장한다. 메모리셀MC에 배치된 한쪽의 전원전압선(26P)는 부하용MISFETQp2의 소오스영역과 일체로 구성되고, 제1워드선(WL1)(13)위를 그연장방향과 일치하는 방향에 따라서 연장한다. 다른쪽의 전원전압선(26P)는 부하용MISFETQp1의 소오스영역과 일체로 구성되고 제2워드선(WL2)(13)위를 그연장방향과 일치하는 방향에 따라서 연장한다.
제7도 및 제8b도에 도시한 바와 같이, 메모리셀MC에 있어서 한쪽의 전원전압선(26P)는 X방향의 연장함과 동시에 전송용 MISFETQt1의 다른쪽의 반도체영역(18)과 상보성데이타선DL의 제1데이타선(DL1:33)의 접속부분 (다음에 기술하는 중간도전층(29))을 Y방향의 우회한다. 즉, 한쪽의 전원전압선(26P)는 메모리셀MC의 부하용MISFETQp1과 접속부분 사이를 통과하지 않고, 이 접속부분과 Y방향에 인접하는(제8b도중 위쪽에 배치된) 다른 메모리셀MC의 부하용MISFETQp1사이를 통과하여 우회한다. 또. 한쪽의 전원전압선(26P)는 Y방향에 인접하는(제8b도중 위쪽에 배치된) 다른 메모리셀MC의 한쪽의 전원전압선(26P)와 겸용된다. 다른쪽의 전원전압선(26P)는 마찬가지로 X방향으로 연장함과 동시에 전송용MISFETQt2의 다른쪽의 반도체영역(18)과 상보성데이타선DL의 제2데이타선(DL2:33)의 접속부분 (다음에 기술하는 중간도전층(29))을 Y방향의 우회한다. 다른쪽의 전원전압선(26P)는 메모리셀MC의 부하용MISFETQp2와 접속부분 사이를 우회하고, 이 접속부분과 Y방향으로 인접하는(제8b도중 아래쪽에 배치된)다른 메모리셀MC의 부하용MISFETQp2사이는 통과하지 않는다. 또, 마찬가지로 다른쪽의 전원전압선(26P)는 Y방향에 인접하는(제8b도중 위쪽에 배치된)다른 메모리셀MC의 다른쪽의 전원전압선(26P)와 겸용된다. 즉, 1개의 메모리셀MC에는 2개의 전원전압선(26P)가 배치되지만, 이 2개의 전원전압선(26P)의 각각은 Y방향의 상하에 인접하는 다른 메모리셀MC의 각각의 전원전압선(26P)와 겸용되므로. 1개의 메모리셀MC에는 실질적으로 1개의 전원전압선(26P)가 배치되게 된다.
메모리셀MC에 배치된2개의 전원전압선(26P)는 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서, 제8b도에 도시한 X1-X3축 또는 X2-X4축에 대해서 평면형상이 X방향에 선대칭으로 구성된다. 또, 메모리셀MC에 배치된 2개의 전원전압선(26P)는 상술한 구동용 MISFETQd 및 전송용MISFETQt의 선대칭의 배열과 다르며, 또한 용량소자C의 제2전극(23)의 배열과 마찬가지로 평면형상이 Y방향에 비선대칭으로 구성된다. 즉. X방향으로 배열된 여러개의 메모리셀MC을 연장하는 전원전압선(26P)의 평면형상에 대해서 Y방향에 인접하는 다음단의 X방향으로 배열된메모리셀MC을 연장하는 전원전압선(26P)는 전단의 메모리셀MC를 연장하는 전원전압선(26P)와 마찬가지로 X방향에 선대칭으로 구성됨과 동시에 전단의 메모리셀MC를 연장하는 전원전압선(26P)에 대해서 1개의 메모리셀MC만큼 (1메모리셀피치) 열방향으로 비켜져서 구성된다. 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서, 전원전압선(26P)의 전송용MISFETQt의 다른쪽의 반도체영역과 상보성데이타선DL의 접속부분(중간도전층(29))의 우회는 동일Y방향인 위쪽에서 모두 실행된다.
상술한 메모리셀MC이에 배치된 용량소자C중 구동용MISFETQd1위에 배치된 용량소자C의 제2전극(23)( 및 도전층(23))은 제8b도에 도시한 바와 같이한쪽의 전원전압선(26P)을 접속부분(중간도전층29))에 있어서, 위쪽의 다른 메모리셀MC로 우회시켜 접속부분과 부하용MISFETQp1사이의 격리치수를 축소하고 있으므로. 이 축소한 치수에 해당하는 만큼 메모리셀MC의 평면형상이 죽소된다. 또, 메모리셀MC 구동용MISFETQd2위에 배치된 용량소자C의 제2전극(23)(및 도전층(23))은 다른쪽의 전원전압선(26P)를 접속부분(중간도전층29))에 있어서, 이 메모리셀MC내로 우회시켜 접속부분과 부하용MISFETQp2사이에 다른쪽의 전원전압선(26P)을 통과시킴으로, 이 다른쪽의 전원전압선(26P)의 통과에 해당하는 만큼 메모리셀MC의 평면형상이 증대한다. 즉,전원전압선(26P)는 집적도를 향상시킬 목적으로 메모리셀MC위를 반드시 연장(메모리셀MC의 점유면적을 이용한다)하므로, 이 전원전압선(26P)가 메모리셀MC위를 우회하는 쪽인 구동용MISFETQd2위에 배치된 용량소자C의 제2전극(23)( 및 도전층(23))의 평면형상을 기준으로 한 경우, 구동용MISFETQd1위에 배치된 용량소자C의 제2전극(23)(및도전층(23))의 평면형상 전원전압선(26P)가 메모리셀MC위를 우회하지 않으므로 축소된다. 따라서, 메모리셀MC의 용량소자C의 제2전극(23)( 및 도전층(23))은 X방향(X1-X2축 또는 X 3-X4축)에 선대칭으로 배치한 경우에는 구동용MISFETQd2위에 배치되는 제2전극(23)의 평면형상으로 모든 (구동용MISFETQd1위의 )제2전극(23)의 평면형상이 결정되어 메모리셀MC의 점유면적이 증대하지만 상술한 바와 같이.전원전압선(26P)는 Y방향에 비선대칭으로 배치되는 것에 의해 구동용MISFETQd1위의 제2전극(23)의 평면형상이 축소되고. 이 축소된만큼 메모리셀MC의 점유면적을 축소할 수 있다.
메모리셀MC의 전송용MISFETQt의 다른쪽의 반도체영역(18)은 제6도 및 제7도에 도시한 바와 같이. 상보성데이타선(DL)(33)에 접속된다. 메모리셀MC의 한쪽의 전송용MISFETQt1는 상보성데이타선(33)의 제1데이타선(DL1)에 접속된다. 다른쪽의 전송용MISFETQt2는 상보성데이타선(33)의 제2데이타선(DL2)에 접속된다. 이 전송용MISFETQt의 다른쪽의 반도체영역, 상보성데이타선(33)의 각각의 접속은 하층쪽에서 상층쪽으로 향해서 순차로 적층된 중간도전층(23),(29)의 각각을 거쳐서 실행된다.
중간 도전층(23)은 제6도,제7도 및 제8b도에 도시한 바와 같이, 층간절연막(21)위에 구성된다. 이 중간도전층(23)의 일부는 사이드월스페이서 (16)으로 규정된 영역내에 있어서. 층간절연막(21)에 형성된 접속구멍(22)를 통해서 전송용MISFETQt의 다른쪽의 반도체영역(18)에 접속된다. 접속구멍(22)는 사이드월스페이서 (16)으로 규정되는 영역보다도 큰(게이트전극(12)쪽으로 큰) 열린구멍사이즈로 구성된다. 사이드월스페이서 (16)은 상술한 바와 같이 전송용MISFETQt의 게이트전극(12)의 측벽에 그것에 대해서 자기정합적으로 형성된다. 즉, 중간도전층(23)의 일부는 사이드월스페이서(16)으로 결정된 위치에 또한 그것에 대해서 자기정합으로 전송용MISFETQt의 다른쪽의 반도체영역에 접속된다. 중간도전층(23)의 다른 부는 적어도 이중간도전층(23)과 상층의 중간도전층(29)의 제조프로세스의 마스크맞춤 여유치수에 해당하는 만큼 층간절연막(21)위로 인출된다. 이 중간도전층(23)은 전송용MISFETQt의 다른쪽의 반도체영역, 중간도전층(23)의 각각에 제조프로세스의 마스크맞춤어긋남이 발생하는 경우에도 이마스크맞춤어긋남을 흡수하여 전송용MISFETQt의 다른쪽의 반도체영역에 그것에 대해서 자기 정합으로 중간도전층(23)을 외관상 접속할 수 있다.
중간도전층(23)은 부하용MISFETQp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23)의 각각과 동일 도전층으로 구성된다. 즉, 제3층째의 게이트재형성공정에서 형성되는 다결정규소막으로 형성되고, 이 다결정규소막으로는 저항값을 저감하는 n형 불순물이 도입된다.
중간도전층(29)는 제6도 및 제7도에 도시한 바와 같이, 층간절연막(27)위에 구성된다. 중간도전층(29)의 한쪽끝은 층간절연막(27)에 형성된 접속구멍(28)을 통해서 중간도전층(23)에 접속된다. 이 중간도전층(23)은 상술한 바와 같이 전송용MISFETQt의 다른쪽의 반도체영역에 접속된다. 중간도전층(29)의 다른쪽끝은 X방향으로 인출되고, 층간절연막(30)에 형섭된 접속구멍(31)을 통해서 상보성데이타선(33)에 접속된다.
전송용MISFETQt1의 다른쪽의 반도체영역에 한쪽끝이 접속되는 중간도전층(29)는 전송용MISFETQt2의 다른쪽의 반도체영역위를 Y방향으로 연장하는 상보성데이타선(33)중의 제1데이타선(DL1)(33)아래까지 X방향으로 인출되고, 이인출된 영역에 있어서 제1데이타선(33)에 접속된다. 마찬가지로 전송용MISFETQt2의 다른쪽의 반도체영역에 한쪽끝이 접속되는 중간도전층(29)는 전송용MISFETQt1의 다른쪽의 반도체영역위를 Y방향으로 연장하는 상보성데이타선(33)중의 제2데이타선(DL2)(33)아래까지 X방향으로 인출되고, 이 인출된 영역에 있어서 제2데이타선(33)에 접속된다. 즉, 중간도전층(29)는 메모리셀MC의 전송용MISFETQt1, Qt2의 각각과 그것과 X방향에 있어서 반전위치로 연장하는 제1데이타선(33). 제2데이타선(33)의 각각을 접속하는 교차배선구조를 구성한다.
중간도전층(29)는 그형성방법에 대해서 다음에 기술하지만, 제조프로세스의 제1층째의 금속재형성공정에서 형성된 고융점금속막, 예를 들면 W막으로 형성된다. 이W막은 다결정규소막. 고융점금속규화막의 각각에 비해서 비저항값이 작다.
이중간도전층(29)의 바닥으로 되는 층간절연막(27)은 제6도에 도시한 바와 같이, 산화규소막(27A), BPSG(Boron-doped Phospho-Silicate Glass)막(27B)의 각각을 순차로 적층한 복합막으로 구성된다. 층간절연막(27)의 상층의 BPSG막(27B)는 글라스플로우가 실시되어 표면에 평탄화처리가 실시된다.
층간절연막(30)은 제6도에 도시한 바와 같이, 퇴적형의 산화규소막(30A). 도포형의 산화규소막(30B), 퇴적형의 산화규소막(30C)의 각각을 순차로 적층한 3층의적층구조로 구성된다. 하층의 산화규소막(30A). 상층의 산화규소막(30C)을 각각은 다음에 기술하지만, 테트라에톡시실란(TEOS: Tetra Ethoxy Silane)가스를 가스원으로 하는 플라즈마CVD(Chemical Vapor Depostion)법으로 퇴적된다. 하층의 산화규소막(30A)는 바닥의 단차형상에 따라서 균일한 막두께로 퇴적되고, 특히 바닥의 단차형상의 오목부분에 있어서, 이 오목부분의 위쪽에서 오버행형상이 발생하기 어렵다. 즉, 하층의 산화규소막(30A)는 오버행형상에 따르는 공동의 발생의 저감할 수 있다. 중간층의 산화규소막(30B)는 스핀온글라스(Spin On Glass)법으로 도포되고, 베이크처리가 실시된후 전면에칭(에치백)된다. 이 중간층의 산화규소막(30B)는 하층의 산화규소막(30A)의 표면의 단차형상부분에 집중적으로 형성(잔존)되어 층간절연막(30)의 표면의 평탄화를 도모할 수 있다. 중간층의 산화규소막(30B)는 기본적으로 상술한 중간도전층(29)와 상보성데이타선(33)을 접속하는 접속구멍(31)의 영역을 제외한 하층의 산화규소막(30A)의 표면상의 단차부분에 형성된다. 즉. 중간층의 산화규소막(30B)가 함유하는 수분에 따르는 상보성데이타선(알루미늄합금)(33)의 부식을 방지할 수 있다. 상층의 산화규소막(30C)는 중간층인 산화규소막(30B)의 표면을 피복하여 이 산화규소막(30B)의 막질의 저하를 방치할 수 있다. 상보성데이타선(DL)(33)는 제6도에 도시한 바와 같이, 층간절연막(30)위에 구성된다. 이 상보성데이타선(33)은 접속구멍(31)을 통해서 중간도전층(29)의 인출된 부분에 접속된다. 상보성데이타선(33)은 제조프로세스의 제2층째의 금속재형성공정에서 형성된다. 상보성데이타선(33)은 하층의 금속막(33A). 중간층의 알루미늄합금막(33B), 상층의 금속막(33C)의 각각을 순차로 적층한 3층의 적층구조로 구성된다. 하층의 금속막(33A)는 기본적으로 전송용MISFETQt의 다른쪽의 반도체영역(18)이나 중간도전층(23)의 규소(Si), 중간층의 알루미늄합금막(33B)의 알루미늄(A1)의 각각의 상호확산을 방지하여 소위 얼로이스파이크를 방지하는 장벽금속막으로써 형성한다. 하층의 금속막(33A)는 예를 들면 TiW으로 형성한다. 중간층의 알루미늄합금막(33B)는 다결정규소막, 고융점금속막, 고융점금속규화막의 각각에 비해서 비저항값이 작다. 알루미늄합금막(33B)는 Cu,Si의 적어도 어느 한쪽이 첨가된 알루미늄으로 구성된다. Cu는 기본적으로 전자이동내압을 향상시킬 수 있는 작용을 한다. Si는 기본적으로 얼로이스파이크를 방지할 수 있는 작용을 한다. 상층의 금속막(33C)는 기본적으로 중간층의 알루미늄합금막(33B)의 알루미늄힐록현상을 방지하는 것을 목적으로 해서 구성된다. 또, 상층의 금속막(33C)는 포토리조그래피기술로 패터닝할 때의 노출공정에 있어서, 중간층의 알루미늄합금막(33B)의 표면의 반사율을 저감하여 회절현상(halation)을 방지할 목적으로 형성된다.
또, 상보성데이타선(33)은 알루미늄합금막(33B)를 알루미늄막으로 또는 하층의 금속막(33A)를 폐지해서 단층의 알루미늄합금막으로 구성해도 좋다.
상보성데이타선(33)은 제7도에 도시한 바와 같이 메모리셀MC위를 Y방향으로 연장한다. 상보성데이타선(33)중 한쪽의 제1데이타선(DL1)(33)은 메모리셀MC의 구동용MISFETQd1, 전송용MISFETQt2 및 부하용MISFETQp2위를 Y방향으로 연장한다. 다른쪽의 제2데이타선(DL2)(33)은 메모리셀MC의 구동용MISFETQd2, 전송용MISFETQt1 및 부하용MISFETQp1위를 Y방향으로 연장한다. 즉, 상보성데이타선(33)의 제1데이타선(33), 제2데이타선(33)의 각각은 서로 격리되며, 또한 거의 평행하게 Y방향으로 연장한다.
상기 제7도에 도시한 바와 같이, 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY에 있어서, X방향으로 배열된 메모리셀MC의 상보성데이타선(33)의 평면형상은 X1-X3축 또는 X2-X4축에 대해서 선대칭으로 배치된다. Y방향으로 배열된 메모리셀MC의 상보성데이타선(33)의 평면형상은 X1-X2축 또는 X3-X4축에 대해서 선대칭으로 배치된다.
메모리셀MC위에는 제6도 및 제7도에 도시한 바와 같이 메인워드선(MWL)(29) 및 서브워드선(SWL1)(29)가 배치된다. 메인워드선(29), 서브워드선(29)의 각각은 동일 도전층(제1층째의 금속재형성공정에서 형성되는 고융점금속막)으로 구성되고, 중간도전층(29)와 동일 도전층으로 구성된다. 즉, 메인워드선(29), 서브워드선(29)의 각각은 워드선(WL)(13)과 상보성데이타선(33)사이의 층으로 구성된다. 메인워드선(29), 서브워드선(29)의 각각은 메모리셀MC의 전송용MISFETQt1에 접속되는 중간도전층(29)와 전송용MISFETQt2에 접속되는 중간도전층(29)사이에 배치된다. 메인워드선(29), 서브워드선(29)의 각각은 서로 격리되며, 또한 메모리셀어레이MAY을 거의 평행하게 X방향으로 연장한다.
제2b도 및 제3도에 도시한 바와 같이, 메인워드선(29)는 Y방향으로 배열된4개(4bit)의 메모리셀MC마다 1개 배치된다. 1개의 메인워드선(29)는 제2a도에 도시한 메모리블럭MB의 4개의 메모리매트MM의 합계 16개의 메모리셀어레이MAY위를 연장하므로, 저항값을 저감할 목적으로 서브워드선(29) 에 비해서 배선폭치수가 굵게 구성된다.
서브워드선(SWL1)(29)는 제2b도 및 제3도에 도시한 바와 같이, 메모리매트MM의 워드드라이버회로WDR에 근접하는 쪽에 배치된 메모리셀MAY에 있어서. Y방향으로 배열된1괘의 메모리셀MC마다 1개 배치된다. 서브워드선(29)는 1개의 메모리셀어레이MAY을 연장하는 정도의 길이로 메인워드선(29)에 비해서 연장하는 길이가 짧으므로. 메이워드선(29)에 비해서 배선폭치수가 가늘게 구성된다. 제6도 및 제7도에 도시한 바와 같이 메인워드선(29), 서브워드선(29)의 각각은 메모리셀MC에 접속되는 기준전압선(Vss)(13)을 워드선(WL)(13)과 동일 도전층으로 구성하고, 이 기준전압선(13)을 연장시키고 있던 도전층을 빈영역으로 했으므로, 이 빈영역(2개의 배선을 배치할 수 있을 정도의 영역)을 이용해서 배치된다. 즉, 메모리셀MC는 워드선(WL)(13) 및 기준전압선(13)외에 X방향으로 디바이디드워드라인방식에서 사용하는 메인워드선(29) 및 더블워드라인방식에서 사용하는 서브워드선(29)의 2개의 워드선의 연장할 수 있다.
메모리셀MC의 상보성데이타선(33)위를 포함하는 기판전면(외부단자BP의 영역은 제외)에는 제6도 도시한 바와 같이 최종비활성화막(최종보호막)(34)가 구성된다. 이 최종비활성화막(34)는 그 제조를 상세하게 나타내지 않지만, 산화규소막, 질화규소막, 수지막의 각각을 순차로 적층한 3층의 적층구조로 구성된다.
최종비활성화막(34)의 하층의 산화규소막은 또 3층의 적층구조로 구성되고. 층간절연막(30)과 동일한 구조로 구성된다. 즉, 하층의 산화규소막은 테트라에톡시실란가스를 가스원으로 하는 CVD법으로 퇴적된 산화규소막, 도포후에 에칭이 실시된 산화규소막, 테트라에톡시실린가스를 가스원으로 하는 CVD법으로 퇴적된 산화규소막의 각각으로 형성된다. 즉, 하층의 산화규소막은 표면의 평탄화를 도모하여 상층의 질화규소막에 공동이 발생하는 것을 방지한다. 중간층의 질화규소막은 플라즈마CVD법으로 형성된다. 이 중간층의 질화규소막은 내습성을 향상시키는 작용을 한다. 상층의 수지막은 예를 들면 폴리이미드계 수지로 형성된다. 이 수지막은 수지봉지형 반도체장치의 수지봉지부에 미량으로 함유되는 방사성원소에서 방출되는 α선을 차폐하여 SRAM의 α선의 소프트에러내압을 향상시킬 수 있다. 또, 수지막은 수지봉지부에 함유되는 첨가제에 의해 최종비활성화막(34) 등의 층간막에 균열이 발생하는 것을 방지한다.
다음에 SRAM의 메모리블럭MB, 메모리매트MM, 메모리셀어레이MAY, 서브메모리셀어레이SMAY의 각각의 주변영역(끝부)에 배치된 메모리셀MC의 구조 및 그 주변구조에 대해서 설명한다.
우선, 제2a도 도시한 SRAM의 좌측에 배치된 메모리블럭MB1의 왼쪽아래끝부, 즉 제2a도에 도시한 메모리매트MM의 가장 좌측에 배치된 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY의 왼쪽아래끝부, 제1도중, 제2b도중의 각각에 있어서 부호A를 붙여 점선으로 둘러싸인 A영역에 대해서 설명한다. 이 A영역의 메모리셀MC의 구조 및 그 주변구조는 제9도(A영역의 확대평면도) 및 제10도(A영역의 평면도)에 도시한다. 제9도중 제9a도에 소자분리절연막(4)로 주위의 형상이 규정된 활성영역의 평면형상을 도시한다. 제9b도에 활성영역에 중첩된 구동용MISFETQd의 평면형상을 도시한다. 제9c도에 활성영역 및 구동용MISFETQd에 중첩된 전송용MISFETQt의 평면형상을 도시한다. 제10도중 제10a도에 소자분리절연막(4)로 주위의 형상이 규정된 활성영역의 평면형상을 도시한다. 제10b도에 활성영역에 중첩된 구동용MISFETQd 및 전송용MISFETQt의 평면형상을 도시한다. 제10c도에 활성영역에 중첩된 용량소자C 및 부하용MISFETQp의 평면형상을 도시한다. 제10d도에 활성영역에 중첩된서브워드선(SWL)(29). 메인워드선(MWL)(29) 및 상보성데이타선(DL)(33)의 평면형상을 도시한다. 제10e도는 제10d도에 있어서 가드링영역P-GR위의 기준전압선(33), 전원전압선(33)을 생략한 도면이다.
제9a도 및 제10a도에 도시한 바와 같이, 메모리셀어레이MAY 또는 서브메모리셀어레이SMAY의 중앙영역에 있어서, X방향 및 Y방향에 인접하는 4개의 메모리셀MC의 일부의 활성영역은 일체로 구성되고, 평면형상이 링형상으로 구성된다. 구체적으로는 제9a도 및 제10a도에 부호MC2을 붙여서 나타낸 메모리셀MC2를 중심으로 해서 이 메모리셀MC2, 그 우측에 인접하는 메모리셀MC, 이들 2개의 메모리셀MC의 아래쪽에 인접하는 2개의 메모리셀MC, 합계 4개의 메모리셀MC에 있어서, 4개의 메모리셀MC의 각각 한쪽의 전송용MISFETQt 및 한쪽의 구동용MISFETQd, 합계4개의 전송용MISFETQt 및 4개의 구동용MISFETQd의 활성영역은 일체로 구성되어 링형상의 활성영역이 구성된다(제9a도에 있어서 점선으로 표시한 영역).
즉, 4개의 전송용MISFETQt, 4개의 구동용MISFETQd의 각각(합계8개의 MISFET)은 서로 대향하는 소오스영역 또는 드레인영역을 일체로 구성하여 전기적으로도 직렬접속된 링형상으로 구성된다. 즉, X방향, Y방향의 각각에 인접하는 4개의 메모리셀MC에 있어서, 메모리셀MC의 한쪽의 전송용MISFETQt 및 구동용MISFETQd로 구성되는 한쪽의 L자형상의 활성영역을 서로 연속시키며, 또한, 활성영역이 연장하는 방향(직렬로 접속된 여러개의 MISFET의 게이트길이방향과 일치하는 방향)에 끝이 없이활성영역의 패턴이 닫히는 링형상으로 구성된다. 링형상의 활성영역의 서로 대향하는 내부틀쪽, 외부틀쪽의 각각(전송용MISFETQt ,구동용MISFETQd의 게이트폭을 규정하는 영역)은 소자분리절연막(4) 및 p형 채널스토퍼영역(5)로 규정된다. 4개의 메모리셀MC의 각각의 전송용MISFETQt는 게이트길이방향을 Y방향과 일치시키고, 구동용MISFETQd는 게이트길이방향을 X방향과 일치시키고 있으므로, 링형상은 원형상이나 타원형상보다도 정사각형 (장방형상)에 가까운 평면형상으로 구성된다.
링형상으로 구성된 활성영역은 X방향(전송용MISFETQt의 게이트폭방향또는 구동용MISFETQd의 게이트길이방향과 일치하는 방향)으로 동일형상이며, 또한 동일 피치로 여러개 배열된다. 이 X방향에 인접하는 여러개의 링형상의 활성영역의 각각의 사이는 소자분리절연막(4)( 및 p형 채널스토퍼영역(5))가 배치되어 전기적으로 분리된다. 링형상의 활성영역의 Y방향(전송용MISFETQt의 게이트길이방향 또는 구동용MISFETQd의 게이트폭방향과 일치하는 방향)에 인접하는 다음단의 링형상의 활성영역은 전단의 배열과 마찬가지로 X방향으로 동일 형상이며, 또한 동일피치로 여러개 배열됨과 동시에 전단의 배열에 대해서 X방향으로 1/2피치만큼 비켜져서 배열된다. 즉, 링형상의 활성영역은 제9a도 및 제10a도에 도시한 바와 같이, 메모리셀어레이MAY(또는 서브메모리셀어레이SMAY)에 있어서 지그재그형상으로 주기성을 확보하여 배열된다.
제9a도 및 제10a도에 도시한 바와 같이, 메모리셀어레이MAY(또 서브메모리셀어레이SMAY)의 끝, 즉 메모리셀어레이MAY의 왼쪽아래의 끝부로써 메모리셀어레이MAY의 바깥둘레주위에 배치된 가드링영역P-GR에 근접하는 영역에 있어서는 링형상의 활성영역의 배열의 주기성의 흐트러짐을 완화시키는 배치가 실시된다.
제9a도 및 제10a도에 도시한 바와 같이, 메모리셀어레이MAY에 있어서 , X방향, Y방향의 각각에 배열된 여러개의 메모리셀MC중 각각의 어느 배열방향에 있어서도 끝부로 되는 위치(왼쪽아래끝부)에는 메모리셀MC1이 배치된다. 이 메모리셀MC1은 메모리셀어레이MAY의 중앙영역에 배열된 링형상의 활성영역의 위쪽 1/2이 존재하는 거의 1/2의 반원형상의 활성영역의 좌측 1/2, 좌측 1/2이 존재하는 거의 1/2의 반원형상의 활성영역의 아래쪽1/2의 각각에 전송용MISFETQt 및 주동용MISFET가 배치된다.
이 메모리셀MC1의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역, 특히 그 게이트폭L1은 제9a도, 제10a도 및 제15도(제10도의 Ⅱ-Ⅱ절단선으로 자른 단면도)에 도시한 바와 같이 소자분리절연막(4)( 및 p형 채널스토퍼영역(5))로 규정된다. 마찬가지로 메모리셀MC1의 한쪽의 전송용MISFETQt1이 배치되는 활성영역, 특히 그 게이트폭L2는 소자분리절연막(4)로 규정된다. 이 메모리셀MC12의 한쪽의 전송용MISFETQt1의 게이트폭L2, 다른쪽의 전송용MISFETQt2의 게이트폭L1의 각각은 기본적으로 동일치수로 구성된다(메모리섹MC1내의 2개의 전송용MISFETQt의 게이트폭은 동일치수로 구성된다).
또, 메모리셀MC1의 한쪽의 전송용MISFETQt1의 게이트폭L2, 다른쪽의 전송용MISFETQt2의 게이트폭L1의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것(예를 들면 MC2의 게이트폭L1)과 마찬가지로 동일치수로 구성된다(메모리셀MC1 및 다른 메모리셀MC의 각각의 전송용MISFETQt의 게이트폭은 모두 동일치수로 구성된다). 즉, 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 전송용MISFETQt의 게이트폭은 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와의 사이에 있어서도 동일치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 링형상의 활성영역의 외부틀쪽에 위치(다른쪽의 전송용MISFETQt2와 가드링P-GR사이에 위치)하는 소자분리절연막(4)의 X방향과 일치하는 방향의 폭치수L3은 한쪽의 전송용MISFETQt1의 게이트폭L2를 규정하는 동일 위치의 소자분리절연막(4)의 폭치수L4와 동일치수로 구성된다. 즉, 메모리셀MC1내의 2개의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 동일치수로 구성된다. 또, 메모리셀MC1의 한쪽의 전송용MISFETQt1의 게이트폭L2을 규정하는 소자분리절연막(4)의 폭치수L4, 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)의 폭치수L3의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것과 마찬가지로 동일치수로 구성된다. 즉, 메모리셀MC1 및 다른 메모리셀MC의 각각의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 모두 동일치수로 구성된다. 즉, 마찬가지로 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와 의 사이에 있어서도 동일치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)의 폭치수지 L3은 이 소자분리절연막(4)와 가드링영역P-GR사이에 활성영역(더미활성영역, 제9a도에 있어서 일부를 점선으로 표시한 영역)(4D1)을 배치하고, 다른 소자분리절연막(4)의 폭치수L4등과 동일치수로 구성된다. 이 활성영역(4D1)은 X방향과 일치하는 방향으로 치수L5을 갖는다. 즉, 표현을 바꾸면, 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)의 폭치수L3은 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 부분과 가드링영역P-GR사이의 치수(소자분리절연막(4)의 폭치수L3에 활성영역(4D1)의 치수L5을 가산한 치수)에 비해서 작게 구성된다.
소자분리절연막(4)와 가드링영역P-GR사이에 배치된 활성영역(4D1)은 그 평면형상(윤곽)이 메모리셀MC1의 다른 쪽의 전송용MISFETQt2 및 다른쪽의 구동용MISFETQd2가 배치되는 활성영역(L자형상)의 평면형상에 대해서 X방향에 선대칭으로 배치된 형상과 동일 형상 또는 그 일부의 형상으로 구성된다. 즉, 활성영역(4D1)은 메모리셀어레이MAY의 중앙영역에 배열되는 여러개의 메모리셀MC의 활성영역의 형상의 주기성을 메모리셀어레이MAY의 끝부에서 확보할 수 있다.
제9a도에 도시한 메모리셀MC1의 한쪽의 전송용MISFETQt1의 게이트폭L2을 규정하는 링형상의 활성영역의 내부틀쪽에 위치하는 (한쪽의 전송용MISFETQt1과 가드링P-GR사이에 위치하는) 소자분리절연막(4)의 X방향과 일치하는 방향의 폭치수L12는 이 소자분리절연막(4)의 X방향과 일치하는 방향의 치수가 가드링영역P-GR측으로 연장되고, 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 동일 위치의 소자분리절연막(4)의 폭치수L13과 동일치수로 구성된다. 즉, 메모리셀MC내의 2개의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 동일치수로 구성된다. 또, 메모리셀MC1의 한쪽의 전송용MISFETQt의 게이트폭L2를 규정하는 소자분리절연막(4)의 폭치수L12, 다른 쪽의 전송용MISFETQt2 게이트폭L1을 규정하는 소자분리절연막(4)의 폭치수L13의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것과 마찬가지로 동일치수로 구성된다. 즉, 메모리셀MC1 및 다른 메모리셀MC의 각각의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 모두 동일 치수로 구성된다. 즉, 마찬가지로 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 전송용MISFETQt의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와의 사이에 있어서도 동일 치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
한편, 메모리셀MC1의 다른쪽의 구동용MISFETQd2가 배치되는 활성영역에 그 게이트폭L6은 제9a도 및 제10a도에 도시한 바와 같이 소자분리절연막(4)( 및 p형 채널스토퍼영역(5))로 규정된다. 마찬가지로 메모리셀MC1의 한쪽의 구동용MISFETQd1이 배치되는 활성영역, 특히 그 게이트폭L7은 소자분리절연막(4)로 규정된다. 이 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트폭L7, 다른쪽의 구동용MISFETQd2의 게이트폭L6의 각각은 기본적으로 동일치수로 구성된다(메모리셀MC1내의 2개의 구동용MISFETQd의 게이트폭은 동일 치수로 구성된다).
또, 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트폭L5, 다른쪽의 구동용MISFETQd2의 게이트폭L6의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것과 마찬가지로 동일치수로 구성된다(메모리셀MC1 및 다른 메모리셀MC의 각각의 구동용MISFETQd의 게이트폭은 모두 동일치수로 구성된다). 즉, 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 구동용MISFETQd의 게이트폭은 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와의 사이에 있어서도 동일치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 링형상의 활성영역의 내부틀쪽에 위치하는 (다른쪽의 구동용MISFETQd2와 가드링영역P-GR사이에 위치하는 )소자분리절연막(4)의 Y방향과 일치하는 방향의 폭치수L8은 한쪽의 구동용MISFETQd1의 게이트폭L7을 규정하는 동일위치의 소자분리절연막(4)의 폭치수L9와 동일치수로 구성된다. 즉, 메모리셀MC1내의 2개의 구동용MISFETQd의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 동일치수로 구성된다. 또, 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트폭L7을 규정하는 소자분리절연막(4)의 폭치수L9, 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4)의 폭치수L8의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것과 마찬가지로 동일치수로 구성된다. 즉, 메모리셀MC1 및 다른 메모리셀MC의 각각의 구동용MISFETQd의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 모두 동일치수로 구성된다. 즉, 마찬가지로 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 구동용MISFETQd의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수는 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와의 사이에 있어서도 동일치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
메모리셀MC1의 다른 쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4)의 폭치수L8은 이소자분리절연막(4)와 가드링영역P-GR사이에 활성영역(더미활성영역, 제9a도에 있어서 일부를 점선으로 나타낸 영역)(4D2)를 배치하고, 다른 소자분리절연막(4)의 폭치수L9등과 동일치수로 구성된다. 이 활성영역(4D2)는 Y방향과 일치하는 방향으로 치수L10을 갖는다. 즉, 표현을 바꾸면 메모리셀MC1의 다른 쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4)의 폭치수L10은 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 부분과 가드링영역P-GR사이의 치수(소자분리절연막(4)의 폭치수L8에 활성영역(4D2)의 치수L10을 가산한 치수)에 비해서 작게 구성된다.
활성영역(4D1)와 마찬가지로 소자분리절연막(4)와 가드링영역P-GR사이에 배치된 활성영역(4D2)는 그 평면형상(윤곽)이 메모리셀MC1의 다른쪽의 구동용MISFETQd2가 배치되는 활성영역의 평면형상에 대해서 Y방향에 선대칭으로 배치되는 형상과 동일형상 또는 그일부의 형상으로 구성된다. 즉, 활성영역(4D2)은 메모리셀어레이MAY의 중앙영역에 배열되는 여러개의 메모리셀MC의 활성영역의 형상의 주기성을 메모리셀어레이MAY의 끝부에서 확보할 수 있다.
메모리셀어레이MAY의 왼쪽아래끝부의 메모리셀MC1을 포함하는 메모리셀어레이MAY의 아래끝부에 이 메모리셀어레이MAY의 주위에 따라서 배열된 여러개의 메모리셀MC의 각각의 다른쪽의 전송용MISFETQt2의 다른쪽의 반도체영역(18)과 소자분리절연막(4)사이에는 제9a도에 도시한 바와 같이 활성영역(데미활성영역)(4D3)이 배치된다. 이 활성영역(4D3)은 다른쪽 전송용MISFETQt2의 다른쪽의 반도체영역이 배치되는 활성영역을 Y방향에 선대칭으로 배치한 형상과 동일 형상 또는 그 일부의 형상으로 구성된다. 즉, 활성영역(4D3)은 메모리셀어레이MAY의 중앙영역에 배열되는 여러개의 메모리셀MC의 활성영역의 주기성을 메모리셀어레이MAY의 끝부에서 확보할 수 있다. 이 활성영역(4D3)은 주기성의 흐트러짐에 따르는 다른쪽의 전송용MISFETQt2의 다른쪽의 반도체영역이 배치되는 활성영역의 형상의 변동을 방지하여 다른쪽의 전송용MISFETQt2의 다른쪽의 반도체영역과 상보성데이타선(DL)(33)사이의 접속불량을 방지할 수 있다.
또, 메모리셀어레이MAY의 왼쪽아래끝부의 메모리셀MC1을 포함하는 메모리셀어레이MAY의 왼쪽끝부에 이 메모리셀어레이MAY의 주위에 따라서 배열된 여러개의 메모리셀MC의 각각의 한쪽의 구동용MISFETQd1의 소오스영역(11)과 가드링P-GR사이에는 제9a도에 도시한 바와 같이 활성영역(더미활성영역)(4D4)가 배치된다. 이활성영역(4D4)은 한쪽의 구동용MISFETQd1의 소오스영역이 배치되는 활성영역을 X방향에 선대칭으로 배치한 형상과 동일 형상 또는 그 일부의 형상으로 구성된다. 즉, 활성영역(4D4)는 메모리셀어레이MAY의 중앙영역에 배열되는 여러개의 메모리셀MC의 활성영역의 형상의 주기성을 메모리셀어레이MAY의 끝부에서 확보할 수 있다. 이 활성영역(4D4)는 주기성의 흐트러짐에 따르는 한쪽의 구동용MISFETQd1의 소오스영역이 배치되는 활성영역의 형상의 변동을 방지하여 한쪽의 구동용MISFETQd1의 소오스영역과 기준전압선(Vss)(13)사이의 접속불량을 방지할 수 있다.
제4도에 도시한 메모리매트MM의 2개의 메모리셀어레이MAY의 주위를 둘러싸는 가드링영역P-GR은 제9a도, 제10a도 및 제15도에 도시한 바와 같이, p-형 웰영역(2)의 주면의 주변영역에 있어서 , 소자분리절연막(4)로 주위가 규정된 (일부는 활성영역(4D)로 규정된)영역으로 구성된다. 가드링영역P-GR은 p-형 웰영역(2)의 주면부에 형성된 p+형 반도체영역(40)을 주체로 구성되고, p-형 웰영역(2)에 고정의 기준전압Vss을 공급한다.
메모리셀어레이MAY의 끝부에 배치되는 활성영역의 형상의 주기성을 확보하는 활성영역(4D1), (4D2), (4D4)의 각각이 배치되는 영역은 제조프로세스에 있어서, 가드링영역P-GR의 p+형 반도체영역(40)의 p형 불순물을 도입할 때의 마스크의 제조프로세스상의 맞춤어긋남을 흡수할 수 있는 영역으로써도 사용된다. 즉, 메모리셀어레이MAY의 주변영역에 맞춤어긋남량에 해당하는 여분인 영역을 폐지 (활성영역(4D)와 겸용)할 수 있으므로, 실효적인 메모리셀어레이MAY의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상시킬 수 있다.
가드링영역P-GR은 제10도d. e 및 제15도에 도시한 바와 같이 기준전압선(Vss)(29)를 개재해서 기준전압선(Vss)(33)이 전기적으로 접속된다. 기준전압선(29)는 메인워드선(MWL)(29), 서브워드선 (SWL)(29)등과 동일 도전층으로 형성되어 메모리셀어레이MAY의 주위에 따라서 연장한다. 기준전압선(29)은 층간절연막(27)에 형성된 접속구멍(28)을 통해서 가드링영역P-GR에 접속된다. 기준전압선(33)은 상보성데이타선(DL)(33)과 동일도전층으로 형성된다. 메모리셀어레이MAY내는 상보성데이타선(33)이 Y방향으로 연장하므로, 기준전압선(33)은 상보성데이타선(33)과의 접촉을 피하기 위해 Y방향으로 연장한다. 기준전압선(33)은 층간절연막(30)에 형성된 접속구멍(31)을 통해서 하층의 기준전압선(29)에 접속된다.
또, 제9a도, 제10a도 및 제15도에 도시한 바와 같이 메모리셀어레이MAY가 배치된p-형 웰영역(2)의 바깥둘레주위에는 n-형 웰영역(3)이 구성되고, 이 n-형 웰영역(3)의 주변영역에는 가드링영역N-GR이 배치된다. 가드링영역N-GR은 n-형 웰영역(3)의 주면의 주변영역에 있어서 소자분리절연막(4)로 주위가 규정된영역으로 구성된다. 가드링영역N-GR은 n-형 웰영역(3)의 주면부에 형성된 n+형 반도체영역(11) 및 (18)을 주체로 구성되고, n-형 웰영역(3)에 고정의 전원전압Vcc을 공급한다.
가드링영역N-GR은 전원전압선(Vcc)(29)를 개재해서 전원전압선(Vcc)(33)이 전기적으로 접속된다. 이 전원전압선(29)는 기준전압선(29)와 동일 도전층으로 형성되고, 전원전압선(33)은 기준전압선(33)와 동일도전층으로 형성된다.
메모리셀어레이MAY의 왼쪽아래끝부의 메모리셀MC1은 제9b도 및 제10b도에 도시한 바와 같이 한쪽의 구동용MISFETQd1의 게이트길이F1, 다른쪽의 구동용MISFETQd2의 게이트길이F2의 각각이 기본적으로 동일치수로 구성된다(메모리셀MC1내의 2개의 구동용MISFETQd의 게이트길이는 동일치수로 구성된다). 표현을 바꾸면, 메모리셀MC1의 한쪽의 구동용MISFETQd1의 채널길이(소오스영역의 n형 반도체영역(10)과 드레인영역의 n형 반도체영역(10) 사이의 치수)는 다른쪽의 구동용MISFETQd2의 채널길이와 동일치수로 구성된다.
또, 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트길이F1, 다른쪽의 구동용MISFETQd2의 게이트길이F2의 각각은 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC(예를 들면 메모리셀MC2의 한쪽의 구동용MISFETQd1의 게이트길이F5)의 그것과 마찬가지로 동일 치수로 구성된다. 즉. 메모리셀MC1 및 다른 메모리셀MC의 각각의 구동용MISFETQd의 게이트길이는 모두 동일치수로 구성된다. 즉, 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 구동용MISFETQd의 게이트길이는 메모리셀MC1내에 있어서도 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC와의 사이에 있어서도 동일 치수로 구성되어 활성영역의 형상의 주기성이 확보된다.
메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트전극(7). 그 게이트길이방향과 일치하는 방향(X방향)에 있어서. 제9도중 우측에 인접해서 배치된 다른 메모리셀MC의 다른쪽의 구동용MISFETQd2의 게이트전극(7)의 각각의 사이는 격리치수F4로써 격리된다. 메모리셀MC1의 한쪽의 구동용MISFETQd1은 메모리셀어레이MAY의 끝부에 배치되고, 이 메모리셀MC1의 X방향의 좌측에 인접하는 위치에는 메모리셀MC가 배치되지 않지만 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트전극(7)에 대향하는 위치에 더미게이트전극(7D)(제9b도중 점선으로 나타낸 영역)가 배치된다. 더미게이트전극(7D)는 메모리셀MC의 한쪽의 구동용MISFETQd1의 게이트전극(7)을 X방향에 선대칭으로 배치한 평면형상 또는 그 일부를 갖는 평면형상으로 구성된다. 더미게이트전극(7D), 한쪽의 구동용MISFETQd1의 게이트전극(7)의 각각의 사이의 격리치수F3은 메모리셀MC1의 다른 쪽의 구동용MISFETQd2의 게이트전극(7)과 다른 메모리셀MC의 다른쪽의 구동용MISFETQd2의 게이트전극(7) 사이의 격리치수F4와 동일치수로 구성된다.
즉, 더미게이트전극(7D)은 메모리셀MC1의 한쪽의 구동용MISFETQd1의 게이트전극(7)과의 사이의 격리치수F3을 메모리셀어레이MAY의 중앙영역에서의 동일위치의 격리치수(예를 들면 격리치수F4, F6등)과 동일 치수로 구성하여 메모리셀어레이MAY의 끝부에서의 격리치수의 주기성의 흐트러짐을 방지할 수 있다. 이 더미게이트전극(7D)는 메모리셀MC의 구동용MISFETQd의 게이트전극(7)과 동일 도전층으로 형성되고, 메모리셀어레이MAY의 왼쪽 끝에 Y방향으로 배열된 여러개의 메모리셀MC마다 배치된다. 이 여러개의 더미게이트전극(7D)는 여러개마다 또는 모두가 일체로 구성되어 대전 등의 불량원인을 배제할 목적으로 기준전압(Vss)가 인가된다. 제10도d, e에 도시한 바와 같이, 더미게이트전극(7D)는 가드링영역P-GR의 상부를 연장하는 기준전압선(33)에서 기준전압선(29)을 통해서 기준전압이공급된다.
즉, 더미게이트전극(7D)는 외관상 메모리셀어레이MAY의 왼쪽 끝에 Y방향으로 연장하는 기준전압선(Vss)로써 구성된다. 기준전압선(29)는 층간절연막(28)에 층간절연막(27)에 형성된접속구멍(28b)을 통해서 더미게이트전극에 접속된다.
메모리셀어레이MAY의 아래끝은 본실시예에 있어서는 제9b도 및제10b도에 도시한 바와 같이 더미게이트전극(7D)를 배치하지 않는다. 메모리셀어레이MAY의 아래 끝에 배치되는 메모리셀MC의 다른쪽의 구동용MISFETQd2의 게이트전극(7)의 게이트폭방향과 일치하는 방향의 끝부(제9b도중 아래끝부)는 소자분리절연막(4)의 표면위에 치수F7로써 돌출시키고, 이돌출한 부분에 있어서, 게이트전극(7)의 Y방향의 평면형상의 변동을 흡수할 수 있으므로, 더미게이트전극(7D)는 배치하지 않는다. 또, 게이트전극(7)의 평면형상의 변동을 흡수할 수 없는 경우는 더미게이트전극(7D)와 동일한 기능을 갖는 더미게이트전극을 메모리셀어레이MAY의 아래 끝에 따라서 배치해도 좋다.
메모리셀어레이MAY의 왼쪽끝부에 있어서 메모리셀MC1등 Y방향으로 배열된여러개의 메모리셀MC마다 접속되는 워드선(WL)(13)의 X방향의 왼쪽끝부는 제9c도, 제10b도 및 제15도에 도시한 바와 같이, 더미워드선(13D1)(제9c도중 점선으로 나타낸 영역)이 구성된다. 이 더미워드선(13D1)은 메모리셀어레이MAY의 끝부에 위치하는 워드선(13)의 왼쪽끝부의 위치를 여분으로 길게한 영역(동일 도전층)으로 구성된다. 본래의 워드선(13)의 왼쪽끝부의 위치는 적어도 제조프로세스중의 X방향의 마스크맞춤어긋남이 발생해도 활성영역(예를들면 메모리셀MC1의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역)을 노출하지 않는 위치에 설정된다. 더미워드선(13D1)은 활성영역(더미활성영역)(4D), 더미게이트전극(7D)의 각각과 마찬가지로 워드선(13)의 평면형상의 주기성을 확보(워드선(13)의 경우는 연속성을 유지)하여 제9c도에 도시한 바와 같이, 예를 들면 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭S1의 변동을 방지할 수 있다. 즉, 더미워드선(13D1)은 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭S1, 한쪽의 전송용MISFETQt1의 게이트폭S2의 각각을 동일 치수로 구성할 수 있다(메모리셀MC1내의 2개의 전송용MISFETQt의 게이트폭은 동일치수로 구성된다.)
또, 더미워드선(13D1)은 메모리셀MC1의 한쪽의 전송용MISFETQt1의 게이트폭S1, 다른쪽의 전송용MISFETQt2의 게이트폭S2의 각각을 메모리셀어레이MAY의 중앙영역에 배치되는 다른 메모리셀MC의 그것과 동일치수로 구성할 수 있다.
또. 메모리셀어레이MAY의 윈쪽끝부에 있어서 메모리셀MC1등 Y방향으로 배열된 여러개의 메모리셀MC마다접속되는 기준전압선(Vcc)(13)의 X방향의 왼쪽끝부는 제9c도 및 제10b도에 도시한 바와 같이, 더미기준전압선(13D2)(제9c도중 점선으로 나타낸 영역)가 구성된다. 이 더미기준전압선(13D2)는 메모리셀어레이MAY의 끝부에 위치하는 기준전압선(13)의 왼쪽끝부의 위치를 여분으로 길게 한 영역(동일 도전층)으로 구성된다. 본래의 기준전압선(13)의 윈쪽끝부의 위치는 메모리셀MC의 구동용MISFETQd의 소오스영역(11)과의 접속영역을 포함하는 위치에 설정된다. 더미기준전압선(13D2)는 활성영역(더미활성영역)(4D3), (4D4)의 각각과 마찬가지로 기준전압선(13)의 평면형상의 주기성을 확보(기준전압선(13)의 경우는 연속성을 유지 )하여 제9c도에 도시한 바와 같이 예를 들면 메모리셀MC1의 한쪽의 구동용MISFETQd1의 소오스영역의 활성영역의 평면형상의 변동(특히, 접속구멍(14)의 평면형상의 변동)을 방지할 수 있다,
또, 더미기준전압선(13D2)는 제10d도에 도시한 바와 같이, 가드링영역P-GR상부에 배치되는 기준전압선(33)과 중복되는 위치에 배치된다. 기준전압선(33)은 기준전압선(29), 중복된 영역의 더미기준전압선(13D2)의 각각을 통해서 기준전압선(13)에 기준전압선(Vss)을 공급한다. 즉, 더미기준전압선(13D2)는 기준전압선(33)(실제로는 기준전압선(29))와의 접속영역으로써도 구성된다. 기준전압선(29)는 층간절연막(27)에 형성된접속구멍(28a)을 통해서 더미기준전압선(13D2)에 접속한다.
또, 본 발명자는 메모리셀어레이MAY의 아래끝부에 워드선(13)의 Y방향의 배열의 주기성을 확보할 목적으로 제9c도에 부호(13D3)을 붙여서 2점쇄선으로 나타낸 더미워드선을 배치해도 좋다.
다음에 제3도 및 제4도에 도시한 SRAM의 메모리매트MM의 여러개의 서브메모리셀어레이SMAY사이, 제3도중 부호E을 붙여 점선으로 둘러씬 E영역, 즉, 웰콘택트영역PWC2에 대해서 설명한다. 이 E영역의 메모리셀MC의 구조 및 그 주변구조는 제11도(E영역의 평면도) 및 제16도(제11도의 Ⅲ-Ⅲ선으로 자른단면도)에 도시한다, 제11도중 제11a도는 소자분리절연막(4)로 주위의 형상이 규정된 활성영역의 평면형상을 도시한 도면이다. 제11b도는 활성영역에 중첩된 구동용MISFETQd 및 전송용MISFETQt의 평면형상을 도시한 도면이다. 제11c도는 활성영역에 중첩된 용량소자C 및 부하용MISFETQp의 평면형상을 도시한 도면이다. 제11d도는 활성영역에 중첩된 서브워드선(SWL)(29), 메인워드선(MWL)(29) 및 상보성데이타선(DL)(33)의 평면형상을 도시한 도면이다. 제11e도는 제11d도에 있어서, 기준전압선(33)을 생략해서 도시한 도면이다. 제11f도는 제11b도에 있어서, 웰콘택트영역PWC2에 근접한 영역의 기준전압선(13)의 영상을 도시한 도면이다. 제11g도는 제11b도에 있어서 워드선(13), 기준전압선(13)을 생략해서 도시한 도면이다(제11g도에 있어서 더미게이트전극(7D)에 사선을 긋고 있다).
제11a도에 도시한 바와 같이 여러개의 서브메모리셀어레이SMAY사이에는 웰콘택트영역PWC2가 배치된다. 제11도에 도시한 우측에 배치된 서브메모리셀어레이SMAY의 오른쪽끝부, 좌측에 배치된 서브메모리셀어레이SMAY의 오른쪽 끝부의 각각에 배치되는 메모리셀MC, 즉 웰콘택트영역PWC2의 X방향의 양쪽에 각각 배치되는 메모리셀MC의 구조는 상술한 A영역에 배치된 메모리셀MC1과 실질적으로 동일구조로 구성된다. 즉. 서브메모리셀어레이SMAY의 오른쪽끝부, 왼쪽끝부의 각각에 배치되는 메모리셀MC는 제11a도에 도시한 바와 같이 활성영역(더미활성영역)(4D)가 구성되고, 제11도b, f, g에 도시한 바와 같이 더미게이트전극(7D), 더미워드선(13D1) 및 더미기준전압선(Vss)(13D2)가 구성된다.
웰콘택트영역PWC2는 제11도 및 제16도에 도시한 바와 같이, p-형 웰영역(2)의 주면의 소자분리절연막(4) 및 더미게이트전극(7D)에 형성된 열린구멍으로 주위가 규정된 활성영역(이 활성영역은 제11a도에 도시한 바와 같이 활성영역(4D1)과 일체로 구성된다)에 형성된 p+ 반도체영역(40)을 주체로 구성된다. 웰콘택트영역PWC2의 p+형 반도체영역(40)은 제11e도 및 제16도에 도시한 바와 같이 2개의 서버메모리셀어레이SMAY사이를 Y방향으로 연장하는 기준전압선(Vss)(33)에 중간도전층(29)를 통해서 전기적으로 접속되어 기준전압선(Vss)가 공급된다. 기준전압선(33)은 접속구멍(31)을 통해서 중간도전층(29)에 접속되고. 중간도전층(29)는 접속구멍(28c)을 통해서 p+형 반도체영역(40)에 접속된다. 기준전압선(Vss)(33)은 접속구멍(31)을 통해서 기준전압선(Vss)(29)에 전기적으로 접속된다. 또, 기준전압선(Vss)(29)는 접속구멍(28b)를 통해서 더미게이트전극(7D)에 전기적으로 접속되어 더미게이트전극(7D)에 기준전압선(Vss)가 공급된다.
웰콘택트영역PWC2의 X방향의 치수PWC2는 제11a도에 도시한 바와 같이, 메모리셀MC의 X방향에 있어서의 셀피치CP와 실질적으로서 동일 또는 셀피치CP에 비해서 작게 구성된다. 서버메모리셀어레이SMAY의 메모리셀MC의 배열의 주기성을 유지 할 목적으로 상술한 링형상의 활성영역을 X방향으로 배열하고 , 이 1개의 링형상의 활성영역에 있어서 웰콘택트영역PWC2을 구성한 경우에는 웰콘택트영역PWC2의 X방향의 치수PWC2는 샐피치CP에 비해서 크게 된다. 본 실시예의 웰콘택트영역PWC2는 2개의 서브메모리셀어레이SMAY의 각각의 끝부에 활성영역(더미활성영역)(4D)를 부가한 상태에서 2개의 서브메모리셀어레이SMAY사이를 일단소자분리절연막(4)로 분리하고 이 소자분리절연막(4)의 일부를 폐지한 활성영역으로 구성된다. 즉, 웰콘택트영역PWC2는 활성영역(4D)사이를 분리하는 정도의 소자분리절연막(4)의 폭치수와 같은 치수(X방향)로 구성되고 상술한 바와 같이 셀피치CP와 실질적으로 동일 또는 그것에 비해서 작게 구성할 수 있으므로, 웰콘택트영역PWC2의 점유면적을 축소할 수 있어 SRAM의 집적도를 향상시킬 수 있다.
또, 웰콘택트영역PWC2가 배치된영역은 제11도b, f에도시한 바와 같이 2개의 서버메모리셀어레이SMAY의 각각으로 연장하는 워드선(13)의 각각의 접속영역(연결영역), 각각으로 연장하는 기준전압선(13)의 각각의 접속영역으로써 사용된다. 2개의 서브메모리셀어레이SMAY의 각각으로 연장하는 워드선(13)의 각각의 접속은 더미워드선(13D1)을 사용(겸용)하여 실행된다. 2개의 서브메모리셀어레이SMAY의 각각으로 연장하는 기준전압선(13)의 각각의 접속은 더미기준전압선(13D2)을 사용(겸용)하여 실행된다.
더미기준전압선(13D2)는 기준전압선(Vss)(33)에 중간도전층(29)를 통해서 전기적으로 접속되어 기준전압선(Vss)가 공급된다. 중간도전층(29)은 접속구멍(28a)을 통해서 더미기준전압선(13D2)에 접속된다. 이것에 의해 기준전압선(13)의 전위의 변동을 저감할 수 있다.
마찬가지로 웰콘택트영역PWC2가 배치된 영역은 제11c도에 도시한 바와 같이 2개의 서브메모리셀어레이SMAY의 각각으로 연장하는 전원전압선(Vcc)(26P)의 각각의 접속영역으로써 사용된다. 또, 웰콘택트영역 PWC2가 배치된 영역은 제 11d도에 도시한 바와 같이 2개의 서브메모리셀어레이SMAY의 각각으로 연장하는 서브워드선(SWL)(29)의 각각의 접속영역(통과영역), 메인워드선(MWL)(29)의 각각의 접속영역(통과영역)으로써 각각 사용된다.
즉, 이 웰콘택트영역PWC2가 배치되는 영역은 이 웰콘택트영역PWC의 배치에 머물지않고 다목적으로 사용(여러 층의 배치의 점유면적을 서로 겸용)하므로 SRAM의 집적도를 향상시킬 수 있다.
다음에 제2b도 및 제4도에 도시한 SRAM의 메모리매트MM의 여러개의 메모리세어레이MAY사이, 제2b도중 부호C을 붙여서 점선으로 둘러싸인C영역, 즉 웰콘택트영역PWC1에 대해서 설명한다. 이 C영역의 메모리셀MC의 구조 및 그 주변구조는 제12도(C영역의 평면도)에 도시한다. 제12도중 제12a도는 소자분리절연막(4)로 주위의 형상이 규정된 활성영역의 평면형상을 도시한 도면이다. 제12b도는 활성영역에 중첩된 구동용MISFETQd 및 전송용MISFETQt의 평면형상을 도시한 도면이다. 제12c도는 활성영역에 중첩된 용량소자C 및 부하용MISFETQp의 평면형상을 도시한 도면이다. 제12d도는 활성영역에 중첩된 서브워드(SWL)(29), 메인워드선(MWL)(29) 및 상보성데이타선(DL)(33)의 평면형상을 도시한 도면이다. 제12e도는 제12d도에 있어서 기준전압선(Vss)(33)을 생략하고 도시한 도면이다. 제12f도는 제12b도에 있어서 워드선(13), 기준전압선(13)을 생략하고 도시한 도면이다(제12b도에 있어서 더미게이트전극(7D)에는 사선이 그어져있다).
제12도에 도시한 바와 같이 여러개의 메모리셀어레이MAY사이에는 웰콘택트영역PWC1이 배치된다. 제12도에 도시한 우측에 배치된 메모리셀어레이MAY의 오른쪽끝부, 좌측에 배치된 메모리셀어레이MAY의 오른쪽끝부의 각각에 배치된 메모리셀MC, 즉웰콘택트영역PWC1의 X방향의 양쪽에 각각배치되는 메모리셀MC의 구조는 상술한 A영역에 배치된메모리셀MC1와 실질적으로 동일구조로 구성된다. 또, 웰콘택트영역PWC1의 구조는 상술한 E영역(서브메모리셀어레이SMAY사이)에 배치되는 웰콘택트영역PWC2의 구조와 실질적으로 동일구조로 구성된다. 즉, 웰콘택트영역PWC1은 제12도에 도시한 바와 같이 소자분리절연막(4)로 주위가 규정된활성영역에 있어서 p-웰영역(2)의 주면부에 형성된 p+형 반도체영역(40)을 주체로 구성되어 기준전압(Vss)가 공급된다. 즉, 기준전원선(Vss)(33)은 중간도전층(29)을 거쳐서 p+형 반도체영역(40)에 전기적으로 접속된다. 또, 기준전원선(Vss)(33)은 중간도전층(29)를 거쳐서 기준전원선(Vss)(13)에 전기적으로 접속된다.
이 웰콘택트영역PWC1은 기본적으로 웰콘택트영역PWC2와 동일구조로 구성되지만 제12b도에 도시한 좌측에 배치되는 메모리셀어레이MAY을 X방향으로 연장하는 2개의 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각의 접속영역으로써 사용되고, 이 2개의 워드선(13)이 제12d도에 도시한 서브워드선(SWL1)(29)에 접속되는 영역으로써 사용된다. 서브워드선(SWL1)(29)는 접속구멍(28d)를 통해서 제1워드선(13),제2워드선(13)에 전기적으로 접속된다.
즉, 웰콘택트영역PWC1은 제12a도에 도시한 바와 같이 이 영역의 치수 PWC1이 웰콘택트영역PWC2, 셀피치CP의 모두에 비해서 크게 구성된다.
다음에 제2b도에 도시한 SRAM의 메모리매트MM의 메모리셀어레이MAY의 오른쪽아래끝부, 제2b도중 부호 D를 붙여 점선으로 둘러싸인 D영역, 즉 메모리셀어레이 MAY의 워드드라이버회로 WDR에 근접하는 끝부에 배치되는 메모리셀 MC의 구조 및 그 주변구조에 대해서 설명한다.
이 D영역의 메모리셀MC의 구조 및 그 주변구조는 제13도(D영역의 평면도) 에 도시한다. 제13도중 제13a도는 소자분리절연막(4)로 주위의 형상을 규정하는 활성영역의 평면형상을 도시한 도면이다. 제13b도는 활성영역에 중첩된 구동용MISFETQd 및 전송용MISFETQt의 평면현상을 도시한 도면이다. 제13c도는 활성영역에 중첩된 용량소자C및 부하용 MISFETQp를 평면형상을 도시한 도면이다. 제13d도는 활성영역에 중첩된 서브워드선(SWL)(29), 메인워드선(MWL)(29) 및 상보성데이타선(DL)(33)의 평면형상을 도시한 도면이다.
제13도에 도시한 바와 같이, 메모리셀어레이MAY의 오른쪽아래끝부에 배치되는 메모리셀 MC는 웰콘택트영역 PWC1과 유사한 평면형상으로 구성된다. 이 메모리셀어레이MAY의 오른쪽끝부는 그 바깥둘레주위에 Y방향으로 가드링영역 P-GR이 연장하므로, 본래라면 A영역에 배치되는 메모리셀MC와 동일 구조로 구성된다. 그러나, 웰콘택트영역PWC1의 영역과 마찬가지로 제13b도에 도시한 바와 같이, 2개의 제1워드선(WL1)(13), 제2워드선(WL2)(13)의 각각의 접속영역으로써 사용되며, 또한 제13d도에 도시한 바와 같이 2개의 워드선(13), 서브워드선(SWL2)(29)의 각각의 접속영역으로써 사용되므로, 메모리셀어레이MAY의 오른쪽 끝부는 웰콘택트영역 PWC1과 유사하다. 즉, 이 메모리셀MAY의 오른쪽끝부에 배치되는 메모리셀MC는 가드링영역P-GR과의 사이에 있어서 활성영역(더미활성영역)(4D)등이 부가되지만 이 메모리셀MC와 가드링영역P-GR사이의 소자분리절연막(4)의 폭치수는 상술한 접속영역에 해당하는 만큼 크게 구성된다.
서브워드선SWL2(29)는 접속구멍(28d)를 통해서 제1워드선(13), 제2워드선(13)에 전기적으로 접속된다. 기준전원선(Vss)(33)dms 중간도전층(29)를 거쳐서 기준전원선(Vss)(13)에 접속된다. 또, 기준전dnjs선(Vss)(33)은 중간도전층(29), 기준전원선(29)를 거쳐서 가드링영역P-GR에 접속된다.
다음에 제1도에 도시한 SRAM의 좌측에 배치된 메모리블럭MB1에 있어서, X디코더XDEC의 좌측에 배치된 메모리매트MM의 메모리셀어레이MAY의 오른쪽아래끝부, 제1도중 부호B를 붙여서 점선으로 둘러싼 B영역, 즉 메모리셀어레이MAY의 X디코더회로XDEC에 근접하는 끝부에 배치되는 메모리셀MC의 구조 및 그 주변구조에 대해서 설명한다. 이 B영역의 메모리셀MC의 구조 및 그 주변구조는 제14도(B영역의 평면도)에 도시한다. 제14도중 제14a도는 소자분리절연막(4)로 주위의 형상이 규정된 활성영역의 평면형상을 도시한 도면이다. 제14b도는 활성영역에 중첩된 구동용 MISFETQd 및 전송용MISFETQt의 평면형상을 도시한 도면이다. 제14c도는 활성영역에 중첩된 용량소자C 및 부하용MISFETQp의 평면형상을 도시한 도면이다. 제14d도는 활성영역에 중첩된 서브워드선(SWL)(29), 메인워드선(MWL)(29)및 상보성데이타선(DL)(33)의 평면형상을 도시한 도면이다.
제14도에 도시한 바와 같이, 메모리셀어레이MAY의 오른쪽아래끝부에 배치되는 메모리셀MC는 D영역(메모리셀어레이MAY의 워드드라이버회로WDR에 근접하는 영역)과 유사한 평면형상으로 구성된다. 기본적으로는 이 메모리셀어레이MAY의 오른쪽끝부는 그 바깥둘레주위에 Y방향으로 가드링영역P-GR이 연장한다. 이 메모리셀어레이MAY와 X디코더회로XDED사이에는 2개의 워드선(13)의 접속영역, 2개의 워드선(13)과 서브워드선(29)의 접속영역의 각각이 배치되지 않으므로, 이 접속영역에 해당하는 만큼 메모리셀어레이MAY와 X디코더회로XDED사이의 소자분리절연막(4)의 폭치수는 작게 구성된다. 또, 각 기준전압선(Vss)(13)은 그 오른쪽끝에서 기준전압선(Vss)(13')와 일체로 형성된다. 기준전압선(Vss)(13')는 기준전압선(Vss)(29)를 거쳐서 기준전압선(33)과 전기적으로 접속된다.
상술한 SRAM의 A영역, B영역, C영역, D영역, E영역의 각각의 영역이외의 영역에 대해서는 이들의 영역의 어느것인가와 실질적으로 동일 또는 유사한 구조(X방향, Y방향의 어느 방향에 선대칭으로 배치되는 경우를 포함)로 구성된다.
다음에 상술한 SRAM의 구체적인 제조방법에 대해서 제17도(메모리셀어레이의 중앙영역에 있어서 각 공정마다 도시한 주요부 단면도) 및 제18도(메모리셀어레이의 주변영역인 A영역에 있어서 각 공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.
[웰형성공정]
우선 단결정규소로 이루어지는 n-형 반도체기판(1)을 준비한다(제17a도 및 제18a도 참조).
다음에 n-형 반도체기판(1)의 주면상에 산화규소막(42A)를 형성한다. 산화규소막(42A)는 예를들면 열산화법으로 형성하고, 약40∼50nm의 막두께로 형성한다.
다음에 n-형 반도체기판(1)의 p-형 웰영역(2)의 형성영역의 주면상에 산화규소막(42A)를 거쳐서 질화규소막을 형성한다. 이 질화규소막은 불순물 도입마스크 및 내산화마스크로써 사용된다. 질화규소막은 예를들면 CVD법으로 퇴적하며, 약40∼60nm의 막두께로 형성된다. 질화규소막은 그 퇴적후에 포토리조그래피기술로 형성된 마스크를 사용하여 에칭기술에 의해서 패터닝된다.
다음에 질화규소막을 불순물도입마스크로써 사용하여 n-형 반도체기판(1)의 n-형 웰영역(3)의 형성영역의 주면부에 n형 불순물을 도입한다. n형 불순물로써는 예를들면 P을 사용한다. P은 이온주입기술을 사용해서 120∼130KeV정도의 에너지로1013atoms/㎠ 정도의 불순물농도로 도입된다. P은 산화규소막(42A)를 통해서 n-형 반도체기판(1)의 주면부에 도입된다.
다음에 n-형 반도체기판(1)의 n-형 웰영역(3)의 형성영역의 주면상에 형성된 산화규소막(42A)를 성장시켜 막두께가 두꺼운 산화규소막(42B)를 형성한다. 이 산화규소막(42B)의 성장은 질화규소막을 내산화마스크로 해서 사용한 열산화법으로 실행한다. 산화규소막(42B)는 약130∼140nm의 막두께로 성장시킨다.
다음에 질화규소막을 제거한다. 그리고, 성장시킨 산화규소막(42B)를 불순물 도입마스크로써 사용하여 n-형 반도체기판(1)의 p-형 웰영역(2)의 형성영역의 주면부에 p형 불순물을 도입한다. p형 불순물로써는 예를들면 BF2를 사용한다. BF2는 이온주입기술을 사용하여 60KeV정도의 에너지로 1012∼1013atoms/㎠ 정도의 불순물농도로 도입된다. BF2는 산화규소막(42A)를 통해서 n-형 반도체기판(1)의 주면부에 도입된다.
다음에 n-형 반도체기판(1)의 주면부에 도입된 p형 불순물, n형 불순물의 각각으로 신장확산을 실시하고, 제17a도 및 제18a도에 도시한 바와 같이 p형 불순물로 p-형 웰영역(2), n형 불순물로 n-형 웰영역(3)의 각각을 형성한다. 불순물의 신장확산은 예를들면 1100∼1300℃의 고농도로 약100∼200분 실행한다. 이 p-형 웰영역(2), n-형 웰영역(3)의 각각을 형성하는 것에 의해 상기 제1a도 및 제18a도에 도시한 트윈웰구조의 n-형 반도체기판(1)이 완성된다.
[소자분리영역의 형성공정]
다음에 n-형 반도체기판(1)의 p-형 웰영역(2)의 주면상의 산화규소막(42A), n-형 웰영역(3)의 주면상의 산화규소막(42B)의 각각을 제거한다.
다음에 p-형 웰여역(2), n-형 웰영역(3)의 각각의 주면상에 새로이 산화규소막(42C)를 형성한다. 산화규소막(42C)는 열산화법으로 형성하고, 예를들면 약15∼20nm의 막두께로 형성한다.
다음에 상술한 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 형성영역의 주면상에 질화규소막(43)을 형성한다(제17b도 및 제18b도참조). 질화규소막(43)은 불순물도입마스크 및 내산화마스크로써 사용된다. 질화규소막(43)은 예를들면 CVD법으로 퇴적하고, 약100∼150nm의 막두께로 형성한다. 질화규소막(43)은 제17b도 및 제18b도에 부호(43)을 붙여서 1점쇄선으로 나타낸 퇴적후에 포토리조그래피기술로 형성되는 마스크(감광성수지막)(44)를 사용하여 에칭기술로 패터닝된다.
이때, 상술한 A영역(B영역 내지 E영역도 동일)에 있어서, 제18b도에 도시한 메모리셀어레이MAY의 끝부에 배치된 메모리셀MC(특히, 메모리셀 MC1)의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역과 가드링영역P-GR사이의 비활성영역 (소자분리절연막(4)가 형성된 영역, 제9a도참조)의 폭치수L3이 메모리셀어레이 MAY의 끝부에서의 주기성을 확보할 목적으로 메모리셀어레이MAY의 중앙영역의 비활성영역의 동일 위치의 폭치수와 실질적으로 동일 치수로 형성된다. 이 결과, 상기 제18b도에 부호(44A)를 붙여서 점선으로 나타낸 주기성의 흐트러짐에 의한 어떠한 응력이 메모리셀MC1의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역을 규정하는 마스크(44)에 작용하지 않게 되고, 이 마스크(44)의 측면의 처짐(44A)를 저감하여 마스크(44)의 측면을 급준한 형상으로 가공할 수 있다. 즉, 메모리셀MC1의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역의 게이트폭L1은 이 메모리셀MC1내의 한쪽의 전송용MISFETQt1의 게이트폭L2나 다른 메모리셀MC의 그것과 동일 치수로 형성할 수 있다.
또, 마스크(44)의 측면의 처짐(44A)에 해당하는 현상은 이 마스크(44)의 가공공정만에 한정되는 것은 아니며, 마스크(44)를 사용한 하층의 질화규소막(43)의 패터닝공정, 소자분리절연막(4)의 형성공정 등의 여러공정에 있어서도 마찬가지로 발생한다. 또, 마스크(44)의 가공공정, 즉 포토리조그래피기술에 의한 마스크(44)의 형성공정은 통상 감광성수지막의 도포공정, 베이크처리에 의한 감광성수지막의 경화공정, 노출공정 및 현상공정을 포함한다.
질화규소막(43)이 패터닝한후 마스크(44)를 제거한다.
다음에 질화규소막(43)이 패터닝되면, 이 질화규소막(43)에서 노출하는 비활성영역에 있어서, 산화규소막(42C) 또는 그 일부가 제거되므로, 이 비활성영역에 새로이 산화규소막(42C)를 재차 형성한다. 이 새롭게 형성된 산화규소막(42C)는 예를들면 열산화법으로 형성하고 약8∼12nm의 막두께로 형성한다. 이 새롭게 형성된 산화규소막(42C)는 질화규소막(43)을 패터닝할때의 에칭손실의 제거, 불순물도입시의 오염방지 등의 목적으로 형성된다.
다음에 질화규소막(43)을 불순물도입마스크로써 사용하고, 제17b도 및 제18b도에 도시한 바와 같이 p-형 웰영역(2)의 비활성영역(소자분리영역)의 형성영역에 p형 불순물을 도입한다. p형 불순물로써는 예를들면 BF2를 사용한다. BF2는 이온 주입기술을 사용하여 30∼50KeV정도의 에너지로 1012∼1013atoms/㎠ 정도의 불순물농도를 도입된다. BF2는 산화규소막(42C)를 통해서 p-형 웰영역(2)의 주면부에 도입된다.
다음에 질화규소막(43)을 내산화마스크로써 사용하고, p-형 웰영역(2), n-형 웰영역(3)의 각각의 비활성영역의 주면상의 산화규소막(42C)를 성장시켜 소자분리절연막(4)를 형성한다(제17c도 및 제18c도참조). 소자분리절연막(4)는 예를들면 열산화법(기판의 선택열산화법)으로 형성된 산화규소막으로 형성되며, 약400∼500nm의 막두께로 형성된다.
상술한 바와 같이, A영역 등 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC1의 다른쪽의 전송용MISFETQt2가 배치되는 활성영역을 규정하는 소자분리절연막(4)의 폭치수L3은 메모리셀어레이MAY의 중앙영역의 소자분리절연막(4)의 동일위치의 폭치수화 동일 치수로 형성되어 메모리셀어레이MAY의 끝부에서의 주기성을 확보할 수 있으므로, 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1은 다른 게이트폭과 동일치수로 형성할 수 있다. 즉, 소자분리절연막(4)가 형성되는 것에 의해, 상기 제9a도,제10a도,제11a도,제12a도,제13a도,제14b도,제15도의 각각에 도시하는 활성영역(더미활성영역)(4D)가 형성된다.
소자분리절연막(4)를 형성하는 열처리공정이 실시되면 미리 p-형 웰영역(2)의 비활성영역에 도입된 p형 불순물에 신장확산이 실시되어 p형 채널스토퍼영역(5)가 형성된다.
소자분리절연막(4) 및 p형 채널스토퍼영역(5)를 형성한후에 내산화마스크로써 사용한 질화규소막(43)을 제거한다.
[제1게이트절연막의 형성공정]
다음에 p-형 웰영역(2), n-웰영역(3)의 각각의 활성영역의 주면상의 산화규소막(42C)를 제거한다. 이 산화규소막(42C)를 제거하는 공정에 의해, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면이 노출된다.
다음에 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 새로이 산화규소막을 형성한다. 산화규소막은 주로 불순물도입시의 오염방지 및 질화규소막의 제거시에 제거할 수 없는 소자분리절연막(4)의 끝부의 질화규소막, 소위 화이트리본의 제거를 목적으로 해서 형성한다. 산화규소막은 예를들면 열산화 법으로 형성되며, 약18∼20nm의 막두께로 형성한다.
다음에 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면부에 임계값전압 조정용 불순물을 도입한다. 임계값전압 조정용 불순물로써는 p형 불순물, 예를들면 BF2를 사용한다. 이 BF2는 이온주입기술을 사용하여 40∼50KeV정도의 에너지로 약1012∼1013atoms/㎠정도의 불순물농도로 도입된다. 이 BF2는 산화규소막을 통해서 p-형 웰영역(2), n-형 웰영역(3)의 각각의 주면부에 도입된다.
다음에 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상의 산화규소막을 제거하고, 이 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면을 노출한다. 그후, 제17c도 및 제18c도에 도시한 바와 같이, 이 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 게이트절연막(6)을 형성한다. 게이트절연막(6)은 열산화법으로 형성하며, 약13∼15nm의 막두께로 형성한다. 게이트절연막(6)은 메모리셀MC의 구동용MISFETQd, 도시하지 않지만 SRAM의 외부단자와 입력단회로 사이에 삽입되는 정전기파괴방지회로(클램프용MISFET)나 출력단회로를 구성하는 n채널MISFETQn의 각각의 게이트절연막으로써 사용된다.
[제1층째의 게이트재의 형성공정]
다음에 게이트절연막(6) 위를 포함하는 기판전면에 다결정규소막(7)을 퇴적한다. 이 다결정규소막은 제1층째의 게이트재 형성공정에 의해 형성된다. 다결정규소막은 CVD법으로 퇴적하고, 이 퇴적중에 저항값을 저감하는 불순물을 도입한 소위 도프된 폴리실리콘으로 형성된다. 이 다결정규소막은 디실란(Si2H6) 및 포스핀(PH3)을 가스원으로 하는 CVD법으로 퇴적된다. 본 실시예의 경우, 다결정규소막은 n형 불순물인 P이 도입되고, P은 약1020∼1021atoms/㎤의 불순물농도로 도입된다. 또, 이 다결정규소막은 MISFET의 게이트전극(7), 용량소자C의 제1전극(7)의 각각으로써 사용하는 경우에 있어서 비교적 얇은 막두께 약100nm의 막두께로 형성된다. 다결정규소막은 MISFET의 게이트전극(7)등으로써 사용하는 경우에 동작속도를 손실하지 않을 정도에 있어서 그 상층에 형성되는 유전체막(21) 또는 바닥의 게이트절연막(6)의 절연내압을 확보할 수 있어 박막화에 의한 상층의 평탄화가 도모된다.
제1층째의 게이트재형성공정에서 형성된 다결정규소막을 형성한후에 이 다결정규소막에 열처리가 실시된다. 이 열처리는 예를들면 질소(N2)가스중 700∼950℃의 온도에서 8∼12분 정도 실행하여 다결정규소막에 도입된 P의 활성화 및 막질의 안정화를 도모할 수 있다.
다음에 다결정규소막위를 포함하는 기판전면에 절연막(부호를 붙이지 않음)을 형성한다. 이 절연막은 하층의 다결정규소막, 상층의 도전층(13)의 각각을 전기적으로 분리한다. 절연막은 무기실란(SiH4또는 SiH2Cl2)를 가스원, 산화질소(N2O)가스를 캐리어가스로 하는 CVD법에 의해 퇴적된 산화규소막으로 형성한다. 산화규소막은 약 800℃의 온도에서 퇴적된다. 절연막은 약130∼160nm의 막두께로 형성된다.
다음에 절연막, 다결정규소막의 각각을 순차로 패터닝하고, 다결정규소막에 의해 게이트전극(7)을 형성한다(제17d도 및 제18d도 참조). 패터닝은 포토리조그래피기술로 형성된 마스크를 사용하며, 예를들면 RIE등의 이방성 에칭으로 실행한다. 게이트전극(7)은 구동용MISFETQd등의 게이트전극(7)로써 구성된다. 또, 게이트전극(7)을 형성하는 공정과 동일 공정에 의해 제9b도, 제10b도, 제11b도, 제11g도, 제12b도, 제12f도, 제13b도, 제14b도, 제16도의 각각에 도시한 더미게이트전극(7D)가 형성된다.
[제1소오스영역 및 드레인영역의 형성공정]
다음에 게이트전극(7) 및 그 상부에 형성된 절연막의 측벽에 사이드월스페이서(9)를 형성한다. 사이드월스페이서(9)는 절연막위를 포함하는 기판전면에 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는 만큼, 이 산화규소막의 전면을 에칭하는 것에 의해 형성된다. 산화규소막은 상술한 바와 마찬가지로 무기실란가스를 가스원으로 하는 CVD법에 의해 퇴적되며, 예를들면 140∼160nm의 막두께로 형성한다. 에칭은 RIE등의 이방성에칭을 사용한다.
다음에 사이드월스페이서(9)를 형성하는 에칭시에 게이트전극(7) 및 사이드월스페이서(9)가 형성된 이외의 영역의 p-형 웰영역(2), n-형 웰여역(3)의 각각의 활성영역의 주면이 노출되므로, 이 노출된 영역에 산화규소막(부호는 붙이지 않음)을 형성한다. 이 산화규소막은 주로 불순물도입시의 오염방지, 불순물도입에 따르는 활성영역의 주면의 손상 방지 등의 목적으로 사용된다. 이 산화규소막은 예를들면 열산화법으로 형성되며, 약10∼30nm의 막두께로 형성한다.
다음에 도시하지 않지만 메모리셀어레이MAY의 전송용MISFETQt, 주변회로의 n채널MISFETQn, p채널MISFETQp의 각각(2중드레인구조의 형성영역은 제외)의 형성영역에 있어서, 불순물 도입마스크를 형성한다. 메모리셀어레이MAY에 있어서, 불순물도입마스크는 제8도a, c에 부호DDD를 붙여서 1점쇄선으로 둘러싼 영역외부에 형성된다. 불순물도입마스크는 예를들면 포토리조그래피기술로 형성된다.
다음에 불순물도입마스크를 사용하여 제17d도 및 제18d도에 도시한 바와 같이 메모리셀어레이MAY의 구동용MISFETQd의 형성영역에 있어서, p-형 웰영역(2)의 주면부에 n형 불순물을 도입한다. 이 n형 불순물은 주로 2중드레인구조를 채용하는 구동용MISFETQd의 소오스영역, 드레인영역의 각각의 낮은 불순물농도의 n형 반도체영역(10)을 형성하여 확산속도가 빠른 P을 사용한다. P은 이온주입기술을 사용하여 약30∼40KeV정도의 에너지로 약1014∼1015atoms/㎠ 정도의 불순물농도로 도입된다. P의 도입시에는 불순물도입마스크(DDD)와 함께 게이트전극(7) 및 그 측벽에 형성된 사이드월스페이서(9)도 불순물도입마스크로써 사용된다.
상기 P의 각각의 도입후, 불순물도입마스크는 제거된다.
다음에 n형 불순물로써의 P에 신장확산을 실시하고, 제17d도 및 제18d도에 도시한 바와 같이, 낮은 불순물농도의 n형 반도체영역(10)을 형성한다. 이 n형 반도체영역(10)은 사이월스페이서(9)를 불순물도입마스크로써 사용하므로, 구동용MISFETQd의 형성영역에 있어서, 채널형성영역측으로의 확산량이 사이드월스페이서(9)에서 결정된다. 즉, n형 반도체영역(10)은 게이트전극(7)을 불순물도입마스크로써 사용한 경우에 비해서 사이드월스페이서(9)의 막두께에 해당하는만큼 채널형성영역측으로의 확산량을 저감할 수 있다. 이 채널형성영역측으로의 확산량의 저감은 구동용MISFETQd의 실효적인 게이트길이치수(채널길이치수)를 증가시킬 수 있으므로, 구동용MISFETQd의 단채널효과를 방지할 수 있다.
[제2게이트절연막의 형성공정]
다음에 메모리셀어레이MAY의 전송용MISFETQt, 주변회로의 n채널MISFETQn, p채널MISFETQp의 각각의 형성영역에 있어서, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면부에 임계값전압 조정용 불순물을 도입한다. 임계값전압 조정용 불순물로써는 p형 불순물 예를들면 BF2를 사용한다. BF2는 이온주입법을 사용하며, 약40∼60KeV정도의 에너지로 1012∼1013atoms/㎠ 정도의 불순물농도로 도입된다. BF2는 활성영역의 주면상에 형성된 산화규소막을 통해서 p-형 웰영역(2), n-형 웰영역(3)의 각각의 주면부에 도입된다.
다음에 메모리셀어레이MAY의 전송용MISFETQt, 주변회로의 n채널MISFETQn, p채널MISFETQp의 각각의 형성영역에 있어서, p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상의 산화규소막을 제거하여 그 주면을 노출한다.
다음에 이 노출된 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면상에 게이트절연막(12)를 형성한다. 게이트절연막(12)는 열산화법으로 형성하며, 약13∼14nm의 막두께로 형성한다. 게이트절연막(12)는 메모리셀MC의 전송용MISFETQt, 주변회로의 n채널MISFETQn, p채널MISFETQp의 각각의 게이트절연막으로써 사용된다.
[제2층째의 게이트재의 형성공정]
다음에 게이트절연막(12)위를 포함하는 기판전면에 다결정규소막(13A)(3층구조의 전극층중의 하층)를 퇴적한다. 이 다결정규소막(13A)는 제2층째의 게이트재 형성공정에 의해 형성된다 다결정규소막(13A)는 게이트전극(7)의 다결정규소막과 마찬가지로 Si2H6및 PH3을 가스원으로 하는 CVD법으로 퇴적된다. 본 실시예의 경우 다결정규소막(13A)는 바닥의 게이트절연막(13A)의 절연내압을 향상시킬 목적으로 약2×1020atoms/㎤의 불순물농도로 P을 도입한다. 또, 다결정규소막(13A)는 상층의 평탄화를 도모할 목적으로 약30∼50nm의 얇은 막두께로 형성된다.
다음에 메모리셀어레이MAY의 메모리셀MC의 구동용MISFETQd의 소오스영역(10) 위, 소오스영역과 기준전압선(Vss)(13)의 접속영역에 있어서, 다결정규소막(13A), 그 하층의 게이트절연막(12)의 각각을 순차로 제거하고, 접속구멍(14)를 형성한다. 접속구멍(14)는 포토리조그래피기술로 형성된 마스크를 사용하며, 예를들면 RIE등의 이방성에칭을 실시해서 형성한다. 이 접속구멍(14)는 구동용MISFETQd의 소오스영역, 기준전압선(13)의 각각의 사이를 접속한다. 깨끗한 게이트절연막(12)를 형성한후에 직접 게이트절연막(12)위에 다결정규소막(13A)를 형성하고, 그후에 접속구멍(14)를 형성하므로 접속구멍(14)를 형성하는 마스크는 직접 게이트절연막(12)의 표면에 접촉하지 않는다. 즉, 이 접속구멍(14)를 형성하는 공정은 마스크의 형성 및 마스크의 박리에 따르는 게이트절연막(12)의 오염을 발생하지 않으므로, 게이트절연막(12)의 절연내압이 저하하지 않는다.
다음에 다결정규소막(13A) 위를 포함하는 기판전면에 다결정규소막(13B), 고융점금속규화막(13C)의 각각을 순차로 형성한다. 이 댜결정규소막(13B)는 제2층째의 게이트재형성공정에 의해 형성된다. 다결정규소막(13B)는 게이트전극(7)의 다결정규소막과 마찬가지로 Si2H6및 PH3을 가스원으로 하는 CVD법으로 퇴적된다. 본 실시예의 경우 다결정규소막(13B)는 기준전압선(13)으로써 직접 소오스영역(10)의 표면에 접속되므로, 이 접속시의 접촉저항값을 향상시킬 목적으로 약4×1020atoms/㎤의 불순물농도로 P을 도입한다. 즉, 중간층의 다결정규소막(13B)는 다결정규소막(13A)에 도입되는 P의 불순물농도에 비해서 높은 불순물농도로 P이 도입된다. 또, 다결정규소막(13B)는 상층의 평탄화를 도모할 목적으로 약30∼50nm의 얇은 막두께로 형성된다. 고융점금속규화막(13C)는 제2층째의 게이트재형성공정에서 형성된다. 고융점금속규화막(13C)의 일부는 접속구멍(14)를 통해서 중간층의 다결정규소막(13B)를 개재하여 구동용 MISFETQd의 소오스영역에 접속된다. 고융점금속규화막(13C)는 CVD법 또는 스퍼터법으로 퇴적한 WSi2로 형성한다. WSi2는 양산적으로는 안정성이 높은 게이트 재료이다. 고융점금속규화막(13C)는 비저항값이 다결정규소막(13A),(13B)의 각각에 비해서 작으므로, 또 상층의 단차형상의 성장을 억제하기 위해 약80∼100nm의 비교적 얇은 막두께로 형성된다.
다음에 고융점금속규화막(13C)위를 포함하는 기판전면에 절연막(15)를 형성한다. 이 절연막(15)는 예를들면 200∼300nm의 막두께로 형성된다. 절연막(15)는 예를들면 유기실란(Si(OC2H5)4)를 가스원으로 하는 고농도(예를들면 700∼850℃), 저압력(예를들면 1.0torr)의 CVD법으로 퇴적된 산화규소막으로 형성한다.
다음에 절연막(15), 고융점금속규화막(13C), 다결정규소막(13B), 다결정규소막(13A)의 각각에 순차로 패터닝을 실시하고, 다결정규소막(13A),(13B) 및 고융점금속규화막(13C)로 구성된 적층구조의 게이트전극(13)을 형성한다. 게이트전극(13)은 메모리셀MC의 전송용MISFETQt, 주변회로의 n채널MISFETQn, p채널MISFETQp의 각각의 게이트전극으로써 사용된다. 또, 게이트전극(13)을 형성하는 공정과 동일 제조공정에서 워드선(WL)(13), 기준전압선(Vss)(13)의 각각이 형성된다(제17e도 및 제 18e도참조). 패터닝은 포토리조그래피기술로 형성된 마스크를 사용하여 RIE등의 이방성에칭으로 실행한다. 또, 게이트전극(13)을 형성하는 공정에 의해 제9c도, 제10b도, 제11b도, 제11g도, 제12b도, 제12f도, 제13b도, 제14b도, 제15도의 각각에 도시한 더미워드선(13D1) 및 더미기준전압선(13D2)가 형성된다.
[제2소오스영역 및 드레인영역의 형성공정]
다음에 메모리셀어레이MAY의 메모리셀MC의 전송용MISFETQt, 구동용 MISFETQd, 주변회로의 n채널MISFETQn의 각각의 형성영역에 있어서, p-형 웰영역(2)의 활성영역의 주면부에 n형 불순물을 도입한다. 이 n형 불순물은 LDD구조의 낮은 불순물농도의 n형 반도체영역(17)을 형성할 목적으로 도입되어 드레인영역 근방에서의 전계강도를 약하게하기 위해 불순물농도 기울기가 As에 비해서 완만한 P을 사용한다. P은 이온주입기술을 사용해서 약40∼60KeV정도의 에너지로 약1013atoms/㎠ 정도의 불순물 농도로 도입된다. P은 메모리셀MC의 전송용MISFETQt, n채널MISFETQn의 각각의 형성영역에 있어서 게이트전극(13)을 불순물도입마스크로써 구동용MISFETQd의 형성영역에 있어서 게이트전극(7)을 불순물도입마스크로써 각각 사용하고, 이 게이트전극(13),(7)의 각각에 대해서 자기정합으로 도입된다.
그후, 열처리를 실사하고, P에 신장확산을 실시하여 낮은 불순물농도의 n형 반도체장치(17)을 형성한다(제17e도 및 제18e도 참조). 열처리는 예를들면 아르곤(Ar) 중 900∼1000℃의 높은 온도에서 약15∼25분 실행한다. 이 열처리에 따라 n형 반도체영역(17)은 전송용MISFETQt, n채널MISFETQn의 각각의 채널형성영역측으로의 확산량이 증가하여 제조프로세스의 완료후에 게이트전극(13)에 적절하게 중첩한다.
다음에 도시하지 않지만, 주변회로의 p채널MISFETQp의 형성 영역에 있어서, n-형 웰영역(3)의 활성영역의 주면부에 p형 불순물을 도입한다. 이 p형 불순물은 LDD구조의 낮은 불순물 농도의 p형 반도체영역을 형성할 목적으로 도입된다. p형 불순물은 BF2를 사용한다. BF2는 이온주입기술을 사용하여 약40KeV정도의 에너지로 약1012∼1013atoms/㎠정도의 불순물농도로 도입된다. BF2는 게이트전극(13)을 불순물도입마스크로써 사용하고, 이 게이트전극(13)에 대해서 자기정합으로 도입된다. 이 p형 불수물의 도입에 의해 p채널 MISFETQp의 LDD구조를 구성하는 낮은 불순물농도의 p형 반도체영역이 형성된다. p형 불순문은 n형 불순물에 비해서 확산속도가 빠르므로, p형 반도체영역은 열처리를 실시하지 않아도 게이트전극(13)과 충분한 중첩을 형성할 수 있다.
다음에 상술한 게이트전극(13), 절연막(15)의 각각의 측벽에 사이드월스페이서(16)을 형성한다. 사이드월스페이서(16)은 절연막(15)위를 포함하는 기판전면에 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는만큼 이 산화규소막의 전면을 에칭하는 것에 의해 형성된다. 산화규소막은 상술한 바와 마찬가지로 무기 실란가스를 가스원으로 하는 CVD법에 의해 퇴적하고, 예를들면 250∼300nm의 막두께로 형성한다. 에칭은 RIE등의 이방성 에칭을 사용한다.
다음에 사이드월스페이서(16)을 형성하는 에칭시에 게이트전극(13) 및 사이드월스페이서(16)이 형성된 이외의 영역의 p-형 웰영역(2), n-형 웰영역(3)의 각각의 활성영역의 주면이 노출되므로, 이 노출된 영역에 산화규소막(부호는 붙이지 않음)을 형성한다. 이 산화규소막은 주로 불순물도입시의 오염방지, 불순물도입에 따르는 활성영역의 주면의 손상방지 등의 목적으로 사용된다. 이 산화규소막은 예를들면 열산화법으로 형성되며, 약10∼20nm의 막두께로 형성한다.
다음에 메모리셀어레이MAY의 메모리셀MC의 전송용MISFETQt, 구동용 MISFETQd, 주변회로의 n채널MISFETQn의 각각의 형성영역에 있어서, p-형 웰영역(2)의 활성영역의 주면부에 n형 불순물을 도입한다. n형 불순물은 pn접합깊이를 얕게할 목적으로 P에 비해서 확산속도가 느린 As를 사용한다. As는 이온주입기술을 사용하여 약30∼50KeV정도의 에너지로 약1015∼1016atoms/㎠ 정도의 불순물농도로 도입된다. 이 As는 게이트전극(7),(12), 사이드월스페이서(9) 및(16)을 불순물도입마스크로써 사용하고, 이들에 대해서 자기정합으로 도입된다.
그후, 열처리를 실시하고, n형 불수물에 신장확산을 실시하여 높은 불순물농도의 n+형 반도체영역(11),(18)의 각각을 형성한다. 열처리는 예를들면 질소가스중 800∼900℃의 높은 온도에서 약15∼20분 실행한다. n+형 반도체영역(11),(18)의 각각은 소오스영역 및 드레인영역으로써 사용된다. 제17e도및 제18e도에 도시한 바와 같이 n+형 반도체영역(11)을 형성하는 공정에 의해 메모리셀MC의 DDD구조를 채용하는 구동용MISFETQd가 완성하고, n+형 반도체영역(18)을 형성하는 공정에 의해 LDD구조를 채용하는 전송용MISFETQt가 완성된다. 또, n+형 반도체영역(18)을 형성하는 공정에 의해 주변회로의 LDD구조를 채용하는 n채널MISFETQn이 완성된다. 또, 상기 제17e도 및 제18e도에 도시한 바와 같이, n+형 반도체영역(11) 및 (18)을 형성하는 것에 의해, n-형 웰영역(3)의 주변영역에 배치되는 n+형 반도체영역(11) 및 (18)로 형성되는 가드링영역N-GR이 완성된다.
[제3층째의 게이트재 형성공정]
다음에 기판전면에 에칭을 실시하고, 주로 메모리셀어레이MAY의 메모리셀MC의 구동용MISFETQd의 게이트전극(7)위에 형성된 절연막을 제거한다. 이 절연막의 제거는 게이트전극(13), 워드선(13), 기준전압선(13)의 각각의 상부에 형성된 절연막(15) 및 사이드월스페이서(16)을 에칭마스크로써 사용해서 실행된다(그들 마스크로 규정된 영역이 제거된다). 즉, 게이트전극(13), 워드선(13), 기준전압선(13)의 각각의 하부에 존재하는 절연막은 남는다. 이 절연막의 제거는 주로 메모리셀MC의 용량소자C의 제1전극(7)로 되는 구동용MISFETQd의 게이트전극(7)의 표면을 노출할 목적으로 실행된다. 게이트전극(7), 즉 제1전극(7)의 상부의 절연막은 상술한 바와 같이 산화규소막으로 형성하고, 게이트전극(13) 등의 상부의 절연막(15) 및 사이드월스페이서(16)은 상술한 바와 같이 산화규소막으로 형성되고, 에칭속도차는 확보할 수 없지만, 절연막(15) 및 사이드월스페이서(16)의 막두께가 두껍게 형성되므로, 이 절연막(15) 및 사이드월스페이서(16)을 남기고 제1전극(7)위의 절연막만을 제거할 수 있다.
다음에 게이트전극(7), 즉 제1전극(7)의 노출된 표면위를 포함하는 기판전면에 절연막(21)을 형성한다. 이 절연막(21)은 주로 메모리셀MC의 용량소자C의 유전체막(21)로써 사용된다. 절연막(21)은 예를들면 무기실란을 가스원으로 하는 CVD법으로 퇴적한 산화규소막으로 형성한다. 용량소자C의 제1전극(7)은 Si2H6을 가스원으로 하는 CVD법으로 퇴적되어 표면을 평탄화할 수 있으므로, 절연막(21)은 절연내압을 향상시킬 수 있으며, 그 결과 절연막(21)의 막두께는 얇게 할 수 있다. 또, 절연막(21)은 단층의 산화규소막으로 형성되므로 얇은 막두께로 형성할 수 있으며, 예를들면 약40∼50nm의 얇은 막두께로 형성된다.
다음에 메모리셀MC의 전송용MISFETQt의 한쪽의 반도체영역(18) 및 다른쪽의 반도체영역(18)위에 있어서, 절연막(21) 및 그 하층의 절연막을 제거하고 접속구멍(22)를 형성한다(제17f도참조). 전송용MISFETQt의 한쪽의 반도체영역위에 형성된 접속구멍(22)는 이 한쪽의 반도체영역, 구동용MISFETQd의 드레인영역(11), 게이트전극(7), 용량소자C의 제2전극(23)의 각각을 접속할 목적으로 형성된다. 전송용MISFETQt의 다른쪽의 반도체영역위에 형성된 접속구멍(22)는 그 다른쪽의 반도체영역, 중간도전층(23)의 각각을 접속할 목적으로 형성된다. 이 후자의 절연막(22)에 형성되는 접속구멍(22)는 전송용MISFETQt의 게이트전극(13)의 측벽에 마련된 사이드월스페이서(16)보다도 게이트전극(13)측으로 큰 열린구멍사이즈로 형성된다. 즉, 절연막(21)에 형성된 접속구멍(22)내에는 사이드월스페이서(16)의 표면이 노출되고, 다른쪽의 반도체영역(18)위의 실질적인 접속구멍(22)의 열린구멍사이즈는 사이드월스페이서(16)으로 규정된다. 따라서, 실질적인 접속구멍(22)의 게이트전극(13)측의 열린구멍위치는 사이드월스페이서(16)이 게이트전극(13)에 대해서 자기정합으로 형성되므로, 결과적으로 게이트전극(13)에 대해서 자기정합으로 규정된다.
다음에 유전체막으로 되는 절연막(21)위를 포함하는 기판전면에 다결정규소막(23)을 퇴적한다. 이 다결정규소막(23)은 제3층째의 게이트재형성공정에서 형성된다. 다결정규소막(23)의 일부는 접속구멍(22)를 통해서 전소용MISFETQt의 반도체영역, 구동용MISFETQd의 드레인영역 및 게이트전극(7)에 접속된다. 이 다결정규소막(23)은 부하용MISFETQp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23), 중간도전층(23)의 각각으로써 사용된다. 특히, 다결정규소막(23)은 부하용MISFETQp의 게이트전극(23) 및 용량소자C의 제2전극(23)으로써 사용되므로, 상술한 바와 마찬가지로 Si2H6및 PH3을 가스원으로 하는 CVD법으로 퇴적된다(도프된 폴리실리콘). 다결정규소막(23)은 상층의 단차형상의 성장을 억제하기 위해 예를들면 60∼80nm의 얇은 막두께로 형성되며, 1020∼1021atoms/㎤ 정도의 불순물농도로 P이 도입된다.
그후, 열처리를 실시하고, 다결정규소막(23)에 도입된 P의 활성화를 실행한다. 이 열처리는 질소가스중 700∼900℃정도의 높은 온도에서 약20분 실행한다.
다음에 다결정규소막(23)에 패터닝을 실시하고, 부하용MISFETQp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23), 중간도전층(23)의 각각을 형성한다. 다결정규소막(23)의 패터닝은 예를들면 포토리조그래피기술로 형성된 마스크를 사용하여 RIE등의 이방성에칭을 실시해서 형성한다.
제2전극(23)을 형성하는 공정에 의해, 제1전극(7), 유전체막(21), 제2전극(23)의 각각을 순차로 적층한 용량소자C가 완성된다.
[제3소오스영역 및 드레인영역의 형성공정]
다음에 도시하지 않지만, 주변회로의 p채널MISFETQp의 형성영역에 있어서, n-형 웰영역(3)의 활성영역의 주면부에 p형불순물을 도입한다. p형 불순물은 BF2를 사용한다. BF2는 이온주입기술을 사용하여 약50∼70KeV정도의 에너지로 약1015∼ 1016atoms/㎠정도의 불순물농도로 도입된다. BF2는 게이트전극(13) 및 사이드월스페이서(16)을 불순물도입마스크로써 사용하고, 이 게이트전극(13) 및 사이드월스페이서(16)에 대해서 자기정합으로 도입된다. 이 p형 불순물을 도입하는 것에 의해, 높은 불순물농도의, p+형 반도체영역(40)이 형성되어 주변회로의 LDD구조를 채용하는 p채널MISFETQp가 완성된다. 또, p+형 반도체영역(40)은 메모리셀어레이MAY의 바깥둘레주위로써 p-형 웰영역(2)의 주변영역의 주면부에도 형성되고, 이 p+형 반도체영역(40)은 가드링영역P-GR을 형성한다(제18f도참조).
다음에 부하용MISFETQp의 게이트전극(23), 용량소자C의 제2전극(23), 도전층(23), 중간도전층(23)의 각각의 측벽에 사이드월스페이서(부호는 붙이지 않음)를 형성한다(제17f도 및 제18f도참조). 이 사이드월스페이서는 게이트전극(23), 제2전극(23) 등의 측벽의 급준한 단차형상을 완화하여 상층의 평탄화(특히, 부하용MISFETQp의 채널형성영역(26N)을 포함하는 제4층째의 게이트재의 평탄화)를 도모할 목적으로 형성된다. 사이드월스페이서는 게이트전극(23)의 상층을 포함하는 기판전면에 산화규소막을 퇴적하고, 이 퇴적한 막두께에 해당하는만큼 RIE등의 이방성에칭을 실시하는 것에 의해 형성한다. 사이드월스페이서의 산화규소막은 예를들면 무기실란을 가스원으로 하는 CVD법으로 퇴적되며, 80∼120nm정도의 막두께로 퇴적된다.
[제3게이트절연막의 형성공정]
다음에 게이트전극(23), 제2전극(23), 도전층(23), 중간도전층(23)의 각각의 상부를 포함하는 전면에 절연막(24)를 형성한다. 절연막(24)는 하층의 게이트전극(23)등의 도전층, 상층의 도전층(26)의 각각을 전기적으로 분리함과 동시에 부하용MISFETQp의 게이트절연막(24)로써 사용된다. 절연막(24)는 상술한 용량소자C의 유전체막(21)등과 마찬가지로 무기실란가스를 가스원으로 하는 CVD법으로 퇴적한 산화규소막으로 형성한다. 절연막(24)는 절연내압을 확보함과 동시에 부하용MISFETQp의 도통특성(ON특성)을 확보할 목적으로 약50∼70nm정도의 막두께로 형성한다.
[제4층째의 게이트재 형성공정]
다음에 메모리셀어레이MAY의 메모리셀MC의 도전층(23)의 상부에 있어서, 절연막(24)에 접속구멍(25)를 형성한다. 접속구멍(25)는 하층의 도전층(23), 상층의 도전층((26), 실제로는 부하용MISFETQp의 n형 채널형성영역(26N))의 각각을 접속할 목적으로 형성된다.
다음에 절연막(24)위를 포함하는 기판전면에 다결정규소막을 형성한다. 이 다결정규소막은 제4층째의 게이트재 형성공정에 의해 형성된다. 다결정규소막은 부하용MISFETQp의 n형 채널형성영역(26N), 소오스영역(26P), 전원전압선(Vcc:26P)의 각각을 형성한다. 다결정규소막은 상술한 다결정규소막(7, 13A, 13B, 23의 각각)과 달리 Si2H6을 가스원으로 하는 CVD법으로 퇴적한 소위 도프되지 않은 폴리실리콘으로 형성한다. 이 다결정규소막은 예를들면 30∼50nm정도의 얇은 막두께로 형성한다. 즉, 다결정규소막은 결정입자가 막두께의 균일성에 영향을 미치지 않는 막두께보다도 두꺼운 막두께로 형성되며, 또한 부하용MISFETQp의 누설전류를 저감할 수 있는 막두께보다도 얇은 막두께로 형성된다.
[제4소오스영역 및 드레인영역의 형성공정]
다음에 도시하지 않지만, 상기 다결정규소막(26)위에 절연막을 형성한다. 이 절연막은 불순물 도입시의 오염방지, 표면의 손상의 완화등을 목적으로 해서 형성된다. 절연막은 예를들면 열산화법으로 형성한 산화규소막으로 형성하여 약 4∼6nm정도의 얇은 막두께로 형성한다.
다음에 다결정규소막의 전면에 임계값전압 조정용 불순물을 도입한다. 이 임계값 전압조정용 불순물은 n형 불순물, 예를들면 P을 사용한다. P은 부하용MISFETQp의 임계값전압을 엔한스멘트형으로 할 목적으로 도입된다. 엔한스멘트형의 임계값전압은 약1017∼1018atoms/㎤ 의 불순물농도로 얻어진다. 따라서, P은 이온주입기술을 사용하여 약20∼40KeV정도의 에너지로 약1012∼1013atoms/㎠ 정도의 불순물농도로 도입된다. 다결정규소막에 도입되는 P의 불순물농도가 1018atoms/㎤ 을 넘은 경우 다결정규소막은 임계값전압이 상승하므로(절대값이 크게되므로), 고저항소자로써 작용한다. 즉, 부하용MISFETQp는 비도통시(OFF시)에 있어서, n형 채널형성영역(26N)에서의 누설전류에 해당하는 전류만 메모리셀MC의 정보축적노드영역에 전원전압Vcc를 공급할 수 있으므로, 정보의 유지특성이 저하한다. 또, 다결정규소막에 도입되는 P의 불순물농도를 더욱 증가시켜 임계값전압을 상승시키면 누설전류량이 증대한다. 이 누설전류의 증대는 소비전력화의 방해로 된다. 상기 임계값전압 조정용 불순물을 도입하는 공정에 의해 n형 채널형성영역(26N)이 형성된다(제17f도 및 제18f도참조).
다음에 메모리셀어레이MAY의 메모리셀MC의 부하용MISFETQp의 소오스영역(26P)의 형성영역 및 전원전압선(Vcc:26P)의 형성영역에 있어서, 상기 다결정규소막(26)에 p형 불순물을 도입한다. p형 불순물은 예를들면 BF2를 사용하여 상기 제7도 및 제8b도에 부호(26P)를 붙여서 1점쇄선으로 둘러싸인 영역내에 도입된다. 이 BF2는 이온주입기술을 사용하여 약20∼40KeV정도의 에너지로 약1014∼1015atoms/㎠ 정도의 불순물농도로 도입된다. p형 불순물의 도입시에는 포토리조그래피기술로 형성된 마스크를 사용한다.
다음에 제17f도 및 제18f도에 도시한 바와 같이, 다결정규소막에 패터닝을 실시하여 n형 채널형성영역(26N), 소오스영역(26P), 전원전압선(26P)의 각각을 형성한다. 다결정규소막의 패터닝은 예를들면 포토리조그래피기술로 형성된 마스크를 사용하여 RIE등의 이방성에칭으로 실행한다. 상기 n형 채널형성영역(26N) 및 소오스영역(26P)가 형성되면 메모리셀MC의 부하용MISFETQp가 완성된다. 또, 이 부하용MISFETQp의 완성에 의해 메모리셀MC가 완성된다.
[제1층째의 금속배선형성공정]
다음에 메모리셀MC위를 포함하는 기판전면에 층간절연막(27)을 형성한다. 층간절연막(27)은 산화규소막(27A), BPSG막(27B)의 각각을 순차로 적층한 2층의 적층구조로 구성된다.
하층의 산화규소막(27A)는 상층의 BPSG막(27B)에 함유되는 B, P의 각각의 하층측으로의 누설을 방지할 목적으로 형성된다. 산화규소막(27A)는 예를들면 Si(OC2H5)4를 가스원으로 하는 높은 온도(예를들면 600∼800℃), 저압력(예를들면1.0torr)의 CVD법으로 퇴적된다. 산화규소막(27A)는 예를들면 140∼160nm의 막두께로 형성된다.
상층의 BPSG막(27B)는 표면을 평탄화해서 상층의 단차형상의 성장을 억제할 목적으로 형성된다. BPSG막(27B)는 주로 무기실란(예를들면 SiH4)를 가스원으로 하는 CVD법으로 퇴적된다. 이 BPSG막(27B)는 예를들면 280∼320nm의 막두께로 퇴적후에 글라스플로우를 실시하여 표면이 평탄화된다. 글라스플로우는 예를들면 질소가스중 800∼900℃의 높은 온도에서 약10분 실행한다.
다음에 상기 층간절연막(27)에 접속구멍(28)을 형성한다. 접속구멍(28)은 메모리셀어레이MAY에 있어서, 메모리셀MC의 전송용MISFETQt의 다른쪽의 반도체영역(18)위에 형성된 중간도전층(23)위에 형성된다(제17f도참조). 또, 접속구멍(28)은 메모리셀어레이MAY의 주변영역, 즉 가드링영역P-GR의 p+형 반도체영역(40)의 상부, 가드링영역N-GR,의 n+형 반도체영역(11) 및(18)의 상부의 각각에도 형성된다. 접속구멍(28)은 포토리조그래피기술로 형성된 마스크를 사용하여 RIE등의 이방성에칭으로 형성한다.
다음에상기 층간절연막(27)위를 포함하는 기판전면에 고융점금속막(29)를 형성한다. 고융점금속막(29)는 제1층째의 금속배선형성공정에서 형성된다. 이 고융점금속막(29)는 예를들면 스퍼터법으로 퇴적한 W막으로 형성한다. W막은 CVD법으로 퇴적한 경우 단차형상부분에서의 스텝커버리지는 양호하지만 층간절연막(27)의 표면에서 쉽게 박리된다. 스퍼터법으로 퇴적되는 W막은 층간절연막(27)의 표면에서의 접착성이 높은 이점이 있지만 스텝커버리지가 나쁘며, 또 막두께가 두꺼우면 내부응력이 증대하는 결점이 있다. 그래서, 본 실시예의 SRAM은 W막의 접착성이 높은 이점을 살려 W막의 바닥의 층간절연막(27)의 표면을 평탄화(BPSG막(27B)를 사용하여 글라스플로우를 실시)해서 스텝커버리지에 대처하고, W막을 박막화해서 내부응력에 대처한다. W막은 금속배선으로써는 얇은 예를들면 280∼320nm의 막두께로 형성한다.
다음에 고융점금속막(29)에 패터닝을 실시하고, 메모리셀어레이MAY에 있어서, 메인워드선(MWL)(29), 서브워드선(SWL)(29), 중간도전층(29)의 각각을 형성한다(제17g도참조). 상기 중간도전층(29)의 일부는 접속구멍(28)을 통해서 하층의 중간도전층(23)에 접속된다. 이 중간도전층(23)은 메모리셀MC의 전송용 MISFETQt의 다른쪽의 반도체영역(18)에 접속된다. 또, 메모리셀어레이MAY이외의 영역에 있어서, 예를들면 가드링영역P-GR의 p+형 반도체영역(40)의 상부에 있어서는 기준전압선(Vss)(29)로써 형성되고, 가드링영역N-GR의 n+형 반도체영역(11) 및(18)의 상부에 있어서는 전원전압선(Vcc)(29)로써 형성된다(제18g도참조). 상기 고융점금속막(29)의 패터닝은 예를들면 포토리조그래피기술로 형성된 마스크를 사용하여 이방성에칭으로 실행한다.
[제2층째의 금속배선의 형성공정]
다음에 상기 메인워드선(29), 서브워드선(29), 중간도전층(29)등의 상부를 포함하는 기판전면에 층간절연막(30)을 형성한다. 층간절연막(30)은 산화규소막(30A), 산화규소막(30B), 산화규소막(30C)의 각각을 순차로 적층한 3층의 적층구조로 형성된다.
하층의 산화규소막(30A)는 테트라에톡시실란가스(TEOS : Si(OC2H5)4)를 가스원으로 하는 플라즈마CVD법으로 퇴적된다. 산화규소막(30A)는 평탄부, 단차부의 각각에서의 막두께를 균일하게 형성할 수 있으며, 예를들면 메인워드선(29), 서브워드선(29)의 각각의 사이의 오목부(최소배선간격에 해당한다)를 매입하여 그 표면위를 평탄화하는 경우에 오버행형상이 거의 발생하지 않으므로, 소위 공동이 발생하지 않는다. 이 산화규소막(30A)는 상기 최소배선간격을 매입하여 그 표면을 평탄화할 목적으로 최소배선간격의 1/2이상의 막두께, 예를들면 400∼600nm정도의 막두께로 형성한다.
중간층의 산화규소막(30B)는 스핀온글라스법을 사용하여 예를들면 200∼ 300nm의 막두께로 도포하고, 베이크처리를 실시한후 전면에칭된다. 이 산화규소막(30B)는 주로 층간절연막(30)의 표면의 평탄화를 목적으로 해서 형성된다. 상기 전면에칭은 하층의 도전층(29), 상층의 도전층(33)의 각각의 접속부분(접속구멍(31)내)에는 남기지 않으며, 또한 단차부분에 남기는 조건하에서 실행된다.
상층의 산화규소막(30C)는 하층의 산화규소막(30C)와 마찬가지로 테트라에톡시실란가스를 가스원으로 하는 플라즈마CVD법으로 퇴적된다. 이 산화규소막(30C)는 예를들면 300∼500nm의 막두께로 형성한다. 산화규소막(30C)는 주로 층간절연막(30)으로써 상하배선층 사이의 절연분리에 필요한 막두께를 확보함과 동시에 중간층의 산화규소막(30B)를 피복하여 이 중간층의 산화규소막(30B)의 막질의 저하를 방지할 목적으로 형성된다.
다음에 층간절연막(30)에 접속구멍(31)을 형성한다. 접속구멍(31)은 예를들면 포토리조그래피기술로 형성된 마스크를 사용하여 RIE등의 이방성에칭으로 형성한다.
다음에 제17g도 및 제18g도에 도시한 바와 같이, 메모리셀어레이MAY에 있어서, 상기 층간절연막(30)위에 상보성데이타선(DL)(33)을 형성한다. 또, 메모리셀어레이MAY의 주변영역에 있어서 예를들면 가드링영역P-GR의 p+형 반도체영역(40)위에 있어서, 기준전압선(Vss)(33), 가드링영역N-GR의 n+형 반도체영역(11) 및(18)위에 있어서 전원전압선(Vcc)(33)의 각각을 형성한다.
상보성데이타선(33)(및 배선(33))은 제2층째의 금속배선형성공정에서 형성된다. 상보성데이타선(33)은 접속구멍(31)을 통해서 하층의 중간도전층(29)에 접속된다. 상보성데이타선(33)은 하층의 금속막(33A), 중간층의 알루미늄합금막(33B), 상층의 금속막(33C)의 각각을 순차로 적층한 2층의 적층구조로 형성된다. 하층의 금속막(33A)는 예를들면 스퍼터법으로 퇴적된 TiW막으로 형성되어 약30∼50nm정도의 막두께로 형성된다. 이 하층의 금속막(33A)는 주로 장벽금속층으로써 기능하므로, TiW막 이외의 막, 예를들면 TiN막 등으로 형성해도 좋다. 이 중간층의 알루미늄합금막(33B)는 스퍼터법으로 퇴적된 Cu, Si의 적어도 어느 한쪽이 첨가된 알루미늄으로 형성되어 약700∼900nm정도의 막두께로 형성된다. 상층의 금속막(33C)는 예를들면 스퍼터법으로 퇴적된 TiW막으로 형성되고, 약150∼250nm정도의 막두께로 형성된다. 이 상층의 금속막(33C)는 주로 중간층의 알루미늄합금막(33B)를 패터닝할때의 회절현상을 방지(광반사율이 저하되어 헐레이션효과를 방지)할 목적으로 또 알루미늄힐록을 방지할 목적으로 형성된다.
[최종비활성화막의 형성공정]
다음에 상술한 제6도, 제15도 및 제16도에 도시한 바와 같이, 상기 상보성데이타선(33)위를 포함하는 기판전면에 최종비활성화막(34)를 형성한다. 최종비활성화막(34)는 상세한 구조를 도시하고 있지않지만 산화규소막, 질화규소막, 수지막의 각각을 순차로 적층한 3층의 적층구조로 구성된다.
하층의 산화규소막은 또 3층의 적층구조로 구성되고, 상술한 층간절연막(30)과 마찬가지의 구조로 형성된다. 즉, 하층의 산화규소막은 테트라에톡시실란가스를 가스원으로 하는 플라즈마CVD법으로 퇴적한 산화규소막, 도포후에 에칭되어 단차부에만 남긴 산화규소막, 테트라에톡시실란가스를 가스원으로 하는 플라즈마 CVD법으로 퇴적한 산화규소막의 각각을 순차로 적층하여 형성된다. 하층의 산화규소막의 하층, 상층의 각각의 산화규소막은 상보성데이타선(33)의 알루미늄합금막(33B)를 형성한후에 형성되므로, 낮은 온도 예를들면 약400℃이하에서 생성할 수 있는 상술한 CVD법을 사용한다. 이 하층의 산화규소막의 하층의 산화규소막은 예를들면 400∼600nm정도의 막두께로 형성되고, 중간층의 산화규소막은 200∼300nm정도의 막두께로 형성되며, 상층의 산화규소막은 700∼900nm정도의 막두께로 형성된다.
중간층의 질화규소막은 주로 내습성을 향상시킬 목적으로 형성된다. 이 중간층의 질화규소막은 예를들면 플라즈마CVD법으로 퇴적되어 1.0∼1.4㎛의 막두께로 형성된다.
상층의 수지막은 예를들면 폴리이미드계 수지막으로 형성되며, 주로 α선을 차폐할 목적으로 형성된다. 이 상층의 수지막은 예를들면 2.2∼2.4㎛의 막두께로 형성된다.
이들 일련의 제조프로세스가 실시되면 본 실시예의 SRAM은 완성된다.
상술한 본 실시예의 SRAM에 의하면 다음의 작용효과가 얻어진다.
(1) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 전송용MISFETQt1, Qt2의 각각을 갖는 메모리셀MC가 상기 게이트폭방향(X방향)과 일치하는 방향으로 여러개 배열되고, 이 여러개배열된 메모리셀MC중 배열방향의 처음단, 마지막단의 적어도 어느것인가 한쪽의 메모리셀MC1의 다른쪽의 전송용MISFETQt2,이 다른쪽의 전송용MISFETQt2의 게이트폭방향과 일치하는 방향으로 배열되며, 또한 상기 여러개 배열된 메모리셀MC의 바깥둘레영역에 배치된 p-형 웰영역(2)(기판)에 기준전위(Vss)를 공급하는 p+형 반도체영역(40)(가드링영역P-GR 또는 웰콘택트영역PWC1 또는 PWC2)의 각각의 사이가 소자분리절연막(4)를 개재해서 격리되는 SRAM에 있어서, 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 전송용 MISFETQt2의 게이트폭 L1을 규정하는 소자분리절연막(4)와 상기 p+형 반도체영역(40)사이에 활성영역(더미활성영역)(4D1)을 배치하고, 상기 다른쪽의 전송용 MISFETQt2와 상기 p+형 반도체영역(40)사이의 격리치수(L5에 L3을 가산한 치 수)에 비해서 이 다른쪽의 전송용MISFETQt2와 상기 p+형 반도체영역(40)사이에 배치되는 소자분리절연막(4)의 상기 격리방향과 일치하는 방향의 폭치수L3을 작게하다(상기 제9a도참조).
이 구성에 의해,(A) 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 전송용MISFETQt2와 p+형 반도체영역(40)사이의 소자분리절연막(끝부)(4)의 폭치수L3이 활성영역(4D1)을 배치한만큼 적게 되고, 이 소자분리절연막 (끝부)의 폭치수L3이 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 전송용MISFETQt1과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀 MC의 전송용MISFETQt사이의 소자분리절연막(내부)(4)의 폭치수L4와 같게 또는 근사시킬 수 있으므로, 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 한쪽의 MISFETQt1의 게이트폭L2를 규정하는 소자분리절연막(4), 다른쪽의 전송용 MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)의 각각의 폭치수L4, L3의 주기성을 유지하여 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 2개의 전송용MISFETQt1, Qt2의 각각의 게이트폭치수L1, L2를 균일화할 수 있다. (B) 또, 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용MISFETQt2 및 그것에 접속되는 다른쪽의 구동용MISFETQd2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(2) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 전송용MISFETQt1, Qt2를 갖는 메모리셀MC가 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 여러개배열되는 메모리셀MC중 배열방향의 처음단, 마지막단의 적어도 어느 한쪽의 메모리셀MC의 다른쪽의 전송용MISFETQt2, 이 다른쪽의 전송용MISFETQt2의 게이트폭방향과 일치하는 방향에 배치되며, 또한 상기 여러개배열된 메모리셀MC의 바깥둘레영역에 배치된 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)의 각각의 사이가 소자분리절연막(4)를 개재하여 격리되는 SRAM에 있어서, 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 다른쪽의 전송용MISFETQt2의 채널형성영역과 상기 p+형 반도체영역(40)사이의 소자분리절연막(4)의 상기 게이트폭방향과 일치하는 방향의 폭치수L3, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀 MC의 한쪽의 전송용MISFETQt1의 채널형성영역과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 한쪽의 전송용MISFETQt1의 채널형성영역사이의 소자분리절연막(4)의 게이트폭방향과 일치하는 방향의 폭치수L4의 각각이 실질적으로 동일 치수로 구성된다(상기 제9a도참조).
이 구성에 의해,(A) 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 전송용MISFETQt2와 p+형 반도체영역(40)사이의 소자분리절연막 (끝부)(4)의 폭치수L3, 배열방향의 처음단, 마지마단의 어느 메모리셀MC1의 한쪽의 전송용MISFETQt1과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀 MC의 한쪽의 전송용MISFETQt1사이의 소자분리절연막(내부)의 폭치수L4가 실질적으로 동일 치수로 구성되고, 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4), 한쪽의 전송용MISFETQt1의 게이트폭L2를 규정하는 소자분리절연막(4)의 각각의 폭치수L3, L4의 주기성을 유지하여 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 2개의 전송용MISFETQt1, Qt2의 각각의 게이트폭치수L2, L1을 균일화할 수 있다.
(B) 또 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용MISFETQt2 및 그것에 접속되는 다른쪽의 구동용MISFETQd2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(3) 상기 수단(1)또는(2)에 기재되는 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 전송용MISFETQt1, 다른쪽의 전송용MISFETQt2의 각각의 게이트폭치수L2, L1이 실질적으로 동일 치수로 구성된다.
이 구성에 의해, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용MISFETQt2 및 그것에 접속되는 구동용MISFETQd2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(4) 상기 수단(1)∼(3)에 기재되는 어느 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)의 폭치수L3 또는 다른쪽의 전송용MISFETQt2의 게이트폭치수L1, 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 다른쪽의 전송용MISFETQt2의 게이트폭L11을 규정하는 소자분리절연막(4)의 폭치수L4또는 다른쪽의 전송용 MISFETQt2의 게이트폭치수L11의 각각이 실질적으로 동일 치수로 구성된다.
이 구성에 의해, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 β비율, 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 β비율의 각각을 균일화할 수 있어 양자의 메모리셀MC1, MC의 각각의 정보유지특성을 균일화할 수 있으므로, SRAM의 회로동작의 신뢰성을 보다 향상시킬 수 있다(어느 정보유지특성이 저하한 경우, 이 정보유지특성이 저하한 메모리셀MC1 또는 MC로 SRAM의 시스템전체의 정보유지특성이 결정되지만 이것을 방지할 수 있다).
(5) 상기 수단(1)∼(4)의 어느것인가에 기재되는 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)은 상기 여러개 배열되는 메모리셀MC의 주위를 둘러싸는 가드링영역P-GR이거나 또는 여러개배열되는 메모리셀MC의 주위에 상기 배열방향 또는 이 배열방향과 교차하는 방향에 따라서 소정 간격으로 배치된 웰콘택트영역PWC1 또는 PWC2이다.
(6) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 구동용 MISFETQd1, Qd2를 갖는 메모리셀MC가 상기 게이트폭방향과 일치하는 방향(Y방 향)으로 여러개 배열되고, 이 여러개배열되는 메모리셀MC중 배열방향의 처음단, 마지막단의 적어도 어느한쪽의 메모리셀MC1의 다른쪽의 구동용MISFETQd2, 이 다른쪽의 구동용MISFETQd2의 게이트폭방향과 일치하는 방향에 배치되며, 또한 상기 여러개 배열된 메모리셀MC의 바깥둘레영역에 배치된 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)의 각각의 사이가 소자분리절연막(4)를 개재하여 격리되는 SRAM에 있어서, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4)와 상기 p+형 반도체영역(40)사이에 활성영역(더미활성영역)(4D2)를 배치하고, 상기 다른쪽의 구동용MISFETQd2와 상기 p+형 반도체영역(40)사이의 격리치수(L10에 L8을 가산한 치수)에 비해서 이 다른쪽의 구동용MISFETQd2와 상기 p+형 반도체영역(40)사이에 배치되는 상기 소자분리절연막(4)의 상기 격리의 방향과 일치하는 방향의 폭치수 L8을 작게한다(상기 제9a참조).
이 구성에 의해,(A) 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2와 p+형 반도체영역(40)사이의 소자분리절연막(끝부)(4)의 폭치수L8이 활성영역(4D2)를 배치한만큼 작아지고, 이 소자분리절연막(끝부)(4)의 폭치수L8이 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀 MC의 한쪽의 구동용MISFETQd1사이의 소자분리절연막(내부)(4)의 폭치수L9와 같게 또는 근사시킬 수 있으므로, 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4), 한쪽의 구동용MISFETQd1의 게이트폭L7을 규정하는 소자분리절연막(4)의 각각의 폭치수 L8, L9의 주기성을 유지하여 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 2개의 구동용MISFETQd1, Qd2의 각각의 게이트폭치수L7, L6을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd2 및 그것에 접속되는 다른쪽의 전송용MISFETQt2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(7) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 구동용MISFETQd1, Qd2를 갖는 메모리셀MC가 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 여러개 배열되는 메모리셀MC중 배열방향의 처음단, 마지막단의 적어도 어느 한쪽의 메모리셀MC1의 다른쪽의 구동요MISFETQd2, 이 다른쪽의 구동용MISFETQd2의 게이트폭방향과 일치하는 방향에 배치되며, 또한 상기 여러개배열된 메모리셀MC의 바깥둘레영역에 배치된 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)의 각각의 사이가 소자분리절연막(4)를 개재하여 격리되는 SRAM에 있어서, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2의 채널형성영역과 상기 p+형 반도체영역(40)사이의 소자분리절연막(4)의 상기 게이트폭방향과 일치하는 방향의 폭치수L8, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1의 채널형성영역과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 한쪽의 구동용MISFETQd1의 채널형성영역 사이의 소자분리절연막(4)의 상기 게이트폭방향과 일치하는 방향의 폭치수L9의 각각이 실질적으로 동일 치수로 구성된다.
이 구성에 의해, (A) 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2와 p+형 반도체영역(40)사이의 소자분리절연막(끝부)(4)의 폭치수L8, 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1과 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀 MC의 한쪽의 구동용MISFETQd1사이의 소자분리절연막(내부)(4)의 폭치수L9가 실질적으로 동일 치수로 구성되고, 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4), 한쪽의 구동용MISFETQd1의 게이트폭L7을 규정하는 소자분리절연막(4)의 각각의 폭치수 L8, L9의 주기성을 유지하여 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 2개의 구동용MISFETQd1, Qd2의 각각의 게이트폭치수L7, L6을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd2 및 그것에 접속되는 다른쪽의 전송용MISFETQt2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(8) 상기 수단(6) 또는 (7)에 기재되는 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1, 다른쪽의 구동용MISFETQd2의 각각의 게이트폭치수L7, L6이 실질적으로 동일 치수로 구성된다.
이 구성에 의해, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 한쪽의 구동용MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd1 및 그것에 접속되는 다른쪽의 전송용MISFETQt2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC1의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(9) 상기 수단(6)∼(8)에 기재되는 어느 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4)의 폭치수L8또는 다른쪽의 구동용MISFETQd2의 게이트폭치수L6, 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 다른쪽의 구동용MISFETQd2의 게이트폭을 규정하는 소자분리절연막(4)의 폭치수 또는 다른쪽의 구동용MISFETQd2의 게이트폭치수의 각각이 실질적으로 동일 치수로 구성된다.
이 구성에 의해, 상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC1의 β비율, 배열방향의 처음단의 다음단, 마지막단의 전단의 어느 메모리셀MC의 β비율의 각각을 균일화할 수 있어 양자의 메모리셀MC1, MC의 각각의 정보유지특성을 균일화할 수 있으므로, SRAM의 회로동작상의 신뢰성을 보다 향상시킬 수 있다.
(10) 상기 수단(6)∼(9)의 어느것인가에 기재되는 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)은 상기 여러개 배열되는 메모리셀MC의 주위를 둘러싸는 가드링영역P-GR이다.
(11) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 전송용MISFETQt1, Qt2를 갖는 메모리셀MC가 상기 게이트 길이방향과 일치하는 방향(Y방향)으로 여러개 배열되고, 이 게이트 길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각에 따른 한쪽에 소자분리절연막(4)를 개재하여 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)이 배치되는 SRAM에 있어서, 상기 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4)와 이 여러개 배열된 메모리셀MC의 한쪽에 따라서 배치된 p+형 반도체영역(40)사이에 상기 다른쪽의 전송용MISFETQt2가 배치되는 활성영역의 형상과 동일 형상 또는 근사한 형상의 활성영역 또는 이 활성영역의 일부(더미 활성영역)(4D1)이 배치된다(상기 제9a도참조).
이 구성에 의해, (A) 상기 게이트길이방향과 일치하는 방향으로 여러개배열되는 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2와 p+형 반도체영역(40)사이의 소자분리절연막(4)의 폭치수 L3이 활성영역 또는 그 일부(4D1)을 배치한만큼(치수L5에 해당하는 만큼)작게 되고, 이 소자분리절연막(끝부)(4)의 폭치수L3이 메모리셀MC1의 한쪽의 전송용MISFETQt1과 게이트폭 방향으로 배열되는 다음단의 다른 메모리셀MC의 한쪽의 전송용MISFETQt1사이의 소자분리절연막(내부)(4)의 폭치수L4와 같게 또는 근사시킬 수 있으므로, 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2의 게이트폭L1을 규정하는 소자분리절연막(4), 한쪽의 전송용MISFETQt1의 게이트폭L2를 규정하는 소자분리절연막(4)의 각각의 폭치수L3, L4의 주기성을 유지하여 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 2개의 전송용MISFETQt1, Qt2의 각각의 게이트폭치수L2, L1을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 게이트길이방향과 일치하는 방향으로 여러개 배열되는 메모리셀MC의 각각 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용 MISFETQt2 및 그것에 접속되는 다른쪽의 구동용MISFETQd2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(12) 모두 소오스영역 또는 드레인영역(18)의 주위의 형상이 소자분리절연막(4)로 규정되는 2개의 전송용MISFETQt1, Qt2를 갖는 메모리셀MC가 게이트폭방향과 일치하는 방향(X방향)으로 여러개 배열되고, 이 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각에 따른 한쪽에 소자분리절연막(4)를 개재하여 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)이 배치되는 SRAM에 있어서, 상기 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2의 소오스영역 또는 드레인영역과 이 여러개 배열된 메모리셀MC의 한쪽에 따라서 배치된 p+형 반도체영역(40)사이에 상기 다른쪽의 전송용MISFETQt2가 배치되는 활성영역의 형상과 동일 형상 또는 근사한 형상의 활성영역 또는 이 활성영역의 일부(더미활성영역)(4D3)이 배치된다.
이 구성에 의해, (A) 상기 게이트폭방향과 일치하는 방향으로 여러개배열되는 메모리셀MC의 다른쪽의 전송용MISFETQt2의 상보성데이타선(DL, 33)에 접속되는 소오스영역 또는 드레인영역과 p+형 반도체영역(40)사이의 소자분리절연막(끝부)(4)의 폭치수가 활성영역 또는 그 일부(4D3)을 배치한만큼 작게되고, 이 소자분리절연막(끝부)(4)의 폭치수가 메모리셀MC의 한쪽의 전송용MISFETQt1과 게이트길이방향으로 배치되는 다음단의 다른 메모리셀MC의 한쪽의 전송용MISFETQt1 사이의 소자분리 절연막(내부)(4)의 폭치수와 같게 또는 근사시킬 수 있으므로, 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2의 소오스 영역 도는 드레인영역의 주위를 규정하는 소자분리절연막(4), 한쪽의 전송용MISFET의 소오스영역 또는 드레인영역의 주위를 규정하는 소자분리절연막(4)의 각각의 폭치수의 주기성을 유지하여 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 2개의 전송용MISFETQt1, Qt2의 각각의 소오스영역 또는 드레인영역의 형상을 균일화할수 있다. (B) 또 상기 작용효과(A)에 따라 게이트폭방향과 일치하는 방향으로 여러개 배열되는 메모리셀MC의 각각 다른쪽의 전송용MISFETQt2의 소오스영역 또는 드레인영역과 상보성데이타선사이의 도통불량, 접속저항값의 변동 등을 방지할 수 있다.
(13) 소자분리절연막(4)로 모두 게이트폭이 규정되는 2개의 구동용MISFETQd1, Qd2를 갖는 메모리셀MC가 게이트길이방향과 일치하는 방향으로 여러개 배열되고, 이 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각에 따른 한쪽에 소자분리절연막(4)를 개재하여 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)이 배치되는 SRAM에 있어서, 게이트길이 방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 다른쪽의 구동용MISFETQd2의 게이트폭 L6을 규정하는 소자분리절연막(4)와 이 여러개 배열된 메모리셀MC의 한쪽에 따라서 배치된 p+형 반도체영역(40)사이에 상기 다른쪽의 구동용MISFETQd2가 배치되는 활성영역의 형상과 동일 형상 또는 근사한형상의 활성영역 또는 이 활성영역의 일부 (더미활성영역)(4D2)가 배치된다(상기 제9a도참조).
이 구성에 의해, (A)상기 게이트길이방향과 일치하는 방향으로 여러개배열되는 메모리셀MC의 각각 다른쪽의 구동용MISFETQd2와 p+형 반도체영역(40)사이의 소자분리절연막(4)의 폭치수L8이 활성영역 또는 그 일부(4D2)를 배치한만큼 작게 되고, 이 소자분리절연막(끝부)(4)의 폭치수L8이 메모리셀MC의 한쪽의 구동용 MISFETQd1과 게이트폭방향으로 배치되는 다음단의 다른 메모리셀MC의 한쪽의 구동용MISFETQd1사이의 소자분리절연막(내부)의 폭치수L9와 같게 또는 근사시킬 수 있으므로, 게이트길이방향과 일치하는 방향으로 여러개배열된 메모리셀MC의 각각 다른쪽의 구동용MISFETQd2의 게이트폭L6을 규정하는 소자분리절연막(4), 한쪽의 구동용MISFETQd1의 게이트폭L7을 규정하는 소자분리절연막(4)의 각각의 폭치수L8, L9의 주기성을 유지하여 게이트길이방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 2개의 구동용MISFETQd1, Qd2의 각각의 게이트폭치수L7, L6을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 게이트길이방향과 일치하는 방향으로 여러개 배열되는 메모리셀MC의 각각 한쪽의 구동용MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd2 및 그것에 접속되는 다른쪽의 전송용MISFETQt2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(14) 모두 소오스영역(11)의 주위의 형상이 소자분리절연막(4)로 규정되는 2개의 구동용MISFETQd1, Qd2를 갖는 메모리셀MC가 게이트폭방향과 일치하는 방향으로 여러개 배열되고, 이 게이트폭방향과 일치하는 방향(Y방향)으로 여러개 배열된 메모리셀MC의 각각에 따른 한쪽에 소자분리절연막(4)를 개재하여 p-형 웰영역(2)에 기준전위를 공급하는 p+형 반도체영역(40)이 배치되는 SRAM에 있어서, 상기 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 한쪽의 구동용 MISFETQd1의 소오스영역과 이 여러개배열된 메모리셀MC의 한쪽에 따라서 배치된 p+형 반도체영역(40)사이에 상기 한쪽의 구동용MISFETQd1이 배치되는 활성영역의 형상과 동일 형상 또는 근사한 형상의 활성영역 또는 이 활성영역의 일부(더미활성영역)(4D4)가 배치된다.
이 구성에 의해,(A)상기 게이트폭방향과 일치하는 방향으로 여러개배열되는 메모리셀MC의 한쪽의 구동용MISFETQd1의 기준전압선(Vss)(13)에 접속되는 소오스영역이 p+형 반도체영역(40)사이에 활성영역 또는 그 일부(4D4)를 배치한만큼 크게되고, 이 소오스영역을 규정하는 소자분리절연막(끝부)의 상기 게이트폭방향과 일치하는 방향의 폭치수L12가 메모리셀MC의 다른쪽의 구동용MISFETQd2와 다음단의 다른 메모리셀MC의 다른쪽의 구동용MISFETQd2의 각각의 소오스영역을 규정하는 소자분리절연막(내부)의 폭치수L13과 같게 또는 근사시킬 수 있으므로, 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 각각 한쪽의 구동용MISFETQd1의 소오스영역의 주위를 규정하는 소자분리절연막(4), 다른쪽의 구동용MISFETQd2의 소오스영역의 주위를 규정하는 소자분리절연막(4)의 각각의 폭치수의 주기성을 유지하여 게이트폭방향과 일치하는 방향으로 여러개 배열된 메모리셀MC의 2개의 구동용MISFETQd1, Qd2의 각각의 소오스영역의 형상을 균일화할 수 있다. (B)이 결과, 상기 게이트폭방향과 일치하는 방향으로 여러개 배열되는 메모리셀MC의 한쪽의 구동용MISFETQd1의 소오스영역과 기준전압선(13)의 접속불량을 방지할 수 있다.
(15) 한쪽의 구동용MISFETQd1의 평면형상에 대해서 다른쪽의 구동용MISFETQd2의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 구동용MISFETQd1의 게이트길이방향, 다른쪽의 구동용MISFETQd2의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루는 메모리셀MC가 상기 게이트길이방향과 일치하는 방향으로 메모리셀MC의 2개의 구동용MISFETQd1, Qd2를 메모리셀MC마다 교대로 선대칭으로 배치하면서 여러개 배열되는 SRAM에 있어서, 상기 여러개 배열되는 메모리셀MC중 배열방향의 처음단 또는 마지막단의 메모리셀MC1의 상기 배열방향과 일치하는 방향의 바깥둘레영역에 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC1의 적어도 한쪽의 구동용MISFETQd1의 게이트전극(7)의 바깥둘레영역의 한쪽에 소정의 치수F3만큼 격리해서 대향하고, 이 격리치수F3이 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC1의 적어도 다른쪽의 구동용MISFETQd2의 게이트전극(7)과 배열방향의 처음단의 다음단 또는 마지막단의 전단의 메모리셀MC의 적어도 다른쪽의 구동용MISFETQd2의 게이트전극(7)의 격리치수F4와 실질적으로 동일 치수로 설정되며, 또 상기 한쪽, 다른쪽의 구동용MISFETQd의 각각의 게이트전극(7)과 동일 층으로 형성되는 더미 게이트전극층(7D)를 배치한다.
이 구성에 의해, (A) 상기 상기 배열방향의 처음단, 마지막단의 어느메모리셀 MC의 적어도 한쪽의 구동용MISFETQd1의 게이트전극(7)과 더미게이트전극층(7D)사이의 격리치수F3, 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 다른쪽의 구동용MISFETQd2의 게이트전극(7)과 배열방향의 처음단의 다음단 또는 마지막단의 전단의 메모리셀MC의 적어도 다른쪽의 구동용MISFETQd2의 게이트전극(7)사이의 격리치수F4의 각각을 실질적으로 동일 치수로 설정하고, 상기 한쪽의 구동용MISFETQd1의 게이트전극(7)과 더미게이트전극층(7D)의 간격, 다른쪽의 구동용MISFETQd2의 게이트전극(7)사이의 간격의 각각을 균일화할 수 있으므로, 주기성을 유지하여 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 한쪽의 구동용 MISFETQd1의 게이트길이 치수F1, 다른쪽의 구동용MISFETQd2의 게이트길이치수 F2의 각각을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 한쪽의 구동용MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd2 및 그것에 접속되는 다른쪽의 전송용MISFETQt2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다. (C) 또 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC의 2개의 구동용MISFETQd1, Qd2의 각각은 서로 점대칭으로 구성되고, 한쪽의 구동용 MISFETQd1 및 그것에 접속되는 한쪽의 전송용MISFETQt1로 부여되는 β비율, 다른쪽의 구동용MISFETQd2 및 그것에 접속되는 다른쪽의 구동용MISFETQt2로 부여되는 β비율의 각각을 쉽게 균일화할 수 있으므로, 메모리셀MC의 정보유지특성을 보다 향상시켜 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(16) 상기 수단(15)에 기재되는 더미게이트전극층(7D)는 기준전위(고정전위)가 인가된다.
이 구성에 의해, 상기 더미게이트전극층(7D)가 대전되는 등의 현상을 방지할 수 있으므로, SRAM의 제조상의 신뢰성, 사용상의 신뢰성 등을 향상시킬 수 있다.
(17) 한쪽의 전송용MISFETQt1의 평면형상에 대해서 다른쪽의 전송용 MISFETQt2의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 전송용 MISFETQt1의 게이트길이방향, 다른쪽의 전송용MISFETQt2의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루는 메모리셀MC가 상기 게이트길이방향과 일치하는 방향으로 메모리셀MC의 2개의 전송용MISFETQt1, Qt2를 메모리셀MC마다 교대로 선대칭으로 배치하면서 여러개 배열되는 SRAM에 있어서, 상기 여러개 배열되는 메모리셀MC 중 배열방향의 처음단 또는 마지막단의 메모리셀MC의 상기 배열방향과 일치하는 방향의 바깥둘레영역에 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 다른쪽의 전송용MISFETQt2의 게이트전극(13)의 상기 바깥둘레영역측의 한쪽에 소정치수만큼 격리해서 대향하고, 이 격리치수가 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 한쪽의 전송용MISFETQt1의 게이트전극(13)과 배열방향의 처음단의 다음단 또는 마지막단의 전단의 메모리셀MC의 적어도 한쪽의 전송용MISFETQt1의 게이트전극(13)의 격리치수와 실질적으로 동일 치수로 설정되며, 또 상기 한쪽, 다른쪽의 전송용MISFETQt의 각각의 게이트전극(13)과 동일 층으로 형성되는 더미전극층(더미워드선)(13D3)을 배치한다.
이 구성에 의해,(A)상기 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 적어도 다른쪽의 전송용MISFETQt2의 게이트전극(13)과 더미전극층(13D3)사이의 격리치수, 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 한쪽의 전송용MISFETQt1의 게이트전극(13)과 배열방향의 처음단의 다음단 또는 마지막단의 전단의 메모리셀MC의 적어도 한쪽의 전송용MISFETQt1의 게이트전극(13)사이(워드선(13)사이)의 격리치수의 각각을 실질적으로 동일 치수로 설정하고, 상기 다른쪽의 전송용MISFETQt2의 게이트전극(13)과 더미전극층(13D3)의 간격, 한쪽의 전송용MISFETQt1의 게이트전극(13)사이의 간격의 각각을 균일화할 수 있으므로, 주기성을 유지하여 배열방향의 처음단 또는 마지막단의 메모리셀MC의 적어도 다른쪽의 전송용MISFETQt2의 게이트길이치수, 한쪽의 전송용MISFETQt1의 게이트길이치수의 각각을 균일화할 수 있다. (B) 또 상기 작용효과(A)에 따라 배열방향의 처음단, 마지막단의 어느 메모리셀MC의 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용MISFETQt2 및 그것에 접속되는 다른쪽의 구동용MISFETQd2로 부여되는 β비율의 각각을 균일화할 수 있어 메모리셀MC의 정보유지특성을 향상시킬 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(18) 상기 수단(1)∼(14)에 기재되는 메모리셀MC는 한쪽의 전송용MISFETQt1의 평면형상에 대해서 다른쪽의 전송용MISFETQt2의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 전송용MISFETQt1의 게이트길이방향, 다른쪽의 전송용MISFETQt2의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루어서 구성되거나 또는 한쪽의 구동용MISFETQd1의 평면형상에 대해서 다른쪽의 구동용MISFETQd2의 평면형상이 점대칭으로 구성되며, 또한 상기 한쪽의 구동용MISFETQd1의 게이트 길이방향, 다른쪽의 구동용MISFETQd2의 게이트길이방향의 각각이 서로 실질적으로 평행을 이루어서 구성된다.
이 구성에 의해, 상기 배열방향의 처음단 또는 마지막단의 메모리셀MC의 2개의 전송용MISFETQt의 각각은 서로 점대칭으로 구성되거나 또는 메모리셀MC의 2개의 구동용MISFETQd의 각각은 서로 점대칭으로 구성되고, 한쪽의 전송용MISFETQt1 및 그것에 접속되는 한쪽의 구동용MISFETQd1로 부여되는 β비율, 다른쪽의 전송용 MISFETQt2 및 그것에 접속되는 다른쪽의 구동용MISFETQd2로 부여되는 β비율의 각각을 쉽게 균일화할 수 있으므로, 메모리셀MC의 정보유지특성을 보다 향상시켜 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
다음에 제19도∼제21도를 사용해서 다른 실시예를 설명한다.
본 실시예는 상술한 다른 실시예의 SRAM의 메모리셀어레이에 퍼텐셜장벽영역을 구성한 본 발명의 다른 실시예이다.
본 실시예인 SRAM의 단면구조에 대해서 제19a도 및 제19b도를 사용하여 간단히 설명한다. 제19a도는 SRAM의 메모리셀어레이의 중앙영역의 주요부 단면도이다. 제19b도는 SRAM의 메모리셀어레이의 주변영역의 주요부 단면도이다.
제19a도 및 제19b도에 도시한 바와 같이, SRAM의 메모리셀어레이MAY에 있어서, p-형 웰영역(2)의 내부에는 퍼텐셜장벽영역(p+형 반도체영역)(45)가 구성된다. 이 퍼텐셜장벽영역(45)는 메모리셀MC의 전송용MISFETQt의 일부아래의 영역 및 구동용MISFETQd아래의 영역, 적어도 정보축적노드영역아래에 구성된다. 퍼텐셜장벽영역(45)는 p-형 웰영역(2)와 동일 도전형으로 형성되며, 또한 p-형 웰영역(2)에 비해서 높은 불순물농도로 설정된다. 퍼텐셜장벽영역(45)는 p-형 웰영역(2)의 내부(퍼텐셜장벽영역(45)보다도 깊은 영역)나 n-형 반도체기판(1)의 내부에서 발생하는 소수캐리어가 정보축적노드영역에서 포획되는 것을 방지하여 SRAM의 α선 소프트에러내압을 향상시킬 수 있다. 또, 퍼텐셜장벽영역(45)는 메모리셀MC의 전송용MISFETQt, 구동용MISFETQd의 각각에 부가되는 접합용량을 증가하여 정보축적노드영역에 축적되는 정보전하량을 증가시킬 수 있다.
상술한 퍼텐셜장벽영역(45)는 상기 실시예1의 제조프로세스의 제17d도 및 제 18d도에 도시한 DDD구조를 형성하는 낮은 불순물농도의 n형 반도체영역(10)을 형성한후에 제20a도(메모리셀어레이의 중앙영역에서의 소정공정에 있어서의 주요부단면도) 및 제20b도(메모리셀어레이의 주변영역에서의 소정공정에 있어서의 주요부단면 도)에 도시한 바와 같이 형성된다.
즉, 우선 상기 제20도에 도시한 바와 같이, 포토리조그래피기술을 사용하여 마스크(46)을 형성한다. 이 마스크(46)은 제21a도(A영역에서의 소정공정에 있어서의 평면도) 및 제21b도(C영역에서의 소정공정에 있어서의 평면도)에 도시한 바와 같이, 메모리셀어레이MAY의 중앙영역은 평면형상의 주기성이 확보되고, 메모리셀어레이MAY의 주변영역에 있어서도 더미마스크(46D)가 부가되어 메모리셀어레이MAY의 끝부에 배치되는 메모리셀MC의 영역에 있어서의 평면형상의 주기성이 확보된다.
다음에 상기 마스크(46) 및 더미마스크(46D)를 사용하여 상기 제20a도 및 제 20b도에 도시한 바와 같이 메모리셀어레이MAY가 배치되는 p-형 웰영역(2)의 내부에 p형 불순물을 도입한다. p형 불순물로써는 예를들면 B가 사용되며, 이 B는 이온주입기술을 사용하여 200∼250KeV의 에너지로 약 1013atoms/㎠ 정도의 불순물농도로 도입된다. 이 p형 불순물의 도입후 마스크(46) 및 더미마스크(46D)는 제거된다.
그후의 제조프로세스는 상술한 다른 실시예와 마찬가지이므로, 본 실시예에 있어서는 생략한다.
이와 같이, 상술한 퍼텐셜장벽영역(45)를 형성하는 마스크(46)에 있어서, 메모리셀어레이MAY의 끝부에 더미마스크(46D)를 부가하는 것에 의해 메모리셀어레이 MAY의 끝부에 배치되는 메모리셀MC의 β비율의 변동을 저감할 수 있으므로, SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면 본 발명은 상술한 SRAM의 메모리셀의 부하소자로써 고저항소자를 사용한 경우에도 적용할 수 있다.
또, 본 발명은 상술한 SRAM에 있어서, 제조공정에 있어서의 제3층째의 게이트재형성공정 및 그 이후의 층에 적용해도 좋다.
또, 본 발명은 마이크로프로세서 등의 반도체집적회로장치에 탑재되는 SRAM에 적용해도 좋다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
(1) SRAM을 구비한 반도체집적회로장치에 있어서, 상기 SRAM의 메모리셀어레이의 끝부에 배치된 메모리셀의 정보유지특성을 향상시킬 수 있어 SRAM의 회로동작상의 신뢰성을 향상시킬 수 있다.
(2) SRAM을 구비한 반도체집적회로장치에 있어서, 상기 효과(1)외에 SRAM의 집적도를 향상시킬 수 있다.

Claims (40)

  1. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로장치로서, 상기 메모리셀은 제1 및 제2 전송용 MISFET와 제1 방향에 있어서 상기 제1 전송용 MISF ET와 상기 제2 전송용 MISFET사이에 배치된 제1 및 제2 구동용 MISFET를 갖고, 상기 메모리셀은 상기 주면의 제1 영역에 있어서 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향에 여러개 배치되어 메모리셀 어레이를 구성하고, 상기 전송용 MISFET 및 상기 구동용 MISFET는 상기 주면의 활성영역에 형성되고, 상기 활성영역 및 상기 전송용 MISFET의 게이트폭은 소자분리 절연막에 의해 규정되고, 상기 전송용 MISFET는 그의 게이트폭 방향이 상기 제2 방향과 일치하도록 배치되고, 제1 반도체영역 및 제2 반도체영역은 상기 반도체기판내에 형성되고, 상기 제1 반도체영역은 상기 제1 영역을 둘러싸도록 상기 제1 방향 및 제2 방향으로 연장하고 또한 제1 전위가 인가되고, 상기 제2 반도체영역은 상기 소자분리 절연막과 상기 제1 반도체영역 사이에 형성되고 또한 상기 제1 반도체영역과 일체로 형성되고, 상기 제2 반도체영역은 상기 제1 반도체영역과 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀 사이에 배치되고, 상기 소자분리 절연막은 제1 부분과 제2 부분을 갖고, 상기 제1 부분은 상기 제2 반도체영역과 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제2 전송용 MISFET의 채널영역 사이에 형성되고, 상기 제2 부분은 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 전송용 MISFET의 채널영역과 상기 제2 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제1 전송용 MISFET의 채널영역 사이에 형성되고, 상기 제1 부분의 상기 제2 방향에 있어서의 폭치수는 상기 제2 부분의 상기 제2 방향에 있어서의 폭치수와 동일치수로 구성되는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 전송용 MISFET의 게이트폭은 제2 전송용 MISFET의 게이트폭과 동일치수로 구성되는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 제1 반도체영역은 가드링영역인 반도체집적회로 장치.
  4. 제1항에 있어서, 상기 제1 부분의 평면형상은 상기 제2 부분의 평면형상과 동일형상으로 구성되는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 메모리셀에 있어서 제1 전송용 MISFET의 평면형상과 제2 전송용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고, 상기 메모리셀에 있어서 제1 구동용 MISFET의 평면형상과 제2 구동용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되는 반도체집적회로장치.
  6. 제5항에 있어서, 상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고, 상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고, 상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되고, 상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되는 반도체집적회로장치.
  7. 제6항에 있어서, 더미 게이트는 상기 제2 반도체영역상을 상기 제1 방향으로 연장하도록 배치되고 또한 상기 구도용 MISFET의 게이트전극과 동일층의 게이트재로 구성되고, 상기 제2 방향에 있어서 상기 더미 게이트와 상기 제1 반도체영역에 인접하는 메모리셀의 제2 구동용 MISFET의 게이트전극 사이의 격리치수는 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트전극과 상기 제2 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트전극 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  8. 제7항에 있어서, 상기 더미 게이트에는 상기 제1 전위가 인가되는 반도체집적회로장치.
  9. 제6항에 있어서, 워드선은 메모리셀당 2개로 구성되고, 상기 2개의 워드선은 상기 제1 방향으로 서로 격리되고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고, 상기 2개중의 한쪽의 워드선은 상기 제2 전송용 MISFET의 게이트전극과 일체로 구성되고, 상기 2개중의 다른쪽의 워드선은 상기 제1 전송용 MISFET의 게이트전극과 일체로 구성되고, 더미 워드선은 상기 제1 반도체영역에 인접하고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고, 상기 더미 워드선은 상기 워드선과 동일층의 게이트재로 구성되고, 상기 제1 방향에 있어서 상기 더미 워드선과 상기 더미 워드선에 인접하는 워드선 사이의 격리치수는 상기 제1 방향에 있어서 인접하는 메모리셀의 워드선 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  10. 제1항에 있어서, 상기 제1 반도체영역은 p형의 도전형으로 구성되고, 상기 제2 반도체영역은 n형의 도전형으로 구성되며, 상기 제1 및 상기 제2 반도체영역에는 상기 제1 전위가 인가되고, 상기 제1 전위는 기준전압인 반도체집적회로장치.
  11. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로 장치로서, 상기 메모리셀은 제1 및 제2 전송용 MISFET와 제1 방향에 있어서 상기 제1 전송용 MISFET와 상기 제2 전송용 MISFET 사이에 배치된 제1 및 제2 구동용 MISFET를 갖고, 상기 메모리셀은 상기 주면의 제1 영역에 있어서 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향에 여러개 배치되어 메모리셀 어레이를 구성하고, 상기 전송용 MISFET 및 상기 구동용 MISFET는 상기 주면의 활성영역에 형성되고, 상기 활성영역 및 상기 구동용 MISFET의 게이트폭은 소자분리 절연막에 의해 규정되고, 상기 구동용 MISFET는 그의 게이트폭 방향이 상기 제1 방향과 일치하도록 배치되고, 제1 반도체영역 및 제2 반도체영역은 상기 반도체기판내에 형성되고, 상기 제1 반도체영역은 상기 제1 영역을 둘러싸도록 상기 제1 방향 및 상기 제2 방향으로 연장하고 또한 제1 전위가 인가되고, 상기 제2 반도체영역은 상기 소자분리 절연막과 상기 제1 반도체영역 사이에 형성되고 또한 상기 제1 반도체영역과 일체로 형성되고, 상기 제2 반도체영역은 상기 제1 반도체영역과 상기 제1 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀 사이에 배치되고, 상기 소자분리 절연막은 제1 부분과 제2 부분을 갖고, 상기 제1 부분은 상기 제2 반도체영역과 상기 제1 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제2 구동용 MISFET의 채널영역 사이에 형성되고,상기 제2 부분은 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 구동용 MISFET의 채널영역과 상기 제1 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제1 구동용 MISFET의 채널영역 사이에 형성되고, 상기 제1 부분의 상기 제1 방향에 있어서의 폭치수는 상기 제2 부분의 상기 제1 방향에 있어서의 폭치수와 동일치수로 구성되는 반도체집적회로장치.
  12. 제11항에 있어서, 상기 제1 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트폭은 제2 구동용 MISFET의 게이트폭과 동일치수로 구성되는 반도체집적회로장치.
  13. 제11항에 있어서, 상기 제1 반도체영역은 가드링영역인 반도체집적회로장치.
  14. 제11항에 있어서, 상기 메모리셀에 있어서 제1 전송용 MISFET의 평면형상과 제2 전송용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고,상기 메모리셀에 있어서 제1 구동용 MISFET의 평면형상과 제2 구동용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되는 반도체집적회로장치.
  15. 제14항에 있어서, 상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되는 반도체집적회로장치.
  16. 제15항에 있어서, 워드선은 메모리셀당 2개로 구성되고,상기 2개의 워드선은 상기 제1 방향으로 서로 격리되고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고,상기 2개중의 한쪽의 워드선은 상기 제2 전송용 MISFET의 게이트전극과 일체로 구성되고,상기 2개중의 다른쪽의 워드선은 상기 제1 전송용 MISFET의 게이트전극과 일체로 구성되고,더미 워드선은 상기 제1 반도체영역에 인접하고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고,상기 더미 워드선은 상기 워드선과 동일층의 게이트재로 구성되고,상기 제1 방향에 있어서 상기 더미 워드선과 상기 더미 워드선에 인접하는 워드선 사이의 격리치수는 상기 제1 방향에 있어서 인접하는 메모리셀의 워드선 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  17. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로 장치로서,상기 메모리셀은 제1 및 제2 전송용 MISFET와 제1 방향에 있어서 상기 제1 전송용 MISFET와 상기 제2 전송용 MISFET 사이에 배치된 제1 및 제2 구동용 MISFET를 갖고,상기 메모리셀에 있어서 제1 전송용 MISFET의 평면형상과 제2 전송용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고, 상기 메모리셀에 있어서 제1 구동용 MISFET의 평면형상과 제2 구동용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고,상기 메모리셀은 상기 주면의 제1 영역에 있어서 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 여러개 배치되어 메모리셀 어레이를 구성하고,상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,제1 반도체영역은 상기 반도체기판내에 형성되고,상기 제1 반도체영역은 상기 제1 영역을 둘러싸도록 상기 제1 방향 및 상기 제2 방향으로 연장하고 또한 제1 전위가 인가되고,더미 게이트는 상기 제1 반도체영역에 인접하고 또한 상기 주면상을 상기 제1 방향으로 연장하도록 배치되고,상기 더미 게이트는 상기 구동용 MISFET의 게이트전극와 동일층의 게이트재로 구성되고,상기 제2 방향에 있어서 상기 더미 게이트와 상기 제1 반도체영역에 인접하는 메모리셀의 제2 구동용 MISFET의 게이트전극 사이의 격리치수는 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트전극과 상기 제2 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트전극 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  18. 제17항에 있어서, 상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되는 반도체집적회로장치.
  19. 제18항에 있어서, 상기 더미 게이트에는 상기 제1 전위가 인가되고,상기 제1 전위는 기준전압인 반도체집적회로장치.
  20. 제18항에 있어서, 워드선은 메모리셀당 2개로 구성되고,상기 2개의 워드선은 상기 제1 방향에 있어서 서로 격리되고 또한 상기 주면을 상기 제2 방향으로 연장하도록 배치되고, 상기 2개중의 한쪽의 워드선은 상기 제2 전송용 MISFET의 게이트전극과 일체로 구성되고,상기 2개중의 다른쪽의 워드선은 상기 제1 전송용 MISFET의 게이트전극과 일체로 구성되고,더미 워드선은 상기 제1 반도체영역에 인접하고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고,상기 더미 워드선은 상기 워드선과 동일층의 게이트재로 구성되고,상기 제1 방향에 있어서 상기 더미 워드선과 상기 더미 워드선에 인접하는 워드선 사이의 격리치수는 상기 제1 방향에 있어서 인접하는 메모리셀의 워드선 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  21. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로장치로서,상기 메모리셀은 제1 및 제2 전송용 MISFET와 제1 방향에 있어서 상기 제1 전송용 MISFET와 상기 제2 전송용 MISFET 사이에 배치된 제1 및 제2 구동용 MISFET를 갖고,상기 메모리셀에 있어서 제1 전송용 MISFET의 평면형상과 제2 전송용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고,상기 메모리셀에 있어서 제1 구동용 MISFET의 평면형상과 제2 구동용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고,상기 메모리셀은 상기 주면의 제1 영역에 있어서 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 여러개 배치되어 메모리셀 어레이를 구성하고, 상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,제1 반도체영역은 상기 반도체기판내에 형성되고,상기 제1 반도체영역은 상기 제1 영역을 둘러싸도록 상기 제1 방향 및 상기 제2 방향으로 연장하고 또한 제1 전위가 인가되고,워드선은 메모리셀당 2개로 구성되고, 상기 2개의 워드선은 상기 제1 방향으로 서로 격리되고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고,상기 2개중의 한쪽의 워드선은 상기 제2 전송용 MISFET의 게이트전극과 일체로 구성되고,상기 2개중의 다른쪽의 워드선은 상기 제1 전송용 MISFET의 게이트전극과 일체로 구성되고,더미 워드선은 상기 제1 반도체영역에 인접하고 또한 상기 주면상을 상기 제2 방향으로 연장하도록 배치되고,상기 더미 워드선은 상기 워드선과 동일층의 게이트재로 구성되고,상기 제1 방향에 있어서 상기 더미 워드선과 상기 더미 워드선에 인접하는 워드선 사이의 격리치수는 상기 제1 방향에 있어서 인접하는 메모리셀의 워드선 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  22. 제21항에 있어서, 상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 제1 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되는 반도체집적회로장치.
  23. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로장치로서,상기 반도체기판은 제1 웰영역을 갖고,상기 메모리셀은 제1 및 제2 전송용 MISFET와 제1 방향에 있어서 상기 제1 전송용 MISFET와 상기 제2 전송용 MISFET 사이에 배치된 제1 및 제2 구동용 MISFET를 갖고,상기 메모리셀은 상기 메모리셀에 있어서 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 여러개 배치되어 메모리셀 어레이를 구성하고,상기 전송용 MISFET 및 상기 구동용 MISFET는 상기 주면의 활성영역에 형성되고,상기 활성영역 및 상기 전송용 MISFET의 게이트폭은 소자분리 절연막에 의해 규정되고,상기 전송용 MISFET는 그의 게이트폭 방향이 상기 제2 방향과 일치하도록 배치되고, 제1 반도체영역은 상기 제1 웰영역내에 형성되고 또한 상기 제2 방향에 있어서 인접하는 메모리셀 사이에 구성되고,상기 제1 웰영역은 상기 제1 반도체영역을 거쳐서 제1 전위가 공급되고,상기 소자분리 절연막은 제1 부분과 제2 부분을 갖고,상기 제1 부분은 상기 제1 반도체영역과 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 전송용 MISFET의 채널영역 사이에 형성되고,상기 제2 부분은 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제2 전송용 MISFET의 채널영역과 상기 제2 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제2 전송용 MISFET의 채널영역 사이에 형성되고,상기 제1 부분의 상기 제2 방향에 있어서의 폭치수는 상기 제2 부분의 상기 제2 방향에 있어서의 폭치수와 동일치수로 구성되는 반도체집적회로장치.
  24. 제23항에 있어서, 상기 메모리셀에 있어서 제1 전송용 MISFET의 평면형상과 제2 전송용 MISFET의 평면형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되고, 상기 메모리셀에 있어서 제1 구동용 MISFET의 평면형상과 제2 구동용 MISFET의 평민형상은 상기 메모리셀의 중심점에 대해서 점대칭으로 구성되는 반도체집적회로장치.
  25. 제24항에 있어서, 상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고, 상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제2 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제1 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 구동용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 구동용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되고,상기 메모리셀의 전송용 MISFET의 평면형상과 상기 제1 방향에 있어서 인접하는 메모리셀의 전송용 MISFET의 평면형상은 이들 2개의 메모리셀 사이의 상기 제2 방향의 축에 대해서 선대칭으로 구성되는 반도체집적회로장치.
  26. 제25항에 있어서, 더미 게이트는 상기 제1 반도체영역상을 상기 제1 방향으로 연장하도록 배치되고 또한 상기 구동용 MISFET의 게이트전극과 동일층의 게이트재로 구성되고,상기 제2 방향에 있어서 상기 더미 게이트와 상기 제1 반도체영역에 인접하는 메모리셀의 제1 구동용 MISFET의 게이트전극 사이의 격리치수는 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제2 구동용 MISFET의 게이트전극과 상기 제2 방향에 있어서 상기 메모리셀에 인접하는 메모리셀의 제2 구동용 MISFET의 게이트전극 사이의 격리치수와 동일치수로 구성되는 반도체집적회로장치.
  27. 제26항에 있어서, 상기 제1 반도체영역 및 제1 웰영역은 p형의 도전형으로 구성되고,상기 제1 전위는 기준전압인 반도체집적회로장치.
  28. 제25항에 있어서, 상기 제2 방향에 있어서 상기 제1 반도체영역에 인접하는 메모리셀의 제1 전송용 MISFET의 게이트폭은 제2 전송용 MISFET의 게이트폭과 동일치수로 구성되는 반도체집적회로장치.
  29. 주면을 갖는 반도체기판과 메모리셀을 구비한 반도체집적회로장치로서,상기 메모리셀은 제1 및 제2 구동용 MISFET와 제1 및 제2 부하용 MISFET를 갖고,상기 구동용 MISFET의 게이트전극은 게이트 절연막을 거쳐서 상기 주면상에 형성되고,상기 구동용 MISFET의 게이트전극상에 제1 절연막이 형성되고,상기 제1 절연막상에 상기 제1 및 제2 부하용 MISFET의 게이트전극이 형성되고,상기 제1 및 제2 부하용 MISFET의 게이트전극의 측벽에 제1 사이드월스페이서가 형성되고,상기 부하용 MISFET의 게이트전극 및 제1 사이드월 스페이서상에 제2 절연막이 형성되고,상기 제2 절연막상에 한쌍의 반도체막이 형성되고,상기 한쌍의 반도체막의 한쪽내에 상기 제1 부하용 MISFET의 소오스영역, 채널영역, 드레인영역이 형성되고,상기 한쌍의 반도체막의 다른쪽내에 상기 제2 부하용 MISFET의 소오스영역, 채널영역, 드레인영역이 형성되고,상기 한쌍의 반도체막의 한쪽은 상기 제1 부하용 MISFET의 게이트전극 및 제1 사이드월 스페이서상을 연장하고,상기 한쌍의 반도체막의 다른쪽은 상기 제2 부하용 MISFET의 게이트전극 및 제1 사이드월 스페이서상을 연장하고,상기 제1 부하용 MISFET의 드레인영역은 상기 제2 부하용 MISFET의 게이트전극, 상기 제2 구동용 MISFET의 게이트전극 및 제1 구동용 MISFET의 드레인영역에 전기적으로 접속하고,상기 제2 부하용 MISFET의 드레인영역은 상기 제1 부하용 MISFET의 게이트전극, 상기 제1 구동용 MISFET의 게이트전극 및 제2 구동용MISFET의 드레인영역에 전기적으로 접속하는 반도체집적회로장치.
  30. 제29항에 있어서, 상기 제1 사이드월 스페이서는 상기 부하용 MISFET의 게이트전극상을 포함하는 상기 주면상에 절연막을 퇴적하고 상기 절연막을 이방성에칭하는 것에 의해 형성되는 반도체집적회로장치.
  31. 제30항에 있어서, 상기 구동용 MISFET의 게이트전극의 측벽에 제2 사이드월 스페이서가 형성되고,상기 제2 사이드월 스페이서는 상기 구동용 MISFET의 게이트전극상을 포함하는 상기 주면상에 절연막을 퇴적하고, 상기 절연막을 이방성에칭하는 것에 의해 형성되는 반도체집적회로장치.
  32. 제31항에 있어서, 상기 부하용 MISFET는 상기 구동용 MISFET상에 형성되고, 상기 제1 사이드월 스페이서는 산화규소막으로 구성되고,상기 부하용 MISFET는 p채널 MISFET로 구성되고,상기 구동용 MISFET는 n채널 MISFET로 구성되는 반도체집적회로장치.
  33. 주면을 갖는 반도체기판을 구비한 반도체집적회로장치로서,제1 MISFET의 게이트전극은 게이트절연막을 거쳐서 상기 주면상에 형성되고,상기 제1 MISFET의 게이트전극상에 제1 절연막이 형성되고,상기 제1 절연막상에 제2 MISFET의 게이트전극이 형성되고,상기 제2 MISFET의 게이트전극의 측벽에 제1 사이드월 스페이서가 형성되고,상기 제2 MISFET의 게이트전극 및 제1 사이드월 스페이서상에 제2 절연막이 형성되고,상기 제2 절연막상에 반도체막이 형성되고,상기 반도체막내에 상기 제2 MISFET의 소오스영역, 채널영역, 드레인영역이 형성되고,상기 반도체막은 상기 제2 MISFET의 게이트전극 및 제1 사이드월 스페이서상을 연장하고,상기 제2 MISFET의 드레인영역은 제1 구동용 MISFET의 드레인영역에 전기적으로 접속되는 반도체집적회로장치.
  34. 제33항에 있어서, 상기 제1 사이드월 스페이서는 상기 제2 MISFET의 게이트전극상을 포함하는 상기 주면상에 절연막을 퇴적하고 상기 절연막을 이방성에칭하는 것에 의해 형성되는 반도체집적회로장치.
  35. 제34항에 있어서, 상기 제1 MISFET의 게이트전극의 측벽에 제2 사이드월 스페이서가 형성되고,상기 제2 사이드월 스페이서는 상기 제1 MISFET의 게이트전극상을 포함하는 상기 주면상에 절연막을 퇴적하고 상기 절연막을 이방성에칭하는 것에 의해 형성되는 반도체집적회로장치.
  36. 제35항에 있어서, 상기 제1 사이드월 스페이서는 산화규소막으로 구성되고,상기 부하용 MISFET는 p채널 MISFET로 구성되고,상기 구동용 MISFET는 n채널 MISFET로 구성되는 반도체집적회로장치.
  37. 주면을 갖는 반도체기판을 구비한 반도체집적회로장치의 제조방법으로서,(a) 상기 주면의 제1 영역에 제1 MISFET의 게이트절연막을 형성하는 공정,(b) 상기 제1 MISFET의 게이트절연막상에 상기 제1 MISFET의 게이트 전극을 형성하는 공정,(c) 상기(b) 공정후에 상기 주면의 제2 영역에 제1 절연막을 형성하는 공정,(d) 상기 제1 절연막상에 제1 실리콘막을 퇴적하는 공정, (e) 상기 제1 실리콘막 및 제1 절연막에 개구를 형성하는 공정, (f) 상기 개구 및 제1 실리콘막상에 제2 실리콘막을 퇴적하는 공정 (g) 상기 제2 실리콘막 및 제1 실리콘막을 패터닝해서 상기 제2 MISFET의 게이트전극을 형성함과 동시에 제1 배선을 형성하는 공정을 갖고,상기 제1 배선은 상기 개구를 통해서 반도체기판에 형성된 반도체영역에 접속되는 반도체집적회로장치의 제조방법.
  38. 제37항에 있어서, 상기 제1 절연막은 열산화막으로 형성되고,상기 제1 절연막의 일부는 상기 제2 MISFET의 게이트절연막을 구성하는 반도체집적회로장치의 제조방법.
  39. 제38항에 있어서, 상기 제1 MISFET는 SRAM의 메모리셀의 구동용 MISFET를 구성하고, 상기 제2 MISFET는 SRAM의 메모리셀의 전송용 MISFET를 구성하는 반도체집적회로장치의 제조방법.
  40. 제39항에 있어서, 상기 제1 배선은 기준전압선을 구성하고 또한 상기 제1 MISFET의 소오스영역에 접속되는 반도체집적회로장치의 제조방법.
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