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五、發明説明尽) 發明背景 本發明乃相關於一半導體積體電路裝置且，更持別而 言，乃相關於一技術其乃是有效的當應用於安裝有一 SRAM (亦即靜態隨機存取記億）之半導體積體電路裝 置時。 S RAM被掲示為一無常性半導體裝置在例如 IEDM (國際電子裝置會議）技術文摘1 988年12 月份，第48至5 1頁中。在此種SRAM中，用以儲存 1位元資訊之記億格乃安排在界於互補資料線和文字線之 每個交叉部份。 經沭部屮央標準局只工消赀合作社印製 (請先閲讀背而之注意事項孙填寫上.<) 記億格包含一正反器電路和兩値轉移MOSFET ( 金屬氧化半導體場效電晶體）。此轉移MOSFET具有 其一半導髏區域與正反器電路之輸入/輸出端連接且其另 一半導體區域與一互補資料線連接。轉移MO S F E T具 有其閘極與文字線連接因此其傳導與不傳導乃由文字線所 控制。如同一資訊閂鎖部份，正反器電路乃由兩趨動 MOSFET和負載MOSFET所構成。趨動 Μ〇S F E T具有其汲極區域與一個轉移MO S F E T之 一半導體區域所g接且其源極區域與一參考電壓線（即一 電源線）連接。趨動MOSFET之閘極乃與另一個轉移 MOSFET之一半導體區域連接。負載MOSFET具 有其汲極區域與一個轉移MO S F E T之一半導體區域連 接和其源極區域與一電壓線（即電源線）連接。 本紙張尺度逍用中BB家楳準（CNS)<P4規格(210X297公;¢) 81. 2. 20,000

Λ fi Η G 198771 五、發明説明（2 ) 發明概論 (請先閱請背而之注意事項孙蜞寫太ί) S RAM包括一記億陣列其具有多數之記億格安排在 半導體晶片在主要面上。在記億陣列中之記億格陣列具有 一週期性（或規則性）。我們發現記億格陣列終止於中間 使其規則性受干擾之記億格之持性，較在週期性區域之記 億格更差。 例如，安排在記億格之端部份之記億格更易於使其能 量邊緣降低般之安排在記億陣列内之記億格。此乃因為記 億格圖型具有重現在記億陣列内卻不在記億陣列之端部份 。因此，由於使用在半導體晶片之光阻之表面張力之事實 在石印刷術之步驟下乃是不同的在記億陣列之内部和端部 份，在記億陣列之端部份上之擴散層之工作尺寸似乎在成 長且不同於内部擴散層之成長因此在端部份之半導體具有 其電特性降低。 類似的討論亦可應用於一閘極其乃安排在擴散層之上 0 經濟部屮央標準局员工消费合作社印驭 如同一用以消除此一問題之方法，曾經有一方法其使 擴散層之形狀相等且對於所有記億陣列之閘極之安排藉由 安排空格其如同f作用之記億格環境記億陣列。 但是，環繞記億陣列安排空格之技術伴隨一問題即記 億陣列之區域增加。特別的，一大容量之記億L S I具有 其記億陣列被區分為多層記億柵網（MM)以避免電路之 接線延遲由於此大容量。如果空格乃安排環繞著毎値記憶 柵網（MM),空格對整値記億柵網之區域之佔領百分比 本紙Λ尺度边用中田因準(CNS)肀4規怙（210X29/公;《:) S1. 2. ?0,000 ~ 4 - Λ 6 η 6 198771* 五、發明説明（3) 乃增加而降低了 S RAM整合之層度。 (請先閲讀背而之注意事項外填寫太 一 在採用井結構之SRAM中，換句話說，安排有記億 格之井區域乃安排有所諝的井接觸.區域"用以饋以一固 定能量以抑制任何的電波動。在鄰近井接觸區域之區域中 ，記億格之陣列终止以干擾記億格陣列之週期性。如此似 乎會引起在鄰近井接觸區域之記億格之電待性之降低。 本發明具有下列之目標： (1) 改善，在具有SRAM之半導體積體電路裝置 中，安排在SRAM之記億格陣列之端部份之記憶格之資 訊閂鎖特性和在S RAM之電路操作之可靠度；和 (2) 為了逹成前述之目標（1)和改善半導體積體 電路裝置之S RAM之整合層度。 本發明前述和其他的目標和新穎特擻將變的非常明顯 從下列之說明參考附圖。 經濟部+央標準工消费合作社印製 在此所討論之本發明之代表例將於下列概略的論述。 (1)在一具有SRAM之半導體積體電路裝置中， 其中多數之記億格，其每個具有兩個轉移MISFET ( 即金屬絶緣半導體場效電晶體）且此兩轉移Μ I S F E T 具有其閘寛度由厂元件隔阻絶綠薄膜所調整，乃排列在與 閘寬度之方向對齊之方向上，且其中另一個轉移 Μ I S F Ε Τ，其至少一個多數排列記憶格之記億格乃位 於陣列方向上之最初和最後層和一半導體區域安排在與另 一個轉移Μ I S F Ε Τ之閘寬度方向對齊之方向用以饋以 一參考電位安排在多數陣列記億格之外部週圍區域之一基 81. 2. 20,000 本紙張尺度逍用中β Η家楳準(CNS) Τ4規格(210x297公龙) ' 5 - Λ 6 W 6 iQfi771_ 五、發明説明（4 ) (請先閲讀背而之注意事項朴蜞寫太.--> 底，乃互相隔開經由元件隔阻绝緣薄膜，一活性區域乃安 排在用以調整記億格之另一轉移Μ I S F E T之閘寬度在 陣列方向之最初或最後層之元件隔離絶緣和半導體區域之 間，且元件隔離絶緣薄膜之寬度大小，其乃安排在另一轉 移Μ I SFET和半導體區域間，在與隔離方向對齊之方 向乃較小於界於另一轉移Μ I S F Ε Τ和半導體區域間之 間隔大小。 經濟部屮央標準而β工消你合作社印製 (2)在一具有SRAM之半導體積體電路裝置中， 其中多數之記億格，其每個具有兩値轉移M ISFET ( ，且此兩轉移MISFET具有其閘寬度由一元件隔阻絶 緣薄膜所調整，乃排列在與閘寬度之方向對齊之方向上， 且其中另一個轉移MISFET,其至少一個多數排列記 億格之記億格乃位於陣列方向上之最初和最後層和一半導 體區域安排在與另一個轉移Μ I S F Ε T之閘寬度方向對 齊之方向用以饋以一參考電位安排在多數陣列記億格'之外 部週圍區域之一基底，乃互相隔開經由元件隔阻绝緣^膜 ，元件隔離绝緣薄膜之寬度大小，其乃位於記憶格之另一 轉移Μ I S F Ε Τ之通道形成區域間在最初或最後層在陣 列方向，在對齊$閘寬度方向之方向，乃實質的相等於元 件隔離絶緣薄膜之寬度大小，其乃位於界於記億格之一 轉移Μ I S F Ε Τ之通道形成區域在最初或最後層在陣列 方向和記憶格之一轉移Μ I S F Ε Τ之通道形成區域在最 初層之後或在最後層之前之任一層在陣列方向，在與閘寬 度方向對齊之方向。 81. 2. 20,000 卜紙张尺度边用中a Η家標準（CNS)T4規格（210X297公;》:) -6 -

Λ fi It G 98m 五、發明説明（5) (請先閲誚背而之注意事項再蜞寫夂ί) (3) 在如前面之（1)或（2)所述之半導體積體 電路裝置中，記億格之一轉移MISFET之相關的閘寬 度大小在最初或最後層在陣列方向和另一轉移 MISFET乃是實質的相等。 (4) 在如前面（1)至（3)所述之半導體積體電 路裝置中，無論是元件隔離絶緣薄膜寬度大小用以調整記 億格之另一轉移Μ I S F Ε Τ之閘寬度在最初或最後層在 任何陣列方向或另一轉移Μ I S F Ε Τ之閘寬度大小和元 件隔離絶綠薄膜之寬度大小用以調整記億格之另一 轉移Μ I S F Ε Τ之閘寬度在最初層之後或在最後層之前 之任何層在陣列方向或另一轉移Μ I S F Ε Τ之閘寬度大 小乃是互相相等。 (5) 如前面（1)至（4)所述之半導體積體電路 裝置中，用以饋以固定電位至基底之半導體區域乃是一包 圍有多數陣列記憶格之保護環或是一環繞多數陣列記億格 而安排之基底連接區域（即，基底連接區域或一井接觸區 域）在一已定間隔沿著陣列方向或交叉陣列方向之方向。 經沭部屮央梂準局β工消赀合作社印^ (6) 在一具有SRAM之半導體積髏電路裝置中， 其中多數之記億ί各，其每個具有兩個趨動Μ I S F Ε T , 且此兩趨動Μ I S F Ε Τ具有其閘寬度由一元件隔阻絶緣 薄膜所調整，乃排列在與閘寬度之方向對齊之方向上，且 其中另一個趨動MISFET,其至少一個多數排列記億 格之記億格乃位於陣列方向上之最初和最後層和一半導體 區域安排在與另一個趨動Μ I S F Ε Τ之閘寬度方向對齊 本紙张尺度逍用中β國家標準（CNS)T4規W(210X297公；¢) 8]. 2. 20,000 -7 - Λ () li 6 198价 五、發明説明（6 ) (請先閲1?背而之注意事項#硯窍太. 之方向用以饋以一參考電位安排在多數陣列記億格之外部 週圍區域之一基底，乃互相隔開經由元件隔阻绝緣薄膜， 一活性區域乃安排在用以調整記億格之另一趨動 Μ I S F E T之閘寬度在陣列方向之最初或最後層之元件 隔離绝緣和半導體區域之間，且元件隔離絶緣薄膜之寬度 大小，其乃安排在另一趨動Μ I SFET和半導體區域間 ,在與隔離方向對齊之方向乃較小於界於另一趨動 Μ I S F Ε Τ和半導體區域間之間隔大小。 (7)在一具有SRAM之半導體積體電路裝置中， 其中多數之記億格，其毎個具有兩個趨動MI SFET, 且此兩趨動Μ I S F Ε T具有其閘寬度由一元件隔阻絶緣 薄膜所調整，乃排列在與閘寬度之方向對齊之方向上，且 其中另一個趨動MISFET,其至少一個多數排列記億 格之記億格乃位於陣列方向上之最初和最後層和一半導體 區域安排在與另一個趨動Μ I S F Ε Τ之閘寬度方向對齊 之方向用以饋以一參考電位安排在多數陣列記憶格之外部 週圍區域之一基底，乃互相隔開經由元件隔阻絶緣薄膜， 經濟部中央標準局EX工消费合作社印製 元件隔離絶緣薄膜之寛度大小，其乃位於記億格之另一趨 動Μ I S F Ε Τ客通道形成區域之在最初或最後層在陣列 方向，在對齊於閘寬度方向之方向，乃實質的相等於元件 隔離絶緣薄膜之寬度大小，其乃位於界於記億格之一 趨動Μ I S F Ε Τ之通道形成區域在最初或最後層在陣列 方向和記億格之一趨動Μ I S F Ε Τ之形成區域之通道在 最初層之後或在最後層之前之任一層在陣列方向，在與閘 81. 2. 20,000 本紙张尺度逍用中Μ 家標準（CNS)肀4規ffi(2l0x2犯公;¢) -8

Λ β It G 198771 五、發明説明（7 ) 寬度方向對齊之方向。 (8) 在如前面之（6)或（7)所述之半導體積髏 電路裝置中，記億格之一趨動Μ I S F E T之相關的閘寬 度大小在最初或最後層在陣列方向和另一趨 MISFET乃是實質的相等。 (9) 在如前面（6)至（8)所述之半導體積體電 路裝置中，無論是元件隔離絶緣薄膜寬度大小用以調整記 億格之另一趨Μ I S F Ε Τ之閘寬度在最初或最後層在任 何陣列方向或另一趨動Μ I S F Ε Τ之閘寬度大小和元件 隔離絶緣薄膜之寬度大小用以調整記億格之另一 趨動Μ I S F Ε Τ之閘寬度在最初層之後或在最後層之前 之任何層在陣列方向或另一趨動Μ I S F Ε Τ之閘寬度大 小乃是互相相等。 (10) 如前面（6)至（9)所述之半導體積體電 路裝置中，用以饋以參考電位至基底之半導體區域乃是一 保護環其包圍著多數之陣列記億格。 - β 經濟部屮央櫺準局貝工消费合作社印製 (11) 在一具有SRAM之半導體積體電路裝置中 ，其中多數之記億格其每値具有兩個轉移Μ I S F Ε T而 轉移Μ I S F Ε Τ具有其閘寬度由一元件隔離絶緣薄膜所 調整，乃排列在與閘長度方向對齊之方向且其中用以饋以 一參考電位至一基底之半導體區域乃經由元件隔離絶綠薄 膜安排在一端延著多數陣列記億格在與閘長度方向對齊之 方向上，無論是一具有一形狀相等於或大約等於一活性區 域，其多數記億格之另一轉移Μ〇S F Ε Τ排列於與閘長 81. 2. 20,000 (請先間讀背而之注意事項洱填窍太：) 本紙ft尺度边用中明《家楳毕(CNS)TM規格（210X297公*) 9 asm _ — _ 五、發明説明（8 ) 度方向對齊之方向之活性區域，或是活性區域之一部份乃 安排在元件隔離絶緣薄膜調整另一轉移Μ I S F E T之閘 寬度和延伸多數陣列記億格之一邊而安排之半導體區域間 〇 (12) 在一具有SRAM之半導體積體電路裝置中 ,其中多數之記億格其具有兩値轉移MISFET,且兩 個轉移MI S F E T之形狀環繞由元件隔離絶緣薄膜所定 義之源極區域或汲極區域，乃排列在一與閘寬度方向對齊 之方向且其中用以饋以一參考電位至一基底之半導體區域 乃經由元件隔離絶緣薄膜而安排在一端延著多數單獨記億 格陣列在與閘寬度方向對齊之方向上，無論是一具有一形 狀相等於或大約等於一活性區域其中安排有另一 轉移Μ I S F E T之活性區域，或是活性區域之一部份乃 安排在排列於與閘寬度方向對齊之方向上之每値多數記億 格之另一轉移Μ I S F Ε Τ之源極區域或汲極區域和沿著 多數陣列記憶格之一端而安排之半導體區域間。 經濟部屮央榀準^;cx工消费合作杜印5i (13) 在一具有SRAM之半導體積體電路裝置中 ，其中多數之記億格其每個具有兩値趨動Μ I S F Ε T而 趨動Μ I S F Ε Τ具有其閘寬度由一元件隔離絶緣薄膜所 調整，乃排列在與閘長度方向對齊之方向且其中用以饋以 一參考電位至一基底之半導體區域乃經由元件隔離絶緣薄 膜安排在一端沿著多數陣列記億格在與閘長度方向對齊之 方向上，無論是一具有一形狀相等於或大約等於一活性區 域，其中多數記億格之另一趨動MOSFET排列於與閘 81. 2. 20,000 (請先閱請背而之注意事項#堝寫—-^) 本紙Λ尺度遑用中曲Β家«準(CNS) Τ4規格(210X29/公*) 10 -

t- Q C 五、發明説明（9 ) 長度方向對齊之方向之活性區域，或是活性區域之一部份 (即一空活性區域）乃安排在元件隔離絶綠薄膜調整另一 趨動Μ I S F E T之閘寬.度和沿著多數陣列記億格之一邊 而安排之半導髏區域間。 (14) 在一具有SRAM之半導體積體電路裝置中 ,其中多數之記億格其具有兩個趨動MISFET,且兩 値趨動Μ I S F E T之形狀環繞由元件隔離絶緣薄膜所定 義之源極區域，乃排列在一與閘寬度方向對齊之方向且其 中用以饋以一參考電位至一基底之半導體區域乃經由元件 隔離絶緣薄膜而安排在一端沿著多數單獨記億格陣列排列 在與閘寬度方向對齊之方向上，無論是一具有一形狀相等 於或大約等於一活性區域其中安排有一趨動Μ I S F Ε Τ 之活性區域，或是活性區域之一部份乃安排在排列於與閘 寬度方向對齊之方向上之每値多數記億格之另一趨動 Μ I S F Ε Τ之源極區域和沿著多數陣列記億格之一端而 安排之半導體區域間。 經濟部屮央櫺準局貝工消费合作社印製 (15) 在一具有SRAM之半導體積體電路裝置中 ,其中多數之記億格具有其另一趨動Μ I S F Ε T構造成 具有中間對稱之fF面形狀相關於它們的一値趨動 MISFET且它們的一個趨動MISFET和另一趨動 Μ I S F Ε T其實質的平行閘長度方向乃陣列的安排因此 記億格之兩趨動Μ I S F Ε Τ乃交替的安排_於每値記億 格在與閘長度方向對齊之方向上，一空閘極層其形成一相 同於一値和另一Μ I S F Ε Τ之單獨閘極之層乃如此的安 S1. 2. 20,000 本紙張尺度逍用中Β «家«準(CNS) Τ4規怙(2丨0X297公*) -11

Λ () η G 4SS211- 五、發明説明（ίο) 排在外部週圍區域在與記億格陣列方向對齊之方向在多數 陣列記億格之陣列方向之最初或最後層以便以一已定間隔 面對最初或最後層之至少一趨動Μ I S F Ε Τ之閘極之外 週圍區域之一邊在陣列方向，且間隔大小乃設定成實質的 等於界於在陣列方向在最初或最後層之記億格之至少另一 趨動Μ I S F Ε Τ之閘極和在陣列方向在最初層之後或在 最後層之前之記億格之至少另一趨動Μ I S F Ε Τ之閘極 間之空間大小。 (16) 在如（15)所述之具有一 SRAM之半導 髏積體電路裝置中，空閘極層乃饋以一參考電位。 (17) 在一具有SRAM之半導體積體電路裝置中 ,其中多數之記億格具有其另一轉移Μ I SFET構造成 具有中間對稱之平面形狀相關於它們的一個轉移 MISFET且它們的一個轉移MISFET和另一轉移 Μ I S F Ε Τ其實質的平行閘長度方向乃陣列的安排因此 記億格之兩轉移Μ I S F Ε Τ乃交替的安排對於每個記憶 格在與閘長度方向對齊之方向上，一空閘極層其形成一相 同於一値和另一Μ I S F Ε Τ之單獨閘極之層乃如此的安 排在外部週圍區f或在與記億格陣列方向對齊之方向在多數 陣列記憶格之陣列方向之最初或最後層以便以一已定間隔 面對最初或最後層之至少一轉移Μ I S F Ε T之閘極之外 週圍區域之一邊在陣列方向，且間隔大小乃設定成實質的 等於界於在陣列方向在最初或最後層之記億格之至少另一 轉移Μ I S F Ε Τ之閘極和在陣列方向在最初層之後或在 ...........--- - i (請先閲lit背而之注意事項/)構寫本--T) 經濟部屮央榀準而EX工消仲合作社印製 Λ 6 η 6 五、發明説明（11) 最後層之前之記憶格之至少另一轉移Μ I S F E T之閘極 間之空間大小。 * (18)在如前面（1)至（14)項所述具有一 SRAM之半導體積體電路裝置中，記億格乃構造成··另 一轉移Μ I S F E T之平面形狀乃形成中間對稱相關於一 轉移MISFET之平面形狀和一轉移MISFET扣另 一轉移MI SFET之閘長度方向乃實質的互相平行，·或 是另一趨動Μ ·Ι SFET之平面形狀乃形成中間對稱相關 於一趨動MI SFET之平面形狀和一趨動MI SFET 和另一趨動Μ I S F E T之閘長度方向乃實質的互相平行 0 依照前述之裝置（1 ),可得下列之效果： 經濟部中央標準而β工消"合作社印製 (Α)界於在陣列方向在最初或最末層之記億格之轉 移Μ I S F Ε Τ和用以饋以固定電位至基底之半導體區域 間之元件隔離絶線薄膜之寬度大小（即端部份）乃降至安 排活動區域之範圍因此元件隔離絶線薄膜之寬度大小（即 端部份）乃相關於元件隔離絶緣薄膜（即内部份）之寛度 大小，此部份乃界於在陣列方向上在最初或最末層之另一 轉移Μ I S F Ε Τ和在最初層之後或在最末層之前在陣列 方向上之記億格之轉移Μ I SFET間。結果，調整一轉 移Μ I S F Ε T之閘寬度在陣列方向在最初或最末層之元 件隔離絶線薄膜和調整另一轉移Μ I S F Ε Τ之閘寬度之 元件隔離絶綠薄膜之相關寬度大小之週期性可以保持相等 於在陣列方向在最初或最末層之記億格之兩轉移 81. 2. 20,000 (請先閲請背而之注意事項再塥寫太.<) 本紙張尺度逍用中《Β家《毕(CNS)T4規格（210X297公龙） -13 - Λ 6 II 6 198771 五、發明説明（12) Μ I S F Ε Τ之相關閘寬度大小；和 (Β)基於前述之效果（Α)比例，其乃是藉由 在陣列方向在最初或最末層之記億格之一轉移 MISFET和與前者連接之趨動MISFET而得，和 卢比例，其乃是藉由另一轉移M ISFET和與前者連接 之趨動Μ I SFET而得，可以個別的相等以改善記億格 之資訊閂鎖特性因此在S RAM之電路操作之可靠度可以 被改善。 依照前述之裝置（2),可得下列之效果： (A)界於在陣列方向在最初或最末層之記億格之另 一轉移Μ I S F Ε T和半導體區域間之元件隔離絶緣薄膜 之寬度大小（即端部份）乃相當於元件隔離絶緣薄膜（即 内部份）之寬度大小，此部份乃界於在陣列方向上在最初 或最末層之另一轉移Μ I S F Ε Τ和在最初層之後或在最 末層之前在陣列方向上之記億格之轉移Μ I S F Ε Τ間， 經濟部屮央榀準而貝工消费合作杜印31 因此，調整記億格之另一轉移Μ I SFET之閘寬度在陣 列方向在最初或最末層之元件隔離絶綠薄膜和調整另一轉 移Μ I S F Ε T之閘寬度之元件隔離絶緣薄膜之相關寬度 大小之週期性可只保持相等於在陣列方向在最初或最末層 之記億格之兩轉移 Μ I S F Ε Τ之相關閘寬度大小；和 (Β)基於前述之效果（Α) , /9比例，其乃是藉由 在陣列方向在最初或最末層之記億格之一轉移 MI SFET和與前者連接之趨動MI SFET而得，和 本紙張尺度逍用中困S家楳準（CNS)肀4規格（21(1><297二;《：) 81. 2. 20^〇〇 -14 - ,

*^ Q C 6 G ΛΒ 經濟部屮央標準而员工消#合作社印^ 五、發明説明（135 /3比例，其乃是藉由另一轉移M ISFET和與前者連接 之另一趨動Μ I S F Ε Τ而得，可以値別的相等以改善記 億格之資訊閂鎖特性因此在S RAM之電路操作之可靠度 可以被改善。 依照前述之第（3)裝置，比例，其乃是藉由在陣 列方向在最初或最末層之記億格之一轉移Μ I S F Ε T和 與前者連接之趨動MI SFET而得，和>3比例，其乃是 藉由另一轉移Μ I S F Ε Τ和與前者連接之另一趨動 Μ I S F Ε Τ而得，可以個別的相等以改善記億格之資訊 閂鎖特性因此在S RAM之電路操作之可靠度可以被改善 Ο 依照前述第（4)裝置，記億格之/9比例在陣列方向 在最初或最末層和記億格之/3比例在陣列方向在最初層之 後或在最末層之前之任一層可個別的相等於兩記億格之値 別資訊閂鎖特性因此在S R A Μ之電路操作之可靠度可較 佳的改善。（在資訊閂鎖特性降低之情形下，SRAM之 整個条統之資訊閂鎖特性乃由具有其資訊閂鎖持性降低之 記億格所決定。但是，此決定可以被避免）。 依照前述之第（6)裝置，可獲得下列之效果： (A)界於在陣列方向在最初或最末層之記億格之趨 動Μ I S F Ε T和用以饋以固定電位至基底之半導體區域 間之元件隔離絶線薄膜之寬度大小（即端部份）乃降低至 安排活性區域之範圍因此元件隔離絶緣薄膜之寬度大小（ 卽端部份）乃相關於元件隔離絶線薄膜（即内部份）之寬 本紙張尺度逍用中《 S家標準（CNS)T4規怙（210X297公；4t) 81. 2. 20,000 , .................w : · -τ · : ·与 (請先閲請背而之注意事項再埽窍太ί) -15 - Λ (i Π 6 198771 五、發明説明（14) (請先間讀背而之注意事項再塥寫太丨) 度大小，此部份乃界於在陣列方向上在最初或最末層之一 趨動Μ I S F Ε Τ和在最初層之後或在最末層之前在陣列 方向上之記億格之一趨動MISFET間。結果，調整一 趨動Μ I S F Ε Τ之閘寛度在陣列方向在最初或最末層之 元件隔離絶緣薄膜和調整另一趨動Μ I S F Ε Τ之閘寬度 之元件隔離絶緣薄膜之相關寬度大小之週期性可以保持相 等於在陣列方向在最初或最末層之記憶格之兩趨動 Μ I S F Ε Τ之相關閘寬度大小；和 (Β)基於前述之效果（Α) , /3比例，其乃是藉由 在陣列方向在最初或最末層之記億格之一轉移 MISFET和與前者連接之趨動MISFET而得，和 /S比例，其乃是藉由另一趨動M ISFET和與前者連接 之另一轉移Μ I SFET而得，可以値別的相等以改善記 憶格之資訊閂鎖特性因此在S RAM之電路操作之可靠度 可以被改善。 依照前述之裝置（7),可得下列之效果： 經濟部中央標準而CX工消"合作杜印製 (A)界於在陣列方向在最初或最末層之記億格之另 一轉移Μ I S F Ε T和用以饋以固定電位至基底之半導體 區域間之元件隔_離絶緣薄膜之寬度大小（即端部份）乃實 質的相關於元件隔離絶緣薄膜（即内部份）之寬度大小， 此内部份乃界於在陣列方向上在最初或最末層之一趨動 Μ I S F Ε Τ和在最初層之後或在最末層之前在陣列方向 上之記億格之趨動Μ I SFET間。因此，調整記億格之 另一趨動Μ I S F Ε T之閘寛度在陣列方向在最初或最末 本紙張尺度遑用中a國家樣準（CHS)肀4規格（2丨0x297公;¢) 81. 2. 20,000 -16 - i < i 五、發明説明（1习 層之元件隔離絶緣薄膜和調整另一趨動Μ I S F E T之閘 寬度之元件隔離絶綠薄膜之相關寬度大小之週期性可以保 持相等於在陣列方向在最初或最末層之記億格之兩轉移 Μ I S F Ε Τ之相關閘寬度大小；和 (Β)基於前述之效果（Α) ，/3比例，其乃是藉由 在陣列方向在最初或最末層之記億格之一趨動 MISFET和與前者連接之轉移動MISFET而得， 和/3比例，其乃是藉由另一趨動MI SFET和與前者連 接之另一轉移Μ I SFET而得，可以値別的相等以改善 記億格之資訊閂鎖特性因此在S RAM之電路操作之可靠 度可以被改善。 經濟部屮央標準而员工消赀合作社印製 依照前述之第（8)裝置，/3心例，其乃是藉由在陣 列方向在最初或最末層之記億格之一趨動 MISFET和與前者連接之一趨動MISFET而得， 和；3比例，其乃是藉由另一趨動MI SFET和與前者連 接之另一趨動Μ I S F E T而得，可以値別的相等以改善 記憶格之資訊閂鎖特性因此在S R A Μ之電路操作之可靠 度可以被改善。 依照前述第_( 9 )裝置，記億格之/5比例在陣列方向 在最初或最末層和記億格之/3比例在陣列方向在最初層之 後或在最末層之前之任一層可値別的相等於兩記億格之値 別資訊閂鎖持性因此在S R A Μ之電路操作之可靠度可較 佳的改善。（在資訊閂鎖恃性降低之情形下，SRAM之 整個条統之資訊閂鎖特性乃由具有其資訊閂鎖特性降低之 81. 2. 20,000 (請先閲讀背而之注意事項洱填寫欠、) 本紙张尺度边用中B B家楳準(CNS)T4規格(2丨0乂29_/公货） 17 - 1987η 五、發明説明（ι句 記憶格所決定。但是，此決定可以被避免）。 (請先閲請背而之注意事項孙填寫太 依照前述之第（1 1)裝置，可獲得下列之效果： (A)界於排列在與閘長度方向對齊之方向之每個多 數記億格之另一鞞移Μ I S F E T和用以饋以固定電位至 基底之半導體區域間之元件隔離絶緣薄膜之寬度大小乃做 成小於安排活性區域或其部份之一範圍，且元件隔離絶綠 薄膜（即端部份）之寬度大小可以相等或大約等於元件隔 離絶緣薄膜（即内部份）之寬度大小，此内部份界於記億 格之一轉移Μ I S F Ε Τ和隨後步驟之另一記億格之一轉 移MI SFET之間，其乃安排在閘寬度方向。結果，因 為調整排列在與閘長方向對齊之方向之多數記億格之個別 另一轉移Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之相 綿· 關寬度大小之週期性和調整一轉移Μ I S F Ε Τ之閘寛度 之元件隔離絶緣薄膜之相關寛度大小之週期性，因此排列 在與閘長方向對齊之方向之多數記億格之兩値轉移 Μ I S F Ε Τ之相關閘寛度大小可以相等；和 (Β)基於前述之效果（Α) , /3比例，其乃由排列 經濟部屮央標準而CX工消费合作社印製 在與閘長方向對齊之方向之毎値多數記億格之一轉移 MISFET和$前者連接之一趨動MISFET而得， 和/3比例，其乃由另一轉移Μ I SFET和與前者連接之 另一趨動Μ I S F Ε Τ而得，可以値別的相等以改善記億 格之資訊閂鎖特性因此在S RAM之電路操作之可靠度可 以被改善。 依照前述之裝置（12),可獲得下列之效果： 81. 2. 20,000 本紙51尺度遑用中a B家標準(CNS) T4規格(2丨0X29/公;《：) -18 1 - 1 五、發明説明（1刁 經濟部屮央榀準鈞13:工消价合作社印^ (A)界於排列在與閘寬度方向對齊之方向且與多數 記億格之另一轉移Μ I S F E T之互補資料線之源極區域 或汲極區域和用以饋以固定電位至基底之半導體區域間之 元件隔離絶線薄膜（即端部份）之寬度大小乃降低至安排 活性區域或其部份之範圍因此元件隔離絶緣薄膜（即端部 份）之寬度大小可以相等或大約相等於元件隔離絶緣薄膜 (即内部份）之寬度大小，此内部份乃界於記億格之一轉 移Μ I S F Ε Τ和安排在閘長方向在最後層之另一記億格 之一轉移MISFET之間。結果，排列在與閘寬度方向 對齊之方向定義每個多數記憶格之另一轉移Μ I S F Ε Τ 之源極區域或汲極區域之元件隔離絶緣薄膜之相關寬度大 小和定義一轉移Μ I S F Ε Τ之源極區域或汲極區域之元 件隔離绝緣薄膜之寬度大小之週期性可以被保持以使排列 在與閘寬度方向對齊之方向之多數記憶格之兩轉移 Μ I S F Ε Τ之個別源極區域或汲極區域之形狀一致；和 (Β)基於前述之效果（Α)，再者，其可能避免界 於排列在與閘寬度方向對齊之方向之每個多數之記億格之 另一轉移Μ I S F Ε Τ之源極區域或汲極區域和互補資料 線間之傳導錯誤和電阻波動。 依照前述之第（1 3 )裝置，可獲得下列之效果： (Α)界於排列在與閘長度方向對齊之方向之每個多 數記億格之另一趨動Μ I S F Ε Τ和用以饋以固定電位至 基底之半導體區域間之元件隔離绝線薄膜之寬度大小乃做 成小於安排活性區域或其部份之一範圍，且元件隔離絶緣 81. 2. 20,000 (請先閱請背而之注意事項#塥窍本丨) 本紙張又度边用中a國家標準（CNS)>tM規怙（210X297公;¢) -19 -

Λ 6 Π G 198771 五、發明説明（18) (請先閹請背而之注意氺項洱填寫太.〇 薄膜（即端部份）之寬度大小可以相等或大約等於元件隔 離絶緣薄膜（即内部份）之寬度大小，此内部份界於記億 格之一趨動Μ I S F Ε Τ和隨後步驟之另一記憶格之一趨 動MISFET之間，其乃安排在閘寬度方向。結果，因 為調整排列在與閘長方向對齊之方向之多數記億格之個別 另一趨動Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之相 關寬度大小之週期性和調整一轉移Μ I S F Ε Τ之閘寬度 之元件隔離絶緣薄膜之相關寬度大小之週期性，因此排列 在與閘長方向對齊之方向之多數記億格之兩個趨動 Μ I S F Ε Τ之相關閘寬度大小可以相等；和 (Β)基於前述之效果（Α) , /3比例，其乃由排列 在與閘長方向對齊之方向之每個多數記億格之一轉移 MISFET和與前者連接之一趨動MISFET而得， 和/3比例，其乃由另一轉移Μ I SFET和與前者連接之 另一趨動Μ I S F Ε Τ而得，可以個別的相等以改善記億 格之資訊閂鎖特性因此在S RAM之電路操作之可靠度可 以被改善。 經尔部屮央標準’局ex工消赀合作社印製 依照前述之装置（14)，可獲得下列之效果： (A)排列g與閘寬度方向對齊之方向且與多數記億 格之一趨動Μ I S F Ε T之參考電壓線連接之源極區域可 被擴大至安排有活性區域或其本身與用以饋以固定電位至 基底之半導體區域間之部份之範圍因此在與定義源極區域 之元件隔離絶緣薄膜（即端部份）之閘寛度方向對齊之方 向之寬度大小可以相等或近似於定義在隨後層之另一記億 本紙張尺度逍用中β Η家楳毕(CNS)Τ4規怙（2丨0X297公*) 81. 2. >0,000 -20 - αc 經濟部屮央榀準而β工消赀合作社印31 五、發明説明（1¾ 格之另一趨動Μ I S F E T和記億格之另一趨動 Μ I S F Ε Τ之相關源極區域之元件隔離絶緣薄膜（即内 部份）之寬度大小。結果，排列在與閘寬度方向對齊之方 向定義每値多數記億格之一趨動Μ I S F Ε Τ之源極區域 之元件隔離絶線薄膜之相關寬度大小和定義另一趨動 Μ I S F Ε Τ之源極區域之元件隔離絶緣薄膜之寬度大小 之週期性可以被保持以使排列在與閘寬度方向對齊之方向 之多數記億格之兩趨動Μ I S F Ε Τ之相關源極區域之形 狀一致；和 · (Β )結果，其可以避免界於排列在與閘寬度方向對 齊之方向之多數記億格之一趨動Μ I S F Ε Τ之源極區域 和參考電壓線間之連接錯誤。 依照前述之裝置（15)，可獲得下列之效果： (Α)界於在陣列方向在最初或最末層之記億格之至 少一趨動Μ I S F Ε Τ之閘電極和空閘電極層間之間隔大 小和在陣列方向在最初或最末層之記憶格之至少其他趨動 Μ I S F Ε Τ之閘電極和在陣列方向在任何在最初層之後 或在最末層之前之層之記億格之至少另一趨動 Μ I S F Ε Τ之_閘電極間之間隔大小可被設定至一實質相 等大小以相等於界於一趨動Μ I S F Ε Τ之閘電極和空閘 電極層間之空間和界於另一趨動Μ I S F Ε Τ之閘電極間 之空間。結果，週期性可以保持以使在陣列方向在最初或 最末層之記憶格之至少一趨動Μ I S F Ε Τ之閘長度尺寸 和另一趨動Μ I S F Ε Τ之閘長度尺寸相等； .............. .......^9 0 · · · i (請先閲讀背而之注意事項再場窍私4) 本紙一中國國刪⑽湖胸肌卞21 _ 81. 20,000 Γ Γα c 4. 6G An 五、發明説明（20) (B) 基於前述之效果（A)，再者，/3比例，其乃 藉由在陣列方向在最初或最末層之任何記億格之一趨動 MISFET和與前者連接之一轉移MISFET而得， 和召比例，其乃藉由趨動Μ I SFET和與前者連接之另 一轉移Μ I S F Ε Τ而得，可以個別的相等以改善記億格 之資訊閂鎖特性因此在S RAM之電路操作之可靠度可以 被改善；和 (C) 更進一步，在陣列方向在最初或最末層之記億 格之兩趨動Μ I S F Ε T乃構造成互相在中間對稱因此由 一趨動MISFET和與前者連接之一轉移MISFET 而得之/3比例和由另一趨動Μ I S F Ε T和前述者連接之 另一轉移Μ I SFET而得之>9比例可以簡易的相等。結 果，記億格之資訊閂韻特性可以更佳的改善以更佳的改善 S RAM之電路操作之可靠度。 依照前述之裝置（16),空閘電極層帶電化之現象 可以避免以改善在製造和使用S RAM上之可靠度。 依照前述之裝置（17),可獲得下列之效果： 經濟部屮央標準劝貝工消^合作社印製 (A)界於在陣列方向在最初或最末層之記億格之至 少另一轉移Μ I .S F Ε T之閘電極和空閘電極層間之間隔 大小和在陣列方向在最初或最末層之記億格之至少一轉移 Μ I S F Ε Τ之閘電極和在陣列方向在任何在最初層之後 或在最末層之前之層之記億格之至少一轉移Μ I S F Ε Τ 之閛電極間乏間隔大小可被設定至一實質相等大小以相等 於界於另一轉移Μ I S F Ε Τ之閘電極和空閘電極層間之 S1. 2. 20,000 (請先閲讀背而之注意事項朴蜞寫木--) 本紙張尺度边用中8國家楳準(CNS)TM規怙（210X297公；¢) -22 -

Λ G 198771 五、發明説明（21) (請先閲讀背而之注意事項祚填寫沐-丨) 空間和界於一轉移Μ I S F E T之閘電極間之空間。結果 ，週期性可以保持以使在陣列方向在最初或最末層之記億 格之至少另一轉移Μ I S F Ε Τ之閘長度尺寸和另一趨動 MI SFET之閘長度尺寸相等； (Β)基於前述之效果（Α),再者，/3比例，其乃 藉由在陣列方向在最初或最末層之任何記億格之一轉移 MISFET和與前者連接之一趨動MISFET而得， 和卢比例，其乃藉由轉移MISFET和與前者連接之另 一趨動Μ I S F Ε Τ而得，可以値別的相等以改善記億格 之資訊閂鎖特性因此在S RAM之電路操作之可靠度可以 被改善；和 依照前述之裝置（18)，在陣列方向在最初或最末 層之記億格之兩轉移Μ I S F Ε T乃構造成互相相關於中 間對稱，或記億格之兩趨動Μ I S F Ε Τ乃構造成互相相 關於由間對稱因此由一轉移Μ I S F Ε Τ和與前者連接之 經濟部中央標準^工消伢合作杜印製 一趨動Μ I S F Ε Τ而得之/S比例和由另一轉移 MISFET和前述者連接之另一趨動MISFET而得 之/3比例可以簡易的相等。結果，記億格之資訊閂鎖特性 可以更佳的改善以更佳的改善S RAM之電路操作之可靠 度。 本發明之構造將伴隨於此之一實施例描述於下。 所有用以描述實施例之圖中，具有相同功能之部份乃 標示以相同的參考數字，且重覆之描述將彼省略。 本紙張尺度逍用中8國家樣準（CNS)T4規格（210X297公龙） 81. 2. 20,000 -23 -

Α β Π C 198771 五、發明説明（24 附圖簡述 (請先閲請背而之注-事項^場窍汰-·- 圖1Α乃是依照本發明之一實施例之形成有一半導髏 積體電路裝置之半導體晶片之整値結構之一頂視圖；圖 1B乃是在擴大刻劃下圖1A之半導體積體電路裝置之記 憶柵網之部份之頂視圖；圖1 C乃是從圖1 B之I I _ I I線所截取之半導體晶片之剖面圖；和圖1D顯示用以 描述顯示於圖1A之一實施例之半導體晶片之整個面之頂 視圖。 圖2 A乃是依照本發明之另一實施例之S R A Μ之晶 片之佈局； 圖2 Β和2 C顯示在圖2 Α中之S RAM之擴大方塊 圖； 圖3乃是圖2A之S RAM之主要部份之一擴大方塊 圖； 圖4乃是圖2A之S RAM之主要部份之一擴大方塊 圖； 圖5乃是圖2A之S RAM之一記億格之電路圖； 經濟部屮央榀準·而A工消伢合作社印^ 圖6乃是圖2A中記憶格之剖面圖； 圖7乃是圖.2 A之記億格之頂視圖； 圖8A至8C乃是圖2A之記憶格在毎個步驟之頂視 圖； 圖9 A至9 C乃是圖2 A之記憶格之陣列端部份之在 每一步驟之頂視圖； 圔1 ◦ A至1 〇 E乃是圖2 A之記億格之陣列端部份 本紙張尺度边用中SB家楳準（CNS)<P4規格（210x297公;«；) _ S" ?0 _ -24 - _ , 五、發明説明（23 在毎一步驟之頂視圖； 圖1 1A至1 1G乃是圖2A之記億格之陣列端部份 在每一步驟之圖； 圖12A至12G乃是圖2A之記億格之陣列端部份 在每一步驟之圖； 圖1 3A至1 3G乃是圖2A之記億格之陣列端部份 在每一步驟之圖； 圔1 4A至1 4G乃是圖2A之記億格之陣列端部份 在每一步驟之圖； 圖15乃是圖2A中之SRAM之陣列端部份之剖面 圖； 圖16乃是圖2A中之SRAM之陣列端部份之剖面 圖； 圖17A至17G顯示圖2A中之記億在毎一步驟之 剖面圔；和 圖18A至18G顯示圖2A中之記億在每一步驟之 剖面圖； 經濟部中央櫺準局CX工消费合作杜印3i 圖1 9A乃是依照本發明進一步之實施例之s RAM 之記憶格之剖面P ;和圖1 9 B顯示同上之陣列部份之剖 面圖； 圖20A乃是圖19中之記憶格在一已定步驟之剖面 圖；和圖2 Ο B乃是同上之陣列端部份在一已定步驟之剖 面圖； 圖2 1 A和2 1 B乃是圖1 9中之記億之陣列端部份 81. 2. 20,000

(請先閲請背而之注意帘項再项窍太) _ .........= 一—__I I 本《張尺度边用中11Η家樣準（CNS) T4規格（210><297公龙） -25 -

Λ Γ» It G 198771 五、發明説明（2今 在一已定顯示器下之頂視圖。 (請先閲請背而之注意事項孙填寫汰、) 較佳實施例之説明 本發明之一實施例將參考圖1A至1D而說明。首先 ，安排在記億陣列之端部份之記億格之電持性之降低，如 同我們所發現的，將參考圖1D而描述（其表示SRAM 之一記億陣列Μ A )。 在記億陣列ΜΑ中，如圖ID所示，構成SRAM之 記億格MC之MOSFET之擴散層1〇4乃排安成矩陣 形，且一元件隔離絶緣薄膜106乃形成於擴散層104 間。Μ Ο S F E T之閘電極之閘電極1 0 7乃安排在每個 擴散層104之上。另一方面，記億陣列ΜΑ之外，安排 有包圍記億陣列ΜΑ之電源保護環G。 經沭部中央榀準局CX工消赀合作社印製 因此，注意MOSFET之擴散層104,安排在記 億陣列MA内之擴散層1 04乃由其他擴散層.所環繞，但 是安排在記億陣列MA之端部份之一擴散層1 04 a之一 邊乃與保護環G並列因此其具有與記憶陣列MA内部之擴 散層1 0 4不同之形狀。 結果，由於_施加於記憶陣列Μ A之内部和端部份之間 在石印術之步齊上之半導體晶片在光阻表面張力上之不同 ，在記億陣列MA之端部份上擴散層l〇4a之工作尺寸 與在擴散層1 ◦ 4内部不同。因此，電晶體在端部份之電 特性乃降低。 相似的討論亦發生在安排擴散層1〇4之上之閘電極 表紙ft尺度边用中S明家«準(CNS)T4規格（210X297公*) 81. 2. 20,000 -26 - 五、發明説明（29 請 先 閲 背 而 之 注 意 事 項 % 。此乃由於此4個閘電極107乃安排在擴散層104之 上在記億陣列MA内而有兩個閘電極107乃安排在擴散 層1 〇4a之上在記億陣列MA之端部份。 其次，本發明之實施例將參考圖1A至1C而描述。 例如在如圖1A所示由η-型矽顰晶而製成之半導體 晶片1之主要面之中央處，形成有一SRAM之記憶陣列 MA其具有一如4Mb i t s (1 06位元）之高位元之 容量。SRAM具有其記億陣列MA區分成多層之記億柵 網MM以避免電路之接線延遲其會隨著容量之增加而發生 Ο 在記億陣列Μ, A之外，安排有一週圍電路1 0 2其沿 著晶片101之長邊。在週圍電路102之外，安排有鍵 結墊1 0 3用以與外界電連接。 圖1 B顯示記億柵網MM之角落部份（如圖1 A之破 折線A 1所包圍的）之擴大圖，且圔1C顯示晶片1〇1 之部份並截取圖1B之1一1線。 經濟部屮央標準局EX工消赀合作社印3i 記億柵網乃安排一矩陣型以構成S RAM之記憶格 MC之一 n_通道MOSDET Q之擴散層104。以 此擴散層104,如圖1Β所示，安排在記億柵網ΜΜ之 端部份之擴散層1 04 a藉由將在記億柵網ΜΜ之内之擴 散層分成兩半而形成。再者，如圖1C所示，擴散層 1 04乃由形成在p -型井1 05之主要面上之一 η·型 半導體區域所製成。 此外，記億格M C實質的相同於於後將敘述如圖7所 81. 2. 20,000 本紙ft尺度遑用中曲Η家樣準(CNS)T4規格（210X297公;《：) -27 - A 6 Μ 6 198771 五、發明説明（26) (請先閲誚背而之注意事項洱项寫木：) 示之另一實施例之記億格，且在第二層多晶矽層上之層（ 即一多晶矽層一金屬接線層）乃從圖1B和1C中省略。 單獨的擴散層104乃互相隔離藉由例如由矽氣化物 薄膜所製成之元件隔離絶緣膜1 06。在每値擴散層 104之上，另一方面，形成有一η-通道MOSFET Q之閘電極107。閘電極107乃由多晶矽（即一第 一多晶矽層）所製成。在擴散層104之上在記億柵網 ΜΜ之内，如圖1 Β所示，安排有4値閘電極1 07。在 擴散層l〇4a之上在端部份，安排有兩値閘電極1〇7 Ο 在記億柵網MM外，形成有保護環G用以饋以例如供 應電位（Vss)至p型井105。如圖1C所示，保護環 G乃由型半導體區域而製成，其形成在p-型井 105之主要面且安排以包圍記億柵網MM。 經濟部屮央惊準而β工消伢合作社印製 如圖1B所示，本實施例之保護環具有其内部形狀實 質的等於在記億柵網MM之端部份之擴散層1 04 a之形 狀。結果，擴散層1〇4a之增加之形狀和緊鄰前者之保 護環G之内部形狀乃實質的相等於在記億柵網MM之内之 擴散層104之p狀。 如圖1B所示，再者，在保護環G之上形成有一空圖 型1 0 8。此空圖型1 0 8乃安排以沿著保護環G包圍記 億柵網Μ Μ。空圖型1 0 8乃由例如閘電極1 〇 7相同的 材料（即多晶矽薄膜）所製成，且在形成閘電極1 ◦ 7之 步驟中同時形成。 本紙張尺度边用中國《家楳準（CNS)lM規格（210x297公；ϊ) S1. 2. 20,000 Λ 6 It 6 198771 五、發明説明（27) (請先閲讀背而之注意枣項洱项寫'^ίι 空圖型108具有其内部形狀實質的相同於閘電極 107之形狀，此閘電極107乃形成在擴散層104a 之上在記億柵網MM之端部份。結果，在擴散層104a 之上之兩閘電極之增加之形狀和緊前者之保護環1 08之 内部形狀相同於4個閘電極107其乃形成在擴散層 104之上在記億柵網MM之内。 空圖型108乃電性的連接至經由一接點孔C1饋以 電位Vss之在下方之接線層且亦連接至經由此接線層在下 方之保護環G因此一活性電晶體可以被禁止。此外，形成 在記億柵網MM之擴散層104之上一接觸孔C乃被傳送 記億格MC之註解電壓（Vss)至接線層（未顯示）。 雖然前面之敘述乃針對記億柵網之角。落部份A 1而說 明，記億陣列端乃製成實質相同於記憶柵網之角落部份之 形狀。 依照因此所構造之SRAM之實施例，下述之操作與 效果可以達成： 經濟部屮央標準而CX工消"合作杜印製 (1 )保護環G之内部形狀乃實質的相同於在記億柵 網MM或記億陣列MA之端部之擴散層1〇4a之形狀因 此擴散層1 04 a之增加之形狀和緊鄰前者之保護環之内 部形狀可以實質的相等於記億柵網Μ Μ或記億陣列Μ A之 内部之擴散層104之形狀； (2)空圖型108之内部形狀實質的相等於形成在 記億柵網或記憶陣列MA之端部份之擴散層104a 之上之閘電極1 0 7之形狀因此在擴散層1 0 4 a上之閘 81. 2. 20,000 本紙張尺度遑用中《國家4*準(CNS) T4規怙（210x297公*) -29

Λ 6 ΙΪ G 198771 五、發明説明（28) (請先閲讀背而之注意事項^蜞寫木-丨) 電極1 0 7之增加形狀和與前者緊臨之空圖型1 〇 8之内 部形狀乃可實質的相等於形成在記億柵網MM或記億陣列 MA之内部擴散層104之上之閘電極107之形狀； (3) 由於前述之效果（1)和（2)，安排在記億 柵網Μ Μ和記億陣列Μ A内之記億格之形狀乃實質的相同 於安排在端部份之記億格之形狀因此記億柵網MM或記億 陣列Μ A之内部和端部份可避免擴散層1 ◦ 4或閘電極 1 ◦ 7之工作尺寸免於擴散且因此可避免構成記億格在記 億柵網MM或記億陣列MA之端部份之MO S F E T之電 待性之降低；和 i (4) 所需的技術並非安排空格環繞記億柵網MM或 記億陣列Μ A而只是改變保護環G之内部形狀因此記億柵 網MM或記憶陣列MA之區域將不會增加。. 因此，安排在記憶陣列MA或記億柵網MM之端部份 之電間體之電特性可免於降低而不會增加晶片之區域。 經濟部+央櫺準而Α工消费合作社印製 其次，依照本發明之另一實施例之SRAM將參考圖 2〜18而描述。首先，值得注意的是本實施例將先參考 圖4和7和圖8A至8C而描述。如圖7和圖8A至8C 所示，本實施例$ SRAM之記億格M C之構成使另一 轉移MI SFET 具有其平面形狀形成中間對稱相 關於包含活性區域和閘電極之一轉移Μ I S F E T Q * / 之平面形狀。記億格MC之一轉移MI SFET 具 有其閘寬度方向（或其閘長度方向）設定與另一 轉移Μ I S F E T Q 12之閘寬度方向（或閘長度方向 本紙尺度边用中《國家楳準（CNS)T4規格（2】0X297公Ϊ) SL 2. 20(000 一 30 ~ A () 1$ 6 198771 五、發明説明（2¾ )平行。

Th 先 閲 背 而 之 意 事 項 填 % 木 i 另一方面，記億格MC乃類似的構造因此另一 趨動MI SFET 之平面形狀乃形成中間對稱相關 於包括活性區域和閘電極之一趨動MISFET 之 平面形狀。記億格MC之一趨動MI SFET 具有 其閘寬度方向（或其閛長度方向）設定與另一 趨動MI SFET 之閘寬度方向（或閘長度方向） 平行且垂直於轉移Μ I S F E T 1 Q ^和Q t 2之閘寬度 方向。 記憶格MC之一轉移MISFET Qu之一半導體 區域和一趨動Μ I S F E T Qu之汲極區域乃個別的整 合製造以省略環嬈且界定一半導體區域和汲極區域之元件 隔離絶緣薄膜4之一部份。除了整合區域外，一 轉移 MISFET 0142和一趨動1^13?'£丁（^^/， 經濟部中央標準^β工消赀合作社印製 亦卽活性區域乃由元件隔離绝緣薄膜4所i累繞和界定。相 似的，記億格MC之另一轉移MI SFET Qi2之半導 體區域和另一趨動Μ I S F E T Qd2之汲極區域乃整合 的製造，且另一轉移MI SFET Qt2和另一 趨動MI SFE/Γ Qu乃由元件隔離絶緣薄膜4個別的 界定。 記億格MC之負載MISFET QP乃安排在 趨動MISFET 之上經由一絶緣薄膜。

多數之記億格M C乃陣列在與轉移Μ I S F E T 之閘寬度方向對齊之方向（亦即X方向）和在與 81. 2. 20,000 本紙張尺度逍用中國Η家標準（CNS) TM規格（2丨0X297公；¢) 31 - Γ G o€ 1 經濟部屮央標準工消许合作社印3i 五、發明説明（30)

轉移MI SFET 之閘長度方向對齊之方向（即Y 方向）。換句話說，記億格MC乃成多數安排在與 趨動MI SFET GU之閘寬度方向對齊之方向（即Y 方向）和以多數安排在與趨動MI SFET 之閘長 度方向對齊之方向（即X方向）。記億格MC乃以多數安 排成一矩陣形狀以構成下面將敘述記憶格陣列MAY。 如圖4所示，另一方面，SRAM採用井結構在環繞 記億格陣列MAY安排之週圍電路由一互補Μ I S F E T (即互補型金屬絶緣半導體場效電晶體）所構成時。週圍 電路包括一直接週圍電路用以直接控制排列在記憶格陣列 之記億格之電路操作，諸如一解碼電路，一趨動電路或一 感應放大電路，和一間接週圍電路用以控制直接週圍電路 之電路操作，諸如一輸入/輸出電路或一位址缓衝電路。 在此兩値井結構採用之情形下，記億格陣列MAY乃安排 在井區域2 (亦即P井），其乃設定為電性的獨立於與週 圍電路一起安排之井區域，以一使儲存在記億格MC之資 訊免於由週圍電路之電路操作而波動之觀點。 安排有記億格陣列MAY之井區域2 (P井）乃位在 記億格陣列Μ A/之外週圍區域，且一保護環區域P — GR乃安排在井區域2 (P井）之週圍區域。保護環區域 P-GR主要由一半導體區域所製成，此半導體區域乃安 排在其寬度方向由井區域2 ( P井）之元件隔離絶緣薄膜 4所調整之活性區域之主要平面。形成保護環P—GR之 半導體區域乃形成與井區域2 (P井）有相同的導電型式 本《張尺度遑用中國國家梂毕（CNS)甲4規格（210x297公；¢) S1. 2. 20,000 ........................U3 (請先閲讀背而之注意事項孙堝寫冰-丨) -32 -

Λ β Η G 198771 五、發明説明（31) (請先閲讀背而之注意苹項办填寫^:) 且在一高度不純濃度下且乃饋以一固定能量。保護環區域 P — GR主要形成以饋以固定能量至井區域2 (Ρ井）。 再者，安排有記億格陣列MAY之井區域2(Ρ井） 乃安排有用以饋以一固定能量之區域，亦即，井接觸區域 P W C 1和P W C 2以壓抑在記憶格陣列M A Υ之中間區 域之電位波動。如將於後敘述的，井接觸區域P W C 1和 PWC 2將一記億格陣列MAY區分成多數以構成多數之 副記億格陣列S M A Y且安排於副記億格陣列S M A Y之 間。 在訊號井結構採用之情形下，記億格陣列乃安排在井 區域或半導體基底。 (1)在前述SRAM之記億格陣列MAY中，多數 之記億格MC具有其轉移MI SFET 和 趨動MI SFET 設定且以中間對稱而排列對於毎 値X和Y方向之個別陣列方向之記億格。特別的，記億格 陣列M A Y之中間區域，如果記億格M C之轉移 MISFET 和趨動MISFET 乃個別的 經濟部屮央標準局工消贽合作社印製 安排在記億格M C之陣列方向，在陣列方向在隨後步驟上 之記億格M C之趨動MISFET GU和轉移 MISFET Q t乃値別的安排經由元件隔離絶緣薄膜 4。因此，記億格M C之陣列具有一週期性（即規則性） 0 另一方面，在記億格陣列M A Υ之端部份，亦即鄰近 保護環區域P — G R和副記憶格陣列S M A Y之端部份， 本紙張尺度边用中騙國家榣準(CNS) Ή規怙（210x297公;¢) 81. 2. 20,〇〇〇 -33 - Λ 6 Η 6 1987^1 五、發明説明（32) (請先閲-背而之注意事項外堝寫本：) 亦即鄰近井接觸區域PWC1和PWC2之區域，記億格 MC之陣列終止以建立在記億格MC之陣列之週期性之干 擾。 記億格之轉移Μ I S F E T Q t和趨動 MI SFET GU乃由下列製造過程所形成。 首先，井區域形成於半導髏基底之主要表面。而後， 元件隔離絶緣薄膜4乃形成在井區域之主要表面之非活性 區域，且由元件隔離絶緣薄膜4所界定之活性區域乃形成 在井區域之主要表面之上。元件隔離絶緣薄膜4乃由例如 已知之基底（即井區域）選擇氧化方法而形成。 經濟部屮央梂準而CX工消费合作社印製 簡而言之，在最初時，井區域乃連鑛的以矽氧化物薄 膜，矽氮化物薄膜或所謂的a正向型光感應樹脂薄膜〃形 成在其主表面之上。其次，進行暴露以暴露光感應樹脂薄 膜之非活性區域之部份，而後進行一顯影以移去光感應樹 脂之暴露部份。結果，遣留下的光感應樹脂薄膜之活性區 域部份乃形成一蝕刻罩。而後，此蝕刻罩乃使用以蝕刻和 圖型矽氮化物薄膜以移去矽氮化物薄膜之非活性區域之部 份因而形成遣留在活性區域之矽氮化物薄膜之部份，如同 一氣化罩。而後2蝕刻罩乃移去，且暴露氣化罩乃使用以 進行一熱氧化處理因此矽氣化薄膜之元件隔離絶緣薄膜4 乃形成在井區域之非活性區域之主要面上。在元件隔離絶 緣薄膜4已經形成後，氣化罩乃移去。 其次，井區域之主要面之活性區域乃形成以趨動 MISFET Qci 和轉移 MISFET Qt。 本紙張尺度逍用中》«家標準（〇奶）〒4規格（210乂297公;«：> 81. 2. 20,000 -34 -

Λ Γ> Π G 1987^1 五、發明説明（33) (請先間請背而之注意事項孙填寫i:) 趨動MI SFET Qd乃藉由循序的形成閘絶緣薄膜， 閘電極7 ,源極區域和汲極區域而形成。趨動 MI SFET GU之閘電極7乃形成在用以形成第一層 閘電極材料之SRAM之製造過程之步驟中。轉移 Μ I S F E T Q ,乃藉由循序的形成閘絶線薄膜，閘電 極3 ,文字線W L 1和W L 2 ,源極區域和汲極區域而形 成。轉移MI SFET 之閘電極3乃形成在用以形 成第二層閘電極材料之S RAM製造過程之步驟中。 其次，負載MI SFET 乃形成在趨動 MISFET GU 和轉移 MISFET 之上。 其次，負載MI SFET CU乃以文字線（亦卽主 文字線MWL和副文字線SWL),和互補資料線DL 1 和D L 2形成於此上。 但是，在前述SRAM之製造過程形成元件隔離絶緣 薄膜4之步驟中，光感應薄膜，卽角落部份邊流動之現象 發生在記億格陣列之端部份，亦即，記億格M C之陣列之 终止以干擾週期性之區域。 經濟部屮央榀準而β工消伢合作社印製 雖然蝕刻罩必需本質的工作於實質的正交於下層矽氮 化物薄膜之表面_之一陡峭邊面内，其平面尺寸將成長的較 轉移尺寸大在暴露時間如果其邊面流動。 我們已知分析缺點但是尚未指出其原因和假設發生在 光感應樹脂薄膜在前述週期性終止去干擾之區域之任何應 力。 因此，在記億格陣列M A Υ之端部份，趨動 SI. 2. 20,000 本紙ft尺度边用中《«家«準(CNS) T4規彷（2Ϊ0Χ297公; -35 -

4 Γ 0 C 五、發明説明（34)

MI SFET Qd和最接近記億格MC之轉移 MI SFET 之活性區域之尺寸亦即保護環區域P

—GR或井接觸區域PWC1和PWC2。特別而言，在 記億格M C中在記億陣列M A Y之端部份上，在一記億格 MC 中一趨動 MI SFET 和一轉移 MI SFET /之相關活性區域之尺寸乃大於另一趨動 MISFET Q </2和另一轉移 Μ I S F E T 之尺 寸。待別在SRAM中，々比例乃降低藉由改變趨動 MISFET 之閘寬度和長度尺寸和改變轉移 MISFET GU之閘寛度和長度尺寸。/3比例可由下 列公式表示： β = (D W / D L ) / ( T W/ τ L ) 其 中 D W :趨動 Μ I S F E T 之 閘寛度 D L :趨動 Μ I S F E T 之 閘長度 Τ W :轉移 Μ I S F E T 之 閘寛度 ;和 Τ L :轉移 Μ I S F E T 之 閘長度 〇 經濟部中央榀準局S：工消费合作社印製 在卢比例之拷低引起儲存在記億格M C之資訊被重設 至一高或底之位準因此記億格M C之資訊閂鎖特性（即 mi n/max特性）乃降低。結果，再者，一錯 誤將發生在S RAM之資訊寫操作或資訊謓操作而降低電 路操作之可靠度。 (2)另一方面，在前述週期性干擾之區域中，蝕刻 81. 2. 20,000

Tk 先 閲 ifi 背 而 之 注 意 事 項 填 % 1 本紙張尺度逍用中B Η家楳毕（CNS)T4規格（2丨0x297公;«:) 36

Λ () 15 G 五、發明説明（35) 特性亦會波動在形成熱氣化罩之步驟上，此形成熱氣化罩 之步驟亦使用以形成元件隔離绝緣薄膜4,亦即，圖型化 矽氮化物薄膜之步驟。相似的，在工作尺寸上之波等將會 發生在形成元件隔離绝緣薄膜4上且亦會發生在圖型化記 億格之趨動MI SFET 之閘電極7上和在圖形化 轉移MI SFET CU之閘電極1 3上在週期性干擾區 域。如同前述之問題（1),這些波動將降低記億格之/3 比例和記億格之資訊閂鎖特性且因此降低在S R A Μ之電 路操作之可靠度。 (3 )對於一個用以解決前述問題（1 )和（2 )之 技術而言，較合理的乃是安排記億格MC其當成空的記億 格且不執行電路操作在記億格陣列M A Υ之端部份和保護 環區域P — G R或井區域P W C 1和P W C 2間。但是， 空記憶格之安排最終會增加由記億格陣列MAY所佔領的 合成區域因此降低了 S RAM整合之層度。 我們已經發現前述值得注意之點。 本實施例將描述如下。 依照本實施例之S RAM之整體結構乃概略的顯示在 圖2A (表不一晶片佈局圖）。 * SRAM (亦即半導體時）顯示在圖2A中乃構造成 具有如512〔kwords〕X8 (位元）之 4 M b i t高之容量。SRAM乃被密封在採用例如 DIP或SOP之雙線条統之一樹脂一密封型半導體裝置 中（亦即一包封），其中領先部乃排列在兩相對端，雖然 本紙張尺度边用中a Η家楳毕（CNS)T4規格（210X297公址） (請先閱請背而之注意苹項孙填寫本· 穿- 經 濟 部 屮 央 標 準 局 员 工 消 合 作 社 印 製 81. 2. 20,000 37 - f

.· B G eWi------ 五、發明説明（36) 未顯示。SRAM乃形成在一具有超薄平面形狀之長方形 中。本實施例之SRAM乃實質的形成在具有17mm之 長邊和7mm之短邊之長方形中。 在沿著S RAM之長方形之相對長邊延伸之個別週圍 區域中，安排有多數之外部端點（亦即鍵結墊）B P。這 些外部端點BP乃與内部引導相連接。多數之外部終點 B P乃個別的饋以例如，一位址訊號，一晶片選擇訊號， 一輸出致能訊號，一寫致能訊號或一輸入/輸出資料訊號 。外部終端BP乃進一步饋以供應電壓Vcc和參考電壓 Vss。供應電壓V。。乃由3至5〔V〕之電路之操作電壓 所規範，且參考電壓Vss乃由電路之Ο〔V〕地電位所規 範。SRAM乃安排以兩記億塊MB 1和MB2於其中央 部份。此兩記億塊MB 1和MB2乃沿著SRAM之長邊 循序的安排（亦即在X方向從圖2A之左手短邊至右手短 邊）。一記億塊MB 1乃區分成8値記億柵網MM,如圖 2 A所示。此8個記億柵網Μ Μ乃値別的排列在記億塊 Μ Β 1之X方向上。相似的，另一記億塊Μ Β 2乃區分為 8個記億柵網Μ Μ。此8個記億柵網乃個別的排列在記億 塊MB 2之X方·向上。 在圖2A中，負載電路LOAD乃安排在4値記億柵 網MM之個別上邊，其乃安排在SRAM之記億塊MB 1 之左手邊，和4個記億柵網MM其乃安排在右手邊。Y解 碼電路YDEC, Y開關電路Y-SW和感應放大電路 SA乃値別的安排在4個記億柵網MM之個別下邊，其乃 k紙51又度遑Λ1中《國家楳準（CNS)TM規怙（210x297公*) (請先閲請背而之注意事項#堝寫本ΤΊ 穿< 經濟部十央榀準而貝工消1V合作社印製 81. 2. 20,000 38 -

Λ β Η G t-987%i 五、發明説明（31 安排在左手邊，和4個記億柵網其乃安排在右手邊。在左 手邊之4個記億柵網和在右手邊之4値記億栅網乃安排在 X解碼電路S D E C之間因此它們乃穿越X解碼電路 XD E C而相關於X方向對稱。 再者，安排在左手邊之記億塊ΜΒ2之4個記億柵網 和安排在右手邊之4個記億柵網ΜΜ乃値別的安排在它們 的上邊以負載電路L OAD和在它們的下邊以Υ解碼電路 YDEC, Υ開關電路Υ—SW和感應放大器。安排在左 手邊之4個記億柵網ΜΜ和安排在右手邊之4値記億柵網 ΜΜ乃個別的安排在X解碼電路XDEC之間。再者，記 億塊Μ Β 2乃實質的相等於記億塊Μ Β 1。 以兩記億塊MB 1和ΜΒ2,安排在SRAM右手邊 之記億塊MB 2乃安排以一冗餘電路SMB在其右手邊， 亦即在S RAM之最右邊。 每個將記億塊MB 1分為8份之記億柵網MM和將記 憶塊MB 2分為8份之記憶柵網MM乃値別的由4値記憶 格陣列MAY所構成，如圖2 B所示（表示主要部份之擴 大方塊圖）。此4個記億格陣列M A Y乃個別的排列在記 億柵網MM之X；^向。簡而言之，SRAM乃安排以整個 64個記億格陣列MAY由於兩記億塊MB之再一値被區 分為8個記憶格陣列M A Y且由於8値記億格陣列M A Y 之每一個皆由4個記億格陣列M A Y所構成。此6 4個記 億格陣列M A Υ乃排列在X方向（亦即沿箸S R A Μ之長 方形之長邊）。 (請先閲讀背而之注意事項再填寫本- 穿· 經濟部中央標準局β工消伢合作社印製 崎度边用中《國辦(⑽爾胸刻 8], 2. 20,000

Λ 6 Μ C 198771 五、發明説明（38) (請先閲讀背而之注意事項#填寫次. 以64値記億格陣列MAY,—記億格陣列MAY乃 進一步區分為4個副記億格陣列SMAY,如圖3所示（ 顯示主要部份之一擴大方塊圖）。此4値區分的副記億格 陣列S M A Y乃個別的排列在X方向。每個副記億格陣列 SMAY乃由16値記億格MC所構成，此記億格MC乃 排列在X方向上（亦即在線延伸方向）。簡而言知，一記 億格陣列MAY乃安排以整個64 (亦即64位元）個記 億格M C因為4個副記億格陣列S M A Y具有1 6個記億 格MC安排在X方向。再者，一値記億格陣列MAY具有 1 028個記億格MC (亦即1 028位元）乃安排在Y 方向（亦即在互補資料線延伸方向）。 以安排在Y方向之1 一 28個記億格MC, 1024 値記億格MC (亦即1024位元）乃構成正常記憶格 M C (用以正確的儲存資訊），而剩餘的4個（即4位元 )乃構成冗餘記憶格M C。 經濟部屮央檁準局貝工消费合作杜印製 如圖2Β和圖3所示，一文字趨動電路WDR乃安排 在一記億柵網ΜΜ之左手端之兩記億格陣列MAY和在右 手端之兩記億格陣列M A Y之間。再者，在毎個記億柵網 MM中，在左手褲之兩記億格陣列MAY和在右手端之兩 記億格陣列乃對稱的安排繞著文字趨動電路W D R相關於 X方向。安排在SRAM之左手端如圖2A所示之記億塊 MB 1之整個8個記億柵網MM之個別文字趨動電路 WDR乃經由主文字線MWL藉箸X解碼器電路XD E C 而選擇而X解碼器乃安排在左手4個記億柵網MM和右手 81. 2. 20,000 冬紙張尺度逍用中HB家猱準(CNS)T4規格(2丨0X297公放） -40 - I 一 < fi G ΛΠ 經濟部屮央標準^cx工消许合作社印51 五、發明説明（39) 4個記億柵網MM之間。相似的，安排在SRAM之右手 邊之記億塊MB2之整個8値記億柵網MM之個別文字趨 動電路WD R乃經由主文字線MWC藉箸X解碼電路 XD E C而選擇而X解碼器乃安排在左手4個記億柵網 MM和右手4値記億柵網MM之間。 如圖3所示，文字趨動電路WDR乃經由主文字線 MWL藉著X解碼電路XDEC而選擇。再者，乃由單獨 安排於此位址訊號線AL所選擇。主文字線MWL延伸在 記億格陣列MAY之X方向上且乃安排多數（即2 5 6) 在Y方向上對於每4個（即4位元）記億格MC。換句話 說，256値主文字線MWL乃安排在Y方向因此X解碼 電路XDE C藉由選擇主文字線MWL之一選擇文字趨動 電路WDR。在一記億柵網MM,主文字線MWL選擇整 値124個記億格MC,亦即，安排在文字趨動電路 WDR之右手邊之兩記億格陣列之512値記億格MC和 安排在左手邊之兩記憶格陣列M A Y之5 1 2値記億格。 位址訊號線AL延伸在Y方向且安排多數在X方向。整個 16値位址訊號線AL乃在記億柵網MM中，亦卽，8値 位址訊號線A L.乃安排以選擇安排在文字趨動電路WC) R 之右手邊之兩記憶格陣列M A Y之記億格M C ,和安排用 於選擇在左手邊之兩記億格陣列MAY之記億格MC。 在記憶柵網MM中，如圖2B和圖3所示，文字趨動 電路WDR選擇一對第一文字線WL1和第二文字線 W L 2 ,其延伸於4個記憶格陣列M A Y之一之上。此第 本紙51尺度逍用中B國家«準(CNS) T4規格(210X297公:¾) 81. 2. 20,000 .....................---0¾.....r* (請先閲讀背而之注意事項Λ-堝寫冰Ϊ) -41 - i Γ- Γ-Q Q 1 五、發明説明（40) 一文字線WL1和第二文字線WL2乃安排在每個記億格 陣列MAY上（亦即在每4値副記億格陣列SMAY上） 。第一和第二文字線WL 1和WL 2乃互相隔離且實質平 行於X方向上延伸。第一和第二文字線WL1和WL2乃 安排在排列在Y方向之每個記億格MC上。換句話，一記 億格MC乃與兩値第一和第二文字線WL1和WL2連接 ，而WL2乃饋以一共同選擇訊號。 經濟部屮央榀準，^β工消赀合作社印製 第一文字線WL1和第二文字線WL2其乃延伸於安 排在文字趨動電路之右手邊之兩記億格陣列MAY之一上 如圖2 B和3所示乃位於接近文字趨動電路WD R且藉由 文字趨動電路SWR經由一第二副文字線SWL 2而選擇 。第一文字線WL1和第二文字線WL2其與文字趨動電 路WD R分離且延伸於記億格陣列MAY之上乃經由一第 一副文字線SWL1藉著文字趨動電路WDR而選擇。這 些第一副文字線SWL1和第二副文字線SWL2乃互相 隔離且平.行於X方向延伸。第一和第三副文字線S W L 1 和SWL 2乃安排如同第一和第二文字線W. L 1和WL 2 對於每個陣列在Y方向上之記億格M C。第一副文字線 SWL 1延伸於.一記憶格陣列MAY之上接近文字趨動電 路WD R以連接安排在另一遠離記億格陣列MAY之第一 和第二文字線WL1和WL2和文字趨動電路SWR。 安排在文字趨動電路SWR之左手邊之兩記億格陣列 MAY之每一個乃安排如同右手邊以第一文字線WL 1和 第二文字線WL2。第一和第二文字線WL1和WL2乃 81. 2. 20,000 (請先閲請背而之注意事項#填筠木-：Ί 本紙ft尺度边用中B國家«毕(CNS) TM規格（210x297公址） 42 Λ 6 Μ 6 198771 五、發明説明（41) (請先閲請背而之注意亊項外蜞寫木ΐΊ _* 經由笫一副文字線SWL1或第二副文字線SWL2與文 字趨動電路WDR連接。由於第二副文字線SWL2較第 一副文字線SWL短，第二副文字線可由本發明中除去， 且安排在記億格陣列中接近文字趨動電路WD R之第一和 第二文字線WL1和WL2可與文字趨動電路SWR直接 的連接。 在記億柵網MM中，如圖2B所示，値別的安排有負 載電路LOAD於4個記億格陣列MAY上，其乃於此被 區分，在4個記億格陣列MAY之下，安排有Y解碼電路 YDEC和Y開關電路丫一SW,其乃個別的區分於此。 在4値記億格陣列MAY之下，安排有感應開電路SA其 乃因此而區分。4個感應放大電路SA乃安排於每個記億 格陣列MAY因此它們可以一次輸出4位元之資訊（亦即 儲存在4個記億格MC之資訊）^在文字趨動電路之下， 經濟部屮央樣準局β工消费合作社印製 安排有控制電路CC。再者，在如圖2 B所示之記億柵網 MM中，用以連接記億格陣列MAY之接面格如於下將敘 述（參考圖1 2A至1 2D,乃安排在兩記憶格陣列 M A Y之間，而此兩記億格陣列M A Y乃安排在文字趨動 電路SWR之左手和右手邊。 在記億柵網MM中，如圖2B和3所示，記億格陣列 MAY乃安排以互補資料線DL。互補資料線DL延伸於 Y方向其與主文字線MWL，副文字線SWL和文字線 WL之延伸方向交叉。每個互補資料線DL乃由兩資料^ 所構成，亦即第一資料線DL1和第二資料線DL2其乃 本紙張尺度边用中8明家«準(CNS)T4規彷（210x297公:¢) 81. 2. ?0,000 -43 - 06 ΛΒ 經濟部中央梂準局员工消伢合作杜印製 五、發明説明（42) 互相隔離且平行延伸於Y方向。互補資料線DL乃安排於 陣列在X方向之每値記億格MC，如圖3所示。互補資料 線DL具有其上端與負載電路LOAD連接。互補資料線 DL之另一下端乃經由Y開關電路而與感應放大電路SA 連接。 安排在如圖2A所示之S RAM之記億塊MB之右手 邊之冗餘電路SMB乃安排有一冗餘記億格陣列MAYS ，如圔2C所示（表示主要部份之一擴大方塊圖）。此冗 餘記億格陣列MAY S乃安排以多數之冗餘記億格其具有 相同之安排在前述記憶格陣列M A Y之記億格M C相同之 結構。雖然没有限制，冗餘記億格MAYS具有3 2個冗 餘記億格MC (32位元）陣列在X方向和1024個冗 餘記億格MC (即1024個位元）陣列在Y方向。 在冗餘記億格陣列MAYS之上邊，安排有冗餘負載 電路LOAD,如圖2C所示。冗餘記億格陣列MAYS 乃安排在左手邊以一冗餘文字趨動電路WDRS。冗餘記 億格陣列MAY S安排在其下邊以一冗餘Y開關電路γ — S W 〇 包括被包封fS RAM中之直接和間接週圍電路之週 圍電路和陣列在副記憶格陣列S M A Y之記億格M C乃基 本上由互補MISFET所構成。SRAM主要由一η-型半導體基底1所構成，此基底乃由單晶矽所製成，雖然 其特殊部份結構將被描述（參考圖6),且採用雙井結構 ,其中一 η ·型井區域（亦即N井）3和一 P -型井區域 ..............-« -3 · « « · i (請先W請背而之注意事項件堪寫j ί) 本紙ft尺度边用中《«家《毕(CNS) Τ 4規怙（210x297公龙） 81. 20,000 -44 - Γ Γ Q C 1 6 G ΛΜ 經濟部屮央標準局员工消费合作社印製 五、發明説明（43) (亦即P井）乃個別的安排在n_型半導體基底1之主要 面之不同區域。 在如圖3和圖4所示之SRAM之記億柵網ΜΜ中（ 顯示主要部份之擴大方塊圖），安排在文字趨動電路 WDR之左手邊之兩記億格陣列MAY乃安排在一 P-型 井區域2中。環繞記億格陣列M A Y之外週圍（在此例中 乃指示記億格MC實質安排之區域）和在P-型井區域2 之週圍區域，安排有保護環區域P-GR其乃形成一平面 環形沿著P_型井區域2之輪廓。保護環區域P — GR饋 以固定參考電壓V ss至P -型井區域2。 界於安排在文字趨動電路WD R之左手邊之兩記億格 陣列MAY之間，井接觸區域PWC1乃安排在P-型井 區域2之主要面上。多數之井接觭區域PWC1乃陣列著 對多數記億格MC之一（例如對兩記億格MC之一）。 類似的，在記億柵網MM中，安排在文字趨動電路 WDR之右手邊之兩記億格陣列乃安排在一P-型井區域 2。P -型井區域2乃安排環繞其週圍以保護環區域P — GR因此其乃饋以固定參考電壓Vss。界於安排在文字趨 動電路WDR之p手邊之兩記億格陣列MAY之間，井接 觸區域PWC1乃安排在P-型井區域2之主要面之上。 在記億格陣列MAY中，如圖3和4所示，井接觸區 域P W C 2乃安排在4個區分副記億格陣列S M A Y之個 別一値之間。如同前述井接觸區域PWC 1 ,井接觸區域 PWC2乃多數安排以每一値用於多數記億格MC (例如 本紙張尺度边用中a Η家楳準(CNS) T4規怙（210x29/公;¢) -45 ~ 81. 2. 20,000 .................·····-· -3 ···· i (請先間讀背而之注意事項#填寫木ί) 五、發明説明（44) 一値用於兩記億格M C )。 安排在記億格陣列M A Υ間之井接觸區域P W C 1和 安排在副記億格陣列S M A Y之間之井接觸區域P W C 2 乃安排饋以固定參考電壓Vss至P -型井區域2藉此穩定 P —型井區域2之電位。 如圖4所示，在安排有記億柵網之文字趨動電路 WDR之區域中，交替的安排在X方向一多數之P-型井 區域2和一多數之型井區域3。保護環區域P — GR 乃安排在被安排以文字趨動電路WDR之Ρ-型井區域2 之週圍區域，且一保護環區域N — GR乃安排在η_型井 區域3之週圍區域。 經濟部中央梂準而貝工消合作社印製 (請先閲讀背而之注意事項#填寫本*二 安排在如圖3所示之記億格陣列M A Υ之副記億格 SMAY中之一記億格MC乃安排在界於文字線WL和互 補資料線DL間之毎個交叉處如圖5所示（表示一電路圖 形）。換句話說，記億格MC乃安排在第一和第二文字線 WL1和WL2以及第一和第二資料線DL1和DL2間 之交叉處。記億格MC乃由正反器電路和兩轉移 MI SFET CU /和所構成。正反器電路乃構成如 同一資訊閂鎖k P ,且記億格M C閂鎖1位元之資訊1 "或、' 0，' 〇 記億格MC之兩轉移MI SFET Qt /和連接 每個正反器之輸入/輸出終點對與一半導體區域。轉移 MI SFET Qt;具有其另一半導體區域與第一資料線 本紙张尺度逍用中SB家《準（CNS)T4規格（210x297公龙） 81. 2. 20 000 一 46 _

Λ 6 !i G 198771 五、發明説明（4夕 (請先間請背而之汶意事項#堝窍本-丄 DL1連接且其閘電極與第一文字線WL1連接。轉移 Μ I SF E T Qt2具有其另一半導體區域與第二資料線 DL2連接且其閘電極與第二文字線WL2連接。此兩 轉移Μ I S F E T Q ^和Q 12乃個別的形成η通道型。 正反器電路乃由兩趨動Μ I S F E T GU:和QddCI 兩負載MISFET QpjilCU：?所構成。趨動 MI SFET Qdi和Qn乃個別的形成η通道型。負載 MISFET 和QP2乃個別的形成p通道型。換句 話說，本實施例之SRAM之記億格MC乃構成具有一完 金互補之MISFET (亦即所諝的''full CMOS ")結構 〇 趨動 MI SFET 和負載 MI SFET Q Pl 具有其汲極區域互相連接且它們的閘電極互相連接以構成 互補MIDFET。相類的，趨動MI SFET 負載Μ I S F E T Q^具有其汲極區域之互相連接且它 們的閘電極互相連接以構成互補Μ I S F E T。趨動 MISFET /和負載MI SFET Qw之個別汲 經濟部屮央櫺準而CX工消费合作社印製 極區域（即輸入/輸出端）乃不只連接於轉移 MISFET 之一半導體區域且亦連接至趨動

MISFET Qd2和負載MISFET Q 之個別閘 電極。趨動MI SFET Qd2和負載MI SFET 値別汲極區域（亦即輸入/輸出端）乃連接於不僅 是轉移Μ I S F E T Qu之一半導體區域且亦連接至趨 動MISFET GU,和負載MI SFET GUi之個別 本紙5t尺度边用中B國家標準（CNS)甲4規格（210X297公龙) S1. 2 20 000 -47 - ’ 五、發明説明（4句 (請先閲-背而之注意事項#塥寫本- 閘電極。趨動Μ I S F E T Q d 7和Q d 2之値別源極區域 乃連接於參考電壓Vss (亦即0伏等）。負載 Μ I S F E T QP:和之個別源極區域乃連接於供應 電壓(亦即5伏等）。 綉· 容量元件C乃形成在記億格MC之正反器電路之對輸 入/輸出端間，亦即在兩資訊閂鎖點區域間。容量元件C 具有其一電極與一資訊閂鎖點區域連接而另一電極與另一 資訊閂鎖點區域連接。容量元件C乃基本的構成以增加閂 鎖在資訊閂鎖點區域之電荷量因而增加絶緣擊穿電壓至α 射線軟誤差（α-rag soft error)。由於，再者，容量元 件C具有其個別的電極連接於兩資訊閂鎖點區域間，其可 以形成以一如同其中兩容量元件單獨的形成在資訊閂鎖點 區域之兩位置之情形下一樣大的平面區域。簡而言之，容 量元件C可降低由記億格M C所佔領的區域以改善 S R A Μ之整合程度。 經濟部屮央榀準而β工消许合作社印製 在如此所構造之SRAM中，如圖2Α和2Β以及圖 3所示，X解碼器電路XDEC選擇文字趨動電路DWR ，其乃安排在記億塊MB之多數記億柵網中，經由2 8値 主文字線MWL之一，且一記億格陣列MAY之第一文字 線WL1和第二文字線WL2乃由選擇文字趨動電路 WDR所選擇。換句話說，SRAM採用區分文字線条統 藉由區分第一文字線WL1和第二文字線WL2為多數在 它們的延伸方向和藉由選擇一組區分之第一文字線WL 1 和第二文字線WL 2以文字趨動電路WD R和X解碼電路 S1. 2. 20,000 ^紙Λ尺度逍用中《 B家《準(CNS) T4規怙（2丨0x297公龙） -48 - 五、發明説明（4? XD EC。區分文字線条統之採用可降低SRAM之能量 消耗因為經由選擇文字線WL而充能和放能之電流可降低 0 在SRAM中，如圖2B和圖3所示，延伸在排列在 文字趨動電路WD R之一邊之兩記億格陣列MAY之一之 第一文字線WL 1和第二文字線WL 2乃經由第二副文字 線SWL2與文字趨動電路WDR連接，且延伸在另一記 億格陣列MAY之第一文字線WL 1和第二文字線WL 2 乃經由第一副文字線SWL1與文字趨動電路WDR連接 。簡而言之，SRAM採用雙文字線糸統，其中每個記億 格陣列MAY乃安排以區分於此文字線WL和用以連接多 數區分文字線WL之副文字線SWL。由於雙文字線条統 之採用，界於文字趨動電路WDR和文字線WL間之電阻 可以降低至相當於副文字線SWL之範圍因此所選擇文字 線WL之充能和放能率可以提高以加速S RAM之電路操 作。 經濟部屮央櫺準局KX工消#合作社印製 X解碼電路XDEC, Y解碼電路YDEC, Y開關 電路Y — SW,感應放大電路SA,負載電路LOAD等 ，其乃安排在SRAM之記億格陣列MAY之週圍區域， 構成了SRAM之週圍電路。此週圍電路控制了記億格 M C之資訊寫操作，資訊閂鎖操作和資訊謓取操作。 其次，S R A Μ之記億格M C和記億格陣列M A Υ之 等殊結構將描述如下。記億格MC之完整狀態之平面構造 如圖7所示（表示一頂梘圖），且在製造過程中個別步驟 81. 2. 20,000 (請先閲讀背而之注意事項再填寫木ΐ) 本紙51尺度边用中《國家«準(CNS) Ή規格（210X29/公;¢) -49 -

t C 五、發明説明（4¾ 請 先 閲 it 背 而 之 注 意 事 項 # 填 寫 '今 之平面構造乃如圖8A至8C所示（表示一頂視圖）。記 億格MC之完整狀態之部份構造乃如圖6所示（表示從圖 7之I 一 I線而截取之剖面）。 如圖6和7所示，SRAM主要由以單晶矽製成之一 型半導體基底1所構成。n-型半導體基底1之記億 格陣列MAY之區域在其主表面形成有一Ρ-型井區域2 。P -型井區域2乃形成不只在記億格陣列M A Y之區域 且亦形成在形成有週圍電路之η通道Μ I S F E T之區域 ，如前所述。另一方面，不同於安排以Ρ —型井區域2之 η_型半導體基底1之主要面之區域乃形成有一 型井 區域3。 經濟部屮央標準而β工消费合作社印Μ 安排以記億格陣列M A Υ之Ρ —型井區域2之非活動 區域乃在其主要面上形成有一元件隔離絶緣薄膜（亦卽一 場矽氣薄膜）4。再者，P_型井區域2非活性區域乃形 成在其主要面上，亦即，在元件隔離絶緣薄膜4之下以一 P型通道停止區域5。相似的，η —型井區域3之非活性 區域乃在其主要面上形成以一元件隔離絶緣薄膜4,雖然 未顯示於圖6和7 (但卻顯示於圖15)。基本上，η· 型井區域3之非;活性區域乃不形成任何的通道停止區域為 了簡化製造過程之觀點，因為一反向區域(:bP -型井區域 2更難發生因此元件隔離可以確保。 一記億格MC乃形成在P·型并區域2之活性區域之 主要面。活性區域乃形成在由元件隔離绝緣薄膜4 (持別 是元件隔離绝緣薄膜4之端部份）和ρ型通道停止區域5 S1. 2. 20,000 本紙尺度边用中國國家楳毕（CNS) T 4規怙（210X29/公;«：) -50

Λ fi HG lasm. 五、發明説明（49 (請先閲讀背而之注意事項#蜞寫本· 所定義之區域。以記億格MC.兩趨動MI SFET Qu和之每一個乃形成在P·型井區域2之主要面在 一由元件隔離絶緣薄膜4所定義之區域，如圖6和7以及 圖8A至8C所示。每個趨動MI SFET Qd;和 主要由P-型井區域2,—閘絶緣薄膜6,—閘電極7, 一源極區域和一汲極區域所形成。 趨動Μ I S F E T Q « 2和Q d 2具有它們個別的閘長 度（Lg)設定實質的平行，且它們的閘長度方向與X方 向對齊（或是文字線WL之延伸方向）。元件隔離絶緣薄 膜4和P-型通道停止區域5主要形成在一位置以調整 趨動Μ I S F E T Q d /和Q d 2之個別閘寬度（L w )。 P-型井區域2構成毎個趨動MISFET Qd和 Q 之通道形成區域。 經 濟 部 屮 央 準 局 工 消 费 合 社 印 製 在活性區域，閘電極7經由閘絶綠薄膜6形成在P · 型井區域2之通道形成區域。閘電極7之一端凸出於Y方 向在元件隔離絶緣薄膜4之上至一相當於罩邊緣尺寸之範 圍至少在製造過程。趨動MISFET Qd之閘電極7 之另一端經由元件隔離絶緣薄膜4延伸在Y方向至趨動 MISFET 汲極區域之上。相似的，趨動 MI SFET 之閘電極7之一端凸出於元件隔離絶 緣薄膜4之上，且另一端經由元件隔離絶緣薄膜4延伸至 趨動MISFET Cld /之汲極區域之上。 閘電極7乃形成在形成第一層閘材料之步驟上且由例 如一單層多晶矽薄膜所製成。此多晶矽薄膜乃摻雜以例如 SI. 2. 20,000 本紙張尺度边用中國B家標iMCNS) T4規格（210x297公龙） -51 i β G ΛΒ 經濟部屮央標準局ex工消费合作社印製 五、發明説明（50 P (或AS)之η型雜質用以降低電阻。由於具有單層結 構之閘電極7可使其厚度降低，其可使在上導電層之下之 中間層絶緣薄膜之表面平坦。 源極區域和汲極區域乃相關的形成有一輕的渗雜η型 半導體區域1 0和一重的滲雜η +型半導體區域1 1其乃 形成在前者之主要面之上。此兩種η型半導體區域1 0和 η <型半導體基底1 1其具有不同的濃度乃形成在閘電極 7之閘長度方向之邊且相關於閘電極7自行對齊（更正確 的是閘電極7和於後將敘述之邊牆間隔9)。簡而言之， 趨動MI SFET Q«^和Qu使它們的傾別的源極區域 和汲極區域構成具有所謂的+雙汲極結構"（亦即， D D D :雙擴擴汲極^puble Diffused Drain)。此雙汲極 結構之源極區域和汲極區域乃個別的形成在p-型井區域 2之活性區域之主要面和在圖8A和8C之單點鐽線所包 圍之DDD之區域。 源極和汲極區域乃個別的由η型半導體區域1 0所製 成其乃摻雜以一如（Ρ)之η型雜質。η*型半導體區域 1 1乃由如砷（As)之η型雜質所製成砷其有比前述ρ 較低之擴散率。在製造過程之情形下，一共同罩乃使用以 導引兩種η型雜質在一共同步驟，界於η型半導體區域 10和型半導體區域1 1之値別擴散距離之差異乃由 兩種η型雜質之擴散率差異所決定。在採用雙汲極結構之 每値趨動MI SFET 和中，界於η*型半導 體區域1 1和在閘長度方向之通道形成區域間之η型半導 (請先閲讀背而之注意事項典填窩本· "- "- 本紙張尺度边用中國Η家標毕(CNS) ΤΜ規怙(210><297公；!1：) 81. 2. 20,000 -52 - ί C < 1 GG ΑΠ 五、發明説明（51) 髏區域10之實質大小相當於從η型半導體區域10之擴 散距離減去η*型半導體區域1 1之擴散距離所計算出之 大小。η型半導體區域1 0乃製成一實質較小之尺寸在閘 長度方向當與具有後面將敘述之LDD (較輕滲雜汲極L-ight Doped Drain)結構之較輕滲雜η型半導體區域（ 17)之尺寸比較時，且比具有LDD結構之輕滲雜η型 半導髏區域（17)具有較高的雜質濃度。換句話說，毎 個趨動Μ I S F E T Q 和（^^具有比採用後面將敘述 之LDD結構之轉移MI SFET Qu和Qi2更高之趨 動能力（亦即趨動力）因為被加在η型半導體區域1◦之 寄生電阻較LDD結構之η型半導體區域（17)之寄生 電阻為低在界於源極區域和汲極區域間之電流路徑上。 閘電極7形成在其閘長度方向之邊牆上一邊牆間隔9 。此邊牆間隔9與閘電極7自動對齊且由例如一矽氣化物 薄膜之一絶緣薄膜而製成。 經濟部屮央標準^Jcs工消tv·合作杜印3i 在閘電極7之上安排以一上導電層（13)之區域中 ，兩絶緣薄膜乃於隨後叠合，雖然未檫以數字。以此兩絶 緣薄膜，下絶緣薄膜乃形成如同一氣化罩用以避免閘電極 7之表面之氣化且由例如一矽氮化物薄膜以製得。上絶線 薄膜主要電性的隔離下閘電極7和上導電層（13)且由 例如矽氣化薄膜而製得。 記億格MC乃安排在一區域，其中該區域之平面形狀 乃由參考文字MC所指示在圖7和圖8Α和8C中所顯示 之雙點鏈線所包圍之長方形所定義。記億格MC之一趨動 81. 2. 20,000 (請先閲誚背而之注意事項#堝窍本-1'1 本紙5JL尺度边用中Β困家標準規怙（2丨0X297公;«：) 53 - Λ fi 15 6 五、發明説明（53

MI SFET 之平面形狀與趨動MI SFET (請先間請背而之注意事項再填寫本·

Cl d 2之平面形狀形成中間對稱（且相同之形相關於記億格 MC之中間點CP (亦即長方形之對角線之交叉點）。附 帶的，中間點CP乃提供以方便解說但確非實際的形成一 圖型於SRAM之記億格MC中。在記億格陣列MAY或 副記憶格陣列S M A Y中，如圖7和圖8 A和8 C所示， 記億格M C之趨動Μ I S F E T Q d』和Q ^之個別平面 形狀乃與一記億格MC之趨動MISFET 和Qd2 之値別平面形狀形成線性對稱相關於界於前者記億格MC 和鄰近X方向與那些趨動MI SFET 之閘長度方 向對齊之方向之趨動MI SFET 間之一XI和 X 3軸和一 X 2和X 4軸。相似的，記億格M C之趨動 MISFET 和之値別平面形狀乃與另一記億 格MC之趨動MISFET Qn和Qu之個別平面形狀 成線性的對稱相關於界於前者記億格M C和與那些趨動 MISFET 之閘寬度方向對齊鄰近在Y方向之趨 經濟部屮央標準^β工消赀合作社印製

動Μ I S F E T Q ^間之一X 1和X 2軸和一 X 3和 X4軸。簡而言之，記億格MC之趨動MISFET

乃線性的對g對每個陣列在X和Y方向之記億格MC 0 以陣列在X方向之記億格MC之趨動Μ I S F E T GU ,鄰接記億格MC之趨動MI SFET 之相對 源極區域乃整體的形成（如圖9 (B)所示）。換句話說 ，鄰接記憶格MC之一之趨動MISFET之源極區域構 81. 2. 20,000 I紙張尺度遑用中國Η家標毕（CNS)T4規格（210X297公址） 54 - 4 £ € < 6 6 Ah 五、發明説明（52? 成另一記億格MC之趨動MI SFET CU之源極區域 以降低由趨動MI SFET 之源極區域所佔領之區

域。再者，由於元件隔離絶緣薄膜4 (和p型通道停止區 域5)並非插入此一記億格MC之趨動Μ I SFET 之源極區域和相對於前者已另一記億格MC之趨動 MI SFET 之源極區域之間，由記億格MC所佔 領之區域可以降低至一相當於元件隔離絶緣薄膜4之一範 圍。 記億格MC之兩値轉移MI SFET 和 每個乃個別的形成在P-型井區域2之主要面上在由元件 隔離絶綠薄膜4所定義之區域，如圖6和7和圖8A至 8C所示。每個轉移MI SFET CU/和主要由 P —型井區域2 , —閘絶緣薄膜1 2 ,閘電極1 3 , —源 極區域和一汲極區域所構成。 經濟部屮央標準：^貝工消许合作社印^ 轉移Μ I S F E T Q μ和Q ί2具有其個別閘長度方 向（Lg)設定成實質平行且它們的個別閘長度方向對齊 於Y方向（或互補資料線DL之延伸方向）。換言之，轉 移Μ I SF E T 和之閘長度方向交叉成大致為 一直角。元件隔離絶緣薄膜4 (和p型通道停止區域5 ) 乃形成以調整轉移Μ I S F E T Q u和Q £ 2之個別閘寬 度（L w ) 〇 Ρ_型并區域2形成轉移MI SFET Qu和 之通道形成區域。 閘電極1 3形成在P -型井區域2之通道形成區域之 81. 2. 20,000 (帒先閲讀背而之注意事項孙填寫本-; ，·- 本紙張尺度逍用中國Η家《準（CHS) 規格(210x297公*) -55 Λ β η 6 1Q8771 五、發明説明（5今 (請先閲讀背而之注意事項#堝窍本' 上之活性區域經由閜绝緣薄膜1 2。閘電極1 3形成在形 成第二層閘材料之步驟中且構成三層β合結構（亦即所諝 ''多晶矽化物結構"）其乃藉由連續的疊合一多晶矽化物 薄膜13Α,—多晶矽化物薄膜13Β和一耐火金屬矽化 物薄膜13C。低多晶矽化物薄膜13Α乃滲雜以如ρ ( 或As)之η型雜質用以降低電阻。中間之多晶矽化物薄 膜13Β乃滲雜以如ρ (或As)之η型雜質用以降低電 阻。上耐火金屬矽化物薄膜1 3C乃由例如WS i X (X :2)而製成。在此閘電極13中，上耐火金屬矽化物薄 膜13C具有一低待殊電阻較之那些下多晶矽化物薄膜 1 3 A和中間多晶矽化物薄膜1 3 B因此其可加速訊號傳 送率。再者，閘電極13乃由叠合多晶矽化物薄膜13A ，多晶矽化物薄膜13B和耐火金屬矽化物薄膜13C之 結構而構成且可增加整個截面區域和降低電阻因此其可進 一步加速訊號傳送率。附帶的，閘電極13之上耐火金屬 矽化物薄膜1 3C可由不只是WS i X而製得，亦可由 M〇Six， TiSix和TaSix而製得。 經濟部中央榀準局貝工消费合作杜印製

閘電極1 3之閘寬度方向乃較小於趨動Μ I S F E T Q d之閘電極7之閘寬度大小，如圖8 Α所示。待別的 ，轉移MI SFET 可以製成具有較趨動MI SF E T Q d較小之趨動能力因此而獲得一 /5比例因此記億 格M C可穩定的閂鎖儲存在資訊閂鎖點區域之資訊。 每個源極區域和汲極區域乃形成，如圖6所示，一重 的滲雜η*型半導髏區域18和一輕滲雜η型半導體區域 81. 2. 20,000 t紙張尺度边用中a Η家«準(CNS) Τ4規格(210父297公龙） 56 -

Λ 6 Η G Ι9877ί 五、發明説明（53 (請先閲請背而之注意事項孙填寫本 1 7其乃形成在前者區域1 8和通道形成區域間。以兩種 不同雜質濃度，η型半導體區域17乃形成在閘電極13 之邊部份在閘長度方向與閘電極13自動對齊。η型半導 體區域17乃由例如ρ之η型雜質所製成其具有一雜質濃 度梯度的溫和成長在Ρ η接面以通變形成區域。型半 導體區域18乃與在閘電極13之邊部份在閘長度方向之 一邊牆間隔16自動對齊。型半導體區域18乃由例 如As之η型雜質所製成其可降低與Ρ_型井區域2之深 度（亦即，接面深度：xj)。簡而言之，每値轉移 MI SFET Qu和Q£2乃製成具有LDD結構。毎個 採用LDD結構之轉移MI SFET Qu和Qi2可降低 在汲極區域附近之電場強度因此其可降低産生之熱載體之 量因此以降低臨界電壓之老化波動。 邊牆間隔1 6乃相關於閘電極1 3之邊牆自動對齊。 邊牆間隔16乃由例如一矽氣化物薄膜之一絶緣薄膜所製 成。 經濟部屮央標準而EX工消ίϊ·合作社印3i 在閘電極1 3之上，形成有一絶緣薄膜1 5。绝緣薄 膜15乃由例如一矽氣化物薄膜所製得，主要用以電性的 絶緣下閘電極1 3和一上導電層（2 3 )。絶緣薄膜1 5 乃較形成在閘電極7之上之絶緣薄膜厚。 如圖8A所示，一轉移MI SFET 之源極區 域或汲極區域乃與趨動MI SFET 之汲極區域一

體成型。轉移MISFET Qh和趨動MISFET 具有它們個別閘長度方向（或閘寬度方向）相交叉因 S1. 2. 20,000 本紙张尺度逍用中國Η家標準（CNS)T4規格（210X297公¢) -57 - 198771 五、發明説明（ 此趨動MISFET Qu之活性區域乃形成在X方向（ 亦卽與閘長度方向對齊之方向）穿越整合部份，且趨動 MI SFET Qu之活性區域乃形成在Y方向（亦即與 閘長度方向對齊之方向）。簡而言之，轉移MI SFET Qu和趨動Μ I S F E T 之個別活性區域乃形成

具有大致為L型頂梘圖。相似的，一轉移MI SFET Qt2之源極區域或汲極區域乃與趨動Μ I S F E T Q d2 之汲極區域一體成型。簡言之，轉移MI SFET Q ί2 和趨動MI SFET 之値別活性區域乃形成大致L 型頂視圖。元件隔離絶綠薄膜4 (和p型通道停止區域5 )乃形成在積體轉移MI SFET Qt和趨動 MI SFET Qd之外週圍，亦即環繞前述L型活性區 域且安置以定義此區域。 轉移MISFET Qu和Qh之個別平面形狀乃， 在記億格M C中，相關於中間點C P形成中間對稱如同趨 動Μ I S F E T Q d /和Q d 2之間之關傜。持別的，如圖 8A所示，記億格MC乃構成使轉移MI SFET Q 和與前者一體成型之趨動MISFET 以及轉移 MI SFET 和與前者一體成型之趨動 MISFET Qu乃形成中間對稱相關於中間點CP。 記億格MC具有其趨動Μ I S F E T 和Qd2安排於 轉移Μ I S F E T Q 12和Q 12之間且互相相對。換言之 ,記憶格M C之轉移Μ I S F E T Q ί /和趨動 MISFET Qdi,和轉移 MISFET 和趨動 本紙尺度逍用中β Η家楳準（CHS) T4規格（210X29·/公釐） (請先閲請背而之注意事項#填窍本- "- 筠· 經濟部屮央櫺準ΛΚΧ工消伢合作社印3i 81. 2. 20,000 -58 - 198771 五、發明説明（5孑 Μ I S F E T Qd2乃只由元件隔離絶緣薄膜4和ρ型通 道停止區域5所隔離，其乃安排於趨動MISFET Q ^和之間，因此間隔尺寸只由元件隔離绝緣薄膜 4之寬度大小而決定。 在記憶格陣列MAY或副記億格陣列SMAY中，如 圖7和8A所示，記億格MC之轉移MI SFET Q ti 和具有它們的個別平面形狀與另一記億格M C之轉移 MI SFET 和Qt2之値別平面形狀形成線性的對 稱相關於鄰接在Y方向與那些轉移MI SFET 之 閘長度方向對齊之另一記億格之X1—X2軸和X3— X4軸。類似的，記億格MC之轉移Μ I SFET Q ti 和Q 12具有其個別平面形狀與另一記憶格之轉移 Μ I S F E T 和Clt22値別平面形狀形成線性的對

稱相關於鄰接在X方向與那些轉移MI SFET Qt之 閘寬度方向對齊之另一記億格MC之X 1 — X3軸和X2 一 X4軸。簡言之，記億格MC之轉移Μ I SFET 經濟部中央標準局ex工消费合作杜印製 乃形成線性對稱對毎個個別在X和Y方向上之陣列記 憶格M C而言。 以陣列在Υ方向之記億格MC之一轉移Μ I S F Ε Τ ，鄰接記億格MC之轉移MI SFET 具有 它們另一面對之源極區域或汲極區域互相一體成型（如圖 9C所示）。換言之，一個鄰接記億格MC之轉移 Μ I SFET Qt之另一源極區域或汲極區域構成另一 記憶格M C之轉移Μ I S F E T Q £之另一汲極區域或 81. 2. 20,000 (請先閲請背而之注意事項#填寫本 本紙張尺度边用中ΒΒ家«华(CNS)T4規格（210><297公;《:) -59 - Λ β II 6 198771 五、發明説明（58) (請先閱請背而之注意事項洱塀寫木一丨) 源極區域因此由轉移MI SFET Q£之另一源極區域 或汲極區域所佔領之區域可以降低。再者，無元件隔離絶 緣薄膜4安插在一記億格MC之轉移MISFET Qt 之另一汲極區域或源極區域或汲極區域間因此由記億格陣 列M C所佔領之區域可以降低至相當於元件隔離絶緣薄膜 4之範圍。

記億格M C之轉移Μ I S F E T Q t;和Q 12之個別 閘電極13乃與文字線（WL) 13連接在X方向與它們 的閘寬度方向對齊，如圖7和8A所示。文字線13乃與 閘電極1 3 —體成型且形成一共同導電層。在記億格M C 中，第一文字線（WL1) 13乃與轉移MI SFET

Qu之閘電極相連接且實質線的延伸於X方向在元件隔離 絶緣薄膜4之上。第二文字線（WL2) 13乃與轉移 經濟部中央標準而CX工消"合作社印^ MI SFET Qt2之閘電極1 3相連接且實質的線性延 伸於X方向。簡言之，一記億格MC安排以兩文字線，亦 即第一文字線13和第二文字線13其乃互相間隔且平行 延伸於相同X方向。在記億格陣列MAY中，第一文字線 13和第二文字線13之平面形狀乃形成線性的對稱在X 方向相關於前述一 X3軸和X2 — X4軸。再者，第 一文字線13和第二文字線13之平面形狀乃形成線性的 對稱在Y方向相關於X 1 — X2軸和X3 — X4軸。 第一文字線（WL1)乃交叉凸出於元件隔離绝緣薄 膜4之部份在與記億格MC之趨動Μ I SFET GU /之 閘電極7之閘寬度方向對齊之方向，如圔6和8A所示。 本紙张尺度边用中國《家標準（CNS)T4規格（210X297公龙） S1. 2. 20,000 -60 -

Λ () Η G 198771 五、發明説明（S9) (請先閲誚背而之注意事項#塡窍本 相類似的，第二文字線（WL2)交叉凸出於元件隔離絶 緣薄膜4之部份在與趨動MI SFET 閘電極7 之閘寬度方向對齊之方向。 再者，參考電壓線（亦即，電源線Vss)乃安排在第 一文字_ (WL1) 13和第二文字線（WL2)之間在 在記億格MC中。參考電壓線乃安排在每個記億格MC中 因此其作用為一共同電源源在記憶格MC之趨動 MI SFET GU;和之間。參考電壓線1 3形成與 文字線13相同之導電層且實質線性的延伸於X方向在元 件隔離絶緣薄膜4之上卻與文字線1 3有一間隔。在記億 格陣列MAY或閘長方向SMAY中，參考電壓線13之 平面形狀乃製成線性的對稱在X方向相關於X 1 — X3軸 和X2—X4軸。再者，參考電壓線13之平面形狀乃製 成線性的對稱在Y方向相關於X1—X2軸和X3-X4 軸。 經濟部屮央榀準：5员工消费合作社印^ 參考電壓線13交叉凸出在與記億格MC之趨動 Μ I S F E T Q d /和Q d 2之値別閘電極7之閘寬度方向 對齊之方向之部份在元件隔離絶緣薄膜4之上界於趨動 Μ I SFET Qdi和之間，如圖6和8A所示。 參考電壓線1 3乃與趨動· MI SFET Qu和 之値別源極區域（亦即n +型半導體基底1 1)連接，如 圖6和7和圖8A所示。參考電壓線13乃經由連接孔 14而連接，該連接孔14乃形成在絶緣薄膜12中形成 在相同於形成轉移MI SFET 之閘絶緣薄膜1 2 本紙»尺度边用中《國家«準(CNS) T4規格（210X29/公徒） 81. 20,000 -61 - 198771___ίι〇_

五、發明説明（6Q 之步驟在趨動MI SFET Qd之源極區域，如特別顯 示在圖8A中。參考電壓線13乃構成具有三層叠合結構 ，如前所述，且連接孔14亦形成在參考電壓線13之下 多晶矽化物薄膜13A中在此多晶矽化物薄膜13A已經 形成後。換言之，參考電壓線13直接連接中間多晶矽化 物薄膜13與源極區域經由連接孔14,其乃形成在下多 晶矽化物薄膜1 3 A和下絶緣薄膜1 2中，和上耐火金屬 矽化物薄膜1 3 C與源極區域經由中間多晶矽化物薄膜 1 3 B 〇 參考電壓線1 3與趨動MI SFET CU之源極區 域之連接結構將於下描述依照形成其之步驟之順序當製造 過程被描述時。在下多晶矽化物薄膜13A形成後，連接 孔1 4乃形成在下多晶矽化物薄膜1 3 A和绝線薄膜1 2 中因此轉移MI SFET 之閘絶緣薄膜之表面可以 下多晶矽化物薄膜1 3 A而保護當照像石販術和蝕刻技術 被應用時。換言之，轉移MI SFET 之閘絶緣薄 膜12之降低可被避免以改善閘絶緣薄膜12之臨界電壓 經濟部屮央標準局A工消费合作社印製 (請先閱請背而之注意事唄寫本-' Ο 再者，參考電壓線13與趨動MI SFET Qd之 源極區域之連接結構廢除了界於源極區域和上耐火金屬矽 化物薄膜1 3 C間之直接連接且插入中間多晶矽化物薄膜 1 3 B於其間因此其可降低界於源極區域和參考電壓線 1 3間之接觸電阻。參考電壓線1 3之中間多晶矽化物薄 膜1 3 B可滲雜以更多之降低電阻之雜質較之下多晶矽化 本紙張尺度遑用中明《家«準(CNS)T4規格（210X297公*) 81. 2. 20, -62 -

A fi II G 198771 五、發明説明（6；|) (請先閲讀背而之注念事項#塡寫木-〆 物薄膜1 3A以降低接觸電阻之觀點。相反的，參考電壓 線1 3之下多晶矽化物薄膜1 3 A乃較中間多晶矽化物薄 膜1 3 B滲雜較少降低電阻之雜質以一改善轉移 MI SFET 之閘絶緣薄膜之臨界電壓之觀點。 安排在記憶格MC之容量元件C主要由連缠的昼合第 一電極7，一介電薄膜2 1和一第二電極23而構成，如 圖6和7和圖8所示。簡言之，容量元件C乃構成具有叠 合結構。記億格MC主要安裝有兩容量元件C,其乃平行 的連接於記億格M C之資訊閂鎖點區域之間。 電容元件C之第一電極7乃形成趨動Μ I S F Ε Τ 之閘電極之一部份（亦即形成在形成第一層閘材料之 步驟之多晶矽化物薄膜）。換言之，記億格MC之一趨動 MI SFET GU:之閘電極7構成兩値電容元件C之一 之第一電極7。另一趨動MI SFET Qd2之閘電極7 構成另一電容元件C之第一電極7。 介電薄膜2 1乃形成在前述第一電極（亦即閘電極） 經濟部中央樣準而CX工消#合作社印製 7之上。介電薄膜21乃形成在不同於第一電極7之區域 。在第一電極7上，由第一文字線（WL1) 13和參考 電壓線13所定義之區域和由第二文字線（WL 2)和參 考電壓線13所定義之區域乃使用當成電容元件c之一實 質介電薄膜2 1。介電薄膜2 1乃由例如一矽氣化物薄膜 所製成。 第二電極2 3乃形成在前述第一電極7之上經由介電 薄膜2 1。電容元件C之第二電極23乃規範，如同前述 ^紙張尺度边用中β Η家«毕(CNS)TM規格（210X297公;Ϊ) ' ~ S1 〇 7〇 _ -63 — ' 4 一 C Γ 1 五、發明説明（6¾ 之介電薄膜2 1,藉由以文字線（WL) 13和參考電壓 線13所値別界定之區域。第二電極23,在形成第三層 閘材料之步驟中，以例如單層多晶矽化物薄膜製成。多晶 矽薄膜乃滲雜以一如P (或As)之η型雜質用以降低電 阻。 換言之，電容元件C乃由使用趨動MISFET Qu之閘電極7當成第一電極7且安排在趨動 MISFET Qd之區域中電容元件C和使用趨動 Μ I S F E T Qu之閘電極7當成笫一電極7且安排在 趨動MISFET Qu之區域之電容元件C所構成。電 容元件C之第二電極2 3亦構成如同負載Μ I S F E T 之閘電極23,如將解釋於後。再者，電容元件C之 第二電極23亦構成如同導電層23 (亦即連接導電層之 經濟部屮央標準而13：工消#合作社印製 中間導電層）用以連接負載MI SFET QP之汲極區 域（亦即事實上為η型通道形成區域2 6N)和轉移 MISFET CU之一半導體區域，趨動MI SFET GU之汲極區域，和趨動MI SFET CU之閘電極 7 〇 安排在趨動MI SFET 之區域中之一電容元 件C之第二電極23乃與趨動MISFET G^/之汲極 區域（1 1),轉移MI SFET Qu之一半導體區域 (1 8 ),和趨動Μ I S F E T Q d 2之閘電極7相連接 。這些連接之完成乃經由導電層23,其乃從電容元件C 之第二電極23抽出在與趨動MI SFET 之閘長 81. 2. 20,000 (請先閲讀背而之注意事項#瑱寫本；' 本紙51尺度边用中a國家«毕（CNS> T 4規格（210x297公*) -64 -

Jt i/ Γcc

e G AH 五、發明説明（63) (請先閲讀背而之注意事項再蜞寫木/ 度方向對齊之X方向上且其乃一體成型的製成如同第二電 極23之相同層。導電層23乃與汲極區域（1 1),— 半導體區域（1 8 )和閘電極7連接經由連接孔2 2其乃 藉由移去绝緣薄膜2 1 (亦即相同於介電薄膜2 1)和絶 緣薄膜12而形成。類似的，安排在趨動MISFET Qu之另一電容元件C之第二電極2 3乃與趨動 Μ I SFET GU2之汲極區域（1 1 )，轉移 MISFET (^£2之一半導體區域（18),和趨動 MI SFET CUi之閘電極7相連接。這些連接乃完成 經由導電層2 3其乃從電容元件C之第二電極2 3中抽出 在與趨動Μ I S F E T Qd2之閘長度方向對齊之方向。 導電層23經由連接孔22與前述汲極區域（1 1)，一 半導體區域（1 8 )和閘電極7連接。 經濟部中央梂準ΛΚΧ工消1V合作社印3i 在記億格陣列MAY或副記億格陣列SMAY中，陣 列在X方向之記億格MC之電容元件C具有其第二電極（ 和導電層23)形成以具有一平面形狀線性的對稱相關於 父1一乂3軸和父2—父4軸，如圖7和88所示。另一 方面，陣列在Y方向之記億格MC之電容元件C具有其第 二電極2 3形成f其平面形狀而非線性的對稱不同於前述 趨動MISFET 和轉移MISFET 之線 性對稱陣列。換言之，相關於陣列在X方向之多數記億格 MC之電容元件C之第二電極23之陣列，陣列在X方向 在鄰近Y方向之層上之多數記億格MC之電容元件C乃形 成以具有第二電極在其平面形狀線性對稱在X方向，如同 81. 2. 20,000 表紙張尺度逍用中a B家《準（CNS)«P4規格(210父297公龙） -65 - •7 Γ Q C- 6 G ΛΗ 五、發明説明（64) (請先閲讀背而之注意事項再填寫本- 在前面層级之第二電極23,且第二電極23之平面形狀 乃補償在X方向至記億格MC之一範圍（亦即一記億格齒 距）從前面層级之記億格MC之陣列中。在記億格陣列 MAY中，前述記億格MC之電容元件C之第二電極23 (和導電層23)之陣列乃由供應電壓線（Vcc: 26P )和主要形成在第二電極2 3之上之負載Μ I S F E T QP之平面形狀之非線性對稱所決定在非線性對稱中，如 將於後描述。 記億格MC之兩負載MISFET QP2和Q P2乃個 別的形成在趨動MI SFET CU之區域上，如圔6和 7和圖8B所示。負載MI SFET 乃形成在趨動 MISFET Qw之區域之上，且負載MI SFET Qp2乃形成在趨動MI SFET /之區域之上。負載 MISFET 和個別的安排以使它們的閘長

度方向實質的在一直角上相關於與趨動Μ I S F E T 和之値別閘長度方向相對齊之方向。每個這些負 載MI SFET 和Qp2主要成有一 η型通道形成區 經濟部屮央標準局ΕΧ工消费合作社印製 域2 6 Ν , —閘絶緣薄膜2 4 ,閘電極2 3 , —源極區域 26Ρ和一汲極區域26Ρ。 閘電極23形成有前述電容元件C之第二電極23 ( 亦卽形成在形成第三層閘材料之步驟上之多晶矽化物薄膜 )。換言之，安排在趨動MI SFET /之區域之一 電容元件C之第二電極23構成負載MI SFET Q 之閘電極23。安排在趨動MI SFET 區域之 81. 2. 20,000 本紙張尺度逍用中β國家《準（CNS) Ή規格（210X297公仗） -66 _ Λ 6 η 6 19R771 五、發明説明（65) (請先閲讀背而之注意事項#填寫本- 另一電容元件C之第二電極構成負載MISFET a P1 之閘電極2 3。 閘絶緣薄膜24乃形成在閘電極23之上。閘絶緣薄 膜24乃由例如矽氧化物薄膜所製得。 η通道型形成在區域2 6N乃形成在閛電極2 3之上 經由閘絶線薄膜24。η通道型形成在區域2 6Ν乃安排 具有其閘長方向大致±對齊與趨動MI SFET 之 閘寬度方向對齊之方向。η通道型形成在區域2 6N乃形 成在形成第4層閘材料之步驟上且由例如多晶矽化物薄膜 所製成。此多晶矽化物薄膜乃滲雜以η型雜質（例如ρ) 用以設定負載Μ I SFET 之臨界電壓至一加強型

經濟部屮央桴準局κι：工消1V合作杜印5J 。負載MI SFET CU可充份的饋以供應電壓V。。至 資訊閂鎖點區域，當其是可操作的（或開啓），以穩定的 閂鎖資訊。當不可操作時（或關閉），負載MI SFET 可實質的暫佔對資訊閂鎖點區域之供應電壓V。。之 饋入而不會降下因此它們可降低等待電流流動和因此之電 流消耗。相關於此，負載MI SFET QP乃不同於負 載高電阻元件（因為那些負載高電阻元件使终允許一徹弱 電流流經於此）。 源極區域26P乃形成有一 ρ型導電層（26P)其 乃由相同於與η通道型形成在區域之一端（亦即在源極區 域邊）之導電層而製成。換言之，源極區域26Ρ (亦即 Ρ型導電層）乃由多晶矽化物薄膜所製成，其乃形成在形 成第四層閘材料之步驟上，且此多晶矽化物薄膜乃滲雜以 81. 2. 20,000 本紙張尺度逍用中a Η家標毕（CNS)T4規格（210x297公；it) -67 - 198771 五、發明説明（66) 一 P型雜質（例如BF2 )。源極區域26P乃形成在一 由單點鐽線所包圍之區域中，如圖8B之26P所示（而 其部份乃形成如同供應電壓線26P)。汲極區域26P 乃與η通道型形成在區域2 6N之另一端（亦即極端）一 髏成型由相同導電層之Ρ型導電層（26Ρ)所製成如同 源極區域2 6 Ρ。汲極區域2 6 Ρ乃形成在由單點鐽線所 包圍之區域内，如指示在26Ρ。簡言之，在後面將敘述 之製造過程中，由單點鐽線所包圍之區域26Ρ乃滲雜以 一 Ρ型雜質用以形成源極區域和汲極區域2 6 Ρ，且剩餘 區域乃形成如同η通道型形成在區域2 6Ν。 負載MI SFET QPi之汲極區域之26Ρ乃與轉

移MISFET Qu之一半導體區域，趨動 MI SFET 之汲極區域，和趨動MI SFET 0<^之閘電極7相連接。類似的，負載Μ I S F E T ’ 之汲極區域26Ρ與轉移MI SFET Qt2之一半 導體區域，趨動MI SFET GU2之汲極區域，和趨動_ MISFET 之閘電極7相連接。這些連接乃經由 經濟部中央標準劝β工消"合作社印^ (請先閲請背而之注意事項#蜞寫本一丨^ 導電層2 3而完成。 再者，負載yi SFET GU之汲極區域26P乃 與閘電極23隔離經由n通道型形成在區域2 6N。換言 之，負載MI SFET CU乃與閘電極23和没有重叠 之汲極區域26P相隔離。簡而之，負載MISFET QP之汲極區域2 6 P乃構成具有一補償結構。負載 MI SFET QP之補償結構可改善界於η通道型區域 本紙5良尺度边用中SH家楳準（CNS)甲4規怙（21(1x297公；¢) S1. 2. 20,000 -68 -

Λ β II G - 五、發明説明（67) (諳先間讀背而之注意事項#填寫木- 2 6 N和汲極區域2 6 P間之臨界電壓。持別而言，補償 結構乃可改善界於汲極區域2 6 P和η型通道區域2 6N 間之Ρ η接面臨界電壓藉由從η型通道形成區域2 6Ν隔 離汲極區域26Ρ,而從η型通道形成區域26Ν中電荷 可藉由閘電極23而導入。在本實施例之情況下，負載 MI SFET GU乃形成以具有一約0. 6/im或更多 之補償尺寸（或隔離尺寸）。 傳導層23乃構成，如前所述，以抽拉電容元件C之 第二電極2 3 (亦即形成在形成第三層閑材料之步驟之多 晶矽化物薄膜）。傳導層23乃由相同於負載 MI SFET GU之閘電極23之相同導電層所形成。 導電層23乃與上負載MI SFET QP 型汲極區 綿. 域2 6 P連接經由連接孔2 5其乃形成在中間層絶緣薄膜 24中。再者，如於此及前面所述，導電層2 3乃與轉移 MI SFET 之一半導體區域，汲極區域和趨動 經濟部屮央#準而β工消赀合作社印製 MI SFET CU之閘電極7相連接經由連接孔22。 因此所構成之導電層23可隔離負載MI SFET Q ρ 之汲極區域26Ρ之另一端，轉移MI SFET GU之 一半導體區域（18)和趨動MI SFET 之汲極 區域（1 1)至一範圍相當於導電層23之薄膜厚度和界 於導電層2 3之上連接孔2 5和下連接孔2 2間之尺寸。 導電層3乃由滲雜有η型雜質之多晶矽化物薄膜所形 成因此其可增加形成前述Ρ型汲極區域2 6 Ρ之ρ型雜質 之一半導體區域和汲極區域（1 1)之擴散距離。換言之 S1. 2. 20,000 本紙張尺度边用中國S家樣準（CNS)T4規怙（210X297公龙） -69 -

Λ Γ) It G 198771 五、發明説明（69 ,導電層23可降低負載MI SFET GU之汲極區域 26P之p型雜質之擴散至轉移MI SFET 和趨 動MI SFET 之個別通道形成區域因此以避免轉 移MISFET 和趨動MISFET GU之個別 臨界電壓之波動。述導電層23乃由負載Μ I SFET Qp之閘電極2 3,電容元件C或相同於如同從前者抽出 之導電層2 3 (在相同的形成步驟）之第二電極2 3所製 成因此其可結構性的降低導電層之數目或製造過程之步驟 之數目。 如圖6和7和圖8B所示，供應電壓線（Vcc) 26P乃與負載MI SFET CU之源極區域連接（亦 即P型導電層26P)。供應電壓線26P與p型導電層 26P或源極區域一體成型且由相同的導電層形成。換言 之，供應電颳線26P乃由形成在形成第四層閘材料之步 驟中之多晶矽化物薄膜所製成，且此多晶矽化物薄膜乃滲 雜以一 P型雜質（例如B F 2 )用以降低電阻。 供應電壓線（Vcc) 26P乃安排在記億格MC中。 此兩供應電壓線26P乃延伸，在記億格陣列MAY和副 記億格陣列S Μ _A Y中，而互相間隔且大致平行在相同之 X方向。安排在記憶格MC之一供應電壓線2 6 P乃與負 載MI SFET 之源極區域一體成型的製成且延伸 在第一文字線（WL1) 13之上並在與文字線13之延 伸方向之對齊之方向上。另一供應電®線2 6 P乃與負載 MI SFET 之源極區域一體成型的製成且延伸在 本紙Λ尺度边用中《«家«準(CNS) T4規怙（210X297公龙） (請先閲讀背而之注意事項#塡窍本- 琪· 經濟部屮央梂準而β工消费合作社印製 81. 2. 20,000 -70 -

Λ Γ) 15 G 987·η 五、發明説明（69) 第二文字線（WL2) 13之上並在與文字線13中之延 (請先間讀背而之注意事項#填寫本 伸方向對齊之方向上。 在記億格MC中，如圖7和8Β所示，一供應電壓線 2 6 Ρ乃延伸在X方向並在Υ方向旁通於界於轉移 MI SFET 另一半導體區域（1 8)和互補資料 線DL之第一資料線（DL1 : 33)間之連接部份（亦 即，後面將敘述之中間導電層）。換言之，一供應電壓線 並未通過記億格MC之負載MI SFET 和連接部 份之間而卻通過且旁通於連接部份和緊接在Y方向之另一 記憶格MC之負載MI SFET Qp:之間（亦即安排在 中間或上部份如圖8 B所示）。另一方面，一供應電壓線 2 6 P亦使用如同緊接在Y方向之另一記億格MC之一供 绵- 應電壓線26P (亦即安排在中間和上部份如圖8B所示 )。類似的，另一供應電壓線26P乃延伸在X方向並在 Y方向旁通於界於轉移Μ I S F E T 之另一半導體 區域（18)和互補資料線DL之第二資料線（DL2 : 3 3 )間之連接部份（亦即，後面將敘述之中間導電層 經濟部屮央榀準而只工消伢合作社印製 2 9)。另一供應電壓線2 6 P旁通於記億格MC之負載 Μ I S F E T Qp2之連接部份但卻未通過連接部份和緊 鄰在Y方向之另一記億格MC之負載MI SFET Q p2 間（安排在中間和下部份如圖8 B所示）。相類似的，另 —供應電壓線2 6 P亦使用如同緊鄰在Y方向之另一記億 格MC之另一供應電壓線26P (安排在中間和下部份如 圖8 B所示）。簡言之，一記億格MC乃安排以兩供應電 本紙張尺度遑用中《國家標iMCNS)T4規怙（210x297公龙） 81. 2. 20,000 -71 - ,

Λ 6 It G 1987^1 五、發明説明（70)

(請先閲讀背而之注意事項再填寫本tL 壓線26 P,其乃個別的使用如同緊鄰在Y方向在上和下 部份之另一記億格MC之値別供應電壓線26P,因此一 記億格MC乃實質的安排以一供應電壓線2 6 P。 安排在記億格MC之兩供應電壓線26P乃形成，在 記億格陣列M A Y和副記億格陣列S M A Y中，以使它們 的平面形狀線性的對稱在X方向相闊於X 1 — X 3軸和 X2—X4軸如圖8B所示。再者，安排在記億格MC中 之兩供應電壓線2 6 P乃形成以具有它們的平面形狀為非 線性對稱在Y方向不同於前述趨動MI SFET 和

轉移MI SFET 之線性對稱而相同於電容元件C 經濟部屮央揼準为员工消费合作社印^

之第二電極2 3。換言之，相關於陣列在X方向延伸在多 數記億格MC之供應電壓線之平面形狀，陣列在X方向在 緊鄰Y方向之層级上延伸在記憶格MC之供應電壓線 2 6 P乃形成線性對稱在X方向如同延伸在記億格MC之 供應電壓線2 6 P在前面層级且補償在列方向至一相當一 記億格MC之範圍（亦即一記億格齒距）從延伸在記億格 之供應電壓線26P在前面層级上。在記億格陣列MAY 或副記億格陣列SMAY中，供應電壓線26P之連接部 份（亦即中間導電層）之旁通界於轉移Μ I S F E T 之另一半導體區域和互補資料線DL間乃完整的完成 在上邊在相同Y方向上。

以安排在前述記億格MC之電容元件C,如圖8B所 示，安排在趨動MI SFET GUi之上之電容元件C之 第二電極23 (和導電層23)旁通一供應電壓線26P S1. 2. 20,000 衣紙張尺度边用中《明家標準(CHS)TM規格(210X297公龙） -72 - 五、發明説明（71) 在連接部份（亦即中間導電層2 9)至另一記億格MC之 上因此以降低界於連接部份和負載Μ I S F E T Qw間 之間隔尺寸因此記億格MC之平面形狀乃降低至一相當於 降低尺寸之範圍。再者，安排在記億格MC之趨動 MISFET Qu之上之第二電極2 3 (和導電層2 3 )使另一供應電壓線2 6 P在連接部份（亦即中間導電層 29)旁通入記億格MC因此另一供應電壓線26P乃通 過連接部份和負載MI SFET GU2之間。結果，記億 格MC之平面形狀乃增加至一相當於另一供應電壓線 26P之通道之範圍。換言之，供應電壓線26P必然會 延伸在記億格MC之上（或使用由記億格MC所佔領之區 域）以改善整合程度之觀點。因此，在供應電壓線26P 提及安排在趨動MISFET 之上在邊上之電容元 件C之第二電極（和導電層2 3)之平面形狀用於供應電 壓線26P以旁通記億格MC之情形中，安排在趨動 MISFET /上之電容元件C之第二電極（和導電 層23) 23之平面形狀乃降低由於供應電壓線26P並 經濟部中央標準而β工消费合作社印级 未旁通記億格MC。結果，在記億格MC之電容元件之第 二電極（和導電層2 3)安排成線性的對稱在X方向·（亦 即XI—X2軸或X3—X4軸）之情形下，安排在趨動 MISFET 上之第二電極23之平面形狀決定 了所有第二電極之平面形狀（在趨動MI SFET Q di 之上）因此由記億格M C所佔領之區域乃增加。但是，如 前所述，供應電壓線26Ρ乃安排成非線性對稱在Υ方向 81. 2. 20,000 (請先閲請背而之注意事項洱蜞寫本 本紙Λ尺度边用中曲國家«準(CNS)甲4規格（2】0Χ297公:》) _ 73 1 經濟部屮央桴準而EX工消赀合作社印製 J Ϊ 66 ΛΒ 五、發明説明（73 ，且在趨動MISFET Qu之上之第二電極23之平 面形狀乃降低因此由記億格M C所佔領之區域可降低至相 當於此降低之範圍。 記億格MC之轉移MI SFET 之另一半導體 區域（18)乃與互補資料線（DL) 33’連接，如圖6 和7所示。記億格MC之一轉移MI SFET Qu乃與 互補資料線33之第一資料線（DL1)連接。另一轉移 MI SFET 與互補資料線33之第二資料線（ DL2)連接。界於轉移MISFET 之另一半導 體區域和互補資料線3 3間之個別連接乃完成經由中間導 電層2 3和2 9其乃從下至上層循序的叠合。 中間導電層乃形成在中間絶緣薄膜21之上，如圖6 和7和8 B所示。此中間導電層2 3乃部份的連接在由邊 牆間隔1 6所定義之區域以轉移MI SFET 之另 一半導體區域（1 8 )經由形成在中間絶緣薄膜2 1之連 接孔2 2。連接孔2 2乃形成以具有比那些由邊牆間隔 1 6所定義之區域之開口尺寸較大之開口尺寸（在閘電極 1 2之邊上）。遴牆1 6乃形成，如前所述，與轉移 MISFET 之閘牆ί2之邊牆相對齊。簡言之，中 間導電層23具有其部份與轉移MI SFET CU之另 一半導體區域連接，在由邊牆間隔16所決定之位置且與 其自動對齊）。中間導電層2 3之另一部份乃在中間絶線 薄膜2 1上抽出至少相當於中間導電層2 3和中上導電層 29之製造過程之罩分配尺寸之範圍。即使製造過程之罩 (請先閲請背而之注意事項#蜞寫本 本紙張尺度遑用中《國家標毕(CNS) T4規怙(210x297公;«：) 81. 2. 20,000 -74 五、發明説明（73 位移發生在轉移MISFET Q,之另一半導體區域和 中間導電層23之倩形下，層23吸收罩位移因此其可明 顯的連接且與轉移MISFET 之另一半導體區域 相對齊。 中間導電層23乃由如同負載MI SFET Qp之閘 電極23,電容元件C之第二電極23和導電層23相同 之導電層所製成。簡言之，中間導電層2 3乃由多晶矽化 物薄膜所製成其形成在形成第三層閘材料之步驟上，且此 多晶矽化物薄膜乃滲雜以一 η型雜質用以降低電阻。 中間導電層2 9乃形成在一中間絶緣薄膜2 7之上， 如圖6和7所示。中間導電層29具有其一端與中間導電 層2 3連接經由形成在中間層絶緣薄膜2 7中之連接孔 28。中間導電層23乃與轉移MI SFET 之另 一半導體區域連接，如前所述。中間導電層29之另一端 乃從X方向抽出且與互補資料線3 3連接經由形成在中間 層絶緣薄膜3◦之連接孔31。

經濟部屮央櫺準Λ;β工消费合作社印M 具有其一端與轉移MI SFET CUi之另一半導體 區域連接之中間導電層2 9乃抽出在X方向以在互補資料 線33之第一資$線（DL1) 33之下而該第一資料線 (DL1) 33延伸在Y方向在另一 MISFET Q t2 之另一半導體區域之上，並在其抽出區域與第一資料線 33連接。類似的，具有其一端與轉移MI SFET Qi2之另一半導體區域連接之中間導電層2 9乃抽出在X 方向以在互補資料線33之第二資料線（DL2) 33之 81. 2. 20,000 (請先閲讀背而之注愈事項#填寫本、' 本紙張尺度边用中*國家«準（CNS) T4規怙（210x297公；¢) -75 - Λ 6 Π 6 198771 五、發明説明（7今 下而該第二資料線（DL2) 33延伸在Υ方向在另一 MISFET Qu之另一半導體區域之上，並在其抽出 區域與第一資料線3 3連接。簡言之，中間導電層2 9構 成一交叉連接線結構以連接記億格MC之轉移 MISFET 和Qu和延伸於相反位置在X方向上 之第一資料線3 3和第二資料線3 3。 中間導電層2 9乃由例如一W薄膜之耐火金屬薄膜所 製成其乃形成在形成第一層金屬材料之步驟上在製造過程 中，雖然此形成過程將於後描述。W薄膜具有較低於那些 多晶矽化物薄膜和耐火金屬矽化物薄膜較低之特殊電阻。 在中間導電層2 9之下層之中間層絶緣薄膜2 7乃由 一組合薄膜所形成其乃由循序的叠合矽氣化物薄膜2 7A 和 B P S G (亦即Boron-doped Phospho-Silicate Gias-S)薄膜27B而得，如圖6所示。中間層絶緣薄膜27之 上B P S G薄膜2 7 B乃受制於玻璃流動以具有一平坦表 面。 前述之中間層絶緣薄膜3 0乃構造成三層叠合結構其 乃藉由循序的叠合一沈積型矽氣化物薄膜30A,—應用 型矽氣化物薄膜3 0 B和一沈積型矽氣化物薄膜3 ◦ C而 得。下矽氣化物薄膜30A和上矽氣化物薄膜30C乃藉 由使用例如四乙氣硅烷（亦即TEOS:Tetra Ethoxy Silan-e)氣體當成其源極氣體之電漿CVD (亦即化學蒸氣沈積 )方法而沈積，如將於後敘述。下矽氣化物層薄膜30A 乃沈積以具有一均勻的薄膜厚度沿著下層步階形狀因此其 本紙51c尺度逍用中國B家標毕（CNS) f 4規格（210x297公;jt) 81. 2. 20,000 -76 - .......-- (請先閲讀背而之注意事項#堝窍本 I | 經濟部屮央橾準杓貝工消赀合作杜印31 Λ 6 It 6 1987^1 五、發明説明（73 較雖建立懸重在下層凹陷步階部份之上。簡言之，下矽氧 化物層30A可降低模穴基於前述之懸垂。中間矽氣化物 薄膜30B乃應用SOG (即Spin On Glass)方法且其整 個表面受蝕刻在烘乾處理之後。中間矽氣化物薄膜3 OB 乃集中的形成（或遣留）在下矽氣化物薄膜3 OA之表面 之步階部份以使中間層絶線薄膜3 0之表面平坦。中間矽 氧化物薄膜3 Ο B乃根本上的形成在下矽氣化物薄膜 30A之表面之步階部份，除了連接前述中間導電層29 和互補資料線3 3之連接孔3 1之區域。簡言之，互補資 料線（或鋁合金）3 3可免於腐蝕在含有濕氣之中間矽氧 化物薄膜30B中。上矽氧化物薄膜30C覆蓋中間的矽 氣化物薄膜3 Ο B之表面因此其可使矽氣化物薄膜3 Ο B 之品質免於降低。 互補資料線（DL) 3 3乃形成在中間層绝緣薄膜 30之上，如圖6所示。這些互補資料線33乃與中間導 電層2 9之抽出部份相連接經由連接孔3 1。互補資料線 3 3乃形成在形成第二層金屬材料之步階上在製造過程中 。互補資料線33乃構成具有三層疊合結構其乃藉由循序 的叠合下金屬薄膜33A,—中間鋁合金薄膜33B和一 上金屬薄膜33C而得。下金屬薄膜33A乃基本的形成 一遮斷金屬薄膜用以避免所諝的 > 合金剌針〃，亦即轉移 MI SFET 之另一半導體區域（18)和中間導 電層2 3和中間鋁合金薄膜33B之鋁之矽（S i)之互 相擴散。下金屬薄膜3 3A乃由例如T iW薄膜所形成。 .........< (請先閲請背而之注意事項孙填寫本气' 經濟部中央榀準而貝工消赀合作社印製 本紙51尺度边用中Η Η家標毕（CNS) T4規格（210x297公龙） 81. 2. 20,000 一 77 _

Λ 6 It G 1987^1 五、發明説明（7Θ (請先閲讀背而之注意事項再填窍本· 中間鋁合金薄膜33B具有較那些多晶矽化物薄膜，耐火 金羼薄膜和耐火金屬矽化物薄膜較低之特殊電阻。鋁合金 薄膜3 3 B乃由具有至少加入C u和S i之鋁所製得。

Cu基本上具有一功能以改善電遷移臨界電壓。Si基本 上具有一功能以避免合金剌針。上金屬薄膜33C乃基本 的構造以避免中間鋁合金薄膜33B之鋁山鎖現象。另一 方面，上金屬薄膜33C乃形成在藉由照像石印術用以圖 型化之暴露步階上以降低中間鋁合金薄膜3 3 B之表面反 射率和避免繞射（或里光）之觀點。 附帶的，互補資料線33可藉由開關鋁薄膜之鋁合金 薄膜3 3 B或藉由消除下金屬薄膜3 3A並以單層鋁合金 薄膜取代而加以修飾。 互補資料線3 3乃延伸在Y方向在記億格MC之上， 如圖7所示。互補資料線33之一第一資料線（DL1)

3 3乃延伸在Y方向在記億格MC之趨動Μ I S F E T

CU;,轉移 MI SFET Qi2 和負載 MI SFET 之上。另一第二資料線（DL2) 33乃延伸在Y方 經濟部屮央楛準局貝工消伐合作社印製 向在記億格MC之趨動MI SFET ，轉移 MISFET Qh和負載MISFET 之上。簡 言之，互補資料線3 3之第一資料線3 3和第二資料線 3 3乃互相間隔的延伸且大致平行在Y方向。 在記億格陣列M A Y和副記億格陣列S M A Y中，如 圖7所示，陣列在X方向之記億格MC之互補資料線3 3 <之平面形狀乃安排成線性對稱相關於X 1 — X3軸和X2 1 ____ 本紙張尺度边用中a國家標準（CNS) Ή規格（210x297公；¢) 81 ? ?0 000 -78 - ' 1 Atoll 五、發明説明（77) 請 閲 in 背 而 之 意 事 項 寫 本 -X4軸。陣列在γ方向之記億格MC之互補資料線之平 面形狀乃安排成線性的對稱相關於X1—X2軸和X3— X 4軸。 在記億格MC之上，如圖6和7所示，安排有主文字 線（MWL) 29和副文字線（SWL1) 29。主文字 線2 9和副文字線2 9乃由共同導電層（亦即在形成第一 層金屬材料之步階之耐火金屬薄膜）和如同前述中間導電 層29相同之導電層所製成。簡言之，主文字線29和副 文字線2 9乃値別的形成在界於文字線（WL) 13和互 補資料線3 3之間之層上。文字線2 9和副文字線2 9乃 安排在與記億格MC之轉移MISFET CU /相連接之 中間電層2 9和與轉移Μ I S F E T Q 12相連接之中間 導電層29之間。主文字線29和副文字線29乃互相隔 離延伸且大致在X方向平行在記億格陣列MAY之上。 經濟部屮央標準：工消伢合作杜印52. 如圖2B和3所示，主文字線29乃安排毎一個對於 陣列在Y方向之4個（4位元）記億格MC。一主文字線 29乃延伸在記億塊MB之4個記億柵網MM之整個1 6 値記億格陣列MAY上如圖2A所示，且使其具有一較大 接線寬度尺寸較_之副文字線2 9以降低電阻之觀點。 在安排在接近記億柵網MM之文字趨動電路WD R之 邊之記億格陣列M A Y中，如圖2 B和3所示，一副文字 線（SWL1) 29乃安排對於陣列在Y方向之一値記億 格M C。副文字線2 9乃最長的延伸於一記億格陣列 MAY之上且較短於主文字線29,並製成具有較主文字 81. 2. 20,000 冬紙Λ尺度遑用中《«家《毕（CNS)f 4規格（210x297公*) 一 79 _ 五、發明説明（7¾ 線2 9較小的接線閘寬度尺寸。如圖6和7所示，主文字 線2 9和副文字線2 9乃値別的構成因此與記億格相連接 之參考電壓線（Vss) 13乃由如同文字線（WL) 13 相同之導電層所製得，且具有參考電壓線13延伸之導電 層乃製成空的因此們可藉由使用此空區域（亦即可安排兩 接線之最大區域）而安排。簡言之，記億格MC可延伸不 只文字線（WL) 1 3和參考電壓線1 3且亦可延伸兩文 字線，亦即使用在X方向之區分文字線条統之主文字線 2 9和使用在雙文字線条統之副文字線2 9。 包含前述記億格MC之互補資料線3 3之基底乃以一 最後被動薄膜34 (即一最後保護膜）形成在其所有表面 (除了外部終端BP之區域，如圖6所示。最後被動膜 34乃構成具有一三層叠合結構其可藉由循序的叠合一矽 氧化物薄膜，一矽氮化物薄膜和一樹脂薄膜而成，雖然並 未特別顯示。 最後被動膜34之下矽氧化物薄膜乃進一步由三層叠 合結構所形成如同中間層絶緣薄膜3 0。 經濟部+央標準而CX工消伢合作社印製 特別而言，下矽氣化物薄膜乃使用四乙氣硅烷當成其 源極氣體CVD方法沈積而構成之矽氣化物薄膜，在應用 後蝕刻之矽氣化物薄膜和使用四乙氧硅烷當成其源極氣體 之CVD方法所沈積之矽氧化物薄膜所構成。換句話說， 下矽氮化物薄膜使上矽氮化物薄膜平坦且免於任何的凹洞 。中間矽氮化物薄膜乃由電漿P V D方法所形成。此中間 矽氧化物薄膜具有一功能以加強防潮性。上樹脂薄膜乃由 本紙张尺度逍用中明Η家標準（CNS)T4規格（210X297公;¢) 81. 2. 20,000 -80 -

Λ fi Μ G 198771 五、發明説明（79 ih 閱 in 背 而 之 注 意 事 項 塥 % 木 例如聚醯亞胺樹脂所製成。此樹脂可遮蔽包在在樹脂密封 型半導體裝置之樹脂密封部份之一小量之輻射活性元件而 放射出之α射線因此可改善S RAM之α線軟錯誤臨界電 壓。再者，樹脂避免了例如最後被動膜34之中間層膜之 龜裂藉由包含在樹脂密封部份之填充物。 其次，安排在SRAM之記億格MB,記億柵網ΜΜ ，記億格陣列M A Y和副記億格陣列S M A Y之値別週圍 區域（或端部份）之記億格M C之結構將與它們的週圍結 構一起描述。 首先，安排在SRAM左手邊之記億塊MB 1之左手 下端部份，如圖2A所示，亦即，安排在如圖2A所示之 記億柵網MM之最左邊之記億格陣列MAY或副記億格陣 列SMAY之左端部份，如在圖1和圖2B中參考文字Z 所指示由破折線所包圍之A區域將描述如下。在A區域之 記憶格MC之結構其週圍結構乃如圖9 (表示A區域之擴 經濟部屮央榣準局β工消"合作社印製 大方塊圔）和圖1 0 (表示A區域之頂視圔）所表示。在 圖9中，圖9A顯示活性區域之平面形狀其乃由元件隔離 絶緣薄膜4所界定。圖9B顯示重疊在活性區域上之趨動 MISFET 之平面形狀。圖9C顯示重昼在活性

區域和趨動MI SFET GU之上之轉移MI SFET 之平面形狀。圖10A顯示由元件隔離絶緣薄膜4 所界定之活性區域之平面形狀。圖10B顯示重叠在活性 區域上之趨動MISFET 和轉移MISFET

Qi之平面形狀。圖1〇C顯示重昼在活性區域之上之電 81. 2. 20,000 本紙張尺度遑用中明Η家標準(CNS) T4規格（210x297公龙） 81 - 1/ Γ C C- 66 ΛΒ 五、發明説明（8() 容元件和負載MI SFET QP之平面形狀。圖10D 顯示重叠在活性區域之副文字線（SWL) 20,主文字 線（MWL) 29和互補資料線（DL) 33之平面形狀 。圖10E乃相似於圖10D但從保護環區域P—GR和 N- G R中省略參考電壓線3 3和供應電壓線3 3。 在記億格M A Y或副記億格S M A Y之中間區域，如 圖9A和圖10A所示，相鄰於X方向和Y方向上之4値 記億格MC具有它們部份活性區域一體成型以具有一環型 平面形狀。特別而言，在採取在中間記憶格M C指示在 MC2在圖9Α和圖10Α之整値4個記億格MC中，亦 即，記億格MC2,緊鄰在右手邊之記億格MC，和緊鄰 在前述兩記億格MC之下邊之兩記億格MC,4個記億格 MC之値別一轉移MI SFET 和一趨動 MISFET CU ,亦即，整體4値轉移MISFET Qi和4値趨動MISFET 具有它們的活性區 域一體成型以形成一環形活性區域（亦即，在圖9A中由 部份實線所掲示之區域）。 經濟部中央標準扃！3:工消ίν,合作社印製 換句話説，整値4個轉移MI SFET 和4個 趨動MISFET Q d (亦即整個8値MI SFET)

具有它們値別相對源極區域或汲極區域一體成型在一串聯 電性連接之一環形中。在緊鄰在X方向和在Y方向之4個 記億格MC中，由一記億格MC之一轉移MISFET 和趨動MI SFET GU所構成具有、、L "字母形 狀之活性區域乃互相合併，且活性區域並無延伸端（如將 81. 2. 20,000 (諳先間請背而之注意事項补填寫本 本紙張尺度边用中β Η家榣毕(CNS) T4規格（210X297公¢) 82 - 6 6 ΛΙΙ 經濟部屮央榀準·而β工消费合作社印製 五、發明説明（81) 採取在與串聯連接之多數Μ I S F E T之閘長度方向對齊 之方向）以形成具有封閉活性區域圖型之環型。環型活性 區域之相對内外框邊（亦即調整轉移MI SFET Q t 和趨動MI SFET 之個別閘寬度之區域）乃由元 件隔離绝緣薄膜4和p型通道停止區域5所界定。在前述 4値記億格MC中，値別轉移MI SFET 具有它 們的閘長度方向與Y方向對齊，且趨動Μ I S F E T 具有它們的閘長度方向與X方向對齊因此環型乃形 成一平面形狀其並非相似於環或卵形而是一方（或長方形 )形。

環型閘極乃以相同的形狀多數陣列在X方向（亦即與 轉移MI SFET Qt之閘寬度方向或趨動 MI SFET Qd之閘長度方向對齊之方向）且在一相 等齒距。相鄰在X方向之多數環形活性區域乃互相電性的 隔離經由元件隔離絶緣薄膜（和P型通道停止區域5)。 環型活性區域其相鄰在一隨後層级在Y方向（亦即與轉移 MI SFET 之閘長方向或趨動MI SFET 之閘寛方向相對齊之方向）之多數環型活性區域乃以 相同形狀陣列在.X方向且在一相等齒距且與前面層级之陣 列以半齒距在X方向上相隔。簡言之，環型活性區域乃陣 列而保持週期性成一曲折型式在記億格陣列MAY中（或 副記億格陣列$ M A Y),如圖9 A和圖1 Ο A所示。

如圖9 A和1 Ο A所示，記億格陣列M A Y之（或副 記億格陣列S M A Y)之終端，亦即，記億格陣列M A Y 本紙張尺度逍用中a明家楳準(CNS) T4規格（210X297公》) -83 - 81. 2. 20,000 ....................... · · · ·驾 (請先閲讀背而之注意事項#填寫本·^

fi 6 AH 五、發明説明（8习 之左下端和安排環繞記億格陣列MAY與保護環區域P _ G R相鄰之區域乃佈局以阻礙環型活性區域之陣列之週期 請 先 閲 背 而 之 意 事 項 再 寫 本 性。 在記憶格陣列M A Y中，如圖9 A和1 Ο A所示，記 憶格MC1乃安排在陣列在X方向和在Y方向之多數記億 格MC之任何陣列方向上之端部份之位置（亦即左下端） 。在記億格MCI中，轉移MI SFET Q*和趨動 MI SFET 乃安排成大致為半環形於活性區域之 左半邊，其中安排在記億格陣列MAY之中間區域之上半 環型活性區域，和大致半環型下半其中左半邊存在著。 活性區域，其乃安排以記億‘格M C 1之另一轉移 MI SFET ，特別是其閘寬度L /乃由元件隔離 經濟部中央標準而员工消费合作社印^ 絶線薄膜4 (和p型通道停止區域5)所調整，如圖9A 和10A和圖15所示（表示從圖10之I 一 I線所截取 之剖面）。相似的，被安排以記億格MC 1之一轉移 Μ I S F E T Q £;之活性區域，特別其閘寬度L 2乃由 元件隔離絶線薄膜4所調整。記億格MC1之一轉移 MI SFET Qu之閘寬度1^2和另一轉移 MI SFET 只42之閘寛度L /基本上乃製成具有相同 大小（亦即，在記億格MCI中之兩轉移MI SFET 乃製成具有相同的閘寬度）。 再者，記億格MCI之一轉移MI SFET 之 閘寬度L2和另一轉移MI SFET Qt2之閘寬度Li 乃製成具有相同的尺寸如同安排在記億格陣列MAY之中 81· 2. 20,000 本紙張足度边用中《國家猱毕(CNS) V4規怙（210X297公*) -84 - 五、發明説明（83 間區域之另一記億格M C (例如M C 2之閘寛度L ^ )( 亦即，記億格MCI之個別轉移MI SFET 之所 有閘寬度和另一記億格M C之所有閛寬度乃相等）。簡而 言之，安排在記億格陣列MAY之端部份之記億格MC 1 之轉移MI SFET 之閘寬度乃製成具有相同之尺 寸不只在記億格MC 1亦在安排在記億格陣列MAY之中 間區域之另一記億格M C因此活性區域之形狀之規則性可 以保持。 在與元件隔離絶緣薄膜4之X方向對齊之方向之寬度 L3 ,其乃位於調整記億格MCI之另一轉移 MI SFET 閘寬度之環形活性區域之外框 邊上（或其乃位於另一轉移MI SFET Qu和保護環 P—GR之間），乃製成具有一尺寸相等於元件隔離絶緣 薄膜4之寬度尺寸L4在相同的方向用以調整一轉移 MI SFET Qu之閘寬度乙2。簡言之，在記億格 MC 1中諝整兩轉移MI SFET 之元件隔離絶緣 經濟部屮央標準局CX工消费合作社印製 (請先閲讀背而之注意事項孙填窩本^/ 薄膜4之寬度尺寸乃製成具有相等尺寸。再者，調整記億 格MC 1之一轉移MI SFET Qt;之閘寬度1^2之元 件隔離絶綠薄膜.4之寬度尺寸L4和調整另一轉移 MI SFET 之閘寬度之元件隔離绝緣薄膜4 之寬度尺寸L3乃相等如同那些安排在記億格陣列MAY 之中間區域之另一記億格MC。簡言之，用以調整記億格 MC 1和另一記億格MC之個別轉移MI SFET Q t 之閘寬度乃製成具有相同的尺寸。類似的，調整安排在記 本紙張尺度遑用中BB家楳準(CNS)TM規格（210x297公;《:) 81. 2. 20,000 -85 - Λ 6 It 6

198TU 五、發明説明（8今 億格陣列MAY之端部份之轉移MI SFET 之閘 寬度之元件隔離絶緣薄膜4之寬度尺寸乃製成具有相同之 尺寸不只在記憶格MC1且亦在安排在記億格陣列MAY 之中間部份之另一記億格MC,因此活性區域之形狀之週 期性可以保持。 諏整記億格MC 1之另一轉移MI SFET 〇42之 閘寬度L2之元件隔離絶線薄膜4之寬度尺寸La乃製成 相等於另一元件隔離絶緣薄膜4之寬度尺寸L4而安排活 性區域（亦即，空活性區域，如圖9A部份實線所示） 4D1於元件隔離絶緣薄膜4和保護環區域P-GR之間 。活性區域4D1具有一尺寸L5在與X方向對齊之方向 上。在另一說明中，調整記億格MC 1之另一轉移 MI SFET 之閘寬度之元件隔離絶緣薄膜4 之寬度尺寸La乃製成小於界於調整另一轉移 MI SFET Qu之閘寬度Li之部份和保護環區域P - GR之間之尺寸（亦即，對元件隔離絶緣薄膜4之寬度 L3之活性區域4D1之尺寸L5之增加）。 安排在元件隔離絶緣薄膜4和保護環區域P—GR之 間之活性區域4 P 1乃形成具有一平面形狀（輪廓）相同 於或屬於安排成線性的對稱之形狀在X方向相關於（L形 )活性區域之平面形狀其中記億格MCI之另一轉移 MISFET Qt2 和另一趨動 MISFET Qd2 乃安 排於此。簡言之，活性區域4D1可保持安排在記億格陣 列MAY之中間區域之多數記億格MC之活性區域之形狀 本紙張疋度边用中a B家楳毕（CHS) 規格（210X297公；it) .............. W.....? (請先閲讀背而之注意枣項朴堝窍木"' __ 經濟部屮央榀準局CX工消仲合作社印製 81. 2. 20,000 86 - i «I ft ο 經濟部屮央標準局β工消伢合作社印製 五、發明説明（8¾ 之規則性，以記億格陣列M A Y之端部份。 在與元件隔離絶緣薄膜4之X方向對齊方向上之寬度 尺寸L〃，其乃位於調整如圖9A所示之記億格MCI之 一轉移MI SFET 之閘寬度L2之環形活性區域 之内框邊（或位在一轉移MI SFET Qu和保護環P 一GR之間），乃延伸至保護環區域P-GR在與元件隔 離絶綠薄膜4之X方向對齊之方向因此其乃相等於在相同 位置調整另一轉移MI SFET Qu之閘寬度L2之元 件隔離絶緣薄膜4之寬度尺寸L〃。簡言之，在記憶格 MC 1中調整兩轉移MI SFET 之閘寬度之元件 隔離絶綠薄膜4之寬度尺寸乃相等。調整記億格MC 1之 一轉移Μ I SFET CU之閛寬度L2之元件隔離絶緣 薄膜4之寬度尺寸Li 2和調整另一轉移Μ I S F E T 0142之閘寬度L:之元件隔離絶緣薄膜4之寬度尺寸 乃相等如同安排在記億格陣列M A Y之中間區域之另一記 億格MC。簡言之，調整記億格MCI和另一記億格MC 之個別轉移Μ I S F E T Q t之閘寬度之元件隔離絶緣 薄膜4之所有寬度尺寸具有相同之尺寸。換句話說，調整 安排在記億格陣烈MAY之端部份之記億格MC1之轉移 MI SFET 之閘寬度之元件隔離絶線薄膜4之寬 度尺寸乃相等不只在記億格MC1中且亦在安排在記億格 陣列MAY之中間區域之另一記億格MC中因此以保持活 性區域之形狀之規則性。 另一方面，被安排以記億格MCI之另一趨動 本紙張尺度边用中國國家標準（CNS) T4規怙（210X297公*) 一 87 - 81. 2. 20,000 (請先閲讀背而之注意事項孙填寫本--«Γ, 弟.

A 6 It G 198771 五、發明説明（8Θ Μ I S F E T Q d 2之活性區域，特別是其閘寬度L 6由 元件隔離絶緣薄膜4 (和p型通道停止區域5)所調整， 如圖9A和圖1 0A所示。相似的，被安排以記億格 MC1之一趨動MISFET 之活性區域，特別是 其閘寬度L7乃由元件隔離絶緣薄膜4所諝整。記億格 MC 1之一趨動MI SFET Qd之閛寬度L7和另一 趨動MI SFET Qd2之閘寛度1^乃基本上的製成具 有相同的尺寸（亦即記憶格MCI之兩趨動MI SFET 之閘寬度乃是相同的）。 再者，記憶格MC1之一趨動MISFET Qd之 閘寬度Lr和另一趨動MI SFET 之閘寬度 乃相等如同安排在記億格陣列M A Y中間區域之另一記億 格MC (亦即，記億格MCI和另一記億格MC之個別趨 動MI SFET GU之所有閛寛度乃是相同的）。簡言 之，安排在記億格MAY之端部份之記億格MCI之趨動 MI SFET 之閘寬度乃相等不只在記億格MC 1 且亦在安排在記億格陣列MAY之中間部份之另一記億格 MC,因此保持活性區域之形狀之規則性。 在與元件隔驊絶緣薄膜4之Y方向對齊之方向之寬度 L8 ,其乃位於諝整記億格MC1之另一趨動 Μ I S F E T 閘寛度Le之環形活性區域之内框 邊上（或其乃位於另一趨動MI SFET Qddn保護環 P—GR之間），乃製成具有一尺寸相等於元件隔離絶綠 薄膜4之寬度尺寸L3在相同的方向用以調整一趨動 本紙張尺度边用中a «家《準（CHS)T 4規格（2丨0X297公龙） ..............3::1::為 (請先間讀背而之注意事項#堝寫本.-·<€' 經濟部屮央標準局ο：工消#合作社印製 81. 2. 20,000 -88 - J. 一 f 五、發明説明（8刀 MI SFET Qo之閘寬度Lw。簡言之，在記億格 MC 1中調整兩趨動MI SFET GU之元件隔離絶線 薄膜4之寬度尺寸乃製成具有相等尺寸。再者，調整記億 格MC 1之一趨動MI SFET 之閘寬度Lw之元 件隔離絶緣薄膜4之寛度尺寸L3和調整另一趨動 Μ I S F E T 閘寬度L,之元件隔離絶緣薄膜4 之寛度尺寸Ls乃相等如同那些安排在記億格陣列MAY 之中間區域之另一記億格M C。簡言之，用以調整記億格 MC1和另一記億格MC之個別趨動MISFET Qd 之閘寬度乃製成具有相同的尺寸。類似的，調整安排在記 億格陣列MAY之端部份之趨動MI SFET CU之閘 寬度之元件隔離絶緣薄膜4之寬度尺寸乃製成具有相同之 尺寸不只在記億格MC1且亦在安排在記億格陣列MAY 之中間部份之另一記億格MC,因此活性區域之形狀之週 期性可以保持。 經濟部屮央標準局貝工消费合作社印製 調整記億格MC 1之另一趨動MI SFET Qd2之 閘寬度L6之元件隔離絶緣薄膜4之寬度尺寸乃製成 相等於另一元件隔離絶綠薄，膜4之寬度尺寸L3而安排活 性區域（亦即，.空活性區域，如圖9A部份實線所示） 4 D 2於元件隔離絶緣薄膜4和保護環區域P — G R之間 。活性區域4 D 2具有一尺寸L 在與Y方向對齊之方向 上。在另一說明中，調整記億格MC 1之另一趨動 Μ I S F E T 之閘寬度L 6之元件隔離絶緣薄膜4 之寬度尺寸乃製成小於界於調整另一趨動 81. 2. 20,000 (請先閲請背而之注意事項#填寫本一f' 本紙張尺度逍用中β Η家楳毕(CNS) T4規怙（210X297公龙） 89 -

Λ β Η C 198771 五、發明説明（8^ MI SFET Qd2之閘寬度匕《之部份和保護環區域P - GR之間之尺寸（亦即，對元件隔離绝緣薄膜4之寬度 L8之活性區域4D1之尺寸Lu之增加）。 如同前述活性區域4D1安排在元件隔離絶緣薄膜4 和保護環區域P — G R之間之活性區域4 D 2乃形成具有 一平面形狀（輪廓）相同於或屬於安排成線性的對稱之形 狀在Y方向相關於（L形）活性區域之平面形狀其中記億 格MC 1之另一趨動MI SFET 乃安排於此。簡 言之，活性區域4D2可保持安排在記億格陣列MAY之 中間區域之多數記億格M C之活性區域之形狀之規則性， 以記億格陣列MAY之端部份。 活性區域（亦即一空活性區域）4D3乃安排，如圖 9A所示，在界於元件隔離絶緣薄膜4和沿著記億格 MAY之週圍陣列在記億格陣列MAY之下端之多數記億 格MC之另一轉移MI SFET 之另一半導體區域 (1 8 )間其中記億格陣列M A Y包括前述記億格陣列 MAY之左下端之記億格MC 1。活性區域4D3乃構成 以具有一形狀其相同或屬於一形狀其中安排以另一轉移 M I S F Ε Τ μ t2之另一半導體區域之活性區域乃安排 成線性的對稱在Y方向。簡言之，活性區域4D3乃藉由 記億格陣列M A Y之端部份以保持陣列在記億格陣列 MAY之中間區域之多數記億格MC之活性區域之形狀之 規則性。活性區域4 D 3可免於活性區域之形狀之波動， 其中另一轉移MI SFET 0^2之另一半導體區域乃安 本紙張又度逍用中a國家猱準（CNS) T4規格（210X297公;¢) ' 81. 2. 20,000 -90 - ..................:為 (請先間讀背而之注意事項孙填寫木一 經濟部中央榀準局β工消费合作社印 A β II 6 1987*71 五、發明説明（89) (請先閲請背而之注意事項#蜞窍木 排，基於規則性之擾亂且可避免界於另一轉移 MI SFET Qt2之另一半導體區域和互補資料線（ D L ) 3 3間之錯誤連接。 經濟部+央標準局β工消许合作社印製 再者活性區域（亦即一空活性區域）4D4乃安排， 如圖9A所示，在界於保護環P-GR和沿著記億格 MAY之週圔陣列在記億格陣列MAY之左端之多數記億 格MC之另一趨動MI SFET GU』之源極（1 1)間 其中記億格陣列MAY包括記億格陣列MAY之左下端之 記億格MCI。活性區域4D4乃構成以具有一形狀其相 同或屬於一形狀其中安排以一趨動MISFET Qu之 源極區域之活性區域乃安排成線性的對稱在X方向。簡言 之，活性區域4D4乃藉由記億格陣列MAY之端部份以 保持陣列在記億格陣列M A Y之中間區域之多數記億格 MC之活性區域之形狀之規則性。活性區域4D4可免於 活性區域之形狀之波動，其中一趨動Μ I SF E T 之源極區域乃安排，基於規則性之擾亂且可避免界於另一 轉移MI SFET Qd之源極區域和參考電壓線（Vss )1 3間之錯誤連接。 包圍記億柵網MM之兩記億格陣列MAY之保護環P —GR如圖4所示乃在p_型井區域2之主要面之週圍區 域形成由元件隔離絶緣薄膜4所界定之區域（或部份由活 性區域40所界定），如圖9A,圖10A和圖15所示 。保護環區域P — GR主要由形成在p -型井區域2之主 要面上之型半導髏區域4 ◦所成，以饋以固定參考電 S1. 2. 20,000 本紙張尺度遑用中β B家標毕(CNS) Ή規格（2丨0X2W公;«：) -91 -

4 一： 一 产 c" 4A 6 6 ΛΒ 五、發明説明（90) 壓Vs s至P —型井區域2。 個別的安排在記億格陣列MAY之端部份以活性區域 4D1, 4D2和4D4用以保持活性區域之形狀之規則 性之區域亦使用為用以吸收在罩製造過程之錯誤重合當保 護環P — GR之p +型半導體區域4 ◦被摻雜以p型雜質 在製造過程。換句話說，記億格陣列MAY之週圍區域可 省去相關於錯誤重合之共享區域（或可作用如同活性區域 40)因此由記億格陣列MAY所佔領之有效區域可以降 低以改善S RAM之整合之層度。 保護環區域？_0尺乃與參考電壓線（〃1，）3 3電 性的連接經由參考電壓線（Vss) 29,如圖10D和 10E和圖15所示。參考電壓線29乃由相同於主文字 線（MW2) 29和副文字線（SWL) 29之導電層所 形成且沿著記億格陣列MAY延伸。參考電壓線29乃與 保護環區域P — G R連接經由連接孔2 8其乃形成在中間 層絶緣薄膜27中。參考電壓線33乃由相同於互補資料 線（DL) 3 3之導電層所製成。在記億格陣列MAY中 ，互補資料線33乃延伸於Y方向，且參考電壓線33亦 延伸在Y方向因此其可避免與互補資料線33之接觸。參 考電壓線3 3乃與下層參考電壓線2 9連接經由連接孔 31其乃形成在中間層絶緣薄膜30中。 如同圖9A、圖10A和圖15所示，再者，環繞安 排在記億格陣列MAY之ρ·型并區域之週圍處，形成有 n_型井區域3,其順序的由保護環區域N_GR所環繞 本紙張尺度逍用中S因家樣準（CNS) T4規格（210X297公釐） .....* ,¾ (請先閱請背而之注意事項#場寫木 經濟部中央楳準而貝工消伢合作社印製 81- 2. 20,000 92 - Λ 6 li 6 1987*71 五、發明説明（91) 先 閲 讀 背 而 之 注 意 事 項 再 填 寫 本 。在η·型井區域3之主要面之週圔區域之保護環區域N 一GR乃形成在由元件隔離絶線薄膜4所定義之區域。保 護環區域N — GR主要由形成在η -型井區域3之主要面 上之η*型半導體區域1 1和18所形成，以饋以固定供 應電壓V^至η -型井區域3。 前述保護環區域Ν — GR乃與電壓供應線（Vcc) 33電性的連接經由電壓供應線（Vcc) 29。供應電壓 線29乃由相同於參考電壓線29之導電層所形成，且供 應電壓線3 3乃由相同於參考電壓線3 3之導電層所形成 0 在記億格陣列MAY之左下端部份之記億格MC 1乃 構成如圖9B和10B所示，因此一趨動MISFET Qn之閘長度F:和另一趨動MI SFET 之閘長 度F2乃製成具有基本上相同之尺寸（亦即，在記億格 MCI中兩趨動MI SFET 之閘長度乃相等）。

在另1種說法中，記億格MCI之一趨動MISFET 經濟部屮央標準局ex工消"合作社印製 之通道長度（亦即，界於源極區域之η型半導體區域 1◦和汲極區域之η型半導體區域1◦之間之尺寸）乃相 等於另一趨動M.ISFET 之通道長度。 再者，記憶格MC 1之一趨動MI SFET 之 閘長度F :和另一趨動Μ I S F E T Q 之閘長度F 2 乃個別的相等於安排在記億格陣列M A Y之中間區域之另 一記億格M C (例如記億格M C 2 )之一趨動 MISFET Qu之閘長度1^5。簡言之，記億格 81. 2. 20,000 本紙張尺度边用中國Η家«準(CHS) 規格(210X297公；it) -93 Λ β Η 6 1987*71 五、發明説明（9¾ (請先閲誚背而之注意事項再塡寫木"/ MC 1和另一記億格MC之個別趨動MI SFET Q d 之所有閘長度乃相等。換言之，安排在記億格陣列MAY 之端部份之記億格MC 1之趨動MI SFET 之閘 長度乃相等不只在記億格MC1中且亦在界於安排在記億 格陣列MAY之中間區域之其他記億格MC之間因此此以 保持活性區域之形狀之規則性。 記億格MC 1之另一趨動MI SFET 之閘電 極7乃與安排在鄰近與前者閘電極7之閘長方向對齊之方 向（亦即X方向）之右手邊之另一記憶格MC之另一趨動 MI SFET 之閘電極7以一空間尺寸相隔， 如圖9所示。記憶格MC 1之一趨動MI SFET Q di 乃安排在記億格陣列M A Y之端部份因此沒有記億格M C 安排緊臨記億格MC1在X方向之左手邊，但是一空閘電 極7D (如圖9B之實線區域所示）乃安排在相對於記億 格MC 1之一趨動MI SFET GUi之閘電極7之位置 。空閘電極7D乃構成一平面形狀，其中記憶格MC之一 趨動MI SFET 之閘電極7乃安排成線性的對稱 經濟部中央標準而貝工消费合作社印製 在X方向或其中平面形狀乃部份的嵌入。界於一趨動 Μ I S F E T A d /之空閘電極層7 D和閘電極7間之間 隔尺寸Fa乃相等於界於前述記億格MCI之另一趨動 Μ I S F E T Q ^之閘電極7和另一記億格M C之另一 趨動Μ I S F E T Q ^之閘電極7之間之間隔尺寸F 4 0 換言之，空閘電極7 D乃構成使界於其本身和記億格 本紙張尺度边用中國Β家«準（CNS) Τ4規格（210X297公址) 81. 2. !〇,〇〇〇 -94 - Λ ίί η 6 五、發明説明（93) 請 閲 in 背 而 之 注 意 事 項 # 填 % 木 '可 M C 1之一趨動Μ I S F E T Q ^之閘電極間之間隔尺 寸F 3乃相等於在記億格陣列M A Y之中間區域相同位置 之間隔尺寸（亦即，間隔尺寸F4或1^« ),因此在記億 格MAY之端部份之間隔尺寸之週期性之干擾可以避免。 空閘電極7D乃由相同於記億格MC之趨動Μ I S F E T 之閘電極7之導電層所形成且安排在記億格陣列 MAY之左手邊在每値陣列在Y方向之多數記億格MC中 。多數空閘電極7D乃一體成型對多數或對所有部份且乃 饋以參考電壓（Vs s)以排除例如電氣化之困擾之發生。 如圖10D和10E所示，空閘7D乃饋以參考電壓經由 參考電壓線29從延伸在保護環區域P-GR之上之參考 電壓線3 3。簡言之，空閘電極7 D乃明顯的形成在延伸 在Y方向之參考電壓線（Vss)内在記億格陣列MAY之 左手端。參考電壓線29乃與空閘電極連接經由連接孔 2 8 B其乃形成在中間層絶緣薄膜2 7中。 經濟部中央標準而员工消#合作社印製 在本實施例中，記憶格陣列MAY之下端並未安排空 閘電極7D,如圖9B和圖10B所示。與安排在記億格 陣列MAY之下端部份之記億格MC之另一趨動 Μ I S F E T 只<^之閘電極7之閘寬度方向對齊之方向 之端部份（如位於中間或下端，如圖9所示）具有一尺寸 Fr凸出於元件隔離絶緣薄膜4之表面因此凸出部份可吸 收在Y方向閘電極7之平面形狀之波動因此使空閘電極 7 D非電氣化。附帶的，在閘電極7之平面形狀之波等不 能被吸收到底之情形下，具有相似於空閘電極7 D之功能 81. 2. 20,000 本紙張尺度边用中as家標毕（CNS)f 4規怙（210X297公;Jt) 95 - 經濟部屮央21準局β工消费合作社印製 196771 _jjj_ 五、發明説明（94) 之空閘電極可沿著記億格陣列M A Y之下端部份安排。 在記憶格陣列MAY之左端，在文字線（WL)之X 方向上與例如陣列在Y方向之記億格MC1之每個多數記 憶格MC連接之左手端乃形成一空文字線1 3D 1 ,如圖 9C、 10B和15所示。空文字線13D1乃由具有文 字線13之左手端之超出長度之區域（亦即相同的導電層 )所形成，如同位在記億格MAY之端部份。即使以一錯 誤罩重合在X方向至少在製造過程中，固有文字線13之 左手端之位置乃設定在一位置，其中活性區域（亦即其中 安排有記億格MC 1之另一轉移MI SFET 之活 性區域）並未暴露至外界。空文字線1 3D 1可保持文字 線13之平面形狀之週期性（或可保持文字線13之情形 之連缠性）如同活性區域4D (亦即，空活性區域）或空 閘電極7D,因此可避免記億格MCI之另一轉移 MISFET Qu之閘寬度3,之波動。簡言之，空文 字線1 3D 1可使記億格MC 1之另一轉移MI SFET Q 12之閘寬度S 1和一轉移Μ I S F E T Q ^之閘寬 度32相等（亦即，在記億格MCI中之兩轉移 Μ I S F E T .Q t之閘寬度乃相等）。 另一方面，在空文字線1 3D 1中，記億格MCI之 一轉移MISFET Qu之閘寬度S;和另轉移 Μ I S F E T Q 12之閘寬度S 2可以相等於安排在記億 格陣列MAY之中間部份之其他記億格MC之閘寬度。 再者，在記億格陣列MAY之端部份，亦即在與毎個 本紙*尺度逍用中a國家楳半(CNS)T4規格（2丨0X25)7公龙） 81. 2. 20,000 -96 - (諳先閲請背而之注意事項/)-填寫本11^ ____ I _ Λ fi Π 6 198771 五、發明説明（95) (請先閲讀背而之注意事項再蜞窍本 陣列在Y方向之多數記億格MC相連接之在X方向上之參 考電壓線（Vss)之左手端部份例如記憶格MCI,如圖 9C和10B所示，形成有空參考電壓線13D2 (如在 圖9C中之實線區域所示）。此空參考電壓線1 3D2乃 由具有位在記億格陣列MAY之端部份之參考電壓線1 3 之左手端部份之位置之超出長度之區域（亦即相同導電層 )所構成。固有參考電壓線13之左手端部份之位置乃設 定成包括含有記億格MC之趨動MI SFET 之源 極區域（1 1)之連接區域。空參考電壓線13D2可保 持參考電壓線13之平面形狀之週期性（或可保持參考電 匯線13之情形下之連鑲性，如同活性區域4D3和 4D4 (或空活性區域），以避免例如記億格MCI之一 趨動MI SFET 之源極區域之活性區域之平面形 狀之波動（連接孔4之平面形狀之波動）。 經濟部中央標準而β工消1V·合作杜印5i 另一方面，空參考電壓線13D2乃安排在一位置， 如圔10D所示，其中其乃重疊於安排在保護環區域p— GR之參考電壓線上。參考電壓線3 3饋以參考電壓（ Vss)至參考電壓線13經由參考電壓線2 9和在重叠區 域之空參考電壓錁1 3D2。簡言之，空參考電壓線 13D2亦以參考電壓線33 (亦即參考電壓線29)形 成如同連接區域。參考電壓線1 3D 2乃與參考電壓線 2 9連接經由連接孔2 8 a其乃形成在中間層絶緣薄膜 2 7中。 附帶的，本發明可被修飾成記億格陣列MAY之下端 81. 2. 20,000 本紙張又度遑用中《 B家楳準(CNS) T4規怙（210x297公龙） 97 _

Λ 6 Π G 198771 五、發明説明（96) (請先閲1#?背而之注意事項#堝寫本1-''«1 部份乃安排以一空文字線，如同在圖9C中之雙點鐽線所 指示之13D3,以保持文字線13之陣列之週期性在Y 方向之觀點。 在此將描述一E區域，如在圖3中由破折線所包圍之 參考字母E,界於如圖3和4所示之SRAM之記億柵網 MM之多數副記億格陣列SMAY之間，亦即，井接觸區 域PWC2。 E區域和它的週圍區域之記億格MC之結構 乃如圖11 (表示E區域之頂視圖）和圖16 (圖11之 經濟部屮央標準局貝工消费合作杜印製 I I I 一 I I I線所截取之剖面圖）所示。在圖1 1A中 ，圖11A顯示活性區域之平面形狀其乃由元件隔離绝緣 薄膜4所界定。圖1 1 B顯示重叠在活性區域上之趨動 MISFET GU和轉移MISFET GU之平面形 狀。圖1 1C顯示重叠在活性區域上之電容元件C和負載 MI SFET QP之平面形狀。圖1 1D顯示重叠在活 性區域上之副文字線（SWL) 29主文字線（MWL) 29和互補資料線（DL) 33之平面形狀。圖1 1E乃 是從圖1 1D中省略參考電壓線33之圖形。圖1 1 F顯 示在緊鄰圖11B之井接觸區域PWC2之區域之參考電 壓線1 3之形狀p圖1 1 G乃從圖1 1 B中省略文字線 1 3和參考電壓線丨3 (但卻顯示空閘電極7 D ,如所安 排的）。 如圖11A所示，井接觸區域PWC2乃安排在多數 副記億格陣列S M A Y之間。記億格M C其個別的安排在 副記億格陣列SMAY之右端部份在如圖11所示之右邊 81. 2. 20,000 本紙ft尺度边用中β S家標準(CNS)TM規格(2丨0x297公*) -98 - 經濟部中央榀準灼β工消赀合作杜印製 198711 五、發明説明（97) 和安排在副記億格陣列S M A Y之右端部份在左邊，亦即 ,記億格MC其安排在井接觸區域PWC2之X方向之兩 邊乃製成具有一實質相等於安排在前述A區域之記億格 MC相似之結構。簡言之，安排在副記億格SMAY之左 和右端部份之記億格MC乃構造成使活性區域（亦即空活 性區域）4D構造成如圖11A所示，且因此空閘電極 7D,空文字線13D1和空參考電壓線（Vss) 13D2乃構成，如圖1 IB、1 IF和1 1G所示。 井接觸區域PWC 2主要由形成在活性區域中之p * 型半導髏區域4 ◦所形成（其乃與活性區域4D1 —體成 型，如圖11A所示），其乃由形成在元件隔離絶緣薄膜 4中之開口和p-型井區域2之主要面之空閘電極7D所 界定，如圖11和16所示。井接觸區域PWC2之P* 型半導體區域40乃電性的與延伸在γ方向界於兩副記億 格陣列SMAY之間之參考電壓線（vss)連接經由中間 導電層29,如圖11D、 11E和16所示，因此其乃 饋以參考電壓線（Vss)。參考電壓線3 3乃與中間導電 層29連接經由連接孔3 1，且中間導電層29乃與P* 型半導體區域4 ·0連接經由連接孔28 c。參考電壓線（ Vss) 3 3乃與參考電壓線（Vss) 2 9電性的連接經由 連接孔3 1。再者，參考電壓線（vss) 29乃與空閘電 極7 D電性的連接經由連接孔2 8 b ,且空閘電極7D乃 饋以參考電壓（V s s)。 在井接觸區域PWC 2之X方向上之尺寸PWC 2乃 本紙尺度逍用中a Β家樣毕(CHS>T 4規怙(210x297公;a：) 81. 2. 20,000 ------ - · :¾ (請先閲請背而之注意事項#堝寫本一yl -99 - Λ 6 Η 6 19S771 五、發明説明（98)

Tk 先 m 背 而 之 注 意 事 項 填 % 木 製成實質的相等或小於在X方向記億格MC之格距C Ρ , 如圖11Α所示。以保持在副記億格陣列SMAY中之記 億格MC之陣列之週期性之觀點，前述環形活性區域乃陣 列在X方向以構成井接觸區域PWC 2在一個環形活性區 域中。在此情形中，在X方向之井接觸區域PWC2之尺 寸PWC2比格距CP大。本實施例之井接觸區域 PWC 2乃形成藉由隔離兩副記億格陣列SMAY—次經 由元件隔離絶緣薄膜4且藉由廢除元件隔離絶綠薄膜4之 一部份，當活性區域4D (亦即空活性區域）被加至兩副 記億格陣列SMAY之每一端部份時。換言之，井接觭區 域PWC 2可構成具有一寬度（在X方向）相等於用以隔 離活性區域4D之元件隔離絶緣薄膜4之寬度尺寸且相等 或小於格距CP,如同於此及前面所述，因此由井接觸區 域PWC 2所佔領之區域可被降低以改善S RAM之整合 之層度。 經濟部屮央櫺準局A工消费合作杜印51 再者，安排以前述井接觸區域PWC2之區域乃使用 成，如圖1 1 B所示，個別的延伸在兩副記憶格陣列 SMAY之上之文字線13之個別連接區域和個別延伸參 考電壓線1 3之連接區域。延伸在兩副記億格陣列 SMAY之上之文字線13之個別連接乃使用（或共同使 用）空文字線1 3 D 1而完成。延伸在兩副記億格陣列 SMAY之上之參考電壓線13之個別連接乃使用（或共 同使用）空參考電壓線13D2而完成。 空參考電壓線13D2乃與參考電壓線（Vss)電性 81. 2. 20,000 本紙張尺度边用中《围家標毕（CNS) T 4規格（210x297公龙） -100 - 198771 五、發明説明（99) 的連接經由中間導電層2 9因此其乃被饋以參考電壓線（ Vss)。中間導電層29乃與空參考電壓線13D2連接 經由連接孔28a。結果，參考電壓線13之電位之波動 可以減輕。 類似的，安排在井接觸區域PWC2之區域乃被使用 ，如圖1 1 C所示，如同個別的延伸在兩副記億格陣列 SMAY上之供應電壓線（V〃）26P之連接區域。再 者，安排以井接觸區域PWC2之區域乃被使用，如圖 11D所示，如同延伸在兩副記億格陣列SMAY之上之 副文字線（SWL)之連接區域（亦即通過區域）和如同 主文字線（MWL) 29之連接區域（亦即通過區域）。 簡言之，安排以井接觸區域PWC2之區域乃被使用 不只用於安排并接觸區域PWC亦用於多重目的（互相的 使用由多數層所佔領之區域）因此SRAM之整合之層度 可以被改善。 經濟部屮央梂準而只工消仲合作社印¾. 在此將描述一C區域，如在圖2B中由破折線所包圍 之參考字母C,界於如圖2B和4所示之SRAM之記億 柵網Μ Μ之多數副記億格陣列S M A Y之間，亦即，井接 觸區域PWC 1Ρ C區域和它的週圍區域之記億格MC之 結構乃如圖12 (表示C區域之頂視圖）。在圖12中， 圖12Α顯示活性區域之平面形狀其乃由元件隔離絶緣薄 膜4所界定。圖12Β顯示重昼在活性區域上之趨動 MISFET CU和轉移MISFET (^£之平面形 狀。圖12C顯示重《在活性區域上之電容元件C和負載 81. 2. 20,000 (請先閲ift背而之注意事項#填窍木V7.' 本紙張尺度边用中明國家«準(CNS)T4規格（210x29/公*) -101 - 1987^1 五、發明説明（ιορ 請 閲 背 而 之 注 意 事 項 填 % 木 MI SFET Qp之平面形狀。圖1 ID顯示重叠在活 性區域上之副文字線（SWL) 29主文字線（MWL) 29和互補資料線（DL) 33之平面形狀。圖12E乃 是從圖1 2D中省略參考電壓線（Vss) 33之圖。圖 12F從圖12B中省略文字線13和參考電壓線13 ( 但卻顯示空閘電極7D,如所安排的）。 經濟部屮央栉準而β工消费合作杜印製 如圖12所示，井接觭區域PWC1乃安排在多數副 記億格陣列S M A Y之間。記億格M C其個別的安排在副 記億格陣列SMAY之右端部份在如圖12所示之右邊和 安排在副記億格陣列SMAY之右端部份在左邊，亦即， 記億格MC其安排在井接觸區域PWC1之X方向之兩邊 乃製成具有一實質相等於安排在前述Α區域之記億格 MCI相似之結構。再者，井接觸區域具有一結構其實質 的相等於安排在前述E區域之井接觸區域PWC之結構（ 亦即界於副記億格陣列S M A Y間）。簡言之，井接觭區 域PWC1,在由元件隔離絶緣薄膜4所界定之活性區域 ，如圖12所示，乃由p*型半導髏區域40所形成，此 P*型半導體區域40乃形成在p -型井區域2之主表面 上，因此其乃饋以參考電壓（Vss)。簡言之，參考電壓 線（Vss) 33乃與p*型半導體區域40電性的連接經 由中間導電層2 9。參考電壓線（Vss)亦與參考電壓線 (Vss) 3 3電性的連接經由中間導電層2 9。 井接觭區域PWC1乃基本的構成以使具有一結構其 相同於井接觸區域PWC 2之結構且使用如同安排在圖 81. 2. 20,000 本紙張尺度逍用中a Η家榣準（CNS) Τ4規格(210x297公货） -102 - Λ fi Η 6 198771 五、發明説明（10)1 12Β之左手邊延伸於記億格陣列MAY之上之方向之第 一文字線（WL1) 13和第二文字線（WL2)之個別 連接區域，且此兩文字線13乃使用為被連接以文字線（ SWL1) 29之區域如圖12S所示。副文字線 SWL1 29乃與第一文字線13和第二文字線13電 性的連接經由連接孔2 8 d。簡言之，井接觸區域 PWC1乃如此之構造，如圖12A所示，因此其尺寸 PWC 1乃製成大於前述井接觸區域PWC 2和格距C P 之尺寸。 其次，SRAM之記憶柵網ΜΜ之記億格陣列MAY 之記億格MC之結構，其乃安排在右手端部份，由在圖 2B之破折線所包圍之D區域所示，亦即，在接近記億格 陣列MAY之文字趨動電路WDR之端部份將與其週圍結 構一起描述。D區域之記億格MC之結構和其週圍結構乃 顯示在圖13 (表示D區域之頂視圖）。在圖13中，圖 經濟部屮央標準局只工消赀合作杜印31 13A顯示活性區域之平面形狀其乃由元件隔離絶緣薄膜 4所界定。圔13B顯示重叠在活性區域上之趨動 MISFET Q d 和轉移MISFET 之平面 形狀。圖13C頴示重叠在前述活性區域上之電容元件C 和負載MI SFET CU之平面形狀。圖1 3d顯示重 叠在活性區域上之副文字線（SWL) 29主文字線（ MWL) 29和互補資料線（DL) 33之平面形狀。記 億格MC乃構成具有一平面形狀其相似於前述井接觭區域 PWC 1 ^記億格陣列MAY之右手端部份乃構成具有一 本紙Jk尺度遑用中Β B家樣準（CNS) Ή規格（210x297公;¢) ?〇 〇〇〇 -103 - '

Λ 6 Η G 1987^1 五、發明説明（10? (請先閲-:*?背而之注意事項再塥窍本 結構其相同於固有的安排在前述Α區域之記億格MC之結 構，由於保護環區域P — GR於此延伸環繞在A方向。如 同井接觸區域P W C 1之區域，但是，記億格陣列μ α γ 之右手端部份乃使用成第一文字線（WL1) 13和第二 文字線（WL2)13之個別連接區域，如圖13B所示 ，且亦使用為文字線13和副文字線（SWL2) 29之 連接區域，如圖1 3D所示，因此其重組井接觸區域 PWC 1。簡言之，安排在記億格陣列MAY之右手端部 份之記億格MC具有活性區域4D (亦即空活性區域）加 在其本身和保護環區域P—GR之間，且界於記億格MC 和保護環區域P — GR之間之元件隔離絶緣薄膜4之寬度 大小可以擴大至相關於前述連接區域之範圍。副文字線 S W L 2 29乃與第一文字線13和第二文字線13電 性的連接經由連接孔28d。參考電壓線（Vss) 33乃 .與參考電壓線（Vss) 1 3連接經由中間導電層29。再 者，參考電壓線（Vss) 33乃與保護環區域P — GR連 接經由中間導電層2 9和參考電壓線2 9。 經濟部屮央榣準而CS工消赀合作社印製 其次，安排在SRAM左手端如圖1所示之記億塊 MB1中，安排在X解碼電路XDEC之左手邊在記億柵 網MM之記億格陣列MAY之右下端部份之記億格MC之 結構，如由破折線所包圍之B區域之B所示，亦即，在接 近記億格陣列MAY之X解碼電路xd E C之端部份將與 其週圍結構一起描述。在B區域之記億格MC之結構和其 週圍結構乃如圔14所示（表示B區域之頂視圔）。 20,000 本紙張尺度遑用中β國家標準(CNS) T4規格（210X297公*) ~ 104 -

Λ 6 Π G 1987^1 五、發明説明（1〇3 ih 先 閲 讀 背 而 之 注 意 事 項 填 % 木 1

在匾14中，圖14A顯示由元件隔離絶線薄膜4所 界定之活性區域之平面形狀。圖1 4 B顯示重β在前述活 性區域上之趨動MI SFET 和轉移MI SFET 之平面形狀。圖14C顯示重fi在前述活性區域之 電容元件C和負載MI SFET Q p之平面形狀。圖 14D顯示副文字線（SWL) 29，主文字線（MWL )29和互補資料線（DL) 33之平面形狀。 如圖14所示，安排在記億格陣列MAY之右手端部 份之記億格MC構成具有重組前述D區域之平面形狀（亦 即，接近記億格陣列MAY之文字趨動電路WDR之區域 )。基本上，記億格陣列MAY之右手端部份乃由延伸在 Y方向之保護環區域P-GR所環繞。由於用於兩文字線 13之連接區域和用於兩文字線13和副文字線29之連 接區域並非安排在記億格陣列M A Y和X解碼電路 X D E C之間，界於記億格陣列M A Y和X解碼電路 XD E C間之元件隔離絶緣薄膜4之寬度尺寸乃降低至一 相關於這些連接區域之範圍。再者，每個參考電壓線（ 經济部屮央標準而Μ工消伢合作社印製 V ss) 13在其右手端乃與參考電壓線（Vss) 13>形 成一體成型之結構。參考電壓線（vss) 13/乃與參考 電壓線33電性的連接經由參考電壓線（Vss) 29。 不同於前述A區域、B區域、C區域、D區域和E區 域之SRAM之區域乃構成具有一結構（包括其中它們安 排成線性的對稱在X方向或在Y方向）其實質的相同或相 似於任一區域之結構。 81. 2. 20,000 本紙張尺度逍用中S Η家標準（CNS) T4規怙（210X297公龙） -105 - 1 C- 1/ Q C — 五、發明説明（10并 其次，前述SARM之特殊製造過程將簡單描述於下 參考圖1 7 (其表示在個別步階中記億格陣列之中間區域 請 先 閲 讀 背 而 之 注 意 事 項 % 本 +".'可

之主要部份之剖面圔）和圖18 (其表示在値別步階中A 區域之一主要部份，亦即，記億格陣列之週圍區域之剖面 圖）〇 如圔13所示，安排在記億格陣列MAY之右手端部 份之記 《井形成步驟》 首先，準備一個由單晶矽化物所製成之n_型半導體 基底（如圖17 (A)和18 (A)所示）。 其次，一矽氧化物薄膜42A乃形成在η-型半導體 基底1之主要面上。此矽氣化物薄膜42A乃藉由例如熱 氣化方法而形成以使具有約4 ◦〜5 0 n m之薄膜厚度。 經濟部屮央樣準局63：工消贽合作社印製 其次，一矽氮化物薄膜乃經由前述矽氣化物薄膜 42A形成在n_型半導體基底1之主要面上在此區域形 成在以P_型井區域2。矽氮化物薄膜乃使用為一雜質滲 雜罩和一氣化阻止罩。矽氮化物薄膜乃由例如CVD方法 所沈積以使具有約40〜60之薄膜厚度。在沈積後，矽 氮化物薄膜乃藉由蝕刻技術和使用以照像石印術所形成之 罩以圖型化。 其次，矽氮化物薄膜乃使用成雜質滲雜罩以導引η型 雜質進入在形成有η-型井區域3之區域中之η_型半導 體基底1之主要面中。被使用之η型雜質乃由磷（Ρ)所 81. 2. 20,000 本紙張尺度边用中β Β家楳準（CNS)T4規格（210X297公;«：) 106 -

c ri C C β 6 Λιι 五、發明説明（105 請 先 間 背 而 之 注 意 事 項 # 填 % 木 規範。此P乃導入形成約1 0〃〔a t om/cm2〕之 雜質濃度藉由使用離子植入法以約1 2 0至1 3 Ο 〔 keV〕之能量。Ρ經由矽氧化物薄膜42Α導入半導體 基底1之主要面。 其次，形成在形成以η-型井區域3之n_型半導體 基底1之主要面上之矽氧化物薄膜4 2Α乃成長以形成一 原矽氧化物薄膜4 2 Β。矽氣化物薄膜4 2 Β之成長乃藉 由使用矽氮化物薄膜作用氣化阻止罩之熱氣化方法所完成 。矽氣化物薄膜‘2Β乃成長以具有一薄膜厚度約130 〜1 4 ◦ n m 〇 經濟部屮央標準/tJA工消t合作杜印製 其次，矽氮化物薄膜乃移除。然後，成長之矽氧化物 薄膜4 2 B乃使用成雜質縿雜罩以引導ρ型雜質進入η -型半導體基底1之主要面在形成在以Ρ —型井區域2之區 域中。Ρ型雜質以BF2為範例。BF2乃導入以形成約 1 〇i2〜1 0〃〔a t om/cm2〕之雜質濃度藉由使 用雜子植入技術以約60〔keV〕之能量。BF2乃導 入n_型半導體基底1之主要面經由矽氣化物薄膜42A 〇 其次，導入型半導體基底1之主要面之ρ型雜質 和η型雜質乃値別的延伸和擴散以形成Ρ型雜質之Ρ -型 井區域2和η型雜質之η ·型井區域3 ,如圖1 7 ( A) 和圖1 8 ( A )所示。雜質之延伸擴散乃執行一例如 1 1 00至1 300¾之高溫下約1 ◦ ◦至200m i η ,其有圖17 (Α)和圖18 (Α)之兩井結構之型 81. 2. 20,000 本紙張尺度边用中8 Β家標準（CNS) Τ4規怙（210X297公釐） -107 - 五、發明説明（1Q6 半導體基底1乃完成當p-型井區域2和η·型井區域3 形成時。 《形成元件隔離絶緣區域之步驟》 其次，矽氧化薄膜42Α和矽氣化物薄膜42Β乃從 相關的η-型半導體基底1之ρ·型井區域2和η-型并 區域3之主要面中移去。 其次，一矽氣化物薄膜42C乃全新的形成在ρ -型 井區域2和η-型井區域3之値別主要面上。矽氣化物薄 膜42C乃藉由例如熱氣化方法以形成具有約15〜20 n m之薄膜厚度。 經濟部中央樣準局cx工消"合作社印製 其次，一矽氮化物薄膜43乃形成在形成有前述 型井區域2和η -型并區域3之個別活性區域之區域之主 要面上（如圖17 (Β)和18 (Β)所示）。矽氪化物 薄膜4 3乃使用為一雜質滲雜罩和一氣化阻止罩。矽氮化 物薄膜43乃由例如CVD方法所沈積以具有約1 00至 1 50 nm之薄膜厚度。矽氮化物薄膜4 3乃藉由使用一 罩4 4 (光感應樹脂膜）之蝕刻技術所圖型化，其乃在由 照像石印技術而沈積後完成，如圖17 (B)和18 (B )之單點鏈線所指示之43。 此時，在前述A區域中（如B區域至E區域），界於 安排在如圖18 (B)所示之記億格陣列MAY端部份安 排有記億格MC之另一轉移MI SFET Qt2 (亦即記 憶格M C 1 )之活性區域和保護環區域P — G R之間之非 81. 2. 20,000

(請先間請背而之注意事項孙填·寫木VI 本紙张尺度遑用中BS家標準（CNS)〒4規格（2丨0X29/公:tt) -108 ~ 五、發明説明（1〇又 請 7fe. 閲 讀 背 而 之 注 意 事 項 填 % 本 活性區域之寬度尺寸L3 (亦即形成有元件隔離絶緣薄膜 4之區域，如圖9A所示）乃形成具有一尺寸其實質的相 等於在記億格陣列M A Y之中間區域之相同位置中之非活 性區域之寬度尺寸以保持在記億格陣列MAY之端部份之 週期性之觀點。結果，由於週期性干擾之一些應力，如圖 18 (B)之破折線所指示之參考數字44A,將不會作 用在安排有記億格MC1之另一種轉移MISFET定義 活性區域之罩44上因此罩44之側面之流44A可被降 低以對罩44之側面工作以一陡峭形狀。換言之，安排以 記億格MCI之另一轉移MI SFET 之活性區域 之閘寬度L;可相等於在記億格MCI中一轉移 MI SFET 之閘寬度L2或另一記憶格MC之閘 寬度。 經 濟 部 屮 央 準 局 工 消 合 h 社 印 製 附帶的，相關於在罩4 4側面之流4 4 A之現象並不 受限於罩44之工作步驟而後相似的發生在不同的步驟中 諸如使用罩44圖型化下矽氮化物薄膜4 3之步驟或形成 元件隔離絶緣薄膜4之步驟。再者，工作前述罩44之步 驟，亦即由照像石印技術形成罩44之步驟一般包括應用 光感應樹脂薄膜. 之步驟，藉由烘焙處理設定光感應樹脂薄 膜之步驟，暴露步驟和顯影步驟。 前述罩44乃被移去在前述矽氪化物薄膜4 3已經圖 型化之後。 其次，當前述矽氮化物薄膜43圖型化後，矽氣化物 薄膜4 2 C或其部份乃從暴露於矽氮化物薄膜4 3之非活 本紙張尺度边用中a B家標準（CNS)IM規格（210X297公龙) 81. 2. 20,000 198771 Λ 6 Η 6 五、發明説明（ιορ 性區域中移去因此一新的矽氧化物薄膜4 2 C乃再度形成 於非活性區域之上。新的矽氣化物薄膜42C乃藉由例如 熱氣化而準備以使具有約8至12nm之薄膜厚度。新的 矽氧化物薄膜4 2 C乃提供以消除蝕刻破壞在圖型化矽氮 化物薄膜4 3時或避免一污染在導入雜質時。 其次，前述矽氮化物薄膜43乃使用成雜質滲雜罩以 滲雜P型雜質於形成以非活性區域（亦即元件隔離絶綠薄 膜）之P·型井區域2之區域。所使用之p型雜質之範例 為BF2。此BF2乃導入形成約10〃至10〃〔 a t orn/cm^〕之雜質濃度藉由離子植入技術以約 3 ◦至50〔KeV〕之能量。BF2經由前述矽氣化物 薄膜42C導入p-型井區域2之主要面中。 經濟部+央標準局κχ工消$：：合作社印製 其次，前述矽氮化物薄膜43乃使用成一氣化阻止罩 以成長矽氣化物薄膜42C於p-型井區域2和η-型井 區域3之個別非活性區域之主要面上因此以形成元件隔離 絶綠薄膜4 (如圖17 (C)和圖18 (C)所示）。元 件隔離絶緣薄膜4乃由例如熱氣化方法（亦即基底之選擇 熱氣化方法）所形成之矽氣化物薄膜所形成，以使具有約 400至500.n m之薄膜厚度。 如在此及前述所述，界定A區域或類似之元件隔離絶 緣薄膜4之寬度尺寸，亦即，安排在記億格陣列MAY之 端部份安排以記億格MCI之另一轉移MISFET Q 12之活性區域乃相等於在記億格陣列M A Y之中間部份 之元件隔離絶綠薄膜4之相相位置之寬度尺寸因此記億格 SI. 2. 20,000 (請先閲請背而之注意事項外薄寫本頁) 本紙張尺度逍用中B國家楳毕(CNS) Ή規怙（210x297公;¢) -110 - Μ»,α ο 1

fi G AM 五、發明説明（ιορ 陣列MAY之端部份之週期性可以保持。結果，前述記億 格MCI之另一轉移MI SFET Cli22閘寬度Li可 相等於其他閘寬度。換言之，如圖9A、10A、1 1A 、12A、13A、14B和15所示之活性區域4D ( 亦即空活性區域）乃藉由形成元件隔離絶線薄膜4所形成 〇 當形成元件隔離絶緣薄膜4之熱處理步驟時，先前導 入於P·型井區域2之非活性區域之p型雜質乃延伸擴散 以形成P型通道阻止區域5。 在元件隔離絶緣薄膜4和p型通道阻止區域5形成之 後，使用成氧化咀止罩之矽氮化物薄膜43乃被移去。 《形成第一閘絶緣薄膜之步驟》 其次，矽氣化物薄膜42C乃從前述P-型并區域2 和n_型井區域3之個別活性區域之主表面中移去。藉由 移去矽氣化物薄膜42C之步驟，p-型井區域2和 型井區域3之値別活性區域之主要面乃暴露至外部。 經濟部屮央標準而β工消费合作社印製 其次，一矽氧化物薄膜乃全新的形成在P-型井區域 2和η —型井區城3之値別活性區域之主要面之上。矽氣 化物薄膜乃形成主要以避免污染在導入雜質時並移去所謂 的a白色帶〃，亦即在元件隔離絶綠薄膜4之端部份之矽 氮化物薄膜，其可被移去在移去前述矽氮化物薄膜時。矽 氣化物薄膜乃由例如熱氣化方法而形成以使具有约18至 2 ◦ nm之薄膜厚度。 81. 2. 20,000 (請先間-iA?背而之注意事項寫本頁) 本紙》尺度边用中a Η家《毕（CNS) ΤΜ規格（2丨0X297公*) -111 - 五、發明説明（lip 請 先 閲 背 而 之 注 意 事 項 堝 % 本 其次，P -型井區域2和η -型并區域3之個別活性 區域之主要面乃滲雜有一雜質用以諝整臨界電壓。所使用 之臨界電壓諏整雜質乃以一 Ρ型雜質例如BF2為範例。 BF2 乃導入一約 1 0"至 1 〔a t 〇m/cm2〕 之雜質濃度藉由使用離子植入法以約40至50 〔KeV 〕之能量。BF2乃經由前述矽氣化物薄膜導入p-型并 區域2和η ·型井區域3之個別主要面上。 經濟部屮央榀準而A工消#合作社印製 其次，矽氣化物薄膜乃從前述Ρ_型井區域2和11_ 型井區域3之個別活性區域之主要面上移去以暴露ρ -型 井區域2和η —型井區域3之個別活性區域之主要面。在 此之後，如圖17 (C)和18 (C)所示，ρ -型井區 域2和型井區域3之個別活性區域之主要面乃以閘絶 緣薄膜6形成於其上。閘絶緣薄膜6乃藉由熱氧化方法形 成以使具有一約13至15nm之薄膜厚度。閘絶緣薄膜 6乃使用成記憶格MC之趨動MISFET Q d 之値 別閘絶緣薄膜和構成一靜電擊穿避免電路之η型通道 MISFET Q n (亦即，一箝夾MISFET)和連 接於外終端和S RAM輸入级電路間之一輸出级電路。 《形成第一層閘材料之步驟》 其次，多晶矽化物薄膜（7 )乃沈積於包括前述閘絶 綠薄膜之基底之所有表面上。多晶矽化物薄膜乃形成在形 成第一層閘材料之步驟上。多晶矽化物薄膜乃形成所諝的 v滲雜聚矽化物〃其乃由CVD方法所沈積且於沈積時以 81. 2. 20,000 本紙ft足度逍用中Β Η家楳率(CNS)f4規格(210x29/公*) -112 - 經濟部屮央標準局CX工消"合作社印製 198771 五、發明説明（11)1 一雜質滲雜以降低電阻。聚矽化物薄膜乃以CVD方法沈 積使用乙硅烷（S i2He)和磷化氩（PH3 )當成其未 氣體。在本實施例之情形下，多晶矽化物薄膜乃滲雜以例 如P之一 η型雜質在一約1 02°至1 〇2i〔a t om/ cm2〕之雜質濃度。再者，多晶矽化物薄膜乃形成具有 約10◦nm之相當小厚度之薄膜在其使用成 Μ I S F E T之閘電極7或電容元件C之第一電極7之情 形下。多晶矽化物薄膜可保持形成於此上之介電薄膜（ 2 1)之絶緣擊穿電壓或下層閘絶緣薄膜（6)至一範圍 即其不會破壞操作速度在其使用Μ I S F Ε Τ之閘電極7 之情形下，因此以使上層薄且平坦。 多晶矽化物薄膜乃受制於一熱處理在其已形成在形成 在第一層閘材料之前述步驟之後。此熱處理乃在例如氮（ Ν2 )氣中完成，在700至9501C之溫度下約8至 12分鐘，以致動進入多晶矽化物薄膜並穩定薄膜品質。 其次，包括前述多晶矽化物薄膜之基底乃以一絶緣薄 膜（未標示）形成於其整個表面上。此絶綠薄膜電性的互 相隔離下層多晶矽化物薄膜和上層導電層。絶緣薄膜乃由 矽氣化物薄膜形成其乃由CVD方法所沈積使用無機硅烷 (S i Η4或S i H2C)?2)當成源極氣體和氣化氮（ N2〇)當成載蓮氣體。矽氣化物薄膜乃沈積在一約 8 0 01C之溫度下。絶緣薄膜乃形成具有一薄膜厚度約 1 30 至 1 60nmo 其次，前述絶緣薄膜和多晶矽化物薄膜乃循序的定圖 本紙》尺度遑用中βS家你準(CNS)T4規怙(2K1X297公龙) S1. 2. >0,〇〇〇 -113 - -...... 1¾ · · · (請先閱讀背而之注意事項洱艰寫木ί) 198771 五、發明説明（11? 型以形成多晶矽化物薄膜之閘電極7 (如圖1 7 (D)和 圖18 (D)所示）。此定圖型使用由照像石印術所形成

之罩，且由例如R 1 E之名向異性的蝕刻所完成。閘電極 7乃構成如同趨動MI SFET GU之閘電極7。空閘 電極7D,如圖9B、 10B、 11B和11G、 12B 和12F、 13B、 14B和16所示，乃形成於相同於 形成閘電極7之步驟。 《形成第一源極區域和汲極區域之步驟》 其次，閘電極7和形成在前者之上之絶緣薄膜在它們 的邊壁形成有邊壁間隔9。此邊壁間隔9乃藉由沈積矽氣 化物薄膜於基底之整値表面包括前述絶緣薄膜和藉由蝕刻 矽氧化物薄膜之整個表面至相當於沈積薄膜厚度之範圍而 形成。矽氣化物薄膜乃如前述一樣的沈積藉由使用CVD 方法以無機硅烷氣髏當成源極氣體使具有例如1 4 0至 1 6 0 nm之薄膜厚度。蝕刻使用如R 1 E之名向異性之 蝕刻為範例。 經濟部屮央標準局C3：工消费合作社印3i 其次，在用以形成前述邊牆間隔9之蝕刻時間時，在 不同於形成以閘.電極7和邊牆間隔9之區域中p _型井區 域2和η-型井區域3之個別活性區域之主要面乃暴露至 外界，且此暴露區域乃以矽氧化物薄膜（未檫示）而形成 。矽氣化物薄膜使用主要避免在雜質導入時之污染和避免 由雜質導入而生之破壊。矽氣化物薄膜乃由例如熱氣化方 法形成以使具有約10至30nm之薄膜厚度。 81. 2. 20,000 (請先間請背而之注意事項再塥寫本页) 本紙張尺度逍用中«家楳準（CNS)T4規格（210x297公：¢) 一 114 Λ 6 Β 6 198771 五、發明説明（11)3 (請先間讀背而之注意事項再填"本-Π0 其次，雖然未顯示，由記億格陣列MAY之轉移 Μ I S F E T Qt所形成之區域和週圍電路之η型通道 MISFET CU和Ρ型通道MISFET 所形 成之區域（除了形成有雙汲極結構之區域）乃形成有一雜 質導入軍。雜質導入罩乃形成在記億格陣列MAY中且在 由如圖8 A和8 C之單點鍵線所包圍指示為參考文字 DDD之區域之外部。雜質導入罩乃由例如照像石印術所 形成。

其次，前述雜質導入罩乃使用以滲雜η型雜質於ρ· 型井區域2之主要面部份，如圖17 (D)和18 (D) 所示，在一由記億格陣列MAY之趨動MISFET 經濟部中央標準局β工消"合作社印^ 所形成之區域中。所使用之η型雜質乃是具有低擴散 率之Ρ以形成趨動MI SFET Qrf之源極區域和汲極 區域之輕撇滲雜η型半導體區域10,其主要採用雙汲極 結構。ρ乃導入一約1 0i4至1 0i5〔a t om / cm2 〕之雜質濃度藉由離子植入技術以約30至40〔KeV 〕之能量。在導入P之時，不只前述雜質導入罩（DDD )且閘電極7和形成在前者邊牆之邊牆間隔9皆使用當成 雜質導入罩。 . 前述的雜質導入罩乃被移去在P之導入之後。 其次，前述η型雜質ρ乃延伸和擴散以形成輕徹滲雜 η型半導體區域10,如圖17 (D)和18 (D)所示 。η型半導體區域10使用邊牆間隔9當成雜質導入罩因 此至通道形成區域之擴散量乃由在以趨動Μ I S F Ε Τ 本紙張尺度逍用+ β國家«毕(CNS)T4規t»(210x297公*) 81. 2. 20,000 -115 - 1 eG An 五、發明説明（ll)t 所形成之區域之邊臃間隔9所決定^換言之，η型半 導體區域10可降低至通道形成區域之擴散量至一相當於 邊牆間隔9之薄膜厚度之範圍，當與閘電極7使用為雜質 導入軍之情形比較下。至通道形成區域擴散量之減少可增 加趨動MI SFET 之有效閘長度尺寸（亦即通道 長度尺寸）因此以避免趨動MI SFET 之短通道 效果。 《形成第二閘絶緣薄膜之步驟》 經濟部中央櫺準^cs:工消费合作社印製 其次，在以記憶格陣列MAY之轉移MI SFET CU和週圍電路之η型通道MI SFET CU和p型通 道MI SFET GU所形成之個別區域中，p -型井區 域2和型井區域3之個別活性區域之主要面乃滲雜以 臨界電壓調整雜質。所使用之臨界電壓調整雜質乃以例如 BF2之？型雜質為範例。此^厂2導入成為約1 022至 1 0〃〔a t om/cm2〕之雜質濃度藉由離子植入方 法以約40至60 〔KeV〕之能量。BF2乃導入p-型井區域2和型井區域3之個別主要面經由形成在活 性區域之主要面#之矽氧化物薄膜。 其次，在以記億格陣列MAY之轉移MI SFET 和週圍電路之η型通道MI SFET GU和p型通 道MI SFET Qp所形成之個別區域中，矽氧化物薄 膜乃從P -型井區域2和型井區域3之値別活性區域 之主要面移去以暴露主要面至外界。 81. 2. 20,000 (請先閲讀背而之注意事項#填寫本ί) i 本紙ft尺度边用中《困家«準(CHS) T4規格(2丨0><297公*) -116 經濟部屮央標準局貝工消#合作杜印製 五、發明説明（1垆 其次，p-型井區域2和η-型井區域3之値別活性 區域之暴露之主要面乃由閘絶緣薄膜12所形成。閘絶綠 薄膜12乃由熱氣化方法所形成以使具有約13至 14nm之薄膜厚度。閘绝線薄膜12乃使用成記億格 me之轉移MI SFET 之値別閘絶緣薄膜和週圍 電路之η型通道MI SFET CU和ρ型通道 Μ I S F E T Q ρ 〇 《形成第二層閘材料之步驟》 其次，多晶矽化物薄膜13Α (亦即電極層之三層結 構之下面一個）乃沈積在基底之所有表面包括前述之閘絶 綠薄膜1 2。多晶矽化物薄膜1 3Α乃形成在形成第二層 閘材料之步驟中。多晶矽化物薄膜13Α乃如同前述閘電 極7之多晶矽化物薄膜所沈積藉由CVD方法使用 S i 2Hff和ΡΗ3當成源極氣體。在本實施例之情形中， 多晶矽化物薄膜1 3Α乃滲雜以ρ在約2Χ 1 〇2°〔 a t om/cm2〕之雜質濃度以改善下層閘絶緣薄膜 13A之擊穿電壓之觀點而言。再者，多晶矽化物薄膜 1 3A乃形成具声約3 0至5 0 nm之小薄膜厚度以使上 層平坦之觀點。 其次，在記億格陣列MAY之記億格MC之趨動 MI SFET Qd之源極區域（10)之上且界於源極 區域和參考電壓線（V s *和1 3 )之間之連接區域上，多 晶矽化物薄膜1 3 A和下層閘絶緣薄膜1 2乃個別的移去 本紙張尺度逍用中》國家楳毕（CNS)f4規怙（210x297公;¢) S1 2 9〇 〇〇〇 -117 - ’ ......................... (請先閲讀背而之注意事項孙蜞寫木ί) Λ β η 6 五、發明説明（1玥 且循序的形成連接孔1 4。這些連接孔1 4乃由例如 RIΕ之各向異性之蝕刻所形成，使用由照像石印術所形 成之罩。連接孔14連接趨動MI SFET CU之源極 區域和參考電壓線（13)。在清潔閘絶緣薄膜12已經 完成後，多晶矽化物薄膜1 3 Α乃直接形成在閘絶線薄膜 12上，且連接孔14乃於後形成。結果，用於形成連接 孔14之罩將不會直接與閘絶緣薄膜12之表面接觸。簡 言之，形成連接孔之連接器乃可免於閘絶緣薄膜12之污 染，其亦可能基於罩之形成和分離，因此，閘絶綠薄膜 12之擊穿電壓乃不會降低。 其次，包括前述多晶矽化物薄膜13A之基底乃循序 的在其全部表面上形成多晶矽化物薄膜13B和耐火金屬 矽化物薄膜1 3C。金屬矽化物薄膜1 3B乃形成在形成 第二層閘材料之步驟上。如同前述閘電掻7之多晶矽化物 薄膜，多晶矽化物薄膜13B乃以CVD方法沈積使用 S i 和PHa當成源極氣體。在本實施例之情形中， 經濟部+央標準而貝工消伢合作社印製 多晶矽化物薄膜13Β乃當成參考電壓線（13)直接的 與源極區域（10)之表面直接的連接因此其乃滲雜以Ρ 在一約4Χ 1 0.2°〔a t om/cm2〕之雜質濃度以改 善在連接時接觭電阻之觀點。換言之，中間多晶矽化物薄 膜13B乃滲雜P以一較高的雜質濃度在與P導入下層多 晶矽化物薄膜1 3 A之濃度相比較時。再者，多晶矽化物 薄膜13B乃形成具有一約30至50nm之小薄膜厚度 以使上層平坦之觀點。前述耐火金屬矽化物13C乃形成 S1. 2. 20,000

ih 先 閲 讀 背 而 之 注 意 事 項 再 % 木 I 本紙it尺度逍用中Η Η家榣準（CNS) T4規怙（210X297公;《:) 118 - Λ β Η 6 五、發明説明（11J7 在形成第二層閘材料之步驟上。耐火金屬矽化物薄膜 1 3C具有其部份與趨動mi SFET 之源極區域 連接經由連接孔〃和中間多晶矽化物薄膜1 3 B。耐火金 屬矽化物薄膜1 3C乃由SWi 2所形成，而WS i 2乃 以CVD方法或噴出法沈積而成。由於耐火金屬矽化物薄 膜13C具有比多晶矽化物薄膜13A和13B較低之特 殊電阻，其乃形成具有一相當小的薄膜厚度約8 ◦至 1 0 0 nm以便壓抑上層步階形狀之成長。 其次，包括前述耐火金屬矽化物薄膜13C之基底乃 以絶綠薄膜1 5形成於其全部表面。絶緣薄膜乃形成具有 例如約2 ◦◦至300nm之薄膜厚度。絶緣薄膜1 5乃 由矽氣化物薄膜所形成，此矽氧化物薄膜乃由CVD方法 所沈積使用有機硅烷（Si — （OC2H5) 4)當成源極 氣體在高溫下（例如約700至850Ό)且在一低壓下 (例 ΐϊΐ 約 1. OTorr)。 其次，前述的絶緣薄膜15,耐火金屬矽化物薄膜 13C,多晶矽化物薄膜13B和多晶矽化物薄膜13A 乃個別的定圖型以形成具有由多晶矽化物薄膜1 3 A和 13B和耐火金p矽化物薄膜13C而構成之叠合結構之 閘電極1 3。閘電極1 3乃使用成記憶格M C之轉移 MI SFET 之値別閘電極和週圍電路之η型通道 轉移MI SFET CU和ρ型通道轉移MI SFET Qp。在相同於形成閘電極1 3之步驟中，再者，文字線 (WL)和參考電壓線（Vss) 13乃形成（如圖17 ( 本紙张尺度遑用中國Η家楳準(CNS) T4規彷（210X297公；《:) (請先閲讀背而之注意事項#璘窍木- 穿- 經濟部屮央橾準沁貝工消tv合作社印製 61. 2. 20,000 -119 - 198771 五、發明説明（11)8 E)和18 (E)所示）。前述定圖型之完成乃藉由例如 RIE之名向異性蝕刻使用照像石印術所形成之罩。再者 ,在形成閘電極13之步驟上，空文字線1 3D 1和空參 考電壓線13D2乃形成，如圖9C、 10B、 11B和 11G、 12B和12F、 13B、 14B和15所示。 《形成第二源極區域和汲極區域之步驟》 其次，在以記億格陣列MAY之記憶格MC之轉移 MISFET GU和趨動MISFET 和週圍電 經濟部中央標準而KX工消ίν·合作社印製 路之η型通道MISFET GU所形成之區域中，ρ_ 型井區域2之活性區域具有其主表面滲雜以η型雜質。η 型雜質乃導入以形成輕撤的滲雜η型半導體區域（17) 其具有L D D結構且以具有較A S更溫和的雜質濃度梯度 之P為範例以便減弱在汲極區域附近電場之強度。P乃導 入一約1 0i3〔a t om/cm2〕之雜質濃度藉由使用 離子植入技術以約40至60〔KeV〕之能量。p乃自 動對齊的導入個別閘電極1 3和7藉由使用閘電極1 3當 成雜質導入罩在由記億格MC之轉移MISFET Q £ 和η型通道Μ I .S F E T GU所形成之値別區域和藉由 使用閘電極7當成雜質導入罩在以趨動Μ I S F Ε Τ 所形成之區域中。 在此之後，一熱處理乃完成以延伸和擴散P因此以形 成輕微的滲雜η型半導體區域17 (如圖17 (E)和 18 (Ε)所示）。熱處理乃完成在氬（Ar)中在約 81. 2. 20,000 (請先閲請背而之注意事項外堪寫本Ϊ) 本紙張尺度遑用中《國家«準(CHS)T4規格(210x297公*) -120 - 198771___ 五、發明説明（1圯 90 ◦至1 0〇〇Ό之高溫下約1 5至25分鐘。基於此 熱處理，前述η型半導體區域17具有一擴散量之增加至 轉移MISFET 〇£和11型通道MISFET Q « 之個別通道形成區域因此此其乃適於重量在閘電極13之 上在製造過完成之後。 其次，在以週圍電路之Ρ型通道MI SFET Q ρ 所形成之區域中，雖然未顯示，型井區域3之活性區 域具有其主表面含有Ρ型雜質。此Ρ型雜質乃導入以形成 輕微的滲雜Ρ型半導體區域其具有LDD結構。所使用之 Ρ型雜質乃以BF2為範例。BF2乃導入一約10〃至 1 0〃〔a t om/cm2〕之雜質濃度藉由使用離子植 入技術以約40 〔KeV〕之能量。BF2乃導入在與閘 電極13自動對齊下藉由使用閘電極13當成雜質導入罩 。P型雜質之導入形成P型通道MI SFET QP之 LDD結構之輕微滲雜ρ型半導體區域。由於P型雜質具 有較η型雜質高之擴散率，P型半導體區域可以足夠的重 叠在閘電極13之上而無任何的熱處理。 經濟部屮央標準而β工消"合作社印级 (請先閲讀背而之注意事項#填寫木丨) 其次，前述閘電極1 3和絶緣薄膜1 5具有其個別邊 牆以邊牆間隔1β而形成。邊牆間隔16乃藉由沈積矽氣 化物薄膜在基底之整値表面上包括絶線薄膜1 5 d和藉由 蝕刻矽氣化物薄膜之整値表面至相關於沈積薄膜厚度之範 圍而形成。矽氧化物薄膜乃如前所述的沈積藉由CVD方 法使用無法硅烷氣體當成源極氣體以使具有例如2 5 0至 300nm之薄膜厚度。蝕刻使用例如R I E各向異性之 本紙诋尺度边用中BS家«準(CNS)T4規格（210X297公*) 81. 2. 20,000 -121 - Λ 6 η 6 198771 五、發明説明（1^0 蝕刻。 (請先閲請背而之注意事項#填寫本頁) 其次，在用以形成邊牆16之蝕刻時間時，不同於形 成有閘電極1 3和邊牆間隔1 6之區域之ρ -型井區域2 和η_型井區域3之個別活性區域具有它們的主表面暴露 至外界，且其暴露區域乃以矽氣化物薄膜（未標示）形成 。矽氧化物薄膜主要使用以避免活性區域之主要面免於破 壞基於雜質的導入。矽氣化物薄膜乃由例如爇氧化方法所 形成以使具有約1 0至2 0 nm之厚度。 其次，在以記億格陣列M A Y之記億格M C之轉移 MISFET GU和趨動MISFET 和週圍電 經濟部中央標準而CX工消贤合作社印製 路之η型通道MISFET所形成之區域中，型井區 域2之活性區域之主要面乃滲雜以η型雜質。所使用之η 型雜質乃由具有比Ρ低之擴散率之A s為範例以使Ρ η接 面較淺之觀點。As導入一約1 0〃至1 0〃〔a t om /cm2〕之雜質濃度藉由使用離子植入技術以3 0至 50〔KeV〕之能量。此As乃導入與閘電極7和12 以及邊牆間隔9和16自動對齊藉由使用它們當成雜質導 入罩。 在此之後，.一熱處理乃完成以延伸和擴散前述η型雜 質因此形成高滲雜型半導體區域1 1和18。熱處理 乃完成例如在氮氣中，在約800至900Ϊ：下約15至 20分鐘。前述型半導體區域1 1和18乃値別的使 用當成源極區域和汲極區域如圖17 (Ε)和18 (Ε) 所示，形成η +型半導體區域1 1之步驟完成採用記億格 S1. 2. 20,000 本紙張尺度遑用中國Η家楳毕（CNS) Τ4規格（210X297公龙） -122 -

Λ 6 II G 198771 五、發明説明（1¾ (請先閲讀背而之注意事項典填寫本頁) MC之DDD結構之趨動MISFET Qrf.且形成n + 型半導體區域18之步驟乃完成採用DDD結構之轉移 MISFET 。再者，形成η*型半導體區域18 之步驟完成採用LDD結構之週圍電路之η型通道 MISFET。如圖17 (Ε)和18 (Ε)所示，另一 方面，前述η —型半導體區域1 1和18之形成完成了由 η*型半導體區域1 1和18所形成之保護環區域Ν — GR其安排在η-型井區域3之週圍區域。 《形成第三層閘材料之步驟》 其次，基底乃被蝕刻於其全部表面主要用以移去形成 在記億格陣列MAY之記億格MC之趨動MISFET 之閘電極7之上之絶緣薄膜。此絶緣薄膜之移去乃藉 由使用如同蝕刻罩絶緣薄膜和形成在前述閘電極13,文 字線13和參考電壓線13之上之邊牆間隔16 (移去由 經濟部中央標準而β工消ftv合作社印製 罩所界定之區域）。換言之，個別的存在閘電極13,文 字線13和參考電壓線13之下之絶緣薄膜乃被留下。絶 線薄膜之移去乃完成以對記億格MC之電容元件C之第一 電極7暴露趨動.MISFET 卩</之閘電極7之表面。 在閘電極7之上之絶緣薄膜，亦即第一電極7乃由矽氣化 物薄膜所製成，如前面所述，且在閘電極13等之上之絶 緣薄膜1 5和邊牆間隔1 6乃由矽氧化物薄膜所製成，如 前所述，因此在蝕刻率上之差異無法保持。但是，由於绝 緣薄膜15和邊牆間隔16乃較厚，只有在第一電極7之 81. 2. 20,000 本紙张尺度遑用中β困家標準（CNS) T4規格（210X297公;it) 123 1987^1 五、發明説明（1含2 上之绝緣薄膜可被移除而留下絶綠薄膜15和邊牆間隔 16。 其次，包括前述閘電極7之暴露表面之基底之整値表 面，亦即，第一電極7乃以絶緣薄膜形成。絶線薄膜主要 使用當成記億格MC之電容元件C之介電薄膜2 1。絶緣 薄膜21乃由矽氣化物薄膜所製成其乃由CVD方法沈積 使用例如無機硅烷當成源極氣體。電容元件C之第一電極 7乃以CVD方法沈積使扨S i 2Ηβ為源極氣體且可使其 表面平坦，因此絶線薄膜21可使其擊穿電壓改善以使其 薄膜厚度降低。再者，絶緣薄膜21由單層矽化物薄膜所 製成因此其可形成例如約4 ◦至5 0 nm之較薄薄膜。 經濟部屮央標準局E3：工消伢合作杜印製 其次，前述絶線薄膜2 1和下層絶綠薄膜乃從一半導 體區域（18)和其他記億格MC之轉移MISFET 之其他半導體區域（18)中移出以形成連接孔22 (如圖17 (F))所示）。形成在轉移MISFET 之一半導體區域之上之連接孔2 2乃形成以連接一半 導體區域，趨動MI SFET CU之汲極區域，閘電極 7和電容元件C之第二記億柵網（2 3)。形成在轉移 MISFET 之另一半導體區域之上之連接孔22 乃形成以連接另一半導體區域和中間導電層（23)。形 成在後者絶緣薄膜之連接孔2 2具有一大的開口尺寸在閘 電極1 3上在與形成在轉移MI SFET CK之閘電極 1 3之側壁上之邊牖間隔1 6比較時。換言之，邊牆間隔 1 6之表面乃暴露至形成在絶綠薄膜2 1中之連接孔2 2 81. 2. 20,000 本紙張尺度逍用中國國家標準(CNS)T4規怙(210x297公；¢) 124 - Λ fi Η 6 1987^1 五、發明説明（1於 (請先閱請背而之注意事項#填寫|-丨) 之内部，且在另一半導體區域（18)上之連接孔22之 實質開口尺寸乃由邊牆間隔16所調整。因此，在閘電極 1 3上連接孔2 2之實質開啓位置乃與閘電極1 3自動對 齊的安排因為邊牆間隔16乃與閘電極13自動對齊的形 成。 其次，多晶矽化物薄膜23乃沈積在包括用於前述介 電薄膜之絶緣薄膜2 1之基底之整個表面。多晶矽化物薄 膜23乃形成在第三層閘材料之步驟中。多晶矽化物薄膜 23乃平行的連接於轉移MI SFET CU之半導體區 域，趨動MI SFET GU之汲極區域和閘電極7經由 前述連接孔2 2。多晶矽化物薄膜2 3使用為負載 MI SFET CU之閘電極（23),電容元件C之第 二電極（23),導電層（23)和中間導電層（23) 經濟部中央榀準局ts：工消#合作杜印^ 。由於多晶矽化物23乃使用為負載MI SFET Q P 之閘電極（23)和電容元件C之第二電極（23),其 乃如前面所述相同之沈積（進入滲雜聚矽化物）藉由 CVD方法使用S i sHe和PH3當成源極氣體。多晶矽 化物薄膜2 3乃形成以使具有例如6 0至8 0 nm小之薄 膜厚度以便壓抑上步階形狀之成長且乃滲雜P在約1 02° 至1 02i〔a t om/cm2〕之雜質濃度。 在此之後，一熱處理乃完成以致動P導入多晶矽化物 薄膜2 3。此熱處理乃完成在氮氣中在7 0 0至9 0 0 °C 之高溫下約2 0分鐘。 其次，其述多晶矽化物薄膜23乃定圖形以形成負載 本帙張尺度遑用中明B家楳毕(CNS>T4規格(210X297公ft) 81. 2. 20,000 -125 - Λ fi U 6 五、發明説明（1私 MI SFET CU之閘電極23,電容元件C之第二電 極23,導電層23和中間導電層23。多晶矽化物薄膜 2 3之定圖形乃完成藉由使用例如照像石印術所形成之罩 和藉由例如RIE之名向異性之蝕刻。 形成前述第二電極2 3之步驟完成了電容元件C其中 第一電極7,介電薄膜21和第二電極23乃循序的疊合 《形成第三源極區域和汲極區域之步驟》 經濟部中央楛準局CX工消你合作社印製 其次，在以P型通道MI SFET CU之週圍電路 所形成之區域中，雖然未顯示，η-型井區域3之活性區 域之主要面乃滲雜以Ρ型、雜質。所使用之Ρ型雜質乃以 BF2為範例。BF2乃導入約1 0i5至1 0/6〔 a t om/cm2〕之雜質濃度藉由使用離子植入技術以 約50至70〔KeV〕之能量。此BF2乃自動對齊的 導入閘電極13和邊牆間隔16藉由使用它們當成雜質導 入罩。藉由導入p型雜質，高滲入P*型半導體區域40 乃形成以完成採用L D D結構之週圍電路之p型通道 MISFfiT Rp。再者，ρ*型半導體區域40亦形 成在環繞記億格陣列MAY且在ρ-型井區域2之週圍區 域之主要面上因此其形成保護環區域Ρ—GR (如圖18 (F )所示）。 其次，負載MI SFET 之閘電極23,電容 元件C之第二電極23,導電層23和中間導電層23具 81. 2. 20,000 (請先閱讀背而之注意事項#填寫本頁) 本紙张尺度逍用中SH家楳iMCNS)«P4規格（210x297公龙） -126

Λ 6 Π G 198771 五、發明説明（1¾ 有它們値別的邊牆形成有（未標示）邊牆間隔（如圖17 (F)和18 (F)所示）。這些邊猫間隔乃形成以阻礙 閘電極2 3和第二電極2 3之邊牆之陡峭步階形狀因此可 使上層平坦（亦即使包括負載MI SFET GU之通道 形成區域2 6 N之第四層閘材料平坦）。邊牆間隔乃藉由 沈積矽氣化物薄膜於基底之整個表面包括閘電極2 3之上 層和藉由例如RIE之各向異性之蝕刻至相當於沈積薄膜 厚度之範圍而形成。邊牆間隔之矽氣化物薄膜乃使用 CVD方法沈積以無機硅烷為源極氣體以使具有例如約 8 0至1 2 ◦ n m之薄膜厚度。 《形成第三閘絶緣薄膜之步驟》 其次，包括前述閘電極23之上部份，第二電極23 ,導電層23和中間導電層23之基底乃以絶緣薄膜24 形成於其整表面。絶線薄膜24使用以電性的隔離例如下 層閘電極2 3和上導電層（2 6)之導電層和例如負載 MI SFET Qp之閘絶緣薄膜24。如同前述電容元 件C之介電薄膜2 1，絶緣薄膜24乃由矽氧化物薄膜所 形成其乃以CV.D方法沈積使用無機硅烷為源極氣體。絶 線薄膜24形成以具有約5 0至7 0 nm之薄膜厚度以保 持負載MI SFET 之擊穿電壓和導電待性（亦即 Ο N持性）。 《形成第四層閘材料之步驟》 本紙張尺度边用中國國家«华(CNS)T4規怙（2丨〇父297公《：) 81 2 20 000 -127 - , .............. ........ · · ♦ · ^ (請先閲請背而之注意事項朴填寫本卩) 經濟部屮央梂準而貝工消费合作社印製

A 6 Π G 198771 五、發明説明（1¾ 其次，在記億格陣列MAY之記億格MC之導電層 2 3之上，前述絶綠薄膜24乃形成有連接孔2 5。這些 連接孔2 5乃形成以連接下導電層2 3和上導電層2 6 , (亦即，事實上為負載MI SFET CU之η型通道形 成區域2 6 Ν )。 其次，包括前述絶緣薄膜24之基底以多晶矽化物薄 膜形成於其整表面。此多晶矽化物薄膜乃形成在形成第四 層閘材料之步驟上。此多晶矽化物薄膜形成負載 MISFET CU之η型通道形成區域（26Ν),源 極區域（26Ρ)和供應電壓線（Vce: 26Ρ)。不同 於前述多晶矽化物薄膜（7. 13A、13B和23), 此多晶矽化物薄膜乃由所諝的'無滲雜聚矽化物"所製成 其乃以CVD方法沈積S i 2H6為源極氣體。此多晶矽化 物薄膜乃形成以具有例如3 0至5 0 nm小之薄膜厚度。 簡言之，多晶矽化物薄膜乃製成較厚而可使結晶粒不會影 饗薄膜厚度之均勻性，且製成較薄以使負載Μ I S F E T Qp之漏電流可降低。 《形成第四源極.區域和汲極區域之步驟》 其次，前述多晶矽化物薄膜（2 6 )乃以絶緣薄膜形 成於其上，雖然未顯示。此絶緣薄膜乃形成以避免雜質導 入時之污染和阻礙表面之破壊。絶緣薄膜乃由以熱氣化方 法所形成之矽氣化物薄膜形成以使具有約4至6 nm小之 薄膜厚度。 本紙張尺度逍用中國Η家榣準(CNS)TM規格（210X297公;《:) 81. 2. 20,000 -128 - ...............1¾ ·*3**·· # (請先閲讀背而之注总事項#蜞寫冰-- 經濟部屮央榀準扃CX工消伢合作社印製 Λ 6 η 6 1987^1 五、發明説明（i分 其次，前述多晶矽化物薄膜乃以一臨界電壓諝整雜質 (請先閱讀背而之注意事項#填寫本一- 滲雜於其整表面。所使用之臨界電壓調整雜質乃以如p之

η型雜質為範例。p乃導入以轉變負載Μ I S F E T

Qp之臨界電壓為一加強型。此加強型臨界電壓之獲得乃 在一約1 0〃至1 0〃〔a t om/cm2〕之雜質濃度 下。結果，P乃導入一約10〃至10〃〔atom/ cm2〕之雜質濃度藉由使用離子植入技術以約2 0至 40〔KeV〕之能量。在導入多晶矽化物薄膜之p之雜 質濃度超過10/8〔atom/cm2〕之情形下時，多 晶矽化物薄膜具有其臨界電壓上升（在其絶對值）因此其

作用如同一高電阻元件。換言之，負載MI SFET 可饋以一電壓，其如同供應電壓一 Vcc—樣高在一相 關於η型通道形成區域（26Ν)之漏電流之電流中， 至記億格MC之資訊閂鎖點區域當其乃是不導電的（或 OFF)因此資訊閂鎖特性乃降低。再者，如果被導入多 晶矽化物薄膜之P之雜質濃度乃進一步增加以提升臨界電 壓時，漏電流將會增加。在漏電流上之增加阻礙了電源耗 經濟部中央梂準^β工消"合作杜印製 損之降低。導入前述臨界電壓調整雜質之步驟形成η型通 道形成區域26JM (如圖17 (F)和18 (F)所示） Ο 其次，在以記憶格陣列MAY之記億格MC之負載 MI SFET GU之源極區域（26P)和供應電壓線 (V cc ： 2 6 P )所形成之區域中，前述多晶矽化物薄膜 (26)乃滲雜以一 P型雜質。p型雜質使用BF2為範 本紙Λ尺度边Λ中《 «家標毕（CNS)>F4規格（210x297公;¢) 81. 2. 20,000 -129 - 198771 經濟部屮央榀準局K3C工消贽合作社印製 五、發明説明（its 例且導入一如圖7所8 B所示由單點鐽線所包圍以參考數 字26P所指示之區域。BF2乃導入一約10〃至 1 〔a t 〇m/Cm2〕之雜質濃度藉由使用離子植 入技術以約20至40〔KeV〕之能量。在導入p型雜 質時，由照像石印術所形成之罩乃被使用。 其次，如圖17 (F)和18 (F)所示，前述多晶 矽化物薄膜乃定圖型以形成η型通道形成區域26N，源 極區域2 6 Ρ和供應電壓線2 6 Ρ。此多晶矽化物薄膜之 圖型乃由例如RIΕ之各向異性蝕刻而完成使用例如由照 像石印術所形成之罩。如果前述η型通道形成區域26Ν 和源極區域26Ρ乃形成，記億格MC之負載 MISFET GU乃完成。再者，負載MISFET Qp之完成完成了記億格MC。 《形成第一層金羼接線之步驟》 其次，包括前述記億格MC之基底乃以中間層絶緣薄 膜27形成在其整表面上。中間層絶綠薄膜27乃由兩層 叠合結構所構成其中矽氧化物薄膜2 7A和B P S G薄膜 2 7 B乃循序的聲合。 下矽氣化物薄膜2 7A乃形成以避免包含在上 B P S G薄膜2 7 B之B和P遣漏至個別下層。矽氧化物 薄膜2 7A乃以CVD方法沈積使用例如 Si (OC2H5) 4為源極氣體在高溫下（例如60 ◦至 800°C)和一低壓下（例如1. OTorr)。砂氣化

(請先閲請背而之注意事項#填寫V 装- 本紙》尺度逍用中BB家桴準(CNS)T4規tM2U)x29/公*) 81. 2. 20,000 -130 - 198771 五、發明説明（让9 物薄膜27A乃形成以具有例如約140至160nm之 薄膜厚度。 上B P S G薄膜2 7 B乃形成以平坦上步階形狀並抑 制上步階形狀之成長。BPSG薄膜27B主要藉由 CVD方法沈積使用無機硅烷（例如S i H4 )為源極氣 體。BPSG薄膜27B乃沈積成280至320nm之 薄膜厚度且於後送至一玻璃流以使其表面平坦。玻璃流乃 完成在例如氮氣下，在800至900t：之高溫下約10 分鐘。 經濟部屮央榀準局貝工消费合作社印製 (請先閲請背而之注意事項#堝寫」/- 其次，前述中間層絶緣薄膜27乃形成有連接孔28 。連接孔28乃形成在中間導電層23之上而此中間導電 層23乃形成在記億格MC之轉移MI SFET CU之 另一半導體匾域（18)(如圖17 (F)所示）。再者 ,連接孔2 8亦形成在記億格陣列MAY之週圍i域，亦 即，在保護環區域P — GR之p*型半導體區域40和保 護環區域N — G R之η *型半導醱區域1 1和1 8。連接 孔28乃由例如RIΕ之名向異性之蝕刻而形成由照像石 印術所形成之罩。 其次，包括前述中間層絶緣薄膜27之基底乃以耐火 金屬薄膜29形成於其整個表面。此耐火金屬薄膜29乃 形成在形成第一層金屬接線之步驟。此耐火金屬薄膜29 乃以W薄膜製成其乃以例如噴出方法以沈積。W薄膜具有 良好的步階有效範圍在步階部份，在其以CVD方法沈積 之情形下，且亦於留在中間層絶緣薄膜2 7之表面。由噴 本紙51尺度逍用中《Η家《準(CNS)«F4規格(210x297公*) 81 2 20 0〇〇 -131 - , Λ 6 Η 6 198771 五、發明説明（ΐΒο (請先閲讀背而之注意事項再填窍V- 出方法所沈積之W薄膜乃是有益的在的附著性上在中間層 絶緣薄膜2 7之表面但是卻是不佳的於其步階有效範圍是 不良的且在於内部應力將會增加如果薄膜厚度較大時。因 此，在本實施例之SRAM中，W薄膜之高附著力之優點 乃利用以使在W薄膜下層之中間層絶緣薄膜2 7之表面平 坦（而使用BPSG薄膜27B以完成玻璃流）因而相似 於步階有效範圍，且W薄膜乃是薄的以配合内部應力。W 薄膜乃形成以使具有約2 8 0至3 2 0 nm之薄膜如同金 屬接線。 經濟部中央樣準而β工消"合作社印製 其次，耐火金屬薄膜29乃定圖型以形成主文字線（ MWL) 29,副文宇線（SWL) 29和中間導電層 29在記億格陣列MAY中（如圖17 (G)所示）。前 述中間導電層2 9乃部份的與下層中間導電層2 3連接經 由連接孔28。中間導電層2 3乃與記億格MC之轉移 MISFET GU之另一半導體區域（18)連接。另 一方面，在不同於記億格陣列MAY之區域中，在保護環 區域P — GR之p*型半導體區域40之上，耐火金屬薄 膜2 9乃形成如同參考電壓線（Vss) 2 9。在保護環區 域N-GR之η/型半導體區域11和18之上，耐火金 屬薄膜29乃形成如同參考電壓線29。耐火金 屬薄膜2 9之定圖形乃藉由各向異性之蝕刻而完成使用例 如以照像石印術所形成之罩。 《形成第二層金屬接線之步驟》 本紙張尺度逍用中Η B家榀準（CNS)T4規怙（210X297公) 81. 2. 20,000 -132 - 4 G 6 ΛΒ 經濟部屮央標準局®:工消<v-合作社印5i 五、發明説明（lM 其次，包含前述主文字線29,副文字線29和中間 導電層2 9之基底乃以中間靥絶線薄膜3 0形成於其整値 表面。此中間層絶綠薄膜30乃形成三層疊合結構，其中 矽氧化物薄膜3 0A、矽氧化物薄膜3 0 B和矽氧化物薄 膜3 0 C乃循序的叠合。 下矽氣化物薄膜3 0A乃以霄漿CVD方法沈積使用 四乙氣硅烷（亦即TE0S:Si (〇C2H5)4)氣體 當成源極氣體。矽氣化物薄膜30A可以均勻的薄膜厚度 形成平坦部份和步階部份。例如，在界於主文字線29和 副文字線2 9間之凹陷（亦即相關於最小接線間隙）乃被 埋入以使其表面平坦之情形下，所諝的洞穴無法形成由於 上懸之形狀乃堅固的形成。矽氣化物薄膜30A乃形成以 使具有最小接線間隙之一半或更多之薄膜厚度，亦即 4 0 0至6 0 0 n m之填補最小接線間隙之觀點因此使表 面平坦。 中間層或矽氣化物薄膜3 0 B乃應用於約2 0 0至 300Γ1Π1之薄膜厚度藉由使用自轉停止玻璃方法（Spin-off glass method) 且受到於烘烤處理因此其乃蝕刻於 其整表面上。矽.氣化物薄膜30 B主要形成以使中間層絶 緣薄膜30之表面平坦。整表面之蝕刻乃完成在矽氣化物 薄膜30B並非留在界於下導電層（29)和上導電層（ 33)之間之連接孔部份（亦卽連接孔3 1)而在其步階 部份之情形下。 上矽氣化物薄膜3 0 C乃如下矽氧化物薄膜3 0A同 (請先閲請背而之注意事項#¾:寫」 綿. 本紙ft尺度边用中國國家楳毕(CNS) T4規怙（210X297公¢) 81. 2. 20,000 -133 - 198771 Λ β It 6 經濟部中央樣準局EX工消t合作社印製 五、發明説明（ώ2 樣的沈積藉由C V D方法使用乙氣硅烷構成源極氣體。砂 氧化物薄膜30C乃形成具有例如約300至500nm 之薄膜厚度。矽氣化物薄膜3 0C主要形成以保持需要用 以隔離絶緣界於上和下接線層之薄膜厚度當成中間層絶綠 薄膜3 0且用以覆蓋中間矽氣化物薄膜3 0 B因避免中間 矽氣化物薄膜3◦B之薄膜品質之降低。 其次，前述中間絶緣薄膜30乃形成有連接孔3 1。 連接孔31乃由例如RIE之各向異性之蝕刻而形成使用 例如由照像石印術所形成之罩。 其次，如圖17 (G)和18 (G)所示，在記億格 陣列MAY中，前述中間層絶緣薄膜30乃以互補資料線 (DL) 33形成於其上。再者，在記億格陣列MAY之 週圍區域中，保護環區域P - GR之p +型半導體區域 40乃以參考電壓線（Vss) 33形成於其上，和保護環 區域N-GR之η*型半導體區域1 1和1 8乃以供應電 壓線（V 〃）3 3形成於其上。 前述互補資料線3 3 (和接線3 3)乃形成在形成第 二靥金羼接線之步驟中。互補資料線33乃與下層中間導 電層2 9連接經肉連接孔3 1。互補資料線3 3乃形成三 層叠合結構，其中下金屬薄膜33A,中間鋁合金薄膜 33B和上金屬薄膜33C乃循序的叠合。下金屬薄膜 3 3A乃以T i W形成以噴出方法沈而成以使具有約3 0 至50nm之薄膜厚度。下金屬薄膜33A只當成遮斷金 屬薄膜且可形成諸如T i N之不同於T i W薄膜之薄膜。

(請先閲讀背而之注意事項孙填寫J 裝- 訂- 線. 本紙張尺度遑用中B B冢«準（CNS)肀4規格（210x297公龙） 81. 2. 20,000 -134 - 五、發明説明（Ii3 中間鋁合金薄膜3 3 B乃由鋁製成，其乃以噴出法沈積並 包含至少Cu或S i加入於此，以具有約700至 900nm之薄膜厚度。上金屬薄膜33C乃以T iW製 成以例如噴出法沈積以使具有約150至25〇nm之薄 膜厚度。上金屬薄膜33C乃形成以避免繞射現象（亦即 藉由降低光反射率避免繞射效果）在定圖型中間鋁合金薄 膜33B時且避免鋁坡鎖定（aluminum hill lock)。 《形成最終鈍化薄膜之步驟》 其次，如圖6、 15和圖16所示，包括前述互補資 料線3 3之基底乃以最終鈍化薄膜34形成於其整値表面 上。最终鈍化薄膜34乃由三層叠合結構所構成，其中矽 氣化物薄膜，矽氮化物和樹脂薄膜乃循序的叠合，雖然未 顯示出詳細的結構。 經濟部屮央標準局CX工消赀合作社印製 (請先W讀背而之注意事項再填寫-To 下矽氣化物薄膜乃進一步由三層叠合結構所形成其乃 相似於中間層絶緣薄膜3 0。特別而言，下矽氣化物薄膜 乃由循序的疊合使用四乙氣硅烷當成源極氣體之電漿 CVD方法而沈積之矽氣化物薄膜，在應用蝕刻後只留在 步階部份之矽氣化物薄膜，和使用四乙氣硅烷當成源極氣 體之電漿CVD方法所沈積之矽氧化物薄膜而形成。下矽 氣化物薄膜之上和下矽氣化物薄膜乃在互補資料線3 3之 鋁合金薄膜33B完成之後完成，且使用前述CVD方法 藉此其可在例如約4 0 Ot)之低溫下形成。在此下矽氣化 物薄膜中：下矽氧化物薄膜乃形成具有約4 0 0至6 0 0 本《•张尺度逍用中B國家«準(CHS) T4規格(210X297公*) 81. 2. 20,000 經濟部屮央楳準局员工消费合作杜印製 I987^i 五、發明説明（1Ϊ4 nm之薄膜厚度；中間矽氧化物薄膜乃形成具有約2 0 0 至3 0 0 nm之薄膜厚度；和上矽氣化物薄膜乃形成具有 約700至900nm之薄膜厚度。 中間矽氮化物薄膜主要形成以改善抗潮濕力。中間矽 氮化物薄膜乃以例如電漿CVD方法所沈積以使具有 1. ◦至1. 4/im之薄膜厚度。 上樹脂薄膜乃以例如聚醯亞胺樹脂薄膜所形成，主要 用以屛蔽c(射線。上樹脂薄膜乃形成以使具有例如約 2. 2至2. 4/im之薄膜厚度。 在一連串的製造過程已經執行後，本實施例之 SRAM乃完成。而下述之效果可以由本實施例之 S R A Μ中獲得。 (1)在一SRAM型式中，其中多數之記億格MC ,其每値具有兩個轉移MI SFET 和Qt2且此兩 轉移MISFET具有其閘寬度由一元件隔阻絶緣薄膜4 所諝整，乃排列在與閘寬度之方向對齊之（X)方向上， 且其中另一値轉移MI SFET Qt2，其至少一個多數 排列記億格M C之記億格M C 1乃位於陣列方向上之最初 和最後層和一Ρ.*型半導體區域4 0 (亦即一保護環區域 Ρ—GR或井接觸區域PWC1或PWC2)安排在與另 一値轉移MI SFET 之閘寬度方向對齊之方向用 以饋以一參考電位（Vss)安排在多數陣列記億格MC之 外部週圍區域之一 p-型井區域2 (即一基底），乃互相 隔開經由元件隔阻絶線薄膜4, 一活性區域（亦即一空活 本紙張尺度遑用中國國家標毕（CNS>T4規格（210X29·/公货） 81. 2. 20,000 -136 - (諳先閱讀背而之注意事項再填寫弋X) 訂· 線. Λ 6 η g 五、發明説明（1方5 性區域）4D1)乃安排在用以調整記億格MC之另一轉 移MI SFET 2之閘寬度L,在陣列方向之最初或 最後層之元件隔離絶緣和Ρ#型半導體區域4 0之間，且 元件隔離絶緣薄膜4之寬度大小L3 ,其乃安排在另一轉 移MI SFET 和P*型半導體區域40間，在與 隔離方向對齊之方向乃較小於界於另一轉移Μ I S F E T 型半導體區域40間之間隔（亦即增加之 乙3至1^5之尺寸）大小（請參考圖9A)。 由於此結構，（A)界於在陣列方向在最初或最末層 之記億格MC 1之轉移MI SFET 型半導 體區域40間之元件隔離絶緣薄膜之寬度大小L3 (即端 部份）乃降至安排活動區域4D1之範圍因此元件隔離絶 緣薄膜之寬度大小La (即端部份）乃相關於或近似於元 件隔離絶.緣薄膜（即内部份）之寬度大小L4，此部份乃 界於在陣列方向上在最初或最末層之另一轉移 Μ I S F E T 和在最初層之後或在最末層之前在陣 列方向上之記億格之轉移MI SFET 間。結果， 經濟部中央櫺準局貝工消费合作社印製 (請先閲誚背而之注意事項再填寫欠- 調整一轉移MI SFET GU,之閘寬度匕2在陣列方向 在最初或最末靥之元件隔離絶線薄膜4和調整另一轉移 MI SFET 01£2之閘寬度L;之元件隔離絶緣薄4膜 之相關寬度大小L4和匕3之週期性可以保持相等於在陣 列方向在最初或最末層之記億格MC1之兩轉移 Μ I S F E T Q ^和Q 12之相關閘寬度大小。 (B)再者，基於前述之效果（A) , /3比例，其乃 本紙張尺度遑《中 Η家楳準(CHS)4規格（210X297公釐) 81. 2. 20,000 -137 -

Λ 6 It G 五、發明説明（liJ6

是藉由在陣列方向在最初或最末層之記憶格MC1之一轉 移MI SFET /和與前者連接之趨動MI SFET

而得，和/3比例，其乃是藉由另一轉移 MISFET 和與前者連接之趨動MISFET Q d 2而得，可以個別的相等以改善記億格M C 1之資訊閂 鎖特性因此在S RAM之電路操作之可靠度可以被改善。 (2)在一 SRAM之型式中，其中多數之記億格 MC,其每個具有兩橱轉移MI SFET 和 且此兩轉移Μ I S F E T具有其閘寬度由一元件隔阻絶緣 薄膜4所調整，乃排列在與閘寬度之方向對齊之方向上， 且其中另一個轉移MI SFET Qt2，其至少一個多數 排列記億格MC之記億格MC乃位於陣列方向上之最初和 最後層和一 型半導體區域4 0其安排在與另一個轉移 MISFET 之閘寬度方向對齊之方向用以饋以一 經濟部中央櫺準局貝工消赀合作社印製 參考電位安排在多數陣列記憶格MC之外部週圍區域之一 P_型井區域2,乃互相隔開經由元件隔阻絶線薄膜4, 元件隔離絶綠薄膜4之寛度大小L 3 ,其乃位於記億格 MC之另一轉移MI SFET Qt2之通道形成區域間在 最初或最後層在捍列方向，在對齊於閘寬度方向之方向， 乃實質的相等於元件隔離絶綠薄膜4之寬度大小L4 ，其 乃位於界於記億格M C之一轉移Μ I S F E T Q t /之通 道形成區域在最初或最後層在陣列方向和記億格MC之一 轉移Μ I SF E T 之通道形成區域在最初層之後或 在最後層之前之任一層在陣列方向，在與閘寬度方向對齊 81. 2. 20,000 (請先閲誚背而之注意事項洱填寫γ ‘) ΜΛΛ尺度边用中•國家«毕（CNS)T4規格（210X297公;《:) -138 Λ 6 It 6 198711 五、發明説明（1为7 之方向。（參考圖9A) 由於此結構，（A)界於在陣列方向在最初或最末層 之記億格MCI之另一轉移MI SFET Qt2和型 半導體區域40間之元件隔離絶緣薄膜4之寬度大小L3 (即端部份）可實質的相等於元件隔離絶緣薄膜（即内部 份）之寬度大小L4 ,此部份乃界於在陣列方向上在最初 或最末層之記億格MC1之一轉移MISFET Qu和 在最初層之後或在最末層之前在陣列方向上之記億格MC 之轉移MISFET Qu間，因此，調整記億格MCI 之另一轉移MTSFET Qu之閘寬度Li在陣列方 向在最初或最末層之元件隔離絶緣薄膜4和調整另一轉移 MISFET /之閘寬度之元件隔離絶緣薄膜4 之相關寬度大小L 3和L 4之週期性可以保持相等於在陣 列方向在最初或最末層之記億格MC1之兩轉移 Μ I S F E T Q t i和Q 12之相關閘寛度大小L i和L 2 〇 (B)再者，基於前述之效果（A) , /3比例，其乃 是藉由在陣列方向在最初或最末層之記億格MC之一轉移 MISFET .Qw和與前者連接之趨動MI SFET 而得，和0比例，其乃是藉由另一轉移MI SFET 和與前者連接之另一趨動Μ I SFET Qd2而得 ，可以個別的相等以改善記億格M C 1之資訊閂鎖特性因 此在S RAM之電路操作之可靠度可以被改善。 (3)在如前面之所述裝置（1)和裝置（2)中， 本《•張疋度遑用中國·家標準（CNS)T4規格（210X297公;It) 81. 2. 20,000 -139 -

(請先閲讀背而之注意事項#填寫V 訂_ 線. 經濟部屮央櫺準局is：工消t合作社印31

198^ i λγ, l\ G 經濟部中央櫺準局貝工消费合作社印製 五、發明説明（1知 記億格MC 1之一轉移MI SFET /之相關的閘寬 度大小L2和匕：在最初或最後層在陣列方向和另一轉移 MISFET Qu乃是實質的相等。 由於此結構，>3比例，其乃是藉由在陣列方向在最初 或最末層之記億格MC 1之一轉移MI SFET 和 與前者連接之趨動MI SFET CUi而得，和/3比例， 其乃是藉由另一轉移MISFET 和與前者連接之 另一趨動MISFET Qu而得，可以個別的相等以改 善記億格MC1之資訊閂鎖特性因此在SRAM之電路操 作之可靠度可以被改善。 (4)在如前面所述之裝置（1)至裝置（3)中， 無論是元件隔離絶綠薄膜4之寬度大小用以諝整記億 格之另一轉移MI SFET 之閘寬度Li在最初或 最後層在任何陣列方向或另一轉移MI SFET Qi2之 閘寬度大小L:和元件隔離絶緣薄膜4之寬度大小用 以調整記億格MC之另一轉移MI SFET 之閘寬 度L〃在最初層之後或在最後層之前之任何層在陣列方向 或另一轉移Μ I S F E TQt2之閘寬度大小乃是實質 的互相相等。 . 由於此結構，記億格MCI之/3比例在陣列方向在最 初或最末層和記億格MC之/9比例在陣列方向在最初層之 後或在最末層之前之任一層可個別的相等於兩記億格 MC1和MC之個別資訊閂鎖特性因此在SRAM之電路 操作之可靠度可較佳的改善。（在資訊閂鎖特性降低之情 (請先閲讀背而之注意事項-ι1)-塡寫< .r) 裝- *3_ 線· 本紙張尺度边用中《國家榣準(CNS)甲4規格（210X297公龙） 81. 2. 20,000 -140 - Λ 6 It 6 198771 五、發明説明（1系9 (請先閲讀背而之注意事項存填寫4.、) 形下，SRAM之整値糸統之資訊閂錤特性乃由具有其資 訊閂鎖特性降低之記億格M C 1和M C所決定。但是，此 決定可以被避免）。 (5) 如前面所述之裝置（1)至裝置（4)中，用 以饋以固定電位至Ρ-型井區域2之型半導體區域 4 ◦乃是一包圍有多數陣列記億格MC之保護環P _G R 或是一環繞多數陣列記億格MC而安排之井接觸區域 PWC1或PWC2,在一已定間隔沿著陣列方向或交叉 陣列方向之方向。 (6) 在一種SRAM型式中，其中多數之記億格 MC,其每個具有兩個趨動MI SFET /和Qu, 且此兩趨動Μ I S F E T具有其閘寬度由一元件隔阻絶線 薄膜4所調整，乃排列在與閘寬度之（Υ)方向對齊之方 向上，且其中另一値趨動MI SFET ，其至少一 個多數排列記億格M C之記億格M C 1乃位於陣列方向上 之最初和最後層和一 型半導體區域型其安排在與另 一個趨動MI SFET 之閘寬度方向對齊之方向用 經濟部屮央榀準局β工消费合作社印製 以饋以一參考電位安排在多數陣列記億格M C之外部週圍 區域之一Ρ·型并區域2,乃互相隔開經由元件隔阻絶緣 薄膜4, 一活性區域4D2 (亦即，一空活性區域）乃安

排在用以諝整記億格MC 1之另一趨動Μ I S F Ε Τ 0«^之閘寬度L 6在陣列方向之最初或最後層之元件隔離 絶綠4和p —型半導體區域4 0之間，且元件隔離絶綠薄 膜4之寬度大小L« ,其乃安排在另一趨動MI SFET 本紙張尺度逍用中國國家«毕(CNS)>P4規格（2丨0x297公《) 81. 2. 20,000 -141 - 1987^1

Λ 6 Π G 經濟部中央標準局貝工消1V·合作杜印31 五、發明説明（Uo 型半導體區域4 0間，在與隔離方向對齊之 方向乃較小於界於另一趨動MI SFET Qdeap<型 半導體區域4 0間之間隔大小（即增加之L s至L 2。之大 小）。（參考圖9 A ) 由於此結構，（A)界於在陣列方向在最初或最末層 之記億格MC 1之趨動MI SFET 和p +型半導 體區域間之元件隔離絶線薄膜4之寬度大小（即躅部份） 乃降至安排活性區域4D1之範圍因此元件嗝離絶緣薄膜 之寬度大小Ls (即端部份）乃相等於或近似於元件隔離 絶緣薄膜（即内部份）之寬度大小Ls，此部份乃界於在 陣列方向上在最初或最末層之一趨動MI SFET Q 和在最初層之後或在最末層之前在陣列方向上之記億格 MC之一趨動MI SFET CUi間。結果，諝整一趨動 MI SFET Qu之閘寛度在陣列方向在最初或最 末層之元件隔離絶緣薄膜4和調整另一趨動Μ I S F E T Q «^之閘寬度L r之元件隔離絶綠薄膜4之相關寬度大 小之週期性可以保持相等於在陣列方向在最初或最末層之 記億格MC 1之兩趨動MI SFET 和Q 之相關 閘寬度大小L 7 .和L 6。 (B)再者，基於前述之效果（A) , /3比例，其乃 是藉由在陣列方向在最初或最末層之記億格MC1之一轉 移MI SFET CUi和與前者連接之趨動MI SFET Qu而得，和々比例，其乃是藉由另一趨動MI SFE T (^«/2和與前者連接之另一轉移1^13卩£丁（^*2而 本紙Λ尺度遑用中國家樣毕(CNS>Ή規格(210X297公*) g] , 9( -142 - (請先閲讀背而之注意事項再蜞寫+、<) 裝. 訂- 線. Λ 6 It 6 l967*Vi 五、發明説明（lill 得，乃可以個別的相等以改善記億格M C 1之資訊閂鎖特 性因此在S RAM之電路操作之可靠度可以被改善。 (7)在一 SRAM中，其中多數之記億格MC,其 每値具有兩個趨動MI SFET Qdi和且此兩趨 動Μ I S F E T具有其閘寬度由一元件隔咀絶緣薄膜4所 調整，乃排列在與閘寬度之方向對齊之方向上，且其中另 一個趨動MI SFET ，其至少一個多數排列記億 格MC之記億格MC1乃位於陣列方向上之最初和最後層 和一 型半導體區域4 0安排在與另一個趨動 Μ I S F E T 閘寛度方向對齊之方向用以饋以一 參考電位安排在多數陣列記億格MC之外部週圍區域之一 P·型井區域2，乃互相隔開經由元件隔阻絶緣薄膜4, 元件隔離絶綠薄膜4之寬度大小Le，其乃位於記億格 MCI之另一趨動MI SFET 之通道形成區域 間在最初或最後層在陣列方向，在對齊於閘寛度方向之方 向，乃實質的相等於元件隔離絶緣薄膜4之寬度大小L9 ,其乃位於界於記億格MC 1之一趨動MI SFET Q u之通道形成區域在最初或最後層在陣列方向和記億 格MC之一趨動Μ I S F E T GU,之通道形成區域在最 初層之後或在最後層之前之任一層在陣列方向，在與閘寬 度方向對齊之方向。 由於此結構，（A )界於在陣列方向在最初或最末層 之記億格MCI之另一趨動MI SFET Qddtlp*型 半導體區域區域4 0間之元件隔離絶緣薄膜之寬度大小 本紙張尺度逍用中國國家樣準（CNS)T4規格（210X297公*) (請先閲讀背而之注意事項#填寫弋X) 装< 線- 經濟部中央標準扃1!5工消费合作社印9i 81. 2. 20,000 -143 ~ 198^^ 五、發明説明（1九2 L 8 (即端部份）乃實質的相關於元件隔離絶緣薄膜4 ( 即内部份）之寬度大小Ls,此内部份乃界於在陣列方向 上在最初或最末層之記億格MCI之一趨動MISFET 和在最初層之後或在最末層之前在陣列方向上之記 億格MC之趨動MISFET Qu間。因此，諝整記億 格MC 1之另一趨動MI SFET (^^之閘寬度在 陣列方向在最初或最末層之元件隔離絶緣薄膜4和諝整另 一趨動MI SFET Qd之閘寬度L7之元件隔離絶緣 薄膜4之相關寬度大小L«和1^3之週期性可以保持相等 於在陣列方向在最初或最末層之記億格MC1之兩鞞移 MISFET CU/和Q 之相關閘寬度大小L 7和L 6 Ο (B)再者，基於前述之效果（A),点比例，其乃 是藉由在陣列方向在最初或最末靥之記億格MC之一趨動 MISFET 和與前者連接之一轉移動 MISFET 而得，和/3比例，其乃是藉由另一趨 « 動MISFET Qu和與前者連接之另一轉移 經濟部屮央標準扃員工消费合作社印製 Μ I S F E T Q 12而得，乃可以個別的相等以改善記億 格之資訊閂鎖特胜因此在S RAM之電路操作之可靠度可 以被改菩。 (8)在如前面之所述之裝置（6)和（7)中，記 億格MC1之一趨動MISFET Qd之相關的閘寬度 大小L r和L β在最初或最後層在陣列方向和另一趨 MISFET 乃是實質的相等。 81. 2. 20,000 (請先閲讀背而之注意事項#堪寫本.·- 本反度遑用中國家猱準(CNS) T4規格（210X297公;《：) -144 - 198771 Λ 6 Μ 6 經濟部中央標準局ts：工消费合作杜印Μ 五、發明説明（1冰3 由於此結構，/?比例，其乃是藉由在陣列方向在最初 或最末層之記億格MCI之一趨動MI SFET 和 與前者連接之一趨動MI SFET Qu而得，和/3比例 ,其乃是藉由另一趨動MISFET Qu和與前者連接 之另一趨動MI SFET CU2而得，乃可以値別的相等 以改善記億格MC 1之資訊閂鎖待性因此在S RAM之電 路操作之可靠度可以被改善。 (9) 在如前面所述之裝置（6)至（8)中，無論 是元件隔離絶緣薄膜4之寬度大小L*其用以調整記億格 MCI之另一趨MI SFET 之閘寛度匕6在最初 或最後層在任何陣列方向或另一趨動MI SFET Q 之閘寛度大小L s和元件隔離絶綠薄膜4之寬度大小用以 調整記億格MC之另一趨動Μ I S F E T 之閘寬度 在最初層之後或在最後層之前之任何層在陣列方向或另一 趨動Μ I S F E T Q d 2之閘寬度大小乃是互相相等。 由於此結構，記億格MCI之/3比例在陣列方向在最 最初或最末層和記億格M C 1之/3比例在陣列方向在最初 層之後或在最末層之前之任一層可値別的相等於兩記億格 MC 1和MC之俥別資訊閂鎖特性因此在S RAM之電路 操作之可靠度可較佳的改善。 (10) 在如前面所述之SRAM之裝置（6)至（ 9)中，用以饋以參考電位至p-型井區域2之p*型半 導體區域4 0乃是一保護環P — G R其包圍著多數之陣列 記億格M C。 (請先閲讀背而之注意事項再填寫」/〈) 裝· 訂- 線. 本紙張尺度边用中βΒ家《準（CHS)甲4規格（210X2W公；!t) S1. 2. 20,000 -145 - 198^1 Λ 6 Η 6 經濟部中央櫺準局β工消t-ϊ·合作社印Μ 五、發明説明（1其4 (11)在一種SRAM之型式中，其中多數之記億 格MC其每値具有兩値轉移MI SFET 和Qi2而 轉移Μ I S F E T具有其閘寬度由一元件隔離絶緣薄膜4 所調整，乃排列在與閘長度方向對齊之方向且其中用以饋 以一參考電位至一 Ρ·型井區域2之ρ#型之半導體區域 40乃經由元件隔離絶緣薄膜4安排在一端延著多數陣列 記億格在與閘長度方向對齊之方向上，無論是一具有一形 狀相等於或大約等於一活性區域，其中多數記億格之另一 轉移MO S F E T 排列於與閘長度方向對齊之方向 之活性區域，或是活性區域之一部份4D1 (即空活性區 域）乃安排在元件隔離絶線薄膜4調整另一轉移 MISFET 之閘寬度L:和延伸多數陣列記億格 MC之一邊而安排之p *型半導體區域4 0間。 由於此結構，（A )界於排列在與閘長度方向對齊之 方向之每個多數記億格MC之另一轉移Μ I S F E T 和Ρ*型半導饈區域4 0間之元件隔離絶緣薄膜4 之寬度大小L 3乃做成小於安排活性區域或其部份4 D 1 之一範圍，且元件隔離絶緣薄膜4 (即端部份）之寬度大 小L 3可以相等.或大約等於元件隔離絶綠薄膜4 (即内部 份）之寬度大小L 4，此内部份界於記億格M C 1之一轉 移MISFET Qu和隨後步驟之另一記億格MC之一 轉移MISFET Qu之間，其乃安排在閘寬度方向。 結果，因為調整排列在與閘長方向對齊之方向之多數記憶 格MC之個別另一轉移MI SFET 閘寬度L; (請先閲讀背而之注意事項#蜞寫<3 裝· 訂- 線- 本紙張尺度逍用中國困家《毕(CNS)T4規格(210X297公釐） 81. 2. 20,000 -146 - 經濟部中央標準局Μ工消#合作杜印¾. 19S771 五、發明説明（1九5 之元件隔離絶緣薄膜4之相關寬度大小1^3之週期性和調 整一轉移MI SFET Q 之閘寬度1^2之元件隔離 絶緣薄膜4之相關寬度大小之週期性，因此排列在與 閘長方向對齊之方向之多數記億格MC之兩個轉移 Μ I S F E T Q t;和Q 12之相關閘寬度大小L 2和L i 可以相等。（B)基於前述之效果（A) ，/3比例，其乃 由排列在與閘長方向對齊之方向之每値多數記億格MC之 一轉移MISFET 和與前者連接之一趨動 MI SFET CUi而得，和/?比例，其乃由另一轉移 MISFET 和與前者連接之另一趨動 MISFET Qd2而得，可以値別的相等以改善記億格 之資訊閂鎖待性因此在S RAM之電路操作之可靠度可以 被改善。 (12)在一種SRAM之型式中，其中多數之記億 格MC其具有兩個轉移MI SFET Qu和Qt2,且兩 値轉移Μ I S F E T之形狀環繞由元件隔離絶緣薄膜4所 定義之源極區域或汲極區域（18),乃排列在一與閘寬 度方向對齊之方向（亦即X方向）且其中用以饋以一參考 電位至一 Ρ·型并區域2之ρ*型半導體區域40乃經由 元件隔離絶緣薄膜4而安排在一端延著多數單獨記億格Μ C陣列在與閘寬度方向對齊之方向上，無論是一具有一形 狀相等於或大約等於一活性區域其中安排有另一轉移 MISFET 之活性區域，或是活性區域之一部份 4D3 (即空活性區域）乃安排在排列於與閘寬度方向對 本紙張尺度遑用中《国家榣毕(CNS)甲4規格（210x297公龙） 81. 2. 20,000 (請先閲請背而之注意事項#構寫··、 裝· 線. 147 - 經濟部十央標準局EX工消费合作社印Μ 198771 五、發明説明（1九6 齊之方向上之每個多數記億格MC之另一轉移Μ I S F E T 之源極區域或汲極區域和沿著多數陣列記億格Μ C之一端而安排之型半導體區域間。 由於此結構，（Α)界於排列在與閘寛度方向對齊之 方向且與多數記億格MC之另一轉移MI SFET Q t2 之互補資料線（DL和33)連接之源極區域或汲極區域 和P*型半導體區域40間之元件隔離絶緣薄膜4 (即端 部份）之寬度大小乃降低至安排活性區域或其部份4D3 之範圍因此元件隔離絶緣薄膜4 (即端部份）之寬度大小 可以相等或大約相等於元件隔離絶緣薄膜4 (即内部份） 之寬度大小，此内部份乃界於記億格MC之一轉移 MI SFET Qt』和安排在閘長方向在最後層之另一記 憶格MC之一轉移MI SFET 之間。結果，排列 在與閘寬度方向對齊之方向定義每個多數記億格MC之另 一轉移Μ I S F E T Q 〃之源極區域或汲極區域之元件 隔離絶緣薄膜4之相關寛度大小和定義一轉移 Μ I S F Ε Τ之源極區域或汲極區域之元件隔離絶緣薄膜 之寬度大小之週期性可以被保持以使排列在與閘寬度方向 對齊之方向之多數記憶格MC之兩轉移Μ I S F Ε Τ 和之個別源極區域或汲極區域之形狀一致。再者 ,(B)基於前述之效果（A),其可能避免界於排列在 與閘寬度方向對齊之方向之每値多數之記億格MC之另一 轉移Μ I SF Ε T 之源極區域或汲極區域和互補資 料線間之傳導錯誤和鼋阻波動。 衣紙张尺度遑用中《«家《毕（CHS) <F4規格(210X297公*) 81. 2. 20,000 (請先閲誚背而之注意事項#填寫γ,<) 訂- 線· -148 -

Λ 6 Π G 198771 五、發明説明（l)j7 (13)在一種SRAM之型式中，其中多數之記億 格MC其每値具有兩値趨動MI SFET CU,和而 趨動Μ I S F E T具有其閘寬度由一元件隔離絶緣薄膜4 所調整，乃排列在與閘長度方向對齊之方向且其中用以饋 以一參考電位至一 ρ-型井區域2之ρ*型半導體區域 40乃經由元件隔離绝緣薄膜4安排在一端沿著多數陣列 記億格MC在與閘長度方向對齊之方向上，無論是一具有 一形狀相等於或大約等於一活性區域，其中多數記億格 MC之另一趨動MO S F E T Qu排列於與閘長度方向 對齊之方向之活性區域，或是活性區域之一部份（即一空 活性區域）4D2乃安排在元件隔離絶緣薄膜4調整另一 趨動Μ I S F E T 之閘寬度和沿著多數陣列記億格 MC之一邊而安排之型半導體區域間。

由於此結構，（A)界於排列在與閘長度方向對齊之 方向之每個多數記億格MC之另一趨動Μ I S F E T 型半導體區域4 0間之元件隔離絶線薄膜4 之寬度大小L 8乃做成小於安排活性區域或其部份4 D 1 之一範圍，且元件隔離絶綠薄膜4 (即端部份）之寬度大 小L8可以相等.或大約等於元件隔離絶綠薄膜4 (即内部 份）之寬度大小L3 ,此内部份界於記憶格MC 1之一趨 動MI SFET 和隨後步驟之另一記億格MC之一 趨動MI SFET 之間，其乃安排在閘寛度方向。 結果，因為調整排列在與閘長方向對齊之方向之多數記億 格MC之値別另一趨動MI SFET Q ^之閘寬度L 6 本紙張尺度逍用+«明家榣毕(CNS) Ή規格(210X297公») -149 - (請先閲讀背而之注意事項再填寫< 裝- 經濟部+央櫺準^Εχ工消伢合作社印製 81. 2. 20,000 19S771

經濟部+央梂準局员工消ίν·合作杜印M 五、發明説明（1姑 之元件隔離絶緣薄膜4之相關寬度大小1^8之週期性和調 整一轉移MI SFET Q ^之閘寬度Lw之元件隔離 绝緣薄膜4之相關寛度大小Ls之週期性，因此排列在與 閘長方向對齊之方向之多數記億格MC之兩値趨動 Μ I S F E T 和之相蘭閘寬度大小L 7和L 6 可以相等。再者，（B)基於前述之效果（A) ，/3比例 ，其乃由排列在與閘長方向對齊之方向之每個多數記億格 MC之一轉移MI SFET 和與前者連接之一趨動 MI SFET Qu而得，和/3比例，其乃由另一轉移 MISFET GU2和與前者連接之另一趨動 Μ I S F E T Q d 2而得，可以個別的相等以改善記億格 MC之資訊閂鎖特性因此在S RAM之電路操作之可靠度 可以被改善。 (14)在一種SRAM之型式中，其中多數之記億 格MC其具有兩値趨動MI SFET 和CU2，且兩 個趨動Μ I S F E T之形狀環繞由元件隔離絶緣薄膜4所 定義之源極區域（1 1),乃排列在一與閘寬度方向對齊 之方向（即Υ方向）且其中用以饋以一參考電位至一ρ_ 型井區域2之ρ〔型之半導體區域40乃經由元件隔離絶 線薄膜4而安排在一端沿著多數單獨記億格陣列MC排列 在與閘寬度方向對齊之方向上，無論是一具有一形狀相等 於或大約等於一活性區域其中安排有一趨動Μ I S F Ε Τ 之活性區域，或是活性區域之一部份4D4 (亦即 一空活性區域）乃安排在排列於與閘寬度方向對齊之方向 ih 先 .¾ 背 而 之 注 意 事 項 填 % 線 本紙張尺度遑用中β 家《毕(CNS) Τ4規格(210X297公¢) 81. 2. 20,000 150 一 Λ 6 Η 6 198771 五、發明説明（U9 (請先閲讀背而之注意事項#填寫欠-To 上之毎個多數記億格MC之另一趨動MISFET CU 之源極區域和沿著多數陣列記億格MC之一端而安排之 P <型半導體區域間。 由於此結構，（A)排列在與閘寬度方向對齊之方向 且與多數記億格之一趨動MISFET 之參考電壓 線（V〃）13連接之源極區域可被擴大至安排有活性區 域或其本身與P*型半導體區域40間之部份4D4之範 圍因此在與定義源極匾域之元件隔離絶緣薄膜4 (即端部 份）之閘寬度方向對齊之方向之寬度大小L:2可以相等或 近似於定義在隨後層之另一記億格MC之另一趨動 MISFET Q <^和記億格M C之另一趨動 MISFET 之相關源極區域之元件隔離絶緣薄膜 線· 4 (即内部份）之寬度大小Lu。結果，排列在與閘寬度 方向對齊之方向定義毎個多數記億格MC之一趨動 MISFET 之源極區域之元件隔離絶緣薄膜4之 經濟部屮央梂準局员工消ίϊ·合作社印3i 相關寬度大小和定義另一趨動Μ I S F E T Cld2之源極 區域之元件隔離絶緣薄膜4之寬度大小之週期性可以被保 持以使排列在與閘寬度方向對齊之方向之多數記億格MC 之兩趨動Μ I S.F E T GU;和GU2之相關源極區域之形 狀一致。（B)結果，其可以避免界於排列在與閘寬度方 向對齊之方向之多數記億格MC之一趨動Μ I S F E T Qd之源極區域和參考電壓線13間之連接錯誤。 (15)在一種SRAM之型式中，其中多數之記億 格MC具有其另一趨動MISFET 構造成具有中 81. 2. 20,000 本紙張尺度遑用中國B家標準(CNS) T4規格（210X297公:») 151 Λ 6 Β 6 198771 五、發明说明（ΐ3〇 (請先閱讀背而之汰意事項#填寫十<) 間對稱之平面形狀相閧於它們的一個趨動Μ I S F Ε Τ CUi且它們的一値趨動Μ I S F Ε Τ Qu和另一趨動 Μ I S F E T Qd2其實質的平行閘長度方向乃陣列的安 排因此記億格MC之兩趨動MI SFET Qu和乃 交替的安排對於每値記億格MC在與閘長度方向對齊之方 向上，一空閘極靥7D其形成一相同於一値和另一 MI SFET Qd之單獨閘極7之層乃如此的安排在外 部週圍區域在與記億格陣列MC1方向對齊之方向在多數 陣列記億格MC之陣列方向之最初或最後層以便以一已定 間隔面對最初或最後層之至少一趨動Μ I S F E T Q d 之閘極7之外週圍區域之一邊在陣列方向，且間隔大小F 3乃設定成實質的等於界於在陣列方向在最初或最後層之 記億格MCI之至少另一趨動MISFET Qu之閘極 7和在陣列方向在最初層之後或在最後層之前之記億格Μ C之至少另一趨動MI SFET 之閘極7間之空間 大小F 4。 經濟也屮央樣準局貝工消"合作社印製 由於此結構，（A)界於在陣列方向在最初或最末層 之記億格MC之至少一趨動MI SFET 之閘電極 7和空閘電極層.7 D間之間隔大小F 3和在陣列方向在最 初或最末層之記憶格MC之至少其他趨動Μ I S F Ε T Q«^之閘電極7和在陣列方向在任何在最初層之後或在最 末層之前之層之記億格MC之至少另一趨動Μ I S F Ε 丁 Q 2之閘電極7間之間隔大小F 4可被設定至一實質相 等大小以相等於界於一趨動Μ I S F Ε T Q d /之閘電極 81. 2. 20,000 本紙張尺度边用中《國家«準(CNS)T4規格（210x297公釐) -152 - Λ 6 Β 6 196771 五、發明説明（151 7和空閘電極層7 D間之空間和界於另一趨動 Μ I S F E T Q 之閘電極7間之空間。結果，週期性 可以保持以使在陣列方向在最初或最末層之記億格MC之 至少一趨動MI SFET 之閘長度尺寸F:和另一 趨動MISFET 之閘長度尺寸F2相等； (B) 基於前述之效果（A)，再者，/3比例，其乃 藉由在陣列方向在最初或最末層之任何記億格MC之一趨 動 MISFET GU;和與前者連接之一轉移MI SFET /而得，和/3比例，其乃藉由趨動MISFET Q d2和與前者連接之另一轉移MI SFET CU2而得 ，可以個別的相等以改善記億格M C之資訊閂鎖特性因此 在S RAM之電路操作之可靠度可以被改善；和 (C) 更進一步，在陣列方向在最初或最末層之記億 格MC之兩趨動MI SFET 和乃構造成互相 在中間對稱因此由一趨動MISFET Qu和與前者連 接之一轉移MI SFET 而得之/9比例和由另一趨 動MISFET 和與前者連接之另一轉移 MISFET 而得之点比例可以簡易的相等。結果 ,記億格MC之資訊閂鎖特性可以更佳的改善以更佳的改 善S RAM之電路操作之可靠度。 (16)在如前面裝置（15)所述之一 SRAM中 ，空閘極層7D乃饋以一參考電位，即一固定電位）。 由於此結構，空閘電極層7D帶雷電化之現象可以避 本紙張尺度遑W中B困家《準(CNS)T4規格（210x297公¢) S1. 2. 20,000 -153 - 琪· *3- 線- 經濟部中央榀準工消$：:合作杜印製 Λ β Π 6 五、發明説明（])52 免以改菩在製造和使用S RAM上之可靠度。 (17)在一種SRAM型式中，其中多數之記億格 MC具有其另一轉移MI SFET 構造成具有中間 對稱之平面形狀相關於它們的一値轉移Μ I S F E T Qu且它們的一個轉移MI SFET Q ί:和另一轉移 MI SFET 01^其實質的平行閘長度方向乃陣列的安 排因此記億格MC之兩轉移MISFET 和乃 交替的安排對於毎艇記億格MC在與閘長度方向對齊之方 向上，一空閘極層13D3 (即一空文字線）其形成一相 同於一個和另一轉移MI SFET 之單獨閘極1 3 乃如此的安排在外部週圍區域在與記億格MC之陣列方向 對齊之方向在多數陣列記億格MC之陣列方向之最初或最 後層以便以一已定間隔面對最初或最後層之至少一轉移 MI SFET CUi之閘極1 3之外週圍區域之一邊在陣 列方向，且間隔大小乃設定成實質的等於界於在陣列方向 在最初或最後層之記億格MC之至少另一轉移 MI SFET 之閘極1 3和在陣列方向在最初層之 經濟部中央榀準而β工消费合作社印51 後或在最後層之前之記億格MC之至少另一轉移 Μ I S F E T .Q t /之閘極間之空間大小。 由於此結構，（A)界於在陣列方向在最初或最末層 之記億格MC之至少另一轉移MI SFET Qi2之閘電 極1 3和空閘電極層1 3 D 3間之間隔大小和在陣列方向 在最初或最末層之記億格MC之至少一轉移Μ I S F E T Qu之閘電極13和在陣列方向在任何在最初層之後或 S1. 2. 20,000 (請先閲讀背而之注意事項洱碣寫衣A) 本紙5民尺度遑用中B國家《毕（CHS) T4規格（210X29/公;¢) -154 ~ 198^： Λ fi II 6 五、發明説明（133 在最末層之前之層之記億格MC之至少一轉移 Μ I S F E T Q t /之閘電極1 3間之間隔大小（即界於 文字線13間）可被設定至一實質相等大小以相等於界於 另一轉移MI SFET 閘電極1 3和空閘電極層 1 3D3間之空間和界於一轉移MI SFET Qti之閘 電極1 3間之空間。結果，週期性可以保持以使在陣列方 向在最初或最末層之記億格MC之至少另一轉移 MISFET 之閘長度尺寸和另一轉移 Μ I S F E T Q t;之閘長度尺寸相等； (B)基於前述之效果（A),再者，/3比例，其乃 藉由在陣列方向在最初或最末層之任何記億格MC之一轉 移MISFET 和與前者連接之一趨動 MISFET Qh而得，和/3比例，其乃藉由轉移 MISFET 和與前者連接之另一趨動 MISFET Q d 2而得，可以個別的相等以改善記億格 MC之資訊閂鎖特性因此在S RAM之電路操作之可靠度 可以被改善；和 經濟部屮央櫺準局A工消伢合作社印製 (請先間讀背而之注意事項再项艿t -To (18)在如前面裝置（1)至（14)項所述之一 SRAM中，記擰格MC乃構造成：另一轉移 MISFET 之平面形狀乃形成中間對稱相關於一 轉移MI SFET 之平面形狀和一轉移 MISFET Qh扣另一轉移MISFET Qu之閘

長度方向乃實質的互相平行；或是另一趨動Μ I S F E T 之平面形狀乃形成中間對稱相關於一趨動 本《•張尺度逍用中SH家標準（CNS)T4規格(210x297公;it) S1. 2. 20,000 Λ G Η 6 i9srn 五、發明説明（134 (諳先閱讀背而之注意事項洱堝寫f-T) Μ I S F E T Qo之平面形狀和一趨動MI SFET 和另一趨動MI SFET Qd2之閘長度方向乃實質 的互相平行。 由於此結構，在陣列方向在最初或最末層之記億格 MC之兩轉移MI SFET CU乃構造成互相相關於中 間對稱，或記憶格MC之兩趨動MI SFET 乃構 造成互相相關於中間對稱因此由一轉移Μ I S F E T Qu和與前者連接之一趨動Μ I SFET 而得之 卢比例和由另一轉移MI SFET 和前述者連接之 另一趨動MI SFET CU2而得之/3比例可以簡易的相 等。結果，記億格MC之資訊閂鎖特性可以更佳的改善以 更佳的改善S RAM之電路操作之可靠度。 其次，參考匾19至2 1而描述進一步之實施例。 在本實施例中，一電位遮斷區域乃形成在前述另一實 施例之S RAM之記億格陣列中。 經濟部中央標準而只工消费合作社印^ 本實施例之S RAM之剖面結構將簡單的描述參考圖 19 (A)和 19 (B)。圖 19 (A)乃是 SRAM 之 記億格陣列之中間區域之一主要部份之一剖面顯示圖。圖 19 (B)乃是.SRAM之記億格陣列之週圍區域之主要 部份之剖面圔。 在SRAM之記億格陣列中，如圖19 (A)和19 (B)所示，在型井區域2中形成有一電位遮斷區域 45 (即p*型半導體區域）。電位遮斷區域45乃形成 在記億格MC之轉移MI SFET 之最下面區域且 本紙ίΪΛ度逍用中家《毕(CHS)T4規格(210x297公釐) S1. 2. ?0,000 -156 - Α β It 6 198771 五、發明説明（135 (諳先閱讀背而之注意事項再塥荇衣J) 在趨動MI SFET Qd之下之區域，亦即，至少在資 訊儲存點區域之下。電位遮斷區域45乃形具有與p -型 井區域2相同的導電型式但是其卻設定成比P —型井區域 2有較高之雜質濃度。電位遮斷區域45乃用以改善 SRAM之cx射線軟錯誤擊穿電壓藉由使産生P·型井區 域2 (即比電位遮斷區域45更深之區域）和在η —型半 導體基底1之少數載子免於陷入資訊儲存點區域。電位遮 斷區域4 5可增加個別的加至記億格MC之轉移 MISFET CU和趨動MISFET 之接面電 容因此藉以增加儲存在資訊儲存點區域之資訊之量。 前述電位遮斷區域45乃形成，如圖20 (A)(其 表示在已定步驟記億格陣列之中間區域之主要部份之剖面 圖）和圖20B (其顯示在一已定步驟記億格陣列之週圍 區域之一主要部份之剖面圖）所示，在形成DDD結構之 一軽微滲雜η型半導體區域10之前述實施例1之製造過 程已經完成後，如圖17 (D)和18 (D)所示。 經濟部屮央榀準^工消费合作杜印製 首先，一罩46乃藉由使用照像石印術之技術以形成 ，如圖20所示。此罩46不僅保持記億格陣列MAY之 中間區域之平面肜狀之週期性，如圖2 1(A)(其顯示 在一已定步驟A區域之頂視圖）和圖2 1(B)(其表示 在一已定步驟C區域之頂視圖），所示，.亦保持了安排在 記億格陣列MAY之端部份記億格MC之區域中之平面形 狀之週期性藉由增加空罩4 6 D在記億格陣列MAY之週 圍區域。 S1. 2. 20,000 本紙張尺度逍用中國覼家橒毕(CNS)T4規格（210X297公*) -157 - Λ 6 It 6 198771 五、發明説明（156 其次，前述罩46和空罩46D乃使用以導入p型雜 質於安排有記億格陣列MAY之P·型井區域2中，如圖 20 (A)和20 (B)所示。p型雜質乃以B為範例， 其乃導入成約1 0〃〔a t om/cm2〕之濃度以約 200至250 〔KeV〕藉由使用離子植入技術。在p 型雜質導入後，罩46和空罩46D乃被移去。 接下來的製造過程乃相似於前述另一實施例且在此實 施例中將省略。 因此，安排在記億格陣列MAY之端部份之記億格 MC之/3比例之波動可以降低藉由增加空罩至記億格陣列 MAY之端部份在用以形成前述電位遮斷區域4 5之罩 46中，因此在SRAM之電路操作中之可靠度可以被改 善。 雖然本發明已經特別的描述於此及前面連同前述之實 施例，但是其並非受限於此。且其可以各種不同的方式加 以變化而仍不悖離本發明之要旨。 經濟部屮央榀準局β工消赀合作社印製 例如，本發明可以塵用至一情形其中一高電阻元件乃 使用當成前述S RAM之記億格之負載元件。 本發明亦可海用至形成第三層閘材料和随後層之步驟 在前述SRAM中。 再者，本發明可應用至包封在半導體積體電路裝置中 之SRAM例如一撖處理機。 由本發明之代表例所獲得掲示於此之效果將簡單的描 述如下： S1. 2. 20,000 本蛛張尺度遑用中明困家楳準(CNS) TM規格(2丨0X297公*) -158 Λ 6 It 6 1987^1 五、發明説明（15)7 (1) 在安裝有SRAM之半導體積體電路裝置中， 安排在S RAM之記億格陣列之端部份之記億格之資訊閂 鎖特性可以被改善以改善在S RAM之電路操作中之可靠 度；和 (2) 在安裝有SRAM之半導體積體電路裝置中， SRAM整合之程度可以被改善除了前述之效果（1)外 〇 (請先閲讀背而之注意事項洱蜞寫衣ίο 經濟部中央櫺準局A工消件合作杜印製 81. 2. 20,000 本紙張尺度遑用中《國家楳準(CNS)甲4規格(210 x 297公*) -159

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 AT B7198771 d； 六 '申請專利.苑® 1 . 一種半導體積賭電路裝置包含：多數記億格其每 個具有第一和第二轉移Μ I S F E T且陣列在與該 Μ I S F Ε Τ之閛寬度對齊之方向；一元件隔離絶緣薄膜 用以諝整該第一和第二Μ I S F Ε Τ之値別閑寛度；一半 導髏區域其安排在與一轉移Μ I S F Ε Τ之閘寬度方向對 齊之方向上在陣列方向上至少最初或最末層且其與該一 轉移Μ I S F Ε Τ經由該元件隔離絶綠薄膜而隔開用以饋 以一固定電位至一基底，其乃安排在該多數陣列記億格之 外週圍區域；和一活性區域其乃安排在用以調整該一轉移 Μ I S F Ε Τ之閘寬度在該陣列方向之最初或最末層之元 件隔離絶緣薄膜和該半導體區域之間，其中該元件隔離絶 緣薄膜之寬度大小，其安排在該一轉移Μ I S F Ε Τ和該 半導體區域之間，在與該間隔方向對齊之方向乃較小於界 於該另一轉移Μ I S F Ε Τ和該半導體區域間之間隔大小 0 2.—種半導體積體電路裝置包含：多數記憶格其每 個具有第一和第二轉移Μ I S F Ε Τ且陣列在與該 Μ I S F Ε Τ之閘寬度對齊之方向；一元件隔離絶緣薄膜 用以調整該第一和第二Μ I S F Ε Τ之個別閘寬度；一半 導體區域其安排在與一轉移Μ I S F Ε Τ之閘寬度方向對 齊之方向上在陣列方向上至少最初或最末層且其與該一 轉移Μ I S F Ε Τ經由該元件隔離絶緣薄膜而隔開用以饋 以一固定電位至一基底，其乃安排在該多數陣列記億格之 外週圍區域；和一活性區域其乃安排在用以調整該一轉移 木紙诅尺度適W >|，闹s家檁準（CNS) ψ 4规格(210 X 297公垃） (請先閱讀背面之注意事項再填寫本頁) ，訂： -160 - 經濟部中央標準局員工消費合作社印製 198^ i BT ___D7 六、申請專利苑園 Μ I S F E T之閘寬度在該陣列方向之最初或最末層之元 件隔離絶緣薄膜和該半導體區域之間，其中該元件隔離絶 緣薄膜之寬度大小，其乃位於在陣列方向在最初或最末層 之記億格之一轉移Μ I S F Ε Τ之通道形成區域和用以饋 以固定電位至該基底之該半導體區域之間，在與該閘寬度 方向對齊之方向乃實質的相等於元件隔離絶緣薄膜之寬度 大小，其乃位於界於在該陣列方向在最初或最末層之記億 格之另一轉移Μ I S F Ε Τ之通道形成區域和在該陣列方 向在最初層之後或最末層之前之任何層之記億格之另一轉 移Μ I SFET之通道形成區域間，在與該閘寬度方向對 齊之方向。 3. 如申請專利範圍第2項所述之半導髏積體電路裝 置，其中在陣列方向在最初或最末層之記億格之一轉移 Μ I S F Ε Τ之相關閘寛度大小乃實質的相等於另一轉移 Μ I S F Ε Τ 〇 4. 如申請專利範圍第2項所述之半導體積體電路裝 置，其中，在任何陣列方向在最初或最末層用以諏整記億 格之一轉移Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之 寬度大小或一轉移Μ I S F Ε Τ之閘寬度大小和在陣列方 向在最初層之後或最末層之前之任一層用以調整記億格之 一轉移Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之寬度 大小或一轉移Μ I S F Ε Τ之閘寬度大小乃實質的互相相 等。 - 5·如申諳專利範圍第2項所述之半導體積體電路裝 本紙張尺度適川，丨，《 Μ家標準（CNS)甲4规格(2]0χ297公茇） (請先閱讀背面之注意事項再填荈本頁) k· -打’ •線. -161 - 經濟部中夬標準局員工消费合作社印製 AT B79877i_^_ 六、申ϋ專利範·圊 置，其中用以饋以固定電位至該基底之該半導體區域乃是 包括該多數陣列記億格之保護環。 6. —種半導體積體電路裝置包含：多數記億格其每 個具有第一和第二趨動Μ I S F Ε Τ且陣列在與該 Μ I S F Ε Τ之閜寬度對齊之方向；一元件隔離絶緣薄膜 用以調整該第一和第二Μ I S F Ε Τ之個別閘寬度；一半 導體區域其安排在與一趨動Μ I S F Ε Τ之閘寬度方向對 齊之方向上在陣列方向上至少最初或最末層且其與該一 趨動Μ I S F Ε Τ經由該元件隔離絶緣薄膜而隔開用以饋 以一固定電位至一基底，其乃安排在該多數陣列記億格之 外週圔區域；和一活性區域其乃安排在用以調整該一趨動 M ISFET之閘寛度在該陣列方向之最初或最末層之元 件隔離絶緣薄膜和該半導體區域之間，其中該元件隔離絶 緣薄膜之寛度大小，其安排在該一趨動Μ I S F Ε Τ和該 半導體區域之間，在與該間隔方向對齊之方向乃較小於界 於該另一趨動Μ I S F Ε Τ和該半導體區域間之間隔大小 0 7. —種半導體積體電路裝置包含：多數記億格其毎 値具有第一和第二趨動Μ I S F Ε Τ且陣列在與該 Μ I S F Ε Τ之閘寬度對齊之方向；一元件隔離絶線薄膜 用以調整該第一和第二Μ I S F Ε Τ之値別閘寬度；一半 導體區域其安排在與一趨動Μ I S F Ε Τ之閘寬度方向對 齊之方向上在陣列方向上至少最初或最末層且其與該一 趨動Μ I S F Ε Τ經由該元件隔離絶緣薄膜而隔開用以饋 木紙張尺度適川中Β1 «家櫺iil(CNS) ιΡ4规格(210x297公釐） (琦先聞讀背面之注意事項再填駕本頁) -162 - 經濟部中央標準局貝工消費合作杜印製 A 7 B7 CT D7 六、申請專利範園 以一固定電位至一基底，其乃安排在該多數陣列記億格之 外週圍區域；和一活性區域其乃安排在用以調整該一趨動 Μ I S F E T之閘寬度在該陣列方向之最初或最末層之元 件隔離絶緣薄膜和該f導體區域之間，其中該元件隔離絶 緣薄膜之寬度大小，其乃位於在陣列方向在最初或最末層 之記億格之一趨動Μ I S F E T之通道形成區域和用以饋 以固定電位至該基底之該半導體區域之間，在與該閘寬度 方向對齊之方向乃實質的相等於元件隔離绝緣薄膜之寬度 大小，其乃位於界於在該陣列方向在最初或最末層之記億 格之另一趨動Μ I S F Ε Τ之通道形成區域和在該陣列方 向在最初層之後或最末層之前之任何層之記億格之另一趨 動MI SFET之通道形成區域間，在與該閘寬度方向對 齊之方向。 8. 如申請專利範圍第7項所述之半導體積體電路裝 置，其中在陣列方向在最初或最末層之記億格之一趨動 Μ I S F Ε Τ之相關閘寬度大小乃實質的相等於另一趨動 Μ I S F Ε Τ 〇 9. 如申請專利範圍第7項所述之半導體積體電路裝 置，其中，在任何陣列方向在最初或最末層用以調整記億 格之一趨動Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之 寬度大小或一趨動Μ I S F Ε Τ之閘寛度大小和在陣列方 向在最初層之後或最末層之前之任一層用以調整記億格之 一趨動Μ I S F Ε Τ之閘寬度之元件隔離絶緣薄膜之寬度 大小或一趨動Μ I S F Ε Τ之閘寬度大小乃實質的互相相 本紙張尺度適中田Η家櫺爭（CNS)〒4規格(210x297公«) 一 163 - ...................................................R..............................打..........................線 .·* (請先閑讀背面之注意事項再填薄本頁) 經濟部中央標準局員工消費合作杜印製 ____D7_ 六、申請專利範圊 等。 10.如申請專利範圍第7項所述之半導體積髏電路 裝置，其中用以饋以固定電位至該基底之該半導體區域乃 是包括該多數陣列記億格之保護環。 1 1 . 一種半導體積體電路裝置包含：多數之記億格 其每値具有第一和第二轉移Μ I S F E T且陣列在與該 Μ I S F Ε Τ之閘長對齊之方向；一元件隔離絶緣薄膜其 用以調整該第一和第二Μ I S F Ε Τ之個別閘寬度；一半 導體區域其經由該元件隔離絶線薄膜安排在多數値別記億 格之一邊，且其陣列在與該閘長度方向對齊之方向，用以 饋以一固定電位至一基底；和一活性區域其安排在界於用 以調整陣列在與該閘長度方向對齊之方向上之每値多數記 億格之一轉移M I S F Ε Τ之閘寬度之元件隔離絶緣薄膜 和安排在多數陣列記億格之一邊用以饋以一固定電位至該 基底且具有相同或近似於活性區域之形狀之半導體區域之 間，其中安排有該一轉移MISFET。 1 2. —種半導體積體電路裝置包含：多數轉移 MI SFET其具有兩値轉移MI SFET,而此兩者具 有其形狀環繞由一元件隔離絶緣薄膜所調整之其源極區域 或汲極區域，且陣列在與閘寬度方向對齊之方向；一半導 體區域其經由該元件隔離絶綠薄膜安排在陣列在與閘寬度 對齊之方向用以饋以一固定電位至一基底之多數記億格之 一邊；和一活性區域其安排在界於陣列在與該閘寬度方向 對齊之方向之毎個多數記憶格之一轉移Μ I S F Ε Τ之源 本紙诋尺度適m屮ra Β家標φ (CNS)屮4規格(2丨0X 297公釐） ....................................................R..............................訂.......·；...................綠 (請先閱讀背面之注意事項再填寫本頁) -164 - •Xla A B c D 經濟部中央標準局員工消費合作社印製 六、申汸專利苑® 極區域或汲極區域和沿箸多數陣列記億格之一邊且具有相 同或相似於其中安排有該一轉移Μ I S F E T之活性區域 之形狀之半導體區域之間。 13. —種半導體積體電路裝置包含：多數之記億格 其每個具有第一和第二趨動Μ I S F Ε Τ且陣列在與該 Μ I S F Ε Τ之閘長對齊之方向；一元件隔離絶緣薄膜其 用以調整該第一和第二Μ I S F Ε Τ之個別閘寬度；一半 導體區域其經由該元件隔離絶緣薄膜安排在多數個別記億 格之一邊，且其陣列在與該閘長度方向對齊之方向，用以 饋以一固定電位至一基底；和一活性區域其安排在界於用 以調整陣列在與該閘長度方向對齊之方向上之每個多數記 億格之一趨動M ISFET之閘寛度之元件隔離絶緣薄膜 和安排在多數陣列記億格之一邊用以饋以一固定電位至該 基底且具有相同或近似於活性區域之形狀之半導體區域之 間，其中安排有該一趨動MISFET。 14. —種半導體積體電路裝置包含··多數趨動 MI SFET其具有兩値趨動MI SFET,而此兩者具 有其形狀環繞由一元件隔離絶緣薄膜所調整之其源極區域 癰 ，且陣列在與閘寬度方向對齊之方向；一半導體區域其經 由該元件隔離絶緣薄膜安排在陣列在與閘寛度對齊之方向 用以饋以一固定電位至一基底之多數記億格之一邊；和一 活性區域其安排在界於陣列在與該閘寬度方向對齊之方向 之每個多數記億格之一趨動Μ I S F Ε Τ之源極區域和沿 箸多數陣列記億格之一邊且具有相同或相似於其中安排有 本紙張尺度適m屮田Μ家標φ(CMS)〒4規格(210X 297公货） (請先閱讀背面之注意事項再填寫本頁) .綠. -165 - 經濟部中央標準局員工消費合作社印製 AT B7 六、申請專利苑圊 該一趨動Μ I S F E T之活性區域之形狀之半導體區域之 間。 1 5 . —種半導髖積體電路裝置包含：多數記億格其 具有其另一趨動Μ I S F Ε Τ構造成相關於其一趨動 Μ I S F Ε Τ中間對稱之平面形狀且其一趨動 MISFET和另一趨動MISFET實質的平行閘長度 方向，該多數之記億格被陣列成該記億格之兩趨動 Μ I S F Ε Τ乃交替的安排對於每個與閘長度方向對齊之 方向上之該記億格；和一空閘電極層其乃由相同於個別閘 電極之層所形成，該一個和另一個趨動Μ I SFET乃如 此的安排在該多數陣列記億格之陣列方向之最初或最末層 在與該記億格之陣列方向對齊之方向在外週圍區域以便以 一已定間隔面對在陣列方向最初或最末層之至少一該趨動 MISFET之閘電極之外週圍區域之一邊，其中該間隔 大小乃設定成實質的相等於界定在陣列方向在最初或最末 層記億格之至少另一趨動Μ I S F Ε T之閘電極和在陣列 方向在最初層之‘後或最後層之前之任一步階中該記億格之 至少另一趨動Μ I S F Ε Τ之閘電極之間之間隔大小。 1 6.如申請專利範圍第1 5項所述之半導體稹體電 路裝置，其中該空電極層乃饋以固定電位。 1 7 . —種半導體積體電路裝置包含：多數記億格其 具有其另一轉移Μ I S F Ε Τ構造成相關於其一轉移 MI SFET中間對稱之平面形狀且其一轉移 MI SFET和另一轉移MI SFET實質的平行閘長度 木紙張尺度適扣中W «家櫺準（CNS) <P4规格(210x297公釐） (請先閲讀背面之注意事項再填寫本頁) -166 - 經濟部中央標準局員工消費合作杜印製 A： B7⑽ η_^_ 六、申請專利篼® 方向，該多數之記億格被陣列成該記億格之兩轉移 Μ I S F Ε Τ乃交替的安排對於每個與閘長度方向對齊之 方向上之該記億格；和一空閘電極層其乃由相同於個別閑 電極之層所形成，該一個和另一個轉移M ISFET乃如 此的安排在該多數陣列記億格之陣列方向之最初或最末層 在與該記億格之陣列方向對齊之方向在外週圍區域以便以 一已定間隔面對在陣列方向最初或最末層之至少一該轉移 Μ I S F Ε Τ之閘電極之外週圍區域之一邊，其中該間隔 大小乃設定成實質的相等於界定在陣列方向在最初或最末 層記億格之至少另一轉移Μ I S F Ε Τ之閛電極和在陣列 方向在最初層之後或最後層之前之任一步階中該記億格之 至少另一轉移Μ I S F Ε Τ之閘電極之間之間隔大小。 18. 如申請專利範圍第2項所述之半導體積體電路 裝置，其中該記億格乃構造成：另一轉移MI SFET之 平面形狀乃相關於一轉移Μ I S F Ε Τ之平面形狀形成中 間對稱且一轉移MISFET和另一轉移MISFET之 閘長度方向實質的互相平行；或另一趨動Μ I S F Ε Τ之 平面形狀乃相關於一趨動Μ I S F Ε Τ之平面形狀形成中 間對稱且一趨動MISFET和另一趨動MISFET之 閘長度方向實質的互相平行。 19. 如申諳專利範圍第15項所述之半導體積體電 路裝置，其中該記憶格乃構造成：另一轉移Μ I S F Ε T 之平面形狀乃相關於一轉移Μ I S F Ε Τ之平面形狀形成 中間對稱且一轉移Μ I S F Ε Τ和另一轉移Μ I S F Ε Τ 木紙張尺度適)丨丨，|，Η5 W家捃準（CNS) 规格(210><297公埜） (請先閱讀背面之注意事項再填寫本頁) -167 - 經濟部中央標準局員工消費合作杜印製 AT Β7 CT D7 六、申請專利苑園 之閘長度方向實質的互相平行；或另一趨動Μ I S F E T 之平面形狀乃相關於一趨動Μ I S F Ε Τ之平面形狀形成 中間對稱且一趨動MISFET和另一趨動MISFET 之閛長度方向實質的互相平行。 20.如申請專利範圍第2項所述之半導體積體電路 裝置，其中基底連接區域乃環繞該多數陣列記億格而安排 且以一已定間隔沿著該陣列方向或在該陣列方向交叉之方 向。 2 1 . —種半導體記億裝置包含： 一半導體基底其具有一井區域； 多數之記億格其具有第一和第二轉移Μ I S F Ε Τ陣 列在該井區域上在與一閘寬方向對齊之方向； 一元件隔離絶緣薄膜其形成在該井區域上用以調整該 第一和第二Μ I S F Ε Τ之値別閘寬度； 一半導體區域其安排在陣列方向在與至少最初或最末 層之一轉移Μ I SFET之閘寬度方向對齊之方向上，其 中該記億格乃連缠的陣列，且與該一轉移MISFET隔 開經由該元件隔離絶緣薄膜用以饋以一固定電位至該并區 * 域，其乃是安排在該多數陣列記億格之外週圍區域；和 井連接區域其環繞多數陣列記億格而安排且以一已定 間隔沿著該陣列方向或該陣列方向交叉之方向， 其中該元件隔離絶線薄膜之寬度大小，其乃是界於在 陣列方向在最初或最末層記億格之一轉移Μ I S F Ε T之 丨通道形成區域和用以饋以固定電位至該基底之半導體區域 本紙張尺度適川中W闲家標準（CNS) Ψ4規格（210x297公货） ΐ9Β7*η (請先閱讀背面之注意事項再填寫本頁) —168 _ AT 196771__ 六'申锖專利範® 間，在與閘寛度方向對齊之方向，乃實質的相等於位於在 陣列方向在最初或最末層記億格之另一轉移Μ I S F E T 之通道形成區域和在陣列方向在最初層之後或最末層之前 之任一層上記億格之另一轉移Μ I S F Ε Τ之通道形成區 域之間，在與閛寬度方向對齊之方向之元件隔離絶緣薄膜 之寬度大小。 (請先閱請背面之注意事項再填荈本頁) 經濟部中央標準局員工消费合作杜印製 本紙ifc尺度適川t S明家櫺準（CNS)Ψ4規格(210x297公茇） -169 -