JP2003218322A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＲＡＭのドライバトランジスタとアクセス
トランジスタとのコンダクタンス比を向上させる。 【解決手段】 半導体基板１０上に素子分離絶縁膜１お
よび、それによって規定されるＰ型の活性領域２を形成
する。そして、アクセストランジスタのゲート電極３、
ドライバトランジスタのゲート電極４ａ，４ｂと共に、
ダミーゲート電極２０を形成する。このとき、ダミーゲ
ート電極２０は、Ｎ＋ソースドレイン領域９を形成する
ためのＮ型ドーパンドの注入が行われる領域８内の活性
領域２の一部を覆うように形成される。その結果、ダミ
ーゲート電極２０の下方にはＮ＋ソースドレイン領域９
は形成されずＮ＋ソースドレイン領域９の幅が狭くな
り、アクセストランジスタのコンダクタンスは低下す
る。つまり、ドライバトランジスタとアクセストランジ
スタとのコンダクタンス比は向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関するものであって、特に、ＳＲＡＭ
（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけ
る動作の安定性を向上させるための技術に関するもので
ある。

【０００２】

【従来の技術】近年、半導体装置の高集積化、高機能化
の進展は著しく、半導体デバイス構造の微細化が望まれ
ている。半導体デバイス開発において、半導体デバイス
構造の微細化はチップの面積の縮小に大きく寄与するた
め、そのための技術は重要である。このことは半導体記
憶装置に属するＳＲＡＭにおいても例外でなく、ＳＲＡ
Ｍのメモリセルサイズの縮小化が期待されている。

【０００３】ＳＲＡＭセルは、記憶を行うフリップフロ
ップ回路を構成するトランジスタ（ドライバトランジス
タ）と、スイッチ用のトランジスタ（アクセストランジ
スタ）を有している。図１９〜図２１は、従来の半導体
記憶装置のＳＲＡＭのメモリセル部の製造工程を説明す
るための図である。図１９，図２０および図２１（ａ）
はメモリセル部の上面図であり、図２１（ｂ）は図２１
（ａ）のＡ−Ｂ線に沿った断面図である。以下、これら
の図に基づいて、従来のＳＲＡＭメモリセル部の製造工
程を説明する。

【０００４】まず、図１９のように、半導体基板上に素
子分離絶縁膜１０１および、それによって規定されるＰ
型の活性領域１０２を形成する。そして、基板上に酸化
膜および電極材料を堆積し、それらを選択的にエッチン
グすることにより、図２０に示すようなアクセストラン
ジスタのゲート電極１０３、ドライバトランジスタのゲ
ート電極１０４ａ，１０４ｂを形成する。つまり、図２
０中に示す領域１０５ａおよび１０５ｂの部分にアクセ
ストランジスタが、領域１０６ａおよび１０６ｂの領域
にドライバトランジスタが、それぞれ形成されることと
なる。そして、それらのゲート電極１０３，１０４ａ，
１０４ｂをマスクとして、Ｎ型のドーパンドを注入す
る。それにより、ゲート電極下方以外の活性領域１０２
に、Ｎ−ソースドレイン領域１０７が形成される。

【０００５】次に、基板上に図２１（ａ）に示す領域１
０８の部分を開口したレジストパターンを形成し、それ
をマスクとしてさらにＮ型のドーパンドの注入を行う。
その結果、領域１０８内の活性領域１０２に、Ｎ＋ソー
スドレイン領域１０９が形成され、ＳＲＡＭセルを構成
するアクセストランジスタおよびドライバトランジスタ
が形成される。なお、図２１（ｂ）において１１０は半
導体基板を示している。

【０００６】

【発明が解決しようとする課題】ところで、ＳＲＡＭの
記憶保持動作および読み出し動作の安定化を確保するた
めにはドライバトランジスタとアクセストランジスタと
のコンダクタンス比をある程度大きくする必要がある。
即ち、アクセストランジスタの抵抗値をある程度大きく
保つ必要があった。そのため、図１９のような従来のＳ
ＲＡＭセル構造においては、同図に示したように記憶ノ
ードが接続されるＮ＋ソースドレイン領域１０９とアク
セストランジスタのゲート電極１０３との間にＮ−領域
（Ｎ−ソースドレイン領域１０７）を形成し、それを抵
抗とすることで上記コンダクタンス比の大きさを確保し
ていた。しかし、半導体装置構造の微細化が進むにつれ
て、このＮ−領域を形成するための領域を確保すること
が困難になってきている。そのため、Ｎ−領域を用いて
充分な抵抗を形成できず、ドライバトランジスタとアク
セストランジスタとのコンダクタンス比の劣化を招いて
しまうという問題が生じていた。

【０００７】一方、その問題を解決するために、例え
ば、活性領域１０２の形成の際に、Ｎ＋ソースドレイン
領域１０９とアクセストランジスタのゲート電極１０３
との間のＮ−領域の部分の幅を微細加工して狭くするこ
とによって、当該Ｎ−領域の抵抗値を高くするという方
法も考えられる。しかしその場合、ゲート電極形成のた
めのマスクパターン合わせの際のマスクずれ等によりア
クセストランジスタのゲート幅が変化してしまう恐れが
あり、動作品質の安定性を低下させる原因となる。特
に、微細化が進んだ近年の半導体装置の製造において
は、そのようなマスクずれを完全に抑えることは非常に
困難である。

【０００８】本発明は以上のような課題を解決するため
になされたものであり、ＳＲＡＭのドライバトランジス
タとアクセストランジスタとのコンダクタンス比の良好
に保つことができ、製造工程が容易、且つ、マスクずれ
の影響を抑えることができる半導体記憶装置およびその
製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、フリップフロップ回路を構成するドライバ
トランジスタと、スイッチ用のアクセストランジスタと
を備えるＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）セルを有する半導体記憶装置であって、前記
アクセストランジスタおよび前記ドライバトランジスタ
のソースドレイン拡散層が形成される活性領域と、前記
活性領域の一部の領域を覆う前記ドライバトランジスタ
のゲート電極と、前記活性領域の一部の領域を覆う前記
アクセストランジスタのゲート電極と、前記活性領域の
一部の領域を覆うダミーゲート電極を少なくとも１つ以
上備え、前記ソースドレイン拡散層が、前記活性領域に
おける前記ダミーゲート電極に覆われた前記一部の領域
以外のみに形成されている、ことを特徴とする。

【００１０】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置であって、前記ダミーゲー
ト電極が、平面視で前記活性領域を挟むように形成され
ていることを特徴とする。

【００１１】請求項３に記載の半導体記憶装置は、請求
項１または請求項２に記載の半導体記憶装置であって、
前記ダミーゲート電極の一部または全部が、前記ドライ
バトランジスタのゲート電極または前記アクセストラン
ジスタのゲート電極に接続されていることを特徴とす
る。

【００１２】請求項４に記載の半導体記憶装置の製造方
法は、フリップフロップ回路を構成するドライバトラン
ジスタと、アクセストランジスタとを備えるＳＲＡＭセ
ルを有する半導体記憶装置の製造方法であって、（ａ）
半導体基板上に、活性領域を形成する工程と、（ｂ）前
記活性領域の一部の領域を覆うように、前記アクセスト
ランジスタのゲート電極および前記ドライバトランジス
タのゲート電極を形成すると共に、ダミーゲート電極を
少なくとも１つ以上形成する工程と、（ｃ）前記アクセ
ストランジスタのゲート電極、前記ドライバトランジス
タのゲート電極および前記ダミーゲート電極をマスクと
して前記活性領域にドーパンドの注入を行い、前記アク
セストランジスタおよび前記ドライバトランジスタのソ
ースドレイン拡散層を形成する工程とを備えることを特
徴とする。

【００１３】請求項５に記載の半導体記憶装置の製造方
法は、請求項４に記載の半導体記憶装置の製造方法であ
って、前記工程（ｂ）において、前記ダミーゲート電極
が、平面視で前記活性領域を挟むように形成されること
を特徴とする。

【００１４】請求項６に記載の半導体記憶装置の製造方
法は、請求項４または請求項５に記載の半導体記憶装置
の製造方法であって、前記工程（ｂ）において形成され
る前記ダミーゲート電極の一部または全部が、前記ドラ
イバトランジスタのゲート電極または前記アクセストラ
ンジスタのゲート電極に接続していることを特徴とす
る。

【００１５】

【発明の実施の形態】＜実施の形態１＞図１は、本発明
の実施の形態１に係る半導体記憶装置のＳＲＡＭのメモ
リセル部の構造を示す図である。図１（ａ）はメモリセ
ル部の上面図であり、図１（ｂ）は図１（ａ）のＡ−Ｂ
線に沿った断面図である。これらの図において、１は素
子分離絶縁膜、２は活性領域、３はアクセストランジス
タのゲート電極、４ａおよび４ｂはドライバトランジス
タのゲート電極、７はＮ−ソースドレイン領域、９およ
び９ａ，９ｂはＮ＋ソースドレイン領域を示している。
また、２０はダミーゲート電極であり、活性領域２の一
部の領域を覆うように形成されている。

【００１６】図１（ｂ）に示すように、活性領域２にお
けるゲート電極に覆われている一部の領域の下にＮ−ソ
ースドレイン領域７およびＮ＋ソースドレイン領域９を
有さない。言い換えれば、Ｎ−ソースドレイン領域７お
よびＮ＋ソースドレイン領域９は、活性領域２における
ゲート電極に覆われている一部の領域以外のみである。
つまり、従来のＳＲＡＭのメモリセルと比較して、Ｎ＋
ソースドレイン領域９およびＮ−ソースドレイン領域７
の幅が狭くなるため、アクセストランジスタの電流駆動
能力は抑えられ、コンダクタンスは抑えられている。そ
の結果、ドライバトランジスタとアクセストランジスタ
とのコンダクタンス比は大きくなり、ＳＲＡＭの記憶動
作および読み出し動作の安定性向上に寄与できる。

【００１７】また、図２および図３は、実施の形態１に
係る半導体記憶装置のＳＲＡＭのメモリセル部の製造工
程を説明するための図である。図２，図３はメモリセル
部の上面図である。以下、これらの図に基づいて、図１
に示した本実施の形態に係るＳＲＡＭメモリセル部の製
造工程を説明する。

【００１８】まず、図２のように、半導体基板上に素子
分離絶縁膜１および、それによって規定されるＰ型の活
性領域２を形成する。そして、上記した従来の半導体記
憶装置の製造工程と同様に基板上に酸化膜および電極材
料を堆積し、それらを選択的にエッチングすることによ
り図３に示すようにアクセストランジスタのゲート電極
３、ドライバトランジスタのゲート電極４ａ，４ｂを形
成するが、本実施の形態においてはこのとき同時にダミ
ーゲート電極２０も形成する。このダミーゲート電極２
０は、図３のように活性領域２の一部を覆うように形成
されるが、他のゲート電極３，４ａ，４ｂと同様にその
下面にゲート酸化膜を有しているため活性領域２とは絶
縁されている。なお、同図に示す領域５ａおよび１０５
ｂの部分にアクセストランジスタが、領域６ａおよび６
ｂの領域にドライバトランジスタが、それぞれ形成され
ることとなる。

【００１９】次に、それらのゲート電極３，４ａ，４ｂ
およびダミーゲート電極２０をマスクとして、Ｎ型のド
ーパンドを注入する。それにより、ゲート電極３，４
ａ，４ｂおよびダミーゲート電極２０の下方以外の活性
領域２に、Ｎ−ソースドレイン領域７が形成される。

【００２０】そして、従来の半導体記憶装置の製造工程
と同様に、図１（ａ）に示す領域８の部分を開口したレ
ジストパターンを形成し、それをマスクとしてさらにＮ
型のドーパンドの注入を行う。ここで、同図に示すよう
に、ダミーゲート電極２０はその形成工程において、領
域８内の活性領域２の一部を覆うように形成されてい
る。

【００２１】その結果、領域８内のダミーゲート電極２
０下方以外の活性領域２に、Ｎ＋ソースドレイン領域９
が形成され、ＳＲＡＭセルを構成するアクセストランジ
スタおよびドライバトランジスタが形成される。図１
（ｂ）は、Ｎ＋ソースドレイン領域９形成後の断面図で
あり、１０は半導体基板、１１はゲート絶縁膜を示して
いる。この図からも分かるように、ダミーゲート電極２
０の下方にはＮ＋ソースドレイン領域９は形成されない
ため、同図９ａ，９ｂのように、Ｎ＋ソースドレイン領
域の幅が狭くなる。

【００２２】つまり、本実施の形態に係る半導体記憶装
置によれば、活性領域２のＮ＋ソースドレイン領域９を
形成するためのＮ型ドーパンドの注入が行われる領域８
の一部を覆うようにダミーゲート電極２０を有し、その
下方にＮ＋ソースドレイン領域９およびＮ−ソースドレ
イン領域７が形成されないため、アクセストランジスタ
の電流駆動能力は抑えられ、コンダクタンスは抑えられ
る。その結果、ドライバトランジスタとアクセストラン
ジスタとのコンダクタンス比は大きくなり、ＳＲＡＭの
記憶動作および読み出し動作の安定性向上に寄与でき
る。

【００２３】また、以上の工程からも分かるように、従
来の半導体記憶装置の製造方法から、工程数の増加は伴
わない。さらに、例えば活性領域２やＮ＋ソースドレイ
ン領域９を形成するためのＮ型ドーパンドの注入が行わ
れる領域８を規定するレジストパターンの微細化も伴わ
ないため、マスクずれによる影響は従来の半導体記憶装
置と同程度に抑えられる。

【００２４】さらに、ダミーゲート電極２０の位置およ
び形状は、図１および図３に示したものに限定されるも
のではない。ダミーゲート電極２０の位置および形状を
変えることにより、アクセストランジスタのソースと記
憶ノード間の抵抗を任意に変化させることができる。言
い換えれば、アクセストランジスタの電流駆動能力およ
びコンダクタンスを変化させることができる。

【００２５】また、ダミーゲート電極２０の位置をドラ
イバトランジスタのソースドレイン領域が形成される領
域を覆うように形成することにより、ドライバトランジ
スタの電流駆動能力およびコンダクタンスを変化させる
ことも可能である。つまり、アクセストランジスタやド
ライバトランジスタのゲート長やゲート幅に影響を与え
ることなく、任意のコンダクタンス比を得ることができ
る。

【００２６】なお、図１および図３においては、ダミー
ゲート電極２０は、アクセストランジスタのゲート電極
３およびドライバトランジスタのゲート電極４ａ，４ｂ
と独立して配置した例を示した。しかし、ダミーゲート
電極２０は、アクセストランジスタのゲート電極３ある
いはドライバトランジスタのゲート電極４ａ，４ｂに接
続された構成であってもよい。それにより、ダミーゲー
ト電極２０を形成するための基板上のスペースを小さく
でき、半導体装置の小型化に寄与できる。また、ダミー
ゲート電極２０を複数は複数個であってもよい。

【００２７】図４、図５にそれらの例を示す。これらの
図において、図１と同様の機能を有する要素には同一符
号を付しており、ここでの詳細な説明は省略する。ま
た、各図（ａ）は上面図であり、（ｂ）は（ａ）のＡ−
Ｂ線に沿った断面図である。図４（ｂ）、図５（ｂ）か
らも分かるように、この場合もダミーゲート電極２０の
下方向にはＮ＋ソースドレイン領域９およびＮ−ソース
ドレイン領域７は形成されず、ダミーゲート電極２０の
位置および形状を変えることにより、任意のコンダクタ
ンス比を得ることができる。

【００２８】＜実施の形態２＞図６は、実施の形態２に
係る半導体記憶装置のＳＲＡＭのメモリセル部の構成を
示す図である。図６（ａ）はメモリセル部の上面図であ
り、図６（ｂ）は図６（ａ）のＡ−Ｂ線に沿った断面図
である。これらの図においても、図１と同様の機能を有
する要素には同一符号を付しており、ここでの詳細な説
明は省略する。

【００２９】実施の形態１と同様にアクセストランジス
タのゲート電極３およびドライバトランジスタのゲート
電極４ａ，４ｂを形成する際に、Ｎ＋ソースドレイン領
域９を形成するためのＮ型ドーパンドの注入が行われる
領域８内の活性領域２の一部を覆うダミーゲート電極２
０を形成する。ただし、本実施の形態においては、ダミ
ーゲート電極２０が、図６（ａ）に示すように平面視で
活性領域２を左右方向（Ｘ方向）の両側から挟むように
形成される。即ち、ダミーゲート電極２０が、活性領域
２の互いに対向する辺のそれぞれ上に形成される。その
結果、図６（ｂ）のように、活性領域２のゲート電極下
方にＮ＋ソースドレイン領域９およびＮ−ソースドレイ
ン領域７が形成されず、Ｎ＋ソースドレイン領域９の幅
が狭くなり、実施の形態１と同様の効果を得ることがで
きる。また、実施の形態１と同様に、従来の半導体記憶
装置の製造方法から、工程数の増加は伴わないことも明
らかである。

【００３０】ところで、実施の形態１においてゲート電
極３，４ａ，４ｂを形成する工程でＸ方向にマスクずれ
が生じダミーゲート電極２０の位置がＸ方向にずれた場
合、例えば図１（ｂ）に示した２つのＮ＋ソースドレイ
ン領域９ａの幅と９ｂの幅とに差が生じる。例えば、右
方向へのマスクずれが生じた場合、Ｎ＋ソースドレイン
領域９ａの幅は広くなり、Ｎ＋ソースドレイン領域９ｂ
の幅は狭くなる。そのため、ＳＲＡＭセルが有する２つ
のアクセストランジスタ間でコンダクダンスのアンバラ
ンスが生じ、ＳＲＡＭの動作の安定性の劣化を招いてし
まうという問題が生じる。

【００３１】しかし、本実施の形態においては、上記し
たように、ダミーゲート電極２０が平面視で活性領域２
をＸ方向の両側から挟むように形成されるので、ゲート
電極３，４ａ，４ｂおよびダミーゲート電極２０形成の
際にＸ方向のマスクずれが発生しても、図６（ｂ）に示
す２つのＮ＋ソースドレイン領域９ａの幅と９ｂの幅は
それぞれ一定に保たれる。つまり、ＳＲＡＭセルが有す
る２つのアクセストランジスタ間でのコンダクダンスの
アンバランスの発生は抑えられ、ＳＲＡＭの動作の安定
性の劣化を抑えることができる。

【００３２】さらに、本実施の形態においてもダミーゲ
ート電極２０の位置および形状は、図６に示したものに
限定されるものではない。ダミーゲート電極２０の位置
および形状を変えることにより、アクセストランジスタ
のソースと記憶ノード間の抵抗を任意に変化させること
ができる。言い換えれば、アクセストランジスタの電流
駆動能力およびコンダクタンスを変化させることができ
る。

【００３３】また、ダミーゲート電極２０の位置をドラ
イバトランジスタのソースドレイン領域が形成される領
域を覆うように形成することにより、ドライバトランジ
スタの電流駆動能力およびコンダクタンスを変化させる
ことも可能である。つまり、アクセストランジスタやド
ライバトランジスタのゲート長やゲート幅に影響を与え
ることなく、任意のコンダクタンス比を得ることができ
る。

【００３４】また、ダミーゲート電極２０は、アクセス
トランジスタのゲート電極３あるいはドライバトランジ
スタのゲート電極４ａ，４ｂに接続された構成であって
もよい。それにより、ダミーゲート電極２０を形成する
ための基板上のスペースを小さくでき、半導体装置の小
型化に寄与できる。

【００３５】図７にその例を示す。この図においても、
図１と同様の機能を有する要素には同一符号を付してい
る。なお、（ａ）は上面図であり、（ｂ）は（ａ）のＡ
−Ｂ線に沿った断面図である。図７（ｂ）からも分かる
ように、この場合もダミーゲート電極２０の下方向には
Ｎ＋ソースドレイン領域９およびＮ−ソースドレイン領
域７は形成されず、ダミーゲート電極２０の位置および
形状を変えることにより、任意のコンダクタンス比を得
ることができる。

【００３６】＜実施の形態３＞上記した実施の形態１お
よび２においては、ＳＲＡＭセル構造として、アクセス
トランジスタとドライバトランジスタとが互いに９０度
異なる向きに形成される構成を示したが、他の構造を有
するＳＲＡＭセルにも容易に適用可能である。

【００３７】図８〜図１０は、アクセストランジスタと
ドライバトランジスタとが共に同じ向きに形成される構
成に適応した場合の製造工程を示す図である。図８，図
９および図１０（ａ）はメモリセル部の上面図であり、
図１０（ｂ）は図１０（ａ）のＡ−Ｂ線に沿った断面図
である。以下、これらの図に基づいて、本実施の形態に
係るＳＲＡＭメモリセル部の製造工程を説明する。な
お、これらの図においては、図１〜図３に示したものと
同一の機能を有する要素には同一符号を付してある。

【００３８】まず、図８のように、半導体基板上に素子
分離絶縁膜１および、それによって規定されるＰ型の活
性領域２を形成する。実施の形態１と同様に基板上に酸
化膜および電極材料を堆積し、それらを選択的にエッチ
ングすることにより、図９に示すようにアクセストラン
ジスタのゲート電極３、ドライバトランジスタのゲート
電極４ａ，４ｂ、ダミーゲート電極２０を形成する。ダ
ミーゲート電極２０は、図９のように活性領域２の一部
を覆うように形成される。なお、同図に示す領域５ａお
よび１０５ｂの部分にアクセストランジスタが、領域６
ａおよび６ｂの領域にドライバトランジスタが、それぞ
れ形成されることとなる。

【００３９】次に、それらのゲート電極３，４ａ，４ｂ
およびダミーゲート電極２０をマスクとして、Ｎ型のド
ーパンドを注入し、ゲート電極３，４ａ，４ｂおよびダ
ミーゲート電極２０の下方以外の活性領域２に、Ｎ−ソ
ースドレイン領域７を形成する。

【００４０】そして、図１０（ａ）に示すＮ＋ソースド
レイン領域９を形成するためのＮ型ドーパンドの注入が
行われる領域８の部分を開口したレジストパターンを形
成し、それをマスクとしてさらにＮ型のドーパンドの注
入を行い、Ｎ＋ソースドレイン領域９を形成する。この
とき同図に示すように、ダミーゲート電極２０は、領域
８内の活性領域２の一部を覆うように形成されているの
で、領域８内のダミーゲート電極２０下方にはＮ＋ソー
スドレイン領域９が形成されない。図１０（ｂ）は、Ｎ
＋ソースドレイン領域９形成後の断面図であり、９ａ，
９ｂのようにＮ＋ソースドレイン領域の幅が狭くなる。

【００４１】よって、アクセストランジスタの電流駆動
能力は抑えられ、コンダクタンスは抑えられる。その結
果、ドライバトランジスタとアクセストランジスタとの
コンダクタンス比は大きくなり、ＳＲＡＭの記憶動作お
よび読み出し動作の安定性向上に寄与できる。

【００４２】また、以上の工程からも分かるように、従
来の半導体記憶装置の製造方法から、工程数の増加は伴
わない。さらに、例えば活性領域２やＮ＋ソースドレイ
ン領域９を形成するためのＮ型ドーパンドの注入が行わ
れる領域８を規定するレジストパターンの微細化も伴わ
ないため、マスクずれによる影響は従来の半導体記憶装
置と同程度に抑えられる。

【００４３】以上のように、アクセストランジスタとド
ライバトランジスタとが共に同じ向きに形成される構成
にも容易に適用でき、実施の形態１と同様の効果を得る
ことがきる。

【００４４】さらに、ダミーゲート電極２０の位置およ
び形状は、図９および図１０に示したものに限定される
ものではない。また、ダミーゲート電極２０の位置およ
び形状を変えることにより、アクセストランジスタのソ
ースと記憶ノード間の抵抗を任意に変化させることがで
きる。言い換えれば、アクセストランジスタの電流駆動
能力およびコンダクタンスを変化させることができる。

【００４５】また、ダミーゲート電極２０の位置をドラ
イバトランジスタのソースドレイン領域が形成される領
域を覆うように形成することにより、ドライバトランジ
スタの電流駆動能力およびコンダクタンスを変化させる
ことも可能である。つまり、アクセストランジスタやド
ライバトランジスタのゲート長やゲート幅に影響を与え
ることなく、任意のコンダクタンス比を得ることができ
る。

【００４６】例えば図１１のように、ダミーゲート電極
２０は複数個であってもよい。この図においても（ａ）
は上面図であり、（ｂ）は（ａ）のＡ−Ｂ線に沿った断
面図である。この場合もダミーゲート電極２０の下方向
にはＮ＋ソースドレイン領域９およびＮ−ソースドレイ
ン領域７は形成されず、図１０のケースと同様の効果を
得ることができる。

【００４７】また、ダミーゲート電極２０は、アクセス
トランジスタのゲート電極３あるいはドライバトランジ
スタのゲート電極４ａ，４ｂに接続された構成であって
もよい。それにより、ダミーゲート電極２０を形成する
ための基板上のスペースを小さくでき、半導体装置の小
型化に寄与できる。

【００４８】図１２〜図１５にその例を示す。これらの
図においても、図１０と同様の機能を有する要素には同
一符号を付している。また、各図（ａ）は上面図であ
り、（ｂ）は（ａ）のＡ−Ｂ線に沿った断面図である。
各図（ｂ）（ｂ）からも分かるように、この場合もダミ
ーゲート電極２０の下方向にはＮ＋ソースドレイン領域
９およびＮ−ソースドレイン領域７は形成されず、ダミ
ーゲート電極２０の位置および形状を変えることによ
り、任意のコンダクタンス比を得ることができる。

【００４９】＜実施の形態４＞図１６は、実施の形態４
に係る半導体記憶装置のＳＲＡＭのメモリセル部の構成
を示す図である。図１６（ａ）はメモリセル部の上面図
であり、図１６（ｂ）は図１６（ａ）のＡ−Ｂ線に沿っ
た断面図である。これらの図においても、図１と同様の
機能を有する要素には同一符号を付しており、ここでの
詳細な説明は省略する。

【００５０】本実施の形態においては、実施の形態３に
示したような、アクセストランジスタとドライバトラン
ジスタとが共に同じ向きに形成される構成において、ダ
ミーゲート電極２０が平面視で活性領域２を左右方向
（Ｘ方向）の両側から挟むように形成される。即ち、ダ
ミーゲート電極２０が、活性領域２の互いに対向する辺
のそれぞれ上に形成される。その結果、図１６（ｂ）の
ように、活性領域２のゲート電極下方にＮ＋ソースドレ
イン領域９およびＮ−ソースドレイン領域７が形成され
ず、Ｎ＋ソースドレイン領域９の幅が狭くなり、実施の
形態３と同様の効果を得ることができる。また、実施の
形態３と同様に、従来の半導体記憶装置の製造方法か
ら、工程数の増加は伴わないことも明らかである。

【００５１】また、本実施の形態においては、ダミーゲ
ート電極２０が平面視で活性領域２をＸ方向の両側から
挟むように形成されるので、ゲート電極３，４ａ，４ｂ
およびダミーゲート電極２０形成の際にＸ方向のマスク
ずれが発生しても、図１６（ｂ）に示す２つのＮ＋ソー
スドレイン領域９ａの幅と９ｂの幅はそれぞれ一定に保
たれる。つまり、実施の形態２と同様に、ＳＲＡＭセル
が有する２つのアクセストランジスタ間でのコンダクダ
ンスのアンバランスの発生は抑えられ、ＳＲＡＭの動作
の安定性の劣化を抑えることができる。

【００５２】さらに、本実施の形態においてもダミーゲ
ート電極２０の位置および形状は、図１６に示したもの
に限定されるものではない。ダミーゲート電極２０の位
置および形状を変えることにより、アクセストランジス
タのソースと記憶ノード間の抵抗を任意に変化させるこ
とができる。言い換えれば、アクセストランジスタの電
流駆動能力およびコンダクタンスを変化させることがで
きる。

【００５３】また、ダミーゲート電極２０の位置をドラ
イバトランジスタのソースドレイン領域が形成される領
域を覆うように形成することにより、ドライバトランジ
スタの電流駆動能力およびコンダクタンスを変化させる
ことも可能である。つまり、アクセストランジスタやド
ライバトランジスタのゲート長やゲート幅に影響を与え
ることなく、任意のコンダクタンス比を得ることができ
る。

【００５４】また、ダミーゲート電極２０は、アクセス
トランジスタのゲート電極３あるいはドライバトランジ
スタのゲート電極４ａ，４ｂに接続された構成であって
もよい。それにより、ダミーゲート電極２０を形成する
ための基板上のスペースを小さくでき、半導体装置の小
型化に寄与できる。

【００５５】図１７および図１８にその例を示す。これ
らの図においても、図１と同様の機能を有する要素には
同一符号を付している。なお、各図（ａ）は上面図であ
り、（ｂ）は（ａ）のＡ−Ｂ線に沿った断面図である。
各図（ｂ）からも分かるように、この場合もダミーゲー
ト電極２０の下方向にはＮ＋ソースドレイン領域９およ
びＮ−ソースドレイン領域７は形成されず、ダミーゲー
ト電極２０の位置および形状を変えることにより、任意
のコンダクタンス比を得ることができる。

【００５６】

【発明の効果】請求項１に記載の半導体記憶装置によれ
ば、活性領域の一部の領域を覆うダミーゲート電極を少
なくとも１つ以上備え、アクセストランジスタおよびド
ライバトランジスタのソースドレイン拡散層が、活性領
域におけるダミーゲート電極に覆われた一部の領域以外
のみに形成されているので、ダミーゲート電極の位置お
よび形状を変えることでアクセストランジスタおよびド
ライバトランジスタの電流駆動能力を抑制し、コンダク
タンス比を制御できる。よって、アクセストランジスタ
の電流駆動能力を抑制してコンダクタンスを抑えること
で、ドライバトランジスタとアクセストランジスタとの
コンダクタンス比は大きくなり、ＳＲＡＭの記憶動作お
よび読み出し動作の安定性を向上させることができる。

【００５７】また、ダミーゲート電極はドライバトラン
ジスタおよびアクセストランジスタのゲート電極と同じ
工程により形成することができるので、従来の半導体記
憶装置の製造方法からの工程数の増加は伴わない。さら
に、活性領域やソースドレイン拡散層を規定するレジス
トパターンの微細化も伴わないため、マスクずれによる
影響は従来の半導体記憶装置と同程度に抑えられる。

【００５８】請求項２に記載の半導体記憶装置によれ
ば、請求項１に記載の半導体記憶装置において、ダミー
ゲート電極が、平面視で活性領域を挟むように形成され
ているので、ダミーゲート電極形成の際にマスクずれが
発生しても、ダミーゲート電極の位置によって規定され
るソースドレイン拡散層の幅は一定に保たれる。よっ
て、マスクずれ伴う２つのアクセストランジスタ間での
コンダクダンスのアンバランス、および２つのドライバ
トランジスタ間でのコンダクダンスのアンバランスの発
生は抑えられ、ＳＲＡＭの動作の安定性の向上に寄与で
きる。

【００５９】請求項３に記載の半導体記憶装置によれ
ば、請求項１または請求項２に記載の半導体記憶装置に
おいて、ダミーゲート電極の一部または全部が、ドライ
バトランジスタのゲート電極またはアクセストランジス
タのゲート電極に接続されているので、ダミーゲート電
極を形成するための基板上のスペースを小さくでき、半
導体装置の小型化に寄与できる。

【００６０】請求項４に記載の半導体記憶装置の製造方
法によれば、活性領域の一部の領域を覆うように形成さ
れた、アクセストランジスタのゲート電極、ドライバト
ランジスタのゲート電極およびダミーゲート電極をマス
クとして活性領域にドーパンドの注入を行うことで、ア
クセストランジスタおよびドライバトランジスタのソー
スドレイン拡散層を形成するので、ダミーゲート電極の
位置および形状を変えることでアクセストランジスタお
よびドライバトランジスタの電流駆動能力を抑制し、コ
ンダクタンス比を制御できる。よって、アクセストラン
ジスタの電流駆動能力を抑制してコンダクタンスを抑え
ることで、ドライバトランジスタとアクセストランジス
タとのコンダクタンス比は大きくなり、ＳＲＡＭの記憶
動作および読み出し動作の安定性を向上させることがで
きる。

【００６１】また、ダミーゲート電極はドライバトラン
ジスタおよびアクセストランジスタのゲート電極と同じ
工程により形成することができるので、従来の半導体記
憶装置の製造方法からの工程数の増加は伴わない。さら
に、活性領域やソースドレイン拡散層を規定するレジス
トパターンの微細化も伴わないため、マスクずれによる
影響は従来の半導体記憶装置と同程度に抑えられる。

【００６２】請求項５に記載の半導体記憶装置の製造方
法によれば、請求項４に記載の半導体記憶装置の製造方
法において、ダミーゲート電極が、平面視で活性領域を
挟むように形成されるので、ダミーゲート電極形成の際
にマスクずれが発生しても、ダミーゲート電極の位置に
よって規定されるソースドレイン拡散層の幅は一定に保
たれる。よって、マスクずれ伴う２つのアクセストラン
ジスタ間でのコンダクダンスのアンバランス、および２
つのドライバトランジスタ間でのコンダクダンスのアン
バランスの発生は抑えられ、ＳＲＡＭの動作の安定性の
向上に寄与できる。

【００６３】請求項６に記載の半導体記憶装置の製造方
法は、請求項４または請求項５に記載の半導体記憶装置
の製造方法において、ダミーゲート電極の一部または全
部が、ドライバトランジスタのゲート電極またはアクセ
ストランジスタのゲート電極に接続するように形成され
るので、ダミーゲート電極を形成するための基板上のス
ペースを小さくでき、半導体装置の小型化に寄与でき
る。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の構成を示す図である。

【図２】 実施の形態１に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の製造工程を説明するための図であ
る。

【図３】 実施の形態１に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の製造工程を説明するための図であ
る。

【図４】 実施の形態１の変形例を示す図である。

【図５】 実施の形態１の変形例を示す図である。

【図６】 実施の形態２に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の構成を示す図である。

【図７】 実施の形態２の変形例を示す図である。

【図８】 実施の形態３に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の製造工程を説明するための図であ
る。

【図９】 実施の形態３に係る半導体記憶装置のＳＲＡ
Ｍのメモリセル部の製造工程を説明するための図であ
る。

【図１０】 実施の形態３に係る半導体記憶装置のＳＲ
ＡＭのメモリセル部の製造工程を説明するための図であ
る。

【図１１】 実施の形態３の変形例を示す図である。

【図１２】 実施の形態３の変形例を示す図である。

【図１３】 実施の形態３の変形例を示す図である。

【図１４】 実施の形態３の変形例を示す図である。

【図１５】 実施の形態３の変形例を示す図である。

【図１６】 実施の形態４に係る半導体記憶装置のＳＲ
ＡＭのメモリセル部の構成を示す図である。

【図１７】 実施の形態４の変形例を示す図である。

【図１８】 実施の形態４の変形例を示す図である。

【図１９】 従来の半導体記憶装置のＳＲＡＭのメモリ
セル部の製造工程を説明するための図である。

【図２０】 従来の半導体記憶装置のＳＲＡＭのメモリ
セル部の製造工程を説明するための図である。

【図２１】 従来の半導体記憶装置のＳＲＡＭのメモリ
セル部の製造工程を説明するための図である。

【符号の説明】

１ 素子分離酸化膜、２ 活性領域、３ アクセストラ
ンジスタのゲート電極、４ａ，４ｂ ドライバトランジ
スタのゲート電極、７ Ｎ−ソースドレイン領域、９
Ｎ＋ソースドレイン領域、１０ 半導体基板、１１ ゲ
ート酸化膜、２０ ダミーゲート電極。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 フリップフロップ回路を構成するドライ
   バトランジスタと、スイッチ用のアクセストランジスタ
   とを備えるＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍ
   ｅｍｏｒｙ）セルを有する半導体記憶装置であって、 前記アクセストランジスタおよび前記ドライバトランジ
   スタのソースドレイン拡散層が形成される活性領域と、 前記活性領域の一部の領域を覆う前記ドライバトランジ
   スタのゲート電極と、 前記活性領域の一部の領域を覆う前記アクセストランジ
   スタのゲート電極と、 前記活性領域の一部の領域を覆うダミーゲート電極を少
   なくとも１つ以上備え、 前記ソースドレイン拡散層が、前記活性領域における前
   記ダミーゲート電極に覆われた前記一部の領域以外のみ
   に形成されている、ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置であっ
   て、 前記ダミーゲート電極が、平面視で前記活性領域を挟む
   ように形成されている、ことを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   記憶装置であって、 前記ダミーゲート電極の一部または全部が、前記ドライ
   バトランジスタのゲート電極または前記アクセストラン
   ジスタのゲート電極に接続されている、ことを特徴とす
   る半導体記憶装置。
4. 【請求項４】 フリップフロップ回路を構成するドライ
   バトランジスタと、アクセストランジスタとを備えるＳ
   ＲＡＭセルを有する半導体記憶装置の製造方法であっ
   て、 （ａ）半導体基板上に、活性領域を形成する工程と、 （ｂ）前記活性領域の一部の領域を覆うように、前記ア
   クセストランジスタのゲート電極および前記ドライバト
   ランジスタのゲート電極を形成すると共に、ダミーゲー
   ト電極を少なくとも１つ以上形成する工程と、 （ｃ）前記アクセストランジスタのゲート電極、前記ド
   ライバトランジスタのゲート電極および前記ダミーゲー
   ト電極をマスクとして前記活性領域にドーパンドの注入
   を行い、前記アクセストランジスタおよび前記ドライバ
   トランジスタのソースドレイン拡散層を形成する工程と
   を備える、ことを特徴とする半導体記憶装置の製造方
   法。
5. 【請求項５】 請求項４に記載の半導体記憶装置の製造
   方法であって、前記工程（ｂ）において、前記ダミーゲ
   ート電極が、平面視で前記活性領域を挟むように形成さ
   れる、ことを特徴とする半導体記憶装置の製造方法。
6. 【請求項６】 請求項４または請求項５に記載の半導体
   記憶装置の製造方法であって、 前記工程（ｂ）において形成される前記ダミーゲート電
   極の一部または全部が、前記ドライバトランジスタのゲ
   ート電極または前記アクセストランジスタのゲート電極
   に接続している、ことを特徴とする半導体記憶装置の製
   造方法。