JPH0529557A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0529557A JPH0529557A JP3184575A JP18457591A JPH0529557A JP H0529557 A JPH0529557 A JP H0529557A JP 3184575 A JP3184575 A JP 3184575A JP 18457591 A JP18457591 A JP 18457591A JP H0529557 A JPH0529557 A JP H0529557A
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- JP
- Japan
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- semiconductor substrate
- groove
- conductivity type
- semiconductor device
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の集積度を向上する。
【構成】 半導体基板７の一方主面に溝８を設ける。溝
８の段差側面にゲート電極３を形成する。ドレイン拡散
領域１及びソース拡散領域２は溝８の段差上段面と溝８
の底面に設ける。 【効果】 ゲート電極３を形成するために必要な面積を
段差側面に得られ、平面的にみたゲート電極３の占有面
積が小さくなっており、半導体装置の集積度を向上する
ことができる。
８の段差側面にゲート電極３を形成する。ドレイン拡散
領域１及びソース拡散領域２は溝８の段差上段面と溝８
の底面に設ける。 【効果】 ゲート電極３を形成するために必要な面積を
段差側面に得られ、平面的にみたゲート電極３の占有面
積が小さくなっており、半導体装置の集積度を向上する
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に半導体基板表面に凹凸を設け、半
導体基板表面積を拡張することにより半導体装置の集積
度を向上させる技術に関する。
製造方法に関し、特に半導体基板表面に凹凸を設け、半
導体基板表面積を拡張することにより半導体装置の集積
度を向上させる技術に関する。
【０００２】
【従来の技術】従来の半導体装置について図７を用いて
説明する。図７は半導体基板の一方主面上に形成された
従来のＭＯＳトランジスタの断面図である。図におい
て、１はドレイン拡散領域、２はソース拡散領域、３は
チャネルを制御するゲート電極及び該ゲート電極と他部
とを接続する配線、４はソース電極、５はドレイン電
極、６ｂ，６ｃは絶縁層、７は半導体基板である。図８
は図７に示したＭＯＳトランジスタの平面図であり、図
７と同一符号のものは同一内容を示す。
説明する。図７は半導体基板の一方主面上に形成された
従来のＭＯＳトランジスタの断面図である。図におい
て、１はドレイン拡散領域、２はソース拡散領域、３は
チャネルを制御するゲート電極及び該ゲート電極と他部
とを接続する配線、４はソース電極、５はドレイン電
極、６ｂ，６ｃは絶縁層、７は半導体基板である。図８
は図７に示したＭＯＳトランジスタの平面図であり、図
７と同一符号のものは同一内容を示す。
【０００３】従来のＭＯＳトランジスタにおいては、半
導体基板７の一方主面上にドレイン拡散領域１とソース
拡散領域２とが形成され、ドレイン拡散領域１とソース
拡散領域２との間のチャネルを制御するために半導体基
板７の一方主面上にＭＯＳ構造を持つゲート３が形成さ
れている。ドレイン拡散領域１はドレイン電極５を介し
て他部と接続し、ソース拡散領域２はソース電極４を介
して他部と接続している。
導体基板７の一方主面上にドレイン拡散領域１とソース
拡散領域２とが形成され、ドレイン拡散領域１とソース
拡散領域２との間のチャネルを制御するために半導体基
板７の一方主面上にＭＯＳ構造を持つゲート３が形成さ
れている。ドレイン拡散領域１はドレイン電極５を介し
て他部と接続し、ソース拡散領域２はソース電極４を介
して他部と接続している。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、半導体基板の一方主面に平
面的にドレイン拡散領域１、ソース拡散領域２及びチャ
ネルを制御するゲート３を配置した素子構造となってい
るので、半導体装置の集積度を向上するためにはドレイ
ン，ソース，ゲートパターン面積を縮小しなければなら
ず、縮小化にともなう素子の特性上の問題や縮小化の技
術的問題などがあり、集積度向上には一定の限度がある
という問題点があった。
上のように構成されており、半導体基板の一方主面に平
面的にドレイン拡散領域１、ソース拡散領域２及びチャ
ネルを制御するゲート３を配置した素子構造となってい
るので、半導体装置の集積度を向上するためにはドレイ
ン，ソース，ゲートパターン面積を縮小しなければなら
ず、縮小化にともなう素子の特性上の問題や縮小化の技
術的問題などがあり、集積度向上には一定の限度がある
という問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、集積度を容易に向上することが
できる半導体装置及びその製造方法を得ることを目的と
している。
ためになされたもので、集積度を容易に向上することが
できる半導体装置及びその製造方法を得ることを目的と
している。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、一方主面に段差を形成した第１導電型の半導体基
板と、前記段差の側面上に絶縁膜を介して形成された制
御電極と、前記段差の上段面及び下段面における前記半
導体基板にそれぞれ形成された第２導電型の拡散領域を
備えて構成されている。
置は、一方主面に段差を形成した第１導電型の半導体基
板と、前記段差の側面上に絶縁膜を介して形成された制
御電極と、前記段差の上段面及び下段面における前記半
導体基板にそれぞれ形成された第２導電型の拡散領域を
備えて構成されている。
【０００７】更に、この発明に係る半導体装置の製造方
法は、一方主面に段差を形成した第１導電型の半導体基
板を準備する工程と、前記段差の上段面及び下段面にお
ける前記半導体基板にそれぞれ第２導電型の拡散領域を
形成する工程と、前記段差側面上に絶縁膜を介して制御
電極を形成する工程とを備えて構成されている。
法は、一方主面に段差を形成した第１導電型の半導体基
板を準備する工程と、前記段差の上段面及び下段面にお
ける前記半導体基板にそれぞれ第２導電型の拡散領域を
形成する工程と、前記段差側面上に絶縁膜を介して制御
電極を形成する工程とを備えて構成されている。
【０００８】
【作用】この発明における半導体装置は、一方主面に段
差を形成した第１導電型の半導体基板と、前記段差の側
面上に絶縁膜を介して形成した制御電極とを備え構成さ
れており、従来の半導体装置に比べて、平面的に見たと
きに制御電極の占有する面積が小さくなっており、制御
電極を有する素子の平面的に見た面積を小さくすること
ができる。
差を形成した第１導電型の半導体基板と、前記段差の側
面上に絶縁膜を介して形成した制御電極とを備え構成さ
れており、従来の半導体装置に比べて、平面的に見たと
きに制御電極の占有する面積が小さくなっており、制御
電極を有する素子の平面的に見た面積を小さくすること
ができる。
【０００９】また、この発明における半導体装置の製造
方法は、一方主面に段差を形成した第１導電型の半導体
基板を準備する工程と、前記段差の上段面及び下段面に
おける前記半導体基板にそれぞれ第２導電型の拡散領域
を形成する工程とを備えて構成されており、前記段差の
上段面及び下段面における前記半導体基板にイオン注入
法等により不純物を注入し、拡散を行って前記第２導電
型の拡散領域を形成する場合、段差側面へのイオン注入
が余り起こらず、前記第２導電型の拡散領域を２つに分
離することが容易に行われる。さらに、この製造方法に
よれば、前記段差の上段面及び下段面に前記第２導電型
の拡散領域を自己整合的に形成できる。
方法は、一方主面に段差を形成した第１導電型の半導体
基板を準備する工程と、前記段差の上段面及び下段面に
おける前記半導体基板にそれぞれ第２導電型の拡散領域
を形成する工程とを備えて構成されており、前記段差の
上段面及び下段面における前記半導体基板にイオン注入
法等により不純物を注入し、拡散を行って前記第２導電
型の拡散領域を形成する場合、段差側面へのイオン注入
が余り起こらず、前記第２導電型の拡散領域を２つに分
離することが容易に行われる。さらに、この製造方法に
よれば、前記段差の上段面及び下段面に前記第２導電型
の拡散領域を自己整合的に形成できる。
【００１０】
【実施例】以下、この発明の一実施例について図１及び
図２を用いて説明する。図１はこの発明による半導体装
置の一実施例であるＭＯＳトランジスタの断面図であ
る。図２は、図１に示したＭＯＳトランジスタの平面図
である。図１及び図２において、１はドレイン拡散領
域、２はソース拡散領域、３はゲート電極及びその配
線、４はソース電極、５はドレイン電極、６ａ〜６ｄは
絶縁層、７は半導体基板、８は半導体基板７の一方主面
上に形成された溝である。
図２を用いて説明する。図１はこの発明による半導体装
置の一実施例であるＭＯＳトランジスタの断面図であ
る。図２は、図１に示したＭＯＳトランジスタの平面図
である。図１及び図２において、１はドレイン拡散領
域、２はソース拡散領域、３はゲート電極及びその配
線、４はソース電極、５はドレイン電極、６ａ〜６ｄは
絶縁層、７は半導体基板、８は半導体基板７の一方主面
上に形成された溝である。
【００１１】図に示す様に、第１導電型の半導体基板７
の一方主面上に形成された溝８によって段差が形成され
ている。溝８の底面すなわち段差の下段面にはソース領
域２が形成され、段差の上段面にはドレイン領域１が形
成されている。また、溝８の段差側面にはゲート絶縁膜
６ｃを介してゲート電極３が形成されている。そのた
め、従来のＭＯＳトランジスタと同程度のゲート長を持
ちながら、ゲート電極３が段差側面に形成された分だけ
従来よりも素子の面積を省くことができ、半導体装置の
集積度を向上することができる。
の一方主面上に形成された溝８によって段差が形成され
ている。溝８の底面すなわち段差の下段面にはソース領
域２が形成され、段差の上段面にはドレイン領域１が形
成されている。また、溝８の段差側面にはゲート絶縁膜
６ｃを介してゲート電極３が形成されている。そのた
め、従来のＭＯＳトランジスタと同程度のゲート長を持
ちながら、ゲート電極３が段差側面に形成された分だけ
従来よりも素子の面積を省くことができ、半導体装置の
集積度を向上することができる。
【００１２】次に、上記実施例の半導体装置の製造方法
について図３〜図６を用いて説明する。図３〜図６は図
１及び図２に示したＭＯＳトランジスタの製造工程を示
す図である。図３〜図６において、図１と同一符号のも
のは同一内容を示す。
について図３〜図６を用いて説明する。図３〜図６は図
１及び図２に示したＭＯＳトランジスタの製造工程を示
す図である。図３〜図６において、図１と同一符号のも
のは同一内容を示す。
【００１３】まず、図３（ａ）に示した半導体基板７の
一方主面に写真製版技術及びエッチングを用いて、絶縁
層６ａ，６ｂを形成する（図３（ｂ））。次に、絶縁層
６ａをエッチングにより除去し、素子形成部に穴を開け
る（図３（ｃ））。
一方主面に写真製版技術及びエッチングを用いて、絶縁
層６ａ，６ｂを形成する（図３（ｂ））。次に、絶縁層
６ａをエッチングにより除去し、素子形成部に穴を開け
る（図３（ｃ））。
【００１４】更に、写真製版技術及びエッチングにより
溝８が形成される（図４（ａ））。そして、イオン注入
によりドレイン領域１とソース領域２を同時に形成する
（図４（ｂ））。このとき、段差側面にも多少のイオン
注入が起こるため、エッチングによりドレイン領域１と
ソース領域２の分離を確実にする（図４（ｃ））。
溝８が形成される（図４（ａ））。そして、イオン注入
によりドレイン領域１とソース領域２を同時に形成する
（図４（ｂ））。このとき、段差側面にも多少のイオン
注入が起こるため、エッチングによりドレイン領域１と
ソース領域２の分離を確実にする（図４（ｃ））。
【００１５】再び溝８の内側に絶縁層６ｃを形成し（図
５（ａ））、その上にポリシリコン層３を形成する（図
５（ｂ））。しかる後、写真製版技術及びエッチングに
よりゲート電極及び配線３を形成する（図５（ｃ））。
５（ａ））、その上にポリシリコン層３を形成する（図
５（ｂ））。しかる後、写真製版技術及びエッチングに
よりゲート電極及び配線３を形成する（図５（ｃ））。
【００１６】更に、その上に絶縁層６ｄを形成し（図６
（ａ））、写真製版技術及びエッチングによりコンタク
トホールを形成し（図６（ｂ））、ソース電極４及びド
レイン電極５を形成する（図６（ｃ））。
（ａ））、写真製版技術及びエッチングによりコンタク
トホールを形成し（図６（ｂ））、ソース電極４及びド
レイン電極５を形成する（図６（ｃ））。
【００１７】このように、この製造方法ではドレイン拡
散領域１及びソース拡散領域を自己整合的に形成でき、
また、各々の領域も分離が容易である。
散領域１及びソース拡散領域を自己整合的に形成でき、
また、各々の領域も分離が容易である。
【００１８】次に、この発明による他の実施例を図９を
用いて説明する。図９はこの発明の他の実施例によるＭ
ＯＳトランジスタの断面図である。図９において９は埋
め込み層である。なおその他の図１と同一符号のものは
図１と同一内容を示す。図９が図１と比較して異なると
ころはソース拡散層２に埋め込み層９より電位が供給さ
れており、溝８の内部でのコンタクト形成を省くことが
できる点である。このことにより更に効果的なレイアウ
トとすることができる。
用いて説明する。図９はこの発明の他の実施例によるＭ
ＯＳトランジスタの断面図である。図９において９は埋
め込み層である。なおその他の図１と同一符号のものは
図１と同一内容を示す。図９が図１と比較して異なると
ころはソース拡散層２に埋め込み層９より電位が供給さ
れており、溝８の内部でのコンタクト形成を省くことが
できる点である。このことにより更に効果的なレイアウ
トとすることができる。
【００１９】なお、上記各実施例ではゲートの絶縁構造
としてＭＯＳ構造をもつものについて説明したが、絶縁
膜は酸化膜に限られず他のものであってもよく上記各実
施例と同様の効果を奏する。
としてＭＯＳ構造をもつものについて説明したが、絶縁
膜は酸化膜に限られず他のものであってもよく上記各実
施例と同様の効果を奏する。
【００２０】
【発明の効果】以上のように、この発明の半導体装置に
よれば一方主面に段差を形成した第１導電型の半導体基
板と、前記段差の側面上に絶縁膜を介して形成された制
御電極と、前記段差の上段面及び下段面における前記半
導体基板にそれぞれ形成された第２導電型の拡散領域と
を備えて構成されており、前記半導体基板の表面に形成
された前記制御電極の占有面積が平面的に見て小さくな
っているので、半導体装置の集積度を向上することがで
きるという効果がある。
よれば一方主面に段差を形成した第１導電型の半導体基
板と、前記段差の側面上に絶縁膜を介して形成された制
御電極と、前記段差の上段面及び下段面における前記半
導体基板にそれぞれ形成された第２導電型の拡散領域と
を備えて構成されており、前記半導体基板の表面に形成
された前記制御電極の占有面積が平面的に見て小さくな
っているので、半導体装置の集積度を向上することがで
きるという効果がある。
【００２１】また、この発明の半導体装置の製造方法に
よれば、一方主面に段差を形成した第１導電型の半導体
基板を準備する工程と、前記段差の上段面及び下段面に
おける前記半導体基板にそれぞれ第２導電型の拡散領域
を形成する工程と、前記段差側面上に絶縁膜を介して形
成された制御電極を形成する工程とを備えて構成されて
おり、前記段差の上段面及び下段面に前記第２導電型の
拡散領域をそれぞれ自己整合的に構成でき、また前記段
差の上段面及び下段面における半導体基板上に形成され
た第２導電型の拡散領域の分離が容易に行え、この発明
に係る半導体装置を容易に製造することができるという
効果がある。
よれば、一方主面に段差を形成した第１導電型の半導体
基板を準備する工程と、前記段差の上段面及び下段面に
おける前記半導体基板にそれぞれ第２導電型の拡散領域
を形成する工程と、前記段差側面上に絶縁膜を介して形
成された制御電極を形成する工程とを備えて構成されて
おり、前記段差の上段面及び下段面に前記第２導電型の
拡散領域をそれぞれ自己整合的に構成でき、また前記段
差の上段面及び下段面における半導体基板上に形成され
た第２導電型の拡散領域の分離が容易に行え、この発明
に係る半導体装置を容易に製造することができるという
効果がある。
【図１】この発明の一実施例によるＭＯＳトランジスタ
の断面図である。
の断面図である。
【図２】図１に示したＭＯＳトランジスタの平面図であ
る。
る。
【図３】図１に示したＭＯＳトランジスタの製造工程図
である。
である。
【図４】図１に示したＭＯＳトランジスタの製造工程図
である。
である。
【図５】図１に示したＭＯＳトランジスタの製造工程図
である。
である。
【図６】図１に示したＭＯＳトランジスタの製造工程図
である。
である。
【図７】従来のＭＯＳトランジスタの断面図である。
【図８】図７に示したＭＯＳトランジスタの平面図であ
る。
る。
【図９】この発明の他の実施例によるＭＯＳトランジス
タの断面図である。
タの断面図である。
１ ドレイン拡散領域
２ ソース拡散領域
３ ゲート電極及び配線
４ ソース電極
５ ドレイン電極
６ｂ，６ｃ，６ｄ 絶縁層
７ 半導体基板
８ 溝
Claims (2)
- 【請求項１】 一方主面に段差を形成した第１導電型の
半導体基板と、 前記段差の側面上に絶縁膜を介して形成された制御電極
と、 前記段差の上段面及び下段面における前記半導体基板に
それぞれ形成された第２導電型の拡散領域と、 を備える半導体装置。 - 【請求項２】 一方主面に段差を形成した第１導電型の
半導体基板を準備する工程と、 前記段差の上段面及び下段面における前記半導体基板に
それぞれ第２導電型の拡散領域を形成する工程と、 前記段差側面上に絶縁膜を介して制御電極を形成する工
程と、 を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184575A JPH0529557A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184575A JPH0529557A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529557A true JPH0529557A (ja) | 1993-02-05 |
Family
ID=16155608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184575A Pending JPH0529557A (ja) | 1991-07-24 | 1991-07-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525256B1 (ko) * | 1999-01-27 | 2005-11-02 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
-
1991
- 1991-07-24 JP JP3184575A patent/JPH0529557A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525256B1 (ko) * | 1999-01-27 | 2005-11-02 | 후지쯔 가부시끼가이샤 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
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