JPS63307775A - キャパシタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積半導体メモリへの応用に適したキャパ
シタとその製造方法に関するものである。

〔従来の技術〕

高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのキャパシタから構成されるメモリセル（以
下ＩＴセルと略す）は、構成要素が少なく、メモリセル
面積の微小化が容易であるため、広く使われている。

ＩＴセ゛ルからの出力電圧はメモリセルにあるキャパシ
タ（以下セルキャパシタとよぶ）の値に比例するため、
高集積化しても安定な動作を保証するには、そのセルキ
ャパシタ値を十分に大きくする必要がある。そのため、
ＩＴセルを高集積化するためには小面積で十分なキャパ
シタ値をもったセルキャパシタを必要とする。従来この
ようなセルキャパシタとして、溝部に形成したキャパシ
タや積層構造のキャパシタが提案されていた。

〔発明が解決しようとする問題点〕

ところが従来の溝キャパシタでは、隣り合うメモリセル
のキャパシタ間を絶縁するために、キャパシタ間の間隔
を大きくする必要があった。そのため、メモリセル自体
を小さくできても、絶縁のための素子分離領域の面積が
大きくなり、メモリ全体としての小型化が困難であった
。

一方、積層構造のキャパシタでは、キャパシタ形成部と
それ以外の部分の段差が大きく、キャパシタを横切って
その上に配線用の導体を配することが難しかった。高集
積半導体メモリでは高集積化を図るため、メモリセルの
上に何層もの導体配線を配する必要がある。ところが、
積層構造のキャパシタを使ったメモリセルでは、メモリ
セル上部の凹凸が大きくそのような配線が困難であった
。

さらに、積層型のキャパシタでは、キャパシタの電極面
積が高々メモリセルの平面面積であるため、高集積化を
図るためメモリセルの面積を小さくすることとキャパシ
タ値を大きい値に保つことを両立させることに限界があ
った。

本発明の目的は、隣り合うメモリセルのキャパシタ間を
容易に絶縁することができ、且つキャパシタ形成部とそ
れ以外の部分の段差が全くないため、高集積半導体メモ
リへの応用に適したキャパシタの構造を与えることにあ
る。

本発明の他の目的は、上記のようなキャパシタの構造が
容易に得られる製造方法を与えることにある。

〔問題点を解決するための手段〕

本発明の第１の発明は第１導電型半導体基板と、該半導
体基板表面の一部に形成された第１の絶縁体膜と、前記
半導体基板表面の一部に形成され前記第１の絶縁体膜よ
りも厚い第２の絶縁体膜と、その一部が前記第１の絶縁
体膜と第２の絶縁体膜との膜厚差に等しい第１の導電体
膜と、該第１の導電体膜上に形成された第３の絶縁体膜
と、該第３の絶縁体膜上に形成された第２の導電体膜と
により構成されるキャパシタであり、第２の発明は前記
キャパシタを製造する方法、すなわち、第１導電型半導
体基板の一部に第１の絶縁体膜を形成する工程と、前記
半導体基板表面の一部に前記第１の絶縁体膜よりも厚い
第２の絶縁体膜を形成する工程と、少なくとも前記２つ
の絶縁体膜上に前記第１の絶縁体膜と第２の絶縁体膜の
膜厚差に等しいかまたはそれよりも厚い第１の導電体膜
を形成する工程と、該第１の導電体膜上に第３の絶縁体
膜を形成する工程と、該第３の絶縁体膜上に第２の導電
体膜を形成する工程と、前記２つの導電体の研磨速度が
前記第２の絶縁体の研磨速度よりも大きい選択的研磨法
を用いて研磨する工程とを含むことを特徴とするキャパ
シタの製造方法である。

〔実施例〕

以下５本発明の実施例を図面を参照して説明する。

第１図（ａ）および（ｂ）はそれぞれ本発明のキャパシ
タをＩＴセルに応用した場合の一実施例の構造を示す平
面図および断面図で、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線で切り開いた場合の断面図である。本図の１０
１はＰ型シリコン基板、１０３，１０４，１０８，１１
１，１１３゜１１５．１１６は絶縁体膜、１０５はＰ型
シリコン、１０６，１０７はＮ型シリコン、　１０９，
１０９’、１１２，１１４，１１７は導電体、１１０は
酸化シリコン膜、１１８は絶縁体膜１０４の平面形状、
１１９は絶縁体膜１０３の境界、１２１は溝部、１２２
は１０６と１１７を接続するためのコンタクト孔、をそ
れぞれ示す。なお、第１図（ａ）の平面図では、わかり
にくくなるのを避けるため、一部の線を省略して示して
いる。

第１図（ａ）　、　（ｂ）のＩＴセルは、導電体１０９
をゲート電極、絶縁体膜ｌＯ８をゲート絶縁体膜、Ｐ型
シリコン１０５を基板、Ｎ型シリコン１０６，１０７を
通電電極とするＭＯＳＦＥＴと、Ｎ型シリコン１０７、
導電体１１２、絶縁体膜１１１で構成されるキャパシタ
より構成される。それぞれ導電体１０９はワード線、１
１７はビット線、１１４は電源線、１０９′は隣接する
ＩＴセルの１０９に対応するワード線、として使われる
。

本発明のキャパシタでは、その両方の電極のほとんどが
絶縁体膜１０３と酸化シリコン膜１１０上に形成され、
且つその周囲が絶縁体膜１０４に囲まれている。そのた
め、隣り合うメモリセルのキャパシタ間を絶縁するのが
容易で、キャパシタ間の間隔は、絶縁体膜１０４の幅を
可能な限り減らすことにより、その限界まで小さくでき
る。

本発明のキャパシタでは、Ｎ型シリコン１０７の厚さが
絶縁体［１０３と１０４との厚さの差に等しいため、そ
の表面部の凹凸が小さい、そのため、キャパシタを横切
ってその上に配線用の導体を配することが容易である。

本発明のキャパシタでは、溝の中にキャパシタ電極を形
成する。そのため、メモリセル面積が小さくなっても、
溝の深さを大きくすることにより、メモリセル面積とは
独立にキャパシタ電極面積を大きく保つことができる。

なお、本発明のキャパシタの構造を説明するため、ＩＴ
セルの中のキャパシタの例を用いたが。

本発明はこれに限ることはなく、もっと一般的な半導体
装置にも適用できる。

第２図は本発明のキャパシタの製造方法の一実施例を示
す工程図で、第１図のＩＴセルの実施例の構造はこの製
造方法の実施例によって得られる。

第２図（ａ）は、Ｐ型シリコン結晶基板２０１上に開口
部をもつように形成された絶縁体膜２０３とそれよりも
厚い絶縁体膜２０４をそれぞれ形成したところを示す、
尚、これらの絶縁体膜の平面形状は、同図（ト）に示さ
れるようになっている。この図の２１９は開口部を示す
。

第２図（ｂ）は、選択エピタキシャル成長法により、前
記開口部およびその周辺の絶縁体膜上にのみ絶縁体膜２
０４よりも厚いＰ型車結晶シリコン２０５を形成し、次
にシリコン窒化膜２２３を全面に形成したところを示す
。

第２図（ｃ）は、異方性エツチング法により溝を形成し
くこの時溝部のシリコン窒化膜はエツチング除去される
）、前記シリコン窒化膜２２３を耐酸化用を形成し、絶
縁体膜２０３と２０４の膵厚差よりも厚いＮ型ポリシリ
コン２０６、絶縁体膜１１１、Ｎ型ポリシリコン１１２
を順次形成し、最後に溝の残りをＮ型ポリシリコンの付
着とエツチングにより埋めたところ（１１２’の部分）
を示す。

第２図（ｄ）は、シリコンの研磨は速いが絶縁体膜２０
４を構成する絶縁体の研磨は遅い選択的研磨法により、
同図（ｃ）の表面を研磨したところを示す。

この工程により前記Ｎ型ポリシリコン２０６は２０６′
と２０７とに、絶縁体膜１１１は１１１０に、Ｎ型ポリ
シリコン１１２，１１２’は１１２０．１１２０’にな
る。上記研磨の遅い絶縁体としては例えば酸化シリコン
膜が考えられる。

第２図（ｅ）は、絶縁体膜２１３を形成した後、それに
コンタクト孔を開け、Ｎ型ポリシリコン１１２０’にＮ
型不純物を拡散し、それに接続する導電体２１４と層間
絶縁体膜２１５を形成し、ゲート絶縁体膜２゜８、導電
体２０９．２０９’をそれぞれ形成したところを示す。

この工程の間、Ｎ型ポリシリコン１１２０．１１２０′
はそれぞれ１１２１．１１２１’になる。

この後、導電体２０９をマスクにＮ型の不純物をＰ型シ
リコン２０５の表面にイオン注入しＭＯＳＦＥＴのソー
ス・ドレイン領域を形成し、絶縁体膜を形成し、コンタ
クト孔を開口し、配線を形成すれば第１図のＩＴセルの
構造が得られる。

第２図に実施例が示される本発明のキャパシタの製造方
法においては、同図（ｄ）に示されるように。

選択研磨法を用いて絶縁体膜２０４の高さを越えるもの
を研磨除去している。そのため、キャパシタを構成する
各材料は、同図（ト）に示される絶縁体膜２０４で囲ま
れる領域に限定させられる。また絶縁体膜２０３と２０
４の厚さが違うため、キャパシタの一方の電極であるＮ
型ポリシリコン２０７は絶縁体膜２０３上の絶縁体膜２
０４で縁どられた形に成型される。

そのため１本発明のキャパシタの製造方法を用いると、
隣り合うメモリセルのキャパシタ間を自動的に絶縁でき
、且つＭＯＳＦＥＴの一方の通電電極からキャパシタの
一方の電極への配線部が自動的に成型できる。高集積半
導体装置においては、半導体装置を構成する各部分の位
置合せのための余裕がその集積密度に大きな影響を与え
る。本発明のキャパシタの製造方法を用いると、この位
置合せ余裕がいらないためキャパシタの高集積密度化が
容易となる。

第２図に示したキャパシタの製造方法においては、Ｐ型
車結晶シリコン２０５を選択エピタキシャル成長法で形
成した後、その上にＮ型ポリシリコン２０５を成長して
いる。このような場合、Ｎ型ポリシリコンからＰ型車結
晶シリコンへＮ型の不純物が拡散することがあり、その
ため、Ｐ型車結晶シリコンの表面にＭＯＳＦＥＴを形成
することが相応しくなくなることがある。ところが第２
図に示した本発明のキャパシタの製造方法においては、
絶縁体膜２０４よりも厚くＰ型車結晶シリコン２０５を
形成し、その後その表面を研磨除去してしまうため、上
記のようなＮ型不純物の拡散の影響を除くことができる
。

〔発明の効果〕

以上説明してきたように本発明によれば、絶縁分離のた
めの領域を小さくすることができ、且つその表面を平坦
にできるため、高集積半導体メモリへの応用に適したキ
ャパシタを得ることができる。

【図面の簡単な説明】

第１図（ａ）は本発明のキャパシタをＩＴセルに応用し
た場合の一実施例の構造を示す平面図、（ｂ）は同断面
図、第２図（ａ）〜（ｅ）は本発明のキャパシタの製造
方法の一実施例を工程順に示す断面図、（ト）は第２図
（ａ）の平面図である。 １０１・・・Ｐ型シリコン基板

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板と、該半導体基板表面の一
   部に形成された第１の絶縁体膜と、前記半導体基板表面
   の一部に形成され前記第１の絶縁体膜よりも厚い第２の
   絶縁体膜と、その一部が前記第１の絶縁体膜と第２の絶
   縁体膜との膜厚差に等しい第１の導電体膜と、該第１の
   導電体膜上に形成された第３の絶縁体膜と、該第３の絶
   縁体膜上に形成された第２の導電体膜とにより構成した
   ことを特徴とするキャパシタ。
2. （２）第１導電型半導体基板の一部に第１の絶縁体膜を
   形成する工程と、前記半導体基板表面の一部に前記第１
   の絶縁体膜よりも厚い第２の絶縁体膜を形成する工程と
   、少なくとも前記２つの絶縁体膜上に前記第１の絶縁体
   膜と第２の絶縁体膜の膜厚差に等しいかまたはそれより
   も厚い第１の導電体膜を形成する工程と、該第１の導電
   体膜上に第３の絶縁体膜を形成する工程と、該第３の絶
   縁体膜上に第２の導電体膜を形成する工程と、前記２つ
   の導電体の研磨速度が前記第２の絶縁体の研磨速度より
   も大きい選択的研磨法を用いて研磨する工程とを含むこ
   とを特徴とするキャパシタの製造方法。