JPH06260610A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06260610A JPH06260610A JP5041467A JP4146793A JPH06260610A JP H06260610 A JPH06260610 A JP H06260610A JP 5041467 A JP5041467 A JP 5041467A JP 4146793 A JP4146793 A JP 4146793A JP H06260610 A JPH06260610 A JP H06260610A
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- insulating film
- layer
- bit line
- electrode
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】各素子を縦方向に積み重ねて加工余裕を零とす
ると共に、各素子間を連結する配線も省略し、半導体記
憶装置の集積度を飛躍的に向上させる。 【構成】シリコン基板上のｎ型拡散層３２からなるビッ
ト線上に、エピタキシャル成長によりシリコン単結晶か
らなるｐ型の柱状層３６が形成される。柱状層３６の周
囲には、絶縁膜３８を介してゲート電極４２が配設さ
れ、柱状層３６の側面をチャネル領域とするＦＥＴが構
成される。また、ＦＥＴを囲んで、柱状層３６の上部に
コンタクトするｎ型のシリコン層からなる下部電極４
６、その上の絶縁膜４８及び上部電極５２が順に配設さ
れ、これらによりキャパシタが構成される。
ると共に、各素子間を連結する配線も省略し、半導体記
憶装置の集積度を飛躍的に向上させる。 【構成】シリコン基板上のｎ型拡散層３２からなるビッ
ト線上に、エピタキシャル成長によりシリコン単結晶か
らなるｐ型の柱状層３６が形成される。柱状層３６の周
囲には、絶縁膜３８を介してゲート電極４２が配設さ
れ、柱状層３６の側面をチャネル領域とするＦＥＴが構
成される。また、ＦＥＴを囲んで、柱状層３６の上部に
コンタクトするｎ型のシリコン層からなる下部電極４
６、その上の絶縁膜４８及び上部電極５２が順に配設さ
れ、これらによりキャパシタが構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
製造方法に関し、特にＤＲＡＭに関する。
製造方法に関し、特にＤＲＡＭに関する。
【０００２】
【従来の技術】図５（ａ）及び図５（ｂ）に夫々回路及
び断面構造が示されるように、従来の一般的なＤＲＡＭ
においては、ビット線ＢＬのコンタクト部Ｎを挟んで、
選択用トランジスタＴ及びキャパシタＣからなる一対の
セルが、左右対象に配置される。夫々のトランジスタＴ
は、ＭＯＳＦＥＴの構造をなし、半導体基板１０上に形
成された絶縁膜１２及びゲート電極１４を有する。ゲー
ト電極１４は各セルのワード線ＷＬの一部として形成さ
れる。
び断面構造が示されるように、従来の一般的なＤＲＡＭ
においては、ビット線ＢＬのコンタクト部Ｎを挟んで、
選択用トランジスタＴ及びキャパシタＣからなる一対の
セルが、左右対象に配置される。夫々のトランジスタＴ
は、ＭＯＳＦＥＴの構造をなし、半導体基板１０上に形
成された絶縁膜１２及びゲート電極１４を有する。ゲー
ト電極１４は各セルのワード線ＷＬの一部として形成さ
れる。
【０００３】トランジスタＴのソース／ドレイン領域と
して、基板１０に拡散層１６及び１８が形成される。拡
散層１６はまた、その一部がビット線ＢＬとコンタクト
する。拡散層１８はまた、その一部がキャパシタＣの下
部電極として機能する。キャパシタＣは、拡散層１８の
一部、及びその上に形成された絶縁膜２２及び上部電極
２４からなる。図中２６は素子分離用の絶縁膜を示す。
して、基板１０に拡散層１６及び１８が形成される。拡
散層１６はまた、その一部がビット線ＢＬとコンタクト
する。拡散層１８はまた、その一部がキャパシタＣの下
部電極として機能する。キャパシタＣは、拡散層１８の
一部、及びその上に形成された絶縁膜２２及び上部電極
２４からなる。図中２６は素子分離用の絶縁膜を示す。
【０００４】
【発明が解決しようとする課題】前記ＤＲＡＭの構造で
は、キャパシタＣ、トランジスタＴ、ビット線ＢＬのコ
ンタクト部Ｎ等の各素子は、横並びに、しかも独立に配
置され、素子毎に一定の面積を占有する。また、各素子
間はある一定の加工余裕を必要とするため、各素子に必
要な占有面積は更に増加する。従って、より高集積度を
達成しようとする場合、各素子をより微細化すると共
に、加工余裕を可能な限り制限することが必要となる。
このことは、加工技術を非常に困難なものとし、歩留り
を著しく律速させる結果となる。
は、キャパシタＣ、トランジスタＴ、ビット線ＢＬのコ
ンタクト部Ｎ等の各素子は、横並びに、しかも独立に配
置され、素子毎に一定の面積を占有する。また、各素子
間はある一定の加工余裕を必要とするため、各素子に必
要な占有面積は更に増加する。従って、より高集積度を
達成しようとする場合、各素子をより微細化すると共
に、加工余裕を可能な限り制限することが必要となる。
このことは、加工技術を非常に困難なものとし、歩留り
を著しく律速させる結果となる。
【０００５】本発明は、これら問題点に鑑みてなされた
ものであり、各素子を縦方向に積み重ねて加工余裕を零
とすると共に、各素子間を連結する配線も省略すること
により、半導体記憶装置の集積度を飛躍的に向上させる
ことを目的とする。
ものであり、各素子を縦方向に積み重ねて加工余裕を零
とすると共に、各素子間を連結する配線も省略すること
により、半導体記憶装置の集積度を飛躍的に向上させる
ことを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成する本発
明半導体記憶装置においては、半導体基板上に形成され
た第１導電型の半導体層からなるビット線上に、エピタ
キシャル成長により第２導電型の半導体層からなる柱状
層が形成される。前記柱状層の周囲には、絶縁膜を介し
てゲート電極が配設され、前記柱状層の側面をチャネル
領域とするＦＥＴが構成される。また、前記ＦＥＴを囲
んで、前記柱状層の上部にコンタクトする第１導電型の
半導体層からなる下部電極、その上の絶縁膜及び上部電
極が順に配設され、これらによりキャパシタが構成され
る。
明半導体記憶装置においては、半導体基板上に形成され
た第１導電型の半導体層からなるビット線上に、エピタ
キシャル成長により第２導電型の半導体層からなる柱状
層が形成される。前記柱状層の周囲には、絶縁膜を介し
てゲート電極が配設され、前記柱状層の側面をチャネル
領域とするＦＥＴが構成される。また、前記ＦＥＴを囲
んで、前記柱状層の上部にコンタクトする第１導電型の
半導体層からなる下部電極、その上の絶縁膜及び上部電
極が順に配設され、これらによりキャパシタが構成され
る。
【０００７】
【作用】基板上に配設されたビット線上に縦型のトラン
ジスタを形成し、更にその上にキャパシタを形成するこ
とにより、加工余裕と素子間の配線が削除できる。
ジスタを形成し、更にその上にキャパシタを形成するこ
とにより、加工余裕と素子間の配線が削除できる。
【０００８】
【実施例】図１は本発明の一実施例に係るＤＲＡＭの１
セルを示す部分断面斜視図である。 この実施例におい
て、ビット線はシリコン基板３０に不純物、例えばＡｓ
（ヒ素）を拡散することにより形成された導電型がｎ型
の拡散層３２により構成される。各ビット線は酸化絶縁
膜３４に絶縁される。
セルを示す部分断面斜視図である。 この実施例におい
て、ビット線はシリコン基板３０に不純物、例えばＡｓ
（ヒ素）を拡散することにより形成された導電型がｎ型
の拡散層３２により構成される。各ビット線は酸化絶縁
膜３４に絶縁される。
【０００９】拡散層３２上には、選択的にエピタキシャ
ル成長された半導体単結晶、例えばシリコン単結晶から
なる角柱状の層３６が配設される。柱状層３６はＤＲＡ
Ｍセルの選択トランジスタのチャネル領域として機能す
る。このため、層３６は、成長時に不純物、例えばＢ
（ボロン）が添加されることにより導電型がｐ型とされ
る。不純物の添加量はトランジスタの閥値電圧を制御す
るように調整される。
ル成長された半導体単結晶、例えばシリコン単結晶から
なる角柱状の層３６が配設される。柱状層３６はＤＲＡ
Ｍセルの選択トランジスタのチャネル領域として機能す
る。このため、層３６は、成長時に不純物、例えばＢ
（ボロン）が添加されることにより導電型がｐ型とされ
る。不純物の添加量はトランジスタの閥値電圧を制御す
るように調整される。
【００１０】柱状層３６の側壁表面には、酸化により形
成された絶縁膜３８が配設され、更にその周囲には、Ｐ
（燐）が添加されたｎ型のポリシリコン膜４２が形成さ
れる。ポリシリコン膜４２の部分４２ａは、絶縁膜３８
を介して柱状層３６と対向し、選択トランジスタのゲー
ト電極として機能する。
成された絶縁膜３８が配設され、更にその周囲には、Ｐ
（燐）が添加されたｎ型のポリシリコン膜４２が形成さ
れる。ポリシリコン膜４２の部分４２ａは、絶縁膜３８
を介して柱状層３６と対向し、選択トランジスタのゲー
ト電極として機能する。
【００１１】ポリシリコン膜４２の周囲には、Ｐ（燐）
が添加されたｎ型のポリシリコン膜４６が絶縁膜４４を
介して形成される。ポリシリコン膜４６は、柱状層３６
の頂部に直接コンタクトする中央部分４６ａを具備す
る。従って、柱状層３６を介して上下に配置された拡散
層３２とポリシリコン膜４６の中央部分４６ａとの間に
は、これらの部分をソース／ドレイン領域とすると共
に、ポリシリコン膜４２の部分４２ａをゲート電極とす
るｎチャネルＦＥＴが構成される。ポリシリコン膜４２
は、絶縁膜３４上に延びる部分４２ｂを有する。部分４
２ｂはワード線として所定の配線パターンに形成され
る。
が添加されたｎ型のポリシリコン膜４６が絶縁膜４４を
介して形成される。ポリシリコン膜４６は、柱状層３６
の頂部に直接コンタクトする中央部分４６ａを具備す
る。従って、柱状層３６を介して上下に配置された拡散
層３２とポリシリコン膜４６の中央部分４６ａとの間に
は、これらの部分をソース／ドレイン領域とすると共
に、ポリシリコン膜４２の部分４２ａをゲート電極とす
るｎチャネルＦＥＴが構成される。ポリシリコン膜４２
は、絶縁膜３４上に延びる部分４２ｂを有する。部分４
２ｂはワード線として所定の配線パターンに形成され
る。
【００１２】ポリシリコン膜４６の周囲には、絶縁膜４
８が配設され、これは、例えば、窒化珪素と酸化膜の複
合膜からなる。更に、その周囲には、Ｐ（燐）が添加さ
れたｎ型のポリシリコン膜５２が配設される。絶縁膜４
８及びこれを挟んで対向するポリシリコン膜４６、５２
により、ＤＲＡＭセルのキャパシタが構成される。次
に、本発明の一実施例に係るＤＲＡＭの製造工程を図２
乃至図４を参照して説明する。
８が配設され、これは、例えば、窒化珪素と酸化膜の複
合膜からなる。更に、その周囲には、Ｐ（燐）が添加さ
れたｎ型のポリシリコン膜５２が配設される。絶縁膜４
８及びこれを挟んで対向するポリシリコン膜４６、５２
により、ＤＲＡＭセルのキャパシタが構成される。次
に、本発明の一実施例に係るＤＲＡＭの製造工程を図２
乃至図４を参照して説明する。
【００１３】先ず、シリコン基板６０上に多数の矩形の
孔を有するようにパターニングされたシリコン酸化膜６
２を形成する。そして、これをマスクとして基板６０を
軽くエッッチングし、多数の矩形の溝６４を形成する
（図２（ａ））。
孔を有するようにパターニングされたシリコン酸化膜６
２を形成する。そして、これをマスクとして基板６０を
軽くエッッチングし、多数の矩形の溝６４を形成する
（図２（ａ））。
【００１４】次に、酸化膜６２を除去した後、気相成長
法で酸化膜６６を基板全面に堆積させる。そして、全面
をエッチバックすることにより、溝６４内部にだけ酸化
膜６６を残存させる（図２（ｂ）、（ｃ））。
法で酸化膜６６を基板全面に堆積させる。そして、全面
をエッチバックすることにより、溝６４内部にだけ酸化
膜６６を残存させる（図２（ｂ）、（ｃ））。
【００１５】次に、全面にＡｓイオン注入を行い、シリ
コン基板６０が露出している表面部分にｎ型の拡散層６
８を形成する（図３（ａ））。拡散層６８は図１図示構
造の拡散層３２に対応し、即ちビット線として用いるこ
とが可能となる。ビット線とビット線との絶縁は、先に
埋め込んだ酸化膜６８で達成される。
コン基板６０が露出している表面部分にｎ型の拡散層６
８を形成する（図３（ａ））。拡散層６８は図１図示構
造の拡散層３２に対応し、即ちビット線として用いるこ
とが可能となる。ビット線とビット線との絶縁は、先に
埋め込んだ酸化膜６８で達成される。
【００１６】次に、選択トランジスタを形成する。先
ず、拡散層６８を保護するため、全面にシリコン窒化膜
７２を気相成長法で堆積させる。続けて、シリコン酸化
膜７４を気相成長法で堆積させ、膜７２、７４の総厚が
選択トランジスタの所望のチャネル長に相当するように
する。そして、酸化膜７２及び窒化膜７４に、フォトリ
ソグラフィ法及び異方性イオンエッチングを用いて溝７
６を形成する（図３（ｂ））。
ず、拡散層６８を保護するため、全面にシリコン窒化膜
７２を気相成長法で堆積させる。続けて、シリコン酸化
膜７４を気相成長法で堆積させ、膜７２、７４の総厚が
選択トランジスタの所望のチャネル長に相当するように
する。そして、酸化膜７２及び窒化膜７４に、フォトリ
ソグラフィ法及び異方性イオンエッチングを用いて溝７
６を形成する（図３（ｂ））。
【００１７】次に、溝７６中にだけ選択的にシリコン単
結晶をエピタキシャル成長させる。その際、トランジス
タの閥値電圧を制御するため、適量の不純物例えばＢ
（ボロン）を添加する。更に、ウェットエッチングによ
り酸化膜７４のみを選択的に除去し、縦型トランジスタ
のチャネル領域を提供するｐ型の角柱状層７８を完成さ
せる（図３（ｃ））。以降の工程を示す図４は、１つの
柱状層７８のみについて示す。
結晶をエピタキシャル成長させる。その際、トランジス
タの閥値電圧を制御するため、適量の不純物例えばＢ
（ボロン）を添加する。更に、ウェットエッチングによ
り酸化膜７４のみを選択的に除去し、縦型トランジスタ
のチャネル領域を提供するｐ型の角柱状層７８を完成さ
せる（図３（ｃ））。以降の工程を示す図４は、１つの
柱状層７８のみについて示す。
【００１８】柱状層７８完成後、先ず、酸化により柱状
層７８の表面にゲート絶縁膜となるシリコン酸化膜８２
を形成する。次に、ゲート電極及びワード線となるポリ
シリコン膜８４を気相成長法により全面に堆積させる。
ポリシリコン膜８４成長の際、Ｐ（燐）を添加し、膜８
４をｎ型の導電型とする。そして、フォトリソグラフィ
と異方性イオンエッチングにより、ポリシリコン膜８４
の一部を所望の配線パターンのワード線として形成する
（図４（ａ））。
層７８の表面にゲート絶縁膜となるシリコン酸化膜８２
を形成する。次に、ゲート電極及びワード線となるポリ
シリコン膜８４を気相成長法により全面に堆積させる。
ポリシリコン膜８４成長の際、Ｐ（燐）を添加し、膜８
４をｎ型の導電型とする。そして、フォトリソグラフィ
と異方性イオンエッチングにより、ポリシリコン膜８４
の一部を所望の配線パターンのワード線として形成する
（図４（ａ））。
【００１９】次に、キャパシタを形成する。先ず、軽く
酸化を行ってポリシリコン膜８４の表面に薄いシリコン
酸化膜８６を形成する。次に、気相成長法により全面に
シリコン酸化膜８８を堆積させ、ワード線の絶縁を確保
する。そして、フォトリソグラフィ法と異方性イオンエ
ッチングにより、膜８２、８４、８６、及び８８に穴９
０を開け、柱状層７８の頂部を露出させる（図４
（ｂ））。
酸化を行ってポリシリコン膜８４の表面に薄いシリコン
酸化膜８６を形成する。次に、気相成長法により全面に
シリコン酸化膜８８を堆積させ、ワード線の絶縁を確保
する。そして、フォトリソグラフィ法と異方性イオンエ
ッチングにより、膜８２、８４、８６、及び８８に穴９
０を開け、柱状層７８の頂部を露出させる（図４
（ｂ））。
【００２０】次に、ＣＶＤにより全面にシリコン酸化膜
を堆積させる。そして、異方性エッチングにより側壁部
にのみシリコン酸化膜９２を残存させる。次に、キャパ
ソタ下部電極となるポリシリコン膜９４を気相成長法に
より全面に堆積させる。ポリシリコン膜９４成長の際、
Ｐ（燐）を添加し、膜９４をｎ型の導電型とする。そし
て、フォトリソグラフィと異方性イオンエッチングによ
り、各セル毎に独立するように、ポリシリコン膜９４を
所望パターンに加工する。
を堆積させる。そして、異方性エッチングにより側壁部
にのみシリコン酸化膜９２を残存させる。次に、キャパ
ソタ下部電極となるポリシリコン膜９４を気相成長法に
より全面に堆積させる。ポリシリコン膜９４成長の際、
Ｐ（燐）を添加し、膜９４をｎ型の導電型とする。そし
て、フォトリソグラフィと異方性イオンエッチングによ
り、各セル毎に独立するように、ポリシリコン膜９４を
所望パターンに加工する。
【００２１】次に、キャパシタ絶縁膜９６を、例えば、
ＣＶＤにより堆積させたシリコン窒化膜とシリコン酸化
膜との複合膜を用いて全面に形成する。そして、キャパ
シタ上部電極となるポリシリコン膜９８を気相成長法に
より全面に堆積させる。ポリシリコン膜９８成長の際、
Ｐ（燐）を添加し、膜９８をｎ型の導電型とする。次
に、各セル毎に独立するように、膜９８を所望パターン
に加工する。
ＣＶＤにより堆積させたシリコン窒化膜とシリコン酸化
膜との複合膜を用いて全面に形成する。そして、キャパ
シタ上部電極となるポリシリコン膜９８を気相成長法に
より全面に堆積させる。ポリシリコン膜９８成長の際、
Ｐ（燐）を添加し、膜９８をｎ型の導電型とする。次
に、各セル毎に独立するように、膜９８を所望パターン
に加工する。
【００２２】以上の工程により本発明の一実施例に係る
ＤＲＡＭが完成する。なお、図１においては、構造の各
部の機能を効率的に説明するため、幾つかの層を纏めて
模式的に示した。このため、図２乃至図４図示の工程に
より形成されるＤＲＡＭの構造は、図１図示の構造に比
べて層の数が多く、また細部は幾分異なっている。しか
し、各部の機能に照らしてみれば、図２乃至図４図示の
工程により形成される構造と、図１図示の構造とが実質
的に等価であることは明白である。
ＤＲＡＭが完成する。なお、図１においては、構造の各
部の機能を効率的に説明するため、幾つかの層を纏めて
模式的に示した。このため、図２乃至図４図示の工程に
より形成されるＤＲＡＭの構造は、図１図示の構造に比
べて層の数が多く、また細部は幾分異なっている。しか
し、各部の機能に照らしてみれば、図２乃至図４図示の
工程により形成される構造と、図１図示の構造とが実質
的に等価であることは明白である。
【００２３】
【発明の効果】本発明の効果を、従来の構造と対比して
図６に示す。図６（ａ）は従来の構造Ｄ１、図６（ｂ）
は本発明に係る構造Ｄ２を示す。夫々の平面図中、２つ
のセルにより占有される部分をハッチングにより示して
ある。図示の如く、本発明によれば、従来一つのトラン
ジスタと一つのキャパシタで構成されるメモリユニット
を、１キャパシタ分の占有面積でまかなうことが可能と
なる。更に、ビット線がトランジスタとコンタクトする
のに要する面積も不要となる。従って、メモリセルは、
従来の面積の約半分にまで縮小することが可能となる。
図６に示す。図６（ａ）は従来の構造Ｄ１、図６（ｂ）
は本発明に係る構造Ｄ２を示す。夫々の平面図中、２つ
のセルにより占有される部分をハッチングにより示して
ある。図示の如く、本発明によれば、従来一つのトラン
ジスタと一つのキャパシタで構成されるメモリユニット
を、１キャパシタ分の占有面積でまかなうことが可能と
なる。更に、ビット線がトランジスタとコンタクトする
のに要する面積も不要となる。従って、メモリセルは、
従来の面積の約半分にまで縮小することが可能となる。
【図１】本発明の一実施例に係るＤＲＡＭの１セルを示
す部分断面斜視図。
す部分断面斜視図。
【図２】本発明の一実施例に係るＤＲＡＭの製造工程を
順に示す断面図。
順に示す断面図。
【図３】図２に続くＤＲＡＭの製造工程を順に示す断面
図。
図。
【図４】図３に続くＤＲＡＭの製造工程を順に示す断面
図。
図。
【図５】従来の一般的なＤＲＡＭを示す回路図及び断面
図。
図。
【図６】従来の構造と本発明に係る構造とが占有する面
積を比較して示す平面図。
積を比較して示す平面図。
３０…基板、３２…拡散層（ビット線）、３４…絶縁
層、３６…柱状層、３８…絶縁膜、４２…ポリシリコン
層（ゲート電極及びワード線）、４４…絶縁層、４６…
ポリシリコン層（キャパシタ下部電極）、４８…絶縁
層、５２…ポリシリコン層（キャパシタ上部電極）。
層、３６…柱状層、３８…絶縁膜、４２…ポリシリコン
層（ゲート電極及びワード線）、４４…絶縁層、４６…
ポリシリコン層（キャパシタ下部電極）、４８…絶縁
層、５２…ポリシリコン層（キャパシタ上部電極）。
Claims (2)
- 【請求項１】半導体基板と、 半導体基板上に形成された第１導電型の半導体層からな
るビット線と、 前記ビット線上に形成され且つ上方へ突出する第２導電
型の半導体層からなる柱状層と、 前記柱状層の周囲に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の周囲に形成されたゲート電極と、前
記ゲート電極はワード線に接続されることと、 前記柱状層の上部を露出させ且つ前記ゲート電極を覆う
ように形成された分離用絶縁膜と、 前記柱状層の上部及び前記分離用絶縁膜上に形成された
第１導電型の半導体層からなる下部電極と、 前記下部電極上に形成されたキャパシタ絶縁膜と、 前記下部電極に対向するように前記キャパシタ絶縁膜上
に形成された上部電極と、 を具備し、 前記柱状層を介して対向する前記ビット線の部分と前記
下部電極の部分との間に前記ゲート電極を含むＦＥＴが
構成され、且つ前記上下部電極及びキャパシタ絶縁膜に
よりキャパシタが構成される半導体記憶装置。 - 【請求項２】半導体基板の表面に不純物を拡散させるこ
とにより第１導電型の半導体層からなるビット線を形成
する工程と、 前記基板全面を絶縁膜で覆う工程と、 前記絶縁膜の一部を選択的にエッチングし、前記ビット
線の一部を露出させる工程と、 前記ビット線の前記露出部に、半導体結晶を選択的に成
長させ、第２導電型の半導体層からなる柱状層を形成す
る工程と、 前記柱状層をゲート絶縁膜で覆う工程と、 得られた構造物の全面に導電体層を形成する工程と、 前記導電体層をパターニングして前記ゲート絶縁膜を覆
うゲート電極と、前記ゲート電極と一体的に接続された
ワード線とを形成する工程と、 前記導電体層上に上部分離用絶縁膜を形成する工程と、 前記柱状層の上部が露出するように、前記ゲート絶縁
膜、前記ゲート電極及び上部分離用絶縁膜にエッチング
より穴を形成する工程と、 前記穴の側壁を側部分離用絶縁膜により覆う工程と、 前記柱状層の上部及び前記上部及び側部分離用絶縁膜上
に、第１導電型の半導体層からなる下部電極を形成する
工程と、 前記下部電極上にキャパシタ絶縁膜を形成する工程と、 前記下部電極に対向するように前記キャパシタ絶縁膜上
に上部電極を形成する工程と、 を具備し、 前記柱状層を介して対向する前記ビット線の部分と前記
下部電極の部分との間に前記ゲート電極を含むＦＥＴが
構成され、且つ前記上下部電極及びキャパシタ絶縁膜に
よりキャパシタが構成される半導体記憶装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041467A JPH06260610A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置及びその製造方法 |
| US08/203,398 US5390144A (en) | 1993-03-02 | 1994-03-01 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041467A JPH06260610A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260610A true JPH06260610A (ja) | 1994-09-16 |
Family
ID=12609182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5041467A Pending JPH06260610A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5390144A (ja) |
| JP (1) | JPH06260610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148552A3 (en) * | 2000-04-20 | 2005-10-12 | Agere Systems Guardian Corporation | Vertical transistor DRAM cell with stacked storage capacitor and associated method cell |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337497B1 (en) * | 1997-05-16 | 2002-01-08 | International Business Machines Corporation | Common source transistor capacitor stack |
| US5973354A (en) * | 1998-03-30 | 1999-10-26 | Worldwide Semiconductor Manufacturing Corporation | Single polycylindrical flash memory cell having high coupling ratio |
| US20070034922A1 (en) * | 2005-08-11 | 2007-02-15 | Micron Technology, Inc. | Integrated surround gate multifunctional memory device |
| US20070052012A1 (en) * | 2005-08-24 | 2007-03-08 | Micron Technology, Inc. | Vertical tunneling nano-wire transistor |
| US8274385B2 (en) * | 2009-03-26 | 2012-09-25 | Bosch Security Systems, Inc. | Method and apparatus for controlling the timing of an alarm signal in a security system |
| TWI455291B (zh) * | 2009-10-30 | 2014-10-01 | Inotera Memories Inc | 垂直式電晶體及其製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045856A (ja) * | 1990-04-21 | 1992-01-09 | Toshiba Corp | 半導体記憶装置 |
| JPH0451565A (ja) * | 1990-06-19 | 1992-02-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-03-02 JP JP5041467A patent/JPH06260610A/ja active Pending
-
1994
- 1994-03-01 US US08/203,398 patent/US5390144A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045856A (ja) * | 1990-04-21 | 1992-01-09 | Toshiba Corp | 半導体記憶装置 |
| JPH0451565A (ja) * | 1990-06-19 | 1992-02-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148552A3 (en) * | 2000-04-20 | 2005-10-12 | Agere Systems Guardian Corporation | Vertical transistor DRAM cell with stacked storage capacitor and associated method cell |
Also Published As
| Publication number | Publication date |
|---|---|
| US5390144A (en) | 1995-02-14 |
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