JPH04176168A - 半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＭＩＳ（Ｍｅｔａｌ　１ｎｓｕｌａｔａｏｒ　
Ｓｅｍ１ｃｏｎｎｄｕｃｔｏｒ）型ダイナミックランダ
ムアクセスメモリ装置（以下ＤＲＡＭと略す）の構造お
よび製造方法に関するものである。

（従来の技術） 従来、　ＤＲＡ、Ｍには、１つのキャ／−、Ｏシタと１
つのスイッチングトランジスタから構成される１トラン
ジスタ・１キヤｉ？シタ型のメモリセルが高集積化に適
しているため広く用いられてきている。この種のメモリ
セルでは、ギヤｉＰシタに蓄えられた電荷の有無によっ
て情報を記憶しているので、ある一定すフレッシュ期間
以上ギヤｉＲシタが電荷を保持することが不可欠である
。実際には様々なＩＪ−り電流やアルファ粒子によって
発生する電荷流入などの存在により、ギヤ・ゼシタの電
荷が変化するので、安定なメモリ動作を保証するにはギ
ヤ・ぐシタの静電容量値は一定の臨界値以上必要となる
。

一方、デバイスの高密度化のために、メモリセルの微細
化は目覚しく、１ビット当りのセル面積は縮小の一途を
辿っており、例えば１６メガビツトＤＲＡＭでは４〜５
μｍ　％　６４メガビットＤＲＡＭでは約２μｍ２と予
想され、何らかの３次元的キャパシタ構造をとるか、あ
るいは誘電率の高いキャパシタ絶縁膜を用いなければ、
臨界容量値の確保が困難である。キャパシタ絶縁膜には
比誘電率７程度の窒化シリコン膜が広く用いられている
が、これよりも誘電率の大きな酸化タンタル等の絶縁膜
は欠陥密度、リーク電流などの観点からいまだ実用化さ
れてない。そこで３次元的キャパシタ構造として例えば
沖電気研究開発、１３１、Ｖｏｌ、５３　、　Ａ　３（
昭６１−７−１　）Ｐ、７５−８２に示されるようなメ
モリセルが提案されている。これによれば、ギヤノｅシ
タをフィールド酸化膜やスイッチングトランジスタ上に
積み上げるように立体的に形成して、実効的にキャパシ
タ面積を増大させ、大きな静電容量を得ている。このよ
うな構造のセルは一般にスタックトギヤｉＲシタセルと
呼ばれており、このスタックトギヤ・ぐシタセルの構造
を具体的に第４図の断面図を用いて説明する。同図で、
Ｐ型シリコン基板ｌは選択的に形成された分離用のフィ
ールド酸化膜２によりフィールド領域とアクティブ領域
に分画されており、アクティブ領域にはＭＯＳスイソチ
ングトランノスタが形成されている。

このスイッチングトランジスタはケ゛−１−酸（［［３
゜ゲート電極４．ソース・ドレイン拡散層５Ａ。

５Ｂから構成されている。一方、ギヤ・やシタは不純物
を高濃度に含んだポリシリコンによって形成されたスト
レーゾノード電極６．セルグレート電極８および誘電体
薄膜７から構成されており、前記スイッチングトランジ
スタ上およびフィールド酸化膜２上に形成されているが
、スイッチングトランジスタとは絶縁膜９で分離されて
いる。しかし、ストレージノード電極６とスイッチング
トランジスタのソース・ドレイン５１．５Ｂ−の一方の
拡散層５Ａとはコンタクトホール１０で接続されている
。またスイッチングトランジスタの他方の拡散層５Ｂに
はコンタクトホール１１を介してビット線１２が接続さ
れている。スイッチングトランジスタのケ゛−ト電極４
はワード線としても働き、ビア１・線１２とは直角方向
に延びている。１３は層間絶縁膜、１４はパッシベーシ
ョン膜である。

（発明が解決しようとする課題） しかしながら、前記構成の装置では、スイッチングトラ
ンジスタとビット線とを接続するだめのコンタクトホー
ルの部分には、キャパシタを形成することができないた
め、キャパシタ面積が大きく制限される。捷た、キャパ
シタを立体的に形成しているものの、この構成では平面
的に形成した場合の高々１．５〜２倍程度しかキャパシ
タ面積が増大せず、セル面積が微小となる６４メガビッ
トＤＲＡＭにおいては十分なキャパシタ容量が得られな
℃１゜ また、基板中に入射したアルファ粒子によって発生する
キャリアが拡散層を通じてキャパシタへ流入して蓄積情
報を破壊するいわゆるソフトエラーの問題もあった。

（課題を解決するだめの手段） この発明は前述の課題を解決するため、半導体メモＩＪ
装置において、ビット線を絶縁膜で囲んだ（挾み込む）
うえ、基板中にうめこみ、その上に絶縁膜を隔ててスイ
ッチングトランジスタ領域を形成する柱状の単結晶シリ
コン領域を形成し、その上部および側面部にギヤノＪ？
シタを形成するようにしたものである。

（作用） 本発明は前述のような構成としたため、キャパシタ部を
ビット線とのコンタクトに彫物されることなく形成でき
、広い面積をとれるので、全体の微小化にもかかわらず
容量の大きいギヤ・ぐシタが得られる。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例のメモリセルを示す平面・ぐ
ターン図、また、第２図は第１図Ａ−Ａ／における断面
図である。これらの図において同一の部位に対しては同
一の符号を付している。

図中５１はシリコン基板であるが、本実施例においては
単に機械的に」二層を支持する目的で用いているので電
気的性質は特に問わない。５２は基板との電気的分離の
目的で形成された酸化膜であり、その上にビット線とし
て機能するＮ型不純物を高濃度にドープしたポリシリコ
ンの導電層５３が形成されている。さらに、そのビット
線５３上には酸化膜５４が形成されて、上層と分離され
ているが５一部にはコンタクトホール５５が形成され。

ポリシリコンが充てんされていて、上層との電気的接続
をとっている。このコンタクトホール５５の直上には柱
状に加工されたシリコン単結晶５６が形成されており、
この中にスイッチングトランジスタが形成されている。

この柱状単結晶領域５６の側面全面にはゲート酸化膜５
７、およびポリシリコンで形成されたゲート電極５８が
、また柱状単結晶領域５６の上部と下部にはＮ″−ソー
ス・ドレイン拡散層６２および６３がそれぞれ形成され
ている。このスイッチングトランジスタ領域は絶縁膜５
９で包まれており、後述のギヤノＰシタと分離されてい
る。柱状単結晶領域５６の上部および周囲にはストレー
ジノード電極６１．誘電体薄膜６４およびセルプレート
電極６５から構成されるキャパシタが形成されており、
実効的なキャパシタ面積は非常に大きなものになってい
る。ギヤノクシタのストレージノード電極６１と、スイ
ッチングトランジスタのＮ＋拡散層６３とは柱状単結晶
領域５６の上部にあけられたコンタクト６０で接続され
ている。ギヤ・ぐシタのセルグレート電極６５は複数の
メモリセルに共通に形成されており、使用時はメモリ装
置の周辺回路より電源電圧の半分程度の一定電圧で印加
される。

さらに、スイッチングトランジスタのゲート電極５８は
ワード線としても働き、ビット線５３と直角方向に延び
複数のセルをつないでいる。図示はされていないが、ワ
ード線５８の抵抗を下げ高速動作をねらう場合にはワー
ド線５８と並行してアルミ合金などの金属配線を形成し
、８〜３２セル程度毎にワード線と金属配線とのコンタ
クトを設けるようにしてもよい。またこの金属配線は周
辺回路の配線層と兼用することもできる。メモリ装置の
最上層には保護用のパンシベーション膜６６が形成され
ている。

メモリセルの基本動作は従来のものと同じであす、ワー
ド線の電圧をハイレベルにすることにより、スイッチン
グトランジスタな導通こせ、キャパシタとビット線を接
続し、書きこみ、読み出し動作を行い、ワード線がロー
レベルになることによりスイッチングトランジスタが非
導通状態になり、キャパシタ電荷を保持し情報を蓄える
。

次に前述のメモリ装置の理解を深めるために、このメモ
リ装置の製造方法の一例を説明する。なお、以下の説明
中の膜の形成方法、不純物導入方法や数値的条件等は単
なる例示にすぎず、この実′施例がこれら形成方法や数
値的条件によってのみ達成されるものではないことは理
解されたい。第３図（、）〜（ｇ）は製造方法の説明に
供する工程断面図であり、第１図Ａ　−Ａ’断面に対応
する。なお、第３図（ａ）〜ｆｇ）においては第１図５
第２図に示した構成成分と同様な構成成分については同
一の符号を付して示しである。

まず、シリコン基板５ノを用意し、その表面に熱酸化に
より基板５１全面に酸化膜５２を形成し、その上に減圧
ＣＶＤ法によりポリシリコン５３を４００ｎｍ程度の厚
みで堆積する。ポリシリコン５３に導電性をもたせるた
め、リンＣＰ）を高濃度にドー７’−する。さらに、こ
のポリシリコン５３をビット線の形状にホトリソグラフ
ィーおよびドライエツチング技術を用いて加工する。こ
と捷での工程で第３図（ａ）に示した構造体が得られる
。この図においてはポリシリコン５３は紙面横方向が長
手方向になるように加工されている。

次に、第３図（１））に示すように、（ａ）図の構造体
上にＣＶＤ法により酸化膜５４を膜厚２μｍ程度っけ、
この酸化膜５４に、後の工程で形成されるスイッチング
トランジスタとの電気的接続をとるだめのコンタク］・
ホール１０ノを開孔させる。づらに。

減圧ＣＶＤ法によりポリシリコン１０２を全面に堆積さ
せ、コンタクトホール１０ノを完全にうめこむ。

つづいて、エッチパックによりポリシリコン１０２をコ
ンタクトホール１０１の中のみに残すように加工したの
ち、リンをドープする。さらに、全面を精密研磨により
平滑にする。この際基板が反るのを防ぐため、基板裏面
にもポリシリコンおよび酸化膜（いずれも図示してない
）を形成しておく。

前述のように形成された第１の基板と、別に用意した精
密研磨済のＰ型シリコン単結晶基板１θ３のそれぞれ精
密研磨された側の表面を接触させ、１１００℃程度で加
熱する。こうすることにより両者は主にファンデアワー
ルスカにより強固に接着される。さらに、接着したＰ型
シリコン基板１０３を研磨により膜厚１ないし３μｍ程
度まで薄膜化する。この工程により第３図（Ｃ）の構造
体が得られる。この膜厚により、スイッチングトランジ
スタのゲート長と、ギヤノ９シタの実効面積が主に決定
されることに力る。

つづいて基板１０３を、ホトリソグラフィーおよびドラ
イエツチング技術により、ビット線５３とのコンタクト
領域５５上に柱状に加工する。熱酸化によりスイッチン
グトランジスタのゲート絶縁膜となる酸化膜５７を膜厚
１５　ｎｍ程度柱状単結晶領域５６の周囲に形成する。

ここまでの工程で第３図（ｄ）に示す構造体が得られる
。

さらに、スイッチングトランジスタのデート電極および
ワード線５８を形成するために、減圧ＣＶＤ法によりポ
リシリコンを全面に堆積させる。

さらにそのポリシリコンに導電性をもたせるため、リン
を高濃度にドープする。隣接する柱状領域とつなぐよう
に形成されるワード線部分（第１図６７部）はホトリソ
グラフィーあるい（は電子ビーム露光技術によりレジス
トを・ぐターニングし、そのレノス］・をマスクにして
ポリシリコンをノＰターニングする。この際、異方性の
強いトライエツチングを用いることにより柱状領域５６
の側面にはサイドウオール状に自己整合的にポリシリコ
ン５８が形成される。ここまでの工程で第３図（ｅ）に
示す構造体が得られる。

次に、スイッチングトランジスタとキ４・ノやシタな分
離するだめの層間絶縁膜５９を形成する。さらに、キャ
パシタのストレージノード電極とスイッチングトランジ
スタの接続用のコンタクトホール６０を開孔するため、
柱状領域５６の頂部の絶縁膜５９およびゲート酸化膜５
７を除去する。この段階で第３図（ｆ）に示す構造体が
得られる。

つづいて、キャパシタのストレージノード電極６ノとな
るポリシリコンを減圧ＣＶＩ）法により膜厚２００　ｎ
ｍ程度堆積したのち、そのポリシリコンに導電性をもた
せるためリンを高濃度にドープする。

さらに隣接セル間でストレージノード電極６１が分離さ
れるように、ポリシリコンをｉＥターニングする。次に
、ギヤ・ぐシタの誘電体薄膜６４として窒化シリコン膜
を減圧ＣＶＤ法により膜厚１０　ｎｍ程度堆積させ、リ
ーク電流を減少させる目的で８５０ないし１０００℃の
酸化性雰囲気でアニールを行い窒化膜の表面に薄い酸化
膜（図示せず）を形成する。さらに、全面に、ギヤ・ぐ
シタのプレート電極６５と々るポリシリコンをストレー
ジノード電極６１と同様な方法で形成する。途中工程に
おける熱処理によってポリシリコンから単結晶、に不純
物が拡散し、Ｎ＋拡散層６２．６３が形成される。以上
までの工程で第３図（ｇ）に示す構造体が得られる。

以降の工程については図示はしないが、層間絶縁膜を形
成したのち、周辺回路で使用する金属配線層を形成し、
最後に保護用の・クノシベーション膜をつけ、ウェハプ
ロセスを終了スる。

（発明の効果） 以−ヒ説明した説明からも明らかなように、この発明の
メモリ装置によればビット線をスイッチングトランジス
タよりも下の絶縁膜中にうめこみ、さらにスイッチング
トランジスタを柱状に加工し７た単結晶シリコン中に縦
に形成し、その外周部にキャパシタを配置するような構
造にした。従って。

ビット線とスイッチングトラン・ゾスタの接Ｈ，用コン
タクトホールがスイッチングトランジスタの直下に配置
できるため、ギヤ・やシタの占有面積を最大にとること
ができる。さらに、柱状領域外周全域をキャパシタとし
て利用できるため、ギヤ・ぐシタ容量を大幅に増大させ
ることが可能となる。

また、スイッチングトランジスタのチャネルが縦方向に
形成されているため、セル面積を縮小していっても、チ
ャネル長を短縮する必要がない。

従って、チャネル長短縮にともない発生する。パンチス
ルーやしきい値電圧の低下によるリーク電流増大といっ
た問題がない。さらに、柱状単結晶の側面−周にゲート
電極が形成されているため、ソース・ドレイン間には、
チャネル以外の寄生的な電流パスが存在しない。従って
、スイッチングトランジスタの非導通時のリーク電流が
激減するので、リフレッシュサイクルを長くすることが
できる。

さらに、ビット線、スイッチングトランジスタおよびキ
ャパシタが基板より電気的に完全分離されているので基
板中に入射したアルファ粒子によって発生するキャリア
がメモリセルに流入しなくなり、ソフトエラーに極めて
強い信頼性の高いメモリ装置が得られる。

【図面の簡単な説明】

第１図は本発明の実施例の平面図、第２図は第１図のＡ
　−Ａ′＃ｒ面図、第３図は本発明の実施例の工程断面
図５第４図は従来のスタックトギヤ・ぐシタセルの構造
図である。 ５ノ・・・シリコン基板、５２．５４・・・酸化膜、５
３・・・ポリシリコン（ビット線）、ＳＳ・・コンタク
トホール、５６・・・シリコン単結晶領域、５７・・ゲ
ート酸化膜、、５８・・・ゲート電極、５９・・・絶縁
膜、６０・・コンタクト部、６１・・ストレージノード
電極、６２　、６．３・・・ソース・ドレイン、６４・
・・誘電体膜、　ｔ；　ｓ・・セルプレー１・電極、６
６・・・ｉＰ　ノシベーション膜。 特許出願人　沖電気工業株式会社

Claims (2)

【特許請求の範囲】
1. （１）１トランジスタ、１キャパシタのメモリセルから
   成るＤＲＡＭの構造として、 （ａ）絶縁膜に挾まれたビット線としての導電層と、 （ｂ）該ビット線の層上に前記絶縁膜を隔てて形成され
   た柱状のスイッチングトランジスタ領域と、 （ｃ）前記ビット線の層と前記スイッチングトランジス
   タ領域とを接続するコンタクト部と、 （ｄ）前記スイッチングトランジスタ領域の側面を覆う
   ように形成されたゲート絶縁膜およびゲート電極と、 （ｅ）前記スイッチングトランジスタ領域の頂部に接続
   されるように、前記スイッチングトランジスタ領域、ゲ
   ート絶縁膜の外周にキャパシタのストレージノード電極
   、キャパシタ誘電体膜が形成されており、その上に複数
   のメモリセルにまたがって形成されたセルプレート電極
   、 とから構成されることを特徴とする半導体メモリ装置。
2. （２）半導体メモリ装置の製造に当たって、 （ａ）半導体基板上に導電層を絶縁膜で挾み込むように
   形成する工程と。 （ｂ）前記絶縁膜のうち前記導電層の上にある絶縁膜に
   コンタクトホールを形成する工程と、 （ｃ）前記コンタクトホール上に柱状の単結晶半導体領
   域を形成する工程と、 （ｄ）前記単結晶半導体領域の側面にそれを覆うように
   ゲート酸化膜およびゲート電極を形成する工程と、 （ｅ）前記単結晶半導体領域の頂部に接続され、かつ該
   領域の側面に延在するようにスタックトキャパシタ部を
   形成する工程、 とを含むことを特徴とする半導体メモリ装置の製造方法
   。