FR2713016A1 - Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci. - Google Patents
Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci. Download PDFInfo
- Publication number
- FR2713016A1 FR2713016A1 FR9410372A FR9410372A FR2713016A1 FR 2713016 A1 FR2713016 A1 FR 2713016A1 FR 9410372 A FR9410372 A FR 9410372A FR 9410372 A FR9410372 A FR 9410372A FR 2713016 A1 FR2713016 A1 FR 2713016A1
- Authority
- FR
- France
- Prior art keywords
- forming
- semiconductor substrate
- layer
- etching
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 230000015654 memory Effects 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 11
- 238000001459 lithography Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 9
- 210000004027 cell Anatomy 0.000 description 27
- 230000007423 decrease Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000008188 pellet Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Un dispositif semiconducteur à haute intégration et un procédé pour la fabrication de celui-ci sont décrits. Une colonnette (P) formée verticalement sur un substrat semiconducteur (10) sert de zone canal. Une électrode de grille (33) est formée en auto-alignement afin d'entourer la colonnette (P), avec un film d'isolation (30) de la grille située entre les deux. Une zone source (12) et une zone drain (28) sont formées respectivement dans une partie inférieure et dans une partie supérieure de la colonnette (P). Il est possible de diminuer la surface occupée par le transistor de façon remarquable. Application à la réalisation de dispositifs électroniques tels que des mémoires ou transistors MOS.
Description
DISPOSITIF SEMICONDUCTEUR A HAUTE INTÉGRATION ET
PROCEDE POUR LA FABRICATION DE CELUI-CI
Arrière-plan technologique de l'invention La présente invention concerne un dispositif semiconducteur à haute intégration et un procédé pour la fabrication de celui-ci, et plus précisément un transistor MOS permettant d'augmenter l'intégration et
un procédé pour la fabrication de celui-ci.
L'introduction d'un nombre maximal de dispositifs dans une surface de cellule minimale est importante pour augmenter l'intégration d'une cellule de mémoire à semiconducteur et d'une cellule de mémoire vive
dynamique (DRAM) en particulier.
En particulier, dans le cas o un transistor planar est formé latéralement sur un substrat semiconducteur, un facteur majeur empêchant une réduction supplémentaire de la taille des dispositifs de mémoire à semiconducteur est que les zones source et drain et la grille de chaque transistor sont formées sur le même plan. En plus, sur les dispositifs de mémoire de 256 Mo et plus, lorsque la taille de tels dispositifs diminue et leur capacité augmente, une dégradation des caractéristiques électriques a lieu. En conséquence, il est impossible de réaliser un dispositif de mémoire à semiconducteur d'une telle capacité en utilisant la disposition planar traditionnelle. Pour résoudre les problèmes décrits ci-dessus, différentes structures de cellule de mémoire sont proposées dans lesquelles un transistor et un condensateur sont formés sur un substrat semiconducteur
dans le sens vertical.
K. Sunouchi et al. proposent une cellule SGT dans laquelle tous les composants de l'unité cellule de mémoire sont formés dans une colonnette en silicium isolée par une tranchée de type matricielle (voir IEDM 89, NA Surrounding Gate Transistor (SGT) Cell for 64/256 Mbit DRAMs"). Cependant, dans le cas de la cellule SGT ci-dessus, les processus de formation de la colonnette de silicium et du condensateur sont compliqués et les caractéristiques d'isolement sont
faibles. En plus, il est très possible qu'un court-
circuit entre le noeud d'une lame de condensateur et une électrode de grille ait lieu durant le processus de
formation de l'électrode de grille.
En outre, Digh Hisamoto et al. proposent une structure DELTA dans laquelle une électrode de grille dont la structure est du type silicium sur isolant (SOI) est formée verticalement (se rapporter au IEDM 89, *A Fully Depleted Lean-channel Transistor (DELTA)). La structure DELTA permet un contrôle effectif du canal puisque le canal est formé sur une surface verticale. Cependant, étant donné que les zones source et drain sont formées latéralement par rapport à
la grille, l'augmentation de l'intégration est limitée.
Également, Tshiyuki Nishihara et al. proposent une cellule à structure SOI dans laquelle un condensateur est entièrement enterré sous une couche de silicium de façon à pouvoir obtenir une surface cellule de mémoire maximale (voir IEDM '92, "A Buried Capacitor DRAM Cell with Bonded SOI for 256M and lGbit DRAMs"). Cependant, avec cette cellule a structure SOI il est difficile de contrôler l'épaisseur d'une couche de silicium restante durant le processus de polissage d'un substrat silicium pour façonner la structure SOI, et une zone de trou de contact de ligne de bits pour relier une zone drain d'un transistor à une ligne de bits est également nécessaire. Résumé de l'invention En conséquence, l'un des objectifs de la présente invention est de proposer un dispositif semiconducteur qui élimine les problèmes posés par la méthode
traditionnelle et qui permet d'augmenter l'intégration.
Un autre objectif de la présente invention est de proposer un procédé pour pour la fabrication d'un dispositif semiconducteur spécialement adapté à la
fabrication du dispositif semiconducteur ci-dessus.
Pour réaliser l'objectif ci-dessus, un transistor MOS est proposé, comportant: un substrat semiconducteur d'un premier type de conduction; une colonnette de silicium servant de zone canal, la colonnette de silicium s'étendant dans une direction perpendiculaire par rapport au substrat semiconducteur et entourée d'un film isolant; une électrode de grille formée de façon à entourer la colonnette de silicium, avec un film d'isolation de grille située entre la colonnette et l'électrode de grille; et une première et une deuxième zone d'impuretés d'un deuxième type de conductivité formées respectivement dans une partie supérieure et dans une partie
inférieure de la colonnette.
Selon le mode de réalisation préféré de la présente invention, le transistor MOS peut également comporter une première électrode reliée & la première zone d'impuretés formée dans la partie inférieure de la colonnette, et un autre substrat semiconducteur formé sous la première électrode avec une couche isolante
située entre ces deux derniers.
Pour réaliser l'autre objectif, une méthode pour fabriquer un transistor MOS comportant les étapes suivantes est proposée: formation d'une première zone d'impuretés dans une surface d'un premier substrat semiconducteur; gravure du premier substrat semiconducteur pour former des colonnettes de silicium; remplissage d'un espace entre les colonnettes avec un isolant; gravure de l'isolant pour former un premier trou de contact; formation d'une première électrode sur l'isolant, la première électrode étant reliée & la première zone d'impuretés à travers le premier trou de contact; formation d'une première couche isolante sur la structure résultante dans laquelle la première électrode est formée, et planarisation de la surface; fixation d'un deuxième substrat semiconducteur sur la première couche isolante planarisée; gravure de la face arrière du premier substrat semiconducteur; formation d'une deuxième zone d'impuretés dans une surface de la colonnette; gravure partielle de l'isolant pour exposer la colonnette; et formation successive d'un film d'isolation de la grille et d'une électrode de grille de façon & entourer
la colonnette.
Selon la présente invention, la colonnette formée verticalement sert de zone canal dans un transistor, et des zones source et drain sont formées respectivement dans la partie supérieure et dans la partie inférieure de la colonnette. L'électrode de grille est formée de façon & entourer la colonnette. En conséquence, il est possible de diminuer la surface occupée par le transistor de façon remarquable. En plus, étant donné que le transistor possédant la structure ci-dessus est formé verticalement sur le condensateur et que le trou de contact de ligne de bits est formé verticalement sur le transistor, il est possible de diminuer la surface
de la cellule de mémoire de façon remarquable.
Brève description des dessins
Les objectifs ci-dessus et les avantages de la présente invention ressortiront plus clairement à la
lecture de la description ci-après, faite en référence
aux dessins annexés, dans lesquels: La figure 1 est une vue en coupe d'un transistor MOS fabriqué selon la présente invention; La figure 2 est une vue en plan d'un transistor MOS fabriqué selon la présente invention; Les figures 3 à 6 sont des vues en coupe illustrant une méthode pour fabriquer un transistor MOS selon la présente invention; La figure 7 est une vue en plan d'une cellule de mémoire vive dynamique selon la présente invention; Les figures 8 et 9 sont des vues en coupe d'une cellule de mémoire vive dynamique (DRAM) fabriquée selon la présente invention, suivant les lignes aa' et bb' respectivement; La figure 10A est une vue en plan et les figures 10B et 10C des vues en coupe représentant la formation d'une zone source et d'une première et deuxième couches de matériau, suivant les lignes dd' et ee' sur la figure 10A respectivement; La figure 11A est une vue en plan et les figures 11B et 11C des vues en coupe représentant la formation d'une couche de masque, suivant les lignes WW' et BB' sur la figure 11A respectivement; les Figures 12A et 12B sont des vues en coupe représentant le formation d'une colonnette de silicium, suivant les lignes WW' et BB' sur la figure 11A respectivement; la figure 13 est une vue en coupe représentant le formation d'un deuxième et troisième films isolants, suivant le sens de la ligne de bits; la figure 14 est une vue en coupe représentant la formation d'un condensateur, d'une première couche isolante et d'un deuxième substrat semiconducteur, suivant la direction de la ligne de bits; la figure 15 est une vue en coupe représentant la formation d'une zone drain et d'un film d'isolation de la grille, suivant la direction de la ligne de bits; la figure 16 est une vue en coupe représentant la formation d'une électrode de grille, d'une première ligne de bits et d'un premier contact de ligne de bits, suivant la direction de la ligne de bits; et la figure 17 est une vue en coupe représentant la formation d'un deuxième contact de. ligne de bits et d'une deuxième ligne de bits, suivant la direction de
la ligne de bits.
Description détaillée de l'invention
La présente invention sera expliquée plus en
détail en référence aux dessins annexés.
Les figures 1 et 2 sont respectivement une vue en coupe et une vue en plan d'un transistor MOS fabriqué selon la présente invention. La figure 1 représente un transistor MOS dans lequel un premier substrat semiconducteur est inversé de façon à être positionné
au-dessus.
En référence aux figures 1 et 2, une colonnette formée en gravant un premier substrat semiconducteur sert de zone canal (CH) d'un transistor. Une zone drain 28 et une zone source 12 sont formées respectivement dans la partie supérieure et dans la partie inférieure de la colonnette. Une électrode de grille 33 du transistor est formée de façon à entourer la colonnette, avec un film 30 d'isolation de la grille situé entre la colonnette et l'électrode de grille. Une couche de câblage 22 de la source reliée à la zone source 12 est formée sous la colonnette. Un deuxième substrat semiconducteur 26 est fixé sous la couche de câblage de source 22 avec une première couche isolante 24 située entre les deux, constituant ainsi une structure SOI. Une couche de câblage de drain 36 est formée au-dessus de la zone drain 28 avec une deuxième couche isolante 34 située entre les deux et cette première est reliée à la zone drain 28 à travers un
trou de contact (H).
Comme le montrent les figures 1 et 2, dans un transistor MOS de la présente invention, à l'exception de la colonnette entourée par l'électrode de grille 33,
une zone latérale supplémentaire n'est pas nécessaire.
En conséquence, l'intégration du dispositif peut être augmentée. Les figures 3 et 6 sont des vues en coupe illustrant une méthode pour fabriquer un transistor MOS
selon la présente invention.
La figure 3 montre la fabrication d'une colonnette P et d'un premier, second et troisième films isolants 16, 18 et 20. Premièrement, des ions d'impureté d'un deuxième type de conduction, de type N par exemple, sont implantés sur toute la surface du premier substrat semiconducteur 10 d'un premier type de conduction, de type P par exemple, formant ainsi une région source 12 d'un transistor. Par la suite, le premier substrat semiconducteur 10 est gravé par une méthode d'attaque par ions réactifs (RIE), formant ainsi une colonnette de silicium d'une hauteur d'environ 600 nm. Ensuite, des matériaux isolants, oxydes et nitrures par exemple, sont successivement déposés par un procédé de dépôt chimique en phase vapeur (CVD) sur la structure résultante & l'intérieur de laquelle la colonnette de silicium P est formée, formant ainsi un premier et deuxième films isolants 16 et 18. Ensuite, un matériau isolant, un oxyde par exemple, est déposée sur le deuxième film isolant 18 par un procédé CVD, formant ainsi un troisième film isolant 20 de façon à remplir les parties gravées du premier substrat semiconducteur 10. Ensuite, la surface du troisième film isolant 20 est planarisée. Le troisième film isolant 20 assure la fonction d'isolation d'une électrode de grille et d'une couche de câblage de source qui seront formées au cours d'un
processus ultérieur.
La figure 4 montre la formation d'un premier trou de contact 21, d'une couche de câblage de source 22 et d'un deuxième substrat semiconducteur 26. Ici, la troisième couche isolante 20, la deuxième couche isolante 18 et la première couche isolante 16 sont successivement gravées par un processus de lithographie, formant ainsi le premier trou de contact 21 exposant une partie de la zone source 12. Ensuite, un matériau conducteur est déposé sur toute la surface de la structure résultante dans laquelle le premier trou de contact 21 est formé, formant ainsi une couche de câblage de source 22 reliée à la zone source 12 par l'intermédiaire du premier trou de contact 21. Ensuite, après avoir formé une première couche isolante 24 en déposant un matériau isolant sur la couche de câblage de source 22, la surface de la première couche isolante 24 est planarisée par une méthode de gravure en retrait. Ensuite, une nouvelle plaquette est fixée sur la première couche isolante 24 planarisée par une méthode de report direct de plaquettes, formant ainsi le deuxième substrat semiconducteur 26. Ensuite, après avoir inversé le premier substrat semiconducteur 10 de façon à ce que la face arrière soit tournée vers le haut, la face arrière du premier substrat semiconducteur 10 est gravée par un procédé d'attaque telle que le meulage/polissage ou un procédé de gravure par plasma. Le procédé de gravure ci-dessus continue
jusqu'à ce que le premier film isolant 16 soit exposée.
La figure 5 montre la formation d'une zone drain 28 et d'un film d'isolation 30 de la grille. Par exemple, des ions d'impureté de type N sont implantés sur la face arrière gravée du premier substrat semiconducteur 10, formant ainsi la zone drain 28 du
transistor dans la partie supérieure de la colonnette.
Par la suite, un premier film isolant 16 est attaqué de façon isotrope. A ce moment, le deuxième film isolant 18 sert de couche d'arrêt de la gravure de façon à ce
que le troisième film isolant 20 ne soit pas gravé.
Ensuite, la surface de la colonnette exposée par l'attaque du premier film isolant 16 est oxydée par un procédé d'oxydation thermique, en formant ainsi le film d'isolation 30 de la grille. Ensuite, un matériau conducteur, un polysilicium dopé d'impuretés par exemple, est déposé sur la structure résultante dans laquelle le film d'isolation 30 de la grille est formé,
formant ainsi une couche conductrice 32.
La figure 6 montre la formation d'une électrode de grille 33, d'un deuxième trou de contact 35 et d'une couche de cAblage de drain 36. La couche conductrice 32 est gravée par une méthode de gravure en retrait, formant ainsi l'électrode de grille 33 entourant la colonnette. Ensuite, après avoir formé une deuxième couche isolante 34 en déposant un matériau isolant sur toute la surface de la structure résultante dans laquelle l'électrode de grille 33 est formée, la deuxième couche isolante 34 est gravée par un processus de lithographie formant ainsi le deuxième trou de contact 35. Par la suite, un matériau conducteur est déposé sur toute la surface de la structure résultante dans laquelle le deuxième trou de contact 35 est formé, formant ainsi la couche de câblage de drain 36 reliée & la zone drain 28 par l'intermédiaire du deuxième trou
de contact 35.
Selon la méthode de fabrication d'un transistor MOS de la présente invention, le processus de lithographie est seulement appliqué dans le cas de la formation de la colonnette de silicium (servant de zone canal), du premier et deuxième trous de contact, et des couches de câblage de source et de drain. En plus, étant donné que l'électrode de grille est formée en auto-alignement, il est très profitable d'augmenter
fortement l'intégration du dispositif semiconducteur.
La figure 7 est une vue en plan d'une cellule de mémoire vive dynamique (DRAM) utilisant un transistor MOS selon la présente invention. Dans cette figure, la référence WL indique une ligne de mots, T indique un transistor, BC indique un trou de contact de ligne de bits, BL1 indique une première ligne de bits, et BL2
indique une deuxième ligne de bits.
Comme le montre la figure 7, dans une cellule de mémoire vive dynamique (DRAM) selon la présente invention, le transistor T est formé comme une forme qui s'étend dans le sens de la ligne de mots et le trou de contact de ligne de bits BS est situé de façon & s' incliner vers un côté de la direction de la ligne de mots à partir du centre du transistor T. Egalement, les lignes de bits multicouches sont formées de telle façon que des transistors contigus dans la direction de la ligne de mots sont reliés respectivement avec la première et deuxième ligne de bits BL1 et BL2,
lesquelles se trouvent à des hauteurs différentes.
Les Figures 8 et 9 sont des vues en coupe d'une cellule de mémoire vive dynamique (DRAM) fabriquée selon la présente invention, suivant les lignes aa' et
bb' sur la figure 7, respectivement.
En référence aux Figures 8 et 9, un premier et un deuxième transistor T1 et T2 possédant un canal vertical décrit dans la figure 1 sont formés. Sous le premier et deuxième transistors T1 et T2 sont formés les condensateurs C1 et C2, lesquels sont constitués d'électrodes de mémorisation 62 reliés aux zones source des transistors, et d'une électrode plane 66 entourant toute la surface de l'électrode de mémorisation 62, avec une couche diélectrique 64 située entre ces deux derniers. Une première ligne de bits 80 est reliée à une zone de drain 72 du premier transistor T1 et une deuxième ligne de bits 82 est reliée à une zone de drain 72 du deuxième transistor T2, formant ainsi une structure ligne de bits multicouches. Ainsi, les deux transistors étant adjacents l'un par rapport à l'autre dans la direction de la ligne de mots, ils sont reliés aux lignes de bits qui sont situées à des
hauteurs différentes.
Les transistors T1 et T2 sont formés de telle façon qu'ils sont isolés par un matériau isolant dans la direction de la ligne de bits (se rapporter à la figure 8) et partagent une électrode de grille 77 dans la direction perpendiculaire à la direction de la ligne de bits, c'est-à- dire dans la direction de la ligne de
mots (se rapporter à la figure 9).
La surface de la cellule de la structure décrite ci-dessus peut être réduite à 4F2 (o F constitue la taille caractéristique minimale). A titre de comparaison, pour une structure de cellule dans laquelle un transistor planar(planaire) traditionnel
est utilisé la surface de cellule minimale est de 8F2.
Les figures 10A-C à 17 sont des vues en plan et des vues en coupe représentant une méthode pour fabriquer une cellule de mémoire vive dynamique (DRAM)
selon la présente invention.
Les figures 10A à 10C montrent la formation d'une zone source 50, d'une première couche de matériau 52, et d'une deuxième couche de matériau 54, o la figure A est une vue en plan et les figures 0lB et 10C sont des vues en coupe suivant les lignes dd' et ee' sur la figure 10A, respectivement. (Dans celle-ci, la référence WL indique le sens de la ligne de mots et BL indique le sens de la ligne de bits). Des ions d'impureté de type N sont implantés sur toute la surface d'un premier substrat semiconducteur 100 de type P, formant ainsi la zone source 50 d'un transistor. Par la suite, un oxyde est déposé sur une épaisseur d'environ 300 nm sur le premier substrat semiconducteur 100 dans lequel la zone source 50 est formée, puis est mis en forme par un processus de lithographie, formant ainsi une première couche de matériau 52 qui s'étend en longueur dans le sens de la ligne de bits. Ensuite, un oxyde est déposé sur une épaisseur d'environ 100 nm sur toute la surface de la structure résultante dans laquelle la première couche de matériau 52 est formée, formant ainsi une deuxième couche de matériau 54. Ensuite, la première couche de matériau 52 et la deuxième couche de matériau 54 formées entre les premières couches de matériau 52 voisines dans le sens de la ligne de mots sont gravées sur une profondeur prédéterminée, 300 nm par exemple, à l'aide d'un motif de masquage (non représenté) étendu en longueur dans le sens de la ligne de mots (se
rapporter à la figure 10C).
Les figures 11A à 11C montrent la formation d'une couche de masque I, o la figure 11A est une vue en plan et les figures ilB et 11C sont des vues en coupe suivant les lignes WW' et BB' sur la figure 11A respectivement. Toute la surface de la deuxième couche de matériau 54 demeurant sous le motif de masquage est gravée une nouvelle fois sur une profondeur d'environ 100 nm, formant ainsi des espaceurs 54a constitués par une deuxième couche de matériau sur les deux côtés de la première couche de matériau 52 dans le sens de la ligne de mots, et laissant uniquement la première couche de matériau 52 dans le sens de ligne de bits. La
couche de masque I est ainsi formée.
Les figures 12A et 12B sont des vues en coupe suivant les lignes WW' et BB' sur la figure 11A respectivement qui représentent la formation d'une colonnette de silicium P et d'un premier film isolant 56. Le premier substrat semiconducteur 100 est gravé sur une profondeur prédéterminée en utilisant la couche de masque I comme masque de gravure, formant ainsi une colonnette de silicium P possédant un premier espacement dans le sens de la ligne de mots et un deuxième espacement plus étroit que le premier dans le sens de la ligne de bits. Ensuite, après avoir déposé entièrement la couche de masque I par un procédé de lithographie à l'acide, un matériau isolant, un oxyde par exemple, est déposée sur toute la surface de la structure résultante. En conséquence, un premier film isolant 56 est formé remplissant l'espace entre les colonnettes P dans la direction de la ligne de mots (se rapporter à la figure 12A) et possédant une fente dans la direction de la ligne de bits (se rapporter à la
figure 12B).
Ci-après, les figures 13 à 17 sont des vues en
coupe suivant le sens de la ligne de bits.
La figure 13 montre la formation d'un deuxième film isolant 58 et d'un troisième film isolant 60. Un matériau isolant, un nitrure par exemple, est déposée sur une épaisseur d'environ 10 nm sur toute la surface de la structure résultante dans laquelle le premier film isolant 56 est formée, formant ainsi le deuxième film isolant 58. Ensuite, un matériau isolant, un oxyde par exemple, est déposé sur le deuxième film isolant 58, formant ainsi un troisième film isolant 60 de façon à remplir complètement la fente entre les colonnettes P
dans la direction de la ligne de bits.
La figure 14 montre la formation des condensateurs C1 et C2, d'une première couche isolante 68 et d'un deuxième substrat semiconducteur 70. Le troisième film isolant, le deuxième film isolant 58 et la première couche isolante 56 sont successivement gravées par un processus de lithographie, formant ainsi un premier trou de contact 61 exposant la zone source 50. Par la suite, un matériau conducteur est déposé sur toute la surface de la structure résultante dans laquelle le premier trou de contact est formé, et est mis en forme pour chaque unité de cellule par un processus de lithographie, formant ainsi une électrode de mémorisation électrostatique 62 reliée à la zone source 50 par l'intermédiaire du premier trou de contact 61. Ensuite, une partie du troisième film isolant 60 est gravée par un procédé de gravure humide, formant ainsi une partie sous-jacente de l'électrode de mémorisation 62. Un film diélectrique 64 et une électrode plane 66 sont successivement formées sur toute la surface de l'électrode de mémorisation 62 afin d'achever les condensateurs Cl et C2. Ensuite, après avoir formé une première couche isolante 68 en déposant une matériau isolante sur l'électrode plane 66, la surface de la première couche isolante 68 est planarisée par une méthode de polissage. Ensuite, une nouvelle plaquette est fixée sur la première couche isolante 68 planarisée par une méthode de rapport direct de plaquettes, formant ainsi le deuxième substrat semiconducteur 70. Puis, après avoir inversé le premier substrat semiconducteur 100 de façon à ce que la face arrière soit tournée vers le haut, la face arrière du premier substrat semiconducteur 100 est gravée par un procédé de gravure tel que le
meulage/polissage ou un procédé de gravure au plasma.
Le procédé de gravure ci-dessus continue jusqu'à ce que
le premier film isolant 66 soit exposée.
La figure 15 montre la formation d'une zone drain 72 et d'un film d'isolation de la grille 74. Des ions d'impureté de type N sont implantés sur la face arrière gravée du premier substrat semiconducteur 100, formant ainsi la zone drain 72 du transistor dans la partie supérieure de la colonnette. Par la suite, le premier film isolant 56 est gravé de façon isotrope, exposant ainsi la colonnette. A ce moment, le deuxième film isolant 58 sert de couche d'arrêt de la gravure de façon à ce que le troisième film isolant 60 ne soit pas attaqué. Ensuite, après avoir formé le film d'isolation 74 de la grille en oxydant la surface de la colonnette exposée selon un procédé d'oxydation thermique, un matériau conducteur, un polysilicium dopé d'impuretés par exemple, est déposé sur toute la surface de la structure résultante, formant ainsi une couche
conductrice 76.
La figure 16 montre la formation d'une électrode de grille 77, d'une deuxième couche isolante 78, d'un premier trou de contact de ligne de bits 79 et d'une première ligne de bits 80. La couche conductrice 76 est gravée par une méthode de lithographie en retrait, formant ainsi l'électrode de grille entourant la colonnette. En conséquence, le premier et deuxième transistor T1 et T2 constitués de la zone source 50, la zone drain 72, et l'électrode de grille 77 sont achevés. Par la suite, un matériau conducteur est déposé sur toute la surface de la structure résultante dans laquelle le premier et deuxième transistor T1 et T2 sont formés, formant ainsi un deuxième film isolant 78. Ensuite, la deuxième couche isolante 78 est gravée par un processus de lithographie, formant ainsi un premier trou de contact de ligne de bits 79. Ensuite, un matériau conducteur est déposée sur toute la surface de la structure résultante dans laquelle le premier trou de contact de ligne de bits 79 est formé, puis mis en forme par un processus de lithographie, formant ainsi une première ligne de bits 80 reliée à la zone drain 72 du premier transistor T1 par l'intermédiaire
du premier trou de contact de ligne de bits 79.
La figure 17 montre la formation d'un deuxième trou de contact de ligne de bits 81 et d'une deuxième ligne de bits 82. Un matériau isolant est déposé sur toute la surface de la structure résultante dans laquelle la première ligne de bits 80 est formée, formant ainsi une troisième couche isolante 83. Par la suite, la troisième couche isolante 83 et la deuxième couche isolante 78 sont gravées par un processus de lithographie, formant ainsi le deuxième trou de contact de ligne de bits 81. Ensuite, un matériau conducteur est déposé sur toute la surface de la structure résultante dans laquelle le deuxième trou de contact de ligne de bits 81 est formé, puis mis en forme par un processus de lithographie, formant ainsi une deuxième ligne de bits 82 reliée & la zone drain 72 du deuxième transistor T2 par l'intermédiaire du deuxième trou de contact de ligne de bits 81. Enconséquence, une ligne de bits multicouches constituée d'une première et
deuxième ligne de bits 80 et 82 est achevée.
Selon la méthode décrite ci-dessus de la présente invention pour fabriquer une cellule de mémoire vive dynamique, étant donné que le condensateur, le transistor et le trou de contact de ligne de bits sont formés verticalement les uns par rapport aux autres, la surface de la cellule de mémoire peut être diminuée de façon remarquable. Egalement, étant donné qu'il est possible d'augmenter fortement la surface du condensateur sans augmenter la surface de la cellule et la différence entre paliers, la capacité requise pour des dispositifs semiconducteurs & haute intégration de 256 Mo et plus peut être assurée de façon satisfaisante.
Selon la présente invention telle que décrite ci-
dessus, une colonnette formée verticalement sur un substrat semiconducteur assure une fonction zone canal dans un transistor, et des zones source et drain sont formées respectivement dans une partie supérieure et dans une partie inférieure de la colonnette. Une électrode de grille entourant la colonnette est formée en auto-alignement. En conséquence, il est possible de diminuer la surface occupée par le transistor de façon remarquable. Egalement, le transistor possédant la structure ci-dessus est formé verticalement sur un condensateur et un trou de contact de ligne de bits est formé verticalement sur le transistor. Il est donc possible de diminuer également la surface de la cellule
de mémoire de façon remarquable.
A partir de la description ci-dessus d'un mode de
réalisation préféré du dispositif présenté, les spécialistes de la technique comprendront que diverses altérations et modifications puissent être effectuées sur l'invention sans s'écarter de l'esprit et du cadre
de celle-ci.
Claims (17)
1. Transistor MOS comportant: un substrat semiconducteur (10) d'un premier type de conduction; une colonnette de silicium (P) servant de zone canal, ladite colonnette de silicium (P) s'étendant dans une direction perpendiculaire par rapport audit substrat semiconducteur (10) et entourée d'un couche isolant; une électrode de grille (33) formée de façon & entourer ladite colonnette de silicium (P), avec un film d'isolation de la grille (30) située entre ladite colonnette (P) et ladite électrode de grille (33); et une première et une deuxième zones d'impuretés (12, 28) d'un deuxième type de conduction formées respectivement dans une partie inférieure et dans une
partie supérieure de la colonnette (P).
2. Transistor MOS selon la revendication 1, caractérisé en ce qu'il comporte également une première électrode (22) reliée à ladite première zone d'impuretés (12) formée dans ladite partie inférieure de ladite colonnette (P), et un autre substrat semiconducteur (26) formé sous ladite première électrode (22) avec une couche isolante (24) située
entre les deux.
3. Dispositif de mémoire & semiconducteur comportant une pluralité de cellules de mémoire, chaque cellule possédant un transistor formé sur un premier substrat semiconducteur et comprenant une première et deuxième zone d'impuretés et une électrode de grille, un condensateur relié à ladite première zone d'impureté dudit transistor, et une ligne de bits reliée à ladite deuxième zone d'impuretés dudit transistor, o ledit condensateur, ledit transistor, et un trou de contact de ligne de bits pour relier ladite deuxième zone d'impuretés dudit transistor & ladite ligne de bits sont formés verticalement les uns par rapport aux autres.
4. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que ladite ligne de
bits est formée en structure multicouches.
5. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que ledit transistor comporte: une colonnette de silicium (P) formée dans un sens perpendiculaire par rapport audit substrat semiconducteur (100) et en servant de zone canal; une électrode de grille (77) formée de façon à entourer ladite colonnette de silicium (P), avec un film d'isolation de grille (74) située entre ladite colonnette (P) et ladite électrode de grille (77); et une première et deuxième zones d'impuretés (50, 72) d'un deuxième type de conduction formées respectivement dans une partie inférieure et dans une
partie supérieure de ladite colonnette (P).
6. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que lesdits transistors sont isolés par une matériau isolante dans une direction de ligne de bits et les transistors contigus partagent ladite électrode de grille dans une direction perpendiculaire à ladite direction de la
ligne de bits.
7. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce qu'il comporte également un autre substrat semiconducteur (70) formé sous ledit condensateur, avec une couche isolante (68)
située entre les deux.
8. Dispositif de mémoire à semiconducteur comportant une pluralité de cellules de mémoire, chaque cellule possédant un transistor formé sur un premier substrat semiconducteur et comprenant une première et deuxième zones d'impuretés et une électrode de grille, un condensateur relié à ladite première zone d'impuretés dudit transistor, et une ligne de bits reliée à ladite deuxième zone d'impuretés dudit transistor, o ladite ligne de bits est formée en
structure multicouches.
9. Procédé pour la fabrication d'un transistor MOS comportant les étapes suivantes: formation d'une première zone d'impuretés (12) dans une surface d'un premier substrat semiconducteur
(10);
gravure dudit premier substrat semiconducteur (10) pour former des colonnettes de silicium (P); remplissage d'un espace entre lesdites colonnettes (P) avec un isolant; gravure dudit isolant pour former un premier trou de contact (21); formation d'une première électrode (22) sur ledit isolant, ladite première électrode (22) étant reliée à ladite première zone d'impuretés (12) à travers ledit premier trou de contact (21); formation d'une première couche isolante (24) sur toute la surface de la structure résultante dans laquelle ladite première électrode (22) est formée, et planarisation de la surface; fixation d'un deuxième substrat semiconducteur (26) sur ladite première couche isolante planarisée (24); gravure de la face arrière dudit premier substrat semiconducteur (10); formation d'une deuxième zone d'impuretés (28) dans une surface de ladite colonnette (P); gravure partielle dudit isolant pour exposer ladite colonnette (P); et formation successive d'un film 30 d'isolation de la grille et d'une électrode de grille (33), de façon &
entourer ladite colonnette (P).
10. Procédé pour la fabrication d'un transistor MOS selon la revendication 9, caractérisé en ce que ladite étape de formation de ladit électrode de grille (33) comporte les étapes suivantes: dépôt d'un matériau conducteur sur toute la surface de la structure résultante dans laquelle ledit film d'isolation (30) de la grille est formée; et gravure de toute la surface de ladite couche de matériau conductrice pour former une électrode de grille (33) entourant ladite colonnette (P) en auto-alignement.
11. Procédé pour la fabrication d'un transistor MOS selon la revendication 9, caractérisé en ce qu'il comporte également, après l'étape de formation de ladite électrode de grille (33), les étapes suivantes: formation d'une deuxième couche isolante (34) sur toute la surface de la structure résultante dans laquelle ladite électrode de grille (33) est formée; gravure de ladite deuxième couche isolante (34) pour former un deuxième trou de contact (35); et formation d'une deuxième électrode (36) sur ladite deuxième couche isolante (34), ladite deuxième électrode (36) étant reliée à ladite deuxième zone d'impuretés (28) par l'intermédiaire dudit deuxième
trou de contact (35).
12. Procédé pour la fabrication d'un transistor MOS selon la revendication 9, caractérisé en ce que le procédé d'attaque de la face arrière dudit premier substrat semiconducteur (10) continue jusqu'à ce que
l'isolant soit exposé.
13. Procédé pour la fabrication d'un transistor MOS selon la revendication 9, caractérisé en ce que ledit isolant remplissant l'espace entre lesdites colonnettes (P) est constitué d'au moins deux matériaux.
14. Procédé pour la fabrication d'un dispositif de mémoire à semiconducteur comportant les étapes suivantes: formation d'une première zone d'impuretés (50) dans une surface d'un premier substrat semiconducteur
(100);
gravure dudit premier substrat semiconducteur (100) pour former des colonnettes de silicium (P); remplissage d'un espace entre lesdites colonnettes (P) avec un isolant; gravure dudit isolant pour former un premier trou de contact (61); formation d'un condensateur sur ledit isolant, ledit condensateur étant constitué d'une électrode de mémorisation (62) reliée à ladite première zone d'impuretés (50) par l'intermédiaire du trou de contact (61), d'une couche diélectrique (64) et d'une alvéole plane (66); formation d'une première couche isolante (68) sur toute la surface de la structure résultante dans laquelle le condensateur est formé, et planarisation de la surface; fixation d'un deuxième substrat semiconducteur (70) sur ladite première couche isolante planarisée (68); gravure de la face arrière dudit premier substrat semiconducteur (100); formation d'une deuxième zone d'impuretés (72) dans une surface de ladite colonnette (P); gravure partielle dudit isolant pour exposer ladite colonnette (P); formation d'une électrode de grille (77) entourant ladite colonnette (P) et servant ligne de mots; formation d'une deuxième couche isolante (78) sur toute la surface de la structure résultante dans laquelle ladite électrode de grille (77) est formée; gravure de ladite deuxième couche isolante (78) pour former un deuxième trou de contact (79); et formation d'une ligne de bits (80) sur ladite deuxième couche isolante (78), ladite ligne de bits (80) étant reliée à la deuxième zone d'impuretés (72)
par l'intermédiaire du deuxième trou de contact (79).
15. Procédé pour la fabrication d'un dispositif de mémoire à semiconducteur selon la revendication 14, caractérisé en ce que ladite étape de formation desdites colonnettes de silicium (P) comporte les étapes suivantes: formation d'une première couche de matériau (52) sur ledit premier substrat semiconducteur (100), ladite couche de matériau (52) s'étendant en longueur dans le sens de la ligne de bits; formation d'une deuxième couche de matériau (54) sur toute la surface de la structure résultante dans laquelle ladite première couche de matériau (52) est formée; formation d'un motif de masquage sur ladite deuxième couche de matériau (54) dans direction de la ligne de mots; gravure de ladite deuxième couche de matériau (54) et de ladite première couche de matériau (52); gravure de toute la surface de ladite deuxième couche de matériau (54) qui reste sous ledit motif de masquage pour former des couches de masque (I); et gravure dudit premier substrat semiconducteur (100) en utilisant lesdites couches de masque (I) comme masque de lithographie, formant ainsi des colonnettes de silicium (P) possédant un premier écartement dans ladite direction de la ligne de mots et un deuxième écartement plus étroit que ledit premier écartement
dans la direction de la ligne de bits.
16. Procédé pour la fabrication d'un dispositif de mémoire à semiconducteur selon la revendication 14, caractérisé en ce que ladite étape de remplissage de l'espace entre lesdites colonnettes de silicium (P) avec ledit isolant comporte les étapes suivantes: dépôt d'un matériau isolant sur toute la surface de la structure résultante dans laquelle lesdites colonnettes (P) sont formées, pour former un premier film isolant (56) de façon à ce qu'il remplisse l'espace entre lesdites colonnettes (P) dans ladite direction de la ligne de mots et qu'elle ne remplisse pas l'espace entre lesdites colonnettes (P) dans ladite direction de la ligne de bits; formation d'un deuxième film isolant (58) sur ledit premier film isolant (56); et dépôt d'un matériau isolant sur ledit deuxième film isolant pour former un troisième film isolant (60) afin de remplir complètement ledit espace entre lesdites colonnettes (P) dans ladite direction de la
ligne de bits.
17. Procédé pour la fabrication d'un dispositif de mémoire à semiconducteur selon la revendication 14, caractérisé en ce que ladite étape de formation dudit condensateur comporte les étapes suivantes: formation d'une électrode de mémorisation électrostatique (62) tracée sur chaque unité de cellule sur la structure résultante dans laquelle ledit premier trou de contact (61) est formé;
élimination d'une partie dudit isolant par un procédé de gravure humide pour former une partie sous-
jacente de ladite électrode de mémorisation 62; et10 formation successive d'une couche diélectrique (64) et d'une électrode plane (66) sur toute la surface
de ladite électrode de mémorisation 62.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025138A KR0141218B1 (ko) | 1993-11-24 | 1993-11-24 | 고집적 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2713016A1 true FR2713016A1 (fr) | 1995-06-02 |
| FR2713016B1 FR2713016B1 (fr) | 1998-09-04 |
Family
ID=19368843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9410372A Expired - Fee Related FR2713016B1 (fr) | 1993-11-24 | 1994-08-29 | Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci. |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5612559A (fr) |
| JP (1) | JPH07193142A (fr) |
| KR (1) | KR0141218B1 (fr) |
| DE (1) | DE4430483B4 (fr) |
| FR (1) | FR2713016B1 (fr) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072209A (en) * | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| EP0996982B1 (fr) | 1997-07-18 | 2008-10-29 | Infineon Technologies AG | Procede pour la fabrication d'un transistor mos vertical |
| US20030129215A1 (en) * | 1998-09-24 | 2003-07-10 | T-Ram, Inc. | Medical devices containing rapamycin analogs |
| US6890546B2 (en) | 1998-09-24 | 2005-05-10 | Abbott Laboratories | Medical devices containing rapamycin analogs |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US5991225A (en) | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| KR100260560B1 (ko) * | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| DE19845004C2 (de) | 1998-09-30 | 2002-06-13 | Infineon Technologies Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US6153902A (en) * | 1999-08-16 | 2000-11-28 | International Business Machines Corporation | Vertical DRAM cell with wordline self-aligned to storage trench |
| DE10028424C2 (de) * | 2000-06-06 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren für DRAM-Speicherzellen |
| EP2323164B1 (fr) * | 2000-08-14 | 2015-11-25 | SanDisk 3D LLC | Matrice de mémoire à niveaux multiples et son procédé de fabrication |
| US6465331B1 (en) * | 2000-08-31 | 2002-10-15 | Micron Technology, Inc. | DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines |
| US6426259B1 (en) * | 2000-11-15 | 2002-07-30 | Advanced Micro Devices, Inc. | Vertical field effect transistor with metal oxide as sidewall gate insulator |
| DE10125967C1 (de) | 2001-05-29 | 2002-07-11 | Infineon Technologies Ag | DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| US6690040B2 (en) * | 2001-09-10 | 2004-02-10 | Agere Systems Inc. | Vertical replacement-gate junction field-effect transistor |
| US6737316B2 (en) | 2001-10-30 | 2004-05-18 | Promos Technologies Inc. | Method of forming a deep trench DRAM cell |
| DE10155023B4 (de) | 2001-11-05 | 2008-11-06 | Qimonda Ag | Leitungsanordnung für Bitleitungen zur Kontaktierung mindestens einer Speicherzelle und Verfahren zur Herstellung einer Leitungsanordnung für Bitleitungen |
| KR100486253B1 (ko) * | 2002-08-12 | 2005-05-03 | 삼성전자주식회사 | 수직형 트랜지스터의 제조방법 |
| US7135745B1 (en) | 2002-09-09 | 2006-11-14 | T-Ram, Inc. | Fin thyristor-based semiconductor device |
| US6790713B1 (en) | 2002-09-09 | 2004-09-14 | T-Ram, Inc. | Method for making an inlayed thyristor-based device |
| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US7384849B2 (en) * | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| KR100673105B1 (ko) * | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| KR100833182B1 (ko) * | 2005-11-17 | 2008-05-28 | 삼성전자주식회사 | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 |
| TWI293207B (en) * | 2006-01-11 | 2008-02-01 | Promos Technologies Inc | Dynamic random access memory structure and method for preparing the smae |
| US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP5623005B2 (ja) * | 2008-02-01 | 2014-11-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| US8072345B2 (en) * | 2008-02-14 | 2011-12-06 | Darren Gallo | Electronic flare system and apparatus |
| US8617952B2 (en) * | 2010-09-28 | 2013-12-31 | Seagate Technology Llc | Vertical transistor with hardening implatation |
| US9698145B1 (en) * | 2015-12-28 | 2017-07-04 | International Business Machines Corporation | Implementation of long-channel thick-oxide devices in vertical transistor flow |
| KR102576428B1 (ko) * | 2016-04-29 | 2023-09-08 | 삼성디스플레이 주식회사 | 어레이 기판, 이를 포함하는 액정 표시 장치 및 어레이 기판의 제조 방법 |
| US9960272B1 (en) | 2017-05-16 | 2018-05-01 | International Business Machines Corporation | Bottom contact resistance reduction on VFET |
| US10020381B1 (en) | 2017-05-17 | 2018-07-10 | International Business Machines Corporation | Embedded bottom metal contact formed by a self-aligned contact process for vertical transistors |
| KR102332456B1 (ko) * | 2017-08-31 | 2021-12-02 | 마이크론 테크놀로지, 인크 | 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치 |
| US10121877B1 (en) | 2017-09-13 | 2018-11-06 | International Business Machines Corporation | Vertical field effect transistor with metallic bottom region |
| CN112885832A (zh) * | 2019-11-29 | 2021-06-01 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| WO2023188002A1 (fr) * | 2022-03-29 | 2023-10-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Dispositif de mémoire à semi-conducteurs |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333426A2 (fr) * | 1988-03-15 | 1989-09-20 | Kabushiki Kaisha Toshiba | RAM dynamique |
| JPH02309671A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electron Corp | 半導体メモリ装置 |
| EP0452648A1 (fr) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Architecture de ligne de bit pour une matrice de cellule de mémoire à haute densité à type "cross-point" |
| EP0453998A1 (fr) * | 1990-04-21 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur à mÀ©moire ayant une ligne de bit constituée d'une couche semi-conductrice |
| JPH04107858A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
| JPH0529573A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357131A (en) * | 1982-03-10 | 1994-10-18 | Hitachi, Ltd. | Semiconductor memory with trench capacitor |
| JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH03225873A (ja) * | 1990-01-30 | 1991-10-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0775247B2 (ja) * | 1990-05-28 | 1995-08-09 | 株式会社東芝 | 半導体記憶装置 |
| JP3405553B2 (ja) * | 1991-12-06 | 2003-05-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5498889A (en) * | 1993-11-29 | 1996-03-12 | Motorola, Inc. | Semiconductor device having increased capacitance and method for making the same |
-
1993
- 1993-11-24 KR KR1019930025138A patent/KR0141218B1/ko not_active IP Right Cessation
-
1994
- 1994-07-29 JP JP6179330A patent/JPH07193142A/ja active Pending
- 1994-08-27 DE DE4430483A patent/DE4430483B4/de not_active Expired - Fee Related
- 1994-08-29 FR FR9410372A patent/FR2713016B1/fr not_active Expired - Fee Related
- 1994-08-30 US US08/298,470 patent/US5612559A/en not_active Expired - Lifetime
-
1995
- 1995-05-22 US US08/445,649 patent/US5571730A/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333426A2 (fr) * | 1988-03-15 | 1989-09-20 | Kabushiki Kaisha Toshiba | RAM dynamique |
| JPH02309671A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electron Corp | 半導体メモリ装置 |
| EP0452648A1 (fr) * | 1990-04-20 | 1991-10-23 | International Business Machines Corporation | Architecture de ligne de bit pour une matrice de cellule de mémoire à haute densité à type "cross-point" |
| EP0453998A1 (fr) * | 1990-04-21 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur à mÀ©moire ayant une ligne de bit constituée d'une couche semi-conductrice |
| JPH04107858A (ja) * | 1990-08-28 | 1992-04-09 | Nec Corp | ダイナミック型半導体記憶装置及びその製造方法 |
| JPH04176168A (ja) * | 1990-11-08 | 1992-06-23 | Oki Electric Ind Co Ltd | 半導体メモリ装置の製造方法 |
| JPH0529573A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Non-Patent Citations (4)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 15, no. 102 (E - 1043) 12 March 1991 (1991-03-12) * |
| PATENT ABSTRACTS OF JAPAN vol. 16, no. 347 (E - 1240) 27 July 1992 (1992-07-27) * |
| PATENT ABSTRACTS OF JAPAN vol. 16, no. 486 (E - 1276) 8 October 1992 (1992-10-08) * |
| PATENT ABSTRACTS OF JAPAN vol. 17, no. 313 (E - 1381) 15 June 1993 (1993-06-15) * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4430483A1 (de) | 1995-06-01 |
| JPH07193142A (ja) | 1995-07-28 |
| DE4430483B4 (de) | 2007-08-02 |
| FR2713016B1 (fr) | 1998-09-04 |
| US5571730A (en) | 1996-11-05 |
| KR950015659A (ko) | 1995-06-17 |
| KR0141218B1 (ko) | 1998-07-15 |
| US5612559A (en) | 1997-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2713016A1 (fr) | Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci. | |
| JP3510923B2 (ja) | 半導体装置の製造方法 | |
| US5162248A (en) | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing | |
| US5497017A (en) | Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors | |
| US5547889A (en) | Method of forming a semiconductor device having vertical conduction transistors and cylindrical cell gates | |
| US5270241A (en) | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| JPH07211792A (ja) | 半導体装置 | |
| US6349052B1 (en) | DRAM cell arrangement and method for fabricating it | |
| US20070166914A1 (en) | Memory device and fabrication method thereof | |
| TWI553832B (zh) | 電容陣列 | |
| JP2932540B2 (ja) | 半導体メモリ装置 | |
| US6908811B2 (en) | Ram | |
| US6844233B2 (en) | Semiconductor memory device and fabrication method thereof using damascene gate and epitaxial growth | |
| JP2518147B2 (ja) | 半導体メモリ装置とその製造方法 | |
| US6218232B1 (en) | Method for fabricating DRAM device | |
| JP2825759B2 (ja) | 半導体記憶装置の製造方法 | |
| TWI843549B (zh) | 電容器的製造方法 | |
| US20230363135A1 (en) | Method of forming capacitor and method of manufacturing dram element by using the same | |
| JPH07202023A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2754584B2 (ja) | メモリ装置の製造方法 | |
| KR0183742B1 (ko) | 반도체장치의 콘택 형성방법 | |
| JP3288371B2 (ja) | ランダム・アクセス・メモリまたは電子装置及び、その製造方法 | |
| KR940009610B1 (ko) | 고집적 반도체 메모리장치의 커패시터 제조방법 | |
| CN116507114A (zh) | 半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20130430 |