JPH02309671A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ装置に関するものである。

従来の技術 最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。

このようなりＲＡＭの発展は、そのチップサイズの半分
以上の面積を占めるメモリ七ルの高密度化技術の発展に
負う所が大きい。

第２図はそのようなメモリ七ｙの一例である。

第２１囚はメモリ七〜の平面図、第２図（Ｂ）は第２１
囚のｂ−ｂ’におけるメモリ七ルの断面図である。

第２図において、１はビットｈＸｔ−構成する導電体で
、このビット線ｌは一導電型の半導体基板２の上面に形
成され究基板２とは反対４ＭＥ５のメモリ七〜のドレイ
ン部３に接続されている。４は基板２の上面Ｊ：に沿っ
て形成されたワード線を構成する信号読み出しのための
メモリ七ルトランジスタのグー電極で、基板２との間に
上記メモリ七ルトランジスタのゲート酸化膜５が形成さ
れている。

ま九基板２には上面から格子状にトレンチ６が掘られ、
このトレンチ６内にセルデＶ−）電圧源に接続されたセ
ルプレート電［７が設けられ嘔このセルプレート電極７
に対応するトレンチ６の側面には基板２とは反対導電型
のメモリセルノソース部でかつ電荷蓄積部８が形成され
、セルブイ−４電極７とメモリセルのソース部でかつ電
荷１９部８との間にメモリセルキャパシタを構成する絶
縁膜９が形成されている。１０はセル間分離用絶縁膜、
１１は各導電体間の層間絶縁膜、１２はビット線１とド
レイン部３を接続するコンタクト窓である。これは、い
わゆるトレンチを用いたメモリ七μで、メモリセルキヤ
パシタをトレンチ側面く形成し、メモリ七〃間の分離も
兼ねているので、メモリセルの小面積化に有効な構造の
一つと考えられている。このメモリ七μは、ワード線を
構成するゲート電極４を論理電圧”ｕｌにすることによ
り、ビット線ｌの情報をドレイン部３からメモリセルの
ソース部でかつ電荷蓄積部８へ蓄積し九り（書き込み状
Ｉ！り、あるいはメモリセルの電荷蓄積部８に蓄積され
た情報をビット線１に読み出す（読み出し状態）という
動作を行う。

発明が解決しようとする課題 このような従来のメモリ七〜は、メモリセルキャパシタ
の情報を読み出すためのトランジスタが基板上面に形成
されているため、このトランジス！形成が可能な分だけ
のメモリセル面積が少なくとも必要で６す、これらを小
さくしようとすると、トランジスタのチャンネμ長が短
かくなったり、トランジスタのドレイン部とソース部間
の電荷リークが起こりやすくなるという問題があった。

本発明は上記問題を解決するもので、電荷リークを起こ
シにくくして、超高密度に構成できる半導体メモリ装置
！ＩＬｔ−提供することを目的とするものである。

課題を解決するだめの手段 これらの問題を解決するために、本発明の半導体メモリ
装置は、半導体基板に格子状に掘られたトレンチの下部
側面の基板に基板とは反対導電型のメモリセルキャパシ
タの電荷蓄積部を形成し、この電荷蓄積部の側面にメモ
リセルキャパシタの絶縁ｇｓｔ−形成し、ざらＫその内
側のトレンチ内に一定電圧源に接ｉされたセ〃デｖ−）
電極を形成シ、トレンチの上部側面にメモリセルトラン
ジスタのゲート絶縁膜を形成し、その内側のトレンチ内
にメモリセルトランジスタのゲートｉ［を埋め込み、格
子状に掘られたトレンチに囲まれた部分の基板１面に基
板とは反対導電型のメモリセルトランジスタのドレイン
部を形成してメモリセＶｉ構成したものである。

作用 上記構成により、本発明のメモリセルでは、メモリセル
トランジスタをトレンチ内に形成しているため、メモリ
セル面積が小さくなり、トレンチの深さ方向にゲート長
を長くすることができて短チャンネル効果をなくすこと
ができ、また従来のような、トランジスタのドレイン部
とソース部間の１に解リークもなくすことができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例を示す図で、第１１囚はメモ
、リセルの平面図、第１回出）は第１１囚のａ−ａＩに
おけるメモリ七〜の断面図である。第１図において、２
１はビット線を構成する導電体で、このビット線ｌは一
導電型の半導体基板ｎの上面に形成された基板２２とは
反対導電型のメモリ七Ｎのドレイン部２３に接続されて
いる。この基板２２には土面から格子状に）！／ンチ２
４が掘られ、このトレンチ２４内の上部にワード線を構
成する信号読み出シのためのメモリセルトランジスタの
ゲート侃２５が設けられ、このゲートＭ［２５とトレン
チ２４の仰１而との間に上記メモリー９１／Ｌ／トラン
ジスタのゲート酸化＃２６が形成されている。さらにト
レンチ２４内のゲート電極２５より下方位置に七〜プレ
ー）　？ｌｌ圧？ｌｉに接続されたセルプレート電極２
７が設けられ、この七μプＶ−）電極ｎに対応するトレ
ンチ２４の側面には基板２２とは反射場″［型のメモリ
七ｙのソース部でかつ電荷蓄ｊａ部２８が形成され、セ
ｔｖ　７”レー１ｌｔｃｔＭ２７トメモリセルのソース
部でかつ電荷ＩＩ揉部２８との間にメモリセ〃キャバＶ
りを、構成する絶縁膜２９が形成されている。３０は七
〜間分離用絶！ｌ！膜、３１は各４を体間の層間絶縁膜
、３２はビット線２１とドＶイン部囚を接続するコンタ
クト窓である。このようにメモリセ〃は基板２２に格子
状に掘られｔトレンチムの下部側面をメモリセルキャパ
シタトシ、メセリセ〜のトランジスタモトレンチ内に構
成されている。

このメモリセμの動作については、従来のものと同様に
、ワード線を構成するゲート電極２５を論理電圧１Ｈ″
にすることによシ、ビット線２１の情報ｔドレイン部詔
からメモリセ〃のソース部でかつ電荷蓄積郡部へ蓄積し
たシ（書き込み状態）、あるいはメモリセμの電荷蓄積
部２８に蓄積された情報をビット線２１に読み出す（読
み出し状ａ）という動作を行う。

発明の効果 以上のように本発明の半導体メモリ装置によれば、メモ
リセルのトランジスタをトレンチ内に形成しているため
、メモリセ／ｌ／Ｑ￥ｉ積が非常に小さくなシ、超高密
度の半導体メモリ装置を製造でき、ひいては安価な半導
体メモリ装置を供給できるようになり、その実用的効果
は極めて大きい。

【図面の簡単な説明】

第１図（２）は本発明の一実施例の半導体メモリ装置を
示す要部平面図、第１図０）は第１装置のａ　−ａ′に
おける断面図、第２図ＩＡ）Ｊｓは従来の半導体メモリ
装置の要部平面図、第２図（Ｂ）は第２回置のｂ７ｂ’
における断面図である。 ２１・・・ビット線を構成する導電体、２２・・・半導
体基板、２９・・・ビット線に接続されたドレイン部、
２４・・・トレンチ、２５・・・ワード線を構成するゲ
ート！俺、２６・・・ゲート酸化膜、ｎ・・・セルデレ
ー）　［［、Ｚ８・・・メモリーｔｃ　／Ｉ／のソース
部でかつ電荷蓄積部、加・・・メモリセルキャバシ！を
構成する絶縁膜、３０・・・セル間分離用絶縁膜、３１
・・・層間絶縁膜、３２・・・ビット線とドレイン部を
接続するコンタクト窓。

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板に格子状に掘られたトレンチ
   と、このトレンチの下部側面の基板に形成された基板と
   は反対導電型のメモリセルキヤパシタの電荷蓄積部と、
   この電荷蓄積部の側面に形成されたメモリセルキヤパシ
   タの絶縁膜と、この絶縁膜の内側に形成されて一定電圧
   源に接続されたセルプレート電極と、前記トレンチ上部
   側面に形成されたメモリセルトランジスタのゲート絶縁
   膜と、このゲート絶縁膜の内側に形成された前記メモリ
   セルトランジスタのゲート電極、前記格子状に掘られた
   トレンチに囲まれた部分の基板上面に形成された基板と
   は反対導電型の前記メモリセルトランジスタのドレイン
   部とを備えた半導体メモリ装置。