JPH02309670A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ装置に関するものである。

従来の技術 最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック、ランダムアクセス、メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。

このようなりＲＡＭの発展は、そのチッフ゛サイズの半
分以上の面積を占めるメモリ七ルの高密度化技術の発展
に負う所が大きい。

第２図は、そのようなメモリ七〜の一例である。

第２図囚はメモリセルの平面図、第２図ｆＢＪに第２図
（４）のｂ　−ｂ’におけるメモリセルの断面図である
。

第２図において、ｌはビット線を構成する導電体で、こ
のビット線１は一導電型の半導体基板２の上面に形成さ
れ九基板２とは反対導電型のメモリ七ルのドレイン部３
に接続されている。４は基板２０表面とに沿って形成さ
れたリード線を構成する信号読み出しの丸めのメモリセ
ルトランジスタのゲート電極で、基板２との間に上記メ
モリセルトランジスタのゲート酸化膜５が形成されてい
る。

また基板２には上面から格子状にトレンチ６が掘られ、
このトレンチ６に囲まれた部分の第１の１組の向かい合
う側面にメモクセ１分離用絶繰膜７が形成され、第２の
１組の向かい合う側面にそれぞれ基板２とは反対導電型
のメモリセルのソース部でかつ電荷蓄積部８が形成され
、このメモリセ〃のソース部でかつ電荷蓄積部８の側面
にメモリセルキャパシタを構成する絶縁膜９が形成され
、こめ絶縁膜９の内側のトレンチ６内に七Ｍプレート電
圧源に接続されたセルプレート電極１０が設けられてい
る。１１は各導電体間の層間絶縁膜、１２はビット線１
とドレイン部３を接続するコンタクト窓である。これは
、いわゆるトレンチを用いたメモリセＭである。このメ
モリセルは、ワード線を構成するゲート重重４を論理電
圧°Ｈ°にすることにより、ビット線１の情報をドレイ
ン部３からメモリセルのブース部でかつ電荷蓄積部８へ
蓄積し几り（Ｖ！！き込み状帳）、あるいはメモリセフ
Ｖの電荷蓄積部８に蓄積された情報をビット線１に読み
出す（読み出し状態）という動作を行う。このトレンチ
６は基板２の深さ方向に形成され、そこにメモリセルキ
ャパシタを形成するため、小さな面積でメモリセルを構
成でき、高密度化に極めて有利である。

発明が解決しようとする課題 このような従来のメモリセルは、メモリセルキャパシタ
の情報を読み出すためのトランジスタが基板上面に形成
されているため、メモリセル面積をさらに小さくしよう
とすると、トランジスタのチャンネジ長が短かくなった
り、ビット線１とドレイン部３とのコンタクト部分の製
造が短かくなつｆｃすするという問題があり、半導体メ
モリの超高密度化への制約となっていた。

本発明は上記問題を解決するもので、メモリ七ル面積を
非常に小さくでき、超高密度にできる半導体メモリ装置
を提供することを目的とするものである。

課題を解決するための手段 これらの問題を解決する九めに、本発明の半導体メモリ
装置は、半導体基板に格子状に掘られたトレンチに囲ま
れ九部分の第１の１組の向かい合う側面にメモリセｙ分
離用絶縁膜を形成し、１ｇ２の１組の向かい合う側面の
下方にそれぞれ前記半導体基板とは反対４を型のメモリ
セルキャパシタのｔ荷蓄積部とその側面にメ毫す七〜キ
ャパシタの絶Ｉ＆膜とさらにその内側に一定電圧源に接
続され九セルプレート電極を形成し、前記第２の１組の
向かい合う側面の上方にそれぞれのメモリセルトランジ
スタのゲート絶縁膜を形成し、その内側にゲート電極を
形成し、前記格子状に掘られたトレンチに囲まれた部分
の基板上面に半導体基板とは反対４電型のドレイン部を
形成し、このドレイン部に接続された配線を形成しての
メモリセルを構成したものである。

作用 上記構成により、従来ではメモリセルのトランジスタの
ゲート絶縁膜およびゲート電極を基板表面に形成するだ
けのメモリ七ル面積が必要であったのに対し、本発明の
メモリセルでは、トランジスタをトレンチの内に形成し
ている丸め、メモリセμ面積は小さくなり、またトレン
チの深さ方向にトランジスタのゲート長を長くできるた
め、メモリ七ル面積の増大はなく、短チャンネル効果を
なくすことができる。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例を示す図で、第１図囚はメモ
リセルの平面図、第１図（Ｂ）は第１図（ｌυのａ−ａ
’におけるメモリセルの断面図である。第１図において
、２１はビット線を構成する導電体で、このビット線１
は一導電型の半導体基板２２のと面に形成された基板２
２とは反対導電型のメモリセルのドレイン部２３に接続
されている。この基板四には１面から格子状にトレンチ
スが掘られ、ｍｌ記ドレイン部おはこのトレンチ２４に
囲まれた部分の基板２２の上面に形成されている。ま九
、トレンチ２４に囲まれた部分の第１の１組の向かい合
う側面にメモリセル分離用絶縁膜２５が形成され、第２
の１組の向かい合う側面の下部にそれぞれ基板２２とは
反対導電型のメモリセルのソース部でかつ電荷蓄積部２
６が形成され、このメモリセルのソース部でかつ電荷蓄
積部２６の側面にメモリセルキャパシタを構成する絶縁
膜２７が形成され、この絶ＩＩ＆膜２７の内側のトレン
チ２４内にセルプレート電圧源に接続されたセルプレー
）［極２８が設けられている。さらに前記第２の１組の
向かい合う側面の１部にそれぞれ信号読み出しのための
メモリセルトランジスタのゲート絶＃膜２９が形成され
、このゲート絶縁膜２９の内側にそれぞれワード線を構
成するメモリセルトランジスタのゲート［極（９）が形
成されている。３１は各導電体間の腹皮絶縁膜、３２は
ビット線２１とドレイン部２３を接続するコンタクト窓
である。このように、メモリセｌしは基板２２に格子状
に掘られたトレンチ２４に囲まれた部分１つに対して２
つのメモリセルが構成されｔ構造になっており、トラン
ジスタのゲート絶縁膜２９とゲート酸化膜３０の形成は
トレンチ２４内で行われている。

このメモリセ〜の動作については、従来のものと同様に
、ワード線ｔ−構成するゲート電極３０を論理電圧ＩＨ
゛にすること罠より、ビット線２１の情報をドレイン部
２３からメモリセルのソース部でかつ電荷蓄積層２６へ
蓄積したり（書き込み状態）、あるいはメモリセ〃の電
荷蓄積部島に蓄積された情報をビット線２１に読み出す
（読み出し状態）という動作全行う。

発明の効果 以上のように、本発明の半導体メモリ装置によれハ、メ
モリセルのトランジスタテトレンチ内ニ形成しているた
め、メモリセル面積が非常に小さくなり、超高萱度の半
導体メモリ装置を製造でき、ひいては安価な半導体メモ
リ装置を供給できるようになり、その実用的効果は極め
て大きい。

【図面の簡単な説明】

第１図囚は本発明の一実施例の半導体メモリ装置を示す
゛要部平面図、第１図（刊は第１図囚のａ−ａ“におけ
る断面図、第２図（５）は従来の半導体メモリ装置の要
部平面図、第２１氾）は第２１囚のｂ−ｂｌにおける断
面図である。 ２１・・・ビット線を構成する導電体、ｎ・・・半導体
基板、２３・・・ビット線に接続され九ドＶイン部、２
４・・・トレンチ、２５・・・メモリセル分離用絶縁膜
、２６・・・メモリセｙのソース部でかつ電荷蓄積部、
２７°・・メモリセルキャパシタを構成する絶縁膜、２
８・・・セルプレート電極、２９・・・ゲート酸化膜、
３０・・・リード線を構成するゲート電極、３１・・・
層間絶縁膜、３２・・・ビット線とドレイン部を接続す
るコンタクト窓。 代理人　　　珠　　木　　義　　弘 第２図 （Ａン

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板に格子状に掘られたトレンチ
   に囲まれた部分の第１の１組の向かい合う側面に形成さ
   れたメモリセル分離用絶縁膜と、第２の１組の向かい合
   う側面の下部にそれぞれ形成された前記半導体基板とは
   反対導電型のメモリセルキャパシタの電荷蓄積部と、こ
   の電荷蓄積部の側面に形成されたメモリセルキャパシタ
   の絶縁膜と、この絶縁膜の内側に形成されて一定電圧源
   に接続されたセルプレート電極と、前記第２の１組の向
   かい合う側面の上部にそれぞれ形成されたメモリセルト
   ランジスタのゲート絶縁膜と、このゲート絶縁膜の内側
   にそれぞれ形成されたメモリセルのゲート電極と、前記
   格子上に掘られたトレンチに囲まれた部分の基板上面に
   形成された前記半導体基板とは反対導電型のメモリセル
   のドレイン部と、前記ドレイン部に接続された配線とを
   備えた半導体メモリ装置。