JPS61227292A - ダイナミツク型半導体メモリ - Google Patents
ダイナミツク型半導体メモリInfo
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- JPS61227292A JPS61227292A JP60066757A JP6675785A JPS61227292A JP S61227292 A JPS61227292 A JP S61227292A JP 60066757 A JP60066757 A JP 60066757A JP 6675785 A JP6675785 A JP 6675785A JP S61227292 A JPS61227292 A JP S61227292A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型半導体メモリに係り、特に高密
度化に適したメモリセルを採用し、且つ折り返し型ビッ
ト線構成を有する大容量化に適したＭＯＳ（絶縁ゲート
）型メモリに関する。
度化に適したメモリセルを採用し、且つ折り返し型ビッ
ト線構成を有する大容量化に適したＭＯＳ（絶縁ゲート
）型メモリに関する。
１個のメモリセルが１個のＭＯＳ ）ランジスタと１
個のコンデンサとによって形成される、所謂１トランジ
スタセルは、メモリセルの占有面積が小さいことから高
密度（高集積化）半導体メモリに適し、ダイナミックＲ
ＡＭ（ランダム・アクセス・メモリ）に広く使用されて
いる。近年、この１トランジスタセルの特にコンデンサ
に三次元的な構造を採り入れ、さらに占有面積を小さく
して高密度化に適した形にしようとする研究が盛んに行
なわれている。その成果として、たとえば縦型キャパシ
タセルが１９８４年ＶＬ８Ｔテクノロジーシンポジウｌ
ｈ （８ｙｍｐ、 ｏｎＶＬＳ Ｉ Ｔｅｃｈｎｏｌ
ｏｇｙ ）のテクニカルダイシェス） （Ｔｅｃｈ、
Ｄｉｇｅｓｔ ）ＰＰ、 １６ にて古山他（Ｔ。
個のコンデンサとによって形成される、所謂１トランジ
スタセルは、メモリセルの占有面積が小さいことから高
密度（高集積化）半導体メモリに適し、ダイナミックＲ
ＡＭ（ランダム・アクセス・メモリ）に広く使用されて
いる。近年、この１トランジスタセルの特にコンデンサ
に三次元的な構造を採り入れ、さらに占有面積を小さく
して高密度化に適した形にしようとする研究が盛んに行
なわれている。その成果として、たとえば縦型キャパシ
タセルが１９８４年ＶＬ８Ｔテクノロジーシンポジウｌ
ｈ （８ｙｍｐ、 ｏｎＶＬＳ Ｉ Ｔｅｃｈｎｏｌ
ｏｇｙ ）のテクニカルダイシェス） （Ｔｅｃｈ、
Ｄｉｇｅｓｔ ）ＰＰ、 １６ にて古山他（Ｔ。
Ｆｕｒｕｙａｍａ ａｎｄ Ｊ、 Ｆｒｅｙ ） Ｋよ
り’Ａ ＶＲＲＴＩＣＡＬＣ入ＰＡＣＴＴＯＲＣＢ、Ｌ
Ｌ ＦＯＲＵＬＳＴＤＲＡＭ’Ｓ’として発表されて
おり、また溝堀り型キャパシタセルが１９８４年国際固
体回路会議（Ｔ８ＳＣＣ）で発表されている。この溝堀
り型キャパシタセルは、キャパシタ中央部の下でウェハ
に垂直に微細な溝を堀り、溝の側面を利用して電荷をた
めることにより電荷量を増やすようにしたものである。
り’Ａ ＶＲＲＴＩＣＡＬＣ入ＰＡＣＴＴＯＲＣＢ、Ｌ
Ｌ ＦＯＲＵＬＳＴＤＲＡＭ’Ｓ’として発表されて
おり、また溝堀り型キャパシタセルが１９８４年国際固
体回路会議（Ｔ８ＳＣＣ）で発表されている。この溝堀
り型キャパシタセルは、キャパシタ中央部の下でウェハ
に垂直に微細な溝を堀り、溝の側面を利用して電荷をた
めることにより電荷量を増やすようにしたものである。
これに対して前記縦型キャパシタセルは、素子分離領域
に相当する位置に溝を堀シ、溝の底部に絶縁領域を形成
して左、右側壁を完全に分離し、隣接する２個のセルが
上記左、右側壁を利用して電荷をためるようにしたもの
である。
に相当する位置に溝を堀シ、溝の底部に絶縁領域を形成
して左、右側壁を完全に分離し、隣接する２個のセルが
上記左、右側壁を利用して電荷をためるようにしたもの
である。
上述したような縦型キャパシタセル、溝堀り型キャパシ
タセルは小さな面積で大きな容量を持つことができ、メ
モリの高集積化に適している。
タセルは小さな面積で大きな容量を持つことができ、メ
モリの高集積化に適している。
第５図（ａ）は、上記縦型キャパシタセルを採用した従
来のメモリチップにおけるメモリセルアレイの一部分の
平面形状を示してり、６、そのＸ−Ｘ′線に沿った断面
構造を同図（ｂｌに示している。
来のメモリチップにおけるメモリセルアレイの一部分の
平面形状を示してり、６、そのＸ−Ｘ′線に沿った断面
構造を同図（ｂｌに示している。
ここで、１はｐ型半導体基板、２は幕板に垂直に堀られ
た溝、３は上記溝２の底部にイオン注入によシ形成され
たｐ十型の素子分離領域、４は基板表面の一部および上
記溝２の側壁面に形成された基板とは逆導電型Ｃｎ型）
の半導体領域、５は基板面上く形成された絶縁膜、６は
上記絶縁膜５中に形成されたＭＯＳ トランジスタゲー
ト電極兼用ワード線であって、多結晶シリコン、シリサ
イド、ポリサイド、モリブデンなどのりフラクトリメタ
ルなどが用いられる。２は前記溝２内に設けられた多結
晶シリコンであって、コンデンサの一方の電極となる。
た溝、３は上記溝２の底部にイオン注入によシ形成され
たｐ十型の素子分離領域、４は基板表面の一部および上
記溝２の側壁面に形成された基板とは逆導電型Ｃｎ型）
の半導体領域、５は基板面上く形成された絶縁膜、６は
上記絶縁膜５中に形成されたＭＯＳ トランジスタゲー
ト電極兼用ワード線であって、多結晶シリコン、シリサ
イド、ポリサイド、モリブデンなどのりフラクトリメタ
ルなどが用いられる。２は前記溝２内に設けられた多結
晶シリコンであって、コンデンサの一方の電極となる。
８は前記絶縁膜５上で前記ワード線６に直交する方向に
形成されたピット線であり、その一部はコンタクト部９
により前記ｎ型半導体領域４のうちＭＯＳ トランジ
スタの一端となる部分に接続されておシ、ピット線の材
料としてはシリサイド、ポリサイド、リフラクトリメタ
ル、アルミニウムなどが用いられる。１０は素子分離領
域であって、埋め込み二酸化シリコンが用いられている
。
形成されたピット線であり、その一部はコンタクト部９
により前記ｎ型半導体領域４のうちＭＯＳ トランジ
スタの一端となる部分に接続されておシ、ピット線の材
料としてはシリサイド、ポリサイド、リフラクトリメタ
ル、アルミニウムなどが用いられる。１０は素子分離領
域であって、埋め込み二酸化シリコンが用いられている
。
上記第５図（ａ） 、 （ｂｌから分るように、従来は
縦型キャパシタセルは平面形状および構造が開放型（オ
ーブン）ビット構成に適したものとしてメモリ構成が行
なわれていた。ここで、オープンビット線構成とは、対
になるピット線が七ンン スアザプを狭んで互いに反対方向に延びる形で配置され
ている構成をいう。
縦型キャパシタセルは平面形状および構造が開放型（オ
ーブン）ビット構成に適したものとしてメモリ構成が行
なわれていた。ここで、オープンビット線構成とは、対
になるピット線が七ンン スアザプを狭んで互いに反対方向に延びる形で配置され
ている構成をいう。
これに対して、折シ返し型（フォールデッド）ビット線
構成と称される構成がある。これは、対になるピット線
を隣り合わせてないしは近接して並行配置し、このビッ
ト線対の一端にセンスアンプを配置したものである。第
６図（ａｌは、上記フォールデッドビット線構成に適し
、現在市販されているダイナミックＲＡＭ に多用され
ているメモリセルのたとえば４ｆｌｌｉ１分の平面形状
を示しており、そのｘ−ｘ’線に沿った概念的な断面構
造を同図（ｂｌに示している。ここで、６１はｐ型半導
体基板、６２．６３は基板表面の一部に形成されたｎ型
半導体領域、６４は基板面上に形成された絶縁膜、６５
は上記絶縁膜６４中に形成されたＭＯＳ ）ランジス
タゲート電極兼用ワード線、６６は同じく絶縁膜６４中
に形成されたコンデンサ電極、６７は絶縁膜６４上で前
記ワード線６５に直交する方向に形成されたビット線で
あって、その一部がコンタクト部６８により前記ｎ型半
導体領域６２．６３のうちＭＯＳ ）ランジスタの一
端となる部分に接続されている。上記第６図（ａｌ 、
（ｂｌから分るように、従来のフォールデッドビット
線構成を実現するニハ、メモリセル１個当り２本のワー
ド線６５を同一層内で横方向に並べて配線しなければな
らない。この点で、ビット線方向のメモリセルピッチの
小さい前述した縦型キャパシタセルをフォールデッドビ
ット線構成に採用することは不向きであると考えられて
いた。
構成と称される構成がある。これは、対になるピット線
を隣り合わせてないしは近接して並行配置し、このビッ
ト線対の一端にセンスアンプを配置したものである。第
６図（ａｌは、上記フォールデッドビット線構成に適し
、現在市販されているダイナミックＲＡＭ に多用され
ているメモリセルのたとえば４ｆｌｌｉ１分の平面形状
を示しており、そのｘ−ｘ’線に沿った概念的な断面構
造を同図（ｂｌに示している。ここで、６１はｐ型半導
体基板、６２．６３は基板表面の一部に形成されたｎ型
半導体領域、６４は基板面上に形成された絶縁膜、６５
は上記絶縁膜６４中に形成されたＭＯＳ ）ランジス
タゲート電極兼用ワード線、６６は同じく絶縁膜６４中
に形成されたコンデンサ電極、６７は絶縁膜６４上で前
記ワード線６５に直交する方向に形成されたビット線で
あって、その一部がコンタクト部６８により前記ｎ型半
導体領域６２．６３のうちＭＯＳ ）ランジスタの一
端となる部分に接続されている。上記第６図（ａｌ 、
（ｂｌから分るように、従来のフォールデッドビット
線構成を実現するニハ、メモリセル１個当り２本のワー
ド線６５を同一層内で横方向に並べて配線しなければな
らない。この点で、ビット線方向のメモリセルピッチの
小さい前述した縦型キャパシタセルをフォールデッドビ
ット線構成に採用することは不向きであると考えられて
いた。
然るに、上述したフォールデッドビット線構成は、対に
なるビット線を近接して並行に配置するので、ビット線
間の容量のアンバランスや、ビット線に対する様々の要
因によるノイズ誘導などを前述したオープンビット線構
成に比べて大幅に小さくできるという利点がある。しか
も、センスアンプを配置するピッチとしてセル２個分と
れるので、パターン設計が楽になるという利点もある。
なるビット線を近接して並行に配置するので、ビット線
間の容量のアンバランスや、ビット線に対する様々の要
因によるノイズ誘導などを前述したオープンビット線構
成に比べて大幅に小さくできるという利点がある。しか
も、センスアンプを配置するピッチとしてセル２個分と
れるので、パターン設計が楽になるという利点もある。
そこで、このように回路設計的にオーブンビット線構成
よシも有利なフォールデッドビット線構成に、前述した
ような高密度化に適した縦型キャパシタセルあるいは溝
堀り型キャパシタを採用する技術を実現すれば、一層有
利なメモリシステムを実現できることになり、その具体
化が要望されていた。
よシも有利なフォールデッドビット線構成に、前述した
ような高密度化に適した縦型キャパシタセルあるいは溝
堀り型キャパシタを採用する技術を実現すれば、一層有
利なメモリシステムを実現できることになり、その具体
化が要望されていた。
本発明は上記の事情に鑑みて表されたもので、小面積で
大きな容量を持つ高集積化に適したメモリセルをフォー
ルデッドビット線構成に採用することができ、回路設計
的に且つ回路面積的に有利なメモリシステムを実現可能
なダイナミック型半導体メモリを提供するものである。
大きな容量を持つ高集積化に適したメモリセルをフォー
ルデッドビット線構成に採用することができ、回路設計
的に且つ回路面積的に有利なメモリシステムを実現可能
なダイナミック型半導体メモリを提供するものである。
即ち、本発明は、１ｆｌｉ！のトランジスタとｌｆｆ！
！１のコンデンサによって形成されるメモリセルを複数
個行列配置してなるダイナミック型半導体メモリにおい
て、メモリセル１個分のピッチで各２本のワード線（第
１のワード線および第２のワード線）を製造プロセス止
具々る２つ以上の層に配線し、メモリセルの適当数毎忙
上記２本のワード線の上下関係を入れ替えることによっ
て、第１のワード線をメモリセルのトランジスタに接続
し第２のワード線は単なる配線となる第１のメモリセル
ブロックと、第２のワード線をメモリセルのトランジス
タに接続し第１のワード線は単なる配線となる第２のメ
モリセルブロックとを設け、上記第１のメモリセルブロ
ック内のメモリセルに接続されるビット線と第２のメモ
リセルブロック内のメモリセルに接続されるビット線と
を１つのセンスアンプに接続することにより折り返し型
ビット線構成を形成してなることを特徴とするものであ
る。
！１のコンデンサによって形成されるメモリセルを複数
個行列配置してなるダイナミック型半導体メモリにおい
て、メモリセル１個分のピッチで各２本のワード線（第
１のワード線および第２のワード線）を製造プロセス止
具々る２つ以上の層に配線し、メモリセルの適当数毎忙
上記２本のワード線の上下関係を入れ替えることによっ
て、第１のワード線をメモリセルのトランジスタに接続
し第２のワード線は単なる配線となる第１のメモリセル
ブロックと、第２のワード線をメモリセルのトランジス
タに接続し第１のワード線は単なる配線となる第２のメ
モリセルブロックとを設け、上記第１のメモリセルブロ
ック内のメモリセルに接続されるビット線と第２のメモ
リセルブロック内のメモリセルに接続されるビット線と
を１つのセンスアンプに接続することにより折り返し型
ビット線構成を形成してなることを特徴とするものであ
る。
これによって、小面積で大きな容量を持つ高集積化に適
したメモリセルを用いて回路設計的にも回路面積的にも
有利な高集積度メモリを実現可能である。
したメモリセルを用いて回路設計的にも回路面積的にも
有利な高集積度メモリを実現可能である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図（ａｌは、ダイナミックＲＡＭにおけるメモ
リセルアレイの一部分についてチップ上の平面形状を示
しており、そのｘ−ｘ’線に沿った断面構造を同図（ｂ
ｌに示しており、上記メモリセルアレイにおける回路接
続例を第２図および第３図に示している。このダイナミ
ックＲＡＭ にあっては、たとえば前述したような縦型
キャパシタセルが行列配置されており、フォールデッド
ビット線構成が実現されている。即ち、第１図（ａ）、
（ｂｌにおいて、前述した第５図（ａ）。
る。第１図（ａｌは、ダイナミックＲＡＭにおけるメモ
リセルアレイの一部分についてチップ上の平面形状を示
しており、そのｘ−ｘ’線に沿った断面構造を同図（ｂ
ｌに示しており、上記メモリセルアレイにおける回路接
続例を第２図および第３図に示している。このダイナミ
ックＲＡＭ にあっては、たとえば前述したような縦型
キャパシタセルが行列配置されており、フォールデッド
ビット線構成が実現されている。即ち、第１図（ａ）、
（ｂｌにおいて、前述した第５図（ａ）。
伽）の構成に比べて異なる点け、（１）メモリセル１個
分のピッチで各２本のワード線が製造、プロセス上界な
る２つ以上の層に配線されている（たとえばビット線８
の下ＩＩＩおよび上層に２本のワード線６．６′が接続
されている）点、（２）ワード線長さ方向におけるたと
えば８個単位のメモリセルからなるメモリセルブロック
の各ブａツク相互間にワード線上下入替接続用領域１１
が設けられており、この領域Ｉ２で隣り合うメモリセル
ブロックの第１鳴目のワード線６と第２層目のワード６
′とがコンタクトホール部Ｘ２で相互接続されている点
、（３）各メモリセルブロックにおいて、第１層目のワ
ード線６がメモリセルトランジスタに接続され、第２層
目のワード線６′は単なる配線となっている点である。
分のピッチで各２本のワード線が製造、プロセス上界な
る２つ以上の層に配線されている（たとえばビット線８
の下ＩＩＩおよび上層に２本のワード線６．６′が接続
されている）点、（２）ワード線長さ方向におけるたと
えば８個単位のメモリセルからなるメモリセルブロック
の各ブａツク相互間にワード線上下入替接続用領域１１
が設けられており、この領域Ｉ２で隣り合うメモリセル
ブロックの第１鳴目のワード線６と第２層目のワード６
′とがコンタクトホール部Ｘ２で相互接続されている点
、（３）各メモリセルブロックにおいて、第１層目のワ
ード線６がメモリセルトランジスタに接続され、第２層
目のワード線６′は単なる配線となっている点である。
なお、その他の部分は第５図（ａｌ 、 （ｂｌと同じ
であり、第５図（ａｌ 、 （ｂ）中と同一符号を付し
てその説明を省略する。
であり、第５図（ａｌ 、 （ｂ）中と同一符号を付し
てその説明を省略する。
さらに、上記構成に伴々って、隣り合うメモリセルブロ
ックは同じワード線によっては選択され危いので隣り合
うメモリセルブロックの各１本づつのビット線８が対と
なり得るものであ抄、第２図あるいは第３図に示すよう
に上記各１本づつのビット線８が対となってそれぞれセ
ンスアンプに接続されている。即ち、第１図（ａｌにお
いて、メモリセルブロックＭＢＩ ＶＣおいては、こ
こでの第ｉｌ！！目のワード線ＷＬＺ、ＷＬ４゜ＷＬｓ
により選択されるメモリセルにビット線ＢＬｓ、Ｂ
Ｌ４ が接続されており、隣りのメモリセルブロック
ＭＢ２ においては、ここでの第１層目のワード線Ｗ
ＬＺ、ＷＬ、？、ＷＬ５ により選択されるメモリセ
ルにビット線ＢＬＩ、ＢＬ２ が接続されている。した
がって、上記４本のビット線ＢＬＩ、ＢＬ２．ＢＬ３．
ＢＬ４ のうち、たとえばＢＬ２．ＢＬ、？ を対
としであるセンスアンプに接続し、ビット線ＢＬＩ、Ｂ
Ｌ４ を対として他のセンスアンプに接続することに
よって第２図に示す回路のようにフォールデッドビット
線構成を実現可能である。あるいは、ビット線ＢＬ１゜
ＢＬ３ を対とし、ビット線ＢＬ２．ＢＬ４ を対
としてそれぞれセンスアンプに接続することによつて第
３図に示す回路のようにフォールデッドビット線構成を
実現可能である。
ックは同じワード線によっては選択され危いので隣り合
うメモリセルブロックの各１本づつのビット線８が対と
なり得るものであ抄、第２図あるいは第３図に示すよう
に上記各１本づつのビット線８が対となってそれぞれセ
ンスアンプに接続されている。即ち、第１図（ａｌにお
いて、メモリセルブロックＭＢＩ ＶＣおいては、こ
こでの第ｉｌ！！目のワード線ＷＬＺ、ＷＬ４゜ＷＬｓ
により選択されるメモリセルにビット線ＢＬｓ、Ｂ
Ｌ４ が接続されており、隣りのメモリセルブロック
ＭＢ２ においては、ここでの第１層目のワード線Ｗ
ＬＺ、ＷＬ、？、ＷＬ５ により選択されるメモリセ
ルにビット線ＢＬＩ、ＢＬ２ が接続されている。した
がって、上記４本のビット線ＢＬＩ、ＢＬ２．ＢＬ３．
ＢＬ４ のうち、たとえばＢＬ２．ＢＬ、？ を対
としであるセンスアンプに接続し、ビット線ＢＬＩ、Ｂ
Ｌ４ を対として他のセンスアンプに接続することに
よって第２図に示す回路のようにフォールデッドビット
線構成を実現可能である。あるいは、ビット線ＢＬ１゜
ＢＬ３ を対とし、ビット線ＢＬ２．ＢＬ４ を対
としてそれぞれセンスアンプに接続することによつて第
３図に示す回路のようにフォールデッドビット線構成を
実現可能である。
なお、第２＠目のワード線６′の材質は、ビット線８と
同様にシリサイド、ポリサイド、リフラクトリメタル、
アルミニウムなどが用いられている。また、第１層目の
ワード線６によってメモリセルトランジスタのゲート電
極自体を形成しなくてもよく、メモリセルトランジスタ
のゲート電極と第ｉ！ｉｌ目のワード線とを別々に形成
して両者をコンタクトホール部で接続するようにしても
よく、要は両者が電気的に接続されればよい。また、上
記実施例ではビット線８の上方に第２層目のワード線６
′を形成したが、両者の上下関係を逆にするように構成
してもよい。
同様にシリサイド、ポリサイド、リフラクトリメタル、
アルミニウムなどが用いられている。また、第１層目の
ワード線６によってメモリセルトランジスタのゲート電
極自体を形成しなくてもよく、メモリセルトランジスタ
のゲート電極と第ｉ！ｉｌ目のワード線とを別々に形成
して両者をコンタクトホール部で接続するようにしても
よく、要は両者が電気的に接続されればよい。また、上
記実施例ではビット線８の上方に第２層目のワード線６
′を形成したが、両者の上下関係を逆にするように構成
してもよい。
即ち、上記ダイナミック型メモリにおいては、フォール
デッドビット線構成を実現すべくメモリセルｉｆｔ？ｉ
１分のピッチに２本のワード線を配線するものであゆ、
この２本を同−拳で配線するのではなく、製造プロセス
止具なる２つ以上の層で立体的に積層して配線している
。そして、下側の層のワード線は、メモリセルのゲート
電極を形成するか、またはこのゲート電極に接続し、上
側の層は単なる配線として利用している。
デッドビット線構成を実現すべくメモリセルｉｆｔ？ｉ
１分のピッチに２本のワード線を配線するものであゆ、
この２本を同−拳で配線するのではなく、製造プロセス
止具なる２つ以上の層で立体的に積層して配線している
。そして、下側の層のワード線は、メモリセルのゲート
電極を形成するか、またはこのゲート電極に接続し、上
側の層は単なる配線として利用している。
そして、適当数（たとえば８個）のメモリセル毎に上下
のワード線を入れ替えることにより、一方のワード線に
接続されるメモリセル群と他方のワード線に接続される
メモリセル群とを作９、それぞれのメモリセル群から対
をなすビット線を選び出し、これをセンスアンプに接続
することによってフォールデッドビット線構成を実現し
ている。上記実施例では、メモリセルとして小面積で大
きな容量を持つ高集積化に適し九縦形キャパシタセルを
用いた場合を示したが、溝堀り型キャパシタセルな用い
た場合にも本実施例に準じてフォールデッドビット線構
成を実現可能である。
のワード線を入れ替えることにより、一方のワード線に
接続されるメモリセル群と他方のワード線に接続される
メモリセル群とを作９、それぞれのメモリセル群から対
をなすビット線を選び出し、これをセンスアンプに接続
することによってフォールデッドビット線構成を実現し
ている。上記実施例では、メモリセルとして小面積で大
きな容量を持つ高集積化に適し九縦形キャパシタセルを
用いた場合を示したが、溝堀り型キャパシタセルな用い
た場合にも本実施例に準じてフォールデッドビット線構
成を実現可能である。
なお、第４図は、第６図に示したような従来型メモリセ
ルと本実施例の縦型キャパシタセルとの各サイズを比較
するために、ある一定のコンデンサ容量を実現するため
のメモリセルサイズをパターン設計最小寸法を変数とし
て示したものである。この図からも分る通り、縦型キャ
パシタセルは特忙最小寸法が１μｍよ抄小さい領域で従
来型メモリセルに比べて大幅に小型化でき、高密度化に
適している。
ルと本実施例の縦型キャパシタセルとの各サイズを比較
するために、ある一定のコンデンサ容量を実現するため
のメモリセルサイズをパターン設計最小寸法を変数とし
て示したものである。この図からも分る通り、縦型キャ
パシタセルは特忙最小寸法が１μｍよ抄小さい領域で従
来型メモリセルに比べて大幅に小型化でき、高密度化に
適している。
上述したように本発明のダイナミック型半導体メモリは
、高密度化には好適だがフォールデッドビット線構成に
不向きな形状を持つと考えられていた縦型キャパシタあ
るいは溝堀り型キャパシタセルを行列配置し、リソグラ
フィ技術に負担をかけずに無理なくフォールデッドビッ
ト線構成を実現できる。したがって回路技術的にもプロ
セス技術的にも無理の々い技術によって、高密度ダイナ
ミックＲＡＭ を早期にしかもより少ない費用で開発で
き、またその生産コストも低く抑えることができるつ
、高密度化には好適だがフォールデッドビット線構成に
不向きな形状を持つと考えられていた縦型キャパシタあ
るいは溝堀り型キャパシタセルを行列配置し、リソグラ
フィ技術に負担をかけずに無理なくフォールデッドビッ
ト線構成を実現できる。したがって回路技術的にもプロ
セス技術的にも無理の々い技術によって、高密度ダイナ
ミックＲＡＭ を早期にしかもより少ない費用で開発で
き、またその生産コストも低く抑えることができるつ
第１図（１１け本発明の一実施例に係るダイナミックＲ
ＡＭのメモリセルアレイの一部の平面形状を示す図、第
１図（ｂ）は同図（ａ）のｘ−ｘ’線に沿う断面図、第
２図および第３図はそれぞれ第１図（ａ）のメモリにお
けるメモリセルアレイとセンスアンプとの回路接続の相
異なる例を示す回路図、第４図は縦型キャパシタメモリ
セルと従来型メモリセルのメモリセルサイズの比較図、
第５図（ａ）は従来のダイナミックＲＡＭのメモリセル
アレイの一部の平面形状を示す図、第５図（ｂｌは同図
（ａ）のｘ −ｘ’線に沿う断面図、第６図（ａｌは同
じ〈従来のダイナミックＲＡＭ のメモリセルアレイの
一部の平面形状を示す図、第６図（ｂｌは同図（Ｊｌ）
のｘ−ｘ’線に沿う断面図である。 １・・・ｐ型半導体基板、２・・・溝、３．１０・・・
素子分離領域、４・・・ｎ型半導体領域、５・・・絶縁
膜、６．６’（ＷＬＩ〜ＷＬ６）・・・ワード線、７・
・・コンデンサ電極、８（ＢＬＩ〜ＢＬ４）・・・ビッ
ト線、９・・・コンタクトホール部、ＭＢｌ、ＭＢ２・
・・メモリセルアレイク。 出願人代理人 弁理士 鈴 圧式 彦第４図 ０．１ ０．２ ０３ １ ２ ５ ］〒に、ノド寸 沫 （ｐｍ） 第５図 （ａ） （ｂ） 第６図 （ａ） （ｂ） 特許庁長官 志 賀 学 殿−０事件の表
示 特願昭６０−６６７５７号 ２、発明の名称 ダイナミック型半導体メモリ ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ５、自発補正 ６、補正の対象 ７、補正の内容 （１）明細書の第１０頁第８行目ないし第９行目Ｉ：わ
たって「第２図および第３図に示している。」とあるを
「第２凶、第３図および第７図に示している。」と訂正
する。 （２）明細書の第１１頁第１６行目Ｃ：「第３図に示す
ように」とあるｔ「第３図あるいは第７図に示すように
」と訂正する。 （３１明細書の第１２貞第１１行目に「回路のようＣ二
」とあるを［回路のように、あるいは第７図に示すよう
なピット線、センスアンプの配置ン有する回路のように
」と訂正する。 （４） 明細書の第１５頁第１７行目に「第２図およ
び第３図は」とある！「第２図、第３図および第７図は
」と訂正する。 （５］ 図面Ｃユ別紙の第７図を追加する。
ＡＭのメモリセルアレイの一部の平面形状を示す図、第
１図（ｂ）は同図（ａ）のｘ−ｘ’線に沿う断面図、第
２図および第３図はそれぞれ第１図（ａ）のメモリにお
けるメモリセルアレイとセンスアンプとの回路接続の相
異なる例を示す回路図、第４図は縦型キャパシタメモリ
セルと従来型メモリセルのメモリセルサイズの比較図、
第５図（ａ）は従来のダイナミックＲＡＭのメモリセル
アレイの一部の平面形状を示す図、第５図（ｂｌは同図
（ａ）のｘ −ｘ’線に沿う断面図、第６図（ａｌは同
じ〈従来のダイナミックＲＡＭ のメモリセルアレイの
一部の平面形状を示す図、第６図（ｂｌは同図（Ｊｌ）
のｘ−ｘ’線に沿う断面図である。 １・・・ｐ型半導体基板、２・・・溝、３．１０・・・
素子分離領域、４・・・ｎ型半導体領域、５・・・絶縁
膜、６．６’（ＷＬＩ〜ＷＬ６）・・・ワード線、７・
・・コンデンサ電極、８（ＢＬＩ〜ＢＬ４）・・・ビッ
ト線、９・・・コンタクトホール部、ＭＢｌ、ＭＢ２・
・・メモリセルアレイク。 出願人代理人 弁理士 鈴 圧式 彦第４図 ０．１ ０．２ ０３ １ ２ ５ ］〒に、ノド寸 沫 （ｐｍ） 第５図 （ａ） （ｂ） 第６図 （ａ） （ｂ） 特許庁長官 志 賀 学 殿−０事件の表
示 特願昭６０−６６７５７号 ２、発明の名称 ダイナミック型半導体メモリ ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ５、自発補正 ６、補正の対象 ７、補正の内容 （１）明細書の第１０頁第８行目ないし第９行目Ｉ：わ
たって「第２図および第３図に示している。」とあるを
「第２凶、第３図および第７図に示している。」と訂正
する。 （２）明細書の第１１頁第１６行目Ｃ：「第３図に示す
ように」とあるｔ「第３図あるいは第７図に示すように
」と訂正する。 （３１明細書の第１２貞第１１行目に「回路のようＣ二
」とあるを［回路のように、あるいは第７図に示すよう
なピット線、センスアンプの配置ン有する回路のように
」と訂正する。 （４） 明細書の第１５頁第１７行目に「第２図およ
び第３図は」とある！「第２図、第３図および第７図は
」と訂正する。 （５］ 図面Ｃユ別紙の第７図を追加する。
Claims (4)
- （１）１個のトランジスタと１個のコンデンサとによっ
て形成されるメモリセルを複数個行列配置してなるダイ
ナミック型半導体メモリにおいて、メモリセル１個分の
ピッチで各２本のワード線を製造プロセス上異なる２つ
以上の層に配線し、メモリセルの適当数毎に上記２本の
ワード線の上下関係を入れ替えることによって、一方の
ワード線をメモリセルのトランジスタに接続し他方のワ
ード線は単なる配線となる第１のメモリセルブロックと
、他方のワード線をメモリセルのトランジスタに接続し
一方のワード線は単なる配線となる第２のメモリセルブ
ロックとを設け、上記第１のメモリセルブロック内のメ
モリセルに接続されるビット線と第２のメモリセルブロ
ック内のメモリセルに接続されるビット線とを１つのセ
ンスアンプに接続することにより折り返し型ビット線構
成を形成してなることを特徴とするダイナミック型半導
体メモリ。 - （２）前記トランジスタは絶縁ゲート型電界効果トラン
ジスタであり、前記２本のワード線のうち一方は上記ト
ランジスタのゲート電極を形成し、他方は金属層である
ことを特徴とする前記特許請求の範囲第１項記載のダイ
ナミック型半導体メモリ。 - （３）前記メモリセルは縦型キャパシタセルであること
を特徴とする前記特許請求の範囲第１項記載のダイナミ
ック型半導体メモリ。 - （４）前記メモリセルは溝堀り型キャパシタセルである
ことを特徴とする前記特許請求の範囲第１項記載のダイ
ナミック型半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066757A JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
| US06/844,626 US4733374A (en) | 1985-03-30 | 1986-03-27 | Dynamic semiconductor memory device |
| KR1019860002358A KR900001226B1 (ko) | 1985-03-30 | 1986-03-28 | 다이내믹형 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066757A JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227292A true JPS61227292A (ja) | 1986-10-09 |
| JPH0522996B2 JPH0522996B2 (ja) | 1993-03-31 |
Family
ID=13325072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066757A Granted JPS61227292A (ja) | 1985-03-30 | 1985-03-30 | ダイナミツク型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227292A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058058A (en) * | 1988-12-20 | 1991-10-15 | Mitsubishi Denki Kabushiki Kaisha | Structure for sense amplifier arrangement in semiconductor memory device |
| JP2011096810A (ja) * | 2009-10-29 | 2011-05-12 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその製造方法 |
-
1985
- 1985-03-30 JP JP60066757A patent/JPS61227292A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058058A (en) * | 1988-12-20 | 1991-10-15 | Mitsubishi Denki Kabushiki Kaisha | Structure for sense amplifier arrangement in semiconductor memory device |
| JP2011096810A (ja) * | 2009-10-29 | 2011-05-12 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその製造方法 |
| US9018076B2 (en) | 2009-10-29 | 2015-04-28 | Fujitsu Semiconductor Limited | Semiconductor storage device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522996B2 (ja) | 1993-03-31 |
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