JP2852735B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2852735B2 JP2852735B2 JP8107644A JP10764496A JP2852735B2 JP 2852735 B2 JP2852735 B2 JP 2852735B2 JP 8107644 A JP8107644 A JP 8107644A JP 10764496 A JP10764496 A JP 10764496A JP 2852735 B2 JP2852735 B2 JP 2852735B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置、特
に蓄積容量に情報を記憶する蓄積容量型ダイナミックＲ
ＡＭに関する。
に蓄積容量に情報を記憶する蓄積容量型ダイナミックＲ
ＡＭに関する。
【０００２】
【従来の技術】入力された情報をダイナミックに記録
し、一定時間毎にリフレッシュを行うダイナミックＲＡ
Ｍとして、情報を記憶する蓄積容量に、書込み読出し用
の転送トランジスタを接続した蓄積容量型ダイナミック
ＲＡＭが広く用いられている。この蓄積容量型ダイナミ
ックＲＡＭのメモリセルは、情報を記憶する蓄積容量と
情報の読み書きのための転送トランジスタとで構成さ
れ、転送トランジスタのゲートがワード線に接続され、
ソースがビット線に接続され、ドレインが蓄積容量の蓄
積電極に接続されている。
し、一定時間毎にリフレッシュを行うダイナミックＲＡ
Ｍとして、情報を記憶する蓄積容量に、書込み読出し用
の転送トランジスタを接続した蓄積容量型ダイナミック
ＲＡＭが広く用いられている。この蓄積容量型ダイナミ
ックＲＡＭのメモリセルは、情報を記憶する蓄積容量と
情報の読み書きのための転送トランジスタとで構成さ
れ、転送トランジスタのゲートがワード線に接続され、
ソースがビット線に接続され、ドレインが蓄積容量の蓄
積電極に接続されている。
【０００３】蓄積容量型ダイナミックＲＡＭにおいて蓄
積電極を半導体基板上に積み上げたスタック型の蓄積容
量は、蓄積電極の厚さを厚くしたり、フィン型にした
り、蓄積コンタクトを深くするなどによって、その表面
積を増やすことができるため、高集積化のための微細化
が進んでも十分な容量を得ることができるので、将来に
おいても非常に有望である。
積電極を半導体基板上に積み上げたスタック型の蓄積容
量は、蓄積電極の厚さを厚くしたり、フィン型にした
り、蓄積コンタクトを深くするなどによって、その表面
積を増やすことができるため、高集積化のための微細化
が進んでも十分な容量を得ることができるので、将来に
おいても非常に有望である。
【０００４】ビット線上に蓄積容量を設けた従来の蓄積
容量型ダイナミックＲＡＭを図３６乃至図３８に示す。
この蓄積容量型ダイナミックＲＡＭのメモリセルは、図
３６に示すようにレイアウトされている。ワード線ＷＬ
１、ＷＬ２、…が縦方向に、ビット線ＢＬ１ａ、ＢＬ１
ｂ、…が横方向に配されている。２本ずつのビット線Ｂ
Ｌ１ａ及びＢＬ１ｂ、ＢＬ２ａ及びＢＬ２ｂ、…が対と
なってセンスアンプＳＡ１、ＳＡ２、…に接続されたフ
ォールデッドビット線形式となっている。
容量型ダイナミックＲＡＭを図３６乃至図３８に示す。
この蓄積容量型ダイナミックＲＡＭのメモリセルは、図
３６に示すようにレイアウトされている。ワード線ＷＬ
１、ＷＬ２、…が縦方向に、ビット線ＢＬ１ａ、ＢＬ１
ｂ、…が横方向に配されている。２本ずつのビット線Ｂ
Ｌ１ａ及びＢＬ１ｂ、ＢＬ２ａ及びＢＬ２ｂ、…が対と
なってセンスアンプＳＡ１、ＳＡ２、…に接続されたフ
ォールデッドビット線形式となっている。
【０００５】縦横に走るワード線ＷＬ１、ＷＬ２、…と
ビット線ＢＬ１ａ、ＢＬ１ｂ、…の隙間で転送トランジ
スタのドレインが蓄積電極とコンタクトする。すなわ
ち、ワード線ＷＬ１とＷＬ２、ワード線ＷＬ３とＷＬ
４、…、の間で、転送トランジスタと蓄積電極の蓄積コ
ンタクトＣＳＥ（○）が一列に並んでいる。転送トラン
ジスタとビット線とのビット線コンタクトＣＢＬ（●）
は、ワード線ＷＬ２とＷＬ３、ワード線ＷＬ４とＷＬ
５、…、の間でビット線一本毎に縦に並んでいる。隣接
する２つのメモリセルでメモリセル対を構成し、ひとつ
のビット線とのビット線コンタクトＣＢＬ（●）を共有
している。転送トランジスタは、ビット線とのビット線
コンタクトＣＢＬ（●）の左右に位置する蓄積電極との
蓄積コンタクトＣＳＥ（○）とを結ぶ実線の位置に配さ
れている。
ビット線ＢＬ１ａ、ＢＬ１ｂ、…の隙間で転送トランジ
スタのドレインが蓄積電極とコンタクトする。すなわ
ち、ワード線ＷＬ１とＷＬ２、ワード線ＷＬ３とＷＬ
４、…、の間で、転送トランジスタと蓄積電極の蓄積コ
ンタクトＣＳＥ（○）が一列に並んでいる。転送トラン
ジスタとビット線とのビット線コンタクトＣＢＬ（●）
は、ワード線ＷＬ２とＷＬ３、ワード線ＷＬ４とＷＬ
５、…、の間でビット線一本毎に縦に並んでいる。隣接
する２つのメモリセルでメモリセル対を構成し、ひとつ
のビット線とのビット線コンタクトＣＢＬ（●）を共有
している。転送トランジスタは、ビット線とのビット線
コンタクトＣＢＬ（●）の左右に位置する蓄積電極との
蓄積コンタクトＣＳＥ（○）とを結ぶ実線の位置に配さ
れている。
【０００６】図３６に示す従来の蓄積容量型ダイナミッ
クＲＡＭの詳細を図３７の平面図及び図３８のＣ−Ｃ線
断面図に示す。半導体基板１０表面のフィールド酸化膜
１２で分離された活性領域１３に転送トランジスタのソ
ース領域１４及びドレイン領域１６が形成されている。
ソース領域１４とドレイン領域１６間にゲート酸化膜１
８を介してワード線ＷＬ５が設けられている。ワード線
ＷＬ４はソース領域１４とその左側に設けられているド
レイン領域（図示せず）の間にゲート酸化膜１８を介し
て設けられ、ワード線ＷＬ６はフィールド酸化膜１２上
に設けられている。ワード線ＷＬ４〜ＷＬ６上には酸化
膜２０が形成されている。対向電極２６には、ビット線
ＢＬ１ａをソース領域１４にコンタクトするための開口
ＯＳＥが形成されている。ビット線ＢＬ１ａは開口ＯＳ
Ｅを通り、酸化膜２０に形成されたコンタクトホールを
介してソース領域１４にコンタクト（ビット線コンタク
トＣＢＬ）している。
クＲＡＭの詳細を図３７の平面図及び図３８のＣ−Ｃ線
断面図に示す。半導体基板１０表面のフィールド酸化膜
１２で分離された活性領域１３に転送トランジスタのソ
ース領域１４及びドレイン領域１６が形成されている。
ソース領域１４とドレイン領域１６間にゲート酸化膜１
８を介してワード線ＷＬ５が設けられている。ワード線
ＷＬ４はソース領域１４とその左側に設けられているド
レイン領域（図示せず）の間にゲート酸化膜１８を介し
て設けられ、ワード線ＷＬ６はフィールド酸化膜１２上
に設けられている。ワード線ＷＬ４〜ＷＬ６上には酸化
膜２０が形成されている。対向電極２６には、ビット線
ＢＬ１ａをソース領域１４にコンタクトするための開口
ＯＳＥが形成されている。ビット線ＢＬ１ａは開口ＯＳ
Ｅを通り、酸化膜２０に形成されたコンタクトホールを
介してソース領域１４にコンタクト（ビット線コンタク
トＣＢＬ）している。
【０００７】ビット線ＢＬ１ｂ上には酸化膜２２を介し
て蓄積容量が形成されている。蓄積容量の一方の電極で
ある蓄積電極２４はドレイン領域１６にコンタクト（蓄
積コンタクトＣＳＥ）され、他方の電極である対向電極
２６は、蓄積電極２４の周囲に薄い酸化膜（図示せず）
を介して形成されている。蓄積電極２４は蓄積コンタク
トＣＳＥを中心とした矩形形状をしている。
て蓄積容量が形成されている。蓄積容量の一方の電極で
ある蓄積電極２４はドレイン領域１６にコンタクト（蓄
積コンタクトＣＳＥ）され、他方の電極である対向電極
２６は、蓄積電極２４の周囲に薄い酸化膜（図示せず）
を介して形成されている。蓄積電極２４は蓄積コンタク
トＣＳＥを中心とした矩形形状をしている。
【０００８】また、ビット線上に蓄積容量を設けた蓄積
容量型ダイナミックＲＡＭの他の従来例をを図３９及び
図４０に示す。図３６乃至図３８の蓄積容量型ダイナミ
ックＲＡＭでは活性領域１３がビット線ＢＬ１ａ、ＢＬ
１ｂ、…及びワード線ＷＬ１、ＷＬ２、…に対して斜め
に形成されていたが、図３９及び図４０の蓄積容量型ダ
イナミックＲＡＭでは、活性領域１３がＴ字型をしてい
て、ビット線ＢＬ１ａ、ＢＬ１ｂ、…及びワード線ＷＬ
１、ＷＬ２、…に平行に形成され、活性領域１３におけ
る転送トランジスタがワード線ＷＬ１、ＷＬ２、…に対
して直交している。
容量型ダイナミックＲＡＭの他の従来例をを図３９及び
図４０に示す。図３６乃至図３８の蓄積容量型ダイナミ
ックＲＡＭでは活性領域１３がビット線ＢＬ１ａ、ＢＬ
１ｂ、…及びワード線ＷＬ１、ＷＬ２、…に対して斜め
に形成されていたが、図３９及び図４０の蓄積容量型ダ
イナミックＲＡＭでは、活性領域１３がＴ字型をしてい
て、ビット線ＢＬ１ａ、ＢＬ１ｂ、…及びワード線ＷＬ
１、ＷＬ２、…に平行に形成され、活性領域１３におけ
る転送トランジスタがワード線ＷＬ１、ＷＬ２、…に対
して直交している。
【０００９】蓄積容量上にビット線を形成した従来の蓄
積容量型ダイナミックＲＡＭを図４１に示す。ビット線
ＢＬ１ａ、ＢＬ１ｂ、…に重なる位置にビット線コンタ
クトＣＢＬ及び蓄積コンタクトＣＳＥが形成され、これ
らビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥを
結んで同じくビット線ＢＬ１ａ、ＢＬ１ｂ、…に重なる
位置に活性領域１３が形成されている。
積容量型ダイナミックＲＡＭを図４１に示す。ビット線
ＢＬ１ａ、ＢＬ１ｂ、…に重なる位置にビット線コンタ
クトＣＢＬ及び蓄積コンタクトＣＳＥが形成され、これ
らビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥを
結んで同じくビット線ＢＬ１ａ、ＢＬ１ｂ、…に重なる
位置に活性領域１３が形成されている。
【００１０】
【発明が解決しようとする課題】従来の蓄積容量型ダイ
ナミックＲＡＭは様々な種類があるものの、図３６、図
３９、図４１に示すように基本的に同じメモリセルレイ
アウトをしている。このセルレイアウトでは蓄積コンタ
クト（○）は縦方向に最も密に並べられているのに対
し、ビット線コンタクト（●）がビット線一本毎に並べ
られているため、ビット線コンタクトのない部分が無駄
な領域となっていた。ダイナミックＲＡＭの集積化はま
すます厳しくなってきており、このような無駄な領域を
できるだけ少なくするメモリセルレイアウトが要求され
ていた。
ナミックＲＡＭは様々な種類があるものの、図３６、図
３９、図４１に示すように基本的に同じメモリセルレイ
アウトをしている。このセルレイアウトでは蓄積コンタ
クト（○）は縦方向に最も密に並べられているのに対
し、ビット線コンタクト（●）がビット線一本毎に並べ
られているため、ビット線コンタクトのない部分が無駄
な領域となっていた。ダイナミックＲＡＭの集積化はま
すます厳しくなってきており、このような無駄な領域を
できるだけ少なくするメモリセルレイアウトが要求され
ていた。
【００１１】本発明は上記事情を考慮してなされたもの
で、無駄な領域が少なく高集積化可能な半導体記憶装置
を提供することを目的とする。
で、無駄な領域が少なく高集積化可能な半導体記憶装置
を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的は、複数のワー
ド線及び複数のビット線を互いに交差するように配し、
情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、近接する２つのメモリセルを対
としてメモリセル対を構成し、前記メモリセル対の各メ
モリセルが前記ビット線コンタクトを共有している半導
体記憶装置において、２ｊ番目のビット線に接続された
メモリセル対と、２ｊ＋１番目のビット線に接続された
メモリセル対のビット線コンタクトが２本のワード線を
挟んで配され、２ｊ番目のビット線に接続されたメモリ
セル対と、２ｊ＋２番目のビット線に接続されたメモリ
セル対のビット線コンタクトが１本のワード線を挟んで
配され、２ｊ番目のビット線と２ｊ＋１番目のビット線
が対として同一のセンスアンプに接続されていることを
特徴とする半導体記憶装置によって達成される。
ド線及び複数のビット線を互いに交差するように配し、
情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、近接する２つのメモリセルを対
としてメモリセル対を構成し、前記メモリセル対の各メ
モリセルが前記ビット線コンタクトを共有している半導
体記憶装置において、２ｊ番目のビット線に接続された
メモリセル対と、２ｊ＋１番目のビット線に接続された
メモリセル対のビット線コンタクトが２本のワード線を
挟んで配され、２ｊ番目のビット線に接続されたメモリ
セル対と、２ｊ＋２番目のビット線に接続されたメモリ
セル対のビット線コンタクトが１本のワード線を挟んで
配され、２ｊ番目のビット線と２ｊ＋１番目のビット線
が対として同一のセンスアンプに接続されていることを
特徴とする半導体記憶装置によって達成される。
【００１３】本発明によれば、２ｊ番目のビット線に接
続されたメモリセル対と、２ｊ＋１番目のビット線に接
続されたメモリセル対のビット線コンタクトが２本のワ
ード線を挟んで配され、２ｊ番目のビット線に接続され
たメモリセル対と、２ｊ＋２番目のビット線に接続され
たメモリセル対のビット線コンタクトが１本のワード線
を挟んで配され、２ｊ番目のビット線と２ｊ＋１番目の
ビット線が対として同一のセンスアンプに接続されてい
るので、無駄な領域が少なく高集積化することができ
る。
続されたメモリセル対と、２ｊ＋１番目のビット線に接
続されたメモリセル対のビット線コンタクトが２本のワ
ード線を挟んで配され、２ｊ番目のビット線に接続され
たメモリセル対と、２ｊ＋２番目のビット線に接続され
たメモリセル対のビット線コンタクトが１本のワード線
を挟んで配され、２ｊ番目のビット線と２ｊ＋１番目の
ビット線が対として同一のセンスアンプに接続されてい
るので、無駄な領域が少なく高集積化することができ
る。
【００１４】
［第１の実施例］本発明の第１の実施例による半導体記
憶装置を図１乃至図２を用いて説明する。図３６乃至図
３８に示す従来の半導体記憶装置と同一の構成要素には
同一の符号を付して説明を省略する。
憶装置を図１乃至図２を用いて説明する。図３６乃至図
３８に示す従来の半導体記憶装置と同一の構成要素には
同一の符号を付して説明を省略する。
【００１５】本実施例の半導体記憶装置のメモリセルレ
イアウトは、ワード線ＷＬ１、ＷＬ２、…が順番に縦方
向に配列されていることは同じであるが、横方向に配列
されたビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ１ｂ、ＢＬ２
ｂ、…の順番が異なる。２番目のビット線ＢＬ２ａと３
番目のビット線ＢＬ１ｂとが交差し、１番上のビット線
ＢＬ１ａと３番目のビット線ＢＬ１ｂが対となってセン
スアンプＳＡ１に接続され、２番目のビット線ＢＬ２ａ
と４番目のビット線ＢＬ２ｂが対となってセンスアンプ
ＳＡ２に接続されている。
イアウトは、ワード線ＷＬ１、ＷＬ２、…が順番に縦方
向に配列されていることは同じであるが、横方向に配列
されたビット線ＢＬ１ａ、ＢＬ２ａ、ＢＬ１ｂ、ＢＬ２
ｂ、…の順番が異なる。２番目のビット線ＢＬ２ａと３
番目のビット線ＢＬ１ｂとが交差し、１番上のビット線
ＢＬ１ａと３番目のビット線ＢＬ１ｂが対となってセン
スアンプＳＡ１に接続され、２番目のビット線ＢＬ２ａ
と４番目のビット線ＢＬ２ｂが対となってセンスアンプ
ＳＡ２に接続されている。
【００１６】縦横に走るワード線ＷＬ１、ＷＬ２、…と
ビット線ＢＬ１ａ、ＢＬ２ａ、…の隙間に蓄積コンタク
トＣＳＥ（○）があり、ワード線ＷＬ１、ＷＬ２、…間
のビット線ＢＬ１ａ、ＢＬ２ａ、…上にビット線コンタ
クトＣＢＬ（●）があるが、本実施例ではその配列に特
徴がある。すなわち、１図に示すように、ワード線ＷＬ
１とＷＬ２間では、１番目のビット線ＢＬ１ａ上にビッ
ト線コンタクトＣＢＬ（●）、２番目のビット線ＢＬ２
ａと３番目のビット線ＢＬ１ｂの間に蓄積コンタクトＣ
ＳＥ（○）、３番目のビット線ＢＬ１ｂと４番目のビッ
ト線ＢＬ２ｂの間に蓄積コンタクトＣＳＥ（○）、５番
目のビット線ＢＬ３ａ上にビット線コンタクトＣＢＬ
（●）、……というように、ビット線コンタクトＣＢＬ
（●）、蓄積コンタクトＣＳＥ（○）、蓄積コンタクト
ＣＳＥ（○）という順番で配列されている。隣のワード
線ＷＬ２とＷＬ３間では、蓄積コンタクトＣＳＥ
（○）、ビット線コンタクトＣＢＬ（●）、蓄積コンタ
クトＣＳＥ（○）、蓄積コンタクトＣＳＥ（○）、……
というように、ビット線一本分ずれるが同じパターンが
繰り返される。
ビット線ＢＬ１ａ、ＢＬ２ａ、…の隙間に蓄積コンタク
トＣＳＥ（○）があり、ワード線ＷＬ１、ＷＬ２、…間
のビット線ＢＬ１ａ、ＢＬ２ａ、…上にビット線コンタ
クトＣＢＬ（●）があるが、本実施例ではその配列に特
徴がある。すなわち、１図に示すように、ワード線ＷＬ
１とＷＬ２間では、１番目のビット線ＢＬ１ａ上にビッ
ト線コンタクトＣＢＬ（●）、２番目のビット線ＢＬ２
ａと３番目のビット線ＢＬ１ｂの間に蓄積コンタクトＣ
ＳＥ（○）、３番目のビット線ＢＬ１ｂと４番目のビッ
ト線ＢＬ２ｂの間に蓄積コンタクトＣＳＥ（○）、５番
目のビット線ＢＬ３ａ上にビット線コンタクトＣＢＬ
（●）、……というように、ビット線コンタクトＣＢＬ
（●）、蓄積コンタクトＣＳＥ（○）、蓄積コンタクト
ＣＳＥ（○）という順番で配列されている。隣のワード
線ＷＬ２とＷＬ３間では、蓄積コンタクトＣＳＥ
（○）、ビット線コンタクトＣＢＬ（●）、蓄積コンタ
クトＣＳＥ（○）、蓄積コンタクトＣＳＥ（○）、……
というように、ビット線一本分ずれるが同じパターンが
繰り返される。
【００１７】上述した配列をメモリセル対を用いて説明
する。メモリセル対の共有するビット線コンタクトＣＢ
Ｌ（●）が、隣接するメモリセル同志では一本のワード
線を挟んで配置されている。例えば、ビット線ＢＬ１ａ
とのビット線コンタクトとビット線ＢＬ２ａとのビット
線コンタクトとはワード線ＷＬ２を挟んで配列されてい
る。さらに、各メモリセル対がビット線コンタクトＣＢ
Ｌ（●）を中心として同じ方向（例えば右上がり）に配
向している。
する。メモリセル対の共有するビット線コンタクトＣＢ
Ｌ（●）が、隣接するメモリセル同志では一本のワード
線を挟んで配置されている。例えば、ビット線ＢＬ１ａ
とのビット線コンタクトとビット線ＢＬ２ａとのビット
線コンタクトとはワード線ＷＬ２を挟んで配列されてい
る。さらに、各メモリセル対がビット線コンタクトＣＢ
Ｌ（●）を中心として同じ方向（例えば右上がり）に配
向している。
【００１８】本実施例の半導体記憶装置の詳細を図２の
平面図及び図３のＡ−Ａ線断面図に示す。半導体基板１
０表面のフィールド酸化膜１２で分離された活性領域１
３に転送トランジスタのソース領域１４及びドレイン領
域１６が形成されている。ソース領域１４とドレイン領
域１６間にゲート酸化膜１８を介してワード線ＷＬ３が
設けられている。ワード線ＷＬ２はソース領域１４とそ
の左側に設けられているドレイン領域（図示せず）の間
にゲート酸化膜１８を介して設けられ、ワード線ＷＬ４
はフィールド酸化膜１２上に設けられている。ワード線
ＷＬ２〜ＷＬ４上には酸化膜２０が形成され、ビット線
ＢＬ２ａはビット線コンタクトＣＢＬを介してソース領
域１４にコンタクトしている。
平面図及び図３のＡ−Ａ線断面図に示す。半導体基板１
０表面のフィールド酸化膜１２で分離された活性領域１
３に転送トランジスタのソース領域１４及びドレイン領
域１６が形成されている。ソース領域１４とドレイン領
域１６間にゲート酸化膜１８を介してワード線ＷＬ３が
設けられている。ワード線ＷＬ２はソース領域１４とそ
の左側に設けられているドレイン領域（図示せず）の間
にゲート酸化膜１８を介して設けられ、ワード線ＷＬ４
はフィールド酸化膜１２上に設けられている。ワード線
ＷＬ２〜ＷＬ４上には酸化膜２０が形成され、ビット線
ＢＬ２ａはビット線コンタクトＣＢＬを介してソース領
域１４にコンタクトしている。
【００１９】ビット線ＢＬ２ａ上には酸化膜２２を介し
て蓄積容量が形成されている。蓄積容量の一方の電極で
ある蓄積電極２４は蓄積コンタクトＣＳＥを介してドレ
イン領域１６にコンタクトされ、他方の電極である対向
電極２６は、蓄積電極２４の周囲に薄い酸化膜（図示せ
ず）を介して形成されている。このように本実施例によ
れば蓄積コンタクトとビット線コンタクトが隙間無く配
列されているため、従来のような無駄な領域がなく高集
積化が可能である。
て蓄積容量が形成されている。蓄積容量の一方の電極で
ある蓄積電極２４は蓄積コンタクトＣＳＥを介してドレ
イン領域１６にコンタクトされ、他方の電極である対向
電極２６は、蓄積電極２４の周囲に薄い酸化膜（図示せ
ず）を介して形成されている。このように本実施例によ
れば蓄積コンタクトとビット線コンタクトが隙間無く配
列されているため、従来のような無駄な領域がなく高集
積化が可能である。
【００２０】次に、本実施例による半導体記憶装置をレ
イアウトするための基本的考え方を図４乃至図７を用い
て順番に説明する。ビット線コンタクトＣＢＬと蓄積コ
ンタクトＣＳＥの位置関係（ｘ方向の距離ｘ、ｙ方向の
距離ｙ）は次の条件 (1)ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥ
の間にはワード線ＷＬが通過すること（図４）、(2)蓄
積コンタクトＣＳＥは、ビット線コンタクトＣＢＬにコ
ンタクトするビット線ＢＬからも離れていること（図
５）、により定まる。
イアウトするための基本的考え方を図４乃至図７を用い
て順番に説明する。ビット線コンタクトＣＢＬと蓄積コ
ンタクトＣＳＥの位置関係（ｘ方向の距離ｘ、ｙ方向の
距離ｙ）は次の条件 (1)ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥ
の間にはワード線ＷＬが通過すること（図４）、(2)蓄
積コンタクトＣＳＥは、ビット線コンタクトＣＢＬにコ
ンタクトするビット線ＢＬからも離れていること（図
５）、により定まる。
【００２１】条件(1)から、ビット線コンタクトＣＢＬ
の直径をａ、その余裕幅をｂ、ワード線ＷＬの幅をｃ、
蓄積コンタクトＣＳＥの直径をｅ、その余裕幅をｄとす
ると、ビット線コンタクトＣＢＬと蓄積コンタクトＣＳ
Ｅの直線距離はａ＋ｂ＋ｃ＋ｄ＋ｅとなる（図４）。ま
た、条件(2)から、ビット線ＢＬの幅を２ｆとすると、
ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥのｙ
方向の距離ｙはｅ＋ｄ＋ｆとなる（図５）。
の直径をａ、その余裕幅をｂ、ワード線ＷＬの幅をｃ、
蓄積コンタクトＣＳＥの直径をｅ、その余裕幅をｄとす
ると、ビット線コンタクトＣＢＬと蓄積コンタクトＣＳ
Ｅの直線距離はａ＋ｂ＋ｃ＋ｄ＋ｅとなる（図４）。ま
た、条件(2)から、ビット線ＢＬの幅を２ｆとすると、
ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥのｙ
方向の距離ｙはｅ＋ｄ＋ｆとなる（図５）。
【００２２】最も近いビット線コンタクトＣＢＬ同志の
位置関係（ｘ方向の距離ｘ′、ｙ方向の距離ｙ′）は次
の条件 (3)ビット線コンタクトＣＢＬ間にはワード線ＷＬが通
過すること、(4)各ビット線コンタクトＣＢＬは異なる
ビット線ＢＬにコンタクトすること、により定まる。
位置関係（ｘ方向の距離ｘ′、ｙ方向の距離ｙ′）は次
の条件 (3)ビット線コンタクトＣＢＬ間にはワード線ＷＬが通
過すること、(4)各ビット線コンタクトＣＢＬは異なる
ビット線ＢＬにコンタクトすること、により定まる。
【００２３】条件(3)から、ビット線コンタクトＣＢＬ
間の直線距離はａ＋ｂ＋ｃ＋ｂ＋ａとなる（図５）。ま
た、条件(4)から、ビット線ＢＬのコンタクト部分の余
裕をｈとすると、ビット線コンタクトＣＢＬ間のｙ方向
の距離ｙ′はｆ＋ｇ＋ｈ＋ａとなる（図６）。最も近い
蓄積コンタクトＣＳＥ同志の位置関係（ｘ方向の距離
ｘ″、ｙ方向の距離ｙ″）についても同様に定める。
間の直線距離はａ＋ｂ＋ｃ＋ｂ＋ａとなる（図５）。ま
た、条件(4)から、ビット線ＢＬのコンタクト部分の余
裕をｈとすると、ビット線コンタクトＣＢＬ間のｙ方向
の距離ｙ′はｆ＋ｇ＋ｈ＋ａとなる（図６）。最も近い
蓄積コンタクトＣＳＥ同志の位置関係（ｘ方向の距離
ｘ″、ｙ方向の距離ｙ″）についても同様に定める。
【００２４】このようにして定めた関係に基づいて、ビ
ット線コンタクトＣＢＬ及び蓄積コンタクトＣＳＥを配
置すると図７に定めるようなる。次に、具体的な数値を
用いてセル面積を計算する。コンタクトホールの直径を
０．６μｍ、配線幅を０．５μｍ、コンタクトホールと
外部の配線との余裕を０．３μｍ、コンタクトホールと
コンタクトする配線との余裕を０．２μｍ、配線間の余
裕を０．５μｍとすると、 ａ＝ｅ＝０．３μｍ ｂ＝ｄ＝０．３μｍ ｃ＝０．５μｍ ｆ＝０．２５μｍ ｇ＝０．５μｍ ｈ＝０．２μｍ となる。したがって、ｘ、ｙ、ｘ′、ｙ′、ｘ″、ｙ″
は次のようになる。
ット線コンタクトＣＢＬ及び蓄積コンタクトＣＳＥを配
置すると図７に定めるようなる。次に、具体的な数値を
用いてセル面積を計算する。コンタクトホールの直径を
０．６μｍ、配線幅を０．５μｍ、コンタクトホールと
外部の配線との余裕を０．３μｍ、コンタクトホールと
コンタクトする配線との余裕を０．２μｍ、配線間の余
裕を０．５μｍとすると、 ａ＝ｅ＝０．３μｍ ｂ＝ｄ＝０．３μｍ ｃ＝０．５μｍ ｆ＝０．２５μｍ ｇ＝０．５μｍ ｈ＝０．２μｍ となる。したがって、ｘ、ｙ、ｘ′、ｙ′、ｘ″、ｙ″
は次のようになる。
【００２５】 ｘ ＝［（ａ＋ｂ＋ｃ＋ｄ＋ｅ）2 −（ｅ＋ｄ＋ｆ）2 ］1/2 ＝［（０．３＋０．３＋０．５＋０．３＋０．３）2 −（０．３＋０．３＋０．２５）2 ］1/2 ＝１．４７２μｍ〜１．５μｍ ｙ ＝ｅ＋ｄ＋ｆ ＝０．３＋０．３＋０．２５ ＝０．８５μｍ ｘ′＝［（ａ＋ｂ＋ｃ＋ｂ＋ａ）2 −（ｆ＋ｇ＋ｈ＋ａ）2 ］1/2 ＝［（０．３＋０．３＋０．５＋０．３＋０．３）2 −（０．２５＋０．５＋０．２＋０．３）2 ］1/2 ＝１．１５２μｍ〜１．２μｍ ｙ′＝ｆ＋ｇ＋ｈ＋ａ ＝０．２５＋０．５＋０．２＋０．３ ＝１．２５μｍ 以上の数値に基づいて実際にメモリセルをレイアウトし
た具体例を図８に示す。破線で囲われた平行四辺形の部
分が単位パターンＰとなって繰り返される。この単位パ
ターンＰには実質的に４つのメモリセル対、すなわち、
８つのメモリセルが含まれることになる。
た具体例を図８に示す。破線で囲われた平行四辺形の部
分が単位パターンＰとなって繰り返される。この単位パ
ターンＰには実質的に４つのメモリセル対、すなわち、
８つのメモリセルが含まれることになる。
【００２６】単位パターンＰの外形だけを取出してｘ、
ｙ方向の寸法を計算すると、図８（ｂ）に示すようにな
る。平行四辺形形状の単位パターンＰのｘ方向の寸法
は、頂点ＡＢ間で２ｘ−３ｘ′＋ｘ″となり、頂点ＡＤ
間で２ｘ＋ｘ′＋ｘ″となる。ｙ方向の寸法は、頂点Ａ
Ｂ間で２ｙ＋３ｙ′＋ｙ″となり、頂点ＡＤ間で２ｙ−
ｙ′＋ｙ″となる。
ｙ方向の寸法を計算すると、図８（ｂ）に示すようにな
る。平行四辺形形状の単位パターンＰのｘ方向の寸法
は、頂点ＡＢ間で２ｘ−３ｘ′＋ｘ″となり、頂点ＡＤ
間で２ｘ＋ｘ′＋ｘ″となる。ｙ方向の寸法は、頂点Ａ
Ｂ間で２ｙ＋３ｙ′＋ｙ″となり、頂点ＡＤ間で２ｙ−
ｙ′＋ｙ″となる。
【００２７】したがって、図８（ｂ）から明らかなよう
に、ｙ方向に走るワード線ＷＬのｘ方向のずれは２ｘ−
３ｘ′＋ｘ″となり、ｘ方向に走るビット線ＢＬのｙ方
向のずれは２ｙ−ｙ′＋ｙ″となる。単位パターンＰの
面積ＳP は、 ＳP ＝（２ｘ＋ｘ′＋ｘ″）×（２ｙ＋３ｙ′＋ｙ″）
−（２ｘ−３ｘ′＋ｘ″）×（２ｙ−ｙ′＋ｙ″） となり、単位パターンＰには８つのメモリセルが含まれ
るので、メモリセルの面積Ｓは、 Ｓ＝ＳP ／８ となる。
に、ｙ方向に走るワード線ＷＬのｘ方向のずれは２ｘ−
３ｘ′＋ｘ″となり、ｘ方向に走るビット線ＢＬのｙ方
向のずれは２ｙ−ｙ′＋ｙ″となる。単位パターンＰの
面積ＳP は、 ＳP ＝（２ｘ＋ｘ′＋ｘ″）×（２ｙ＋３ｙ′＋ｙ″）
−（２ｘ−３ｘ′＋ｘ″）×（２ｙ−ｙ′＋ｙ″） となり、単位パターンＰには８つのメモリセルが含まれ
るので、メモリセルの面積Ｓは、 Ｓ＝ＳP ／８ となる。
【００２８】いま、ワード線ＷＬのずれをなくすように
レイアウトする場合を考えると、 ２ｘ−３ｘ′＋ｘ″＝０ となる必要があるから、ｘ″、ｙ″は ｘ″＝−２ｘ＋３ｘ′ ＝−２×１．５＋３×１．２ ＝０．６μｍ ｙ″＝（（２ｅ＋２ｄ＋ｃ）2 −ｘ″2 ）1/2＝１．５９μｍ となる。したがって、メモリセルの面積Ｓは、 Ｓ＝４．２２４μｍ2 となる。
レイアウトする場合を考えると、 ２ｘ−３ｘ′＋ｘ″＝０ となる必要があるから、ｘ″、ｙ″は ｘ″＝−２ｘ＋３ｘ′ ＝−２×１．５＋３×１．２ ＝０．６μｍ ｙ″＝（（２ｅ＋２ｄ＋ｃ）2 −ｘ″2 ）1/2＝１．５９μｍ となる。したがって、メモリセルの面積Ｓは、 Ｓ＝４．２２４μｍ2 となる。
【００２９】また、ワード線ＷＬのずれをなくすために
はｘ＝ｘ′＝ｘ″としてもよいので、ｘとｘ′とｘ″の
うち最大の数値に合わせると、 ｘ＝ｘ′＝ｘ″＝１．５μｍ ｙ＝ｙ″＝０．８５μｍ ｙ′＝１．２５μｍ となり、メモリセルの面積Ｓは、 Ｓ＝４．７２５μｍ2 となる。
はｘ＝ｘ′＝ｘ″としてもよいので、ｘとｘ′とｘ″の
うち最大の数値に合わせると、 ｘ＝ｘ′＝ｘ″＝１．５μｍ ｙ＝ｙ″＝０．８５μｍ ｙ′＝１．２５μｍ となり、メモリセルの面積Ｓは、 Ｓ＝４．７２５μｍ2 となる。
【００３０】同じ条件で従来のようなセルレイアウトを
した場合のメモリセルの面積Ｓは、 Ｓ＝５．１μｍ2 となるから、本実施例によれば少なくとも１０％以上セ
ル面積を減少させることができる。次に、本実施例の半
導体記憶装置におけるメモリセルアレイの配置について
説明する。
した場合のメモリセルの面積Ｓは、 Ｓ＝５．１μｍ2 となるから、本実施例によれば少なくとも１０％以上セ
ル面積を減少させることができる。次に、本実施例の半
導体記憶装置におけるメモリセルアレイの配置について
説明する。
【００３１】本実施例の半導体記憶装置の場合には、メ
モリセルアレイの外形が長方形でなく平行四辺形になる
ので、その配置に工夫が必要となる。図９に示すよう
に、本実施例による平行四辺形のメモリセルアレイ３０
のｘ軸及びｙ軸を半導体チップ３２の各辺に平行になる
ように単純に配置すると、メモリセルアレイ３０の周辺
部で無駄な領域（斜線部分）が発生してしまう。そこ
で、本実施例では、図１０に示すように、平行四辺形の
メモリセルアレイ３０の長いほうの一辺を半導体チップ
３２の一辺に平行にする。このことにより無駄な領域
（斜線部分）を減少させることができる。
モリセルアレイの外形が長方形でなく平行四辺形になる
ので、その配置に工夫が必要となる。図９に示すよう
に、本実施例による平行四辺形のメモリセルアレイ３０
のｘ軸及びｙ軸を半導体チップ３２の各辺に平行になる
ように単純に配置すると、メモリセルアレイ３０の周辺
部で無駄な領域（斜線部分）が発生してしまう。そこ
で、本実施例では、図１０に示すように、平行四辺形の
メモリセルアレイ３０の長いほうの一辺を半導体チップ
３２の一辺に平行にする。このことにより無駄な領域
（斜線部分）を減少させることができる。
【００３２】図１０のように配置した場合でもメモリセ
ルアレイ３０が平行四辺形形状をしているため依然とし
て無駄な領域が生ずる。そのため、無駄な領域をさらに
減少させるために、図１１に示すように、メモリセルア
レイ３０を２分割し、分割セルアレイ３０Ｂを分割セル
アレイ３０Ａに対して分割線３１で鏡面反転した構造に
すれば、無駄な領域（斜線部分）をさらに減少させるこ
とができる。
ルアレイ３０が平行四辺形形状をしているため依然とし
て無駄な領域が生ずる。そのため、無駄な領域をさらに
減少させるために、図１１に示すように、メモリセルア
レイ３０を２分割し、分割セルアレイ３０Ｂを分割セル
アレイ３０Ａに対して分割線３１で鏡面反転した構造に
すれば、無駄な領域（斜線部分）をさらに減少させるこ
とができる。
【００３３】鏡面反転された分割セルアレイ３０Ａと分
割セルアレイ３０Ｂの境界部分の詳細を図１２に示す。
鏡面反転構造は、分割セルアレイ３０Ａ及び３０Ｂのワ
ード線ＷＬＡ１、ＷＬＡ２、…、ＷＬＢ１、ＷＬＢ２、
…を平行にして、ビット線ＢＬ１ａ、ＢＬ１ｂ、…を分
割線３１で折り曲げるようにして構成する。ただし、分
割線３１上で両分割メモリセル３０Ａ、３０Ｂが共有す
るメモリセルが生ずるので、例えば、ワード線ＷＬＢ１
を常にオフ状態にして分割セルアレイ３０Ａに属するも
のとして取り扱うようにする。
割セルアレイ３０Ｂの境界部分の詳細を図１２に示す。
鏡面反転構造は、分割セルアレイ３０Ａ及び３０Ｂのワ
ード線ＷＬＡ１、ＷＬＡ２、…、ＷＬＢ１、ＷＬＢ２、
…を平行にして、ビット線ＢＬ１ａ、ＢＬ１ｂ、…を分
割線３１で折り曲げるようにして構成する。ただし、分
割線３１上で両分割メモリセル３０Ａ、３０Ｂが共有す
るメモリセルが生ずるので、例えば、ワード線ＷＬＢ１
を常にオフ状態にして分割セルアレイ３０Ａに属するも
のとして取り扱うようにする。
【００３４】なお、本実施例において、この鏡面反転の
分割数は２に限らず、２以上のいくつに分割してもよ
い。本発明は上記第１の実施例に限らず種々の変形が可
能である。上記実施例ではメモリセル対が右上がりに配
向していたが、同じ方向であれば左上がりに配向してい
てもよい。 ［第２の実施例］本発明の第２の実施例による半導体記
憶装置を図１３乃至図１７を用いて説明する。第１の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
分割数は２に限らず、２以上のいくつに分割してもよ
い。本発明は上記第１の実施例に限らず種々の変形が可
能である。上記実施例ではメモリセル対が右上がりに配
向していたが、同じ方向であれば左上がりに配向してい
てもよい。 ［第２の実施例］本発明の第２の実施例による半導体記
憶装置を図１３乃至図１７を用いて説明する。第１の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
【００３５】上述の第１の実施例では従来のような無駄
な領域が分散されて高集積化が可能となったが、図１に
示すようにビット線が１本おきに対となってしまうと共
に、図８に示すようワード線とビット線が斜交してメモ
リセルアレイの外形が長方形でなく平行四辺形になって
しまう。本実施例の半導体記憶装置のメモリセルレイア
ウトは、従来の無駄な領域を分散させて高集積可能であ
る点は第１の実施例と同じであるが、対となるビット線
が隣接し、ワード線とビット線が直交してメモリセルア
レイの外形が長方形となる点に特徴がある。
な領域が分散されて高集積化が可能となったが、図１に
示すようにビット線が１本おきに対となってしまうと共
に、図８に示すようワード線とビット線が斜交してメモ
リセルアレイの外形が長方形でなく平行四辺形になって
しまう。本実施例の半導体記憶装置のメモリセルレイア
ウトは、従来の無駄な領域を分散させて高集積可能であ
る点は第１の実施例と同じであるが、対となるビット線
が隣接し、ワード線とビット線が直交してメモリセルア
レイの外形が長方形となる点に特徴がある。
【００３６】図１３に本実施例の半導体記憶装置のメモ
リセルレイアウトを示す。本実施例では、ワード線ＷＬ
１、ＷＬ２、…が従来と同様に縦方向に順番に配列さ
れ、ビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２
ｂ、…も従来と同様に横方向に順番に配列されている。
縦横に走るワード線ＷＬ１、ＷＬ２、…とビット線ＢＬ
１ａ、ＢＬ１ｂ、…の隙間に蓄積コンタクトＣＳＥ
（○）があり、ワード線ＷＬ１、ＷＬ２、…間のビット
線ＢＬ１ａ、ＢＬ１ｂ、…上にビット線コンタクトＣＢ
Ｌ（●）があるが、本実施例ではその配列に特徴があ
る。
リセルレイアウトを示す。本実施例では、ワード線ＷＬ
１、ＷＬ２、…が従来と同様に縦方向に順番に配列さ
れ、ビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ａ、ＢＬ２
ｂ、…も従来と同様に横方向に順番に配列されている。
縦横に走るワード線ＷＬ１、ＷＬ２、…とビット線ＢＬ
１ａ、ＢＬ１ｂ、…の隙間に蓄積コンタクトＣＳＥ
（○）があり、ワード線ＷＬ１、ＷＬ２、…間のビット
線ＢＬ１ａ、ＢＬ１ｂ、…上にビット線コンタクトＣＢ
Ｌ（●）があるが、本実施例ではその配列に特徴があ
る。
【００３７】すなわち、図１３に示すように、例えば、
ワード線ＷＬ２とＷＬ３間では、１番目のビット線ＢＬ
１ａ上にビット線コンタクトＣＢＬ（●）、２番目のビ
ット線ＢＬ１ｂと３番目のビット線ＢＬ２ａの間に蓄積
コンタクトＣＳＥ（○）、３番目のビット線ＢＬ２ａと
４番目のビット線ＢＬ２ｂの間に蓄積コンタクトＣＳＥ
（○）、５番目のビット線ＢＬ３ａ上にビット線コンタ
クトＣＢＬ（●）、……というように、ビット線コンタ
クトＣＢＬ（●）、蓄積コンタクトＣＳＥ（○）、蓄積
コンタクトＣＳＥ（○）という順番で配列されている。
隣のワード線ＷＬ３とＷＬ４間では、２本下方にずれた
ビット線ＢＬ２ａ上にビット線コンタクトＣＢＬ（●）
が配列され、続いて蓄積コンタクトＣＳＥ（○）、蓄積
コンタクトＣＳＥ（○）、…と同様に配列されている。
更に隣のワード線ＷＬ４とＷＬ５間では、１本上方にず
れたビット線ＢＬ１ｂ上にビット線コンタクトＣＢＬ
（●）が配列され、続いて蓄積コンタクトＣＳＥ
（○）、蓄積コンタクトＣＳＥ（○）、…と同様に配列
されている。更に隣のワード線ＷＬ５とＷＬ６間では、
２本下方にずれたビット線ＢＬ２ｂ上にビット線コンタ
クトＣＢＬ（●）が配列され、続いて蓄積コンタクトＣ
ＳＥ（○）、蓄積コンタクトＣＳＥ（○）、…と同様に
配列されている。以下、同様な配列パターンが繰り返さ
れる。
ワード線ＷＬ２とＷＬ３間では、１番目のビット線ＢＬ
１ａ上にビット線コンタクトＣＢＬ（●）、２番目のビ
ット線ＢＬ１ｂと３番目のビット線ＢＬ２ａの間に蓄積
コンタクトＣＳＥ（○）、３番目のビット線ＢＬ２ａと
４番目のビット線ＢＬ２ｂの間に蓄積コンタクトＣＳＥ
（○）、５番目のビット線ＢＬ３ａ上にビット線コンタ
クトＣＢＬ（●）、……というように、ビット線コンタ
クトＣＢＬ（●）、蓄積コンタクトＣＳＥ（○）、蓄積
コンタクトＣＳＥ（○）という順番で配列されている。
隣のワード線ＷＬ３とＷＬ４間では、２本下方にずれた
ビット線ＢＬ２ａ上にビット線コンタクトＣＢＬ（●）
が配列され、続いて蓄積コンタクトＣＳＥ（○）、蓄積
コンタクトＣＳＥ（○）、…と同様に配列されている。
更に隣のワード線ＷＬ４とＷＬ５間では、１本上方にず
れたビット線ＢＬ１ｂ上にビット線コンタクトＣＢＬ
（●）が配列され、続いて蓄積コンタクトＣＳＥ
（○）、蓄積コンタクトＣＳＥ（○）、…と同様に配列
されている。更に隣のワード線ＷＬ５とＷＬ６間では、
２本下方にずれたビット線ＢＬ２ｂ上にビット線コンタ
クトＣＢＬ（●）が配列され、続いて蓄積コンタクトＣ
ＳＥ（○）、蓄積コンタクトＣＳＥ（○）、…と同様に
配列されている。以下、同様な配列パターンが繰り返さ
れる。
【００３８】メモリセル対はビット線コンタクトＣＢＬ
（●）を中心として斜めに配向しているが、本実施例で
はメモリセル対の配向方向が右上がりのものと左上がり
のものが規則的に混在している。すなわち、ワード線Ｗ
Ｌ１とＷＬ２間のビット線コンタクトＣＢＬ（●）を中
心としたメモリセル対は常に右上がりであり、隣のワー
ド線ＷＬ２とＷＬ３間のビット線コンタクトＣＢＬ
（●）を中心としたメモリセル対は同様に右上がりであ
る。しかし、隣のワード線ＷＬ３とＷＬ４間のビット線
コンタクトＣＢＬ（●）を中心としたメモリセル対は逆
に左上がりであり、更に隣のワード線ＷＬ４とＷＬ５間
のビット線コンタクトＣＢＬ（●）を中心としたメモリ
セル対は同様に左上がりである。以下同様にして配向パ
ターンが繰り返される。
（●）を中心として斜めに配向しているが、本実施例で
はメモリセル対の配向方向が右上がりのものと左上がり
のものが規則的に混在している。すなわち、ワード線Ｗ
Ｌ１とＷＬ２間のビット線コンタクトＣＢＬ（●）を中
心としたメモリセル対は常に右上がりであり、隣のワー
ド線ＷＬ２とＷＬ３間のビット線コンタクトＣＢＬ
（●）を中心としたメモリセル対は同様に右上がりであ
る。しかし、隣のワード線ＷＬ３とＷＬ４間のビット線
コンタクトＣＢＬ（●）を中心としたメモリセル対は逆
に左上がりであり、更に隣のワード線ＷＬ４とＷＬ５間
のビット線コンタクトＣＢＬ（●）を中心としたメモリ
セル対は同様に左上がりである。以下同様にして配向パ
ターンが繰り返される。
【００３９】本実施例の半導体記憶装置のレイアウトパ
ターンの具体例を図１４乃至図１６に示す。なお、本実
施例の半導体記憶装置の断面は図３に示す第１の実施例
の断面図と同じである。ビット線ＢＬ１ａ、ＢＬ１ｂ、
…はビット線コンタクトＣＢＬを介してソース領域１４
にコンタクトしており、細長い活性領域１３ビット線コ
ンタクトＣＢＬを中心として左右に右上がり又は左上が
りに配されている。活性領域１３の左右両端のドレイン
領域１６が蓄積コンタクトＣＳＥを介して蓄積電極２４
にコンタクトしている。
ターンの具体例を図１４乃至図１６に示す。なお、本実
施例の半導体記憶装置の断面は図３に示す第１の実施例
の断面図と同じである。ビット線ＢＬ１ａ、ＢＬ１ｂ、
…はビット線コンタクトＣＢＬを介してソース領域１４
にコンタクトしており、細長い活性領域１３ビット線コ
ンタクトＣＢＬを中心として左右に右上がり又は左上が
りに配されている。活性領域１３の左右両端のドレイン
領域１６が蓄積コンタクトＣＳＥを介して蓄積電極２４
にコンタクトしている。
【００４０】図１４乃至図１６では蓄積電極２４の形状
が異なる。蓄積電極２４の形状をハッチングにより示
す。図１４の具体例では、縦横に配されているワード線
ＷＬ１、ＷＬ２、…とビット線ＢＬ１ａ、ＢＬ１ｂ、…
間に、蓄積コンタクトＣＳＥを含む２マスの横長領域を
占めている。図１４では、ビット線コンタクトＣＢＬを
中心とするメモリセル対の蓄積電極２４の形状が同じで
ある。
が異なる。蓄積電極２４の形状をハッチングにより示
す。図１４の具体例では、縦横に配されているワード線
ＷＬ１、ＷＬ２、…とビット線ＢＬ１ａ、ＢＬ１ｂ、…
間に、蓄積コンタクトＣＳＥを含む２マスの横長領域を
占めている。図１４では、ビット線コンタクトＣＢＬを
中心とするメモリセル対の蓄積電極２４の形状が同じで
ある。
【００４１】図１５の具体例では、図１４と同様に蓄積
電極２４が２マスの横長領域を占めているが、その形状
が、ビット線コンタクトＣＢＬを中心とするメモリセル
対の蓄積電極２４同志で対称的な形状をしている。図１
６の具体例は、蓄積電極２４がビット線コンタクトＣＢ
Ｌを中心とするメモリセル対の蓄積電極２４同志で対称
的な形状であるが、ワード線ＷＬ１、ＷＬ２、…とビッ
ト線ＢＬ１ａ、ＢＬ１ｂ、…に重なるように形成されて
いる。 （半導体記憶装置の集積度についての考察１）上述の第
１及び第２の実施例における集積度向上の主要因を突き
止めるために、これら第１及び第２の実施例のパターン
について考察する。
電極２４が２マスの横長領域を占めているが、その形状
が、ビット線コンタクトＣＢＬを中心とするメモリセル
対の蓄積電極２４同志で対称的な形状をしている。図１
６の具体例は、蓄積電極２４がビット線コンタクトＣＢ
Ｌを中心とするメモリセル対の蓄積電極２４同志で対称
的な形状であるが、ワード線ＷＬ１、ＷＬ２、…とビッ
ト線ＢＬ１ａ、ＢＬ１ｂ、…に重なるように形成されて
いる。 （半導体記憶装置の集積度についての考察１）上述の第
１及び第２の実施例における集積度向上の主要因を突き
止めるために、これら第１及び第２の実施例のパターン
について考察する。
【００４２】ビット線ＢＬ上に蓄積容量を形成するシー
ルドビット線構造ではビット線間に蓄積コンタクトＣＳ
Ｅが配置されている。また、ビット線コンタクトＣＢＬ
はビット線ＢＬ上に形成されている。縦方向の集積度の
パラメータを考察するためにセンスアンプＳＡのピッチ
について考察する。
ルドビット線構造ではビット線間に蓄積コンタクトＣＳ
Ｅが配置されている。また、ビット線コンタクトＣＢＬ
はビット線ＢＬ上に形成されている。縦方向の集積度の
パラメータを考察するためにセンスアンプＳＡのピッチ
について考察する。
【００４３】図３６に示す従来の半導体記憶装置の場
合、ワード線ＷＬ間に着目すると、その基本パターン
は、図１７（ａ）又は（ｂ）に示す２種類となる。図１
７（ａ）の基本パターンは３本のビット線ＢＬの上下両
側のビット線ＢＬにビット線コンタクトＣＢＬ（●）が
形成されている。ビット線ＢＬの幅をＬ、ビット線ＢＬ
間の隙間をＳ、ビット線コンタクトＣＢＬ（●）及び蓄
積コンタクトＣＳＥ（○）のホールの直径をＨ、ホール
の内側の余裕をＭｉ、外側の余裕のＭｏとする。図１７
（ａ）の基本パターンのセンスアンプピッチＰａは、 Ｐａ＝Ｈ／２＋Ｍｉ＋Ｓ＋Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。図１７（ｂ）の基本パターンのセンスアンプピ
ッチＰｂは、 Ｐｂ＝Ｌ／２＋Ｍｏ＋Ｈ＋Ｍｏ＋Ｌ＋Ｍｏ＋Ｈ＋Ｍｏ＋
Ｌ／２ となる。今、ビット線ＢＬの幅Ｌ、ビット線ＢＬ間の隙
間Ｓ、コンタクトホールの直径Ｈを共にＦとし、余裕Ｍ
ｉ、Ｍｏを共にＭとすると、ピッチＰａ、Ｐｂは Ｐａ＝４Ｆ＋２Ｍ Ｐｂ＝４Ｆ＋４Ｍ となり、ピッチＰｂの方が２Ｍだけ多くなる。すなわ
ち、図１７（ａ）に示す基本パターンが、図１７（ｂ）
に示す基本パターンに律則されてしまい、これが無駄領
域として現れてしまう。
合、ワード線ＷＬ間に着目すると、その基本パターン
は、図１７（ａ）又は（ｂ）に示す２種類となる。図１
７（ａ）の基本パターンは３本のビット線ＢＬの上下両
側のビット線ＢＬにビット線コンタクトＣＢＬ（●）が
形成されている。ビット線ＢＬの幅をＬ、ビット線ＢＬ
間の隙間をＳ、ビット線コンタクトＣＢＬ（●）及び蓄
積コンタクトＣＳＥ（○）のホールの直径をＨ、ホール
の内側の余裕をＭｉ、外側の余裕のＭｏとする。図１７
（ａ）の基本パターンのセンスアンプピッチＰａは、 Ｐａ＝Ｈ／２＋Ｍｉ＋Ｓ＋Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。図１７（ｂ）の基本パターンのセンスアンプピ
ッチＰｂは、 Ｐｂ＝Ｌ／２＋Ｍｏ＋Ｈ＋Ｍｏ＋Ｌ＋Ｍｏ＋Ｈ＋Ｍｏ＋
Ｌ／２ となる。今、ビット線ＢＬの幅Ｌ、ビット線ＢＬ間の隙
間Ｓ、コンタクトホールの直径Ｈを共にＦとし、余裕Ｍ
ｉ、Ｍｏを共にＭとすると、ピッチＰａ、Ｐｂは Ｐａ＝４Ｆ＋２Ｍ Ｐｂ＝４Ｆ＋４Ｍ となり、ピッチＰｂの方が２Ｍだけ多くなる。すなわ
ち、図１７（ａ）に示す基本パターンが、図１７（ｂ）
に示す基本パターンに律則されてしまい、これが無駄領
域として現れてしまう。
【００４４】一方、第１及び第２の実施例の場合、図１
及び図１３から明らかなように、基本パターンは図１７
（ｃ）に示す一種類のみである。図１７（ｃ）の基本パ
ターンのセンスアンプピッチＰｃは、 Ｐｃ＝Ｌ／２＋Ｍｏ＋Ｈ＋Ｍｏ＋Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ ＝４Ｆ＋３Ｍ となる。このように、第１及び第２の実施例の場合に
は、従来よりセンスアンプピッチが１Ｍだけ少なくな
る。これが集積度向上の主要因である。
及び図１３から明らかなように、基本パターンは図１７
（ｃ）に示す一種類のみである。図１７（ｃ）の基本パ
ターンのセンスアンプピッチＰｃは、 Ｐｃ＝Ｌ／２＋Ｍｏ＋Ｈ＋Ｍｏ＋Ｌ＋Ｓ＋Ｍｉ＋Ｈ／２ ＝４Ｆ＋３Ｍ となる。このように、第１及び第２の実施例の場合に
は、従来よりセンスアンプピッチが１Ｍだけ少なくな
る。これが集積度向上の主要因である。
【００４５】このように上述の第１及び第２の実施例で
は、そのビット線コンタクトＣＢＬ及び蓄積コンタクト
ＣＳＥの配列の基本パターンにより集積度向上が実現で
きていることがわかる。すなわち、上記基本パターンを
採用したメモリセルレイアウトであれば同様の高集積化
が実現できる。 （半導体記憶装置の集積度についての考察２） (1) 上述の考察１から図１７（ａ）に示すような基本パ
ターンを採用することにより従来より集積度が向上した
ことがわかったが、ビット線コンタクトＣＢＬ及び蓄積
コンタクトＣＳＥの配列には種々の配列パターンが考え
られる。ここではセンスアンプピッチが最小になる配列
パターンの一般原則を求める。
は、そのビット線コンタクトＣＢＬ及び蓄積コンタクト
ＣＳＥの配列の基本パターンにより集積度向上が実現で
きていることがわかる。すなわち、上記基本パターンを
採用したメモリセルレイアウトであれば同様の高集積化
が実現できる。 （半導体記憶装置の集積度についての考察２） (1) 上述の考察１から図１７（ａ）に示すような基本パ
ターンを採用することにより従来より集積度が向上した
ことがわかったが、ビット線コンタクトＣＢＬ及び蓄積
コンタクトＣＳＥの配列には種々の配列パターンが考え
られる。ここではセンスアンプピッチが最小になる配列
パターンの一般原則を求める。
【００４６】半導体記憶装置においては、ビット線コン
タクトＣＢＬの左右に蓄積コンタクトＣＳＥが配置され
ているので、メモリセルアレイ全体として、ビット線コ
ンタクトＣＢＬの数ＮBLと蓄積コンタクトＣＳＥの数Ｎ
SEの比率は、 ＮBL：ＮSE＝１：２ である。したがって、あるワード線ＷＬ間で２ＮBL＞Ｎ
SEとなると、他のワード線ＷＬ間では必然的に２ＮBL＜
ＮSEと蓄積コンタクトＣＳＥが過剰になる。蓄積コンタ
クトＣＳＥが過剰なると、その配列パターンのセンスア
ンプピッチが最大となり、この配列パターンのセンスア
ンプピッチにより全体のメモリセルアレイの大きさが律
則される。
タクトＣＢＬの左右に蓄積コンタクトＣＳＥが配置され
ているので、メモリセルアレイ全体として、ビット線コ
ンタクトＣＢＬの数ＮBLと蓄積コンタクトＣＳＥの数Ｎ
SEの比率は、 ＮBL：ＮSE＝１：２ である。したがって、あるワード線ＷＬ間で２ＮBL＞Ｎ
SEとなると、他のワード線ＷＬ間では必然的に２ＮBL＜
ＮSEと蓄積コンタクトＣＳＥが過剰になる。蓄積コンタ
クトＣＳＥが過剰なると、その配列パターンのセンスア
ンプピッチが最大となり、この配列パターンのセンスア
ンプピッチにより全体のメモリセルアレイの大きさが律
則される。
【００４７】したがって、全てのワード線ＷＬ間で、ビ
ット線コンタクトＣＢＬの数ＮBLと蓄積コンタクトＣＳ
Ｅの数ＮSEの比率が１：２となる場合に、センスアンプ
ピッチが最小になる。 (2) 次に、ビット線コンタクトＣＢＬと蓄積コンタクト
ＣＳＥの配列パターンの繰り返しの基本ユニットの大き
さについて考察する。
ット線コンタクトＣＢＬの数ＮBLと蓄積コンタクトＣＳ
Ｅの数ＮSEの比率が１：２となる場合に、センスアンプ
ピッチが最小になる。 (2) 次に、ビット線コンタクトＣＢＬと蓄積コンタクト
ＣＳＥの配列パターンの繰り返しの基本ユニットの大き
さについて考察する。
【００４８】ワード線ＷＬピッチとセンスアンプＳＡピ
ッチ（ビット線ＢＬピッチの２倍）により画定される最
小単位ユニット中には平均１個の蓄積コンタクトＣＳＥ
が存在している。一方、蓄積コンタクトＣＳＥとビット
線コンタクトＣＢＬの比率は２：１であることが必要で
ある。したがって、全ての最小基本ユニット中で、蓄積
コンタクトＣＳＥの平均個数が１個、ビット線コンタク
トＣＢＬの平均個数が１／２個であれば、センスアンプ
ピッチが最小となる。
ッチ（ビット線ＢＬピッチの２倍）により画定される最
小単位ユニット中には平均１個の蓄積コンタクトＣＳＥ
が存在している。一方、蓄積コンタクトＣＳＥとビット
線コンタクトＣＢＬの比率は２：１であることが必要で
ある。したがって、全ての最小基本ユニット中で、蓄積
コンタクトＣＳＥの平均個数が１個、ビット線コンタク
トＣＢＬの平均個数が１／２個であれば、センスアンプ
ピッチが最小となる。
【００４９】また、繰り返しの基本ユニットには蓄積コ
ンタクトＣＳＥもビット線コンタクトＣＢＬも整数個含
まなければならない。したがって、繰り返しの基本ユニ
ットは最小基本ユニットの２ｎ倍（ｎは整数）でなけれ
ばならない。すなわち、ひとつのワード線ＷＬピッチと
２ｎ倍のセンスアンプＳＡピッチにより画定されるユニ
ットが繰り返しの基本ユニットとなる。
ンタクトＣＳＥもビット線コンタクトＣＢＬも整数個含
まなければならない。したがって、繰り返しの基本ユニ
ットは最小基本ユニットの２ｎ倍（ｎは整数）でなけれ
ばならない。すなわち、ひとつのワード線ＷＬピッチと
２ｎ倍のセンスアンプＳＡピッチにより画定されるユニ
ットが繰り返しの基本ユニットとなる。
【００５０】なお、２倍のワード線ＷＬピッチとひとつ
のセンスアンプＳＡピッチでは繰り返しの基本ユニット
とはなり得ないので、メモリセル配列が１ビット×ｍビ
ット配置の半導体記憶装置ではセンスアンプピッチを最
小にできない。 (3) 次に、センスアンプピッチを最小にする具体的なレ
イアウトパターンを導くルールについて考察する。
のセンスアンプＳＡピッチでは繰り返しの基本ユニット
とはなり得ないので、メモリセル配列が１ビット×ｍビ
ット配置の半導体記憶装置ではセンスアンプピッチを最
小にできない。 (3) 次に、センスアンプピッチを最小にする具体的なレ
イアウトパターンを導くルールについて考察する。
【００５１】上述の考察(2) からワード線ＷＬの１ピッ
チとセンスアンプＳＡの２ピッチが最小の繰り返しパタ
ーンであることがわかった。この繰り返しパターンはワ
ード線ＷＬ方向で並進対称であるから、最小の繰り返し
パターンは図１７（ｄ）のようになる。これによりビッ
ト線コンタクトＣＢＬと蓄積コンタクトＣＳＥの配列パ
ターンは定まったから、ビット線コンタクトＣＢＬがビ
ット線ＢＬ上のどこに位置するかを指定すれば全体の配
列が決定する。ビット線コンタクトＣＢＬを指定する規
則は、(1)隣接するワード線ＷＬ間では同一ビット線Ｂ
Ｌにビット線コンタクトＣＢＬを設けることはできな
い、(2)ワードＷＬ間の順番にビット線ＢＬａ、ビット
線ＢＬｂ、ビット線ＢＬａというような配列（図１７
（ｅ））はできない、等である。
チとセンスアンプＳＡの２ピッチが最小の繰り返しパタ
ーンであることがわかった。この繰り返しパターンはワ
ード線ＷＬ方向で並進対称であるから、最小の繰り返し
パターンは図１７（ｄ）のようになる。これによりビッ
ト線コンタクトＣＢＬと蓄積コンタクトＣＳＥの配列パ
ターンは定まったから、ビット線コンタクトＣＢＬがビ
ット線ＢＬ上のどこに位置するかを指定すれば全体の配
列が決定する。ビット線コンタクトＣＢＬを指定する規
則は、(1)隣接するワード線ＷＬ間では同一ビット線Ｂ
Ｌにビット線コンタクトＣＢＬを設けることはできな
い、(2)ワードＷＬ間の順番にビット線ＢＬａ、ビット
線ＢＬｂ、ビット線ＢＬａというような配列（図１７
（ｅ））はできない、等である。
【００５２】以上の考察から、具体的なレイアウトパタ
ーンを決めるには、繰り返しの基本ユニットの大きさを
定め、これら規則に基づいてビット線コンタクトＣＢＬ
を指定し、その後蓄積コンタクトＣＳＥを配置すればよ
いことがわかる。このようにすれば上述の第１および第
２の実施例とは異なる種々のレイアウトパターンの半導
体記憶装置が実現できる。 ［第３の実施例］本発明の第３の実施例による半導体記
憶装置を図１８乃至図２０を用いて説明する。第２の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
ーンを決めるには、繰り返しの基本ユニットの大きさを
定め、これら規則に基づいてビット線コンタクトＣＢＬ
を指定し、その後蓄積コンタクトＣＳＥを配置すればよ
いことがわかる。このようにすれば上述の第１および第
２の実施例とは異なる種々のレイアウトパターンの半導
体記憶装置が実現できる。 ［第３の実施例］本発明の第３の実施例による半導体記
憶装置を図１８乃至図２０を用いて説明する。第２の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
【００５３】本実施例のビット線コンタクトＣＢＬと蓄
積コンタクトＣＳＥの配列は上述の考察において最も集
積度が高いものであり、その点では第１及び第２の実施
例と同様である。本実施例では、ビット線対を構成する
ビット線ＢＬ１ａとＢＬ１ｂ、ＢＬ２ａとＢＬ２ｂ、…
のうち、一方のビット線ＢＬ１ａ、ＢＬ２ａ、…にのみ
ビット線コンタクトＣＢＬを配置した点に特徴がある。
積コンタクトＣＳＥの配列は上述の考察において最も集
積度が高いものであり、その点では第１及び第２の実施
例と同様である。本実施例では、ビット線対を構成する
ビット線ＢＬ１ａとＢＬ１ｂ、ＢＬ２ａとＢＬ２ｂ、…
のうち、一方のビット線ＢＬ１ａ、ＢＬ２ａ、…にのみ
ビット線コンタクトＣＢＬを配置した点に特徴がある。
【００５４】図１８に本実施例の半導体記憶装置のメモ
リセルレイアウトを示す。本実施例では、ワード線ＷＬ
１、ＷＬ２、…もビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２
ａ、ＢＬ２ｂ、…も従来と同様に横方向に順番に配列さ
れている。縦横に走るワード線ＷＬ１、ＷＬ２、…とビ
ット線ＢＬ１ａ、ＢＬ１ｂ、…の隙間に蓄積コンタクト
ＣＳＥ（○）があり、ワード線ＷＬ１、ＷＬ２、…間の
ビット線対の一方のビット線ＢＬ１ａ、ＢＬ２ａ、…上
のみにビット線コンタクトＣＢＬ（●）がある。他方の
ビット線ＢＬ１ｂ、ＢＬ２ｂ、…には何も接続されてい
ない。
リセルレイアウトを示す。本実施例では、ワード線ＷＬ
１、ＷＬ２、…もビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２
ａ、ＢＬ２ｂ、…も従来と同様に横方向に順番に配列さ
れている。縦横に走るワード線ＷＬ１、ＷＬ２、…とビ
ット線ＢＬ１ａ、ＢＬ１ｂ、…の隙間に蓄積コンタクト
ＣＳＥ（○）があり、ワード線ＷＬ１、ＷＬ２、…間の
ビット線対の一方のビット線ＢＬ１ａ、ＢＬ２ａ、…上
のみにビット線コンタクトＣＢＬ（●）がある。他方の
ビット線ＢＬ１ｂ、ＢＬ２ｂ、…には何も接続されてい
ない。
【００５５】図１８に示すように、例えば、ビット線Ｂ
Ｌ１ａにはビット線コンタクトＣＢＬ（●）がワード線
ＷＬ２とＷＬ３間に配置され、ワード線ＷＬ３、ＷＬ４
を挟んでワード線ＷＬ３とＷＬ４間に配置されている。
蓄積コンタクトＣＳＥ（○）は、ビット線コンタクトＣ
ＢＬ（●）が形成されていないワード線ＷＬ１とＷＬ２
間、ＷＬ３とＷＬ４間、…に、ビット線ＢＬ１ａを挟ん
で上下に配置されている。同様にビット線ＢＬ２ａには
ビット線コンタクトＣＢＬ（●）が配置され、蓄積コン
タクトＣＳＥ（○）も同様に配置されているが、全体に
ワード線ＷＬ１本分だけずれている。ビット線ＢＬ３ａ
におけるビット線コンタクトＣＢＬ（●）と蓄積コンタ
クトＣＳＥ（○）の配置は、ビット線ＢＬ１ａと同じで
ある。
Ｌ１ａにはビット線コンタクトＣＢＬ（●）がワード線
ＷＬ２とＷＬ３間に配置され、ワード線ＷＬ３、ＷＬ４
を挟んでワード線ＷＬ３とＷＬ４間に配置されている。
蓄積コンタクトＣＳＥ（○）は、ビット線コンタクトＣ
ＢＬ（●）が形成されていないワード線ＷＬ１とＷＬ２
間、ＷＬ３とＷＬ４間、…に、ビット線ＢＬ１ａを挟ん
で上下に配置されている。同様にビット線ＢＬ２ａには
ビット線コンタクトＣＢＬ（●）が配置され、蓄積コン
タクトＣＳＥ（○）も同様に配置されているが、全体に
ワード線ＷＬ１本分だけずれている。ビット線ＢＬ３ａ
におけるビット線コンタクトＣＢＬ（●）と蓄積コンタ
クトＣＳＥ（○）の配置は、ビット線ＢＬ１ａと同じで
ある。
【００５６】メモリセル対はビット線コンタクトＣＢＬ
（●）を中心として斜めに配向しているが、本実施例で
はメモリセル対の配向方向が全て左上がりに配向してい
る。本実施例ではビット線対の一方のビット線のみにビ
ット線コンタクトＣＢＬが配置されているため、ビット
線容量にアンバランスが発生する。このアンバランスを
解消するために、セルアレイの途中でビット線コンタク
トＣＢＬが配置されるビット線を入れ換えることが望ま
しい。
（●）を中心として斜めに配向しているが、本実施例で
はメモリセル対の配向方向が全て左上がりに配向してい
る。本実施例ではビット線対の一方のビット線のみにビ
ット線コンタクトＣＢＬが配置されているため、ビット
線容量にアンバランスが発生する。このアンバランスを
解消するために、セルアレイの途中でビット線コンタク
トＣＢＬが配置されるビット線を入れ換えることが望ま
しい。
【００５７】図１９はビット線コンタクトＣＢＬ（●）
が配置されるビット線ＢＬを切換えた接続部分の一具体
例のレイアウトである。ビット線ＢＬ１ａ、ＢＬ２ａ、
…にビット線コンタクトＣＢＬ（●）が配置されたメモ
リセルアレイ（左側）も、ビット線ＢＬ１ｂ、ＢＬ２
ｂ、…にビット線コンタクトＣＢＬ（●）が配置された
メモリセルアレイ（右側）も、メモリセル対が全て左上
がりに配向している。
が配置されるビット線ＢＬを切換えた接続部分の一具体
例のレイアウトである。ビット線ＢＬ１ａ、ＢＬ２ａ、
…にビット線コンタクトＣＢＬ（●）が配置されたメモ
リセルアレイ（左側）も、ビット線ＢＬ１ｂ、ＢＬ２
ｂ、…にビット線コンタクトＣＢＬ（●）が配置された
メモリセルアレイ（右側）も、メモリセル対が全て左上
がりに配向している。
【００５８】接続部分では、切換えをするためにワード
線ＷＬを１本取り除いている。すなわち、ワード線ＷＬ
４とＷＬ１′間を通常のワード線ＷＬピッチの２倍にし
ている。また、接続部分ではビット線コンタクトＣＢＬ
（●）に対して片側だけにメモリセルと蓄積コンタクト
ＣＳＥ（○）を形成するようにしている。
線ＷＬを１本取り除いている。すなわち、ワード線ＷＬ
４とＷＬ１′間を通常のワード線ＷＬピッチの２倍にし
ている。また、接続部分ではビット線コンタクトＣＢＬ
（●）に対して片側だけにメモリセルと蓄積コンタクト
ＣＳＥ（○）を形成するようにしている。
【００５９】図２０はビット線コンタクトＣＢＬ（●）
が配置されるビット線ＢＬを切換えた接続部分の他の具
体例のレイアウトである。図１９の具体例と異なる点
は、ビット線ＢＬ１ａ、ＢＬ２ａ、…にビット線コンタ
クトＣＢＬ（●）が配置されたメモリセルアレイ（左
側）ではメモリセル対が左上がりに配向しているが、ビ
ット線ＢＬ１ｂ、ＢＬ２ｂ、…にビット線コンタクトＣ
ＢＬ（●）が配置されたメモリセルアレイ（右側）では
メモリセル対が右上がりに配向している点である。 ［第４の実施例］本発明の第４の実施例による半導体記
憶装置を図２１乃至図２３を用いて説明する。第３の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。第３の実施例ではメモリセル対の
配向方向が全て同じ方向に配向していたが、本施例で
は、ビット線ＢＬ１ａ、ＢＬ２ａ、…によりメモリセル
対の配向方向を異ならせた点に特徴がある。すなわち、
ビット線ＢＬ１ａに配置されたビット線コンタクトＣＢ
Ｌ（●）を中心とするメモリセル対は左上がりに配向さ
れているが、ビット線ＢＬ２ａに配置されたビット線コ
ンタクトＣＢＬ（●）を中心とするメモリセル対は逆に
右上がりに配向されている。
が配置されるビット線ＢＬを切換えた接続部分の他の具
体例のレイアウトである。図１９の具体例と異なる点
は、ビット線ＢＬ１ａ、ＢＬ２ａ、…にビット線コンタ
クトＣＢＬ（●）が配置されたメモリセルアレイ（左
側）ではメモリセル対が左上がりに配向しているが、ビ
ット線ＢＬ１ｂ、ＢＬ２ｂ、…にビット線コンタクトＣ
ＢＬ（●）が配置されたメモリセルアレイ（右側）では
メモリセル対が右上がりに配向している点である。 ［第４の実施例］本発明の第４の実施例による半導体記
憶装置を図２１乃至図２３を用いて説明する。第３の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。第３の実施例ではメモリセル対の
配向方向が全て同じ方向に配向していたが、本施例で
は、ビット線ＢＬ１ａ、ＢＬ２ａ、…によりメモリセル
対の配向方向を異ならせた点に特徴がある。すなわち、
ビット線ＢＬ１ａに配置されたビット線コンタクトＣＢ
Ｌ（●）を中心とするメモリセル対は左上がりに配向さ
れているが、ビット線ＢＬ２ａに配置されたビット線コ
ンタクトＣＢＬ（●）を中心とするメモリセル対は逆に
右上がりに配向されている。
【００６０】このようにすると、ビット線コンタクトＣ
ＢＬ（●）が配置されるビット線ＢＬを切換えた接続部
分における無駄領域が発生しないようにできるという利
点がある。図２２はビット線コンタクトＣＢＬ（●）が
配置されるビット線ＢＬを切換えた接続部分のレイアウ
トであり、図２３は接続部分のレイアウトパターンであ
る。
ＢＬ（●）が配置されるビット線ＢＬを切換えた接続部
分における無駄領域が発生しないようにできるという利
点がある。図２２はビット線コンタクトＣＢＬ（●）が
配置されるビット線ＢＬを切換えた接続部分のレイアウ
トであり、図２３は接続部分のレイアウトパターンであ
る。
【００６１】本実施例では図２２に示すように、右側の
メモリセルアレイのワード線ＷＬ４に直ぐ隣接して左側
のワード線ＷＬ１′が配置されている。左側のメモリセ
ルアレイではビット線ＢＬ１ａに接続されるメモリセル
対は右上がりに配向しているが、右側のメモリセルアレ
イでビット線ＢＬ１ａと対をなすビット線ＢＬ１ｂに接
続されるメモリセル対は左上がりに配向している。同様
に、左側のメモリセルアレイではビット線ＢＬ２ａに接
続されるメモリセル対は左上がりに配向しているが、右
側のメモリセルアレイでビット線ＢＬ２ａと対をなすビ
ット線ＢＬ２ｂに接続されるメモリセル対は右上がりに
配向している。
メモリセルアレイのワード線ＷＬ４に直ぐ隣接して左側
のワード線ＷＬ１′が配置されている。左側のメモリセ
ルアレイではビット線ＢＬ１ａに接続されるメモリセル
対は右上がりに配向しているが、右側のメモリセルアレ
イでビット線ＢＬ１ａと対をなすビット線ＢＬ１ｂに接
続されるメモリセル対は左上がりに配向している。同様
に、左側のメモリセルアレイではビット線ＢＬ２ａに接
続されるメモリセル対は左上がりに配向しているが、右
側のメモリセルアレイでビット線ＢＬ２ａと対をなすビ
ット線ＢＬ２ｂに接続されるメモリセル対は右上がりに
配向している。
【００６２】このように本実施例ではメモリセル対の配
向方向を接続部分で適切に噛み合わせることにより無駄
な領域が発生しないようにしている。 ［第５の実施例］本発明の第５の実施例による半導体記
憶装置を図２４乃至図２６を用いて説明する。第３の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
向方向を接続部分で適切に噛み合わせることにより無駄
な領域が発生しないようにしている。 ［第５の実施例］本発明の第５の実施例による半導体記
憶装置を図２４乃至図２６を用いて説明する。第３の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
【００６３】図２４に本実施例の半導体記憶装置のメモ
リセルレイアウトを示し、図２５にレイアウトパターン
を示す。本実施例は、ビット線コンタクトＣＢＬ（●）
と蓄積コンタクトＣＳＥ（○）の配列は第３の実施例と
同じであるが、図３９に示す従来の半導体記憶装置と同
様に活性領域１３がＴ字型をしていて、ビット線ＢＬ１
ａ、ＢＬ１ｂ、…及びワード線ＷＬ１、ＷＬ２、…に平
行に形成され、活性領域１３における転送トランジスタ
がワード線ＷＬ１、ＷＬ２、…に対して直交している点
に特徴がある。
リセルレイアウトを示し、図２５にレイアウトパターン
を示す。本実施例は、ビット線コンタクトＣＢＬ（●）
と蓄積コンタクトＣＳＥ（○）の配列は第３の実施例と
同じであるが、図３９に示す従来の半導体記憶装置と同
様に活性領域１３がＴ字型をしていて、ビット線ＢＬ１
ａ、ＢＬ１ｂ、…及びワード線ＷＬ１、ＷＬ２、…に平
行に形成され、活性領域１３における転送トランジスタ
がワード線ＷＬ１、ＷＬ２、…に対して直交している点
に特徴がある。
【００６４】図２４では、一方のビット線ＢＬ１ａ、Ｂ
Ｌ２ａ、…の方にビット線コンタクトＣＢＬ（●）が配
置されており、Ｔ字型の活性領域１３もビット線ＢＬ１
ａ、ＢＬ２ａ、…に接続されているが、Ｔ字型の方向が
交互に正立又は倒立している。すなわち、ワード線ＷＬ
２とＷＬ３間のビット線ＢＬ１ａに配置されたビット線
コンタクトＣＢＬ（●）には逆Ｔ字型の活性領域１３が
接続され、ビット線ＢＬ１ａ下方の蓄積コンタクトＣＳ
Ｅに接続されている。隣のワード線ＷＬ４とＷＬ５間の
ビット線ＢＬ１ａに配置されたビット線コンタクトＣＢ
Ｌ（●）には正Ｔ字型の活性領域１３が接続され、ビッ
ト線ＢＬ１ａ上方の蓄積コンタクトＣＳＥに接続されて
いる。
Ｌ２ａ、…の方にビット線コンタクトＣＢＬ（●）が配
置されており、Ｔ字型の活性領域１３もビット線ＢＬ１
ａ、ＢＬ２ａ、…に接続されているが、Ｔ字型の方向が
交互に正立又は倒立している。すなわち、ワード線ＷＬ
２とＷＬ３間のビット線ＢＬ１ａに配置されたビット線
コンタクトＣＢＬ（●）には逆Ｔ字型の活性領域１３が
接続され、ビット線ＢＬ１ａ下方の蓄積コンタクトＣＳ
Ｅに接続されている。隣のワード線ＷＬ４とＷＬ５間の
ビット線ＢＬ１ａに配置されたビット線コンタクトＣＢ
Ｌ（●）には正Ｔ字型の活性領域１３が接続され、ビッ
ト線ＢＬ１ａ上方の蓄積コンタクトＣＳＥに接続されて
いる。
【００６５】図２６にビット線コンタクトＣＢＬ（●）
が配置されるビット線ＢＬを切換えた接続部分の一具体
例のレイアウトを示す。右側のメモリセルアレイと左側
のメモリセルアレイによりビット線コンタクトＣＢＬ
（●）が接続されるビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ
２ａ、ＢＬ２ｂ、…が切換えられている。 ［第６の実施例］本発明の第６の実施例による半導体記
憶装置を図２７乃至図２９を用いて説明する。第５の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
が配置されるビット線ＢＬを切換えた接続部分の一具体
例のレイアウトを示す。右側のメモリセルアレイと左側
のメモリセルアレイによりビット線コンタクトＣＢＬ
（●）が接続されるビット線ＢＬ１ａ、ＢＬ１ｂ、ＢＬ
２ａ、ＢＬ２ｂ、…が切換えられている。 ［第６の実施例］本発明の第６の実施例による半導体記
憶装置を図２７乃至図２９を用いて説明する。第５の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
【００６６】図２４に本実施例の半導体記憶装置のメモ
リセルレイアウトを示し、図２５にレイアウトパターン
を示し、図２６に接続部分の具体例のレイアウトを示
す。本実施例は、ビット線コンタクトＣＢＬ（●）と蓄
積コンタクトＣＳＥ（○）の配列については第５の実施
例と同じであるが、活性領域１３の形状がＴ字型ではな
くＶ字型をしている点が異なる。すなわち、ビット線Ｂ
Ｌ１ａ、ＢＬ２ａ、…に配置されたビット線コンタクト
ＣＢＬ（●）にＶ字型の活性領域１３が、交互に正立又
は倒立して設けられている。接続部分においてもビット
線コンタクトＣＢＬ（●）と蓄積コンタクトＣＳＥ
（○）の配列は第５の実施例と同じであって、活性領域
１３の形状がＶ字型である点が異なる。 ［第７の実施例］本発明の第７の実施例による半導体記
憶装置を図３０乃至図３２を用いて説明する。第１の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
リセルレイアウトを示し、図２５にレイアウトパターン
を示し、図２６に接続部分の具体例のレイアウトを示
す。本実施例は、ビット線コンタクトＣＢＬ（●）と蓄
積コンタクトＣＳＥ（○）の配列については第５の実施
例と同じであるが、活性領域１３の形状がＴ字型ではな
くＶ字型をしている点が異なる。すなわち、ビット線Ｂ
Ｌ１ａ、ＢＬ２ａ、…に配置されたビット線コンタクト
ＣＢＬ（●）にＶ字型の活性領域１３が、交互に正立又
は倒立して設けられている。接続部分においてもビット
線コンタクトＣＢＬ（●）と蓄積コンタクトＣＳＥ
（○）の配列は第５の実施例と同じであって、活性領域
１３の形状がＶ字型である点が異なる。 ［第７の実施例］本発明の第７の実施例による半導体記
憶装置を図３０乃至図３２を用いて説明する。第１の実
施例と同一の構成要素には同一の符号を付して説明を省
略または簡略にする。
【００６７】図３０に本実施例の半導体記憶装置のメモ
リセルレイアウトを示し、図３１にレイアウトパターン
を示し、図３２にＢ−Ｂ線断面図を示す。本実施例の半
導体記憶装置のメモリセルレイアウトは、ワード線ＷＬ
１、ＷＬ２、…が順番に縦方向に配列される、ビット線
ＢＬ１ａ、ＢＬ１ｂ、…も順番に横方向に配列されてい
る。第１乃至第６の実施例はビット線ＢＬ上に蓄積容量
を形成するシールドビット線構造であったが、本実施例
では蓄積容量上にビット線ＢＬを形成する構造である点
が異なる。
リセルレイアウトを示し、図３１にレイアウトパターン
を示し、図３２にＢ−Ｂ線断面図を示す。本実施例の半
導体記憶装置のメモリセルレイアウトは、ワード線ＷＬ
１、ＷＬ２、…が順番に縦方向に配列される、ビット線
ＢＬ１ａ、ＢＬ１ｂ、…も順番に横方向に配列されてい
る。第１乃至第６の実施例はビット線ＢＬ上に蓄積容量
を形成するシールドビット線構造であったが、本実施例
では蓄積容量上にビット線ＢＬを形成する構造である点
が異なる。
【００６８】本実施例の半導体記憶装置のメモリセルレ
イアウトは、図３０に示すように、ビット線コンタクト
ＣＢＬ（●）とビット線ＢＬは当然であるが、ビット線
ＢＬと蓄積コンタクトＣＳＥ（○）をも平面的に重ね合
わせている。すなわち、ビット線ＢＬ１ａ下には、ワー
ド線ＷＬ１とＷＬ２間には蓄積コンタクトＣＳＥ（○）
が設けられ、ワード線ＷＬ２とＷＬ３間にはビット線コ
ンタクトＣＢＬ（●）が設けられ、ワード線ＷＬ１とＷ
Ｌ２間には蓄積コンタクトＣＳＥ（○）が設けられ、こ
のビット線コンタクトＣＢＬ（●）を中心としての蓄積
コンタクトＣＳＥ（○）に活性領域１３が伸び、蓄積コ
ンタクトＣＳＥ（○）上に蓄積電極２４が形成されてい
る。ビット線ＢＬ１ｂにも同様にビット線コンタクトＣ
ＢＬ（●）、蓄積コンタクトＣＳＥ（○）、活性領域１
３、蓄積電極２４が形成されているが、ワード線ＷＬが
２本分ずれている。
イアウトは、図３０に示すように、ビット線コンタクト
ＣＢＬ（●）とビット線ＢＬは当然であるが、ビット線
ＢＬと蓄積コンタクトＣＳＥ（○）をも平面的に重ね合
わせている。すなわち、ビット線ＢＬ１ａ下には、ワー
ド線ＷＬ１とＷＬ２間には蓄積コンタクトＣＳＥ（○）
が設けられ、ワード線ＷＬ２とＷＬ３間にはビット線コ
ンタクトＣＢＬ（●）が設けられ、ワード線ＷＬ１とＷ
Ｌ２間には蓄積コンタクトＣＳＥ（○）が設けられ、こ
のビット線コンタクトＣＢＬ（●）を中心としての蓄積
コンタクトＣＳＥ（○）に活性領域１３が伸び、蓄積コ
ンタクトＣＳＥ（○）上に蓄積電極２４が形成されてい
る。ビット線ＢＬ１ｂにも同様にビット線コンタクトＣ
ＢＬ（●）、蓄積コンタクトＣＳＥ（○）、活性領域１
３、蓄積電極２４が形成されているが、ワード線ＷＬが
２本分ずれている。
【００６９】本実施例の半導体記憶装置の詳細を図３２
の断面図を用いて説明する。半導体基板１０表面のフィ
ールド酸化膜１２で分離された活性領域１３に転送トラ
ンジスタのソース領域１４及びドレイン領域１６が形成
されている。中央のソース領域１４と左右のドレイン領
域１６との間にゲート酸化膜１８を介してそれぞれワー
ド線ＷＬ２とＷＬ３が設けられている。ワード線ＷＬ
１、ＷＬ４は左右のフィールド酸化膜１２上に形成され
ている。ワード線ＷＬ１〜ＷＬ４上には酸化膜２０が形
成され、この酸化膜２０上に蓄積電極２４が形成され、
蓄積電極２４はドレイン領域１６とビット線コンタクト
ＣＢＬによりコンタクトされている。対向電極２６は、
蓄積電極２４の周囲に薄い酸化膜（図示せず）を介して
形成されている。対向電極２６上には酸化膜２８を介し
てビット線ＢＬ１ａが形成され、ビット線ＢＬ１ａはビ
ット線コンタクトＣＢＬを介してソース領域１４にコン
タクトしている。
の断面図を用いて説明する。半導体基板１０表面のフィ
ールド酸化膜１２で分離された活性領域１３に転送トラ
ンジスタのソース領域１４及びドレイン領域１６が形成
されている。中央のソース領域１４と左右のドレイン領
域１６との間にゲート酸化膜１８を介してそれぞれワー
ド線ＷＬ２とＷＬ３が設けられている。ワード線ＷＬ
１、ＷＬ４は左右のフィールド酸化膜１２上に形成され
ている。ワード線ＷＬ１〜ＷＬ４上には酸化膜２０が形
成され、この酸化膜２０上に蓄積電極２４が形成され、
蓄積電極２４はドレイン領域１６とビット線コンタクト
ＣＢＬによりコンタクトされている。対向電極２６は、
蓄積電極２４の周囲に薄い酸化膜（図示せず）を介して
形成されている。対向電極２６上には酸化膜２８を介し
てビット線ＢＬ１ａが形成され、ビット線ＢＬ１ａはビ
ット線コンタクトＣＢＬを介してソース領域１４にコン
タクトしている。
【００７０】本実施例の半導体記憶装置の集積度を決定
するセンスアンプピッチについて前述の考察と同様の手
法で検討する。本実施例のメモリセルレイアウトの基本
パターンは図３３のようになり、隣接する２本のビット
線ＢＬにビット線コンタクトＣＢＬ（●）と蓄積コンタ
クトＣＳＥ（○）が形成されているものである。ビット
線コンタクトＣＢＬ（●）と蓄積コンタクトＣＳＥ
（○）のホールの直径をＨ、内側の余裕をＭｉ、外側の
余裕をＭｏとすると、この基本パターンのセンスアンプ
ピッチＰｄの１／２は、Ｐｄ／２＝Ｈ／２＋Ｍｉ＋Ｍｏ
＋Ｍｉ＋Ｈ／２となる。今、コンタクトホールの直径Ｈ
をＦとし、余裕Ｍｉ、Ｍｏを共にＭとすると、ピッチＰ
ｄは Ｐｄ＝２（Ｆ＋３Ｍ）＝２Ｆ＋６Ｍとなる。通
常、Ｍ＝Ｆ／２であるから、Ｐｄ＝５Ｆとなる。従来の
基本パターンのセンスアンプピッチは、図４１に示すよ
うに蓄積コンタクトの間隔で律則され、ホールの直径Ｈ
内側の余裕Ｍｉ、蓄積電極の間隔Ｓを考慮して、 Ｐｂ／２＝Ｈ／２＋Ｍｉ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。上記と同様にしてＰｂ＝６Ｆとなるから、Ｐｄ
はＰｂより１Ｆだけ少なくなり、集積度が向上する。
するセンスアンプピッチについて前述の考察と同様の手
法で検討する。本実施例のメモリセルレイアウトの基本
パターンは図３３のようになり、隣接する２本のビット
線ＢＬにビット線コンタクトＣＢＬ（●）と蓄積コンタ
クトＣＳＥ（○）が形成されているものである。ビット
線コンタクトＣＢＬ（●）と蓄積コンタクトＣＳＥ
（○）のホールの直径をＨ、内側の余裕をＭｉ、外側の
余裕をＭｏとすると、この基本パターンのセンスアンプ
ピッチＰｄの１／２は、Ｐｄ／２＝Ｈ／２＋Ｍｉ＋Ｍｏ
＋Ｍｉ＋Ｈ／２となる。今、コンタクトホールの直径Ｈ
をＦとし、余裕Ｍｉ、Ｍｏを共にＭとすると、ピッチＰ
ｄは Ｐｄ＝２（Ｆ＋３Ｍ）＝２Ｆ＋６Ｍとなる。通
常、Ｍ＝Ｆ／２であるから、Ｐｄ＝５Ｆとなる。従来の
基本パターンのセンスアンプピッチは、図４１に示すよ
うに蓄積コンタクトの間隔で律則され、ホールの直径Ｈ
内側の余裕Ｍｉ、蓄積電極の間隔Ｓを考慮して、 Ｐｂ／２＝Ｈ／２＋Ｍｉ＋Ｓ＋Ｍｉ＋Ｈ／２ となる。上記と同様にしてＰｂ＝６Ｆとなるから、Ｐｄ
はＰｂより１Ｆだけ少なくなり、集積度が向上する。
【００７１】このように本実施例によれば蓄積コンタク
トとビット線コンタクトが隙間無く配列されているた
め、従来のような無駄な領域がなく高集積化が可能であ
る。 ［第８の実施例］本発明の第８の実施例による半導体記
憶装置を図３４及び図３５を用いて説明する。図３４は
本実施例の半導体記憶装置のメモリセルレイアウトであ
り、図３５に実際のレイアウトパターンである。
トとビット線コンタクトが隙間無く配列されているた
め、従来のような無駄な領域がなく高集積化が可能であ
る。 ［第８の実施例］本発明の第８の実施例による半導体記
憶装置を図３４及び図３５を用いて説明する。図３４は
本実施例の半導体記憶装置のメモリセルレイアウトであ
り、図３５に実際のレイアウトパターンである。
【００７２】本実施例は、第７の実施例と同様に蓄積容
量上にビット線を形成する構造の半導体記憶装置であっ
て、ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥ
を第１の実施例と同じ配置にしたものである。図３５に
示すようにビット線ＢＬ下にも蓄積電極２４が形成され
ている。本実施例によれば蓄積電極をビット線と平面的
に重なるように形成できるので、大きな蓄積容量を確保
しながら、高集積化が実現できる。
量上にビット線を形成する構造の半導体記憶装置であっ
て、ビット線コンタクトＣＢＬと蓄積コンタクトＣＳＥ
を第１の実施例と同じ配置にしたものである。図３５に
示すようにビット線ＢＬ下にも蓄積電極２４が形成され
ている。本実施例によれば蓄積電極をビット線と平面的
に重なるように形成できるので、大きな蓄積容量を確保
しながら、高集積化が実現できる。
【００７３】
【発明の効果】以上の通り、本発明によれば、２ｊ番目
のビット線に接続されたメモリセル対と、２ｊ＋１番目
のビット線に接続されたメモリセル対のビット線コンタ
クトが２本のワード線を挟んで配され、２ｊ番目のビッ
ト線に接続されたメモリセル対と、２ｊ＋２番目のビッ
ト線に接続されたメモリセル対のビット線コンタクトが
１本のワード線を挟んで配され、２ｊ番目のビット線と
２ｊ＋１番目のビット線が対として同一のセンスアンプ
に接続されているので、無駄な領域が少なく高集積化す
ることができる。
のビット線に接続されたメモリセル対と、２ｊ＋１番目
のビット線に接続されたメモリセル対のビット線コンタ
クトが２本のワード線を挟んで配され、２ｊ番目のビッ
ト線に接続されたメモリセル対と、２ｊ＋２番目のビッ
ト線に接続されたメモリセル対のビット線コンタクトが
１本のワード線を挟んで配され、２ｊ番目のビット線と
２ｊ＋１番目のビット線が対として同一のセンスアンプ
に接続されているので、無駄な領域が少なく高集積化す
ることができる。
【図１】本発明の第１の実施例による半導体記憶装置に
おける配列を示す概念図である。
おける配列を示す概念図である。
【図２】本発明の第１の実施例による半導体記憶装置の
要部のパターンを示す平面図である。
要部のパターンを示す平面図である。
【図３】本発明の第１の実施例による半導体記憶装置の
要部の断面図である。
要部の断面図である。
【図４】本発明の第１の実施例による半導体記憶装置の
レイアウトの基本的考え方の説明図である。
レイアウトの基本的考え方の説明図である。
【図５】本発明の第１の実施例による半導体記憶装置の
レイアウトの基本的考え方の説明図である。
レイアウトの基本的考え方の説明図である。
【図６】本発明の第１の実施例による半導体記憶装置の
レイアウトの基本的考え方の説明図である。
レイアウトの基本的考え方の説明図である。
【図７】本発明の第１の実施例による半導体記憶装置の
レイアウトの基本的考え方の説明図である。
レイアウトの基本的考え方の説明図である。
【図８】本発明の第１の実施例による半導体記憶装置に
おけるメモリセルレイアウトの具体例を示す平面図であ
る。
おけるメモリセルレイアウトの具体例を示す平面図であ
る。
【図９】本発明の第１の実施例による半導体記憶装置の
半導体チップ内の配置の一具体例を示す図である。
半導体チップ内の配置の一具体例を示す図である。
【図１０】本発明の第１の実施例による半導体記憶装置
の半導体チップ内の配置の他の具体例を示す図である。
の半導体チップ内の配置の他の具体例を示す図である。
【図１１】本発明の第１の実施例による半導体記憶装置
の半導体チップ内の配置の更に他の具体例を示す図であ
る。
の半導体チップ内の配置の更に他の具体例を示す図であ
る。
【図１２】図１１に示す具体例におけるメモリセルレイ
アウトの具体例を示す図である。
アウトの具体例を示す図である。
【図１３】本発明の第２の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図１４】本発明の第１の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図１５】本発明の第１の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図１６】本発明の第１の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図１７】本発明の第１及び第２の実施例による半導体
記憶装置のレイアウトの基本的考え方の説明図である。
記憶装置のレイアウトの基本的考え方の説明図である。
【図１８】本発明の第３の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図１９】本発明の第３の実施例による半導体記憶装置
における接続部分の配列を示す概念図である。
における接続部分の配列を示す概念図である。
【図２０】本発明の第３の実施例による半導体記憶装置
における接続部分の配列を示す概念図である。
における接続部分の配列を示す概念図である。
【図２１】本発明の第４の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図２２】本発明の第４の実施例による半導体記憶装置
における接続部分の配列を示す概念図である。
における接続部分の配列を示す概念図である。
【図２３】本発明の第４の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図２４】本発明の第５の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図２５】本発明の第５の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図２６】本発明の第５の実施例による半導体記憶装置
における接続部分の配列を示す概念図である。
における接続部分の配列を示す概念図である。
【図２７】本発明の第６の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図２８】本発明の第６の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図２９】本発明の第６の実施例による半導体記憶装置
における接続部分の配列を示す概念図である。
における接続部分の配列を示す概念図である。
【図３０】本発明の第７の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図３１】本発明の第７の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図３２】本発明の第７の実施例による半導体記憶装置
の要部の断面図である。
の要部の断面図である。
【図３３】本発明の第７の実施例による半導体記憶装置
のレイアウトの基本的考え方の説明図である。
のレイアウトの基本的考え方の説明図である。
【図３４】本発明の第８の実施例による半導体記憶装置
における配列を示す概念図である。
における配列を示す概念図である。
【図３５】本発明の第８の実施例による半導体記憶装置
の要部のパターンを示す平面図である。
の要部のパターンを示す平面図である。
【図３６】従来の半導体記憶装置における配列を示す概
念図である。
念図である。
【図３７】従来の半導体記憶装置の要部のパターンを示
す平面図である。
す平面図である。
【図３８】従来の半導体記憶装置の要部の断面図であ
る。
る。
【図３９】従来の半導体記憶装置における配列を示す概
念図である。
念図である。
【図４０】従来の半導体記憶装置の要部のパターンを示
す平面図である。
す平面図である。
【図４１】従来の半導体記憶装置における配列を示す概
念図である。
念図である。
１０…半導体基板 １２…フィールド酸化膜 １３…活性領域 １４…ソース領域 １６…ドレイン領域 １８…ゲート酸化膜 ２０…酸化膜 ２２…酸化膜 ２４…蓄積電極 ２６…対向電極 ２８…酸化膜 ３０…メモリセルアレイ ３０Ａ、３０Ｂ…分割セルアレイ ３１…分割線 ３２…半導体チップ ＷＬ１〜ＷＬ５…ワード線 ＷＬＡ１〜ＷＬＡ５…ワード線 ＷＬＢ１〜ＷＬＢ５…ワード線 ＢＬ１ａ〜ＢＬ２ａ…ビット線 ＳＡ１〜ＳＡ３…センスアンプ ＣＳＥ…蓄積コンタクト ＣＢＬ…ビット線コンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−67771（ＪＰ，Ａ) 特開 平１−179449（ＪＰ，Ａ) 日経マイクロデイバイス1989年３月号 ｐｐ．54−58 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (12)
- 【請求項１】 複数のワード線及び複数のビット線を互
いに交差するように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に蓄積コンタクトを介して接続されたメモ
リセルを縦横に配置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 ２ｊ番目のビット線に接続されたメモリセル対と、２ｊ
＋１番目のビット線に接続されたメモリセル対のビット
線コンタクトが２本のワード線を挟んで配され、 ２ｊ番目のビット線に接続されたメモリセル対と、２ｊ
＋２番目のビット線に接続されたメモリセル対のビット
線コンタクトが１本のワード線を挟んで配され、 ２ｊ番目のビット線と２ｊ＋１番目のビット線が対とし
て同一のセンスアンプに接続されていることを特徴とす
る半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記ビット線上に前記蓄積容量が形成されていることを
特徴とする半導体記憶装置。 - 【請求項３】 複数のワード線及び複数のビット線を互
いに交差するように配し、 情報を記憶する蓄積容量と情報を読み書きする転送トラ
ンジスタとを有し、前記転送トランジスタのゲートが前
記ワード線に接続され、ソースがビット線コンタクトを
介して前記ビット線に接続され、ドレインが前記蓄積容
量の蓄積電極に前記ゲートを覆う絶縁膜に開口された蓄
積コンタクトを介して接続されたメモリセルを縦横に配
置し、 近接する２つのメモリセルを対としてメモリセル対を構
成し、 前記メモリセル対の各メモリセルが前記ビット線コンタ
クトを共有している半導体記憶装置において、 ２ｊ番目のビット線と２ｊ＋１番目のビット線が対とし
て同一のセンスアンプに接続され、 ２ｊ＋２番目のビット線と２ｊ＋３番目のビット線が対
として別の同一のセンスアンプに接続され、 前記メモリセルが縦横に配置されたメモリセル領域の一
の領域では、２ｊ番目のビット線及び２ｊ＋２番目のビ
ット線にのみメモリセル対が接続され、 前記一の領域において、２ｊ番目のビット線のビット線
コンタクトと２ｊ＋２番目のビット線のビット線コンタ
クトは１本のワード線を挟んで交互に配置されているこ
とを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 ２ｊ番目のビット線に接続されたメモリセル対を構成す
る２つのメモリセルが、この２ｊ番目のビット線の両側
に配置されていることを特徴とする半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 ２ｊ番目のビット線に接続されたメモリセル対がビット
線に対して斜めの同一方向に配向されていることを特徴
とする半導体記憶装置。 - 【請求項６】 請求項４記載の半導体記憶装置におい
て、 ２ｊ番目のビット線に接続されたメモリセル対の配向方
向と、２ｊ＋２番目のビット線に接続されたメモリセル
対の配向方向とが交差することを特徴とする半導体記憶
装置。 - 【請求項７】 請求項３記載の半導体記憶装置におい
て、 ２ｊ番目のビット線に接続されたメモリセル対を構成す
る２つのメモリセルが、この２ｊ番目のビット線の片側
に配置され、 ２本のワード線を挟んで配されたメモリセル対を構成す
る２つのメモリセルが、ビット線に対して両側に配置さ
れていることを特徴とする半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 ２ｊ番目のビット線に接続されたメモリセル対がビット
線コンタクトを中心とするＴ字型又はＶ字型であること
を特徴とする半導体記憶装置。 - 【請求項９】 請求項３乃至８のいずれか１項に記載の
半導体記憶装置において、 ２ｊ番目のビット線及び２ｊ＋２番目のビット線にのみ
メモリセル対が接続されている前記一の領域と、２ｊ＋
１番目のビット線及び２ｊ＋３番目のビット線にのみ接
続されている他の領域とに分割されていることを特徴と
する半導体記憶装置。 - 【請求項１０】 請求項１記載の半導体記憶装置におい
て、 前記蓄積容量上にビット線が形成されていることを特徴
とする半導体記憶装置。 - 【請求項１１】 請求項１０記載の半導体記憶装置にお
いて、 前記メモリセル対が前記ビット線に平行な方向に配向さ
れていることを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１０記載の半導体記憶装置にお
いて、 前記メモリセル対が前記ビット線に対して斜めの方向に
配向されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107644A JP2852735B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8107644A JP2852735B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070006A Division JP2974252B2 (ja) | 1989-08-19 | 1990-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293587A JPH08293587A (ja) | 1996-11-05 |
| JP2852735B2 true JP2852735B2 (ja) | 1999-02-03 |
Family
ID=14464425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8107644A Expired - Lifetime JP2852735B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852735B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| JP3580719B2 (ja) | 1999-03-03 | 2004-10-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR100324817B1 (ko) * | 1999-05-13 | 2002-02-28 | 박종섭 | 반도체 메모리 소자 |
| KR20010060046A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 반도체 메모리 소자 |
| JP2004193483A (ja) | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| KR100650735B1 (ko) * | 2005-05-26 | 2006-11-27 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
| KR100655375B1 (ko) | 2005-11-11 | 2006-12-08 | 삼성전자주식회사 | 메모리 코어 및 이를 구비한 반도체 메모리 장치 |
| JP5283920B2 (ja) * | 2007-02-15 | 2013-09-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1996
- 1996-04-26 JP JP8107644A patent/JP2852735B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデイバイス１９８９年３月号ｐｐ．５４−５８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08293587A (ja) | 1996-11-05 |
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