JP3247573B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特に複数本のワード線
と複数本のビット線の各交点の３つに２個の割合でメモ
リセルを配置したＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係わり、特に複数本のワード線
と複数本のビット線の各交点の３つに２個の割合でメモ
リセルを配置したＤＲＡＭに関する。
【０００２】
【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線、トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line ：以後オープンＢＬ方
式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビ
ットまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line ：以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線、トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line ：以後オープンＢＬ方
式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビ
ットまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line ：以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
【０００３】ところで、オープンＢＬ方式は、メモリセ
ル面積は小さいが、センスアンプの設計ルールが非常に
厳しくセンスアンプの配置が困難で、しかもノイズが大
きい問題点がある。一方、フォールデッドＢＬ方式は、
センスアンプの設計ルールは大幅に緩和できるが、メモ
リセル面積が大きくチップサイズが大きくなる問題点が
ある。
ル面積は小さいが、センスアンプの設計ルールが非常に
厳しくセンスアンプの配置が困難で、しかもノイズが大
きい問題点がある。一方、フォールデッドＢＬ方式は、
センスアンプの設計ルールは大幅に緩和できるが、メモ
リセル面積が大きくチップサイズが大きくなる問題点が
ある。
【０００４】そこで本発明者は、以下に示す新たな構成
のＤＲＡＭを既に提案している（特開平６−１８７７７
８号公報）。これは、１つのセルアレイ内にフォールデ
ッドＢＬとオープンＢＬを混在させることにより、フォ
ールデッドＢＬ方式に比べメモリセル面積を縮小するこ
とができ、かつオープンＢＬ方式に比べセンスアンプの
設計ルールを緩和することができるものである。そし
て、メモリセル面積の縮小、センスアンプの設計ルール
の緩和という２つの要望を同時に達成することができ、
さらにビット線間のノイズを低減することも可能として
いる。
のＤＲＡＭを既に提案している（特開平６−１８７７７
８号公報）。これは、１つのセルアレイ内にフォールデ
ッドＢＬとオープンＢＬを混在させることにより、フォ
ールデッドＢＬ方式に比べメモリセル面積を縮小するこ
とができ、かつオープンＢＬ方式に比べセンスアンプの
設計ルールを緩和することができるものである。そし
て、メモリセル面積の縮小、センスアンプの設計ルール
の緩和という２つの要望を同時に達成することができ、
さらにビット線間のノイズを低減することも可能として
いる。
【０００５】代表的な回路例を図２４（ａ）に示し、そ
の動作時の等価回路を図２４（ｂ）（ｃ）に示す。ワー
ド線（ＷＬ0 〜ＷＬ2 ）とビット線の交点のうち、ワー
ド線方向から見ても交点３つに２個、ビット線方向から
見ても交点３つに２個の割合でメモリセルが配置されて
いる。これにより、交点２つに１つのフォールデッドＢ
Ｌ（図２４（ａ））の３／４にセルサイズが縮小でき
る。センスアンプ（ＳＡ0 〜ＳＡ5 ）のピッチは図２４
（ａ）に示すようにビット線３本に１個であり、ビット
線２本に１個のオープンＢＬに比べ１５０％に緩和でき
る。
の動作時の等価回路を図２４（ｂ）（ｃ）に示す。ワー
ド線（ＷＬ0 〜ＷＬ2 ）とビット線の交点のうち、ワー
ド線方向から見ても交点３つに２個、ビット線方向から
見ても交点３つに２個の割合でメモリセルが配置されて
いる。これにより、交点２つに１つのフォールデッドＢ
Ｌ（図２４（ａ））の３／４にセルサイズが縮小でき
る。センスアンプ（ＳＡ0 〜ＳＡ5 ）のピッチは図２４
（ａ）に示すようにビット線３本に１個であり、ビット
線２本に１個のオープンＢＬに比べ１５０％に緩和でき
る。
【０００６】セルアレイとセンスアンプ間にスイッチが
入っており、選択したワード線により、図２４（ｂ）
（ｃ）のように切り換わる。（ｂ）はワード線ＷＬ0 ，
ＷＬ1選択時、（ｃ）はＷＬ2 選択時である。ビット線
３本１組として、例えばＷＬ0選択時にメモリセルが読
み出されるビット線ＢＬ0 と読み出されないビット線Ｂ
Ｌ2 を、フォールデッドＢＬ対として左のセンスアンプ
で増幅する。また、メモリセルが読み出されるビット線
ＢＬ1 と右のセルアレイのビット線を組としてオープン
ＢＬを構成し、右のセンスアンプで増幅するわけであ
る。
入っており、選択したワード線により、図２４（ｂ）
（ｃ）のように切り換わる。（ｂ）はワード線ＷＬ0 ，
ＷＬ1選択時、（ｃ）はＷＬ2 選択時である。ビット線
３本１組として、例えばＷＬ0選択時にメモリセルが読
み出されるビット線ＢＬ0 と読み出されないビット線Ｂ
Ｌ2 を、フォールデッドＢＬ対として左のセンスアンプ
で増幅する。また、メモリセルが読み出されるビット線
ＢＬ1 と右のセルアレイのビット線を組としてオープン
ＢＬを構成し、右のセンスアンプで増幅するわけであ
る。
【０００７】このようなセル配置は、図２８に示す例等
にも対応する。この例は、読み出しはＢＬ３本組で１組
のフォールデッドＢＬ対と該フォールデッドＢＬ対のリ
ファレンスビット線を共用とするもう１組のフォールデ
ッドＢＬ対で行い、書込みは図２４（ａ）のようにオー
プンＢＬとフォールデッドＢＬ対で行う。図２９は図２
８の動作例を示している。
にも対応する。この例は、読み出しはＢＬ３本組で１組
のフォールデッドＢＬ対と該フォールデッドＢＬ対のリ
ファレンスビット線を共用とするもう１組のフォールデ
ッドＢＬ対で行い、書込みは図２４（ａ）のようにオー
プンＢＬとフォールデッドＢＬ対で行う。図２９は図２
８の動作例を示している。
【０００８】図２４の例は、オープンＢＬがフォールデ
ッドＢＬ対に挟まれるため、センスアンプ動作時に発生
するδ2 ノイズに強く、オープンＢＬ対のリファレンス
ＢＬは隣りのＢＬが (1/2)Ｖccに固定しているため、シ
ールド効果によりノイズに強い。さらに、フォールデッ
ドＢＬ対は間にオープンＢＬが入るため、同相ノイズを
受けてもフォールデッドＢＬのＢＬ対間の電位差は変化
せずＢＬ間ノイズに強い。また、図２９の方式はフォー
ルデッドＢＬ読み出しのため、オープンＢＬ固有のノイ
ズがなく、ノイズに強い。さらに、ビット線のツイスト
を行うこともでき、高密度化してもノイズを低減でき
る。
ッドＢＬ対に挟まれるため、センスアンプ動作時に発生
するδ2 ノイズに強く、オープンＢＬ対のリファレンス
ＢＬは隣りのＢＬが (1/2)Ｖccに固定しているため、シ
ールド効果によりノイズに強い。さらに、フォールデッ
ドＢＬ対は間にオープンＢＬが入るため、同相ノイズを
受けてもフォールデッドＢＬのＢＬ対間の電位差は変化
せずＢＬ間ノイズに強い。また、図２９の方式はフォー
ルデッドＢＬ読み出しのため、オープンＢＬ固有のノイ
ズがなく、ノイズに強い。さらに、ビット線のツイスト
を行うこともでき、高密度化してもノイズを低減でき
る。
【０００９】このように図２４、図２９の方式は、ノイ
ズに強く、セルサイズが小さく、センスアンプの設計ル
ールを緩和できる。しかしながら、この種のＤＲＡＭに
あっては、セルの形状に制約が多いという問題があっ
た。以下に、この問題を説明する。
ズに強く、セルサイズが小さく、センスアンプの設計ル
ールを緩和できる。しかしながら、この種のＤＲＡＭに
あっては、セルの形状に制約が多いという問題があっ
た。以下に、この問題を説明する。
【００１０】図２５（ａ）（ｂ）に前記した従来のＤＲ
ＡＭにおけるメモリセルのレイアウト平面図と断面図を
示し、図２６に図２５の概略図を示す。縦方向のワード
（ＷＬ0c〜ＷＬ5c）と横方向のビット線（ＢＬ0c〜ＢＬ
5c）の交点３つに２個セルが配置される。１つのセルの
内にはビット線（ＢＬ）コンタクト（図中に◇で示す）
は隣りのＢＬコンタクトと共用のため、ＢＬコンタクト
半分よりＷＬとアクティブエリアの交点にトランジスタ
があり、トランジスタの隣りにストレージ（ＳＮ）ノー
ドコンタクト（図中に×で示す）がありストレージノー
ドに接続する。ストレージノードの隣りには通過ワード
線があり、その半分の隣りのセルを共有する。結局、セ
ルサイズとしては、配線のラインとスペースを各々Ｆと
すると、縦方向（ＷＬ方向）は２Ｆ、横方向（ビット線
方向）は３Ｆの３×２＝６Ｆ2 セルとなる。
ＡＭにおけるメモリセルのレイアウト平面図と断面図を
示し、図２６に図２５の概略図を示す。縦方向のワード
（ＷＬ0c〜ＷＬ5c）と横方向のビット線（ＢＬ0c〜ＢＬ
5c）の交点３つに２個セルが配置される。１つのセルの
内にはビット線（ＢＬ）コンタクト（図中に◇で示す）
は隣りのＢＬコンタクトと共用のため、ＢＬコンタクト
半分よりＷＬとアクティブエリアの交点にトランジスタ
があり、トランジスタの隣りにストレージ（ＳＮ）ノー
ドコンタクト（図中に×で示す）がありストレージノー
ドに接続する。ストレージノードの隣りには通過ワード
線があり、その半分の隣りのセルを共有する。結局、セ
ルサイズとしては、配線のラインとスペースを各々Ｆと
すると、縦方向（ＷＬ方向）は２Ｆ、横方向（ビット線
方向）は３Ｆの３×２＝６Ｆ2 セルとなる。
【００１１】図２５（ｂ）には、ストレージノード形成
後、ビット線を形成するビット線後作りスタックセルの
例を示す。ビット線後作りスタックセルは、この６Ｆ2
セルに適合する。しかしながら、第１にビット線後作り
だと、キャパシタに高誘電率膜、例えばタンタル酸化膜
（ＴａＯ2 ）やチタン酸ストロンチューム膜（Ｔｉ2Ｏ3
Ｓｒ）等が作りにくい。即ち、キャパシタ絶縁膜形成
後に高温の熱処理の必要なビット線等が形成しにくい問
題点がある。第２に図２５（ｂ）に示すようにストレー
ジノードはＢＬコンタクト及び隣りのストレージノード
間にＦの間隔をとると、キャパシタサイズがＦ2 となり
小さくなる。
後、ビット線を形成するビット線後作りスタックセルの
例を示す。ビット線後作りスタックセルは、この６Ｆ2
セルに適合する。しかしながら、第１にビット線後作り
だと、キャパシタに高誘電率膜、例えばタンタル酸化膜
（ＴａＯ2 ）やチタン酸ストロンチューム膜（Ｔｉ2Ｏ3
Ｓｒ）等が作りにくい。即ち、キャパシタ絶縁膜形成
後に高温の熱処理の必要なビット線等が形成しにくい問
題点がある。第２に図２５（ｂ）に示すようにストレー
ジノードはＢＬコンタクト及び隣りのストレージノード
間にＦの間隔をとると、キャパシタサイズがＦ2 となり
小さくなる。
【００１２】これに対して、この６Ｆ2 セルでビット線
先作り、即ちビット線形成後にキャパシタを形成する
と、ビット線形成時の熱処理がキャパシタ形成時に関係
なくなり、さらにキャパシタサイズを２Ｆ2 にできる。
しかしながら、このビット線先作りスタックセルをこの
６Ｆ2 セルで形成するには次のような問題点がある。
先作り、即ちビット線形成後にキャパシタを形成する
と、ビット線形成時の熱処理がキャパシタ形成時に関係
なくなり、さらにキャパシタサイズを２Ｆ2 にできる。
しかしながら、このビット線先作りスタックセルをこの
６Ｆ2 セルで形成するには次のような問題点がある。
【００１３】図２５（ａ）のセル配置では、ＳＮコンタ
クト上にＢＬがきているため、ＢＬ上のストレージノー
ド（ＳＮ）とアクティブエリアをＳＮコンタクトで接続
できない。そこで、図２７（ａ）に示すようにアクティ
ブエリアをＢＬとＢＬの間の所まで延長してそこでＳＮ
コンタクトをとる必要がある。そして、ＢＬ形成後にＳ
Ｎを形成し、そしてプレート電極を形成する。こうする
と、ＳＮはＢＬダイコンと距離をとる必要がないため、
ＳＮ−ＳＮ間距離Ｆのみとなり縦方向にＦ、横方向に２
Ｆの２×１＝２Ｆ2 までセルキャパシタサイズを大きく
でき、大きなセル容量を確保できる。しかし、図２７
（ｂ）に示すようにｎ型拡散層間膜離が大幅にルール違
反し素子分離が厳しくなってしまう。
クト上にＢＬがきているため、ＢＬ上のストレージノー
ド（ＳＮ）とアクティブエリアをＳＮコンタクトで接続
できない。そこで、図２７（ａ）に示すようにアクティ
ブエリアをＢＬとＢＬの間の所まで延長してそこでＳＮ
コンタクトをとる必要がある。そして、ＢＬ形成後にＳ
Ｎを形成し、そしてプレート電極を形成する。こうする
と、ＳＮはＢＬダイコンと距離をとる必要がないため、
ＳＮ−ＳＮ間距離Ｆのみとなり縦方向にＦ、横方向に２
Ｆの２×１＝２Ｆ2 までセルキャパシタサイズを大きく
でき、大きなセル容量を確保できる。しかし、図２７
（ｂ）に示すようにｎ型拡散層間膜離が大幅にルール違
反し素子分離が厳しくなってしまう。
【００１４】さらに、図２５のセル配置は、あまりきっ
ちりアクティブエリア（拡散層＋チャネル領域）が形成
されているため、他のトレンチセルを形成するにも自由
度が小さい。さらに自由度が小さいと、第１にセル配置
上の問題で欠陥が発生しても形状を変えられない。
ちりアクティブエリア（拡散層＋チャネル領域）が形成
されているため、他のトレンチセルを形成するにも自由
度が小さい。さらに自由度が小さいと、第１にセル配置
上の問題で欠陥が発生しても形状を変えられない。
【００１５】また、光リソグラフィの立場からレベンソ
ン，ハーブトーン等の位相シフトマスクを用いる時に、
この配置が他のフォールデッドＢＬ用８Ｆ2 セル等に比
べマッチしないと結局セルサイズが縮少しにくい。
ン，ハーブトーン等の位相シフトマスクを用いる時に、
この配置が他のフォールデッドＢＬ用８Ｆ2 セル等に比
べマッチしないと結局セルサイズが縮少しにくい。
【００１６】
【発明が解決しようとする課題】このように従来、ワー
ドとビット線の交点の３つに２つメモリセルを配置する
メモリセル配置においては、セル容量の増大ができ、高
誘電体膜の形成できるビット線先作りスタックセルには
不向きで、さらに他のトレンチセル等に関してもセル配
置に自由度がない問題点があった。
ドとビット線の交点の３つに２つメモリセルを配置する
メモリセル配置においては、セル容量の増大ができ、高
誘電体膜の形成できるビット線先作りスタックセルには
不向きで、さらに他のトレンチセル等に関してもセル配
置に自由度がない問題点があった。
【００１７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、ワード線とビット線の
交点３つに２個セルを配置する方式でありながら、ビッ
ト線先作りスタックセルに向いて、セル容量増大，高誘
電体膜対応可能で、さらにセルの自由度が大きく、ビッ
ト線後作りセル，トレンチセルに向いているセルを提供
する。
ので、その目的とするところは、ワード線とビット線の
交点３つに２個セルを配置する方式でありながら、ビッ
ト線先作りスタックセルに向いて、セル容量増大，高誘
電体膜対応可能で、さらにセルの自由度が大きく、ビッ
ト線後作りセル，トレンチセルに向いているセルを提供
する。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、複数本のワード線と複数本のビッ
ト線の交点のうち、ワード線方向及びビット線方向に対
して、それぞれ３つに２個の割合でメモリセルが配置さ
れるメモリセルアレイからなるダイナミック型半導体記
憶装置において、前記ビット線を前記ワード線と直交す
る方向から傾けて配置し、かつ前記メモリセルのビット
線コンタクトとストレージノード（ＳＮ）コンタクトを
結ぶアクティブ領域を、前記ワード線と直交する方向か
ら傾けて配置してなることを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、複数本のワード線と複数本のビッ
ト線の交点のうち、ワード線方向及びビット線方向に対
して、それぞれ３つに２個の割合でメモリセルが配置さ
れるメモリセルアレイからなるダイナミック型半導体記
憶装置において、前記ビット線を前記ワード線と直交す
る方向から傾けて配置し、かつ前記メモリセルのビット
線コンタクトとストレージノード（ＳＮ）コンタクトを
結ぶアクティブ領域を、前記ワード線と直交する方向か
ら傾けて配置してなることを特徴とする。
【００１９】また、本発明（請求項２）は、複数本のワ
ード線と複数本のビット線の交点のうち、ワード線方向
及びビット線方向に対して、それぞれ３つに２個の割合
でメモリセルが配置されるメモリセルアレイからなるダ
イナミック型半導体記憶装置において、前記ビット線を
ワード線方向の１方向に対して鋭角に配置し、かつ前記
メモリセルのビット線コンタクトとストレージノード
（ＳＮ）コンタクトを結ぶアクティブ領域を、前記ワー
ド線方向の１方向に対して鋭角に配置してなることを特
徴とする。
ード線と複数本のビット線の交点のうち、ワード線方向
及びビット線方向に対して、それぞれ３つに２個の割合
でメモリセルが配置されるメモリセルアレイからなるダ
イナミック型半導体記憶装置において、前記ビット線を
ワード線方向の１方向に対して鋭角に配置し、かつ前記
メモリセルのビット線コンタクトとストレージノード
（ＳＮ）コンタクトを結ぶアクティブ領域を、前記ワー
ド線方向の１方向に対して鋭角に配置してなることを特
徴とする。
【００２０】
【００２１】また、本発明（請求項９）は、複数本のワ
ード線と複数本のビット線の交点のうち、ワード線方向
及びビット線方向に対して、それぞれ３つに２個の割合
でメモリセルが配置されるメモリセルアレイからなるダ
イナミック型半導体記憶装置において、前記メモリセル
のビット線コンタクトとストレージノード（ＳＮ）コン
タクトを結ぶアクティブ領域を、前記ワード線と直交す
る方向から傾けて配置してなることを特徴とする。
ード線と複数本のビット線の交点のうち、ワード線方向
及びビット線方向に対して、それぞれ３つに２個の割合
でメモリセルが配置されるメモリセルアレイからなるダ
イナミック型半導体記憶装置において、前記メモリセル
のビット線コンタクトとストレージノード（ＳＮ）コン
タクトを結ぶアクティブ領域を、前記ワード線と直交す
る方向から傾けて配置してなることを特徴とする。
【００２２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルは、ビット線の下にストレージノードを
形成するスタック型キャパシタを有するものであるこ
と。 (2) ストレージノードの形状が、ワード線方向の１方向
に対して鋭角の方向に細長いこと。 (3) ビット線コンタクトは第１及び第２のビット線コン
タクトに分けられ、アクティブ領域上の第１のビット線
コンタクトを上層のパッド層に接続し、該パッド上に第
２のビット線コンタクトを形成してビット線と接続し、
第１のビット線コンタクトと第２のビット線コンタクト
を結ぶ方向は、ワード線方向の１方向に対して鈍角の方
向であること。 (4) メモリセルは、前記ビット線の上にストレージノー
ドを形成するスタック型キャパシタを有するものである
こと。 (5) メモリセルは、半導体基板に設けたトレンチ内にス
トレージノードを形成したトレンチ型キャパシタを有す
るものであること。 (6) ビット線コンタクトを共用する２個のメモリセルの
各々のトレンチを結ぶ方向は、前記アクティブ領域の方
向よりさらに鋭角であること。 (7) メモリセルは、基板中にプレート電極を形成するも
のであること。 (8) ワード線方向の１方向に対して直角方向に、隣接す
るビット線のビット線コンタクトが配置されているこ
と。 (9) 直角方向に隣接するビット線のビット線コンタクト
のうち最も近いもの同士を結ぶ直線は、ワード線方向の
１方向に対して鈍角であること。
は、次のものがあげられる。 (1) メモリセルは、ビット線の下にストレージノードを
形成するスタック型キャパシタを有するものであるこ
と。 (2) ストレージノードの形状が、ワード線方向の１方向
に対して鋭角の方向に細長いこと。 (3) ビット線コンタクトは第１及び第２のビット線コン
タクトに分けられ、アクティブ領域上の第１のビット線
コンタクトを上層のパッド層に接続し、該パッド上に第
２のビット線コンタクトを形成してビット線と接続し、
第１のビット線コンタクトと第２のビット線コンタクト
を結ぶ方向は、ワード線方向の１方向に対して鈍角の方
向であること。 (4) メモリセルは、前記ビット線の上にストレージノー
ドを形成するスタック型キャパシタを有するものである
こと。 (5) メモリセルは、半導体基板に設けたトレンチ内にス
トレージノードを形成したトレンチ型キャパシタを有す
るものであること。 (6) ビット線コンタクトを共用する２個のメモリセルの
各々のトレンチを結ぶ方向は、前記アクティブ領域の方
向よりさらに鋭角であること。 (7) メモリセルは、基板中にプレート電極を形成するも
のであること。 (8) ワード線方向の１方向に対して直角方向に、隣接す
るビット線のビット線コンタクトが配置されているこ
と。 (9) 直角方向に隣接するビット線のビット線コンタクト
のうち最も近いもの同士を結ぶ直線は、ワード線方向の
１方向に対して鈍角であること。
【００２３】
【作用】本発明によれば、従来ワード線方向に対して垂
直であってスペース的に位置を変えられなかったアクテ
ィブ領域やビット線配線を自由のある角度で配置できる
ため、ビット線コンタクト−ビット線コンタクト間、ス
トレージノード（ＳＮ）ダイコン−ＳＮダイコン間、ビ
ット線コンタクト−ＳＮダイコン間、トレンチ−トレン
チ間の位置、ストレージノードダイコン−ビット線間距
離等が自由に設定できる。
直であってスペース的に位置を変えられなかったアクテ
ィブ領域やビット線配線を自由のある角度で配置できる
ため、ビット線コンタクト−ビット線コンタクト間、ス
トレージノード（ＳＮ）ダイコン−ＳＮダイコン間、ビ
ット線コンタクト−ＳＮダイコン間、トレンチ−トレン
チ間の位置、ストレージノードダイコン−ビット線間距
離等が自由に設定できる。
【００２４】従って、ルールが厳しい所を緩め、ルール
が緩い所を縮めることが可能となる。また、隣接したビ
ット線につながるアクティブ領域間の相対位置も、従来
繰り返しのピッチの１／３ずらしたのみに制約されてい
たが、本発明では約１／４，約１／２と自由度が上り、
レベンソン等の位相シフトを用いた時など微細化ができ
る最適な相対位置に設計できる。
が緩い所を縮めることが可能となる。また、隣接したビ
ット線につながるアクティブ領域間の相対位置も、従来
繰り返しのピッチの１／３ずらしたのみに制約されてい
たが、本発明では約１／４，約１／２と自由度が上り、
レベンソン等の位相シフトを用いた時など微細化ができ
る最適な相対位置に設計できる。
【００２５】また、ビット線やアクティブ領域を傾ける
ことにより、欠陥等少ない配置が選択できる。さらに、
前記アクティブエリアの相対位置が約１／２の時、ビッ
ト線ダイコンの自由度が上り、ビット線形成後キャパシ
タを作るスタックセルが容易に形成できる。
ことにより、欠陥等少ない配置が選択できる。さらに、
前記アクティブエリアの相対位置が約１／２の時、ビッ
ト線ダイコンの自由度が上り、ビット線形成後キャパシ
タを作るスタックセルが容易に形成できる。
【００２６】このようにして本発明では、メモリセルサ
イズの縮少を実現しつつ、大きなセル容量の確保及びメ
モリセル部のルールの緩和を実現し、さらにセンスアン
プ部ルールの緩和とアレイノイズの低減を両立させたＤ
ＲＡＭを実現することが可能となる。
イズの縮少を実現しつつ、大きなセル容量の確保及びメ
モリセル部のルールの緩和を実現し、さらにセンスアン
プ部ルールの緩和とアレイノイズの低減を両立させたＤ
ＲＡＭを実現することが可能となる。
【００２７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのメモリセル配置を示すレイアウト図である。ま
た、セル配置が理解されやすいように、図２にビット線
層とアクティブエリア層及びワード線層を抜き出した図
面を示し、図３にアクティブエリア，ＳＮコンタクト，
第１のパットポリＢＬダイコン，第２のパッドポリＢＬ
ダイコンを抜き出した図面を示し、図４にアクティブエ
リア，ビット線，ＳＮダイコン及び新たにストレージノ
ード（ＳＮ）を付加した図面を示す。さらに、図５に、
メモリセルが配置される位置を模式的に示す。
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのメモリセル配置を示すレイアウト図である。ま
た、セル配置が理解されやすいように、図２にビット線
層とアクティブエリア層及びワード線層を抜き出した図
面を示し、図３にアクティブエリア，ＳＮコンタクト，
第１のパットポリＢＬダイコン，第２のパッドポリＢＬ
ダイコンを抜き出した図面を示し、図４にアクティブエ
リア，ビット線，ＳＮダイコン及び新たにストレージノ
ード（ＳＮ）を付加した図面を示す。さらに、図５に、
メモリセルが配置される位置を模式的に示す。
【００２８】図１，２に示すように、ワード線（ＷＬ）
１４は紙面上下方向に配置され、このワード線方向と直
交する方向（紙面左右方向）に対して、ビット線（Ｂ
Ｌ）１８及びアクティブエリア（拡散層）１３が傾けて
配置されている。図１，３に示すように、アクティブエ
リア１３の中央部に第１のＢＬコンタクト１５が設けら
れ、このＢＬコンタクト１５は上層のパッド層１６に接
続され、パッド層１６上に第２のＢＬコンタクト１７が
設けられてビット線１８に接続されている。
１４は紙面上下方向に配置され、このワード線方向と直
交する方向（紙面左右方向）に対して、ビット線（Ｂ
Ｌ）１８及びアクティブエリア（拡散層）１３が傾けて
配置されている。図１，３に示すように、アクティブエ
リア１３の中央部に第１のＢＬコンタクト１５が設けら
れ、このＢＬコンタクト１５は上層のパッド層１６に接
続され、パッド層１６上に第２のＢＬコンタクト１７が
設けられてビット線１８に接続されている。
【００２９】アクティブエリア１３の両端部にはＳＮコ
ンタクト１９が設けられており、このＳＮコンタクト１
９は、図４に示すようにストレージノード２０に接続さ
れている。そして、図５に示すように、ワード線（Ｗ
Ｌ）１４とビット線（ＢＬ）１８の各交点の内、ワード
線方向及びビット線方向に対して、それぞれ３つに２個
の割合でメモリセルが配置されるものとなっている。
ンタクト１９が設けられており、このＳＮコンタクト１
９は、図４に示すようにストレージノード２０に接続さ
れている。そして、図５に示すように、ワード線（Ｗ
Ｌ）１４とビット線（ＢＬ）１８の各交点の内、ワード
線方向及びビット線方向に対して、それぞれ３つに２個
の割合でメモリセルが配置されるものとなっている。
【００３０】ここで、ビット線１８及びアクティブエリ
ア１３をワード線方向の１方向に対して鋭角に傾けたと
すると、ストレージノード２０の形状はワード線方向の
１方向に対して鋭角の方向に細長くなっている。また、
ＢＬコンタクト１５，１７を結ぶ方向は、ワード線方向
の１方向に対して鈍角の方向となっている。
ア１３をワード線方向の１方向に対して鋭角に傾けたと
すると、ストレージノード２０の形状はワード線方向の
１方向に対して鋭角の方向に細長くなっている。また、
ＢＬコンタクト１５，１７を結ぶ方向は、ワード線方向
の１方向に対して鈍角の方向となっている。
【００３１】図６は図１〜５に適用する、ビット線形成
後にストレージノード及びプレート電極を形成するスタ
ックセルを示す。図中の１１はｐウェル、１２はＳｉＯ
2 等の素子分離絶縁膜、１３はアクティブエリアとなる
拡散層、１４はワード線ＷＬ、１５は第１のＢＬコンタ
クト、１６はパッド層、１７は第２のＢＬコンタクト、
１８はビット線、１９はＳＮコンタクト、２０はストレ
ージノード、２１はプレート電極を示している。
後にストレージノード及びプレート電極を形成するスタ
ックセルを示す。図中の１１はｐウェル、１２はＳｉＯ
2 等の素子分離絶縁膜、１３はアクティブエリアとなる
拡散層、１４はワード線ＷＬ、１５は第１のＢＬコンタ
クト、１６はパッド層、１７は第２のＢＬコンタクト、
１８はビット線、１９はＳＮコンタクト、２０はストレ
ージノード、２１はプレート電極を示している。
【００３２】図６に示すように、セルトランジスタの一
方の拡散層１３上に第１のＢＬコンタクト１５を落と
し、その上にパッド層１６を形成して、第１のＢＬコン
タクト１５とずれた位置に第２のＢＬコンタクト１７を
落として、その上にビット線１８を形成している。図３
に示すように、これらのＢＬコンタクト１５，１７のず
れる方向は、前記斜めと垂直方向になる方向の斜めにず
らしている。
方の拡散層１３上に第１のＢＬコンタクト１５を落と
し、その上にパッド層１６を形成して、第１のＢＬコン
タクト１５とずれた位置に第２のＢＬコンタクト１７を
落として、その上にビット線１８を形成している。図３
に示すように、これらのＢＬコンタクト１５，１７のず
れる方向は、前記斜めと垂直方向になる方向の斜めにず
らしている。
【００３３】隣接するビット線１８につながるアクティ
ブエリア１３の表面方向のピッチのずれは、従来レイア
ウトでは１／３ずつずれていたが、このレイアウトで
は、前記斜めと垂直方向の斜めで見てみると約１／２づ
つずれている。これにより、図２のＡに示す所に隙間が
でき、図３のように第２のＢＬコンタクト１７をずらし
て配置するスペースができる。
ブエリア１３の表面方向のピッチのずれは、従来レイア
ウトでは１／３ずつずれていたが、このレイアウトで
は、前記斜めと垂直方向の斜めで見てみると約１／２づ
つずれている。これにより、図２のＡに示す所に隙間が
でき、図３のように第２のＢＬコンタクト１７をずらし
て配置するスペースができる。
【００３４】ずれたＢＬコンタクト１７上にビット線１
８を斜めに配置すると、ＢＬ−ＢＬ間の間に、ＳＮコン
タクト１９を落とす場所ができ、ビット線１８の形成後
に容易にストレージノード（ＳＮ）とプレートからなる
キャパシタを形成でき、結果として、図４のように大き
なストレージノード領域が確保される。さらに、ビット
線形成時の熱工程があっても良く、高誘電体膜等が形成
しやすい。ビット線１８が斜めに曲っても、図７に示す
ようにセルアレイの途中で逆に曲げると、容易にセンス
アンプ回路を接続できる。
８を斜めに配置すると、ＢＬ−ＢＬ間の間に、ＳＮコン
タクト１９を落とす場所ができ、ビット線１８の形成後
に容易にストレージノード（ＳＮ）とプレートからなる
キャパシタを形成でき、結果として、図４のように大き
なストレージノード領域が確保される。さらに、ビット
線形成時の熱工程があっても良く、高誘電体膜等が形成
しやすい。ビット線１８が斜めに曲っても、図７に示す
ようにセルアレイの途中で逆に曲げると、容易にセンス
アンプ回路を接続できる。
【００３５】このように本実施例によれば、従来ワード
線方向に対して垂直であって、スペース的に位置を変え
られなかったアクティブエリアやビット線配線を自由の
ある角度で配置できるため、ビット線コンタクト−ビッ
ト線コンタクト間、ストレージノード（ＳＮ）ダイコン
−ＳＮダイコン間、ビット線コンタクト−ＳＮダイコン
間、トレンチ−トレンチ間の位置、ストレージノードダ
イコン−ビット線間距離等が自由に設定できる。このた
め、ルールが厳しい所を緩め、ルールが緩い所を縮める
ことが可能である。
線方向に対して垂直であって、スペース的に位置を変え
られなかったアクティブエリアやビット線配線を自由の
ある角度で配置できるため、ビット線コンタクト−ビッ
ト線コンタクト間、ストレージノード（ＳＮ）ダイコン
−ＳＮダイコン間、ビット線コンタクト−ＳＮダイコン
間、トレンチ−トレンチ間の位置、ストレージノードダ
イコン−ビット線間距離等が自由に設定できる。このた
め、ルールが厳しい所を緩め、ルールが緩い所を縮める
ことが可能である。
【００３６】隣接したビット線につながるアクティブエ
リア間の相対位置も、従来、繰り返しピッチの１／３ず
らしたのみに制約されていたが、本発明では約１／４、
約１／２と自由度が上り、レベンソン等の位相シフトを
用いた時など微細化ができる最適な相対位置に設計でき
る。また、欠陥等少ない配置が選択できる。さらに、ア
クティブエリアの相対位置が約１／２の時、ビット線ダ
イコンの自由度が上り、ビット線形成後キャパシタを作
るスタックセルが容易に形成できる。 （実施例２）図８は、本発明の第２の実施例に係わるＤ
ＲＡＭのメモリセル配置を示すレイアウト図で、図９、
図１０はその一部の層を抜き出したものを示す。図１１
は図８に対応するメモリセルの断面図を示す。図１、図
６と異なる点は、第１及び第２のＢＬコンタクト１５，
１７及びパット層１６をやめ、１つのＢＬコンタクト１
５で拡散層１３とビット線１８をつないでいる。
リア間の相対位置も、従来、繰り返しピッチの１／３ず
らしたのみに制約されていたが、本発明では約１／４、
約１／２と自由度が上り、レベンソン等の位相シフトを
用いた時など微細化ができる最適な相対位置に設計でき
る。また、欠陥等少ない配置が選択できる。さらに、ア
クティブエリアの相対位置が約１／２の時、ビット線ダ
イコンの自由度が上り、ビット線形成後キャパシタを作
るスタックセルが容易に形成できる。 （実施例２）図８は、本発明の第２の実施例に係わるＤ
ＲＡＭのメモリセル配置を示すレイアウト図で、図９、
図１０はその一部の層を抜き出したものを示す。図１１
は図８に対応するメモリセルの断面図を示す。図１、図
６と異なる点は、第１及び第２のＢＬコンタクト１５，
１７及びパット層１６をやめ、１つのＢＬコンタクト１
５で拡散層１３とビット線１８をつないでいる。
【００３７】ここには示してないが、第１及び第２のＢ
Ｌコンタクトをオーバラップして形成しても良い。図９
のように、前記スペースがある所Ｂに拡散層１３（アク
ティブエリアは拡散層とチャネルを足したもの）を延ば
して、そのままＢＬダイコンを落としておけば、図１、
図６同様、ＢＬ形成後にキャパシタを形成するスタック
セルが形成できる。
Ｌコンタクトをオーバラップして形成しても良い。図９
のように、前記スペースがある所Ｂに拡散層１３（アク
ティブエリアは拡散層とチャネルを足したもの）を延ば
して、そのままＢＬダイコンを落としておけば、図１、
図６同様、ＢＬ形成後にキャパシタを形成するスタック
セルが形成できる。
【００３８】このような構成であっても第１の実施例と
同様効果が得られる。 （実施例３，４）図１２は本発明の第３の実施例に係わ
るＤＲＡＭのメモリセル配置を示すレイアウト図で、図
１３は本発明の第４の実施例に係わるＤＲＡＭのメモリ
セル配置を示すレイアウト図である。
同様効果が得られる。 （実施例３，４）図１２は本発明の第３の実施例に係わ
るＤＲＡＭのメモリセル配置を示すレイアウト図で、図
１３は本発明の第４の実施例に係わるＤＲＡＭのメモリ
セル配置を示すレイアウト図である。
【００３９】図１２、図１３において、ビット線１８、
アクティブエリア１３共にワード線１４に対して斜めに
同一方向に配設されている。ビット線１６、アクティブ
エリア１３はオーバラップしており、これは図１５に示
すようなキャパシタ形成後、ビット線を作るスタックセ
ルに向いているし、図１６（ａ）に示すようなトレンチ
セルにも向いている。このトレンチセルは基板をプレー
トとするメモリセルである。
アクティブエリア１３共にワード線１４に対して斜めに
同一方向に配設されている。ビット線１６、アクティブ
エリア１３はオーバラップしており、これは図１５に示
すようなキャパシタ形成後、ビット線を作るスタックセ
ルに向いているし、図１６（ａ）に示すようなトレンチ
セルにも向いている。このトレンチセルは基板をプレー
トとするメモリセルである。
【００４０】図１２に対して図１３はトレンチ或いはＳ
Ｎダイコンがワード線方向にずれた例を示しており、こ
うすると、図１６（ｂ）に示すようにトレンチと拡散層
を跨いでストラップポリを埋め、拡散層とストレージノ
ードを接続しやすい。
Ｎダイコンがワード線方向にずれた例を示しており、こ
うすると、図１６（ｂ）に示すようにトレンチと拡散層
を跨いでストラップポリを埋め、拡散層とストレージノ
ードを接続しやすい。
【００４１】図１４は図１２のレイヤーを一部抜き出し
た例を示す。図１２、図１３もアクティブエリアのずれ
は約１／２となり、リソグラフィ等、欠陥等で１／３ピ
ッチが縮少しにくい時、本実施例により選択の自由度が
上がり、適切なセル選択ができる。 （実施例５，６）図１７は本発明の第５の実施例に係わ
るＤＲＡＭのメモリセル配置を示すレイアウト図で、図
１８は本発明の第６の実施例に係わるＤＲＡＭのメモリ
セル配置を示すレイアウト図である。
た例を示す。図１２、図１３もアクティブエリアのずれ
は約１／２となり、リソグラフィ等、欠陥等で１／３ピ
ッチが縮少しにくい時、本実施例により選択の自由度が
上がり、適切なセル選択ができる。 （実施例５，６）図１７は本発明の第５の実施例に係わ
るＤＲＡＭのメモリセル配置を示すレイアウト図で、図
１８は本発明の第６の実施例に係わるＤＲＡＭのメモリ
セル配置を示すレイアウト図である。
【００４２】これらの実施例は、ビット線の斜め方向が
図１〜図１６と逆の例を示す。図１８は図１７に対して
ストレージノードコンタクト或いはトレンチの位置がず
れている。 （実施例７，８）図１９は、本発明の第７の実施例に係
わるＤＲＡＭのメモリセル配置を示すレイアウト図であ
る。
図１〜図１６と逆の例を示す。図１８は図１７に対して
ストレージノードコンタクト或いはトレンチの位置がず
れている。 （実施例７，８）図１９は、本発明の第７の実施例に係
わるＤＲＡＭのメモリセル配置を示すレイアウト図であ
る。
【００４３】これは、図１〜図１８に比べアクティブエ
リアのずれが約１／４ピッチとなっている。これなどア
クティブエリア形成時、レベンソンマスクで位相を逆に
する（Ｄに対してＣは位相が逆）場合、逆にできない所
（Ｅ）の範囲が他のセルより減少する。
リアのずれが約１／４ピッチとなっている。これなどア
クティブエリア形成時、レベンソンマスクで位相を逆に
する（Ｄに対してＣは位相が逆）場合、逆にできない所
（Ｅ）の範囲が他のセルより減少する。
【００４４】図２０は、本発明の第８の実施例に係わる
ＤＲＡＭのメモリセル配置を示すレイアウト図である。
これは、アクティブエリア１３が“へ”の字になってい
る例である。 （実施例９〜１１）図２１〜図２３は、本発明の第９〜
１１の実施例に係わるＤＲＡＭのメモリセル配置を示す
レイアウト図であり、アクティブエリア或いはＢＬのい
ずれかのみをＷＬと垂直にしても、ＢＬを約４５°斜め
にしても、ＷＬとＢＬの交点３つに２つのセル配置が実
現できる。勿論、図１７〜図２３のメモリセルは前記Ｂ
Ｌ形成後、キャパシタを作るスタックセルや、キャパシ
タ形成後、ＢＬを形成するスタックセルや、トレンチセ
ル等に、ＳＮダイコン、ＢＬダイコン、ＢＬの位置等を
このままあるいはずらすと形成できる。
ＤＲＡＭのメモリセル配置を示すレイアウト図である。
これは、アクティブエリア１３が“へ”の字になってい
る例である。 （実施例９〜１１）図２１〜図２３は、本発明の第９〜
１１の実施例に係わるＤＲＡＭのメモリセル配置を示す
レイアウト図であり、アクティブエリア或いはＢＬのい
ずれかのみをＷＬと垂直にしても、ＢＬを約４５°斜め
にしても、ＷＬとＢＬの交点３つに２つのセル配置が実
現できる。勿論、図１７〜図２３のメモリセルは前記Ｂ
Ｌ形成後、キャパシタを作るスタックセルや、キャパシ
タ形成後、ＢＬを形成するスタックセルや、トレンチセ
ル等に、ＳＮダイコン、ＢＬダイコン、ＢＬの位置等を
このままあるいはずらすと形成できる。
【００４５】以上、本発明によりＢＬ、アクティブエリ
アを斜めにしても、ＷＬ、ＢＬの交点３つに２つセル配
置するメモリセルアレイを各種実現して自由度が上が
り、この中で最も微細化に向いたセルを選択できる。な
お、本発明は上述した各実施例に限定されるものではな
く、その要旨を逸脱し内範囲で、種々変形して実施する
ことができる。
アを斜めにしても、ＷＬ、ＢＬの交点３つに２つセル配
置するメモリセルアレイを各種実現して自由度が上が
り、この中で最も微細化に向いたセルを選択できる。な
お、本発明は上述した各実施例に限定されるものではな
く、その要旨を逸脱し内範囲で、種々変形して実施する
ことができる。
【００４６】
【発明の効果】以上詳述したように本発明によれば、複
数本のワード線と複数本のビット線の交点の３つに２個
の割合でメモリセルが配置されるメモリセルアレイから
なるＤＲＡＭにおいて、ビット線やアクティブ領域を、
ワード線と直交する方向から傾けて配置することによ
り、メモリセルサイズの縮少を実現しつつ、大きなセル
容量の確保及びメモリセル部のルールの緩和を実現し、
さらにセンスアンプ部ルールの緩和とアレイノイズの低
減を両立させることが可能となる。
数本のワード線と複数本のビット線の交点の３つに２個
の割合でメモリセルが配置されるメモリセルアレイから
なるＤＲＡＭにおいて、ビット線やアクティブ領域を、
ワード線と直交する方向から傾けて配置することによ
り、メモリセルサイズの縮少を実現しつつ、大きなセル
容量の確保及びメモリセル部のルールの緩和を実現し、
さらにセンスアンプ部ルールの緩和とアレイノイズの低
減を両立させることが可能となる。
【図１】第１の実施例に係わるＤＲＡＭのメモリセル配
置を示すレイアウト図。
置を示すレイアウト図。
【図２】図１の一部の層を抜き出して示すレイアウト
図。
図。
【図３】図１の一部の層を抜き出して示すレイアウト
図。
図。
【図４】図１の一部の層を抜き出して示すレイアウト
図。
図。
【図５】メモリセルが配置される位置を模式的に示す
図。
図。
【図６】第１の実施例に適用するスタックセルを示す素
子構造断面図。
子構造断面図。
【図７】ビット線をセルアレイの途中で逆に曲げた例を
示す図。
示す図。
【図８】第２の実施例に係わるＤＲＡＭのメモリセル配
置を示すレイアウト図。
置を示すレイアウト図。
【図９】図８の一部の層を抜き出して示すレイアウト
図。
図。
【図１０】図８の一部の層を抜き出して示すレイアウト
図。
図。
【図１１】第２の実施例に適用するメモリセルを示す素
子構造断面図。
子構造断面図。
【図１２】第３の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図１３】第４の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図１４】図１２の一部の層を抜き出して示すレイアウ
ト図。
ト図。
【図１５】第３，４の実施例に適用するスタックセルを
示す素子構造断面図。
示す素子構造断面図。
【図１６】第３，４の実施例に適用するトレンチセルを
示す素子構造断面図。
示す素子構造断面図。
【図１７】第５の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図１８】第６の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図１９】第７の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図２０】第８の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図２１】第９の実施例に係わるＤＲＡＭのメモリセル
配置を示すレイアウト図。
配置を示すレイアウト図。
【図２２】第１０の実施例に係わるＤＲＡＭのメモリセ
ル配置を示すレイアウト図。
ル配置を示すレイアウト図。
【図２３】第１１の実施例に係わるＤＲＡＭのメモリセ
ル配置を示すレイアウト図。
ル配置を示すレイアウト図。
【図２４】従来のＤＲＡＭの代表的な回路例と動作時の
等価回路を示す図。
等価回路を示す図。
【図２５】従来のＤＲＡＭにおけるメモリセルのレイア
ウト平面図と断面図。
ウト平面図と断面図。
【図２６】メモリセルが配置される位置を模式的に示す
図。
図。
【図２７】ビット線形成後にキャパシタを形成するスタ
ックセルに図２５のセルを適用した例を示す図。
ックセルに図２５のセルを適用した例を示す図。
【図２８】従来のＤＲＡＭの別の回路例を示す図。
【図２９】図２８の動作例を示す図。
１１…ｐウェル １２…素子分離絶縁膜 １３…アクティブエリア １４…ワード線（ＷＬ） １５…第１のＢＬコンタクト １６…パッド層 １７…第２のＢＬコンタクト １８…ビット線（ＢＬ） １９…ＳＮコンタクト ２０…ストレージノード ２１…プレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (9)
- 【請求項１】複数本のワード線と複数本のビット線の交
点のうち、ワード線方向及びビット線方向に対して、そ
れぞれ３つに２個の割合でメモリセルが配置されるメモ
リセルアレイからなるダイナミック型半導体記憶装置に
おいて、 前記ビット線を前記ワード線と直交する方向から傾けて
配置し、かつ前記メモリセルのビット線コンタクトとス
トレージノード（ＳＮ）コンタクトを結ぶアクティブ領
域を、前記ワード線と直交する方向から傾けて配置して
なることを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】複数本のワード線と複数本のビット線の交
点のうち、ワード線方向及びビット線方向に対して、そ
れぞれ３つに２個の割合でメモリセルが配置されるメモ
リセルアレイからなるダイナミック型半導体記憶装置に
おいて、 前記ビット線をワード線方向の１方向に対して鋭角に配
置し、かつ前記メモリセルのビット線コンタクトとスト
レージノード（ＳＮ）コンタクトを結ぶアクティブ領域
を、前記ワード線方向の１方向に対して鋭角に配置して
なることを特徴とするダイナミック型半導体記憶装置。 - 【請求項３】前記メモリセルは、前記ビット線の下にス
トレージノードを形成するスタック型キャパシタを有す
るものであることを特徴とする請求項１又は２記載のダ
イナミック半導体記憶装置。 - 【請求項４】前記ストレージノードの形状が、前記ワー
ド線方向の１方向に対して鋭角の方向に細長いことを特
徴とする請求項３記載のダイナミック型半導体記憶装
置。 - 【請求項５】前記ビット線コンタクトは第１及び第２の
ビット線コンタクトに分けられ、前記アクティブ領域上
の第１のビット線コンタクトを上層のパッド層に接続
し、該パッド上に第２のビット線コンタクトを形成して
ビット線と接続し、第１のビット線コンタクトと第２の
ビット線コンタクトを結ぶ方向は、前記ワード線方向の
１方向に対して鈍角の方向であることを特徴とする請求
項２記載のダイナミック型半導体記憶装置。 - 【請求項６】前記メモリセルは、前記ビット線の上にス
トレージノードを形成するスタック型キャパシタを有す
るものであることを特徴とする請求項１又は２記載のダ
イナミック型半導体記憶装置。 - 【請求項７】前記メモリセルは、半導体基板に設けたト
レンチ内にストレージノードを形成したトレンチ型キャ
パシタを有するものであることを特徴とする請求項１又
は２記載のダイナミック型半導体記憶装置。 - 【請求項８】前記ビット線コンタクトを共用する２個の
メモリセルの各々のトレンチを結ぶ方向は、前記アクテ
ィブ領域の方向よりさらに鋭角であることを特徴とする
請求項７記載のダイナミック型半導体記憶装置。 - 【請求項９】複数本のワード線と複数本のビット線の交
点のうち、ワード線方向及びビット線方向に対して、そ
れぞれ３つに２個の割合でメモリセルが配置されるメモ
リセルアレイからなるダイナミック型半導体記憶装置に
おいて、 前記メモリセルのビット線コンタクトとストレージノー
ド（ＳＮ）コンタクトを結ぶアクティブ領域を、前記ワ
ード線と直交する方向から傾けて配置してなることを特
徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08721395A JP3247573B2 (ja) | 1995-04-12 | 1995-04-12 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08721395A JP3247573B2 (ja) | 1995-04-12 | 1995-04-12 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288471A JPH08288471A (ja) | 1996-11-01 |
| JP3247573B2 true JP3247573B2 (ja) | 2002-01-15 |
Family
ID=13908661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08721395A Expired - Fee Related JP3247573B2 (ja) | 1995-04-12 | 1995-04-12 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247573B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| DE19948571A1 (de) | 1999-10-08 | 2001-04-19 | Infineon Technologies Ag | Speicheranordnung |
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