JP2003273245A - 半導体記憶装置 - Google Patents
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- H10B12/482—Bit lines
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 メモリセルの面積の増加を抑え、また超高速
の読み出し時間を得て、さらにセルフリフレッシュ時に
はリフレッシュ間隔を長くとれるようにすることによっ
て、高集積かつ超高速、さらに情報保持時の消費電力を
大幅に削減することができる半導体記憶装置を提供す
る。 【解決手段】 １交点セル・２セル／ビット方式を用い
たＤＲＡＭであって、１交点６Ｆ2セルを用いたツイン
セル構造は、ビット線対ＢＬ，／ＢＬとワード線ＷＬの
全ての交点に対応する位置にメモリセルＭＣが配置さ
れ、ワード線ＷＬのピッチの半分をＦとしたとき、ビッ
ト線対ＢＬ，／ＢＬのビット線のピッチが２Ｆより大き
くかつ４Ｆより小さくされる。さらに、メモリセルＭＣ
のトランジスタのソース、チャネル、ドレインを形成す
るシリコン基板上のアクティブ領域ＡＡが、ビット線対
ＢＬ，／ＢＬの方向に対して斜めに形成される。
の読み出し時間を得て、さらにセルフリフレッシュ時に
はリフレッシュ間隔を長くとれるようにすることによっ
て、高集積かつ超高速、さらに情報保持時の消費電力を
大幅に削減することができる半導体記憶装置を提供す
る。 【解決手段】 １交点セル・２セル／ビット方式を用い
たＤＲＡＭであって、１交点６Ｆ2セルを用いたツイン
セル構造は、ビット線対ＢＬ，／ＢＬとワード線ＷＬの
全ての交点に対応する位置にメモリセルＭＣが配置さ
れ、ワード線ＷＬのピッチの半分をＦとしたとき、ビッ
ト線対ＢＬ，／ＢＬのビット線のピッチが２Ｆより大き
くかつ４Ｆより小さくされる。さらに、メモリセルＭＣ
のトランジスタのソース、チャネル、ドレインを形成す
るシリコン基板上のアクティブ領域ＡＡが、ビット線対
ＢＬ，／ＢＬの方向に対して斜めに形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、いわゆる１交点セルを用いた２セル／ビッ
ト方式と呼ばれる接続方式を採用したＤＲＡＭなどのよ
うな半導体記憶装置に適用して有効な技術に関する。
関し、特に、いわゆる１交点セルを用いた２セル／ビッ
ト方式と呼ばれる接続方式を採用したＤＲＡＭなどのよ
うな半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】本発明者が検討したところによれば、半
導体記憶装置の一例としてのＤＲＡＭについては、以下
のような技術が考えられる。
導体記憶装置の一例としてのＤＲＡＭについては、以下
のような技術が考えられる。
【０００３】たとえば、ＤＲＡＭにおいては、センスア
ンプとビット線対との接続方式にオープンビット線（ｏ
ｐｅｎ ｂｉｔ ｌｉｎｅ）方式とフォールデッドビッ
ト線（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ：折り返しビッ
ト線）方式がある。前者のオープンビット線方式は、１
つのセンスアンプに接続される２本のビット線を、セン
スアンプを挟むように両側に分かれて接続する方式であ
る。オープンビット線方式では、ビット線対ＢＬ，／Ｂ
Ｌとワード線ＷＬとの全ての交点にメモリセルＭＣが接
続される、いわゆる１交点メモリセル構成となる。この
１交点メモリセルの理論的な最小セル面積は、ワード線
のピッチの半分の値“Ｆ”を用いてメモリセルの面積を
表す方式を用いると、４Ｆ2（２Ｆ×２Ｆ）となる。１
交点メモリセルの典型的な例としては、面積が６Ｆ
2（２Ｆ×３Ｆ）程度のものが学会で報告されている。
後者のフォールデッドビット線方式は、１つのセンスア
ンプに接続される２本のビット線を、センスアンプに対
して同一方向に折り返し構造で接続する方式である。フ
ォールデッドビット線方式では、ビット線対ＢＬ，／Ｂ
Ｌとワード線ＷＬとの半分の交点にメモリセルＭＣが接
続される、いわゆる２交点メモリセル構成となる。この
２交点メモリセルの理論的な最小セル面積は、ワード線
のピッチの半分の値“Ｆ”を用いてメモリセルの面積を
表す方式を用いると、８Ｆ2（４Ｆ×２Ｆ）となる。
ンプとビット線対との接続方式にオープンビット線（ｏ
ｐｅｎ ｂｉｔ ｌｉｎｅ）方式とフォールデッドビッ
ト線（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ：折り返しビッ
ト線）方式がある。前者のオープンビット線方式は、１
つのセンスアンプに接続される２本のビット線を、セン
スアンプを挟むように両側に分かれて接続する方式であ
る。オープンビット線方式では、ビット線対ＢＬ，／Ｂ
Ｌとワード線ＷＬとの全ての交点にメモリセルＭＣが接
続される、いわゆる１交点メモリセル構成となる。この
１交点メモリセルの理論的な最小セル面積は、ワード線
のピッチの半分の値“Ｆ”を用いてメモリセルの面積を
表す方式を用いると、４Ｆ2（２Ｆ×２Ｆ）となる。１
交点メモリセルの典型的な例としては、面積が６Ｆ
2（２Ｆ×３Ｆ）程度のものが学会で報告されている。
後者のフォールデッドビット線方式は、１つのセンスア
ンプに接続される２本のビット線を、センスアンプに対
して同一方向に折り返し構造で接続する方式である。フ
ォールデッドビット線方式では、ビット線対ＢＬ，／Ｂ
Ｌとワード線ＷＬとの半分の交点にメモリセルＭＣが接
続される、いわゆる２交点メモリセル構成となる。この
２交点メモリセルの理論的な最小セル面積は、ワード線
のピッチの半分の値“Ｆ”を用いてメモリセルの面積を
表す方式を用いると、８Ｆ2（４Ｆ×２Ｆ）となる。
【０００４】前者のオープンビット線方式は、ワード線
電位の変動が、ワード線とビット線との間に付加される
寄生容量によって、ビット線対の一方にだけ加わるた
め、メモリセルからの情報が誤る危険性が高い。これに
対して、後者のフォールデッドビット線方式は、ワード
線電位の変動（ノイズ）は、ワード線とビット線との間
に付加される寄生容量を介して、ビット線対の両方に等
しく加わるため、ビット線間のノイズはキャンセルでき
る。このため、メモリセルからの微小信号電圧を検知・
増幅するＤＲＡＭに適した方式となっており、たとえば
６４ｋｂｉｔ以降のＤＲＡＭでは後者のフォールデッド
ビット線方式が多く用いられている。
電位の変動が、ワード線とビット線との間に付加される
寄生容量によって、ビット線対の一方にだけ加わるた
め、メモリセルからの情報が誤る危険性が高い。これに
対して、後者のフォールデッドビット線方式は、ワード
線電位の変動（ノイズ）は、ワード線とビット線との間
に付加される寄生容量を介して、ビット線対の両方に等
しく加わるため、ビット線間のノイズはキャンセルでき
る。このため、メモリセルからの微小信号電圧を検知・
増幅するＤＲＡＭに適した方式となっており、たとえば
６４ｋｂｉｔ以降のＤＲＡＭでは後者のフォールデッド
ビット線方式が多く用いられている。
【０００５】一方、２セル／ビット方式と呼ばれる接続
方式を用いるＤＲＡＭでは、ワード線とビット線との交
点に配置されるメモリセルの接続方式に、いわゆる２交
点セル・２セル／ビット方式と呼ばれる接続方式があ
る。この２交点セル・２セル／ビット方式は、ビット線
対の一方と第１のワード線との交点に第１のメモリセル
が接続され、ビット線対の他方と第２のワード線との交
点に第２のメモリセルが接続され、２つのメモリセルで
１ビットに対応する構成である。
方式を用いるＤＲＡＭでは、ワード線とビット線との交
点に配置されるメモリセルの接続方式に、いわゆる２交
点セル・２セル／ビット方式と呼ばれる接続方式があ
る。この２交点セル・２セル／ビット方式は、ビット線
対の一方と第１のワード線との交点に第１のメモリセル
が接続され、ビット線対の他方と第２のワード線との交
点に第２のメモリセルが接続され、２つのメモリセルで
１ビットに対応する構成である。
【０００６】また、同様に１交点セル・２セル／ビット
方式のメモリセルも提案されている。この１交点セル・
２セル／ビット方式は、ビット線対の一方とワード線と
の交点に第１のメモリセルが接続され、ビット線対の他
方と同一のワード線との交点に第２のメモリセルが接続
され、２つのメモリセルで１ビットに対応する構成であ
る。
方式のメモリセルも提案されている。この１交点セル・
２セル／ビット方式は、ビット線対の一方とワード線と
の交点に第１のメモリセルが接続され、ビット線対の他
方と同一のワード線との交点に第２のメモリセルが接続
され、２つのメモリセルで１ビットに対応する構成であ
る。
【０００７】なお、このような１交点セル・２セル／ビ
ット方式のＤＲＡＭに関する技術としては、たとえば特
開昭６１−３４７９０号公報、特開昭５５−１５７１９
４号公報、特公昭５４−２８２５２号公報、特開平８−
２２２７０６号公報、特開２０００−１４３４６３号公
報に記載される技術などが挙げられる。また、２交点セ
ル・２セル／ビット方式のＤＲＡＭに関しては、たとえ
ば特開平７−１３０１７２号公報に記載される技術など
がある。
ット方式のＤＲＡＭに関する技術としては、たとえば特
開昭６１−３４７９０号公報、特開昭５５−１５７１９
４号公報、特公昭５４−２８２５２号公報、特開平８−
２２２７０６号公報、特開２０００−１４３４６３号公
報に記載される技術などが挙げられる。また、２交点セ
ル・２セル／ビット方式のＤＲＡＭに関しては、たとえ
ば特開平７−１３０１７２号公報に記載される技術など
がある。
【０００８】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭの技術について、本発明者が検討した結果、
以下のようなことが明らかとなった。
なＤＲＡＭの技術について、本発明者が検討した結果、
以下のようなことが明らかとなった。
【０００９】たとえば、１セル／ビット方式では、
“Ｈ”側の信号量がリフレッシュ時間に依存して減少す
るので、ビット線を増幅する前のビット線信号量をダイ
レクトセンス方式で読み出す高速な読み出し方式には使
用できない。また、１セル／ビットの１交点セル方式
は、オープンビット線方式でなければならないので、ア
レイノイズが問題になり、信号量を減少させることが課
題となる。
“Ｈ”側の信号量がリフレッシュ時間に依存して減少す
るので、ビット線を増幅する前のビット線信号量をダイ
レクトセンス方式で読み出す高速な読み出し方式には使
用できない。また、１セル／ビットの１交点セル方式
は、オープンビット線方式でなければならないので、ア
レイノイズが問題になり、信号量を減少させることが課
題となる。
【００１０】また、本発明者が検討した本発明の前提技
術として、前述した８Ｆ2（４Ｆ×２Ｆ）を用いた２セ
ル／ビット方式について、図２２および図２３を用いて
説明する。図２２はワード線に直交するビット線対とセ
ンスアンプとの接続形態を示す接続図、図２３（ａ），
（ｂ）はメモリセルのツインセル構造を示す概略平面図
と概略断面図である。
術として、前述した８Ｆ2（４Ｆ×２Ｆ）を用いた２セ
ル／ビット方式について、図２２および図２３を用いて
説明する。図２２はワード線に直交するビット線対とセ
ンスアンプとの接続形態を示す接続図、図２３（ａ），
（ｂ）はメモリセルのツインセル構造を示す概略平面図
と概略断面図である。
【００１１】８Ｆ2（４Ｆ×２Ｆ）を用いた２セル／ビ
ット方式は、ワード線に直交するビット線対とセンスア
ンプとの接続が、図２２のように、ビット線ＢＬとビッ
ト線／ＢＬとが隣接せずに１本おきに配置され、この２
本がビット線対ＢＬ，／ＢＬとしてセンスアンプＳＡに
接続される。このように接続されるビット線対ＢＬ，／
ＢＬは複数からなり、各々の右端および左端に交互にセ
ンスアンプＳＡが接続されて配置される。さらに、ビッ
ト線対ＢＬ，／ＢＬとワード線ＷＬの交点の半分に対応
する位置にメモリセルＭＣが配置される。
ット方式は、ワード線に直交するビット線対とセンスア
ンプとの接続が、図２２のように、ビット線ＢＬとビッ
ト線／ＢＬとが隣接せずに１本おきに配置され、この２
本がビット線対ＢＬ，／ＢＬとしてセンスアンプＳＡに
接続される。このように接続されるビット線対ＢＬ，／
ＢＬは複数からなり、各々の右端および左端に交互にセ
ンスアンプＳＡが接続されて配置される。さらに、ビッ
ト線対ＢＬ，／ＢＬとワード線ＷＬの交点の半分に対応
する位置にメモリセルＭＣが配置される。
【００１２】この８Ｆ2（４Ｆ×２Ｆ）を用いた２セル
／ビット方式では、図２３（ａ）のように、平行に配置
された複数の折り返し型のビット線対ＢＬ，／ＢＬと、
これらの複数のビット線対ＢＬ，／ＢＬと直交する複数
のワード線ＷＬと、複数のビット線対ＢＬ，／ＢＬと複
数のワード線ＷＬとの交点の半分に対応する位置に配置
されるメモリセルＭＣなどを含んで構成される。また、
メモリセルＭＣのトランジスタのソース、チャネル、ド
レインを形成するシリコン基板上のアクティブ領域ＡＡ
は、ビット線対ＢＬ，／ＢＬと平行に形成される。な
お、メモリセルＭＣの１セルに相当する部分は破線で示
している。
／ビット方式では、図２３（ａ）のように、平行に配置
された複数の折り返し型のビット線対ＢＬ，／ＢＬと、
これらの複数のビット線対ＢＬ，／ＢＬと直交する複数
のワード線ＷＬと、複数のビット線対ＢＬ，／ＢＬと複
数のワード線ＷＬとの交点の半分に対応する位置に配置
されるメモリセルＭＣなどを含んで構成される。また、
メモリセルＭＣのトランジスタのソース、チャネル、ド
レインを形成するシリコン基板上のアクティブ領域ＡＡ
は、ビット線対ＢＬ，／ＢＬと平行に形成される。な
お、メモリセルＭＣの１セルに相当する部分は破線で示
している。
【００１３】さらに、断面構造は、図２３（ｂ）のよう
に、メモリセルＭＣのトランジスタはシリコン基板のＰ
ウェルＰＷＥＬ内のアクティブ領域ＡＡ上に形成され、
ゲート電極はワード線ＷＬに接続され、ソース電極はス
トレージノードコンタクトＳＣＴを介してキャパシタの
他方の電極となるストレージノードＳＮに接続され、ド
レイン電極はビットコンタクトＢＣＴを介してビット線
対ＢＬ，／ＢＬに接続される。ストレージノードＳＮ
は、その上部の対向位置に配置され、他の複数のキャパ
シタと共通に一方の電極となるプレートＰＬとの間でキ
ャパシタを構成する。
に、メモリセルＭＣのトランジスタはシリコン基板のＰ
ウェルＰＷＥＬ内のアクティブ領域ＡＡ上に形成され、
ゲート電極はワード線ＷＬに接続され、ソース電極はス
トレージノードコンタクトＳＣＴを介してキャパシタの
他方の電極となるストレージノードＳＮに接続され、ド
レイン電極はビットコンタクトＢＣＴを介してビット線
対ＢＬ，／ＢＬに接続される。ストレージノードＳＮ
は、その上部の対向位置に配置され、他の複数のキャパ
シタと共通に一方の電極となるプレートＰＬとの間でキ
ャパシタを構成する。
【００１４】この８Ｆ2（４Ｆ×２Ｆ）を用いた２セル
／ビット方式の構造では、特に、ワード線ＷＬのピッチ
の半分をＦとしたとき、ビット線対ＢＬ，／ＢＬのビッ
ト線のピッチが２Ｆで、ワード線ＷＬのピッチが２Ｆで
あり、２本のワード線ＷＬに相当するピッチで１つのメ
モリセルを構成するため、メモリセルの１セル分の面積
は８Ｆ2であり、２セル／ビット分の面積は１６Ｆ2とな
る。よって、近年の高集積化に対して、１ビット分当た
りのメモリセルの面積増加を抑えることが課題となる。
／ビット方式の構造では、特に、ワード線ＷＬのピッチ
の半分をＦとしたとき、ビット線対ＢＬ，／ＢＬのビッ
ト線のピッチが２Ｆで、ワード線ＷＬのピッチが２Ｆで
あり、２本のワード線ＷＬに相当するピッチで１つのメ
モリセルを構成するため、メモリセルの１セル分の面積
は８Ｆ2であり、２セル／ビット分の面積は１６Ｆ2とな
る。よって、近年の高集積化に対して、１ビット分当た
りのメモリセルの面積増加を抑えることが課題となる。
【００１５】そこで、本発明の目的は、メモリセルの面
積の増加を抑え、また超高速の読み出し時間を得て、さ
らにセルフリフレッシュ時にはリフレッシュ間隔を長く
とれるようにすることによって、高集積かつ超高速、さ
らに情報保持時の消費電力を大幅に削減することができ
るＤＲＡＭなどのような半導体記憶装置を提供すること
にある。
積の増加を抑え、また超高速の読み出し時間を得て、さ
らにセルフリフレッシュ時にはリフレッシュ間隔を長く
とれるようにすることによって、高集積かつ超高速、さ
らに情報保持時の消費電力を大幅に削減することができ
るＤＲＡＭなどのような半導体記憶装置を提供すること
にある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】すなわち、本発明による半導体記憶装置
は、平行に配置された複数の折り返し型のビット線対
と、これと直交する複数のワード線と、複数のビット線
対と複数のワード線との交点に対応する位置にマトリク
ス状に配置され、１個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルとを含
み、キャパシタの一方の電極はマトリクス状に配置され
た他の複数のキャパシタの一方の電極と共に共通電極に
接続され、他方の電極はトランジスタのソース電極に接
続され、このトランジスタのドレイン電極はビット線対
に接続され、ゲート電極はワード線に接続されてなり、
複数のビット線対に対応してメモリセルへの記憶情報の
書き込み、またはメモリセルからの記憶情報の読み出
し、またはメモリセルの記憶情報をリフレッシュするた
めの回路が接続される構成において、特にワード線のピ
ッチの半分をＦとしたとき、ビット線対のビット線のピ
ッチが２Ｆより大きくかつ４Ｆより小さくされるもので
ある。あるいは、複数のビット線対と直交しない複数の
ワード線を含むようにしたものである。
は、平行に配置された複数の折り返し型のビット線対
と、これと直交する複数のワード線と、複数のビット線
対と複数のワード線との交点に対応する位置にマトリク
ス状に配置され、１個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルとを含
み、キャパシタの一方の電極はマトリクス状に配置され
た他の複数のキャパシタの一方の電極と共に共通電極に
接続され、他方の電極はトランジスタのソース電極に接
続され、このトランジスタのドレイン電極はビット線対
に接続され、ゲート電極はワード線に接続されてなり、
複数のビット線対に対応してメモリセルへの記憶情報の
書き込み、またはメモリセルからの記憶情報の読み出
し、またはメモリセルの記憶情報をリフレッシュするた
めの回路が接続される構成において、特にワード線のピ
ッチの半分をＦとしたとき、ビット線対のビット線のピ
ッチが２Ｆより大きくかつ４Ｆより小さくされるもので
ある。あるいは、複数のビット線対と直交しない複数の
ワード線を含むようにしたものである。
【００１９】また、本発明による半導体記憶装置は、１
個のトランジスタと１個のキャパシタとから構成され、
同時に選択状態とされる複数個のダイナミック型のメモ
リセルと、選択状態にある複数個のメモリセルが接続さ
れるビット線対と、このビット線対の電位を所定の
“Ｈ”および“Ｌ”レベルに増幅するセンスアンプと、
ビット線対の各々がゲートに入力され、ドレインがデー
タ線対に接続される１対のＭＯＳＦＥＴとを含むもので
ある。この構成において、メモリセルを複数個同時に選
択状態とし、この複数個のメモリセルに対応するビット
線対に複数個のメモリセルから信号を読み出し、ビット
線対に読み出された信号がビット線対に接続されたセン
スアンプで増幅されるより前にデータ線に転送されるよ
うにしたものである。
個のトランジスタと１個のキャパシタとから構成され、
同時に選択状態とされる複数個のダイナミック型のメモ
リセルと、選択状態にある複数個のメモリセルが接続さ
れるビット線対と、このビット線対の電位を所定の
“Ｈ”および“Ｌ”レベルに増幅するセンスアンプと、
ビット線対の各々がゲートに入力され、ドレインがデー
タ線対に接続される１対のＭＯＳＦＥＴとを含むもので
ある。この構成において、メモリセルを複数個同時に選
択状態とし、この複数個のメモリセルに対応するビット
線対に複数個のメモリセルから信号を読み出し、ビット
線対に読み出された信号がビット線対に接続されたセン
スアンプで増幅されるより前にデータ線に転送されるよ
うにしたものである。
【００２０】また、本発明による半導体記憶装置は、１
個のトランジスタと１個のキャパシタとで構成されるダ
イナミック型のメモリセルを同時に複数個選択状態と
し、対応するビット線対に相補信号を読み出し、ビット
線対に接続されたセンスアンプでビット線対の電位を所
定の“Ｈ”および“Ｌ”レベルに増幅する半導体記憶装
置であって、トランジスタのバックゲートが形成される
基板の電位が所定の“Ｈ”または“Ｌ”レベルのいずれ
かと等しくされてなるものである。または、トランジス
タのバックゲートが形成される基板の電位が所定の
“Ｈ”レベルより低い電圧、または所定の“Ｌ”レベル
より高い電圧のいずれかに設定されてなるものである。
あるいは、これらと組み合わせ、ビット線対のプリチャ
ージ電位が基板の電位とは反対の所定の“Ｌ”または
“Ｈ”レベルと等しくされてなるもの、または基板の電
位との電位差が大きい側の所定の“Ｌ”または“Ｈ”レ
ベルと等しくされてなるものである。
個のトランジスタと１個のキャパシタとで構成されるダ
イナミック型のメモリセルを同時に複数個選択状態と
し、対応するビット線対に相補信号を読み出し、ビット
線対に接続されたセンスアンプでビット線対の電位を所
定の“Ｈ”および“Ｌ”レベルに増幅する半導体記憶装
置であって、トランジスタのバックゲートが形成される
基板の電位が所定の“Ｈ”または“Ｌ”レベルのいずれ
かと等しくされてなるものである。または、トランジス
タのバックゲートが形成される基板の電位が所定の
“Ｈ”レベルより低い電圧、または所定の“Ｌ”レベル
より高い電圧のいずれかに設定されてなるものである。
あるいは、これらと組み合わせ、ビット線対のプリチャ
ージ電位が基板の電位とは反対の所定の“Ｌ”または
“Ｈ”レベルと等しくされてなるもの、または基板の電
位との電位差が大きい側の所定の“Ｌ”または“Ｈ”レ
ベルと等しくされてなるものである。
【００２１】すなわち、本発明による半導体記憶装置
は、高集積化に有利な１交点セルを２セル／ビット方式
とすることで、高速に読み出せる方式を実現するもので
ある。なお、２交点セルでも、２セル／ビット方式とす
ることは可能であるが、高集積化には不向きで、さらに
ワード線を２本同時選択しなければならないという無駄
が生じる。
は、高集積化に有利な１交点セルを２セル／ビット方式
とすることで、高速に読み出せる方式を実現するもので
ある。なお、２交点セルでも、２セル／ビット方式とす
ることは可能であるが、高集積化には不向きで、さらに
ワード線を２本同時選択しなければならないという無駄
が生じる。
【００２２】また、本発明においては、ＤＲＡＭの２個
のメモリセルを１ビットとして、１交点セルでありなが
らフォールデッドビット線方式として動作させる。これ
により、アレイノイズが低減し、かつ選択するワード線
は１本の立ち上げですむようにしたものである。
のメモリセルを１ビットとして、１交点セルでありなが
らフォールデッドビット線方式として動作させる。これ
により、アレイノイズが低減し、かつ選択するワード線
は１本の立ち上げですむようにしたものである。
【００２３】さらに、２個のメモリセルのどちらかには
“Ｌ”データが必ずストアされる。読み出し時には、ビ
ット線対に“Ｈ”／“Ｌ”の信号が相補的に出力される
が、“Ｈ”信号は“Ｌ”信号に対するリファレンスと考
え、“Ｌ”信号量が確保できれば読み出せる。この
“Ｌ”データを、ダイレクトセンス方式でセンスアンプ
の動作前に、メインアンプまで送りセンスさせる。
“Ｈ”書き込み電圧も完全に電源電圧を書き込む必要は
ない。“Ｌ”データが完全であれば、容易に読み出せ
る。これにより、大幅なリフレッシュ特性の向上、ソフ
トエラー耐性の向上、低電圧高速動作を実現できるよう
にしたものである。
“Ｌ”データが必ずストアされる。読み出し時には、ビ
ット線対に“Ｈ”／“Ｌ”の信号が相補的に出力される
が、“Ｈ”信号は“Ｌ”信号に対するリファレンスと考
え、“Ｌ”信号量が確保できれば読み出せる。この
“Ｌ”データを、ダイレクトセンス方式でセンスアンプ
の動作前に、メインアンプまで送りセンスさせる。
“Ｈ”書き込み電圧も完全に電源電圧を書き込む必要は
ない。“Ｌ”データが完全であれば、容易に読み出せ
る。これにより、大幅なリフレッシュ特性の向上、ソフ
トエラー耐性の向上、低電圧高速動作を実現できるよう
にしたものである。
【００２４】また、２セル／ビット方式のためメモリセ
ルの占有率は１／２になるが、１交点セルでは、典型的
な例では１２Ｆ2（６Ｆ2の２倍）程度のメモリセルとな
るため、同じＦ値の８Ｆ2セルを使った２セル／ビット
方式の１．５倍程度のセル面積の増加ですむ。さらに、
超高速ＤＲＡＭでは、アレイ分割数が増加し、セル占有
率が３０％程度になるため、チップ面積では１５％程度
の増加に抑えることができるようにしたものである。
ルの占有率は１／２になるが、１交点セルでは、典型的
な例では１２Ｆ2（６Ｆ2の２倍）程度のメモリセルとな
るため、同じＦ値の８Ｆ2セルを使った２セル／ビット
方式の１．５倍程度のセル面積の増加ですむ。さらに、
超高速ＤＲＡＭでは、アレイ分割数が増加し、セル占有
率が３０％程度になるため、チップ面積では１５％程度
の増加に抑えることができるようにしたものである。
【００２５】さらに、この方式を低電圧動作（例えばビ
ット線振幅１．２Ｖ以下）に有効なＶＤＬプリチャージ
方式に２セル／ビット方式に応用すると、リファレンス
用ダミーセルが不要で、“Ｌ”信号量を１００％活用で
きる。また、プリチャージ回路の制御に昇圧電源（ＶＰ
Ｐ）が不要となり、さらにセンスアンプオーバードライ
ブ方式を用いなくても、高速にビット線増幅動作させる
ようにしたものである。
ット線振幅１．２Ｖ以下）に有効なＶＤＬプリチャージ
方式に２セル／ビット方式に応用すると、リファレンス
用ダミーセルが不要で、“Ｌ”信号量を１００％活用で
きる。また、プリチャージ回路の制御に昇圧電源（ＶＰ
Ｐ）が不要となり、さらにセンスアンプオーバードライ
ブ方式を用いなくても、高速にビット線増幅動作させる
ようにしたものである。
【００２６】よって、本発明による半導体記憶装置によ
れば、“Ｈ”データがリフレッシュで減少しても、
“Ｌ”データが残るため、この“Ｌ”信号をダイレクト
センスさせ、メインアンプまで動作させることができ
る。“Ｌ”データは“Ｈ”データよりも読み出しが速
いので、高速安定動作が可能となる。“Ｈ”データは
フル書き込みが不要になるので、ワード線昇圧レベルを
低減できる。ＶＰＰ昇圧回路の消費電流を低減でき、
ＶＰＰ発生回路の動作時のノイズを低減できる。フォ
ールデッドビット線方式の動作により、ビット線対が完
全に対称構造になり、非選択ワード線ノイズを含めて、
１交点メモリセルでありながら、アレイ内ノイズを完全
にキャンセルできる。“Ｌ”データ読み出しにより、
リフレッシュ時間およびソフトエラー耐性が大幅に向上
できる。
れば、“Ｈ”データがリフレッシュで減少しても、
“Ｌ”データが残るため、この“Ｌ”信号をダイレクト
センスさせ、メインアンプまで動作させることができ
る。“Ｌ”データは“Ｈ”データよりも読み出しが速
いので、高速安定動作が可能となる。“Ｈ”データは
フル書き込みが不要になるので、ワード線昇圧レベルを
低減できる。ＶＰＰ昇圧回路の消費電流を低減でき、
ＶＰＰ発生回路の動作時のノイズを低減できる。フォ
ールデッドビット線方式の動作により、ビット線対が完
全に対称構造になり、非選択ワード線ノイズを含めて、
１交点メモリセルでありながら、アレイ内ノイズを完全
にキャンセルできる。“Ｌ”データ読み出しにより、
リフレッシュ時間およびソフトエラー耐性が大幅に向上
できる。
【００２７】この結果、２セル／ビット方式では、必ず
片側のセルに“Ｌ”データがストアされている。これに
より、“Ｌ”側のデータは“Ｈ”データに比べ、読み出
し速度が速く、安定的に信号量を確保できる。また、フ
ォールデッドビット線方式の動作では、ビット線が同一
のアレイ側にあり、基板ノイズ、プレートノイズをキャ
ンセルすることができる。さらに、非選択ワード線から
の周り込みノイズもビット線対に同等に乗るので、信号
量の損失を引き起こさない。以上の効果により、安定的
な“Ｌ”側のビット線信号を確保できる。これをダイレ
クトに読み出せば、ビット線の駆動前にデータを出力バ
ッファまで転送することができる。
片側のセルに“Ｌ”データがストアされている。これに
より、“Ｌ”側のデータは“Ｈ”データに比べ、読み出
し速度が速く、安定的に信号量を確保できる。また、フ
ォールデッドビット線方式の動作では、ビット線が同一
のアレイ側にあり、基板ノイズ、プレートノイズをキャ
ンセルすることができる。さらに、非選択ワード線から
の周り込みノイズもビット線対に同等に乗るので、信号
量の損失を引き起こさない。以上の効果により、安定的
な“Ｌ”側のビット線信号を確保できる。これをダイレ
クトに読み出せば、ビット線の駆動前にデータを出力バ
ッファまで転送することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有する部材には同一
の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有する部材には同一
の符号を付し、その繰り返しの説明は省略する。
【００２９】本発明の一実施の形態の半導体記憶装置
は、たとえば一例として、１交点セル・２セル／ビット
方式を用いたＤＲＡＭに適用され、特に限定されるもの
ではないが、公知の半導体製造技術により、単結晶シリ
コンのような１個の半導体基板上に形成される。特に、
本実施の形態のＤＲＡＭでは、１．１交点６Ｆ2セルを
用いたツインセル構造、２．ダイレクトセンス＋ツイン
セル方式、３．基板電位ＶＳＳ＋ツインセル方式、など
に特徴があり、以下において順に説明する。
は、たとえば一例として、１交点セル・２セル／ビット
方式を用いたＤＲＡＭに適用され、特に限定されるもの
ではないが、公知の半導体製造技術により、単結晶シリ
コンのような１個の半導体基板上に形成される。特に、
本実施の形態のＤＲＡＭでは、１．１交点６Ｆ2セルを
用いたツインセル構造、２．ダイレクトセンス＋ツイン
セル方式、３．基板電位ＶＳＳ＋ツインセル方式、など
に特徴があり、以下において順に説明する。
【００３０】１．１交点６Ｆ2セルを用いたツインセル
構造 １−１．メモリセルのツインセル構造 図１は、メモリセルのツインセル構造を示す図であり、
（ａ）は概略平面図、（ｂ）は概略断面図をそれぞれ示
す。なお、（ｂ）は（ａ）におけるｂ−ｂ’切断線にお
ける断面構造に、上層に形成されるキャパシタまでを考
慮して示しており、また絶縁膜の表記は省略している。
ここでは、１交点６Ｆ2セルを用いた例を示す。
構造 １−１．メモリセルのツインセル構造 図１は、メモリセルのツインセル構造を示す図であり、
（ａ）は概略平面図、（ｂ）は概略断面図をそれぞれ示
す。なお、（ｂ）は（ａ）におけるｂ−ｂ’切断線にお
ける断面構造に、上層に形成されるキャパシタまでを考
慮して示しており、また絶縁膜の表記は省略している。
ここでは、１交点６Ｆ2セルを用いた例を示す。
【００３１】図１のように、１交点６Ｆ2セルを用いた
ツインセル構造は、ビット線対ＢＬ，／ＢＬとワード線
ＷＬの全ての交点に対応する位置にメモリセルＭＣを配
置し、１セル分の面積は６Ｆ2（２Ｆ×３Ｆ）であり、
２セル／ビット分の面積は１２Ｆ2となる。
ツインセル構造は、ビット線対ＢＬ，／ＢＬとワード線
ＷＬの全ての交点に対応する位置にメモリセルＭＣを配
置し、１セル分の面積は６Ｆ2（２Ｆ×３Ｆ）であり、
２セル／ビット分の面積は１２Ｆ2となる。
【００３２】このツインセル構造は、平行に配置された
複数の折り返し型のビット線対ＢＬ，／ＢＬと、これら
の複数のビット線対ＢＬ，／ＢＬと直交する複数のワー
ド線ＷＬと、複数のビット線対ＢＬ，／ＢＬと複数のワ
ード線ＷＬとの交点に対応する位置にマトリクス状に配
置され、１個のトランジスタと１個のキャパシタとで構
成されるダイナミック型のメモリセルＭＣなどを含んで
構成される。メモリセルＭＣの１セルに相当する部分は
破線で示している。
複数の折り返し型のビット線対ＢＬ，／ＢＬと、これら
の複数のビット線対ＢＬ，／ＢＬと直交する複数のワー
ド線ＷＬと、複数のビット線対ＢＬ，／ＢＬと複数のワ
ード線ＷＬとの交点に対応する位置にマトリクス状に配
置され、１個のトランジスタと１個のキャパシタとで構
成されるダイナミック型のメモリセルＭＣなどを含んで
構成される。メモリセルＭＣの１セルに相当する部分は
破線で示している。
【００３３】メモリセルＭＣにおいて、キャパシタの一
方の電極のプレートＰＬはマトリクス状に配置された他
の複数のキャパシタの一方の電極と共に共通電極に接続
され、キャパシタの他方の電極のストレージノードＳＮ
はトランジスタのソース電極に接続され、トランジスタ
のドレイン電極はビット線対ＢＬ，／ＢＬに接続され、
トランジスタのゲート電極はワード線ＷＬに接続され
る。
方の電極のプレートＰＬはマトリクス状に配置された他
の複数のキャパシタの一方の電極と共に共通電極に接続
され、キャパシタの他方の電極のストレージノードＳＮ
はトランジスタのソース電極に接続され、トランジスタ
のドレイン電極はビット線対ＢＬ，／ＢＬに接続され、
トランジスタのゲート電極はワード線ＷＬに接続され
る。
【００３４】特に、このツインセル構造では、ワード線
ＷＬのピッチの半分をＦとしたとき、ビット線対ＢＬ，
／ＢＬのビット線のピッチが２Ｆより大きくかつ４Ｆよ
り小さくされる。図１（ａ）では、ワード線ＷＬのピッ
チが２Ｆで、ビット線ＢＬ，／ＢＬのピッチが３Ｆの例
を示している。
ＷＬのピッチの半分をＦとしたとき、ビット線対ＢＬ，
／ＢＬのビット線のピッチが２Ｆより大きくかつ４Ｆよ
り小さくされる。図１（ａ）では、ワード線ＷＬのピッ
チが２Ｆで、ビット線ＢＬ，／ＢＬのピッチが３Ｆの例
を示している。
【００３５】さらに、メモリセルＭＣのトランジスタの
ソース、チャネル、ドレインを形成するシリコン基板上
のアクティブ領域ＡＡが、ビット線対ＢＬ，／ＢＬの方
向に対して斜めに形成される。
ソース、チャネル、ドレインを形成するシリコン基板上
のアクティブ領域ＡＡが、ビット線対ＢＬ，／ＢＬの方
向に対して斜めに形成される。
【００３６】また、キャパシタは、ビット線対ＢＬ，／
ＢＬより上方に絶縁膜を介して形成される。また、ワー
ド線ＷＬを形成する配線層は、たとえばポリシリコンと
金属との積層膜、または金属膜で形成される。ビット線
対を形成する配線層は、たとえば金属膜で形成される。
ＢＬより上方に絶縁膜を介して形成される。また、ワー
ド線ＷＬを形成する配線層は、たとえばポリシリコンと
金属との積層膜、または金属膜で形成される。ビット線
対を形成する配線層は、たとえば金属膜で形成される。
【００３７】具体的に、ツインセル構造は、図１（ｂ）
のように、メモリセルＭＣのトランジスタはシリコン基
板のＰウェルＰＷＥＬ内のアクティブ領域ＡＡ上に形成
され、ゲート電極はワード線ＷＬに接続され、ソース電
極はストレージノードコンタクトＳＣＴを介してキャパ
シタの他方の電極となるストレージノードＳＮに接続さ
れ、ドレイン電極はビットコンタクトＢＣＴを介してビ
ット線対ＢＬ，／ＢＬに接続される。ストレージノード
ＳＮは、その上部の対向位置に配置され、他の複数のキ
ャパシタと共通に一方の電極となるプレートＰＬとの間
でキャパシタを構成する。
のように、メモリセルＭＣのトランジスタはシリコン基
板のＰウェルＰＷＥＬ内のアクティブ領域ＡＡ上に形成
され、ゲート電極はワード線ＷＬに接続され、ソース電
極はストレージノードコンタクトＳＣＴを介してキャパ
シタの他方の電極となるストレージノードＳＮに接続さ
れ、ドレイン電極はビットコンタクトＢＣＴを介してビ
ット線対ＢＬ，／ＢＬに接続される。ストレージノード
ＳＮは、その上部の対向位置に配置され、他の複数のキ
ャパシタと共通に一方の電極となるプレートＰＬとの間
でキャパシタを構成する。
【００３８】なお、複数のビット線対ＢＬ，／ＢＬに
は、図示しないが、これら複数のビット線対ＢＬ，／Ｂ
Ｌに対応してメモリセルＭＣへの記憶情報の書き込み、
またはメモリセルＭＣからの記憶情報の読み出し、また
はメモリセルＭＣの記憶情報をリフレッシュするための
回路が接続される。
は、図示しないが、これら複数のビット線対ＢＬ，／Ｂ
Ｌに対応してメモリセルＭＣへの記憶情報の書き込み、
またはメモリセルＭＣからの記憶情報の読み出し、また
はメモリセルＭＣの記憶情報をリフレッシュするための
回路が接続される。
【００３９】１−２．メモリセルの別のツインセル構造
図２は、メモリセルの別のツインセル構造を示す図であ
り、（ａ）は概略平面図、（ｂ）は概略断面図をそれぞ
れ示す。なお、（ｂ）は（ａ）におけるｂ−ｂ’切断線
における断面構造に、上層に形成されるキャパシタまで
を考慮して示しており、また絶縁膜の表記は省略してい
る。ここでは、１交点６Ｆ2セルを用いた例を示す。
り、（ａ）は概略平面図、（ｂ）は概略断面図をそれぞ
れ示す。なお、（ｂ）は（ａ）におけるｂ−ｂ’切断線
における断面構造に、上層に形成されるキャパシタまで
を考慮して示しており、また絶縁膜の表記は省略してい
る。ここでは、１交点６Ｆ2セルを用いた例を示す。
【００４０】図２のように、１交点６Ｆ2セルを用いた
ツインセル構造は、前記図１と同様に、ビット線対Ｂ
Ｌ，／ＢＬとワード線ＷＬの全ての交点に対応する位置
にメモリセルＭＣを配置し、１セル分の面積は６Ｆ
2（２Ｆ×３Ｆ）であり、２セル／ビット分の面積は１
２Ｆ2となるが、ワード線ＷＬに対するビット線対Ｂ
Ｌ，／ＢＬ、アクティブ領域ＡＡの配置が異なってい
る。
ツインセル構造は、前記図１と同様に、ビット線対Ｂ
Ｌ，／ＢＬとワード線ＷＬの全ての交点に対応する位置
にメモリセルＭＣを配置し、１セル分の面積は６Ｆ
2（２Ｆ×３Ｆ）であり、２セル／ビット分の面積は１
２Ｆ2となるが、ワード線ＷＬに対するビット線対Ｂ
Ｌ，／ＢＬ、アクティブ領域ＡＡの配置が異なってい
る。
【００４１】すなわち、図２のツインセル構造は、平行
に配置された複数の折り返し型のビット線対ＢＬ，／Ｂ
Ｌと、これらの複数のビット線対ＢＬ，／ＢＬと直交し
ない複数のワード線ＷＬと、複数のビット線対ＢＬ，／
ＢＬと複数のワード線ＷＬとの交点に対応する位置にマ
トリクス状に配置され、１個のトランジスタと１個のキ
ャパシタとで構成されるダイナミック型のメモリセルＭ
Ｃなどを含んで構成される。この構造では、複数のワー
ド線ＷＬとアクティブ領域ＡＡとが直交し、ビット線対
ＢＬ，／ＢＬはアクティブ領域ＡＡの方向に対して斜め
に形成される。
に配置された複数の折り返し型のビット線対ＢＬ，／Ｂ
Ｌと、これらの複数のビット線対ＢＬ，／ＢＬと直交し
ない複数のワード線ＷＬと、複数のビット線対ＢＬ，／
ＢＬと複数のワード線ＷＬとの交点に対応する位置にマ
トリクス状に配置され、１個のトランジスタと１個のキ
ャパシタとで構成されるダイナミック型のメモリセルＭ
Ｃなどを含んで構成される。この構造では、複数のワー
ド線ＷＬとアクティブ領域ＡＡとが直交し、ビット線対
ＢＬ，／ＢＬはアクティブ領域ＡＡの方向に対して斜め
に形成される。
【００４２】特に、このツインセル構造においても、ワ
ード線ＷＬのピッチの半分をＦとしたとき、ビット線対
ＢＬ，／ＢＬのビット線のピッチが２Ｆより大きくかつ
４Ｆより小さくされる。図２では、ワード線ＷＬのピッ
チが２Ｆで、ビット線ＢＬ，／ＢＬのピッチが３Ｆの例
を示している。他の構造については、前述した図１と同
様であるので、ここでの詳細な説明は省略する。
ード線ＷＬのピッチの半分をＦとしたとき、ビット線対
ＢＬ，／ＢＬのビット線のピッチが２Ｆより大きくかつ
４Ｆより小さくされる。図２では、ワード線ＷＬのピッ
チが２Ｆで、ビット線ＢＬ，／ＢＬのピッチが３Ｆの例
を示している。他の構造については、前述した図１と同
様であるので、ここでの詳細な説明は省略する。
【００４３】１−３．ビット線対とセンスアンプとの接
続形態 図３は、ビット線対とセンスアンプとの接続形態を示す
接続図であり、（ａ）はビット線対が隣接したビット線
からなる場合、（ｂ）はビット線対が隣接しないビット
線からなる場合をそれぞれ示す。
続形態 図３は、ビット線対とセンスアンプとの接続形態を示す
接続図であり、（ａ）はビット線対が隣接したビット線
からなる場合、（ｂ）はビット線対が隣接しないビット
線からなる場合をそれぞれ示す。
【００４４】図３（ａ）のように、ビット線対ＢＬ，／
ＢＬが隣接したビット線からなる場合は、ビット線ＢＬ
とビット線／ＢＬとが隣り合って配置され、この２本が
ビット線対ＢＬ，／ＢＬとしてセンスアンプＳＡに接続
される。このように接続されるビット線対ＢＬ，／ＢＬ
は複数からなり、各々にセンスアンプＳＡが接続され
る。これらのセンスアンプＳＡは、ビット線対ＢＬ，／
ＢＬの右端および左端に交互に配置される。また、これ
らの各ビット線ＢＬ，／ＢＬとワード線ＷＬとの全ての
交点にはメモリセルＭＣが接続される。
ＢＬが隣接したビット線からなる場合は、ビット線ＢＬ
とビット線／ＢＬとが隣り合って配置され、この２本が
ビット線対ＢＬ，／ＢＬとしてセンスアンプＳＡに接続
される。このように接続されるビット線対ＢＬ，／ＢＬ
は複数からなり、各々にセンスアンプＳＡが接続され
る。これらのセンスアンプＳＡは、ビット線対ＢＬ，／
ＢＬの右端および左端に交互に配置される。また、これ
らの各ビット線ＢＬ，／ＢＬとワード線ＷＬとの全ての
交点にはメモリセルＭＣが接続される。
【００４５】図３（ｂ）のように、ビット線対ＢＬ，／
ＢＬが隣接しないビット線からなる場合は、ビット線Ｂ
Ｌとビット線／ＢＬとが隣接せずに１本おきに配置さ
れ、この２本がビット線対ＢＬ，／ＢＬとしてセンスア
ンプＳＡに接続される。このように接続されるビット線
対ＢＬ，／ＢＬは複数からなり、各々の右端および左端
に交互にセンスアンプＳＡが接続されて配置される。た
とえば、図３（ｂ）では、ビット線ＢＬ（ａ）、ビット
線ＢＬ（ｂ）、ビット線／ＢＬ（ａ）、ビット線／ＢＬ
（ｂ）、・・・の順に配置され、ビット線ＢＬ（ａ）と
ビット線／ＢＬ（ａ）が右端のセンスアンプＳＡ（ａ）
に、ビット線ＢＬ（ｂ）とビット線／ＢＬ（ｂ）が左端
のセンスアンプＳＡ（ｂ）に各々接続される。
ＢＬが隣接しないビット線からなる場合は、ビット線Ｂ
Ｌとビット線／ＢＬとが隣接せずに１本おきに配置さ
れ、この２本がビット線対ＢＬ，／ＢＬとしてセンスア
ンプＳＡに接続される。このように接続されるビット線
対ＢＬ，／ＢＬは複数からなり、各々の右端および左端
に交互にセンスアンプＳＡが接続されて配置される。た
とえば、図３（ｂ）では、ビット線ＢＬ（ａ）、ビット
線ＢＬ（ｂ）、ビット線／ＢＬ（ａ）、ビット線／ＢＬ
（ｂ）、・・・の順に配置され、ビット線ＢＬ（ａ）と
ビット線／ＢＬ（ａ）が右端のセンスアンプＳＡ（ａ）
に、ビット線ＢＬ（ｂ）とビット線／ＢＬ（ｂ）が左端
のセンスアンプＳＡ（ｂ）に各々接続される。
【００４６】１−４．ワード線の接続形態
図４は、ワード線の接続形態を示す接続図であり、
（ａ）はワード線が裏打ち構造の主ワード線と副ワード
線からなる場合、（ｂ）はワード線が主ワード線と副ワ
ード線からなり、主ワード線の信号を受けて副ワード線
を駆動する場合をそれぞれ示す。
（ａ）はワード線が裏打ち構造の主ワード線と副ワード
線からなる場合、（ｂ）はワード線が主ワード線と副ワ
ード線からなり、主ワード線の信号を受けて副ワード線
を駆動する場合をそれぞれ示す。
【００４７】図４（ａ）のように、ワード線ＷＬが裏打
ち構造の主ワード線ＭＷＬと副ワード線ＳＷＬからなる
場合は、ワード線ＷＬが、メモリセルＭＣのトランジス
タのゲート電極を形成する配線層からなる副ワード線Ｓ
ＷＬと、この副ワード線ＳＷＬを複数個所で裏打ちし、
この副ワード線ＳＷＬと異なる別の配線層からなる主ワ
ード線ＭＷＬとから形成される。たとえば、図４（ａ）
では、４対のビット線ＢＬ，／ＢＬに接続される８個の
メモリセルＭＣおきに、副ワード線ＳＷＬが主ワード線
ＭＷＬにより裏打ちされている。
ち構造の主ワード線ＭＷＬと副ワード線ＳＷＬからなる
場合は、ワード線ＷＬが、メモリセルＭＣのトランジス
タのゲート電極を形成する配線層からなる副ワード線Ｓ
ＷＬと、この副ワード線ＳＷＬを複数個所で裏打ちし、
この副ワード線ＳＷＬと異なる別の配線層からなる主ワ
ード線ＭＷＬとから形成される。たとえば、図４（ａ）
では、４対のビット線ＢＬ，／ＢＬに接続される８個の
メモリセルＭＣおきに、副ワード線ＳＷＬが主ワード線
ＭＷＬにより裏打ちされている。
【００４８】図４（ｂ）のように、ワード線ＷＬが主ワ
ード線ＭＷＬと副ワード線ＳＷＬからなり、主ワード線
ＭＷＬの信号を受けて副ワード線ＳＷＬを駆動する場合
は、ワード線ＷＬが、比較的長い主ワード線ＭＷＬと、
この主ワード線ＭＷＬの信号を受ける駆動回路で駆動さ
れ、メモリセルＭＣのトランジスタのゲート電極を構成
する比較的短い副ワード線ＳＷＬから形成される。たと
えば、図４（ｂ）では、４対のビット線ＢＬ，／ＢＬに
接続される８個のメモリセルＭＣ毎にゲート回路ＮＡＮ
Ｄを含む駆動回路が配置され、この駆動回路により副ワ
ード線ＳＷＬに接続された各メモリセルＭＣが駆動され
る。駆動回路のゲート回路ＮＡＮＤには、主ワード線Ｍ
ＷＬからの信号と駆動制御信号とが入力される。
ード線ＭＷＬと副ワード線ＳＷＬからなり、主ワード線
ＭＷＬの信号を受けて副ワード線ＳＷＬを駆動する場合
は、ワード線ＷＬが、比較的長い主ワード線ＭＷＬと、
この主ワード線ＭＷＬの信号を受ける駆動回路で駆動さ
れ、メモリセルＭＣのトランジスタのゲート電極を構成
する比較的短い副ワード線ＳＷＬから形成される。たと
えば、図４（ｂ）では、４対のビット線ＢＬ，／ＢＬに
接続される８個のメモリセルＭＣ毎にゲート回路ＮＡＮ
Ｄを含む駆動回路が配置され、この駆動回路により副ワ
ード線ＳＷＬに接続された各メモリセルＭＣが駆動され
る。駆動回路のゲート回路ＮＡＮＤには、主ワード線Ｍ
ＷＬからの信号と駆動制御信号とが入力される。
【００４９】以上説明した、１交点６Ｆ2セルを用いた
ツインセル構造によれば、以下のような効果を得ること
ができる。
ツインセル構造によれば、以下のような効果を得ること
ができる。
【００５０】（１）６Ｆ2セル構造なので、１ビット分
の面積は１２Ｆ2ですむ。これにより、同じＦ値の８Ｆ2
セル構造の２セル分に対して約２５％程度の小さいメモ
リセルＭＣの面積を実現できる。すなわち、ビット線対
ＢＬ，／ＢＬのピッチが４Ｆより小さければ、８Ｆ2セ
ル構造の２セル分より面積削減効果がある。通常、Ｆ値
が同じならば、メモリセルＭＣの作り易さも等しい。
の面積は１２Ｆ2ですむ。これにより、同じＦ値の８Ｆ2
セル構造の２セル分に対して約２５％程度の小さいメモ
リセルＭＣの面積を実現できる。すなわち、ビット線対
ＢＬ，／ＢＬのピッチが４Ｆより小さければ、８Ｆ2セ
ル構造の２セル分より面積削減効果がある。通常、Ｆ値
が同じならば、メモリセルＭＣの作り易さも等しい。
【００５１】（２）１本のワード線ＷＬのみの活性化で
全てのビット線対ＢＬ，／ＢＬに接続する２つのメモリ
セルの同時選択が可能となる。これに対して、８Ｆ2で
は２本の活性化が必要となる。これにより、ワード線Ｗ
Ｌの選択時の負荷電流低減による電源ノイズの低減、消
費電力の削減効果がある。
全てのビット線対ＢＬ，／ＢＬに接続する２つのメモリ
セルの同時選択が可能となる。これに対して、８Ｆ2で
は２本の活性化が必要となる。これにより、ワード線Ｗ
Ｌの選択時の負荷電流低減による電源ノイズの低減、消
費電力の削減効果がある。
【００５２】また、メモリセルＭＣの面積を大きくして
信号電荷量を増やす方式（フォールデッドビット線／オ
ープンビット線両方式）と比較して、以下のような効果
を得ることができる。
信号電荷量を増やす方式（フォールデッドビット線／オ
ープンビット線両方式）と比較して、以下のような効果
を得ることができる。
【００５３】（１）フォールデッドビット線方式の動作
で、かつ完全対称構造となる。これは、ビット線対Ｂ
Ｌ，／ＢＬとワード線ＷＬの全ての交点にメモリセルＭ
Ｃが存在するためである。これにより、非選択ワード線
ノイズを含めアレイノイズを完全にキャンセルできる。
また、ビット線増幅時もキャパシタを含めたビット線容
量が完全にバランスする。よって、メモリセルＭＣから
の読み出し動作の高速化・安定化が図れる。
で、かつ完全対称構造となる。これは、ビット線対Ｂ
Ｌ，／ＢＬとワード線ＷＬの全ての交点にメモリセルＭ
Ｃが存在するためである。これにより、非選択ワード線
ノイズを含めアレイノイズを完全にキャンセルできる。
また、ビット線増幅時もキャパシタを含めたビット線容
量が完全にバランスする。よって、メモリセルＭＣから
の読み出し動作の高速化・安定化が図れる。
【００５４】（２）データの“０”／“１”によらず、
常に“Ｈ”／“Ｌ”両方の電圧レベルでデータを保持で
きる。これにより、接合リークに強いので、高速（＝高
温）動作時のマージンが大きくできる。また、ソフトエ
ラー耐性が向上するので、キャッシュのような超高速用
途に有利である。
常に“Ｈ”／“Ｌ”両方の電圧レベルでデータを保持で
きる。これにより、接合リークに強いので、高速（＝高
温）動作時のマージンが大きくできる。また、ソフトエ
ラー耐性が向上するので、キャッシュのような超高速用
途に有利である。
【００５５】（３）データの“０”／“１”によらず、
常に“Ｈ”／“Ｌ”両方の信号を同時に読み出すことが
できる。これにより、データパターン依存性が少ないた
め、安定した高速動作が可能となる。
常に“Ｈ”／“Ｌ”両方の信号を同時に読み出すことが
できる。これにより、データパターン依存性が少ないた
め、安定した高速動作が可能となる。
【００５６】よって、以上説明した、１交点６Ｆ2セル
を用いたツインセル構造によれば、同じ性能を実現する
ための最も小さいメモリセル面積を提供できる。
を用いたツインセル構造によれば、同じ性能を実現する
ための最も小さいメモリセル面積を提供できる。
【００５７】２．ダイレクトセンス＋ツインセル方式
２−１．ダイレクトセンス＋ツインセル方式
図５は、ダイレクトセンス＋ツインセル方式を示す図で
あり、（ａ）は波形図、（ｂ）は回路図をそれぞれ示
す。
あり、（ａ）は波形図、（ｂ）は回路図をそれぞれ示
す。
【００５８】図５のように、ダイレクトセンス＋ツイン
セル方式は、ワード線ＷＬと列選択線ＹＳとをほぼ同時
に選択し、センスアンプＳＡでの増幅より先にデータ線
対（ローカル入出力線ＬＩＯ，／ＬＩＯおよびメイン入
出力線ＭＩＯ，／ＭＩＯ）に読み出し信号が転送され、
さらにセンスアンプＳＡでの増幅より先にグローバル入
出力線ＧＩＯ，／ＧＩＯの増幅が開始されるような構成
となっている。
セル方式は、ワード線ＷＬと列選択線ＹＳとをほぼ同時
に選択し、センスアンプＳＡでの増幅より先にデータ線
対（ローカル入出力線ＬＩＯ，／ＬＩＯおよびメイン入
出力線ＭＩＯ，／ＭＩＯ）に読み出し信号が転送され、
さらにセンスアンプＳＡでの増幅より先にグローバル入
出力線ＧＩＯ，／ＧＩＯの増幅が開始されるような構成
となっている。
【００５９】このダイレクトセンス＋ツインセル方式
は、図５（ｂ）のように、１個のトランジスタＴと１個
のキャパシタＣｓとから構成され、同時に選択状態とさ
れる複数個のダイナミック型のメモリセルＭＣと、これ
ら選択状態にある複数個のメモリセルＭＣが接続される
ビット線対ＢＬ，／ＢＬと、ビット線対ＢＬ，／ＢＬの
電位を所定の“Ｈ”および“Ｌ”レベルに増幅するセン
スアンプＳＡと、ビット線対ＢＬ，／ＢＬの各々がゲー
トに入力され、ドレインがデータ線対（ＬＩＯ，／ＬＩ
Ｏ）に接続される１対のＭＯＳＦＥＴＱ１，Ｑ２とを含
んで構成される。
は、図５（ｂ）のように、１個のトランジスタＴと１個
のキャパシタＣｓとから構成され、同時に選択状態とさ
れる複数個のダイナミック型のメモリセルＭＣと、これ
ら選択状態にある複数個のメモリセルＭＣが接続される
ビット線対ＢＬ，／ＢＬと、ビット線対ＢＬ，／ＢＬの
電位を所定の“Ｈ”および“Ｌ”レベルに増幅するセン
スアンプＳＡと、ビット線対ＢＬ，／ＢＬの各々がゲー
トに入力され、ドレインがデータ線対（ＬＩＯ，／ＬＩ
Ｏ）に接続される１対のＭＯＳＦＥＴＱ１，Ｑ２とを含
んで構成される。
【００６０】さらに、１対のＭＯＳＦＥＴＱ１，Ｑ２
は、各々のドレインが列選択線ＹＳによりゲートが駆動
される１対のＭＯＳＦＥＴＱ３，Ｑ４のソースに接続さ
れ、またソースが共通にリードイネーブル制御線ＲＥに
より駆動されるＭＯＳＦＥＴＱ５のドレインに接続され
る。また、１対のＭＯＳＦＥＴＱ３，Ｑ４のドレインは
各々ローカル入出力線ＬＩＯ，／ＬＩＯに接続される。
また、ＭＯＳＦＥＴＱ５のソースは接地電位ＶＳＳに接
続される。これら複数のＭＯＳＦＥＴＱ１〜Ｑ５はダイ
レクトセンス回路として、ビット線対ＢＬ，／ＢＬに読
み出された信号をローカル入出力線ＬＩＯ，／ＬＩＯに
転送する差動アンプで構成される。
は、各々のドレインが列選択線ＹＳによりゲートが駆動
される１対のＭＯＳＦＥＴＱ３，Ｑ４のソースに接続さ
れ、またソースが共通にリードイネーブル制御線ＲＥに
より駆動されるＭＯＳＦＥＴＱ５のドレインに接続され
る。また、１対のＭＯＳＦＥＴＱ３，Ｑ４のドレインは
各々ローカル入出力線ＬＩＯ，／ＬＩＯに接続される。
また、ＭＯＳＦＥＴＱ５のソースは接地電位ＶＳＳに接
続される。これら複数のＭＯＳＦＥＴＱ１〜Ｑ５はダイ
レクトセンス回路として、ビット線対ＢＬ，／ＢＬに読
み出された信号をローカル入出力線ＬＩＯ，／ＬＩＯに
転送する差動アンプで構成される。
【００６１】ダイレクトセンス回路に接続されたローカ
ル入出力線ＬＩＯ，／ＬＩＯは、さらにリードイネーブ
ル制御線ＲＥＢにより駆動される１対のＭＯＳＦＥＴＱ
６，Ｑ７を介してメイン入出力線ＭＩＯ，／ＭＩＯに接
続される。このメイン入出力線ＭＩＯ，／ＭＩＯは、メ
インアンプＭＡに接続され、さらにグローバル入出力線
ＧＩＯ，／ＧＩＯを通じて出力バッファＯＢに接続され
る。
ル入出力線ＬＩＯ，／ＬＩＯは、さらにリードイネーブ
ル制御線ＲＥＢにより駆動される１対のＭＯＳＦＥＴＱ
６，Ｑ７を介してメイン入出力線ＭＩＯ，／ＭＩＯに接
続される。このメイン入出力線ＭＩＯ，／ＭＩＯは、メ
インアンプＭＡに接続され、さらにグローバル入出力線
ＧＩＯ，／ＧＩＯを通じて出力バッファＯＢに接続され
る。
【００６２】また、１個のトランジスタＴと１個のキャ
パシタＣｓとから構成され、同時に選択状態とされる複
数個のメモリセルＭＣは、各々のゲートが同一のワード
線ＷＬに接続される。さらに、ワード線ＷＬは駆動回路
Ｄに接続され、この駆動回路Ｄにより複数個のメモリセ
ルＭＣは同一のワード線ＷＬによって制御される。たと
えば、図５では、ビット線対の一方のビット線ＢＬとワ
ード線ＷＬ１の交点にメモリセルＭＣ１が接続され、他
方のビット線／ＢＬと同じワード線ＷＬ１の交点にメモ
リセルＭＣ２が接続されている。
パシタＣｓとから構成され、同時に選択状態とされる複
数個のメモリセルＭＣは、各々のゲートが同一のワード
線ＷＬに接続される。さらに、ワード線ＷＬは駆動回路
Ｄに接続され、この駆動回路Ｄにより複数個のメモリセ
ルＭＣは同一のワード線ＷＬによって制御される。たと
えば、図５では、ビット線対の一方のビット線ＢＬとワ
ード線ＷＬ１の交点にメモリセルＭＣ１が接続され、他
方のビット線／ＢＬと同じワード線ＷＬ１の交点にメモ
リセルＭＣ２が接続されている。
【００６３】なお、ビット線対ＢＬ，／ＢＬには、寄生
容量Ｃｂが含まれており、この寄生容量Ｃｂがキャパシ
タＣｓの容量の約５倍程度かそれ以下とされる。また、
ローカル入出力線ＬＩＯ，／ＬＩＯ、メイン入出力線Ｍ
ＩＯ，／ＭＩＯにも、寄生抵抗と寄生容量の成分が含ま
れている。
容量Ｃｂが含まれており、この寄生容量Ｃｂがキャパシ
タＣｓの容量の約５倍程度かそれ以下とされる。また、
ローカル入出力線ＬＩＯ，／ＬＩＯ、メイン入出力線Ｍ
ＩＯ，／ＭＩＯにも、寄生抵抗と寄生容量の成分が含ま
れている。
【００６４】このダイレクトセンス＋ツインセル方式の
読み出し動作は、図５（ａ）のように、リードイネーブ
ル制御線ＲＥを立ち上げ（リードイネーブル制御線ＲＥ
Ｂは立ち下げ）、ワード線ＷＬ、列選択線ＹＳを各々立
ち上げて、複数個のメモリセルＭＣを同時に選択状態と
し、複数個のメモリセルＭＣに対応するビット線対Ｂ
Ｌ，／ＢＬに複数個のメモリセルＭＣから信号を読み出
し、ビット線対ＢＬ，／ＢＬに読み出された信号が、こ
のビット線対ＢＬ，／ＢＬに接続されたセンスアンプＳ
Ａで増幅されるより前にローカル入出力線ＬＩＯ，／Ｌ
ＩＯおよびメイン入出力線ＭＩＯ，／ＭＩＯに転送され
る。これら複数個のメモリセルＭＣから読み出される信
号は、“１”および“０”に相当する相補データの両方
を含む。
読み出し動作は、図５（ａ）のように、リードイネーブ
ル制御線ＲＥを立ち上げ（リードイネーブル制御線ＲＥ
Ｂは立ち下げ）、ワード線ＷＬ、列選択線ＹＳを各々立
ち上げて、複数個のメモリセルＭＣを同時に選択状態と
し、複数個のメモリセルＭＣに対応するビット線対Ｂ
Ｌ，／ＢＬに複数個のメモリセルＭＣから信号を読み出
し、ビット線対ＢＬ，／ＢＬに読み出された信号が、こ
のビット線対ＢＬ，／ＢＬに接続されたセンスアンプＳ
Ａで増幅されるより前にローカル入出力線ＬＩＯ，／Ｌ
ＩＯおよびメイン入出力線ＭＩＯ，／ＭＩＯに転送され
る。これら複数個のメモリセルＭＣから読み出される信
号は、“１”および“０”に相当する相補データの両方
を含む。
【００６５】また、ビット線対ＢＬ，／ＢＬに読み出さ
れた信号は、センスアンプＳＡにより増幅されるより先
に、メイン入出力線ＭＩＯ，／ＭＩＯに接続されたメイ
ンアンプＭＡによりメイン入出力線ＭＩＯ，／ＭＩＯに
転送された信号の増幅が開始される。そして、メインア
ンプＭＡからグローバル入出力線ＧＩＯ，／ＧＩＯを通
じて出力バッファＯＢに転送され、この出力バッファＯ
Ｂから出力される。
れた信号は、センスアンプＳＡにより増幅されるより先
に、メイン入出力線ＭＩＯ，／ＭＩＯに接続されたメイ
ンアンプＭＡによりメイン入出力線ＭＩＯ，／ＭＩＯに
転送された信号の増幅が開始される。そして、メインア
ンプＭＡからグローバル入出力線ＧＩＯ，／ＧＩＯを通
じて出力バッファＯＢに転送され、この出力バッファＯ
Ｂから出力される。
【００６６】２−２．別のダイレクトセンス＋ツインセ
ル方式 図６は、別のダイレクトセンス＋ツインセル方式を示す
図であり、（ａ）は波形図、（ｂ）は回路図をそれぞれ
示す。
ル方式 図６は、別のダイレクトセンス＋ツインセル方式を示す
図であり、（ａ）は波形図、（ｂ）は回路図をそれぞれ
示す。
【００６７】図６のように、別のダイレクトセンス＋ツ
インセル方式は、前記図５と同様に、ワード線ＷＬと列
選択線ＹＳとをほぼ同時に選択し、センスアンプＳＡで
の増幅より先にデータ線対（ローカル入出力線ＬＩＯ，
／ＬＩＯおよびメイン入出力線ＭＩＯ，／ＭＩＯ）に読
み出し信号が転送され、さらにセンスアンプＳＡでの増
幅より先にグローバル入出力線ＧＩＯ，／ＧＩＯの増幅
が開始されるが、ワード線ＷＬによるメモリセルＭＣの
制御構成が異なっている。
インセル方式は、前記図５と同様に、ワード線ＷＬと列
選択線ＹＳとをほぼ同時に選択し、センスアンプＳＡで
の増幅より先にデータ線対（ローカル入出力線ＬＩＯ，
／ＬＩＯおよびメイン入出力線ＭＩＯ，／ＭＩＯ）に読
み出し信号が転送され、さらにセンスアンプＳＡでの増
幅より先にグローバル入出力線ＧＩＯ，／ＧＩＯの増幅
が開始されるが、ワード線ＷＬによるメモリセルＭＣの
制御構成が異なっている。
【００６８】すなわち、図６のダイレクトセンス＋ツイ
ンセル方式は、１個のトランジスタＴと１個のキャパシ
タＣｓとから構成され、同時に選択状態とされる複数個
のメモリセルＭＣは、各々のゲートが複数のワード線Ｗ
Ｌに接続される。さらに、ワード線ＷＬは駆動回路Ｄに
接続され、この駆動回路Ｄにより複数個のメモリセルＭ
Ｃは複数のワード線ＷＬによって制御される。たとえ
ば、図６では、ビット線対の一方のビット線ＢＬとワー
ド線ＷＬ１の交点にメモリセルＭＣ１が接続され、他方
のビット線／ＢＬと異なるワード線ＷＬ２の交点にメモ
リセルＭＣ２が接続されている。
ンセル方式は、１個のトランジスタＴと１個のキャパシ
タＣｓとから構成され、同時に選択状態とされる複数個
のメモリセルＭＣは、各々のゲートが複数のワード線Ｗ
Ｌに接続される。さらに、ワード線ＷＬは駆動回路Ｄに
接続され、この駆動回路Ｄにより複数個のメモリセルＭ
Ｃは複数のワード線ＷＬによって制御される。たとえ
ば、図６では、ビット線対の一方のビット線ＢＬとワー
ド線ＷＬ１の交点にメモリセルＭＣ１が接続され、他方
のビット線／ＢＬと異なるワード線ＷＬ２の交点にメモ
リセルＭＣ２が接続されている。
【００６９】このダイレクトセンス＋ツインセル方式の
読み出し動作は、図６（ｂ）のようになり、前記図５と
同様なので、ここでの説明は省略する。
読み出し動作は、図６（ｂ）のようになり、前記図５と
同様なので、ここでの説明は省略する。
【００７０】２−３．複数個のメモリセルの同時選択方
式 図７は、複数個のメモリセルの同時選択方式を示す接続
図であり、（ａ）は２セル同時選択方式、（ｂ）は別の
２セル同時選択方式、（ｃ）はさらに別の２セル同時選
択方式、（ｄ）は４セル同時選択方式、（ｅ）は別の４
セル同時選択方式、（ｆ）はさらに別の４セル同時選択
方式をそれぞれ示す。
式 図７は、複数個のメモリセルの同時選択方式を示す接続
図であり、（ａ）は２セル同時選択方式、（ｂ）は別の
２セル同時選択方式、（ｃ）はさらに別の２セル同時選
択方式、（ｄ）は４セル同時選択方式、（ｅ）は別の４
セル同時選択方式、（ｆ）はさらに別の４セル同時選択
方式をそれぞれ示す。
【００７１】図７（ａ）の例は、各々、センスアンプＳ
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、１本のワー
ド線ＷＬを選択対象とする場合である。この場合には、
たとえば同一のワード線ＷＬ１により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された２個のメモリセルＭＣ１
１ａ，ＭＣ１１ｂが同時に選択される。
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、１本のワー
ド線ＷＬを選択対象とする場合である。この場合には、
たとえば同一のワード線ＷＬ１により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された２個のメモリセルＭＣ１
１ａ，ＭＣ１１ｂが同時に選択される。
【００７２】図７（ｂ）の例は、各々、センスアンプＳ
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの半分の交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された２本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された２
本のワード線ＷＬ１，ＷＬ２により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された２個のメモリセルＭＣ１
１，ＭＣ２１が同時に選択される。
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの半分の交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された２本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された２
本のワード線ＷＬ１，ＷＬ２により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された２個のメモリセルＭＣ１
１，ＭＣ２１が同時に選択される。
【００７３】図７（ｃ）の例は、各々、センスアンプＳ
Ａの両方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、センスアン
プＳＡの両方に配置された２本のワード線ＷＬを選択対
象とする場合である。この場合には、たとえばセンスア
ンプＳＡの両方に配置された２本のワード線ＷＬ１，Ｗ
Ｌ２により、ビット線対ＢＬ１，／ＢＬ１と各々接続さ
れた２個のメモリセルＭＣ１１，ＭＣ２１が同時に選択
される。
Ａの両方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、センスアン
プＳＡの両方に配置された２本のワード線ＷＬを選択対
象とする場合である。この場合には、たとえばセンスア
ンプＳＡの両方に配置された２本のワード線ＷＬ１，Ｗ
Ｌ２により、ビット線対ＢＬ１，／ＢＬ１と各々接続さ
れた２個のメモリセルＭＣ１１，ＭＣ２１が同時に選択
される。
【００７４】図７（ｄ）の例は、各々、センスアンプＳ
Ａの一方に折り返し型のビット線対ＢＬ，／ＢＬが接続
され、この折り返し型のビット線対ＢＬ，／ＢＬとワー
ド線ＷＬとの全ての交点にメモリセルＭＣが接続された
構成において、１本のワード線ＷＬを選択対象とする場
合である。この場合には、たとえば同一のワード線ＷＬ
１により、折り返し型のビット線対ＢＬ１，／ＢＬ１と
各々接続された４個のメモリセルＭＣ１１ａ，ＭＣ１１
ｂ，ＭＣ１１ｃ，ＭＣ１１ｄが同時に選択される。
Ａの一方に折り返し型のビット線対ＢＬ，／ＢＬが接続
され、この折り返し型のビット線対ＢＬ，／ＢＬとワー
ド線ＷＬとの全ての交点にメモリセルＭＣが接続された
構成において、１本のワード線ＷＬを選択対象とする場
合である。この場合には、たとえば同一のワード線ＷＬ
１により、折り返し型のビット線対ＢＬ１，／ＢＬ１と
各々接続された４個のメモリセルＭＣ１１ａ，ＭＣ１１
ｂ，ＭＣ１１ｃ，ＭＣ１１ｄが同時に選択される。
【００７５】図７（ｅ）の例は、各々、センスアンプＳ
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された２本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された２
本のワード線ＷＬ１，ＷＬ２により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された４個のメモリセルＭＣ１
１ａ，ＭＣ１１ｂ，ＭＣ２１ａ，ＭＣ２１ｂが同時に選
択される。
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの全ての交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された２本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された２
本のワード線ＷＬ１，ＷＬ２により、ビット線対ＢＬ
１，／ＢＬ１と各々接続された４個のメモリセルＭＣ１
１ａ，ＭＣ１１ｂ，ＭＣ２１ａ，ＭＣ２１ｂが同時に選
択される。
【００７６】図７（ｆ）の例は、各々、センスアンプＳ
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの半分の交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された４本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された４
本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４により、
ビット線対ＢＬ１，／ＢＬ１と各々接続された４個のメ
モリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１が同
時に選択される。
Ａの一方にビット線対ＢＬ，／ＢＬが接続され、このビ
ット線対ＢＬ，／ＢＬとワード線ＷＬとの半分の交点に
メモリセルＭＣが接続された構成において、一端が共通
接続された４本のワード線ＷＬを選択対象とする場合で
ある。この場合には、たとえば一端が共通接続された４
本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４により、
ビット線対ＢＬ１，／ＢＬ１と各々接続された４個のメ
モリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１が同
時に選択される。
【００７７】２−４．しきい値電圧オフセット補償機能
付きメインアンプ 図８は、しきい値電圧オフセット補償機能付きメインア
ンプを示す図であり、（ａ）はプリアンプの回路図、
（ｂ）はラッチ型アンプの回路図をそれぞれ示す。図９
は、しきい値電圧オフセット補償機能付きメインアンプ
の動作を示す波形図である。図１０は、プリアンプのし
きい値電圧オフセット補償効果を示す特性図である。
付きメインアンプ 図８は、しきい値電圧オフセット補償機能付きメインア
ンプを示す図であり、（ａ）はプリアンプの回路図、
（ｂ）はラッチ型アンプの回路図をそれぞれ示す。図９
は、しきい値電圧オフセット補償機能付きメインアンプ
の動作を示す波形図である。図１０は、プリアンプのし
きい値電圧オフセット補償効果を示す特性図である。
【００７８】しきい値電圧オフセット補償機能付きメイ
ンアンプは、スタティックプリアンプと、ラッチ型アン
プからなり、特に差動アンプで構成され、差動入力を受
けるペアトランジスタの特性差を補償するように動作す
る補償回路が付加されて構成される。
ンアンプは、スタティックプリアンプと、ラッチ型アン
プからなり、特に差動アンプで構成され、差動入力を受
けるペアトランジスタの特性差を補償するように動作す
る補償回路が付加されて構成される。
【００７９】スタティックプリアンプは、図８（ａ）の
ように、ＭＯＳＦＥＴＱ１１〜Ｑ１４からなるプリチャ
ージ回路、容量結合素子（ＣＣ）、ＭＯＳＦＥＴＱ１５
〜Ｑ１８，Ｑ１９〜Ｑ２２からなる１対のスタティック
差動アンプ、ＭＯＳＦＥＴＱ２３〜Ｑ２６からなるオフ
セット補償回路、駆動ＭＯＳＦＥＴＱ２７や、インバー
タＩＶ１１，ＩＶ１２から構成され、メイン入出力線Ｍ
ＩＯ，／ＭＩＯ、制御線ＭＡ１Ｅ、制御線ＫＪＲＥから
の信号を入力とし、信号線ＲＧＩＯＴ，ＲＧＩＯＢに対
して信号を出力する。このスタティックプリアンプに対
しては、差動アンプのペアＭＯＳＦＥＴＱ１７とＱ１
８、及びペアＭＯＳＦＥＴＱ２１とＱ２２のオフセット
補償を行う。すなわち、差動アンプの入出力をＱ２３，
Ｑ２４、及びＱ２５，Ｑ２６でショートし、入力をオフ
セットを補償した論理しきい値電圧にバイアスするよう
に構成されている。
ように、ＭＯＳＦＥＴＱ１１〜Ｑ１４からなるプリチャ
ージ回路、容量結合素子（ＣＣ）、ＭＯＳＦＥＴＱ１５
〜Ｑ１８，Ｑ１９〜Ｑ２２からなる１対のスタティック
差動アンプ、ＭＯＳＦＥＴＱ２３〜Ｑ２６からなるオフ
セット補償回路、駆動ＭＯＳＦＥＴＱ２７や、インバー
タＩＶ１１，ＩＶ１２から構成され、メイン入出力線Ｍ
ＩＯ，／ＭＩＯ、制御線ＭＡ１Ｅ、制御線ＫＪＲＥから
の信号を入力とし、信号線ＲＧＩＯＴ，ＲＧＩＯＢに対
して信号を出力する。このスタティックプリアンプに対
しては、差動アンプのペアＭＯＳＦＥＴＱ１７とＱ１
８、及びペアＭＯＳＦＥＴＱ２１とＱ２２のオフセット
補償を行う。すなわち、差動アンプの入出力をＱ２３，
Ｑ２４、及びＱ２５，Ｑ２６でショートし、入力をオフ
セットを補償した論理しきい値電圧にバイアスするよう
に構成されている。
【００８０】ラッチ型アンプは、図８（ｂ）のように、
ＭＯＳＦＥＴＱ３１〜Ｑ３４からなるプリチャージ回
路、ＭＯＳＦＥＴＱ３５〜Ｑ４１からなるラッチ回路な
どから構成され、信号線ＲＧＩＯＴ，ＲＧＩＯＢ、制御
線ＭＡＥからの信号を入力とし、グローバル入出力線Ｇ
ＩＯ，／ＧＩＯに対して信号を出力する。このラッチ型
アンプについては、オフセット補償せず、プリアンプの
出力がラッチ型アンプのオフセット以上になる点でラッ
チするように構成されている。
ＭＯＳＦＥＴＱ３１〜Ｑ３４からなるプリチャージ回
路、ＭＯＳＦＥＴＱ３５〜Ｑ４１からなるラッチ回路な
どから構成され、信号線ＲＧＩＯＴ，ＲＧＩＯＢ、制御
線ＭＡＥからの信号を入力とし、グローバル入出力線Ｇ
ＩＯ，／ＧＩＯに対して信号を出力する。このラッチ型
アンプについては、オフセット補償せず、プリアンプの
出力がラッチ型アンプのオフセット以上になる点でラッ
チするように構成されている。
【００８１】このしきい値電圧オフセット補償機能付き
メインアンプの動作は、図９のように、時間（ｓ）の経
過に対する、メイン入出力線ＭＩＯ，／ＭＩＯ（ＭＩＯ
Ｂ）、信号線ＲＧＩＯＴ，ＲＧＩＯＢ、制御線ＩＴ，Ｉ
Ｂの各信号の電圧（ｖ）変移において、たとえば約１．
０ｎｓ程度から約３．０ｎｓ程度までの範囲でオフセッ
ト補償を行い、また約３．０ｎｓ程度から約５．０ｎｓ
程度までの範囲がセンス動作期間となる。
メインアンプの動作は、図９のように、時間（ｓ）の経
過に対する、メイン入出力線ＭＩＯ，／ＭＩＯ（ＭＩＯ
Ｂ）、信号線ＲＧＩＯＴ，ＲＧＩＯＢ、制御線ＩＴ，Ｉ
Ｂの各信号の電圧（ｖ）変移において、たとえば約１．
０ｎｓ程度から約３．０ｎｓ程度までの範囲でオフセッ
ト補償を行い、また約３．０ｎｓ程度から約５．０ｎｓ
程度までの範囲がセンス動作期間となる。
【００８２】このメインアンプのしきい値電圧オフセッ
ト補償効果は、図１０のようになる。すなわち、補償機
能がない場合には、しきい値電圧（Ｖｔｈ）オフセット
値の０ｍＶを基準にした−１００ｍＶから＋１００ｍＶ
の範囲において、副ワード線−プリアンプの出力遅延は
約０．７ｎｓ程度から約３．１ｎｓ程度までの大きなば
らつきがある。これに対して、補償機能がある場合、た
とえば結合容量（ＣＣ）が２５ｆＦの例では、しきい値
電圧オフセット値の−０．１ｍＶから＋０．１ｍＶの範
囲において、副ワード線−プリアンプの出力遅延は約
２．４ｎｓ程度から約２．１ｎｓ程度までの小さなばら
つきに抑えることができ、ほぼ一定の出力遅延が得られ
る。また、５０ｆＦ、１００ｆＦの例でも、約０．３ｎ
ｓ程度の範囲内のばらつきに抑えて、ほぼ一定の出力遅
延を得ることができる。
ト補償効果は、図１０のようになる。すなわち、補償機
能がない場合には、しきい値電圧（Ｖｔｈ）オフセット
値の０ｍＶを基準にした−１００ｍＶから＋１００ｍＶ
の範囲において、副ワード線−プリアンプの出力遅延は
約０．７ｎｓ程度から約３．１ｎｓ程度までの大きなば
らつきがある。これに対して、補償機能がある場合、た
とえば結合容量（ＣＣ）が２５ｆＦの例では、しきい値
電圧オフセット値の−０．１ｍＶから＋０．１ｍＶの範
囲において、副ワード線−プリアンプの出力遅延は約
２．４ｎｓ程度から約２．１ｎｓ程度までの小さなばら
つきに抑えることができ、ほぼ一定の出力遅延が得られ
る。また、５０ｆＦ、１００ｆＦの例でも、約０．３ｎ
ｓ程度の範囲内のばらつきに抑えて、ほぼ一定の出力遅
延を得ることができる。
【００８３】２−５．しきい値電圧オフセット補償機能
付きダイレクトセンス回路 図１１は、しきい値電圧オフセット補償機能付きダイレ
クトセンス回路を示す回路図である。図１２は、このダ
イレクトセンス回路の補償動作を示す図であり、（ａ）
は要部回路図、（ｂ）は補償動作の波形図をそれぞれ示
す。
付きダイレクトセンス回路 図１１は、しきい値電圧オフセット補償機能付きダイレ
クトセンス回路を示す回路図である。図１２は、このダ
イレクトセンス回路の補償動作を示す図であり、（ａ）
は要部回路図、（ｂ）は補償動作の波形図をそれぞれ示
す。
【００８４】しきい値電圧オフセット補償機能付きダイ
レクトセンス回路は、特に１対のＭＯＳＦＥＴなどから
構成される差動アンプが、差動入力を受けるペアトラン
ジスタの特性差を補償するように動作する補償回路が付
加されて構成される。
レクトセンス回路は、特に１対のＭＯＳＦＥＴなどから
構成される差動アンプが、差動入力を受けるペアトラン
ジスタの特性差を補償するように動作する補償回路が付
加されて構成される。
【００８５】このしきい値電圧オフセット補償機能付き
ダイレクトセンス回路は、図１１のように、１対のＭＯ
ＳＦＥＴＱ１，Ｑ２と、このＭＯＳＦＥＴＱ１，Ｑ２と
ローカル入出力線ＬＩＯ，／ＬＩＯとの間に接続される
ＭＯＳＦＥＴＱ３，Ｑ４、ビット線対ＢＬ，／ＢＬとの
間に接続されるＭＯＳＦＥＴＱ５１，Ｑ５２、接地電位
との間に接続される２対のＭＯＳＦＥＴＱ５３〜Ｑ５６
などから構成される。また、ＭＯＳＦＥＴＱ５３，Ｑ５
４の共通接続されたノードａとＭＯＳＦＥＴＱ５５，Ｑ
５６の共通接続されたノードｂとの間にコンデンサＣ５
１が接続されている。
ダイレクトセンス回路は、図１１のように、１対のＭＯ
ＳＦＥＴＱ１，Ｑ２と、このＭＯＳＦＥＴＱ１，Ｑ２と
ローカル入出力線ＬＩＯ，／ＬＩＯとの間に接続される
ＭＯＳＦＥＴＱ３，Ｑ４、ビット線対ＢＬ，／ＢＬとの
間に接続されるＭＯＳＦＥＴＱ５１，Ｑ５２、接地電位
との間に接続される２対のＭＯＳＦＥＴＱ５３〜Ｑ５６
などから構成される。また、ＭＯＳＦＥＴＱ５３，Ｑ５
４の共通接続されたノードａとＭＯＳＦＥＴＱ５５，Ｑ
５６の共通接続されたノードｂとの間にコンデンサＣ５
１が接続されている。
【００８６】ＭＯＳＦＥＴＱ１，Ｑ２は、ゲートが各ビ
ット線対ＢＬ，／ＢＬに接続されて駆動される。ＭＯＳ
ＦＥＴＱ３，Ｑ４は、ゲートが列選択線ＹＳに接続され
て駆動される。ＭＯＳＦＥＴＱ５１，Ｑ５２は、ゲート
がビット線イコライズ制御線／ＢＬＥＱに接続されて駆
動される。２対のＭＯＳＦＥＴＱ５３〜Ｑ５６は、ＭＯ
ＳＦＥＴＱ５３，Ｑ５５がリードイネーブル制御線ＲＥ
に接続され、ＭＯＳＦＥＴＱ５４，Ｑ５６が電位ＨＶＤ
Ｌに接続されて各々駆動される。
ット線対ＢＬ，／ＢＬに接続されて駆動される。ＭＯＳ
ＦＥＴＱ３，Ｑ４は、ゲートが列選択線ＹＳに接続され
て駆動される。ＭＯＳＦＥＴＱ５１，Ｑ５２は、ゲート
がビット線イコライズ制御線／ＢＬＥＱに接続されて駆
動される。２対のＭＯＳＦＥＴＱ５３〜Ｑ５６は、ＭＯ
ＳＦＥＴＱ５３，Ｑ５５がリードイネーブル制御線ＲＥ
に接続され、ＭＯＳＦＥＴＱ５４，Ｑ５６が電位ＨＶＤ
Ｌに接続されて各々駆動される。
【００８７】特に、このしきい値電圧オフセット補償機
能付きダイレクトセンス回路では、１対のＭＯＳＦＥＴ
Ｑ１，Ｑ２と接地電位との間に２対のＭＯＳＦＥＴＱ５
３〜Ｑ５６を接続し、このＭＯＳＦＥＴＱ５３〜Ｑ５
６、及びＱ５１，Ｑ５２などがビット線対ＢＬ，／ＢＬ
からの差動入力を受けるＭＯＳＦＥＴＱ１，Ｑ２のしき
い値特性差を補償するように動作することで、ＭＯＳＦ
ＥＴＱ１とＭＯＳＦＥＴＱ２のしきい値電圧差をノード
ａとノードｂの電位差として取り出すことで補償するこ
とができる。
能付きダイレクトセンス回路では、１対のＭＯＳＦＥＴ
Ｑ１，Ｑ２と接地電位との間に２対のＭＯＳＦＥＴＱ５
３〜Ｑ５６を接続し、このＭＯＳＦＥＴＱ５３〜Ｑ５
６、及びＱ５１，Ｑ５２などがビット線対ＢＬ，／ＢＬ
からの差動入力を受けるＭＯＳＦＥＴＱ１，Ｑ２のしき
い値特性差を補償するように動作することで、ＭＯＳＦ
ＥＴＱ１とＭＯＳＦＥＴＱ２のしきい値電圧差をノード
ａとノードｂの電位差として取り出すことで補償するこ
とができる。
【００８８】また、このしきい値電圧オフセット補償機
能付きダイレクトセンス回路に隣接して、ビット線対Ｂ
Ｌ，／ＢＬには、このビット線対ＢＬ，／ＢＬをプリチ
ャージおよびイコライズするプリチャージ回路が接続さ
れる。このプリチャージ回路は、ビット線ＢＬとビット
線／ＢＬとの間に接続されるＭＯＳＦＥＴＱ５７、ＭＯ
ＳＦＥＴＱ５８，Ｑ５９などから構成され、各々ゲート
がビット線イコライズ制御線／ＢＬＥＱに接続されて駆
動される。また、ＭＯＳＦＥＴＱ５８とＭＯＳＦＥＴＱ
５９の接続ノードは電位ＨＶＤＬに接続されている。
能付きダイレクトセンス回路に隣接して、ビット線対Ｂ
Ｌ，／ＢＬには、このビット線対ＢＬ，／ＢＬをプリチ
ャージおよびイコライズするプリチャージ回路が接続さ
れる。このプリチャージ回路は、ビット線ＢＬとビット
線／ＢＬとの間に接続されるＭＯＳＦＥＴＱ５７、ＭＯ
ＳＦＥＴＱ５８，Ｑ５９などから構成され、各々ゲート
がビット線イコライズ制御線／ＢＬＥＱに接続されて駆
動される。また、ＭＯＳＦＥＴＱ５８とＭＯＳＦＥＴＱ
５９の接続ノードは電位ＨＶＤＬに接続されている。
【００８９】このダイレクトセンス回路の補償動作は、
図１２（ａ）のように、ビット線イコライズ制御線／Ｂ
ＬＥＱをハイレベルにすることで、ダイレクトセンス回
路のＭＯＳＦＥＴＱ１，Ｑ２はダイオード接続となる。
さらに、ノードａ，ｂを小さな電流源（ＭＯＳＦＥＴＱ
５３〜Ｑ５６）で引くことで、ソースフォロワ動作とな
る。この結果、補償用容量Ｃ５１の２つの電極間にΔＶ
ｔｈの電位差が現れる。このダイレクトセンス回路は、
図１２（ｂ）のように、ビット線イコライズ制御線／Ｂ
ＬＥＱのハイレベルの期間にしきい値特性差が補償さ
れ、補償動作が完了し制御信号ＲＥがハイレベルになる
とダイレクトセンス動作が開始される。
図１２（ａ）のように、ビット線イコライズ制御線／Ｂ
ＬＥＱをハイレベルにすることで、ダイレクトセンス回
路のＭＯＳＦＥＴＱ１，Ｑ２はダイオード接続となる。
さらに、ノードａ，ｂを小さな電流源（ＭＯＳＦＥＴＱ
５３〜Ｑ５６）で引くことで、ソースフォロワ動作とな
る。この結果、補償用容量Ｃ５１の２つの電極間にΔＶ
ｔｈの電位差が現れる。このダイレクトセンス回路は、
図１２（ｂ）のように、ビット線イコライズ制御線／Ｂ
ＬＥＱのハイレベルの期間にしきい値特性差が補償さ
れ、補償動作が完了し制御信号ＲＥがハイレベルになる
とダイレクトセンス動作が開始される。
【００９０】２−６．差動アンプ入力の１対のＭＯＳＦ
ＥＴのレイアウト 図１３は、差動アンプ入力の１対のＭＯＳＦＥＴのレイ
アウトを示す平面図であり、（ａ）はストレートゲート
型、（ｂ）はリングゲート型をそれぞれ示す。
ＥＴのレイアウト 図１３は、差動アンプ入力の１対のＭＯＳＦＥＴのレイ
アウトを示す平面図であり、（ａ）はストレートゲート
型、（ｂ）はリングゲート型をそれぞれ示す。
【００９１】１対のＭＯＳＦＥＴを差動アンプの入力と
する回路には、前述したダイレクトセンス回路、メイン
アンプなどがある。これらの各回路は、特に差動アンプ
で構成され、差動入力を受けるペアトランジスタの特性
差を低減するためにペアトランジスタのゲートをリング
状に形成した構造となっている。
する回路には、前述したダイレクトセンス回路、メイン
アンプなどがある。これらの各回路は、特に差動アンプ
で構成され、差動入力を受けるペアトランジスタの特性
差を低減するためにペアトランジスタのゲートをリング
状に形成した構造となっている。
【００９２】差動アンプ入力の１対のＭＯＳＦＥＴは、
ストレートゲート型の場合、図１３（ａ）のように、各
々、ゲートが直線状に形成され、ビット線対ＢＬ，／Ｂ
Ｌ（またはメイン入出力線ＭＩＯ，／ＭＩＯ）に接続さ
れる。さらに、拡散層の中央にコンタクトを介して接続
されるソースは共通になっており、またドレインは両側
に設けられている。この両側の各ドレインから出力が取
り出される。このストレートゲート型では、拡散層とゲ
ートとが重なる部分のゲートエッジが多く存在するた
め、ＭＯＳＦＥＴの間で特性差が生じる。
ストレートゲート型の場合、図１３（ａ）のように、各
々、ゲートが直線状に形成され、ビット線対ＢＬ，／Ｂ
Ｌ（またはメイン入出力線ＭＩＯ，／ＭＩＯ）に接続さ
れる。さらに、拡散層の中央にコンタクトを介して接続
されるソースは共通になっており、またドレインは両側
に設けられている。この両側の各ドレインから出力が取
り出される。このストレートゲート型では、拡散層とゲ
ートとが重なる部分のゲートエッジが多く存在するた
め、ＭＯＳＦＥＴの間で特性差が生じる。
【００９３】これに対して、リングゲートの場合は、図
１３（ｂ）のように、１対のＭＯＳＦＥＴのゲートは各
々リング状に形成され、拡散層とゲートとが重なるゲー
トエッジが存在しないので、ＭＯＳＦＥＴの間で特性差
が生じにくい。また、このリングゲートの場合は、出力
がリング状の中央から取り出される。
１３（ｂ）のように、１対のＭＯＳＦＥＴのゲートは各
々リング状に形成され、拡散層とゲートとが重なるゲー
トエッジが存在しないので、ＭＯＳＦＥＴの間で特性差
が生じにくい。また、このリングゲートの場合は、出力
がリング状の中央から取り出される。
【００９４】以上説明した、ダイレクトセンス＋ツイン
セル方式によれば、以下のような効果を得ることができ
る。
セル方式によれば、以下のような効果を得ることができ
る。
【００９５】（１）ビット線容量の低減、すなわちビッ
ト線当たりのセル数削減のメモリアレイで、相補型１交
点２セル／ビット方式とダイレクトセンスを組み合わせ
ることができる。
ト線当たりのセル数削減のメモリアレイで、相補型１交
点２セル／ビット方式とダイレクトセンスを組み合わせ
ることができる。
【００９６】（２）ビット線読み出し信号が十分に得ら
れるため、ビット線増幅前にメインアンプの入力信号が
得られ、これを増幅できる。
れるため、ビット線増幅前にメインアンプの入力信号が
得られ、これを増幅できる。
【００９７】（３）ダイレクトセンス回路の差動アンプ
の１対のＭＯＳＦＥＴの特性アンバランスを補償し、ビ
ット線に読み出された信号を早く正確にデータ線に伝達
できる。
の１対のＭＯＳＦＥＴの特性アンバランスを補償し、ビ
ット線に読み出された信号を早く正確にデータ線に伝達
できる。
【００９８】（４）データ線の微小差動信号を高速に増
幅するために、メインアンプ入力部の１対のＭＯＳＦＥ
Ｔの特性アンバランスを補償できる。
幅するために、メインアンプ入力部の１対のＭＯＳＦＥ
Ｔの特性アンバランスを補償できる。
【００９９】よって、以上説明した、ダイレクトセンス
＋ツインセル方式によれば、アクセス時間の高速化が可
能となる。
＋ツインセル方式によれば、アクセス時間の高速化が可
能となる。
【０１００】また、本発明のような相補型２セル／ビッ
ト方式において、ＤＲＡＭコアの超高速動作を実現でき
る優位化技術として、以下のような効果を得ることがで
きる。
ト方式において、ＤＲＡＭコアの超高速動作を実現でき
る優位化技術として、以下のような効果を得ることがで
きる。
【０１０１】（１）メモリセルの“Ｌ”データは、読み
出し、書き込み（再書き込み）速度が“Ｈ”データより
速い。これにより、高速センス、ショートサイクル時の
信号損失が少なくできる。
出し、書き込み（再書き込み）速度が“Ｈ”データより
速い。これにより、高速センス、ショートサイクル時の
信号損失が少なくできる。
【０１０２】（２）データの“０”／“１”によらず、
常に“Ｈ”／“Ｌ”両方の電圧でデータを保持する。こ
れにより、接合リークに強いので、高速（＝高温）動作
時のマージンが大きくなる。
常に“Ｈ”／“Ｌ”両方の電圧でデータを保持する。こ
れにより、接合リークに強いので、高速（＝高温）動作
時のマージンが大きくなる。
【０１０３】（３）データの“０”／“１”によらず、
常に“Ｈ”／“Ｌ”両方の信号を同時に読み出す。これ
により、データパターン依存性が少ないため、安定した
高速センスが可能となる。
常に“Ｈ”／“Ｌ”両方の信号を同時に読み出す。これ
により、データパターン依存性が少ないため、安定した
高速センスが可能となる。
【０１０４】（４）メモリセルの“Ｈ”信号依存度が小
さいので、ＶＰＰ電位をある程度下げられる。これによ
り、高速動作時のＶＰＰ負荷電流低減によるＶＰＰ動作
ノイズを低減できる。
さいので、ＶＰＰ電位をある程度下げられる。これによ
り、高速動作時のＶＰＰ負荷電流低減によるＶＰＰ動作
ノイズを低減できる。
【０１０５】３．基板電位ＶＳＳ＋ツインセル方式
３−１．メモリセル情報電荷保持時の電位関係
図１４は、メモリセル情報電荷保持時の電位関係を示す
回路図であり、（ａ）はＶＢＢ＜０Ｖの場合、（ｂ）は
ＶＢＢ＝０Ｖの場合、（ｃ）はＶＢＢ＞０Ｖの場合をそ
れぞれ示す。図１５は、メモリセル情報電荷保持時の電
位関係を示す波形図であり、（ａ）はＶＢＢ＜０Ｖの場
合、（ｂ）はＶＢＢ＝０Ｖの場合、（ｃ）はＶＢＢ＞０
Ｖの場合をそれぞれ示す。
回路図であり、（ａ）はＶＢＢ＜０Ｖの場合、（ｂ）は
ＶＢＢ＝０Ｖの場合、（ｃ）はＶＢＢ＞０Ｖの場合をそ
れぞれ示す。図１５は、メモリセル情報電荷保持時の電
位関係を示す波形図であり、（ａ）はＶＢＢ＜０Ｖの場
合、（ｂ）はＶＢＢ＝０Ｖの場合、（ｃ）はＶＢＢ＞０
Ｖの場合をそれぞれ示す。
【０１０６】メモリセル情報電荷保持時の電位関係は、
１個のトランジスタと１個のキャパシタとで構成される
ダイナミック型のメモリセルを同時に複数個選択状態と
し、対応するビット線対に相補信号を読み出し、このビ
ット線対に接続されたセンスアンプでビット線対の電位
を所定の“Ｈ”および“Ｌ”レベルに増幅するＤＲＡＭ
などに適用される。
１個のトランジスタと１個のキャパシタとで構成される
ダイナミック型のメモリセルを同時に複数個選択状態と
し、対応するビット線対に相補信号を読み出し、このビ
ット線対に接続されたセンスアンプでビット線対の電位
を所定の“Ｈ”および“Ｌ”レベルに増幅するＤＲＡＭ
などに適用される。
【０１０７】特に、トランジスタのバックゲートが形成
されるシリコン基板の電位ＶＢＢが、所定の“Ｈ”ま
たは“Ｌ”レベルのいずれかと実質的に等しくされてな
る場合、所定の“Ｈ”レベルより低い電圧、または所
定の“Ｌ”レベルより高い電圧のいずれかに設定されて
なる場合、などがある。さらに、前記と組み合わ
せ、かつビット線対のプリチャージ電位がシリコン基板
の電位とは反対の所定の“Ｌ”または“Ｈ”レベルと実
質的に等しくされてなる場合、前記と組み合わせ、
かつビット線対のプリチャージ電位がシリコン基板の電
位との電位差が大きい側の所定の“Ｌ”または“Ｈ”レ
ベルと実質的に等しくされてなる場合、などがある。
されるシリコン基板の電位ＶＢＢが、所定の“Ｈ”ま
たは“Ｌ”レベルのいずれかと実質的に等しくされてな
る場合、所定の“Ｈ”レベルより低い電圧、または所
定の“Ｌ”レベルより高い電圧のいずれかに設定されて
なる場合、などがある。さらに、前記と組み合わ
せ、かつビット線対のプリチャージ電位がシリコン基板
の電位とは反対の所定の“Ｌ”または“Ｈ”レベルと実
質的に等しくされてなる場合、前記と組み合わせ、
かつビット線対のプリチャージ電位がシリコン基板の電
位との電位差が大きい側の所定の“Ｌ”または“Ｈ”レ
ベルと実質的に等しくされてなる場合、などがある。
【０１０８】このメモリセル情報電荷保持時の電位関係
は、汚染、結晶欠陥などによる界面準位などにより、落
ちこぼれ的にリーク電流が増加したメモリセルと、リー
ク電流が増加しない正常なメモリセルが相補型２セル／
ビット方式で組み合わされた場合を示す。一般にＬＳＩ
内の全メモリセルの中で落ちこぼれ的にリーク電流が増
加したメモリセルの割合は通常百万分の１程度で、その
発生する場所の分布もランダムであるので、非常に高い
確率でこのような組み合わせが実現する。
は、汚染、結晶欠陥などによる界面準位などにより、落
ちこぼれ的にリーク電流が増加したメモリセルと、リー
ク電流が増加しない正常なメモリセルが相補型２セル／
ビット方式で組み合わされた場合を示す。一般にＬＳＩ
内の全メモリセルの中で落ちこぼれ的にリーク電流が増
加したメモリセルの割合は通常百万分の１程度で、その
発生する場所の分布もランダムであるので、非常に高い
確率でこのような組み合わせが実現する。
【０１０９】図１４（ａ）のように、リーク電流の大き
なメモリセルは、ゲートがワード線ＷＬに接続され、ド
レインが１対の一方のビット線ＢＬに接続され、またリ
ーク電流の小さなメモリセルは、ゲートが同じワード線
ＷＬに接続され、ドレインが１対の他方のビット線／Ｂ
Ｌに接続された構成において、ワード線ＷＬに０Ｖを印
加し、ビット線対ＢＬ，／ＢＬにＶＤＬ電位を印加し、
かつシリコン基板の電位をＶＢＢ＜０Ｖにした場合は、
読み出し可能最小信号量が確保できる情報保持時間は短
い。
なメモリセルは、ゲートがワード線ＷＬに接続され、ド
レインが１対の一方のビット線ＢＬに接続され、またリ
ーク電流の小さなメモリセルは、ゲートが同じワード線
ＷＬに接続され、ドレインが１対の他方のビット線／Ｂ
Ｌに接続された構成において、ワード線ＷＬに０Ｖを印
加し、ビット線対ＢＬ，／ＢＬにＶＤＬ電位を印加し、
かつシリコン基板の電位をＶＢＢ＜０Ｖにした場合は、
読み出し可能最小信号量が確保できる情報保持時間は短
い。
【０１１０】すなわち、図１５（ａ）のように、時間の
経過に伴って、リーク電流の大きなメモリセルはストレ
ージノードの電圧ＶＳＮがＶＤＬからＶＢＢまで急激に
減少し、またリーク電流の小さなメモリセルはストレー
ジノードの電圧ＶＳＮがＶＳＳからＶＢＢまで緩やかに
減少して、所定の時間が経過した後に逆転する。この結
果、読み出し可能最小信号量が確保できる情報保持時間
は短くなる。この電位関係は、本発明の前提となる技術
である。
経過に伴って、リーク電流の大きなメモリセルはストレ
ージノードの電圧ＶＳＮがＶＤＬからＶＢＢまで急激に
減少し、またリーク電流の小さなメモリセルはストレー
ジノードの電圧ＶＳＮがＶＳＳからＶＢＢまで緩やかに
減少して、所定の時間が経過した後に逆転する。この結
果、読み出し可能最小信号量が確保できる情報保持時間
は短くなる。この電位関係は、本発明の前提となる技術
である。
【０１１１】これに対して、図１４（ｂ）のように、ワ
ード線ＷＬに０Ｖを印加し、ビット線対ＢＬ，／ＢＬに
ＶＤＬ電位を印加し、かつシリコン基板の電位をＶＢＢ
＝０Ｖにした場合は、読み出し可能最小信号量が確保で
きる情報保持時間を前述のＶＢＢ＜０Ｖにした場合に比
べて長くできる。すなわち、図１５（ｂ）のように、リ
ーク電流の大きなメモリセルはストレージノードの電圧
ＶＳＮがＶＤＬからＶＢＢ＝ＶＳＳまで減少し、またリ
ーク電流の小さなメモリセルはストレージノードの電圧
ＶＳＮがＶＢＢ＝ＶＳＳにほぼ一定であるので、読み出
し可能最小信号量が確保できる情報保持時間を延ばすこ
とができる。
ード線ＷＬに０Ｖを印加し、ビット線対ＢＬ，／ＢＬに
ＶＤＬ電位を印加し、かつシリコン基板の電位をＶＢＢ
＝０Ｖにした場合は、読み出し可能最小信号量が確保で
きる情報保持時間を前述のＶＢＢ＜０Ｖにした場合に比
べて長くできる。すなわち、図１５（ｂ）のように、リ
ーク電流の大きなメモリセルはストレージノードの電圧
ＶＳＮがＶＤＬからＶＢＢ＝ＶＳＳまで減少し、またリ
ーク電流の小さなメモリセルはストレージノードの電圧
ＶＳＮがＶＢＢ＝ＶＳＳにほぼ一定であるので、読み出
し可能最小信号量が確保できる情報保持時間を延ばすこ
とができる。
【０１１２】さらに、図１４（ｃ）のように、ワード線
ＷＬに０Ｖを印加し、ビット線対ＢＬ，／ＢＬにＶＤＬ
電位を印加し、かつシリコン基板の電位をＶＢＢ＞０Ｖ
にした場合は、読み出し可能最小信号量が確保できる情
報保持時間を前述のＶＢＢ＝０Ｖにした場合に比べてさ
らに長くできる。すなわち、図１５（ｃ）のように、リ
ーク電流の大きなメモリセルはストレージノードの電圧
ＶＳＮがＶＤＬからＶＢＢまで緩やかに減少し、またリ
ーク電流の小さな（順方向電流含む）メモリセルはスト
レージノードの電圧ＶＳＮがＶＳＳからＶＢＢまで緩や
かに増加するので、読み出し可能最小信号量が確保でき
る情報保持時間をさらに延ばすことができる。
ＷＬに０Ｖを印加し、ビット線対ＢＬ，／ＢＬにＶＤＬ
電位を印加し、かつシリコン基板の電位をＶＢＢ＞０Ｖ
にした場合は、読み出し可能最小信号量が確保できる情
報保持時間を前述のＶＢＢ＝０Ｖにした場合に比べてさ
らに長くできる。すなわち、図１５（ｃ）のように、リ
ーク電流の大きなメモリセルはストレージノードの電圧
ＶＳＮがＶＤＬからＶＢＢまで緩やかに減少し、またリ
ーク電流の小さな（順方向電流含む）メモリセルはスト
レージノードの電圧ＶＳＮがＶＳＳからＶＢＢまで緩や
かに増加するので、読み出し可能最小信号量が確保でき
る情報保持時間をさらに延ばすことができる。
【０１１３】３−２．メモリセル情報読み出し時の動作
波形と電位関係 図１６，図１７は、メモリセル情報読み出し時の動作波
形と電位関係を示す波形図であり、図１６は基板電位Ｖ
ＢＢ＝０Ｖにする場合、図１７は基板電位ＶＢＢ＝０．
１Ｖにする場合をそれぞれ示す。
波形と電位関係 図１６，図１７は、メモリセル情報読み出し時の動作波
形と電位関係を示す波形図であり、図１６は基板電位Ｖ
ＢＢ＝０Ｖにする場合、図１７は基板電位ＶＢＢ＝０．
１Ｖにする場合をそれぞれ示す。
【０１１４】メモリセル情報読み出し時の動作波形と電
位関係は、トランジスタのバックゲートが形成される
シリコン基板の電位が所定の“Ｈ”または“Ｌ”レベル
のいずれかと実質的に等しくされてなる場合において、
基板電位をＶＢＢ＝０Ｖにすると、ビット線対ＢＬ，／
ＢＬの動作波形は図１６（ＨＶＤＬプリチャージ）のよ
うになる。この時に対応するビット線イコライズ制御線
の波形は／ＢＬＥＱ（ＨＶＤＬプリチャージ）で示され
ている。
位関係は、トランジスタのバックゲートが形成される
シリコン基板の電位が所定の“Ｈ”または“Ｌ”レベル
のいずれかと実質的に等しくされてなる場合において、
基板電位をＶＢＢ＝０Ｖにすると、ビット線対ＢＬ，／
ＢＬの動作波形は図１６（ＨＶＤＬプリチャージ）のよ
うになる。この時に対応するビット線イコライズ制御線
の波形は／ＢＬＥＱ（ＨＶＤＬプリチャージ）で示され
ている。
【０１１５】さらに、前記と組み合わせ、かつビッ
ト線対のプリチャージ電位がシリコン基板の電位とは反
対の所定の“Ｌ”または“Ｈ”レベルと実質的に等しく
されてなる場合においては、ビット線対ＢＬ，／ＢＬの
動作波形は図１６（ＶＤＬプリチャージ）のようにな
る。この時に対応するビット線イコライズ制御線の波形
はＢＬＥＱ（ＶＤＬプリチャージ）で示されている。
ト線対のプリチャージ電位がシリコン基板の電位とは反
対の所定の“Ｌ”または“Ｈ”レベルと実質的に等しく
されてなる場合においては、ビット線対ＢＬ，／ＢＬの
動作波形は図１６（ＶＤＬプリチャージ）のようにな
る。この時に対応するビット線イコライズ制御線の波形
はＢＬＥＱ（ＶＤＬプリチャージ）で示されている。
【０１１６】また、トランジスタのバックゲートが形
成されるシリコン基板の電位が所定の“Ｈ”レベルより
低い電圧、または所定の“Ｌ”レベルより高い電圧のい
ずれかに設定されてなる場合において、基板電位をＶＢ
Ｂ＝０．１Ｖにすると、ビット線対ＢＬ，／ＢＬの動作
波形は図１７（ＨＶＤＬプリチャージ）のようになる。
この時に対応するビット線イコライズ制御線の波形は／
ＢＬＥＱ（ＨＶＤＬプリチャージ）で示されている。
成されるシリコン基板の電位が所定の“Ｈ”レベルより
低い電圧、または所定の“Ｌ”レベルより高い電圧のい
ずれかに設定されてなる場合において、基板電位をＶＢ
Ｂ＝０．１Ｖにすると、ビット線対ＢＬ，／ＢＬの動作
波形は図１７（ＨＶＤＬプリチャージ）のようになる。
この時に対応するビット線イコライズ制御線の波形は／
ＢＬＥＱ（ＨＶＤＬプリチャージ）で示されている。
【０１１７】さらに、前記と組み合わせ、かつビッ
ト線対のプリチャージ電位がシリコン基板の電位との電
位差が大きい側の所定の“Ｌ”または“Ｈ”レベルと実
質的に等しくされてなる場合においては、ビット線対Ｂ
Ｌ，／ＢＬの動作波形は図１７（ＶＤＬプリチャージ）
のようになる。この時に対応するビット線イコライズ制
御線の波形はＢＬＥＱ（ＶＤＬプリチャージ）で示され
ている。
ト線対のプリチャージ電位がシリコン基板の電位との電
位差が大きい側の所定の“Ｌ”または“Ｈ”レベルと実
質的に等しくされてなる場合においては、ビット線対Ｂ
Ｌ，／ＢＬの動作波形は図１７（ＶＤＬプリチャージ）
のようになる。この時に対応するビット線イコライズ制
御線の波形はＢＬＥＱ（ＶＤＬプリチャージ）で示され
ている。
【０１１８】３−３．読み出し時のストレージノード電
位に対する読み出し信号量の関係 図１８は、読み出し時のストレージノード電位に対する
読み出し信号量の関係を示す図であり、（ａ）は特性
図、（ｂ）は回路図をそれぞれ示す。図１９は、読み出
し時のストレージノード電位に対する読み出し信号量の
関係を示す波形図である。
位に対する読み出し信号量の関係 図１８は、読み出し時のストレージノード電位に対する
読み出し信号量の関係を示す図であり、（ａ）は特性
図、（ｂ）は回路図をそれぞれ示す。図１９は、読み出
し時のストレージノード電位に対する読み出し信号量の
関係を示す波形図である。
【０１１９】読み出し時のストレージノード電位に対す
る読み出し信号量の関係は、図１８（ｂ）に示す、メモ
リセルアレイ、センスアンプ、プリチャージ回路などか
らなる構成において説明できる。
る読み出し信号量の関係は、図１８（ｂ）に示す、メモ
リセルアレイ、センスアンプ、プリチャージ回路などか
らなる構成において説明できる。
【０１２０】メモリセルアレイは、複数のビット線対Ｂ
Ｌ，／ＢＬと複数のワード線ＷＬとの交点に対応する位
置にマトリクス状に配置され、１個のトランジスタと１
個のキャパシタとで構成される複数のメモリセルＭＣを
含んで構成される。
Ｌ，／ＢＬと複数のワード線ＷＬとの交点に対応する位
置にマトリクス状に配置され、１個のトランジスタと１
個のキャパシタとで構成される複数のメモリセルＭＣを
含んで構成される。
【０１２１】センスアンプは、ビット線対ＢＬ，／ＢＬ
に読み出されたデータを検知・増幅する回路であり、ビ
ット線対ＢＬ，／ＢＬに接続され、２つのｐチャネルの
ＭＯＳＦＥＴＱ６１，Ｑ６２と２つのｎチャネルのＭＯ
ＳＦＥＴＱ６３，Ｑ６４からなるＣＭＯＳ構成のラッチ
型（ゲート・ドレイン交差型）の回路形式となってい
る。ｐチャネルのＭＯＳＦＥＴＱ６１，Ｑ６２側は電位
ＶＤＬに、ｎチャネルのＭＯＳＦＥＴＱ６３，Ｑ６４側
はゲートがセンスアンプ制御線ＳＡＮに接続されて駆動
されるＭＯＳＦＥＴＱ６５を介して接地電位ＶＳＳに各
々接続される。
に読み出されたデータを検知・増幅する回路であり、ビ
ット線対ＢＬ，／ＢＬに接続され、２つのｐチャネルの
ＭＯＳＦＥＴＱ６１，Ｑ６２と２つのｎチャネルのＭＯ
ＳＦＥＴＱ６３，Ｑ６４からなるＣＭＯＳ構成のラッチ
型（ゲート・ドレイン交差型）の回路形式となってい
る。ｐチャネルのＭＯＳＦＥＴＱ６１，Ｑ６２側は電位
ＶＤＬに、ｎチャネルのＭＯＳＦＥＴＱ６３，Ｑ６４側
はゲートがセンスアンプ制御線ＳＡＮに接続されて駆動
されるＭＯＳＦＥＴＱ６５を介して接地電位ＶＳＳに各
々接続される。
【０１２２】プリチャージ回路は、ビット線対ＢＬ，／
ＢＬをプリチャージする回路であり、ビット線対ＢＬ，
／ＢＬに接続され、３個のｐチャネルのＭＯＳＦＥＴＱ
６６〜Ｑ６８からなり、各々のゲートがビット線イコラ
イズ制御線ＢＬＥＱに接続されて駆動され、またＭＯＳ
ＦＥＴＱ６７とＭＯＳＦＥＴＱ６８の接続ノードは電位
ＶＤＬに接続されている。
ＢＬをプリチャージする回路であり、ビット線対ＢＬ，
／ＢＬに接続され、３個のｐチャネルのＭＯＳＦＥＴＱ
６６〜Ｑ６８からなり、各々のゲートがビット線イコラ
イズ制御線ＢＬＥＱに接続されて駆動され、またＭＯＳ
ＦＥＴＱ６７とＭＯＳＦＥＴＱ６８の接続ノードは電位
ＶＤＬに接続されている。
【０１２３】図１８（ｂ）に示す２セル／ビット方式で
は、図１８（ａ）のように、読み出し時のストレージノ
ード電位ＶＳＮＨ０に対する読み出し信号量Ｖｓｉｇの
関係において、２セル／ビットの対になるメモリセルＭ
Ｃのストレージノード電位が０Ｖの時の特性を示すと、
読み出し時のストレージノード電位が約１．６Ｖ程度で
は読み出し信号量が約２３０ｍＶ程度、約１．０Ｖ程度
では約１８０ｍＶ程度、約０．４Ｖ程度では約１００ｍ
Ｖ程度というような特性が得られ、ストレージノード電
位が約０．２Ｖ程度になっても約５０ｍＶ程度の読み出
し信号量を確保できる。これに対し、１セル／ビット方
式の場合には、ストレージノード電位が約０．９Ｖ程度
でも、読み出し信号量は約５０ｍＶ程度まで低下してし
まう。
は、図１８（ａ）のように、読み出し時のストレージノ
ード電位ＶＳＮＨ０に対する読み出し信号量Ｖｓｉｇの
関係において、２セル／ビットの対になるメモリセルＭ
Ｃのストレージノード電位が０Ｖの時の特性を示すと、
読み出し時のストレージノード電位が約１．６Ｖ程度で
は読み出し信号量が約２３０ｍＶ程度、約１．０Ｖ程度
では約１８０ｍＶ程度、約０．４Ｖ程度では約１００ｍ
Ｖ程度というような特性が得られ、ストレージノード電
位が約０．２Ｖ程度になっても約５０ｍＶ程度の読み出
し信号量を確保できる。これに対し、１セル／ビット方
式の場合には、ストレージノード電位が約０．９Ｖ程度
でも、読み出し信号量は約５０ｍＶ程度まで低下してし
まう。
【０１２４】図１９のように、たとえばストレージノー
ド電位ＶＳＮ（ＶＤＬ）が約１．６Ｖ程度から約０．１
Ｖ程度までリークによる低下があっても、相補型２セル
／ビット方式では、正常な読み出し・リフレッシュが行
われる。なお、図１９では、ストレージノード電位ＶＳ
Ｎがフルの（リークが無い）場合と、リークにより低下
した場合の各々のデータ線対ＤＬ，／ＤＬの読み出し動
作の波形を示している。
ド電位ＶＳＮ（ＶＤＬ）が約１．６Ｖ程度から約０．１
Ｖ程度までリークによる低下があっても、相補型２セル
／ビット方式では、正常な読み出し・リフレッシュが行
われる。なお、図１９では、ストレージノード電位ＶＳ
Ｎがフルの（リークが無い）場合と、リークにより低下
した場合の各々のデータ線対ＤＬ，／ＤＬの読み出し動
作の波形を示している。
【０１２５】３−４．トランジスタのバックゲート電位
図２０は、トランジスタのバックゲート電位を示す回路
図である。図２１は、ダイオードの電流−電圧特性を示
す特性図である。
図である。図２１は、ダイオードの電流−電圧特性を示
す特性図である。
【０１２６】トランジスタのバックゲート電位は、メモ
リセルを形成するトランジスタ以外は所定の“Ｌ”レベ
ルかそれより低い電圧、または所定の“Ｈ”レベルかそ
れより高い電圧に設定されるような構成となっている。
リセルを形成するトランジスタ以外は所定の“Ｌ”レベ
ルかそれより低い電圧、または所定の“Ｈ”レベルかそ
れより高い電圧に設定されるような構成となっている。
【０１２７】図２０のように、センスアンプ、プリチャ
ージ回路において、センスアンプを構成するｐチャネル
のＭＯＳＦＥＴＱ６１，Ｑ６２、プリチャージ回路を構
成するｐチャネルのＭＯＳＦＥＴＱ６６〜Ｑ６８は、バ
ックゲート電位≧ＶＤＬとする。また、センスアンプを
構成するｎチャネルのＭＯＳＦＥＴＱ６３，Ｑ６４は、
バックゲート電位≦ＶＳＳ（０Ｖ）とする。
ージ回路において、センスアンプを構成するｐチャネル
のＭＯＳＦＥＴＱ６１，Ｑ６２、プリチャージ回路を構
成するｐチャネルのＭＯＳＦＥＴＱ６６〜Ｑ６８は、バ
ックゲート電位≧ＶＤＬとする。また、センスアンプを
構成するｎチャネルのＭＯＳＦＥＴＱ６３，Ｑ６４は、
バックゲート電位≦ＶＳＳ（０Ｖ）とする。
【０１２８】なお、この場合に、メモリセルＭＣのバッ
クゲートが形成されるシリコン基板の電位ＶＢＢは０．
１Ｖである。このように、基板電位ＶＢＢとして０．１
Ｖを印加しても、たとえば図２１のダイオードの電流−
電圧特性に示す通り、室温でダイオードのＰＮ接合に印
加される電圧が約０．１Ｖ程度では順方向でも逆方向の
場合と同様に接合電流が十分に小さいので、この範囲に
おいては順方向のＰＮ接合を利用したＭＯＳＦＥＴのト
ランジスタにおいてもリーク電流は十分に小さく動作に
問題がない。
クゲートが形成されるシリコン基板の電位ＶＢＢは０．
１Ｖである。このように、基板電位ＶＢＢとして０．１
Ｖを印加しても、たとえば図２１のダイオードの電流−
電圧特性に示す通り、室温でダイオードのＰＮ接合に印
加される電圧が約０．１Ｖ程度では順方向でも逆方向の
場合と同様に接合電流が十分に小さいので、この範囲に
おいては順方向のＰＮ接合を利用したＭＯＳＦＥＴのト
ランジスタにおいてもリーク電流は十分に小さく動作に
問題がない。
【０１２９】以上説明した、基板電位ＶＳＳ＋ツインセ
ル方式によれば、以下のような効果を得ることができ
る。
ル方式によれば、以下のような効果を得ることができ
る。
【０１３０】（１）基板電位ＶＢＢ＝ＶＳＳ（０Ｖ）方
式と組み合わせる。これにより、メモリセルＭＣの
“Ｈ”の電荷リークに対する動作マージンを向上させる
ことが可能となる。また、ＶＢＢ＞ＶＳＳとすれば、完
全放電しても正常データの読み出しが可能となる。
式と組み合わせる。これにより、メモリセルＭＣの
“Ｈ”の電荷リークに対する動作マージンを向上させる
ことが可能となる。また、ＶＢＢ＞ＶＳＳとすれば、完
全放電しても正常データの読み出しが可能となる。
【０１３１】（２）ビット線ＶＤＬプリチャージ方式と
組み合わせ、センスアンプのＭＯＳＦＥＴのゲートに十
分な駆動電圧を印加することが可能となる。これによ
り、ビット線電圧（ＶＤＬ）の低電圧化が可能となる。
また、低電圧でも、センスアンプのオーバードライブが
不要、さらにビット線イコライズに昇圧電源（ＶＰＰ）
が不要である。これにより、ＶＤＬプリチャージでも、
トータル的なパワー低減が可能となる。
組み合わせ、センスアンプのＭＯＳＦＥＴのゲートに十
分な駆動電圧を印加することが可能となる。これによ
り、ビット線電圧（ＶＤＬ）の低電圧化が可能となる。
また、低電圧でも、センスアンプのオーバードライブが
不要、さらにビット線イコライズに昇圧電源（ＶＰＰ）
が不要である。これにより、ＶＤＬプリチャージでも、
トータル的なパワー低減が可能となる。
【０１３２】（３）相補型２セル／ビット方式の一般的
なメリットとして、ビット線ＶＤＬプリチャージ方式に
おいてもリファレンス電圧用ダミーセルが不要となる。
これにより、作りやすくなる。また、メモリセルＭＣの
信号電荷量が２倍になるため、ＶＤＬを低電圧化しても
読み出し信号量が低下しない。これにより、動作マージ
ンが確保できる。
なメリットとして、ビット線ＶＤＬプリチャージ方式に
おいてもリファレンス電圧用ダミーセルが不要となる。
これにより、作りやすくなる。また、メモリセルＭＣの
信号電荷量が２倍になるため、ＶＤＬを低電圧化しても
読み出し信号量が低下しない。これにより、動作マージ
ンが確保できる。
【０１３３】よって、以上説明した、基板電位ＶＳＳ＋
ツインセル方式によれば、リフレッシュ間隔を延ばし、
さらにリフレッシュ動作に伴う消費電流を低減し、低消
費電力のＤＲＡＭを得ることができる。
ツインセル方式によれば、リフレッシュ間隔を延ばし、
さらにリフレッシュ動作に伴う消費電流を低減し、低消
費電力のＤＲＡＭを得ることができる。
【０１３４】従って、本実施の形態の半導体記憶装置に
よれば、１．１交点６Ｆ2セルを用いたツインセル構造
の採用によってツインセル方式でもメモリセルの面積の
増加が抑えられ、２．ダイレクトセンス＋ツインセル方
式の採用によって超高速の読み出し時間が得られ、３．
基板電位ＶＳＳ＋ツインセル方式の採用によってセルフ
リフレッシュ時にはリフレッシュ間隔を長くとれるた
め、高集積かつ超高速、さらに情報保持時の消費電力を
大幅に削減したＤＲＡＭを得ることができる。
よれば、１．１交点６Ｆ2セルを用いたツインセル構造
の採用によってツインセル方式でもメモリセルの面積の
増加が抑えられ、２．ダイレクトセンス＋ツインセル方
式の採用によって超高速の読み出し時間が得られ、３．
基板電位ＶＳＳ＋ツインセル方式の採用によってセルフ
リフレッシュ時にはリフレッシュ間隔を長くとれるた
め、高集積かつ超高速、さらに情報保持時の消費電力を
大幅に削減したＤＲＡＭを得ることができる。
【０１３５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【０１３６】たとえば、前記実施の形態においては、１
交点セル・２セル／ビット方式を用いたＤＲＡＭに適用
した場合について説明したが、これに限定されるもので
はなく、ＤＲＡＭを混載したロジックの半導体装置など
に適用しても効果的であり、さらに２セル／１ビット方
式を用いているＦＲＡＭなどにも応用することができ
る。
交点セル・２セル／ビット方式を用いたＤＲＡＭに適用
した場合について説明したが、これに限定されるもので
はなく、ＤＲＡＭを混載したロジックの半導体装置など
に適用しても効果的であり、さらに２セル／１ビット方
式を用いているＦＲＡＭなどにも応用することができ
る。
【０１３７】また、１セル／ビット方式においても、ビ
ット線の寄生容量値Ｃｂをメモリセルキャパシタ容量Ｃ
ｓの２．５倍かそれ以下に低減し、２セル／ビット方式
と同程度の読み出し信号量を確保することで、本明細書
で開示されたダイレクトセンス方式を利用することがで
きる。
ット線の寄生容量値Ｃｂをメモリセルキャパシタ容量Ｃ
ｓの２．５倍かそれ以下に低減し、２セル／ビット方式
と同程度の読み出し信号量を確保することで、本明細書
で開示されたダイレクトセンス方式を利用することがで
きる。
【０１３８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３９】（１）１交点６Ｆ2セルを用いたツインセ
ル構造を採用することで、ツインセル方式でもメモリセ
ルの面積の増加を抑えることができる。
ル構造を採用することで、ツインセル方式でもメモリセ
ルの面積の増加を抑えることができる。
【０１４０】（２）ダイレクトセンス＋ツインセル方式
を採用することで、超高速の読み出し時間を得ることが
できる。
を採用することで、超高速の読み出し時間を得ることが
できる。
【０１４１】（３）基板電位ＶＳＳ＋ツインセル方式を
採用することで、セルフリフレッシュ時にはリフレッシ
ュ間隔を長くとることができる。
採用することで、セルフリフレッシュ時にはリフレッシ
ュ間隔を長くとることができる。
【０１４２】（４）前記（１）〜（３）により、高集積
かつ超高速、さらに情報保持時の消費電力を大幅に削減
することができるＤＲＡＭなどのような半導体記憶装置
を得ることができる。
かつ超高速、さらに情報保持時の消費電力を大幅に削減
することができるＤＲＡＭなどのような半導体記憶装置
を得ることができる。
【図１】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、メモリセルのツインセル構造を示
す概略平面図と概略断面図である。
体記憶装置において、メモリセルのツインセル構造を示
す概略平面図と概略断面図である。
【図２】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、メモリセルの別のツインセル構造
を示す概略平面図と概略断面図である。
体記憶装置において、メモリセルの別のツインセル構造
を示す概略平面図と概略断面図である。
【図３】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、ビット線対とセンスアンプとの接
続形態を示す接続図である。
体記憶装置において、ビット線対とセンスアンプとの接
続形態を示す接続図である。
【図４】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、ワード線の接続形態を示す接続図
である。
体記憶装置において、ワード線の接続形態を示す接続図
である。
【図５】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、ダイレクトセンス＋ツインセル方
式を示す波形図と回路図である。
体記憶装置において、ダイレクトセンス＋ツインセル方
式を示す波形図と回路図である。
【図６】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、別のダイレクトセンス＋ツインセ
ル方式を示す波形図と回路図である。
体記憶装置において、別のダイレクトセンス＋ツインセ
ル方式を示す波形図と回路図である。
【図７】（ａ），（ｂ），（ｃ），（ｄ），（ｅ），
（ｆ）は本発明の一実施の形態の半導体記憶装置におい
て、複数個のメモリセルの同時選択方式を示す接続図で
ある。
（ｆ）は本発明の一実施の形態の半導体記憶装置におい
て、複数個のメモリセルの同時選択方式を示す接続図で
ある。
【図８】（ａ），（ｂ）は本発明の一実施の形態の半導
体記憶装置において、しきい値電圧オフセット補償機能
付きメインアンプのプリアンプ、ラッチ型アンプを示す
回路図である。
体記憶装置において、しきい値電圧オフセット補償機能
付きメインアンプのプリアンプ、ラッチ型アンプを示す
回路図である。
【図９】本発明の一実施の形態の半導体記憶装置におい
て、しきい値電圧オフセット補償機能付きメインアンプ
の動作を示す波形図である。
て、しきい値電圧オフセット補償機能付きメインアンプ
の動作を示す波形図である。
【図１０】本発明の一実施の形態の半導体記憶装置にお
いて、プリアンプのしきい値電圧オフセット補償効果を
示す特性図である。
いて、プリアンプのしきい値電圧オフセット補償効果を
示す特性図である。
【図１１】本発明の一実施の形態の半導体記憶装置にお
いて、しきい値電圧オフセット補償機能付きダイレクト
センス回路を示す回路図である。
いて、しきい値電圧オフセット補償機能付きダイレクト
センス回路を示す回路図である。
【図１２】（ａ），（ｂ）は本発明の一実施の形態の半
導体記憶装置において、しきい値電圧オフセット補償機
能付きダイレクトセンス回路の補償動作を示す要部回路
図と補償動作の波形図である。
導体記憶装置において、しきい値電圧オフセット補償機
能付きダイレクトセンス回路の補償動作を示す要部回路
図と補償動作の波形図である。
【図１３】（ａ），（ｂ）は本発明の一実施の形態の半
導体記憶装置において、差動アンプ入力の１対のＭＯＳ
ＦＥＴのレイアウトを示す平面図である。
導体記憶装置において、差動アンプ入力の１対のＭＯＳ
ＦＥＴのレイアウトを示す平面図である。
【図１４】（ａ），（ｂ），（ｃ）は本発明の一実施の
形態の半導体記憶装置において、メモリセル情報電荷保
持時の電位関係を示す回路図である。
形態の半導体記憶装置において、メモリセル情報電荷保
持時の電位関係を示す回路図である。
【図１５】（ａ），（ｂ），（ｃ）は本発明の一実施の
形態の半導体記憶装置において、メモリセル情報電荷保
持時の電位関係を示す波形図である。
形態の半導体記憶装置において、メモリセル情報電荷保
持時の電位関係を示す波形図である。
【図１６】本発明の一実施の形態の半導体記憶装置にお
いて、メモリセル情報読み出し時の動作波形と電位関係
（基板電位ＶＢＢ＝０Ｖ）を示す波形図である。
いて、メモリセル情報読み出し時の動作波形と電位関係
（基板電位ＶＢＢ＝０Ｖ）を示す波形図である。
【図１７】本発明の一実施の形態の半導体記憶装置にお
いて、メモリセル情報読み出し時の動作波形と電位関係
（基板電位ＶＢＢ＝０．１Ｖ）を示す波形図である。
いて、メモリセル情報読み出し時の動作波形と電位関係
（基板電位ＶＢＢ＝０．１Ｖ）を示す波形図である。
【図１８】（ａ），（ｂ）は本発明の一実施の形態の半
導体記憶装置において、読み出し時のストレージノード
電位に対する読み出し信号量の関係を示す特性図と回路
図である。
導体記憶装置において、読み出し時のストレージノード
電位に対する読み出し信号量の関係を示す特性図と回路
図である。
【図１９】本発明の一実施の形態の半導体記憶装置にお
いて、読み出し時のストレージノード電位に対する読み
出し信号量の関係を示す波形図である。
いて、読み出し時のストレージノード電位に対する読み
出し信号量の関係を示す波形図である。
【図２０】本発明の一実施の形態の半導体記憶装置にお
いて、トランジスタのバックゲート電位を示す回路図で
ある。
いて、トランジスタのバックゲート電位を示す回路図で
ある。
【図２１】本発明の一実施の形態の半導体記憶装置にお
いて、ダイオードの電流−電圧特性を示す特性図であ
る。
いて、ダイオードの電流−電圧特性を示す特性図であ
る。
【図２２】本発明の前提として検討した半導体記憶装置
において、ワード線に直交するビット線対とセンスアン
プとの接続形態を示す接続図である。
において、ワード線に直交するビット線対とセンスアン
プとの接続形態を示す接続図である。
【図２３】（ａ），（ｂ）は本発明の前提として検討し
た半導体記憶装置において、メモリセルのツインセル構
造を示す概略平面図と概略断面図である。
た半導体記憶装置において、メモリセルのツインセル構
造を示す概略平面図と概略断面図である。
ＢＬ，／ＢＬ ビット線対
ＷＬ ワード線
ＭＣ メモリセル
ＰＬ キャパシタのプレート
ＳＮ キャパシタのストレージノード
ＡＡ アクティブ領域
ＰＷＥＬ Ｐウェル
ＳＣＴ ストレージノードコンタクト
ＢＣＴ ビットコンタクト
ＳＡ センスアンプ
ＭＷＬ 主ワード線
ＳＷＬ 副ワード線
ＮＡＮＤ ゲート回路
ＬＩＯ，／ＬＩＯ ローカル入出力線対
ＭＩＯ，／ＭＩＯ メイン入出力線対
ＧＩＯ，／ＧＩＯ グローバル入出力線対
Ｔ トランジスタ
Ｃｓ キャパシタ
Ｑ ＭＯＳＦＥＴ
ＹＳ 列選択線
ＭＡ メインアンプ
ＯＢ 出力バッファ
Ｄ 駆動回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宮武 伸一
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 梶谷 一彦
東京都中央区八重洲二丁目２−１ エルピ
ーダメモリ株式会社内
(72)発明者 宮澤 一幸
東京都中央区八重洲二丁目２−１ エルピ
ーダメモリ株式会社内
(72)発明者 関口 知紀
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 竹村 理一郎
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 阪田 健
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F083 AD24 AD48 AD49 GA01 GA05
GA09 KA02 KA03 LA03 LA13
LA14 LA16 ZA28
5M024 AA04 AA20 AA50 AA62 BB02
BB13 BB30 BB35 BB39 CC02
CC50 CC62 CC65 CC70 CC73
CC96 FF05 LL04 LL05 LL20
PP01 PP03 PP04 PP05 PP07
PP10
Claims (44)
- 【請求項１】 平行に配置された複数の折り返し型のビ
ット線対と、 前記複数のビット線対と直交する複数のワード線と、 前記複数のビット線対と前記複数のワード線との交点に
対応する位置にマトリクス状に配置され、１個のトラン
ジスタと１個のキャパシタとで構成されるダイナミック
型のメモリセルとを含み、 前記キャパシタの一方の電極はマトリクス状に配置され
た他の複数のキャパシタの一方の電極と共に共通電極に
接続され、前記キャパシタの他方の電極は前記トランジ
スタのソース電極に接続され、前記トランジスタのドレ
イン電極は前記ビット線対に接続され、前記トランジス
タのゲート電極は前記ワード線に接続されてなり、 前記複数のビット線対に対応して前記メモリセルへの記
憶情報の書き込み、または前記メモリセルからの記憶情
報の読み出し、または前記メモリセルの記憶情報をリフ
レッシュするための回路が接続され、 前記ワード線のピッチの半分をＦとしたとき、前記ビッ
ト線対のビット線のピッチが２Ｆより大きくかつ４Ｆよ
り小さくされることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記ビット線対が、隣接した２本のビット線からなるこ
とを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記ビット線対が、隣接しない２本のビット線からなる
ことを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 前記キャパシタは、前記ビット線対より上方に絶縁膜を
介して形成されることを特徴とする半導体記憶装置。 - 【請求項５】 請求項１または４記載の半導体記憶装置
において、 前記トランジスタのソース、チャネル、ドレインを形成
する基板上のアクティブ領域が、前記ビット線対の方向
に対して斜めに形成されることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、 前記ワード線を形成する配線層が、ポリシリコンと金属
との積層膜、または金属膜で形成されることを特徴とす
る半導体記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、 前記ビット線対を形成する配線層が、金属膜で形成され
ることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１記載の半導体記憶装置におい
て、 前記ワード線が、第１の長さの主ワード線と、前記主ワ
ード線の信号を受ける駆動回路で駆動され、前記トラン
ジスタのゲート電極を構成し、前記主ワード線に比べて
短い第２の長さの副ワード線とからなることを特徴とす
る半導体記憶装置。 - 【請求項９】 請求項１記載の半導体記憶装置におい
て、 前記ワード線が、前記トランジスタのゲート電極を形成
する配線層と、前記配線層を複数個所で裏打ちし、前記
配線層と異なる別の配線層とからなることを特徴とする
半導体記憶装置。 - 【請求項１０】 平行に配置された複数の折り返し型の
ビット線対と、 前記複数のビット線対と直交しない複数のワード線と、 前記複数のビット線対と前記複数のワード線との交点に
対応する位置にマトリクス状に配置され、１個のトラン
ジスタと１個のキャパシタとで構成されるダイナミック
型のメモリセルとを含み、 前記キャパシタの一方の電極はマトリクス状に配置され
た他の複数のキャパシタの一方の電極と共に共通電極に
接続され、前記キャパシタの他方の電極は前記トランジ
スタのソース電極に接続され、前記トランジスタのドレ
イン電極は前記ビット線対に接続され、前記トランジス
タのゲート電極は前記ワード線に接続されてなり、 前記複数のビット線対に対応して前記メモリセルへの記
憶情報の書き込み、または前記メモリセルからの記憶情
報の読み出し、または前記メモリセルの記憶情報をリフ
レッシュするための回路が接続され、 前記ワード線のピッチの半分をＦとしたとき、前記ビッ
ト線対のビット線のピッチが２Ｆより大きくかつ４Ｆよ
り小さくされることを特徴とする半導体記憶装置。 - 【請求項１１】 請求項１０記載の半導体記憶装置にお
いて、 前記ビット線対が、隣接した２本のビット線からなるこ
とを特徴とする半導体記憶装置。 - 【請求項１２】 請求項１０記載の半導体記憶装置にお
いて、 前記ビット線対が、隣接しない２本のビット線からなる
ことを特徴とする半導体記憶装置。 - 【請求項１３】 請求項１０記載の半導体記憶装置にお
いて、 前記キャパシタは、前記ビット線対より上方に絶縁膜を
介して形成されることを特徴とする半導体記憶装置。 - 【請求項１４】 請求項１０または１３記載の半導体記
憶装置において、 前記トランジスタのソース、チャネル、ドレインを形成
する基板上のアクティブ領域が、前記ビット線対の方向
に対して斜めに形成されることを特徴とする半導体記憶
装置。 - 【請求項１５】 請求項１０記載の半導体記憶装置にお
いて、 前記ワード線を形成する配線層が、ポリシリコンと金属
との積層膜、または金属膜で形成されることを特徴とす
る半導体記憶装置。 - 【請求項１６】 請求項１０記載の半導体記憶装置にお
いて、 前記ビット線対を形成する配線層が、金属膜で形成され
ることを特徴とする半導体記憶装置。 - 【請求項１７】 請求項１０記載の半導体記憶装置にお
いて、 前記ワード線が、第１の長さの主ワード線と、前記主ワ
ード線の信号を受ける駆動回路で駆動され、前記トラン
ジスタのゲート電極を構成し、前記主ワード線に比べて
短い第２の長さの副ワード線とからなることを特徴とす
る半導体記憶装置。 - 【請求項１８】 請求項１０記載の半導体記憶装置にお
いて、 前記ワード線が、前記トランジスタのゲート電極を形成
する配線層と、前記配線層を複数個所で裏打ちし、前記
配線層と異なる別の配線層とからなることを特徴とする
半導体記憶装置。 - 【請求項１９】 １個のトランジスタと１個のキャパシ
タとから構成され、同時に選択状態とされる複数個のダ
イナミック型のメモリセルと、 前記選択状態にある複数個のメモリセルが接続されるビ
ット線対と、 前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
るセンスアンプと、 前記ビット線対の各々がゲートに入力され、ドレインが
データ線対に接続される１対のＭＯＳＦＥＴとを含むこ
とを特徴とする半導体記憶装置。 - 【請求項２０】 １個のトランジスタと１個のキャパシ
タとから構成されるダイナミック型のメモリセルを複数
個同時に選択状態とし、前記複数個のメモリセルに対応
するビット線対に前記複数個のメモリセルから信号を読
み出し、前記ビット線対に読み出された信号が前記ビッ
ト線対に接続されたセンスアンプで増幅されるより前に
データ線に転送されることを特徴とする半導体記憶装
置。 - 【請求項２１】 請求項２０記載の半導体記憶装置にお
いて、 前記ビット線対に読み出された信号が前記センスアンプ
により増幅されるより先に、前記データ線に接続された
アンプにより前記データ線に転送された信号の増幅が開
始されることを特徴とする半導体記憶装置。 - 【請求項２２】 請求項１９、２０または２１記載の半
導体記憶装置において、 前記複数個のメモリセルは、同一のワード線によって制
御されることを特徴とする半導体記憶装置。 - 【請求項２３】 請求項１９、２０または２１記載の半
導体記憶装置において、 前記複数個のメモリセルは、複数のワード線によって制
御されることを特徴とする半導体記憶装置。 - 【請求項２４】 請求項１９、２０、２１、２２または
２３記載の半導体記憶装置において、 前記複数個のメモリセルから読み出される信号は、
“１”および“０”に相当する相補データの両方を含む
ことを特徴とする半導体記憶装置。 - 【請求項２５】 請求項２１記載の半導体記憶装置にお
いて、 前記アンプは、差動アンプで構成され、差動入力を受け
るペアトランジスタの特性差を補償するように動作する
補償回路が付加されてなることを特徴とする半導体記憶
装置。 - 【請求項２６】 請求項２１記載の半導体記憶装置にお
いて、 前記アンプは、差動アンプで構成され、差動入力を受け
るペアトランジスタの特性差を低減するために前記ペア
トランジスタのゲートをリング状に形成したものである
ことを特徴とする半導体記憶装置。 - 【請求項２７】 請求項１９記載の半導体記憶装置にお
いて、 前記１対のＭＯＳＦＥＴが、差動アンプを構成すること
を特徴とする半導体記憶装置。 - 【請求項２８】 請求項２０記載の半導体記憶装置にお
いて、 前記ビット線対に読み出された信号を前記データ線に転
送する手段が、差動アンプで構成されることを特徴とす
る半導体記憶装置。 - 【請求項２９】 請求項２７または２８記載の半導体記
憶装置において、 前記差動アンプは、差動入力を受けるペアトランジスタ
の特性差を補償するように動作する補償回路が付加され
てなることを特徴とする半導体記憶装置。 - 【請求項３０】 請求項２７または２８記載の半導体記
憶装置において、 前記差動アンプは、差動入力を受けるペアトランジスタ
の特性差を低減するために前記ペアトランジスタのゲー
トをリング状に形成したものであることを特徴とする半
導体記憶装置。 - 【請求項３１】 請求項１９または２０記載の半導体記
憶装置において、 前記ビット線対と前記トランジスタのゲート電極を形成
するワード線との交点に対応する位置に前記メモリセル
がマトリクス状に配置され、前記ワード線のピッチの半
分をＦとしたとき、前記ビット線対のビット線のピッチ
が２Ｆより大きくかつ４Ｆより小さくされることを特徴
とする半導体記憶装置。 - 【請求項３２】 請求項３１記載の半導体記憶装置にお
いて、 前記トランジスタのソース、チャネル、ドレインを形成
する基板上のアクティブ領域が、前記ビット線対の方向
に対して斜めに形成されることを特徴とする半導体記憶
装置。 - 【請求項３３】 請求項１９または２０記載の半導体記
憶装置において、 前記ビット線１本分の寄生容量が、前記キャパシタの容
量の５倍かそれ以下とされることを特徴とする半導体記
憶装置。 - 【請求項３４】 １個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルを同時に
複数個選択状態とし、対応するビット線対に相補信号を
読み出し、前記ビット線対に接続されたセンスアンプで
前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
る半導体記憶装置であって、 前記トランジスタのバックゲートが形成される基板の電
位が前記第１の電圧レベルまたは前記第２の電圧レベル
のいずれかと等しくされてなることを特徴とする半導体
記憶装置。 - 【請求項３５】 １個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルを同時に
複数個選択状態とし、対応するビット線対に相補信号を
読み出し、前記ビット線対に接続されたセンスアンプで
前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
る半導体記憶装置であって、 前記トランジスタのバックゲートが形成される基板の電
位が前記第１の電圧レベルより低い電圧、または前記第
２の電圧レベルより高い電圧のいずれかに設定されてな
ることを特徴とする半導体記憶装置。 - 【請求項３６】 １個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルを同時に
複数個選択状態とし、対応するビット線対に相補信号を
読み出し、前記ビット線対に接続されたセンスアンプで
前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
る半導体記憶装置であって、 前記トランジスタのバックゲートが形成される基板の電
位が前記第１の電圧レベルまたは前記第２の電圧レベル
のいずれかと等しくされてなり、かつ前記ビット線対の
プリチャージ電位が前記基板の電位とは反対の前記第２
の電圧レベルまたは前記第１の電圧レベルと等しくされ
てなることを特徴とする半導体記憶装置。 - 【請求項３７】 １個のトランジスタと１個のキャパシ
タとで構成されるダイナミック型のメモリセルを同時に
複数個選択状態とし、対応するビット線対に相補信号を
読み出し、前記ビット線対に接続されたセンスアンプで
前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
る半導体記憶装置であって、 前記トランジスタのバックゲートが形成される基板の電
位が前記第１の電圧レベルより低い電圧、または前記第
２の電圧レベルより高い電圧のいずれかに設定されてな
り、かつ前記ビット線対のプリチャージ電位が前記基板
の電位との電位差が大きい側の前記第２の電圧レベルま
たは前記第１の電圧レベルと等しくされてなることを特
徴とする半導体記憶装置。 - 【請求項３８】 請求項３４、３５、３６または３７記
載の半導体記憶装置において、 前記複数個のメモリセルは、同一のワード線によって制
御されることを特徴とする半導体記憶装置。 - 【請求項３９】 請求項３４、３５、３６または３７記
載の半導体記憶装置において、 前記複数個のメモリセルは、複数のワード線によって制
御されることを特徴とする半導体記憶装置。 - 【請求項４０】 請求項３４、３５、３６または３７記
載の半導体記憶装置において、 前記ビット線対と前記トランジスタのゲート電極を形成
するワード線との交点に対応する位置に前記メモリセル
がマトリクス状に配置され、前記ワード線のピッチの半
分をＦとしたとき、前記ビット線対のビット線のピッチ
が２Ｆより大きくかつ４Ｆより小さくされることを特徴
とする半導体記憶装置。 - 【請求項４１】 請求項４０記載の半導体記憶装置にお
いて、 前記トランジスタのソース、チャネル、ドレインを形成
する基板上のアクティブ領域が、前記ビット線対の方向
に対して斜めに形成されることを特徴とする半導体記憶
装置。 - 【請求項４２】 請求項３４、３５、３６または３７記
載の半導体記憶装置において、 前記メモリセルを形成するトランジスタ以外のトランジ
スタのバックゲートの電位は、前記第２の電圧レベルか
それより低い電圧、または前記第１の電圧レベルかそれ
より高い電圧に設定されることを特徴とする半導体記憶
装置。 - 【請求項４３】 １個のトランジスタと１個のキャパシ
タとから構成されるダイナミック型のメモリセルと、 前記メモリセルが接続され、１本分の寄生容量が前記キ
ャパシタの容量の２．５倍かそれ以下とされるビット線
対と、 前記ビット線対の電位を第１の電圧レベルおよび前記第
１の電圧レベルに比べて低い第２の電圧レベルに増幅す
るセンスアンプと、 前記ビット線対の各々がゲートに入力され、ドレインが
データ線対に接続される１対のＭＯＳＦＥＴとを含むこ
とを特徴とする半導体記憶装置。 - 【請求項４４】 １個のトランジスタと１個のキャパシ
タとから構成されるダイナミック型のメモリセルから、
寄生容量が前記キャパシタの容量の２．５倍かそれ以下
とされるビット線対に信号を読み出し、前記ビット線対
に読み出された信号が前記ビット線対に接続されたセン
スアンプで増幅されるより前にデータ線に転送されるこ
とを特徴とする半導体記憶装置。
Priority Applications (7)
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|---|---|---|---|
| JP2002071254A JP2003273245A (ja) | 2002-03-15 | 2002-03-15 | 半導体記憶装置 |
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| TW096145672A TW200814083A (en) | 2002-03-15 | 2003-03-12 | Semiconductor memory device |
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Applications Claiming Priority (1)
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|---|---|---|---|
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