KR101137948B1 - 반도체 장치의 레이아웃 - Google Patents

Abstract

본 발명은 워드라인 형성공정에 대한 공정마진을 확보할 수 있는 반도체 장치의 레이아웃을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 레이아웃은 사선방향으로 배치된 복수의 활성영역; 상기 활성영역 사이를 가로지르는 복수의 워드라인; 상기 워드라인과 교차하는 복수의 비트라인; 및 상기 워드라인으로부터 연장되어, 상기 활성영역과 중첩되는 복수의 돌출부를 포함하고 있으며, 상술한 본 발명에 따르면, 워드라인이 활성영역 사이를 가로지르도록 배치함에 따라 워드라인 형성공정에 대한 공정마진을 용이하게 확보할 수 있는 효과가 있다.

Description

반도체 장치의 레이아웃{LAYOUT OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 공정마진을 용이하게 확보할 수 있는 반도체 장치의 레이아웃(Layout)에 관한 것이다.

최근 반도체 장치의 집적도가 증가함에 따라 공정마진 부족에 따른 수율(yield)저하가 큰 문제로 부각되고 있다. 특히, 공정마진 부족에 따른 수율저하는 반도체 장치에서 가장 미세한 선폭(또는 간격)을 갖는 워드라인 형성공정에서 가장 심각하다.

도 1은 종래기술에 따른 반도체 장치의 레이아웃을 나타낸 평면도이다.

도 1을 참조하여 종래기술에 따른 반도체 장치의 레이아웃을 살펴보면, 기판(11)에 형성된 소자분리막(12)에 의하여 정의된 복수의 활성영역(13)들이 지그재그로 배치되며, 소자분리막(12)과 활성영역(13)을 동시에 가로지르도록 복수의 워드라인(14)이 배치되고, 워드라인(14)과 교차하도록 복수의 비트라인(15)이 배치되어 있다. 여기서, 하나의 활성영역(13) 상에 두 개의 워드라인(14)이 가로지르며, 활성영역(13) 사이의 소자분리막(12) 상에 비트라인(15)이 배치되어 있다.

상술한 레이아웃을 갖는 반도체 장치는 제한된 면적을 갖는 활성영역(13) 하나에 두 개의 워드라인(14)이 가로지르도록 배치되기 때문에 워드라인(14)이 형성될 공간 및 워드라인(14) 사이의 간격 즉, 공정마진이 부족하여 반도체 장치의 제조수율이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 워드라인 형성공정에 대한 공정마진을 확보할 수 있는 반도체 장치의 레이아웃을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 레이아웃은 사선방향으로 배치된 복수의 활성영역; 상기 활성영역 사이를 가로지르는 복수의 워드라인; 상기 워드라인과 교차하는 복수의 비트라인; 및 상기 워드라인으로부터 연장되어, 상기 활성영역과 중첩되는 복수의 돌출부를 포함한다. 여기서, 어느 하나의 상기 워드라인을 기준으로 상기 돌출부는 N번째 열에 배채된 상기 활성영역의 일측과 N+1번째 열에 배치된 상기 활성영역의 타측에 중첩되도록 배치될 수 있다. N번째 상기 워드라인으로부터 연장된 상기 돌출부는 N+1번째 상기 워드라인 및 N+1번째 상기 워드라인으로부터 연장된 상기 돌출부와 전기적으로 분리되도록 배치될 수 있다. 그리고, 상기 돌출부는 상기 워드라인과 동일한 물질일 수 있다.

N번째 열에 배치된 상기 활성영역은 제1사선방향으로 배치되고, N+1번째 열에 배치된 상기 활성영역은 제1사선방향과 정반대인 제2사선방향으로 배치될 수 있다. 이 경우에 어느 하나의 상기 워드라인을 기준으로 상기 돌출부는 지그재그 형태로 배치될 수 있다.

상기 활성영역은 모두 동일한 사선방향으로 배치될 수도 있으며, 이 경우에 어느 하나의 상기 워드라인을 기준으로 두 개의 상기 돌출부가 서로 마주보도록 배치될 수 있다.

또한, 본 발명의 반도체 장치 레이아웃은 상기 활성영역을 정의하는 소자분리막을 더 포함할 수 있다. 여기서, 상기 워드라인은 상기 소자분리막 상에 위치할 수 있고, 상기 비트라인은 상기 활성영역과 상기 소자분리막을 동시에 가로지르도록 배치될 수 있다.

또한, 본 발명의 반도체 장치 레이아웃은 상기 비트라인의 끝단에 연결된 감지증폭기를 더 포함할 수 있다. 이때, 상기 감지증폭기는 N번째 상기 비트라인의 일측 끝단에 연결되고, N+1번째 상기 비트라인의 타측 끝단에 연결되는 지그재그 구조를 가질 수 있다.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 워드라인이 활성영역 사이를 가로지르도록 배치함에 따라 워드라인 형성공정에 대한 공정마진을 용이하게 확보할 수 있는 효과가 있다.

또한, 본 발명은 워드라인이 활성영역 사이를 가로지르도록 배치함에 따라 전체 워드라인의 갯수를 감소시킬 수 있으며, 이를 통해 반도체 장치의 집적도를 향상시킬 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 장치의 레이아웃을 나타낸 평면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치의 레이아웃을 도시한 평면도.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

후술할 본 발명의 실시예에서는 반도체 장치에서 가장 미세한 선폭(또는 간격)을 갖는 워드라인 형성공정시 공정마진 부족 즉, 워드라인이 형성될 공간 부족에 따른 반도체 장치의 수율저하를 방지할 수 있는 반도체 장치의 레이아웃을 제공한다. 이를 위해 본 발명은 활성영역을 워드라인 또는 비트라인을 기준으로 소정 각도 기울어진 사선방향으로 배치하고, 워드라인이 활성영역 사이의 소자분리막 상에 위치하며, 활성영역으로부터 연장된 돌출부가 활성영역과 중첩되도록 배치된 것을 특징으로 한다.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치의 레이아웃을 도시한 평면도이다.

도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 레이아웃은 사선방향으로 배치된 복수의 활성영역(23), 활성영역(23) 사이를 가로지르는 복수의 워드라인(24), 워드라인(24)과 교차하는 복수의 비트라인(25) 및 워드라인(24)으로부터 연장되어, 활성영역(23)과 중첩되는 복수의 돌출부(24A)를 포함한다.

여기서, 어느 하나의 워드라인(24)을 기준으로 돌출부(24A)는 N번째(N은 0을 제외한 자연수) 열에 배채된 활성영역(23)의 일측과 N+1번째 열에 배치된 활성영역(23)의 타측에 중첩되도록 배치될 수 있다. 또한, N번째 워드라인(24)으로부터 연장된 돌출부(24A)는 N+1번째 워드라인(24) 및 N+1번째 워드라인(24)으로부터 연장된 돌출부(24A)와 전기적으로 분리되도록 배치될 수 있다. 또한, 돌출부(24A)는 연장된 워드라인(24)으로 작용하기 때문에 워드라인(24)과 동일한 물질일 수 있다. 즉, 돌출부(24A)는 워드라인(24) 형성공정시 워드라인(24)과 함께(또는 동시에) 형성할 수 있다.

또한, 본 발명의 일실시예에 따른 반도체 장치의 레이아웃은 기판(21)에 형성되어 활성영역(23)을 정의하는 소자분리막(22)을 더 포함할 수 있다. 여기서, 워드라인(24)은 소자분리막(22) 상에 위치할 수 있고, 비트라인(25)은 활성영역(23)과 소자분리막(22)을 동시에 가로지르도록 배치될 수 있다. 이때, 하나의 활성영역(23)에 하나의 비트라인(25)이 가로지르며, 비트라인(25)은 활성영역(23)의 중심부를 가로지를 수 있다.

사선방향으로 배치된 복수의 활성영역(23)은 도 2a에 도시된 바와 같이, N번째 열에 배치된 활성영역(23)은 제1사선방향으로 배치되고, N+1번째 열에 배치된 활성영역(23)은 제1사선방향과 정반대인 제2사선방향으로 배치될 수 있다. 이 경우에 어느 하나의 워드라인(24)을 기준으로 돌출부(24A)는 지그재그 형태로 배치될 수 있다.

또한, 사선방향으로 배치된 복수의 활성영역(23)은 도 2b에 도시된 바와 같이, 모두 동일한 사선방향으로 배치될 수도 있다. 이 경우에 어느 하나의 워드라인(24)을 기준으로 두 개의 돌출부(24A)가 서로 마주보도록 배치될 수 있다.

상술한 배치를 갖는 본 발명의 일실시예에 따른 반도체 장치의 레이아웃은 워드라인(24)이 활성영역(23) 사이를 가로지르도록 배치함에 따라 워드라인(24) 형성공정에 대한 공정마진을 용이하게 확보할 수 있다. 또한, 워드라인(24)이 활성영역(23) 사이를 가로지르도록 배치함에 따라 전체 워드라인(24)의 갯수를 감소시킬 수 있으며, 이를 통해 반도체 장치의 집적도를 향상시킬 수 있다.

또한, 비트라인(25)의 끝단에 연결된 감지증폭기(Sense Amplifer, SA)를 더 포함할 수 있다. 여기서, 도면에 도시하지는 않았지만, 종래의 반도체 장치 레이아웃에서는 N번째 비트라인(25)과 N+1번째 비트라인(25)이 동일한 감지증폭기에 연결된 구조 이른바, 폴디드 비트라인(folded bit line) 구조를 갖는다.

하지만, 본 발명의 일실시예에 따른 반도체 장치 레이아웃에서는 워드라인(24)으로부터 연장된 돌출부(24A)가 N번째 열에 배채된 활성영역(23)의 일측과 N+1번째 열에 배치된 활성영역(23)의 타측에 중첩되도록 배치됨에 따라 비트라인(25)의 끝단에 연결되는 감지증폭기를 지그재그 형태로 배치시키는 것이 바람직하다. 구체적으로, N번째 비트라인(25)의 일측 끝단에 감지증폭기가 연결될 경우에 N+1번째 비트라인(25)은 타측 끝단에 감지증폭기가 연결되도록 감지증폭기를 배치하는 것이 바람직하다. 즉, 본 발명의 일실시예에 따른 반도체 장치의 레이아웃은 각각의 비트라인(25)마다 감지증폭기가 연결된 구조인 이른바, 오픈 비트라인(open bit line) 구조를 갖는 것이 바람직하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

21 : 기판 22 : 소자분리막
23 : 활성영역 24 : 워드라인
24A : 돌출부 25 : 비트라인

Claims (13)

1. 사선방향으로 배치된 복수의 활성영역;
   상기 복수의 활성영역을 정의하는 소자분리막;
   상기 소자분리막 상에 위치되며 상기 복수의 활성영역 사이를 가로지르는 복수의 워드라인;
   상기 복수의 워드라인과 교차하며 상기 활성영역과 상기 소자분리막을 동시에 가로지르도록 배치된 복수의 비트라인; 및
   상기 복수의 워드라인으로부터 연장되어서 상기 활성영역과 중첩되는 복수의 돌출부
   를 포함하는 반도체 장치의 레이아웃.
   
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   어느 하나의 상기 워드라인을 기준으로 상기 돌출부는 N번째 열에 배채된 상기 활성영역의 일측과 N+1번째 열에 배치된 상기 활성영역의 타측에 중첩되는 반도체 장치의 레이아웃.
   
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   N번째 상기 워드라인으로부터 연장된 상기 돌출부는 N+1번째 상기 워드라인 및 N+1번째 상기 워드라인으로부터 연장된 상기 돌출부와 전기적으로 분리된 반도체 장치의 레이아웃.
   
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,
   상기 복수의 돌출부는 상기 워드라인과 동일한 물질인 반도체 장치의 레이아웃.
   
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제1항 내지 제4항 중 어느 한 항에 있어서,
   N번째 열에 배치된 상기 활성영역은 제1사선방향으로 배치되고, N+1번째 열에 배치된 상기 활성영역은 제1사선방향과 정반대인 제2사선방향으로 배치된 반도체 장치의 레이아웃.
   
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제5항에 있어서,
   어느 하나의 상기 워드라인을 기준으로 상기 돌출부는 지그재그 형태로 배치된 반도체 장치의 레이아웃.
   
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제1항 또는 제4항 중 어느 한 항에 있어서,
   상기 복수의 활성영역은 모두 동일한 사선방향으로 배치된 반도체 장치의 레이아웃.
   
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제7항에 있어서,
   어느 하나의 상기 워드라인을 기준으로 두 개의 상기 돌출부가 서로 마주보도록 배치된 반도체 장치의 레이아웃.
   
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