KR101139482B1 - 반도체 소자의 레이아웃 - Google Patents
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Abstract
본 발명은 반도체 소자의 레이아웃에 관한 것으로, 하나의 활성영역에 하나의 트랜지스터와 하나의 캐패시터를 형성하여 6F2 셀 구조를 구현하면서 폴디드 비트라인을 사용할 수 있는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 레이아웃은 굴곡부를 가지는 'C'자 형태의 활성영역과, 활성영역을 지나는 워드라인과, 활성영역 일측 끝단에 배치된 비트라인 콘택과, 활성영역 타측 끝단에 배치된 저장전극 콘택과, 워드라인과 수직하며, 상기 비트라인 콘택과 연결된 비트라인과, 저장전극 콘택과 연결된 저장전극을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 레이아웃은 굴곡부를 가지는 'C'자 형태의 활성영역과, 활성영역을 지나는 워드라인과, 활성영역 일측 끝단에 배치된 비트라인 콘택과, 활성영역 타측 끝단에 배치된 저장전극 콘택과, 워드라인과 수직하며, 상기 비트라인 콘택과 연결된 비트라인과, 저장전극 콘택과 연결된 저장전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 레이아웃에 관한 것이다. 보다 상세하게는 6F2 셀 구조를 갖는 반도체 소자의 레이아웃에 관한 것이다.
최근 반도체 메모리 장치는 제조 원가 경쟁력을 향상시키기 위하여 넷 다이(net die)를 증가시키는 기술을 개발하는데 노력을 기울이고 있다. 그 중 하나로 8F2의 셀 어레이 구조를 6F2 또는 4F2의 셀 어레이 구조로 변형하는 기술이 제안되고 있다. 6F2의 셀 어레이 구조는 8F2의 셀 어레이 구조에 비해 단위면적당 더 많은 셀의 집적화가 가능하기 때문에 최근들어 지속적으로 각광받고 있다.
일반적으로 8F2는 폴디드 비트라인(folded bit line)의 구조가 적용되고 있고, 6F2는 오픈 비트라인(open bit line)의 구조가 적용되고 있다. 여기서, 폴디드 비트라인 구조는 비트라인(BL)과 비트 바 라인(/BL)이 센스 앰프(sense amplifier)의 한 방향으로 나란히 형성된 방식이고, 오픈 비트라인 구조는 센스 앰프의 양쪽으로 비트라인과 비트 바 라인이 벌어져 있는 방식이다.
상술한 바와 같이 6F2 구조에서 오픈 비트라인 구조가 적용되면서 8F2 구조에서 사용되는 폴디드 비트라인에 비해 센싱 마진이 저하되는 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 하나의 활성영역에 하나의 트랜지스터와 하나의 캐패시터를 형성하여 6F2 셀 구조를 구현하면서 폴디드 비트라인을 사용하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 레이아웃은 굴곡부를 가지는 'C'자 형태의 제 1 활성영역과, 제 1 활성영역과 좌우 대칭되도록 형성된 제 2 활성영역과, 제 1 활성영역 및 제 2 활성영역을 지나는 워드라인과, 제 1 활성영역 및 제 2 활성영역 일측 끝단에 배치된 비트라인 콘택과, 제 1 활성영역 및 제 2 활성영역 타측 끝단에 배치된 저장전극 콘택과, 워드라인과 수직하며, 상기 비트라인 콘택과 연결된 비트라인과, 저장전극 콘택과 연결된 저장전극을 포함하는 것을 특징으로 한다.
그리고, 제 1 방향을 따라 복수의 제 1 활성영역 또는 복수의 제 2 활성영역이 배치되며, 제 1 방향과 수직한 제 2 방향을 따라 제 1 활성영역 및 제 2 활성영역이 교번으로 배치된다.
그리고, 제 2 방향을 따라 교번으로 배치되는 제 1 활성영역 및 제 2 활성영역은 두 개의 제 1 활성영역 사이의 라인상에 제 2 활성영역이 배치되며, 활성영역에 하나의 워드라인이 지난다.
또한, 제 1 활성영역 및 제 2 활성영역 양끝단에 랜딩플러그 콘택을 더 포함하고, 랜딩플러그 콘택은 제 1 활성영역 및 제 2 활성영역 일측 끝단에 형성된 제 1 랜딩플러그 콘택 및 활성영역 타측 끝단에 형성된 제 2 랜딩플러그 콘택을 포함한다.
그리고. 제 1 랜딩플러그 콘택은 평면도 상에서 제 1 활성영역 및 제 2 활성영역 상측으로 길게 레이아웃되어 제 1 활성영역 및 제 2 활성영역 일측 끝단과 인접한 소자분리막과 중첩되며, 비트라인 콘택은 상기 제 1 랜딩플러그 콘택과 연결된다.
그리고, 비트라인 콘택은 소자분리막 상부의 제 1 랜딩플러그 콘택과 중첩되고, 비트라인은 폴디드 비트라인(Folded Bit Line)인 것을 특징으로 한다.
또한, 저장전극 콘택은 제 2 랜딩플러그 콘택과 연결되며, 저장전극은 사각형태로 레이아웃하는 것을 특징으로 한다.
본 발명의 반도체 소자의 레이아웃은 다음과 같은 효과를 제공한다.
첫째, 하나의 활성영역에 하나의 트랜지스터와 하나의 캐패시터를 형성함으로써, 6F2 셀 구조와 동시에 폴디드 비트라인을 사용할 수 있는 효과를 제공한다.
둘째, 'C'자 형태의 활성영역을 사용함으로써 채널의 길이를 증가시킬 수 있는 효과를 제공한다.
셋째, 워드라인과 인접한 활성영역 간에 오버랩이 발생하는 것을 방지하여 활성영역 에지부가 손상되는 문제를 방지하고, 이로써 트랜지스터의 특성을 향상시키는 효과를 제공한다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 레이아웃.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자를 도시한 레이아웃도이다.
먼저 도 1을 참조하면, 반도체 기판(100) 상에 복수의 활성영역(105)을 정의하는 소자분리막(107)을 형성한다. 복수의 활성영역(105)은 제 1 방향(도 1에서 가로 방향) 및 제 2 방향(도 1에서 세로 방향)으로 각각 이격되어 배열된다. 활성영역(105)은 'C'자 형태로 형성된 제 1 활성영역(105a) 및 제 1 활성영역(105a)과 좌우 대칭되도록 형성된 제 2 활성영역(105b)을 포함한다. 이때, 제 1 방향을 따라 복수의 제 1 활성영역(105a)이 배치되거나 복수의 제 2 활성영역이 배치된다. 그리고, 제 1 방향과 수직한 제 2 방향을 따라 제 1 활성영역(105a) 및 제 2 활성영역(105b)이 교번으로 배치된다. 이와 같이 제 2 방향의 열과 열이 서로 좌우 대칭되도록 레이아웃하여 공정 마진이 최대가 되도록 한다.
또한, 제 2 방향을 따라 교번으로 배치된 제 1 활성영역(105a)과 제 2 활성영역(105b)은 동일한 라인상에 형성되지 아니하고, 서로 어긋나게 배치된다. 즉, 두 개의 제 1 활성영역(105a) 사이의 라인상에 제 2 활성영역(105b)이 배치되도록 하는 것이 바람직하다.
도 2를 참조하면, 활설영역(105)과 중첩되며 제 2 방향을 길이 방향으로 하는 워드라인(110)을 배치한다. 이때, 워드라인(110)은 평면상에서 돌출된 부분인 활성영역(105)의 굴곡부에 중첩되도록 하며, 하나의 워드라인(110)이 제 1 활성영역(105a)의 굴곡부와 제 2 활성영역(105b)의 굴곡부를 모두 지나도록 배치하는 것이 바람직하다. 여기서, 워드라인(110)이 활성영역(105)의 굴곡부, 즉 활성영역(105)의 최외곽에 중첩되도록 함으로써, 후속 랜딩플러그 콘택 형성 시 공정 마진이 향상되도록 한다.
한편, 활성영역(105)이 굴곡부를 가지는 'C'자 형태이므로 워드라인(110)의 채널(Channel) 길이를 확장시킬 수 있다. 또한, 워드라인(110)이 제 1 방향으로 인접한 활성영역(105)의 에지부와 중첩되지 않기 때문에 활성영역(105) 에지부가 손상되는 문제를 방지하여 트랜지스터(Transistor)의 특성을 향상시킬 수 있다.
도 3을 참조하면, 활성영역(105) 양끝단에 랜딩플러그 콘택(120)을 형성한다. 여기서, 활성영역(105) 일측 끝단에는 비트라인 콘택과 연결될 제 1 랜딩플러그 콘택(120a)이 형성되고, 활성영역(105) 타측 끝단에는 저장전극 콘택과 연결될 제 2 랜딩플러그 콘택(120b)이 형성된다. 제 1 랜딩플러그 콘택(120a)과 제 2 랜딩플러그 콘택(120b)은 동일한 레이어 상에 형성되며, 제 1 랜딩플러그 콘택(120a)과 제 2 랜딩플러그 콘택(120b)은 제 1 방향 및 제 2 방향을 따라 교번으로 배치된다. 이때, 제 1 랜딩플러그 콘택(120a)은 평면도 상에서 상측으로 길게 레이아웃되어 활성영역(105) 끝단과 인접한 소자분리막(107)과도 일부 중첩된다.
이와 같이, 제 1 랜딩플러그 콘택(120a)을 활성영역(105) 단축 선폭에 비해 크게 형성함으로써 후속 공정에서 제 2 랜딩플러그 콘택(120b)과의 오버 랩(Overlap)을 방지할 수 있다.
도 4를 참조하면, 제 1 랜딩플러그 콘택(120a) 상부에 비트라인 콘택(125)을 형성한다. 이때, 비트라인 콘택(125)은 소자분리막(107) 상부의 제 1 랜딩플러그 콘택(120a)과 연결되도록 형성하는 것이 바람직하다. 소자분리막(107) 상부의 제 1 랜딩플러그 콘택(120a) 상부에 비트라인 콘택(125)을 형성함으로써, 폴디드 비트라인(Folded Bit Line) 구조가 가능해진다. 즉, 6F2 구조를 가지면서, 8F2 구조와 같은 폴디드 비트라인을 사용할 수 있다.
그 다음, 비트라인 콘택(125)과 연결되는 비트라인(130)을 형성한다. 비트라인(130)은 워드라인(110)과 수직으로 교차되도록 배치하는 것이 바람직하다. 이때, 평면도 상에서 활성영역(105) 일측 끝단에서 상측방향으로 인접한 소자분리막(107) 및 평면도 상에서 활성영역(105)의 타측 끝단에서 상측방향으로 인접한 소자분리막(107) 상에 비트라인 콘택(125)이 형성된다. 따라서, 비트라인(130)은 평면도 상에서 제 2 방향으로 인접한 활성영역(105)들 사이 또는 활성영역(105)의 중앙부를 지나도록 형성된다.
도 5를 참조하면, 제 2 랜딩플러그 콘택(120b)과 연결되는 제 1 저장전극 콘택(135)을 형성한다. 이어서, 도 6를 참조하면, 제 1 저장전극 콘택(135)과 정정렬되지 않고, 의도적으로 오정렬(Mis-align)을 유발하여 제 1 저장전극 콘택(135)과 일부만 중첩되는 제 2 저장전극 콘택(137)을 형성한다. 이와 같이 제 1 저장전극 콘택(135)과 제 2 저장전극 콘택(137)을 오정렬시킴으로써 후속 저장전극의 공정 마진을 향상시킬 수 있다.
또한, 제 2 방향을 따라 형성된 제 2 저장전극 콘택(137)은 서로 반대 방향으로 오정렬되도록 한다. 예컨대, 제 1 활성 영역(105a) 상에 형성되는 제 2 저장전극 콘택(137)이 제 1 저장전극 콘택(135)에 대해 우측으로 오정렬되어 형성된 경우, 제 2 활성영역(105b) 상에 형성되는 제 2 저장전극 콘택(137)은 제 1 저장전극 콘택(135)에 대해 좌측으로 오정렬되도록 형성하는 것이 바람직하다.
도 7을 참조하면, 제 2 저장전극 콘택(137) 상부에 저장전극(140)을 형성한다. 이때, 저장전극(140)은 정사각형 또는 직사각형의 형태로 레이아웃하는 것이 바람직하다.
상술한 바와 같이, 하나의 활성영역 상에 하나의 트랜지스터와 하나의 캐패시터를 형성하여 6F2 셀 구조를 형성할 수 있으며, 이와 동시에 폴디드 비트라인을 사용할 수 있게 된다. 이로써, 센싱 마진을 향샹시키고 채널길이를 증가시킬 수 있으며, 활성영역들 사이에 발생하는 오버랩 문제를 방지하여 트랜지스터의 특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 활성영역
105a : 제 1 활성영역 105b: 제 2 활성영역
107 : 소자분리막 110 : 워드라인
120 : 랜딩플러그 콘택 120a : 비트라인용 랜딩플러그 콘택
120b : 저장전극용 랜딩플러그 콘택 125 : 비트라인 콘택
130 : 비트라인 135 : 제 1 저장전극 콘택
137 : 제 2 저장전극 콘택 140 : 저장전극
105a : 제 1 활성영역 105b: 제 2 활성영역
107 : 소자분리막 110 : 워드라인
120 : 랜딩플러그 콘택 120a : 비트라인용 랜딩플러그 콘택
120b : 저장전극용 랜딩플러그 콘택 125 : 비트라인 콘택
130 : 비트라인 135 : 제 1 저장전극 콘택
137 : 제 2 저장전극 콘택 140 : 저장전극
Claims (13)
- 굴곡부를 가지는 'C'자 형태의 제 1 활성영역;
상기 제 1 활성영역의 형태와 좌우 대칭되는 형태로 형성된 제 2 활성영역;
상기 제 1 활성영역 및 상기 제 2 활성영역을 지나는 워드라인;
상기 제 1 활성영역 및 상기 제 2 활성영역 일측 끝단에 배치된 비트라인 콘택;
상기 제 1 활성영역 및 상기 제 2 활성영역 타측 끝단에 배치된 저장전극 콘택;
상기 워드라인과 수직하며, 상기 비트라인 콘택과 연결된 비트라인; 및
상기 저장전극 콘택과 연결된 저장전극
을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
제 1 방향을 따라 복수의 상기 제 1 활성영역 또는 복수의 상기 제 2 활성영역이 배치되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 2에 있어서,
상기 제 1 방향과 수직한 제 2 방향을 따라 상기 제 1 활성영역 및 상기 제 2 활성영역이 교번으로 배치되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 2에 있어서,
상기 제 2 방향을 따라 교번으로 배치되는 상기 제 1 활성영역 및 제 2 활성영역은 두 개의 제 1 활성영역 사이의 라인상에 제 2 활성영역이 배치되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 1 활성영역 및 상기 제 2 활성영역에 하나의 워드라인이 지나는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 제 1 활성영역 및 상기 제 2 활성영역 양끝단에 구비되는 랜딩플러그 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 6에 있어서,
상기 랜딩플러그 콘택은 상기 제 1 활성영역 및 상기 제 2 활성영역 일측 끝단에 형성된 제 1 랜딩플러그 콘택과 상기 제 1 활성영역 및 상기 제 2 활성영역 타측 끝단에 형성된 제 2 랜딩플러그 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 제 1 랜딩플러그 콘택은 평면도 상에서 상기 제 1 활성영역 및 상기 제 2 활성영역 상측 방향으로 연장된 형태로 배치되어 상기 제 1 활성영역 및 상기 제 2 활성영역 일측 끝단과 인접한 소자분리막과 중첩되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 비트라인 콘택은 상기 제 1 랜딩플러그 콘택과 연결되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 8에 있어서,
상기 비트라인 콘택은 상기 소자분리막 상부의 상기 제 1 랜딩플러그 콘택과 중첩되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 비트라인은 폴디드 비트라인(Folded Bit Line)인 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 7에 있어서,
상기 저장전극 콘택은 상기 제 2 랜딩플러그 콘택과 연결되는 것을 특징으로 하는 반도체 소자의 레이아웃. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 저장전극은 사각형태인 것을 특징으로 하는 반도체 소자의 레이아웃.
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| US6687146B2 (en) | 2001-03-14 | 2004-02-03 | Atmos Corporation | Interleaved wordline architecture |
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| KR20100081134A (ko) * | 2009-01-05 | 2010-07-14 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
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2010
- 2010-09-08 KR KR1020100087856A patent/KR101139482B1/ko not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |