KR20080037074A - 디램의 밀도를 향상시키는 방법 - Google Patents

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에신 테르지오글루
길 아이. 위노그라드
모르테자 사이러스 아프가히
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Abstract

일 실시 형태에서, 센스 증폭기는: 한 쌍의 비트 라인 사이의 전압 차이를 증폭하는 차동증폭기; 및 상기 한 쌍의 비트 라인 사이의 전압 차이의 증폭에 대하여 차동 증폭기에서 오프셋 바이어스를 감소시키는 셀프-바이어스 생성 회로를 포함한다.

Description

디램의 밀도를 향상시키는 방법{DRAM DENSITY ENHANCEMENTS}
본 발명은 메모리에 관한 것이며, 더욱 구체적으로는 밀도가 증가된 디램(DRAM: Dynamic Random Access Memory) 아키텍처에 관한 것이다.
DRAM 메모리 셀은 단일의 액세스 트랜지스터와 저장 커패시터(storage capacitor)만을 포함하기 때문에, DRAM은 전형적으로 6 트랜지스터(6-T) 메모리 셀을 필요로 하는 에스램(SRAM: Static Random Access Memory)에 비해 밀도에 있어서 현저한 이점을 제공한다. SRAM과 대비하여, DRAM 셀은 읽기 동작 동안에 해당하는 비트 라인의 전압을 약간만 변경한다. DRAM 셀 내의 저장 커패시터는 비트 라인에 접속되었기 때문에 읽기 동작 이후에 복구되어야 한다. 이와 같이, DRAM 센스 증폭기는 읽기 동작 이후에 비트 라인을 "풀 레일(full rail)"로 드라이브하기 위해 재생 래칭 능력을 요구한다. 만일 센스 증폭기가 상기 저장 커패시터가 VDD로 충전되었다고 판단하면, 비트 라인은 저장 커패시터에 전하를 복구시키기 위해 VDD로 드라이브된다. 한편, 상기 센스 증폭기가 상기 저장 커패시터가 충전되지 않은 것으로 판단하면, 비트 라인은 저장 커패시터를 방전시키기 위해 접지된다. 또한, DRAM 저장 커패시터의 전하는 계속해서 누출되므로, 지속적인 리프레시(refresh)가 필요하다. SRAM 셀은 이와 같은 리프레시가 필요하지 않다. 또한, 6-T SRAM 셀은 읽기 동작 동안에 그 값을 한 비트 라인에 드라이브할 수 있기 때문에, SRAM은 일반적으로 DRAM보다 실질적으로 더 빠르다.
SRAM과 DRAM의 밀도 대비 속도의 이점의 결과로서, SRAM은 더 빠르지만 고가이므로 마이크로프로세서의 캐시와 같은 좀더 속도가 중요한 동작용으로 사용된다. 비용을 낮추기 위해서, 마이크로프로세서용의 나머지 RAM은 보통 DRAM으로 구현된다. 그러나, DRAM의 동작 속도가 지속적으로 개선되고 있기 때문에, 집적회로에서 임베디드 DRAM의 사용은 전통적으로 임베디드 SRAM을 요구했던 고성능 응용에서 더욱 인기를 얻고 있다. 그럼에도 불구하고, DRAM과 SRAM의 선택은 종종 전술한 밀도 대비 속도의 절충에 의해 좌우된다. 따라서 설계자는 DRAM 밀도를 증가시키기 위해서 노력한다.
DRAM 밀도를 증가시키고자 하는 도전은 도 1에 도시된 종래 DRAM의 논의를 통해서 더욱 잘 이해될 수 있다. 워드 라인(WL0)은 드레인이 비트 라인(Bx)에 접속되는 액세스 NMOS 트랜지스터(M0)의 게이트를 제어한다. 액세스 트랜지스터(M0)의 소스는 저장 커패시터(C0)에 접속된다. 이와 같이, 액세스 트랜지스터(M0)와 저장 커패시터(C0)는 DRAM 메모리 셀을 구성하고 이것은 워드 라인(WL0)의 전압을 상승시켜 액세스 된다. 이 전압 상승에 반응하여, 커패시터(C0) 상의 전하는 비트 라인(Bx)에 접속한다. 센스 증폭기는 비트 라인(Bx)의 전압 변화 결과를 검출함으로써 상기 액세스된 메모리 셀의 내용을 판독한다.
센스 증폭기는 비트 라인(Bx)의 전압을 비트 라인(B)과 같은 이웃하는 비트 라인과 비교하여 전압 변화를 검출한다. 이 비교가 이루어지기 전에, 비트 라 인(Bx, B)은 프리-차지(pre-charge) 회로에 의해 전압 VDD/2로 미리 충전된다. 만일 상기 비교에 의해 비트 라인(Bx)이 비트 라인(B)보다 전압이 더 높은 것으로 나타나면, 다운스트림 디코딩 로직(도시되지 않음)은 저장 커패시터(C0)가 미리 VDD로 충전된 것으로 간주할 것이다. 만일 상기 비교 결과 비트 라인(B)이 비트 라인(Bx)보다 전압이 더 높은 것으로 나타나면, 상기 디코딩 로직은 저장 커패시터(C0)가 이미 방전된 것으로 간주할 것이다. 이런 식으로, 메모리 셀의 2진 내용에 대한 판정이 이루어진다. 메모리 셀의 내용을 판독한 다음, 센스 증폭기는 재생 래치(latch)를 사용하여 메모리 셀을 복구할 것이다. 액세스 트랜지스터(M1)와 저장 커패시터(C1)로 구성된 메모리 셀에 대한 유사한 액세스가 워드 라인(WL1)을 상승시킴으로써 이루어질 수 있다.
각 비트 라인은 보통 상기 저장 커패시터의 정전용량보다 큰 크기의 차수를 갖는 고유 정전용량을 가진다. 이 정전용량의 차이는 센스 증폭기에 의해 액세스 될 수 있는 메모리 셀의 수가 증가됨에 따라 심화된다. 예를 들면, DRAM(100)이 정수 "N"의 워드 라인으로 먼저 구현된다면, 상기 비트 라인의 길이는 N이 2*N으로 증가되면 2배가 되어야 할 것이다(두 가지 경우에 동일한 반도체 공정 디멘죤을 가정함). 따라서 상기 비트 라인 정전용량도 2배가 되고, 이에 따라 메모리 셀이 액세스 될 때 전압 변화를 감소시킨다. 그 결과, 종래 트렌치-커패시터 DRAM에서 센스 증폭기당 메모리 셀 열의 최대 개수는 예컨대 센스 증폭기당 512열로 제한된다. 센스 증폭기당 최대 메모리 셀의 개수는 저장 트랜지스터가 메모리 셀을 구성하기 위해 사용된다면 예컨대 최대 8 내지 16으로 크게 작아질 것이다.
DRAM 밀도가 증가함에 따라 항상 더 작은 전압 변화를 검출하는데 있어서 제한 요소들 중 하나는 센스 증폭기의 비이상적인 특성이다. 종래의 센스 증폭기(200)가 도 2에 도시되어 있다. 이 센스 증폭기는 비트 라인(B)(도 1)의 양입력의 전압(P)과 비트 라인(Bx)(도 1)의 부입력의 전압(N)을 비교하는 차동 증폭기(205)를 포함한다. 만일 전압 P가 전압 N보다 더 높으면, 전압 차이는 차동 증폭기 이득에 의해 차동 출력 P0와 N0로 증폭될 것이다. 그 다음에 재생 래치(210)는 출력 P를 풀 레일인 VDD로 구동하고 출력 N을 접지시킨다. 반대로, 만일 전압 N이 전압 P보다 더 높으면, 재생 래치는 출력 N을 플 레일인 VDD로 구동하고 출력 P를 접지시킨다.
그러나 양자의 차동 입력이 동일한 전압이라면(예컨대 프리-차지 전압 VDD/2), 방금 설명된 재생 래치 동작은 정확하게 일어나지 않을 것이다. 대신에, 차동 증폭기에서 오프셋 불완전 때문에, P0(예를 들면) 출력은 입력에서의 같은 전압에도 불구하고 N0보다 더 높게 구동될 것이다. 이어서, 이 오프셋은 센스 증폭기 동작의 감도를 제한한다. 예를 들어, 비트 라인(B)이 읽기 동작 동안에 비트 라인(Bx)보다 전압이 더 높다고 가정하자. 저장 저장용량이 상기 비트 라인 정전용량에 대해서 너무 작으면, 상기 차동 증폭기 내의 오프셋은 상기 재생 래치의 출력 N을 풀 레일로 구동하여, 판독시 오류를 초래한다. 따라서, 이 오프셋 문제를 해결하는 개선된 센스 증폭기에 대한 필요가 당해 기술분야에서 존재한다.
전술한 바와 같이, 저장 정전용량 대비 비트 라인 정전용량은 DRAM 밀도에 대한 제한 요소이다. 저장 정전용량을 증가시킴으로써, 센스 증폭기는 어떤 이진 내용이 저장되어 있는지를 더욱 잘 판정할 수 있다. 그러나, 증가된 저장 정전용량은 일반적으로 메모리 셀 크기의 증가를 초래하며, 이에 의해 밀도를 감소시킨다. 따라서, 당해 기술분야에서는 달성할 수 있는 밀도를 최대화하는 개선된 DRAM 메모리 셀 아키텍처에 대한 필요가 있다.
(요약)
이 부분은 본 발명의 일부 특징들을 요약한다. 다른 특징들은 이후 부분에서 설명된다.
본 발명의 일 실시 형태에 의하면, 한 쌍의 입력 노드 사이의 전압 차이를 증폭하는 차동 증폭기와; 상기 전압 차이의 증폭과 관련하여 상기 차동 증폭기에서 오프셋 바이어스를 감소시키는 셀프-바이어스 생성 회로를 포함하는 센스 증폭기가 제공된다.
본 발명의 또 다른 측면에 의하면, 한 쌍의 비트 라인을 바이어스 전압으로 바이어스 하는 단계; 상기 바이어스된 한 쌍의 비트 라인을 차동 증폭기의 입력 노드에 접속하고, 이에 의해 상기 차동 증폭기는 한 쌍의 출력 노드를 구동하는 단계; 및 상기 차동 증폭기가 상기 바이어스된 한 쌍의 비트 라인에 접속된 상태에서 네거티브 피드백을 사용하여 상기 차동 증폭기를 셀프-바이어스 시키는 단계;를 포함하는 방법이 제공된다.
본 발명의 또 다른 측면에 의하면, 각각이 행으로 정렬된 복수의 메모리 셀 열을 포함하는 DRAM 메모리가 제공되며, 각각의 메모리 셀 열은 복수의 워드 라인에 의해 교차된다(cross).
본 발명의 또 다른 측면에 의하면, 한 쌍의 비트 라인 상의 전압 차이를 증폭하는 차동 증폭기; 및 한 쌍의 트림(trim) 커패시터를 포함한 센스 증폭기가 제공되며, 여기서 트림 커패시터 중 하나는 비트 라인 중 하나에 접속되고 나머지 트림 커패시터 하나는 비트 라인 중 나머지 하나에 접속된다.
본 발명의 또 다른 측면에 의하면, 복수의 액세스 트랜지스터를 포함하는 기판과; 기판에 인접한 복수의 금속 층에 각각 형성되어 있고 상기 복수의 액세스 트랜지스터에 고유하게 대응하는 복수의 저장 커패시터를 포함하는 DRAM이 제공된다.
본 발명은 전술한 특징과 이점들에 한정되지 않는다. 다른 특징들이 이하에서 설명된다. 본 발명은 첨부된 청구항들에 의해 한정된다.
도 1은 종래의 DRAM을 도시하고,
도 2는 종래의 센스 증폭기를 도시하고,
도 3은 본 발명의 일 실시 형태에 의한 셀프-바이어스(self-bias) 생성 회로를 포함하는 센스 증폭기를 도시하고,
도 4는 본 발명의 일 실시 형태에 의한 셀프-바이어스 생성 회로를 도시하고,
도 5는 본 발명의 일 실시 형태에 의한 메모리-열-당-다수-워드-라인을 갖는 DRAM을 도시하고,
도 6은 본 발명의 일 실시 형태에 의한 멀티플렉서와 프리-차지 회로를 도시 하고,
도 7은 본 발명의 일 실시 형태에 의한 DRAM 메모리 셀 레이아웃을 도시하고,
도 8은 본 발명의 일 실시 형태에 의한 기판에 인접한 금속 층에 형성된 DRAM 저장 커패시터의 단면도를 도시하고,
도 9는 본 발명의 일 실시 형태에 의한 도 8의 DRAM 저장 커패시터에 대한 금속 층의 평면도를 도시하고,
도 10은 본 발명의 일 실시 형태에 의한 도 8의 금속 층의 비어 배열(via arrangement)을 도시하고,
도 11은 본 발명의 일 실시 형태에 의한 도 8의 금속 층의 또 다른 비어 배열을 도시하고,
도 12는 본 발명의 일 실시 형태에 의한 도 11의 비어 배열을 갖는 DRAM 저장 커패시터의 단면도이다.
이제 본 발명의 하나 이상의 실시 형태를 구체적으로 참조할 것이다. 이들 실시 형태에 대해서 본 발명이 설명될 것이지만, 본 발명이 임의의 특정 실시 형태에 한정되는 것으로 이해되지 않아야 한다. 반면, 본 발명은 첨부된 청구항들의 사상과 범위 내에 있는 대안, 변형, 및 등가물을 포함한다. 또한, 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 구체적인 사항들이 제시된다. 본 발명은 이들 구체적인 사항들의 전부 또는 일부를 제외하고 실시될 수도 있다. 다 른 경우에는, 동작의 잘 알려진 구조와 원칙들이 본 발명을 불명확하게 하는 것을 피하기 위해 상세하게 설명되지 않았다.
이제 도 3을 참조하면, 개선된 센스 증폭기(300)는 셀프-바이어스 생성회로(305)를 포함한다. 셀프-바이어스 생성회로는 판독 동작 이전에 비트 라인(B)과 비트 라인(Bx)을 VDD/2로 충전하기 위해 동작하는 프리-차지 회로(310)를 보완한다. 상기 프리-차지 회로가 상기 셀프-바이어스 생성회로 없이 동작하면, 차동증폭기(315)는 자체 오프셋 때문에 비트 라인(B, Bx)이 같은 전압이더라도 양출력(P0)과 음출력(N0) 사이에 약간의 전압 차이를 제공한다. 이 전압 차이를 제거하기 위해, 비트 라인(B, Bx)의 전압은 P0와 N0의 전압이 같도록 VDD/2로부터 보완적인 방법으로 조정된다. 이런 방식으로, 상기 차동 증폭기는 판독 동작에 의한 비트 라인(B, Bx)의 전압에서의 임의의 부가적인 변화에 대해 자체 내부 이득에 따라 상기 부가적인 변화를 증폭함으로써 즉시 반응한다. 이 증폭된 변화는 그 다음에 출력(P0, N0)을 통해 인가되며, 그리하여 재생 래치(320)는 그에 따라 그 출력(P, N)을 구동한다. 출력(P, N)은 그 다음에 적절한 전압이 방금 액세스 된 저장 커패시터에 복구되도록 상기 비트 라인에 다시 접속된다(접속은 도시되지 않음).
예시적인 셀프-바이어스 생성회로(400)가 도 4에 도시되어 있다. 회로(400)의 동작은 상기 프리-차지 동작으로부터 분리된다. 다시 말해서, 도 3의 프리-차지 회로는 비트 라인(B, Bx)을 VDD/2로 충전한 다음 상기 셀프-바이어스 회로가 차동증폭기에서 오프셋을 제거하기 위해 동작하는 동안 이들 라인을 부유하게(float) 한다. 마찬가지로, 셀프-바이어스 생성회로 동작은 도 1에 대해서 논의된 워드 라인 전압의 상승으로부터 분리될 수도 있다 - 이와 같은 분리 없이, 액세스 되는 저장 커패시터로부터의 전압 차이는 셀프-바이어스 생성회로에 의한 오프셋으로서 취급되며 그에 의해 제거될 것이다. 도 4에 도시된 바와 같이, 전송 게이트(transmission gate)(405, 410)는 액티브 로우 신호(active low signal)(nfbx)에 의해 제어된다. 신호(nfbx)가 인가될 때(로우 상태), 전송 게이트(405)는 도전 상태가 되며 그리하여 입력(P)의 전압이 출력(N0)의 전압과 같게 된다. 마찬가지로, 전송 게이트(410)가 도전 상태가 되어 입력(N)의 전압이 출력(N0)의 전압과 같게 된다. 다시 도 3을 참조하면, 차동 증폭기를 통한 네거티브 피드백 결과는 전압 오프셋의 영향을 크게 감소시킨다는 것을 알 수 있다. 예를 들어, 만일 전압 오프셋이 △V로 표시되면, 입력 전압과 출력 전압 사이의 관계는:
G(VP-VN) + △V = VP0 -VN0
으로 주어지며, 여기서 G는 차동증폭기의 이득이고, VP와 VN은 각각 입력 노드(P, N)의 전압이며, VP0와 VN0는 각각 출력 노드(P0, N0)의 전압이다. 예컨대 신호(nfbx)가 인가될 때 VP0와 VN이 같고 VN0와 VP가 같다면, 앞의 식은:
△V/(G+1) = -(VP-VN)이 된다.
그 결과, 상기 오프셋은 (G+1) 인자에 의해 감소된다. 오픈 루프 이득(G)은 차동증폭기에 대해 크기 때문에, 오프셋 전압의 영향은 사실상 제거된다. 이런 식 으로 오프셋 영향을 제거하기 위해 다른 토폴로지가 셀프-바이어스 회로에 대해 사용될 수도 있다는 것을 인식할 수 있을 것이다.
도 3에 대해서 설명된 센스 증폭기가 차동증폭기의 감도를 증가시키는 이점은 있지만, 바이어스 결과는 액세스 된 메모리 셀이 "1"을 저장하고 있는지 또는 "0"을 저장하고 있는지에 대한 마진(margin)에 영향을 줄 수 있다. 예를 들면, 도 1과 2의 종래 센스증폭기에 대해서 설명된 바와 같이, 비트 라인은 VDD/2로 미리 충전된다. 이와 같은 바이어스는 논리 1을 지지하지도 않고 논리 0 결정을 지지하지도 않으며, 따라서 이론적으로 이상적이다. 그러나 여기서 설명된 상기 셀프-바이어스 생성회로는 이러한 이상적인 바이어스 포인트로부터 비트 라인을 멀어지게 할 것이며 그리하여 논리 1 결정에 대해 논리 0이 지지될 것이다(또는 그 반대). 일반적으로, 주어진 차동 증폭기에 대한 이상적인 바이어스 포인트는 자체의 PMOS와 NMOS 트랜지스터의 상대적인 강도에 종속될 것이다. 차례로, 이들 상대적인 강도는 트랜지스터를 제조하는데 사용된 구체적인 반도체 공정 코너(corner)에 의해 영향을 받는다. 반도체 주조의 고객은 주어진 일단의 웨이퍼를 제조하는데 어떤 특정 프로세스 코너가 사용될 것인지 선험적으로 보장할 수 없다. 따라서, 셀프-바이어스 생성회로를 포함하는 센스 증폭기를 위한 논리 0와 논리 1의 결정 사이의 상대적인 마진 역시 예측할 수 없다.
그 결과, 셀프-바이어스 생성회로를 갖는 센스 증폭기는 유리하게도 메모리 셀을 액세스함으로써 생성된 전압 차이에 더욱 민감하지만, 상기 셀프-바이어스 생성회로는 센스 증폭기가 논리 0과 논리 1 결정 사이의 이상적인 마진보다 더 작은 마진을 갖도록 압박할 수 있다. 다시 도 3을 참조하면, 비트 라인(B)은 이상적인 마진보다 작은 마진으로 최적화되도록 적응형 신호(trimx)에 의해 충전된 트림 커패시터(325)와 같은 트림 회로를 포함할 수도 있다. 마찬가지로, 비트 라인(Bx)은 또한 상기 마진을 최적화하기 위해 적응형 신호(trimy)에 의해 충전된 트림 커패시터(330)를 포함할 수도 있다. 셀프-바이어스 생성을 갖는 센스 증폭기를 포함하는 DRAM의 제조시, 사용자는 2진 상태(논리 1 대비 논리 0)를 저장하기 위해 비트 에러율을 테스트할 수도 있다. 각 메모리 셀에 예컨대 논리 0을 저장하기 위한 비트 에러율이 논리 1이 저장될 때보다 더 높으면, 상기 적응형 신호(trimx, trimy)는 비트 에러율이 양자의 결정에 대해 최소화되도록 조정될 수도 있다. 휴지 상태 동안에, 적응형 트림 신호는 인가되지 않는다. 상기 적응형 트림 신호는 2진-가중된 범위의 값들 사이에서 변화한다. 제조시, 셀프-바이어스 생성회로 이후에 인가될 적절한 트림 신호 값들은 예컨대 퓨즈나 비휘발성 메모리를 사용하여 상기 회로에 "구워질 수도 있다(burned)". 트림 회로는 SRAM 또는 플래시와 같은 다른 메모리에 사용될 수 있음을 인식할 것이다. 예컨대, 상기 트림 회로는 메모리가 비트 결정을 하기 위해 전류 검출을 사용한다면 조정 가능한 전류원을 포함할 수도 있을 것이다. 비트 라인에 접속된 트림 회로에 의해 제공된 바이어스 조정의 유형에 관계없이(예컨대 커패시터로부터의 충전 또는 전류원으로부터의 전류), 트림 회로는 성능을 향상시키기 위해 관찰된 비트 에러율에 종속하는 컨트롤러에 의해 조정될 수도 있다. 또한, 트림 회로는 트림-회로-제공된 비트 라인 바이어스 조정에 응답하여 메모리 성능을 시험하기 위해 디버깅하는 동안 사용될 수도 있다.
도 3과 관련하여 설명된 센스 증폭기는 유리하게도 DRAM의 저장 커패시터에 액세스하여 생성된 전압 차이에 대한 감도를 향상시키며, 이에 의해 DRAM에 전용된 소정의 다이(die) 영역에 대한 달성 가능한 저장 용량을 증가시킨다. 그러나, 부가적인 셀프-바이어스 회로는 센스 증폭기를 구현하는데 필요한 다이 면적을 증가시킨다. 다시 도 1을 참조하면, DRAM 센스 증폭기는 보통 이웃하는 비트 라인 사이의 피치 내에 꼭 맞아야 한다는 것을 알 수 있다. 이러한 피치는 현대의 반도체 공정이 디프 서브-마이크론 체제(deep sub-micron regime)로 진행함에 따라 계속해서 감소한다. 따라서 그와 같은 좁은 피치 내에 셀프-바이어스 생성을 갖는 센스 증폭기를 구현하는 것은 어려울 것이다.
이제 도 5를 참조하면, 센스 증폭기(510)를 위해 부가적인 피치 공간을 제공하는 메모리 셀 열당 4개의 워드 라인을 갖는 DRAM이 도시되어 있다. 도시를 용이하게 하기 위해서, 0열부터 2열까지 단지 3개의 메모리 셀 열만이 도시되어 있다. 마찬가지로, 0열의 셀(0-0)과 2열의 셀(2-3)과 같이 열당 단지 4개의 메모리 셀만이 도시되어 있다. 각 열의 4개의 메모리 셀은 행으로 정렬되고, 각 행은 하나의 비트 라인을 갖는다. 따라서, 0행은 비트 라인 B0를, 1행은 비트 라인 B1을, 2행은 비트 라인은 B2를, 그리고 3행은 비트 라인 B3을 갖는다. 멀티플렉서(505)는 셀프-바이어스 생성(510)을 갖는 센스 증폭기에 의해 처리하기 위해 이웃하는 비트 라인들의 쌍 사이에서 선택한다. 메모리 셀의 각 열은 4개의 워드 라인을 갖는다. 명확한 설명을 위해서, 열 1에 대한 워드 라인(W0-W3)만 도시되어 있다. 각 워드 라인은 4개의 메모리 셀의 각 그룹 내의 하나의 메모리 셀에만 접속된다. 예컨대, 워드 라인(W0)은 1열의 1행에 접속된다. 워드 라인(W1)은 1열의 첫 번째 셀에 접속된다. 워드 라인(W2)은 1열의 두 번째 셀에 접속된다. 끝으로, 워드 라인(W3)은 1열의 세 번째 셀에 접속된다.
상기 멀티플렉서는 만일 1열의 0번째 셀이 액세스되면 비트 라인(B0, B1)이처리를 위해 선택되도록 제어된다. 마찬가지로, 1열의 첫 번째 셀이 액세스되면 이들 동일한 라인이 선택된다. 그러나, 만일 1열의 두 번째 또는 세 번째 셀이 액세스된면 비트 라인(B2, B3)이 처리를 위해 선택된다. 임의의 주어진 시간에 각 열의 4개 셀의 각 그룹 중에서 한 개의 셀만이 선택되기 때문에, 멀티플렉서(505)는 4:1 멀티플렉서로서 동작한다. 그러나, 다른 실시 형태에서는, 8:1 멀티플렉서와 같이 다중화가 다를 수도 있다. 그러나 8:1 다중화는 1열에 8개의 워드 라인이 필요할 것임을 인식할 것이다. 부가적인 밀도는 도 5에서 화살표에 의해 표시된 바와 같이 센스 증폭기의 다른 측면에 멀티플렉서와 DRAM 구조를 복제함으로써 달성될 수도 있다. 4개의 워드 라인이 DRAM(500)의 각각의 셀의 열을 횡단하기 때문에, 워드 라인들은 인접한 워드 라인 사이의 접속을 최소화하기 위해 금속 층을 통해서 꼬일 수도 있다. 예를 들면, 워드 라인(0)은 제 1 다수의 셀에 대해 제 1 금속층에 구현되고 그 다음에 비어(via)를 통해 제 2 다수의 셀에 대해 제 2 금속 층으로 스위치 될 수 있다. 이 스위치 포인트에서, 제 2 금속 층의 제 1 다수의 셀을 횡단한 워드 라인 3과 같은 다른 워드 라인이 비어를 통해 제 1 금속 층으로 스위치되어 제 2 다수의 셀을 횡단한다. 이와 같이, 워드 라인 1과 3은 서로에 대해서 비어에서 꼬일 것이다. 또한, 비활성 워드 라인들은 스트래핑(strapping) 트랜 지스터를 통해 그라운드에 고정될 것이다.
멀티플렉서는 또한 프리-차지 회로를 포함할 수도 있다. 도 6에는 예시적인 멀티플렉서와 프리-차지 회로(600)가 도시되어 있다. 편의상, 회로(600)의 절반만이 도시되어 있고, 나머지 절반은 대칭적이다. 따라서 제 1 비트 라인 (b[0:1])과 제 2 비트 라인 (bx[0:1])만이 도시되어 있다. 각 비트 라인은 선택 신호(SEL)가 인가되지 않을 때(액티브 하이) 미리-충전된다. 신호 SEL(0:1)이 제 1 인버터(605)에서 반전되기 때문에, 이 신호가 인가되지 않을 때 트랜지스터(610, 615)를 동작시킨다. 따라서 각 비트 라인은 이전에 설명된 이론적으로 이상적인 바이어스 포인트인 VDD/2까지 미리-충전할 것이다. 밸런스를 확보하기 위해, 밸런스 트랜지스터(620)는 이때 각 비트 라인의 충전의 균등화를 수행하기도 한다. 신호 SEL(0:1)이 인가될 때, 제 2 인버터(625)에서의 재반전 때문에 전송 게이트(T1, T2)를 도전시킬 것이다. 상기 미리-충전된 비트 라인들은 그 다음에 이전에 논의된 입력 노드(P, N)에 접속될 것이다.
노드(P, N)의 전압을 처리한 후, 비트 라인은 센스 증폭기의 재생 래칭 동작을 통해 보완적인 방법으로 풀 레일(full rail)이 될 것이다(도시되지 않음). 따라서 비트 라인 (b[0:1])이 접지되었다고 가정하자. 다시 도 1을 참조하면, 대응하는 액세스 트랜지스터는 게이트와 소스가 접지되었음에도 불구하고 누설될 것이다. 이 누설을 감소시키기 위해서, 액세스 트랜지스터는 상기 재생 래치가 이 비트 라인을 완전히 접지시키는 것을 방지함으로써 네거티브 게이트-소스 전압(Vgs)이 주어질 수 있다. 이러한 완전한 접지를 방지하기 위해, 각 비트 라인은 약한(weak) 트랜지스터를 통해서 VDD/2에 접속된다. 예를 들면, 비트 라인 (b[0:1])은 약한 트랜지스터(630)를 통해 접속하는 반면 비트 라인 (bx[0:1])은 약한 트랜지스터(635)를 통해서 접속한다. 각 비트 라인 쌍 내에서, 한 비트 라인에 대한 각각의 약한 트랜지스터의 게이트는 나머지 비트 라인의 전압에 의해 제어된다. 비트 라인은 보완적인 방법으로 풀 레일이 되기 때문에, 한 비트 라인이 재생 래칭 동작에 의해 접지가 되면, 그것의 약한 트랜지스터는 비트 라인을 Vdd/2로 끌어당기려고 시도할 것이다. 이런 방식으로, 상기 약한 트랜지스터 디멘죤의 적절한 선택을 통해서, "접지된" 비트 라인을 위한 액세스 트랜지스터가 예컨대 대략 200 - 300 밀리볼트의 Vgs를 가질 수 있으며, 이에 의해 해당하는 행의 비활성 액세스 트랜지스터로부터의 누설 전류를 크게 감소시킨다.
다시 도 5를 참조하면, 열 당 4개 또는 그 이상의 워드 라인의 사용은 센스 증폭기를 위해 적어도 4비트 라인 폭의 피치를 제공한다. 이와 같은 식으로, 현대의 디프 서브-마이크론 반도체 공정에서 셀프-바이어스 생성을 구현하기 위한 충분한 다이 공간이 가능하게 된다.
유리하게도, 여기서 논의된 DRAM 메모리와 센스 증폭기 아키텍처는 종래의 CMOS 반도체 공정 기술을 사용하여 임베디드 DRAM 메모리를 구현하는데 사용될 수 있다. 그와 같은 종래 기술은 밀도-향상 DRAM 트렌치 커패시터 구현을 허용하지 않기 때문에, 그와 같은 임베디드 DRAM 메모리의 저장 커패시터는 두꺼운 게이트 산화물 트랜지스터를 사용하여 구현될 수도 있다. 상기 저장 커패시터를 구현하기 위한 두꺼운 게이트 산화물 트랜지스터의 다이(die) 면적 요구에도 불구하고, 셀프-바이어스 생성을 갖는 센스 증폭기는 종래의 임베디드 DRAM 구현보다 실질적으로 더 많은 메모리 열을 제공하기 때문에 밀도가 향상된다. 그러나, 여기서 설명된 아키텍처들은 트렌치 커패시터와 같은 다른 저장 커패시터와 함께 사용될 수 있다는 것을 인식할 것이다.
트랜지스터-구현된 저장 커패시터는 트렌치 커패시터보다 더 많은 다이 면적을 요구하기 때문에, 메모리 셀의 레이아웃은 가용한 다이 면적의 가장 효율적인 이용을 제공하는데 중요할 수 있다. 이제 도 7을 참조하면, 메모리-열-당-4-워드-라인 DRAM을 위한 연동(interlocking) "L자형" 메모리 셀 아키텍처가 도시되어 있다. 각각의 L자형의 기본은 저장 커패시터로서 동작하는 두꺼운 필드 산화물 트랜지스터(705)에 의해 구성된다. 액세스 트랜지스터는 각각의 L자형의 줄기를 구성한다. 비트 라인 접점 비어(via)(710)에서 각각의 L자형 메모리 셀을 반대의 L자형 메모리 셀에 결합함으로써, 결합된 메모리 셀은 직사각형 C자형을 구성한다. 이들 결합된 셀들이 하나의 비트 라인을 공유하지만, 그것들은 다른 워드 라인에 접속된다(도시되지 않음). 상기 직사각형 C자형은 행(715, 720)에서 보이는 바와 같이 거울-이미지 형태로 이웃하는 행에 복제된다. 한 쌍의 바로 인접하는 칼럼(725, 730)은 유사하게 구성되지만 칼럼(720, 725)의 L자형이 연동하도록 칼럼(715, 720)에 대해서 엇갈려서 구성된다. 이런 형태로, 다이 공간은 메모리 열-당-4-워드-라인 아키텍처를 위해 효율적으로 사용된다. 그러나, 메모리(700)를 위한 연동하는 L자형 레이아웃이 열 당 다수의 워드 라인을 포함하지 않는 DRAM 아키 텍처에 적용될 수 있음을 인식할 것이다.
메모리(700)에 대한 L자형 레이아웃은 유리하게도 밀도를 증가시키지만, 각 메모리 셀 내의 저장 커패시터는 여전히 상당한 다이 면적을 요구한다. 또한, 이들 저장 커패시터는, 트랜지스터 디멘죤이 상기 디프(deep) 서브-마이크론 체제(regime)로 이동함에 따라 악화되는 전류 손실인 누설 전류를 계속해서 전도한다. 이제 도 8을 참조하면, DRAM 저장 커패시터의 단면도가 CMOS와 다른 반도체 공정에서 가용한 종래의 금속 층을 사용하여 도시되어 있다. 가용한 금속 층의 수는 구현되는 특정 반도체 공정에 종속하며 정수 N으로 표시된다. 따라서, 금속 층들은 기판(805)으로부터 제 1 필드 산화물층(FOX1)에 의해 분리된 제 1 금속층(M1)과 필드 산화물층(FOXN)에 의해 하부의 금속층(도시되지 않음)으로부터 분리된 최종 금속층(MN)의 범위에 있다. 도 9의 평면도에 도시된 바와 같이, 각 금속층은 메쉬(810)에 의해 둘러싸인 내측 노드 플레이트(805)를 구성하며, 메쉬는 모든 내측 노드 플레이트에 대해 공통의 외측 노드로서 동작한다. 적어도 하나의 비어(820)는 도 1과 관련하여 설명한 바와 같이 액세스 트랜지스터의 소스에 내측 노드를 접속한다.
인접한 금속층 내의 공통의 외측 노드들은 도 10에 도시된 바와 같이 복수의 비어(1000)를 통해서 접속된다. 유리하게도, DRAM 저장 커패시터는 아주 작은 전류를 전도할 필요가 있기 때문에, 반도체 제조 설계 규칙은 상기 공통의 외측 노드가 내측 노드 플레이트의 각 스택에 대해서 중공 실린더를 구성하도록 위배될 수 있다. 다시 말해서, 상기 비어(via)들은 서로 바로 인접하여 배치될 수 있으며 또 한 각 비어의 폭은 도 11의 평면도와 도 12의 단면도에 도시된 바와 같이 인접한 내측 노드 플레이트(편의상, 2개의 금속층만 도 12에 도시됨) 사이의 공통 외측 노드의 폭과 일치하도록 조정된다. 설계 규칙은 이와 같은 폭의 비어(1000)를 생성하기 위해 위배될 수 있으며, 이에 의해 비어(1000)에 내부적으로 결국 공간이 되기 때문에, 이러한 공간은 DRAM 저장 커패시터를 통해서 흐르는 아주 작은 전류 때문에 실질적인 영향은 없을 것이다. 또한, 임의의 한 금속층에 의해 제공된 정전용량이 충분하지 않더라도, 저장 커패시터(800)를 구성하기 위해 사용된 모든 금속층(예컨대, 8개의 금속층)에 의해 제공된 총 정전용량은 고밀도 (내측 노드 플레이트 사이에 작은 분리) 설계에서도 충분하다.
밀도의 향상은 저장 커패시터(800)의 유일한 이점은 아니다. 추가로, 필드 산화물은 저장 트랜지스터에서 사용된 게이트 산화물보다 품질이 낮지만, 상기 필드 산화물은 저장 트랜지스터 구현에 비해서 누설 전류를 감소시키도록 게이트 산화물 두께보다 훨씬 더 두껍다.
본 발명의 상술한 실시 형태들은 단지 설명을 위한 것이고 한정하는 것은 아니다. 따라서 다양한 변경과 변형이 본 발명의 범위를 벗어나지 않으면서 다양한 측면에서 이루어질 수 있음을 당해 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 그러므로, 첨부된 특허 청구항들은 본 발명의 진정한 사상과 범위에 속하는 그와 같은 모든 변경 및 변형들을 포함한다.

Claims (24)

  1. 한 쌍의 비트 라인(bit line) 사이의 전압 차이를 증폭하는 차동 증폭기; 및
    상기 한 쌍의 비트 라인 사이의 전압의 증폭과 관련하여 상기 차동 증폭기에서 오프셋(offset) 바이어스를 감소시키는 셀프-바이어스(self-bias) 생성 회로를 포함하는 것을 특징으로 하는 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 센스 증폭기는 DRAM 센스 증폭기이고,
    상기 DRAM 센스 증폭기는 상기 전압 차이의 증폭에 응답하여 상기 한 쌍의 비트 라인을 구동하는 재생 래치(latch)를 추가로 포함하는 것을 특징으로 하는 센스 증폭기.
  3. 제 2 항에 있어서,
    상기 비트 라인 중 하나에 접속된 제 1 트림 커패시터(trim capacitor)와 상기 비트 라인 중 다른 하나에 접속된 제 2 트림 커패시터를 추가로 포함하는 것을 특징으로 하는 DRAM 센스 증폭기.
  4. 제 2 항에 있어서,
    상기 차동 증폭기는 상기 비트 라인들에 접속된 한 쌍의 양(+)/음(-) 입력 노드 사이의 전압 차이 증폭에 응답하여 한 쌍의 양/음 출력 노드를 구동하고,
    상기 셀프-바이어스 생성 회로는 상기 양입력 노드를 음출력 노드에 접속하는 전송 게이트와 부 입력 노드를 상기 정 출력 노드에 접속하는 전송 게이트를 포함하는 것을 특징으로 하는 DRAM 센스 증폭기.
  5. 제 2 항에 있어서,
    상기 차동 증폭기에 의해 증폭되고 상기 재생 래치에 의해 구동된 비트 라인을 제공하기 위해 여러 쌍의 비트 라인 사이에서 선택하는 멀티플렉서를 추가로 포함하는 것을 특징으로 하는 DRAM 센스 증폭기.
  6. 제 2 항에 있어서,
    오프셋 바이어스 감소에 앞서 셀프-바이어스 생성 회로에 의해 상기 비트 라인 쌍을 바이어스 시키는 프리-차지(pre-charge) 회로를 추가로 포함하는 것을 특징으로 하는 DRAM 센스 증폭기.
  7. 프리-차지 회로는 상기 재생 래치에 의해 구동된 비트 라인을 약하게 접지에 연결시키고, 상기 프리-차지된 회로는 상기 비트 라인을 전원 공급장치 전압에 약하게 연결하고, 이에 의해 상기 약하게-연결된 비트 라인 상의 액세스 트랜지스터는 음의 Vgs 전압을 갖게 되어 해당하는 저장 커패시터로부터의 누설 전류를 감소시키는 것을 특징으로 하는 DRAM 센스 증폭기.
  8. 한 쌍의 비트 라인에 바이어스 전압을 바이어스(bias) 하는 단계;
    상기 바이어스된 한 쌍의 비트 라인을 차동 증폭기의 입력 노드에 접속하고, 이에 의해 상기 차동 증폭기는 한 쌍의 출력 노드를 구동하는 단계; 및
    상기 차동 쌍이 상기 바이어스된 한 쌍의 비트 라인에 접속되어 있는 동안, 상기 차동 증폭기를 셀프-바이어스 하기 위해 부의(negative) 피드백을 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 부의 피드백의 사용은 양입력 노드를 음출력 노드에 접속하고 음입력 노드를 양출력 노드에 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 입출력 노드의 접속은 전송 게이트를 통한 접속을 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 차동 증폭기를 사용하여 상기 비트 라인들 중 하나에 접속된 메모리 셀의 내용을 판독하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 내용의 판독을 기초로, 상기 비트 라인들 중 하나 이상이 트림 커패시터에 의해 바이어스되어야 하는지 여부를 판정하는 단계; 및
    상기 판정을 기초로 상기 트림 커패시터를 사용하여 상기 하나 이상의 비트 라인을 바이어스 하는 단계;
    를 추가로 포함하는 특징으로 하는 방법.
  13. 복수의 메모리 셀 열(row)을 포함하고,
    상기 메모리 셀 열의 각각은 행(column)으로 정렬되고,
    상기 메모리 셀 열의 각각은 복수의 워드 라인에 의해 횡단되는(cross) 것을 특징으로 하는 DRAM 메모리.
  14. 제 13 항에 있어서,
    상기 복수의 워드 라인은 4개인 것을 특징으로 하는 DRAM 메모리
  15. 제 13 항에 있어서,
    각 메모리 셀은 너비보다 길이가 더 큰 직사각형 형상으로 정렬된 액세스 트랜지스터를 포함하고,
    상기 액세스 트랜지스터는 각 메모리 셀이 L자 형상이 되도록 상기 직사각형 형상의 너비보다 더 큰 너비를 갖는 저장 트랜지스터에 접속되는 것을 특징으로 하 는 DRAM 메모리.
  16. 제 15 항에 있어서,
    각 행의 상기 L자형 메모리 셀은 상기 L자형 메모리 셀이 서로 맞물리도록(interlocking) 이웃하는 행에 대해 엇갈려서 배치되는 것을 특징으로 하는 DRAM 메모리.
  17. 제 16 항에 있어서,
    각각의 액세스 트랜지스터와 저장 트랜지스터는 두꺼운 게이트 산화물 트랜지스터인 것을 특징으로 하는 DRAM 메모리.
  18. 대응하는 비트 라인에 각각 접속된 행에 정렬된 복수의 메모리 셀; 및
    상기 비트 라인들 중 하나에 접속된 트림 회로(trim circuit)를 포함하고,
    상기 트림 회로는 상기 접속된 비트 라인의 바이어스를 조정하는 것을 특징으로 하는 메모리.
  19. 제 18 항에 있어서,
    상기 트림 회로는 트림 커패시터를 포함하는 것을 특징으로 하는
  20. 상기 트림 커패시터는 전류원(current source)을 포함하는 것을 특징으로 하 는 메모리.
  21. 복수의 액세스 트랜지스터를 포함하는 기판; 및
    상기 복수의 액세스 트랜지스터에 고유하게 대응하는 복수의 저장 커패시터를 포함하고,
    상기 저장 커패시터 각각은 상기 기판에 인접한 복수의 금속층에 형성되는 것을 특징으로 하는 DRAM.
  22. 제 21 항에 있어서,
    상기 금속층 각각은 복수의 개구(aperture)와 개구의 일부 또는 전부에 내측 노드 플레이트를 구비하는 그리드를 형성하고,
    상기 저장 커패시터 각각의 제 1 노드는 상기 금속층 그리드에 의해 형성되고, 상기 저장 커패시터 각각의 제 2 노드는 인접한 내측 노드 플레이트에 의해 형성되는 것을 특징으로 하는 DRAM.
  23. 제 22 항에 있어서,
    상기 그리드 각각은 상기 개구 각각의 주위에 연속적인 벽을 형성하는 것을 특징으로 하는 DRAM.
  24. 제 22 항에 있어서,
    상기 그리드 각각은 공간적으로 이격된 복수의 비어(via)를 포함하는 것을 특징으로 하는 DRAM.
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