JPH11214537A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ビット線に接続されたトランジスタが、メモ
リセル側とダミーセル側とで回路の性質上１８０度逆向
きのパターンで形成されており、プロセス変動によりト
ランジスタの特性が変動し、誤動作を招くおそれがあっ
た。 【解決手段】 ダミーセルＤＣのデータが読み出される
ビット線ＷＢと、メモリセルＭＣのデータが読み出され
るビット線ＲＢとが交差しており、ダミーセルＤＣ側の
ビット線ＷＢに接続されたトランジスタＤＴ１と、メモ
リセルＭＣ側のビット線ＲＢに接続されたトランジスタ
ＭＴ１の回路パターンを同じ向きで形成することができ
るので、プロセス変動によりパターンにずれが生じた場
合にも、トランジスタＤＴ１とトランジスタＭＴ１とは
同相で特性が変動し、誤動作の発生が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
わり、特に３つのトランジスタで１メモリセルを構成す
る３トランジスタ型ＤＲＡＭ（DYNAMIC RANDOM ACCESS
MEMORY）に関する。

【０００２】

【従来の技術】ＤＲＡＭには、１つのメモリセルを１ト
ランジスタ及び１容量で構成する１トランジスタ型と、
３トランジスタ及び１容量で構成する３トランジスタ型
とが存在する。近年、３トランジスタ型の方がより容量
を小さく形成することができ、結果的に全体の高集積化
に寄与するということで再び着目されるに至っている。

【０００３】図４に、従来の３トランジスタ型のＤＲＡ
Ｍの構成を示す。ライトビット線ＷＢとリードビット線
ＲＢとで一対のデータ線が構成され、少なくとも一つの
ダミーセルＤＣと、少なくとも一つ、通常は複数のメモ
リセルＭＣとが図中縦方向に配置されている。ライトビ
ット線ＷＢとリードビット線ＲＢは、センスアンプＳ／
Ａの二つの入力端子にそれぞれ接続されている。

【０００４】ダミーセルＤＣは、二つのＮチャネル形Ｍ
ＯＳトランジスタＤＴ１及びＤＴ２と、Ｎチャネル形Ｍ
ＯＳトランジスタのソース及びドレインを短絡した容量
ＤＣＡとを有している。トランジスタＤＴ１は、一端が
ライトビット線ＷＢに接続され、ゲートがダミーセル用
ライトワード線ＤＲＷに接続されている。トランジスタ
ＤＴ２は、一端がトランジスタＤＴ１の他端に接続さ
れ、ゲートに基準電位Ｖref を入力され、他端が接地さ
れている。この基準電位Ｖref は、ライトワード線ＷＢ
及びリードビットＲＢのハイレベルとロウレベル（接地
電圧Ｖss）との中間電位に相当する。容量ＤＣＡは、ト
ランジスタのゲートから成る一端がトランジスタＤＴ２
のゲートに接続されて共に基準電位Ｖref を印加され、
トランジスタのソース及びドレインから成る他端が接地
されている。

【０００５】メモリセルＭＣは、三つのＮチャネル形Ｍ
ＯＳトランジスタで構成されたトランジスタＭＴ１〜Ｍ
Ｔ３と、Ｎチャネル形ＭＯＳトランジスタから成る容量
ＭＣＡとを有している。トランジスタＭＴ１は、一端が
リードビット線ＲＢに接続され、ゲートがメモリセル用
リードワード線ＭＲＷに接続されている。トランジスタ
ＭＴ２は、一端がトランジスタＭＴ１の他端に接続さ
れ、他端が接地されている。容量ＭＣＡは、一端がトラ
ンジスタＭＴ２のゲートに接続され、他端が接地されて
いる。トランジスタＭＴ３は、一端がライトビット線Ｗ
Ｂに接続され、ゲートがライトワード線ＷＷに接続さ
れ、他端がトランジスタＭＴ２のゲートに接続されてい
る。

【０００６】このＤＲＡＭでは、次のようにしてデータ
の書き込み及び読み出しを行う。先ず、メモリセルＭＣ
へのデータの書き込みであるが、ハイレベルのデータを
書き込むときは、ライトワード線ＷＷを立ち上げてトラ
ンジスタＭＴ３をオンし、容量ＭＣＡに電荷を蓄積す
る。ロウレベルのデータを書き込むときは、容量ＭＣＡ
への電荷の蓄積は行わない。一方、ダミーセルＤＣで
は、容量ＤＣＡに常時基準電位Ｖref が印加されて中間
レベルに対応した電荷が蓄積されている。

【０００７】次に、メモリセルＭＣに書き込まれたデー
タの読み出しを行う。メモリセルＭＣのリードワード線
ＭＲＷを立ち上げてトランジスタＭＴ１をオンさせると
共に、ダミーセルＤＣのリードワード線ＤＲＷを立ち上
げて、メモリセルＤＴ１をオンさせる。

【０００８】このときのリードワード線ＭＲＷとリード
ビット線ＲＢのそれぞれの電位の時間的変化を図５に示
す。リードワード線ＭＲＷが時点ｔ１からハイレベルに
なると、時点ｔ２からメモリセルＭＣに書き込まれたデ
ータに従ってリードビット線ＲＢの電位が実線で示され
たように変化し、さらに時点ｔ２からダミーセルＤＣに
書き込まれたデータに従いワードビット線ＷＢの電位が
変化する。ハイレベルのデータに対応する電荷が容量Ｍ
ＣＡに蓄積されている場合は、トランジスタＭＴ２のゲ
ート電位がハイレベルでオンするのでリードビット線Ｒ
Ｂは時点ｔ２から実線Ｌ（ＣＤＨ）のように接地電圧Ｖ
ssへ向かって降下していく。逆に、ロウレベルのデータ
に対応し容量ＭＣＡに電荷が蓄積されていない場合は、
トランジスタＭＴ２がオフするのでリードビット線ＲＢ
は実線Ｌ（ＣＤＬ）のように電源電圧Ｖccのレベルを維
持する。

【０００９】一方、ライトビット線ＷＢの電位は、時点
ｔ２よりダミーセルＤＣに蓄積されたデータに対応した
レベルに変化する。容量ＤＣＡには中間電位に相当する
基準電圧Ｖref が印加されており、メモリセルＭＣのハ
イレベルとロウレベルの中間レベルのデータが蓄積され
ている。よって、トランジスタＤＴ２は高抵抗でオン
し、リードビット線ＲＢの電位は点線Ｌ（ＤＤＭ）で示
されたように、メモリセルＭＣがハイレベルのデータを
蓄積しているときとロウレベルのデータを蓄積している
ときの中間電位で変化する。

【００１０】このリードビット線ＲＢとライトビット線
ＷＢの電位の相違をセンスアンプＳ／Ａで比較し、メモ
リセルＭＣに蓄積されているデータの読み出しを行う。
このように、選択されたメモリセルＭＣの電流駆動能力
とダミーセルＤＣの駆動能力との差を利用して、データ
のハイレベルとロウレベルの判別を行っていた。

【００１１】

【発明が解決しようとする課題】しかし、従来の半導体
記憶装置には、次のような問題があった。メモリセルＭ
ＣとダミーセルＤＣの特性は、プロセス変動等により変
化する。この場合、メモリセルＭＣの特性変動とダミー
セルＤＣの特性変動が同相である場合は、読み出し時に
誤ったデータが出力されるおそれはなく、特に問題はな
い。

【００１２】ところが、メモリセルＭＣの特性とダミー
セルＤＣの特性とが逆相で変化した場合には、読み出し
時に誤動作が生じる場合がある。従来の半導体記憶装置
では、以下のような理由でメモリセルＭＣとダミーセル
ＤＣとが逆相で特性が変動する場合があった。

【００１３】図６に、半導体基板１の表面部分に形成さ
れたメモリセルＭＣの平面上の構成を示す。半導体基板
１の表面部分に不純物拡散層ＤＬ１〜ＤＬ５が形成され
ており、図示されていない絶縁膜を介して、多結晶シリ
コン膜から成るリードワード線ＭＲＷ及びライトワード
線ＷＷと容量ＭＣＡが形成され、さらに図示されていな
い絶縁膜を介して、アルミニウムから成る配線層ＡＬが
形成されている。

【００１４】拡散層ＤＬ１、拡散層ＤＬ２とリードワー
ド線ＭＲＷとの交差部においてトランジスタＭＴ１が存
在し、拡散層ＤＬ２と、接地された拡散層ＤＬ３と、多
結晶シリコン膜ＭＣＡとの交差部においてトランジスタ
ＭＴ２が存在する。さらに、拡散層ＤＬ４及びＤＬ５
と、ライトワード線ＷＷとの交差部においてトランジス
タＭＴ３が存在する。容量ＭＣＡは、絶縁膜を介して半
導体基板１の上部に形成されており、容量ＭＣＡを構成
する。また、トランジスタＭＴ３の一端が接続された拡
散層ＤＬ４と容量ＭＣＡとは、アルミニウム配線ＡＬと
で接続されている。

【００１５】ここで、トランジスタＭＴ２の特性は、拡
散層ＤＬ２及びＤＬ３と、ゲート電極に相当する容量Ｍ
ＣＡのフリンジ部分Ｆとの間の相対的な図中左右方向の
ずれが大きく影響する。よって、この容量ＭＣＡを形成
するときのフォトマスクの合わせずれによりトランジス
タＭＴ２の特性が変動し、特にオフ時のソース、ドレイ
ン間のリーク電流の大きさが異なってくる。

【００１６】一方ダミーセルＤＣでは、図４に示された
ように、メモリセルＭＣ側のトランジスタＭＴ１に対応
するトランジスタＤＴ１は、トランジスタＭＴ１とは逆
のライトビット線ＷＢに接続されている。このような回
路の性質上、従来はダミーセルＤＣ側のトランジスタＤ
Ｔ１は、メモリセル側のトランジスタＭＴ１とはパター
ンの向きが１８０度反対になっていた。よって、メモリ
セルＭＣのトランジスタＭＴ１のゲート電極に相当する
容量ＭＣのフリンジ部分Ｆと、ダミーセルＤＣのトラン
ジスタＤＴ１のゲート電極に相当する多結晶シリコン膜
のフリンジ部分とが、マスク合わせずれ等により左右の
いずれかにずれると、一方のトランジスタのフリンジ部
分が伸びて他方のトランジスタのフリンジ部分が後退す
ることになる。

【００１７】このようなプロセス変動は、メモリセルＭ
ＣのトランジスタＭＴ１の特性と、ダミーセルＤＣのト
ランジスタＤＴ１の特性との平衡を壊すことになる。例
えば、メモリセルＭＣがハイレベルのデータを保持して
いる場合は、トランジスタＭＴ１の駆動能力はダミーセ
ルＤＣのトランジスタＤＴ１よりも本来駆動能力は高
い。しかし、上述したようなプロセス変動により、トラ
ンジスタＭＴ１のリーク電流が小さく、トランジスタＤ
Ｔ１のリーク電流が大きいような場合には、ダミーセル
側のトランジスタＤＴ１の駆動能力に大きいリーク電流
が加算されるので、結果的にトランジスタＭＴ１の駆動
能力が下回り、ロウレベルが読み出されることが起こり
得る。

【００１８】近年は、より高集積化の要求が高まってお
り、多結晶シリコン膜ＭＣＡのフリンジ部分はデザイン
ルールの限界まで短く形成されるので、このようなフリ
ンジ部分の長さの変化は特性により大きな影響を与え、
誤動作を生じさせる場合があった。

【００１９】本発明は上記事情に鑑み、プロセス変動に
より読み出し時に誤動作が生じるのを防止することが可
能な半導体記憶装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１及び第２のビット線から成るビット線対に少な
くとも１つのダミーセルと少なくとも１つのメモリセル
とが設けられ、前記ダミーセルは、一方の端子が前記第
１のデータ線に接続され、ゲートがダミーセル用ワード
線に接続された第１のダミーセルトランジスタと、一方
の端子が前記第１のダミーセルトランジスタの他方の端
子に接続され、ゲートに基準電位を入力され、他方の端
子が接地された第２のダミーセルトランジスタと、一方
の端子が前記第２のダミーセルトランジスタのゲートに
接続され、他方の端子が接地された容量とを有し、前記
メモリセルは、一方の端子が前記第２のデータ線に接続
され、ゲートが第１のメモリセル用ワード線に接続され
た第１のメモリセルトランジスタと、一方の端子が前記
第１のメモリセルトランジスタの他方の端子に接続さ
れ、他方の端子が接地された第２のメモリセルトランジ
スタと、一方の端子が前記第２のメモリセルのゲートに
接続され、他方の端子が接地された容量と、一方の端子
が前記第１のデータ線に接続され、ゲートが第２のメモ
リセル用ワード線に接続され、他方の端子が前記第２の
メモリセルトランジスタのゲートに接続された第３のメ
モリセルトランジスタとを有し、前記第１のデータ線と
前記第２のデータ線とが、前記メモリセルが設けられた
された領域と前記ダミーセルが設けられた領域との間に
おいて交差していることにより、前記第１のダミーセル
トランジスタの回路パターンと前記第１のメモリセルト
ランジスタの回路パターンとの向きが同一であることを
特徴とする。

【００２１】このように、回路パターンの向きが同一で
あるため、プロセス変動等により回路パターンが変化し
た場合にも同相で変化するため、誤動作に対するマージ
ンが向上する。

【００２２】ここで、前記メモリセルは、同一のビット
線対に少なくとも２つ設けられており、それぞれのメモ
リセルにおける前記第１のメモリセルトランジスタは全
て回路パターンの向きが同一であってもよい。

【００２３】あるいは、前記ダミーセルは同一のビット
線対に少なくとも２つ設けられ、奇数行のダミーセルに
おける前記第１のダミーセルトランジスタと偶数行のダ
ミーセルにおける前記第１のダミーセルトランジスタと
は、回路パターンの向きが１８０度変化しており、前記
メモリセルは同一のビット線対に少なくとも２つ設けら
れ、奇数行のメモリセルにおける前記第１のメモリセル
トランジスタと偶数行のメモリセルにおける前記第１の
メモリセルトランジスタとは、回路パターンの向きが１
８０度変化しており、前記ダミーセルのうち第ｊ行のも
のの前記第１のダミーセルトランジスタと、前記メモリ
セルのうち第ｊ行のものの前記第１のメモリセルトラン
ジスタとは、回路パターンの向きが同一であってもよ
い。

【００２４】さらに本発明の半導体記憶装置は、メモリ
セルとダミーセルとがそれぞれ２つ以上設けられている
場合、前記第１のデータ線と前記第２のデータ線とが、
前記メモリセルが設けられたされた領域と前記ダミーセ
ルが設けられた領域との間において交差していることに
より、前記メモリセルにおける前記第１のメモリセルト
ランジスタの回路パターンは、このメモリセルのデータ
を読み出すときに比較すべき前記ダミーセルにおける前
記第１のダミーセルトランジスタの回路パターンと向き
が同一であることを特徴としている。

【００２５】

【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。図１に、本実施の形態に
よる半導体記憶装置の回路構成及び配線状態を示す。回
路構成上は、図４を用いて説明した従来の半導体記憶装
置と電気的に等価であり、ライトビット線ＷＢとリード
ビット線ＲＢとに少なくとも１つのダミーセルＤＣと少
なくともーつのメモリセルＭＣとが設けられている。ダ
ミーセルＤＣは、トランジスタＤＴ１及びＤＴ２と容量
ＤＣＡを有し、メモリセルＭＣはトランジスタＭＴ１〜
ＭＴ３と容量ＭＣＡを有している。図４に示された要素
と同一の要素には、同一の番号を付して説明を省略す
る。

【００２６】本実施の形態による装置と図４に示された
従来の装置との相違は、ライトビット線ＷＢとリードビ
ット線ＲＢとが、ダミーセルＤＣの形成領域とメモリセ
ルＭＣの形成領域との間で交差している点にある。これ
により、ダミーセルＤＣにおけるライトビット線ＷＢに
接続されたトランジスタＤＴ１と、メモリセルＭＣにお
けるリードビット線ＲＢに接続されたトランジスタＭＴ
１とを、回路パターン上同一の向きにすることができ
る。

【００２７】上述したように、マスク合わせずれ等のプ
ロセス変動により、トランジスタＤＴ１のゲート電極に
相当する多結晶シリコン膜のフリンジ部分と、トランジ
スタＭＴ１のゲート電極に相当する多結晶シリコン膜の
フリンジ部分の長さが変化する。しかし、本実施の形態
ではトランジスタＤＴ１とトランジスタＭＴ１のパター
ンの向きが同一であるため、フリンジ部分の長さは同様
に変化する。従って、プロセス変動が生じた場合、ダミ
ーセルＤＣ側のトランジスタＤＴ１の特性とメモリセル
ＭＣ側のトランジスタＭＴ１の特性とが同相で変化する
ので、読み出し時におけるマージンが向上し、誤動作の
発生が防止される。

【００２８】ここで、図１にはライトビット線ＷＢ及び
リードビット線ＲＢから成るビット線対に対し、ーつの
ダミーセルＤＣと一つのメモリセルＭＣとが設けられて
いる場合が示されている。しかし、通常の半導体記憶装
置では、ビット線対には一つのダミーセルＤＣと複数の
メモリセルＭＣが設けられ、あるいはビット線対に複数
のダミーセルＤＣと複数のメモリセルＭＣとが設けられ
ている。この場合の複数のメモリセルＭＣの回路パター
ンについて以下に述べる。

【００２９】図２に示された実施の形態では、ビット線
対に１つのダミーセルＤＣと複数のメモリセルＭＣ１〜
ＭＣ４とが配置され、メモリセルＭＣ１〜ＭＣ４の回路
パターンが全て同一の向きに配置されている。この実施
の形態においても、図１に示された実施の形態と同様に
ライトビット線ＷＢとリードビット線ＲＢとがダミーセ
ルＤＣの形成領域とメモリセルＭＣ１〜ＭＣ４の形成領
域との間で交差しているため、ダミーセルＤＣとメモリ
セルＭＣ１〜ＭＣ４の回路パターンが全て同一の向きに
配置されている。これにより、プロセス変動に対してダ
ミーセルＤＣの特性とメモリセルＭＣ１〜ＭＣ４の特性
とが同相で変化し、読み出し動作のマージンが向上す
る。

【００３０】図３に示された実施の形態は、フォールデ
ット型の装置に本発明を適用したものに相当する。この
ようなフォールデット型装置は、奇数行と偶数行とでパ
ターンの向きを入れ替えて、二つのビット線ＷＢ及びＲ
Ｂに存在する負荷容量の大きさを等しくすることで、電
気的条件を等価にし誤動作に対するマージンをより拡大
することができる。

【００３１】この装置では、ビット線対に二つのダミー
セルＤＣ１及びＤＣ２と複数のメモリセルＭＣ１〜ＭＣ
４とが設けられている。そして、奇数行のダミーセルＤ
Ｃ１と偶数行のダミーセルＤＣ２とで回路パターンが１
８０度入れ替わり、さらに奇数行のメモリセルＭＣ１、
ＭＣ３と偶数行のメモリセルＭＣ２、ＭＣ４とで回路パ
ターンの向きが１８０度入れ替わっている。

【００３２】本実施の形態においても、図１に示された
装置と同様に、ダミーセルＤＣ１及びＤＣ２とメモリセ
ルＭＣ１〜ＭＣ４との間でライトビット線ＷＢとリード
ビット線ＲＢとが交差している。そして、奇数行のダミ
ーセルＤＣ１と奇数行のメモリセルＭＣ１及びＭＣ３と
は回路パターンの向きが同一であり、偶数行のダミーセ
ルＤＣ２と偶数行のメモリセルＭＣ２及びＭＣ４とは回
路パターンが同一の向きである。奇数行のメモリセルＭ
Ｃ１又はＭＣ３のデータを読み出すときは、奇数行のダ
ミーセルＤＣ１のデータを読み出して比較するが、両者
の回路パターンの向きが同一になる。同様に、偶数行の
メモリセルＭＣ２又はＭＣ４のデータを読み出すとき
は、偶数行のダミーセルＤＣ２のデータを読み出して比
較するが、この場合も両者の回路パターンの向きが同一
になる。

【００３３】よって、プロセス変動が生じた場合の特性
変動がダミーセル側とメモリリセット側とで同相にな
り、読み出し時のマージンが向上する。

【００３４】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、図１に示
された装置では、メモリセルＭＣ及びダミーセルＤＣの
それぞれの容量ＭＣＡ及びＤＣＡを、ＭＯＳ型トランジ
スタを用いて形成している。しかし、これに限らず例え
ば半導体基板の表面に拡散層を形成して容量を形成して
もよい。また、トランジスタや配線層、容量を形成する
ときに用いる材料にも限定されない。

【００３５】さらに、メモリセルＭＣの数とダミーセル
ＤＣの数は図１、図２又は図３に示された装置に限ら
ず、それぞれ少なくとも一つ以上あれば本発明を適用す
ることができる。図３に示された実施の形態では、ダミ
ーセルが奇数行と偶数行とに一つずつ設けられ、メモリ
セルが奇数行と偶数行とに二つずつ設けられ、奇数行の
ダミーセルと奇数行のメモリセルの回路パターンが同一
であり、偶数行のダミーセルと偶数行のメモリセルの回
路パターンが同一である。しかしこれに限らず、ｊ行の
ダミーセルとｊ行のメモリセルとの回路パターンが同
一、あるいは、読み出し時にデータを比較すべきダミー
セルとメモリセルとの間で、回路パターンが同一であれ
ばよい。

【００３６】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第１、第２のビット線に接続されたダミーセ
ルとメモリセルとの間で、第１、第２のビット線が交差
していることにより、ダミーセルにおいて第１のビット
線に接続された第１のトランジスタとメモリセルにおい
て第２のビット線に接続された第２のトランジスタとの
回路パターンが同一の向きになるので、プロセス変動等
により特性が変化した場合にも同相で変化し相殺される
ので、誤動作に対するマージンが向上する。

【図面の簡単な説明】

【図１】本発明のー実施の形態による半導体記憶装置の
構成を示した回路図。

【図２】同半導体記憶装置において、ダミーセルがーつ
設けられメモリセルが複数設けられた場合の回路パター
ンの向きを示した説明図。

【図３】同半導体記憶装置において、ダミーセル及びメ
モリセルがそれぞれ複数設けられた場合の回路パターン
の向きを示した説明図。

【図４】従来の半導体記憶装置の構成を示した回路図。

【図５】同半導体記憶装置の読み出し時におけるダミー
セル側のビット線とメモリセル側のビット線の電位変化
を示した説明図。

【図６】同半導体記憶装置におけるメモリセルの回路パ
ターンを示した平面図。

【符号の説明】

ＷＢ ライトビット線 ＲＢ リードビット線 ＤＣ ダミーセル ＤＲＷ ダミーリードワード線 ＤＴ１〜ＤＴ３ ダミーセルトランジスタ ＤＣＡ ダミーセル容量 ＭＴ１〜ＭＴ３ メモリセルトランジスタ ＭＣＡ メモリセル容量 ＭＣ メモリセル ＭＲＷ メモリリードワード線 ＷＷ ライトワード線 Ｓ／Ａ センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 川 恭 輔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 木 村 昌 浩 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 小 林 俊 宏 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１及び第２のビット線から成るビット線
   対に少なくとも１つのダミーセルと少なくとも１つのメ
   モリセルとが設けられた半導体記憶装置において、 前記ダミーセルは、一方の端子が前記第１のデータ線に
   接続され、ゲートがダミーセル用ワード線に接続された
   第１のダミーセルトランジスタと、一方の端子が前記第
   １のダミーセルトランジスタの他方の端子に接続され、
   ゲートに基準電位を入力され、他方の端子が接地された
   第２のダミーセルトランジスタと、一方の端子が前記第
   ２のダミーセルトランジスタのゲートに接続され、他方
   の端子が接地された容量とを有し、 前記メモリセルは、一方の端子が前記第２のデータ線に
   接続され、ゲートが第１のメモリセル用ワード線に接続
   された第１のメモリセルトランジスタと、一方の端子が
   前記第１のメモリセルトランジスタの他方の端子に接続
   され、他方の端子が接地された第２のメモリセルトラン
   ジスタと、一方の端子が前記第２のメモリセルのゲート
   に接続され、他方の端子が接地された容量と、一方の端
   子が前記第１のデータ線に接続され、ゲートが第２のメ
   モリセル用ワード線に接続され、他方の端子が前記第２
   のメモリセルトランジスタのゲートに接続された第３の
   メモリセルトランジスタとを有し、 前記第１のデータ線と前記第２のデータ線とが、前記メ
   モリセルが設けられたされた領域と前記ダミーセルが設
   けられた領域との間において交差していることにより、
   前記第１のダミーセルトランジスタの回路パターンと前
   記第１のメモリセルトランジスタの回路パターンとの向
   きが同一であることを特徴とする半導体記憶装置。
2. 【請求項２】前記メモリセルは、同一のビット線対に少
   なくとも２つ設けられており、それぞれのメモリセルに
   おける前記第１のメモリセルトランジスタは全て回路パ
   ターンの向きが同一であることを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】前記ダミーセルは同一のビット線対に少な
   くとも２つ設けられ、奇数行のダミーセルにおける前記
   第１のダミーセルトランジスタと偶数行のダミーセルに
   おける前記第１のダミーセルトランジスタとは、回路パ
   ターンの向きが１８０度変化しており、 前記メモリセルは同一のビット線対に少なくとも２つ設
   けられ、奇数行のメモリセルにおける前記第１のメモリ
   セルトランジスタと偶数行のメモリセルにおける前記第
   １のメモリセルトランジスタとは、回路パターンの向き
   が１８０度変化しており、 前記ダミーセルのうち第ｊ（ｊは１以上の整数）行のも
   のの前記第１のダミーセルトランジスタと、前記メモリ
   セルのうち第ｊ行のものの前記第１のメモリセルトラン
   ジスタとは、回路パターンの向きが同一であることを特
   徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】第１及び第２のビット線から成るビット線
   対に少なくとも２つのダミーセルと少なくとも２つのメ
   モリセルとが設けられた半導体記憶装置において、 前記ダミーセルは、一方の端子が前記第１のデータ線に
   接続され、ゲートがダミーセル用ワード線に接続された
   第１のダミーセルトランジスタと、一方の端子が前記第
   １のダミーセルトランジスタの他方の端子に接続され、
   ゲートに基準電位を入力され、他方の端子が接地された
   第２のダミーセルトランジスタと、一方の端子が前記第
   ２のダミーセルトランジスタのゲートに接続され、他方
   の端子が接地された容量とを有し、 前記メモリセルは、一方の端子が前記第２のデータ線に
   接続され、ゲートが第１のメモリセル用ワード線に接続
   された第１のメモリセルトランジスタと、一方の端子が
   前記第１のメモリセルトランジスタの他方の端子に接続
   され、他方の端子が接地された第２のメモリセルトラン
   ジスタと、一方の端子が前記第２のメモリセルのゲート
   に接続され、他方の端子が接地された容量と、一方の端
   子が前記第１のデータ線に接続され、ゲートが第２のメ
   モリセル用ワード線に接続され、他方の端子が前記第２
   のメモリセルトランジスタのゲートに接続された第３の
   メモリセルトランジスタとを有し、 前記第１のデータ線と前記第２のデータ線とが、前記メ
   モリセルが設けられたされた領域と前記ダミーセルが設
   けられた領域との間において交差していることにより、
   前記メモリセルにおける前記第１のメモリセルトランジ
   スタの回路パターンは、このメモリセルのデータを読み
   出すときに比較すべき前記ダミーセルにおける前記第１
   のダミーセルトランジスタの回路パターンと向きが同一
   であることを特徴とする半導体記憶装置。