JP2006190363A - ゲート制御ダイオードを使用するメモリ・セルおよびこれの使用方法、半導体構造 - Google Patents

Abstract

【課題】改良型３Ｔ１Ｄメモリ・セルを提供する。
【解決手段】メモリ・セルは、（１）第１の端子がビットラインに結合され、制御端子が第１の制御線に結合されている書込みスイッチ１３２５と、（２）２端子半導体デバイスの第１の端子が書込みスイッチの第２の端子に結合され、第２の端子が少なくとも１つの第２の制御線に結合され、第２の端子に対する第１の端子の電圧が閾値電圧を超えるときのキャパシタンスが閾値電圧を超えないときのキャパシタンスよりも大きくなる２端子半導体デバイス１３３０と、（３）制御端子が第２の制御線に結合され、第１の端子がビットラインに結合されている読出し選択スイッチ１３４０と、（４）制御端子がゲート制御ダイオードの第１の端子と書込みスイッチの第２の端子とに結合され、第１の端子が読出し選択ゲートの第２の端子に結合され、さらに、第２の端子が接地されている読出しスイッチ１３４５と、を備える。
【選択図】図２４

Description

本発明は、半導体構造に関し、より詳細には、半導体メモリに関する。

過去数１０年の間、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、より高密度により低速度になり続け、スタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）はより高速度により低密度になり続けている。この２つのメモリの種類は、密度および速度に関するそれ自体の技術開発曲線に沿って、別々に開発されてきた。最近、ＤＲＡＭおよびＳＲＡＭの埋込みメモリが現れ始めた。埋込みメモリは、プロセッサと同じ「チップ」上にあるメモリである。現在、ＤＲＡＭおよびＳＲＡＭの各々は、また、その特有のスケーリングの道に沿ってそれ自体の技術的な問題、すなわち、待機状態および活動状態の大きな漏れ電流（サブスレッショルドとトンネルの両方）、閾値電圧変動および不整合による問題に直面している。埋込みメモリによって、速度、面積、電力、保持時間、ソフト・エラー率および、閾値電圧および漏れ電流のような技術パラメータの間のより適切な最適化と調整に適した新しいメモリ・セルの可能性および需要が開かれる。チップの埋込みメモリは、一般に、チップおよび用途の要求に基づいて、特定のプロセッサまたは用途特定集積回路（ＡＳＩＣ）に配置される。

特に、ＤＲＡＭがより小さくかつ実質的により速く作られるならば、ＤＲＡＭは、埋込みメモリおよびそのセルに好都合であり、電圧が減少し続けるとき、より小さな電圧に適している。
米国特許出願番号第１０／７５１,７１３号

したがって、改良されたメモリ・セルおよびこのセルを使用するメモリを実現する必要がある。

本発明の例示の態様は、改良されたメモリ・セル、メモリ・アレイ、およびこれらを使用する方法を提供する。

本発明の例示の態様では、メモリ・セルが開示される。本メモリ・セルは、本メモリ・セルに選択的にアクセスするための第１の制御線、少なくとも１つの第２の制御線および少なくとも１つのビットラインに結合されるように構成されている。本メモリ・セルは、制御端子ならびに第１および第２の端子を有する書込みスイッチ備え、この書込みスイッチの第１の端子は前記の少なくとも１つのビットラインに結合され、書込みスイッチの制御端子は第１の制御線に結合されている。本メモリ・セルは、また、第１および第２の入力端子を有する２端子半導体デバイスを有し、この２端子半導体デバイスの第１の入力端子は書込みスイッチの第２の端子に結合され、そして２端子半導体デバイスの第２の入力端子は前記の少なくとも１つの第２の制御線に結合されている。２端子半導体デバイスは、メモリ・セルにおいて電荷蓄積デバイスとして使用される。２端子半導体デバイスは、第２の入力端子に対する第１の入力端子の電圧が閾値電圧を超えるときのキャパシタンスが前記閾値電圧を超えないときのキャパシタンスよりも大きくなるように構成されている２端子半導体デバイスとを有するように構成されている。

本メモリ・セルは、その上、制御端子ならびに第１および第２の端子を有する読出し選択スイッチを備え、この読出し選択スイッチの制御端子は、前記の少なくとも１つの第２の制御線に結合され、読出し選択スイッチの第１の端子は、前記の少なくとも１つのビットラインに結合されている。本メモリ・セルは、また、制御端子ならびに第１および第２の端子を有する読出しスイッチを有し、この読出しスイッチの制御端子は、２端子半導体デバイスの第１の入力端子と書込みスイッチの第２の端子とに結合され、読出しスイッチの第１の端子は、読出し選択ゲートの第２の端子に結合され、そして、読出しスイッチの第２の端子は接地に結合されている。

２端子半導体デバイスは、ゲート制御ダイオードであってもよい。このゲート制御ダイオードは、ソースおよびゲートで構成された半導体デバイスであり、ゲート・ソース間電圧（Ｖｇｓ）が閾値電圧を超えるとき反転層に電荷が蓄積され、そうでなければ実質的に少ない電荷が蓄積されるかまたは全く電荷が蓄積されない。具体的には、ゲート・ソース間電圧（Ｖｇｓ）が閾値を超えるとき、２端子デバイスはキャパシタンスを有し、ゲート・ソース間電圧（Ｖｇｓ）が閾値電圧より低いとき、キャパシタンスは実質的により小さいか、または桁のオーダでより小さい。スイッチは、一般に、電界効果トランジスタ（ＦＥＴ）として実現され、ゲート制御ダイオードは、一般に、「部分」ＦＥＴとして実現され、そして、メモリ・セルのＦＥＴはｎ型またはｐ型ＦＥＴであることができる。さらに、２端子半導体デバイスは、ｎ型またはｐ型半導体デバイスとして実現することができる。

本発明の他の例示の態様では、本メモリ・セルを使用するアレイが開示される。そのようなアレイは、１本より多いビットラインおよびいくつかの制御線を有することができる。例えば、単一ポートまたはデュアル・ポートのメモリ・セルを使用することができる。望ましい場合には、もっと多数のポートも使用することができる。制御線は、いくつかの方法で実現することができる。例示として、前記の少なくとも１つの第２の制御線は、読出し選択スイッチと２端子半導体デバイスの第２の端子の両方に結合された単一制御線であってもよい。単一の第２の制御線を有することで、例えば、読出し、書込み、および読出し電圧増大が可能になる（例えば、２端子半導体デバイスの第２の端子の電圧を変えることで、メモリ・セルにより高い電圧がつくられる）。他の例として、第２の制御線は、２端子デバイスの第２の端子に結合された書込み制御線と、読出し選択スイッチの制御端子に結合された読出し選択制御線の２本の制御線に分割することができる。この構成で、読出し、読出し電圧増大、書込み、および書込み電圧増大が可能になる（例えば、増大された電圧がメモリ・セルに蓄えられるようになる）。その上、この構成によって、読出し選択スイッチ（例えば、ＦＥＴのような）の漏れ電流が最小限になるように、読出し選択スイッチに電圧を加えることができるようになる。

本発明の他の例示の態様では、メモリ・セルにアクセスする方法が開示される。２端子半導体デバイスの第２の端子の電圧を変えることで、セルが読み出される。一般に、２端子半導体デバイスの第２の端子の電圧は、小さな電圧（例えば、接地）から大きな電圧（例えば、「ＶＢ」）に上げられる。しかし、この変化は、ｎ型デバイスが使用されるかそれともｐ型デバイスが使用されるかに依存する。セルが高い電圧（例えば、データ１の値）にある場合、２端子半導体デバイスは大きなキャパシタンスを有し、大量の電荷が蓄積され、そして、第１の端子の電圧は、（例えば、データ１が記憶されたセル電圧より上に）おおよそ２端子半導体デバイスの第２の端子の電圧だけ持ち上げられる。セルが低い電圧（例えば、データ０の値）にある場合、２端子半導体デバイスは、小さなキャパシタンスまたは実在しないキャパシタンスを有し、非常に少ない電荷が蓄積されるかまたは全く電荷が蓄積されず、そして、第１の端子の電圧は、（例えば、データ０が記憶されたセル電圧より上に）非常に僅かだけ持ち上げられる。メモリ・セルを読出しながら、２端子ゲート制御デバイスの第２の端子の電圧を変えることは、読出し電圧増大と呼ばれる。

値をメモリ・セルに書き込みながら、２端子半導体デバイスの第２の端子の電圧を上げることで、書込み電圧増大を行うこともできる。書込み電圧増大によって、データ１の場合、所定の書込み電圧よりも遥かに大きな電圧が可能になり、したがって、データ１の値がセルに記憶されるとき、より長い記憶時間が得られる。

本発明の他の例示の態様では、半導体は半導体メモリ・デバイスを有し、この半導体メモリ・デバイスは、半導体メモリ・デバイスに選択的にアクセスするための第１の制御線、少なくとも１つの第２の制御線および少なくとも１つのビットラインに結合されるように構成されている。半導体メモリ・デバイスは、ゲートとウェルの間に形成された絶縁物、ゲート、およびゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える書込みトランジスタを備え、書込みトランジスタの第１のソース／ドレイン拡散領域は前記の少なくとも１つのビットラインに結合され、書込みトランジスタのゲートは第１の制御線に結合されている。半導体メモリ・デバイスは、さらに、ゲートとウェルの間に形成された絶縁物、ゲート、および絶縁物の一部に少なくとも接するソース拡散領域を少なくとも備える２端子半導体デバイスを備え、この２端子半導体デバイスのゲートは書込みスイッチの第２のソース／ドレイン拡散領域に結合され、さらに２端子半導体デバイスのソース拡散領域は前記の少なくとも１つの第２の制御線に結合されている。半導体メモリ・デバイスは、また、ゲートとウェルの間に形成された絶縁物、ゲート、およびゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える読出し選択トランジスタを備え、この読出し選択スイッチのゲートは前記の少なくとも１つの第２の制御線に結合され、読出し選択トランジスタの第１のソース／ドレイン拡散領域は前記の少なくとも１つのビットラインに結合されている。半導体メモリ・デバイスは、さらに、ゲートとウェルの間に形成された絶縁物、ゲート、およびゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える読出しトランジスタを備え、読出しトランジスタのゲートは、２端子半導体デバイスの第１の端子と書込みトランジスタの第２のソース／ドレイン拡散領域とに結合され、読出しトランジスタの第１のソース／ドレイン拡散領域は読出し選択ゲートの第２のソース／ドレイン拡散領域に結合され、そして、読出しトランジスタの第２のソース／ドレイン拡散領域は接地に結合されている。

本発明のさらなる特徴および有利点だけでなく、本発明のより完全な理解は、以下の詳細な説明および図面を参照して得られるであろう。

この開示は、ゲート制御ダイオードに基づいた高速非破壊読出しメモリ・セル、および通常の論理に基づいたバルク・シリコンおよびシリコン・オン・インシュレータ（ＳＯＩ）で容易に実現することができる関連したアレイおよびシリコン構造を説明する。メモリ・セルの目標性能は、スタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）の速度と同等であるかまたはそれよりも優れてさえいることが可能で、同じ技術世代のＳＲＡＭの面積の５０％から７０％の面積しか占めないことである。メモリ・セル自体が高利得特性であるために、メモリは、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびＳＲＡＭで必要とされる電源電圧よりも遥かに小さな非常に低い電源電圧で動作することができる。本明細書で重要な重点は、十分な保持時間および低ソフト・エラーを意図したメモリ・セルおよびアーキテクチャの高速度態様にある。

参照を容易にするために、以下の開示は、次の項に分ける。すなわち、序文およびゲート制御ダイオード構造、ゲート制御ダイオード回路、３Ｔ１Ｄメモリ・セル、電圧増大および電圧利得、保持時間、漏れおよびキャパシタンス比、書込みゲートの保持時間およびサブスレッショルド漏れ制御、読出し動作および電圧増大の方法、書込み動作および電圧増大の方法、３Ｔ１Ｄメモリ・セル構造、および３Ｔ１Ｄゲート制御ダイオード・メモリ・アレイに分ける。

序文およびゲート制御ダイオード構造
本明細書で使用されるような「ゲート制御ダイオード」という用語は、一般にソースとゲートで構成された半導体デバイスを意味し、このデバイスでは、ゲート・ソース間電圧（Ｖｇｓ）が閾値電圧を超えるとき電荷が反転層に蓄積され、そうでなければ実質的に少ない電荷が蓄積されるかまたは全く電荷は蓄積されない。ゲート制御ダイオードは、２端子半導体デバイスの例である。２端子半導体デバイスが、第２の端子に対する第１の端子の電圧が予め決められた電圧よりも大きいときある（一般に大きな）キャパシタンスを有し、第２の端子に対する第１の端子の電圧がその予め決められた電圧よりも小さいときより小さなキャパシタンス（一般に、遥かに小さなキャパシタンス）を有するという特性を有するどんな２端子半導体デバイスでも使用することができる。この予め決められた電圧は、本明細書で閾値電圧と呼ばれ、キャパシタンスの増加は、通常、この閾値電圧より小さな量の電圧上であることを必要とするだけである。したがって、２端子半導体デバイスのキャパシタンスは非直線的である。例えば、ｎ型電界効果トランジスタ（ＦＥＴ）技術を使用してつくられたゲート制御ダイオードでは、閾値電圧を超える高い電圧によって、大量の電荷が反転層に蓄積されるようになり、そして、閾値電圧よりも低い電圧によって、数桁小さな実質的に少量の電荷が蓄積されるようになるかまたは全く電荷は蓄積されなくなる。将来の技術では、以下で説明するように、ゲート制御ダイオードに基づいたメモリ・セルおよび回路を実現するとき、バルク・シリコンおよびシリコン・オン・インシュレータ（ＳＯＩ）の範囲を越えて、このゲート・ソース間特性を使用することができる。

以下の図に示すように、従来の電界効果トランジスタ（ＦＥＴ）の背景では、ゲート制御ダイオードは、（例えば）図２、８、１１および１３に示すように、３端子ＦＥＴデバイス（ｎ型かｐ型かのどちらか）のソースとゲートで形成することができ、ドレインは浮遊になっている（例えば、接続されてないか、存在していない）。この例示の形では、ゲート制御ダイオードは、「部分」ＦＥＴまたは「半」ＦＥＴの形で実現される。（例えば）図４、１０、１２および１４に示すように、ときには、そのようなＦＥＴのソースおよびドレインが同じ電位で互いに接続されることがあり、並列に接続された２個のゲート制御ダイオードとみなすことができる。この開示では、これらの２つの異なるゲート制御ダイオードは、互換的に使用される。そして、明示的に特定しなければ、ゲート制御ダイオードは、まさに第１の基本形、すなわち半導体デバイスのソースとゲートだけとみなされる。

図１は、第１のｎ型ゲート制御ダイオードに使用される例示の記号を示す。記号１９０は、図１〜図２に示される第１のｎ型ゲート制御ダイオードの例示の記号である。図２は、半導体で形成された第１のｎ型ゲート制御ダイオード１００の側面図の例を示す。第１のｎ型ゲート制御ダイオード１００は、ゲート１１５（例えば、Ｎ+ドープされたポリシリコン）とｐウェル１３０の間に形成されたゲート絶縁物１２０、ソース拡散領域１１０、２個の浅いトレンチ分離（ＳＴＩ）領域１０５および１２５、随意のｎ分離帯域１４０、およびｐ基板１３５を備える。以下で説明するように、ｐウェル１３０のドーパント濃度によって、ゲート制御ダイオード１００の閾値電圧が実質的に制御される。

図３は、第２のｎ型ゲート制御ダイオードに使用される例示の記号を示す。記号１９０は、図３〜図４に示される第２のｎ型ゲート制御ダイオードの例示の記号である。図１と３の両方で、同じ記号１９０が使用される。図４は、半導体で形成された第２のｎ型ゲート制御ダイオード１００の側面図の例を示す。第２のｎ型ゲート制御ダイオード２００は、ゲート２１５（例えば、Ｎ+ドープされたポリシリコン）とｐウェル２３０の間に形成されたゲート絶縁物２２０、ソース拡散領域２１０、２個のＳＴＩ領域２０５および２２５、随意のｎ分離帯域２４０、ｐ基板２３５、「ドレイン」拡散領域２４５（例えば、第２のソース／ドレイン拡散領域）、およびソース拡散領域２１０と「ドレイン」拡散領域２４５を電気的に結合する相互接続２５０を備える。以下で説明するように、ｐウェル２３０のドーパント濃度によって、ゲート制御ダイオード１００の閾値電圧が実質的に制御される。

図５および６は、ゲート制御ダイオード１００／２００で蓄積される電荷がゲート・ソース間電圧（Ｖｇｓ）でどのように変化するかを示す。ハイ電圧（高い電圧）（例えば、データ１）に対応する電圧がゲート１１５／２１５に存在し、かつゲート・ソース間電圧（Ｖｇｓ）がゲート制御ダイオード１００／２００の閾値電圧（Ｖｔ）よりも高いとき、ゲート１１５／２１５に電荷が蓄積される（例えば、ゲート１１５／２１５の下に形成される反転層１２６／２２６によって）。ロー電圧（低い電圧）（例えば、データ０）に対応する電圧がゲート１１５／２１５に存在し、かつゲート・ソース間電圧（Ｖｇｓ）がゲート制御ダイオード１００／２００の閾値電圧（Ｖｔ）よりも低いとき、電荷はゲート１１５／２１５に全く蓄積されないか、またはほとんど蓄積されない（例えば、反転層１２６／２２６が存在しないので、ゲート１１５／２２５の下に電荷が全く蓄積されないか、またはほとんど蓄積されない）。したがって、ゲート・ソース間電圧（Ｖｇｓ）に対するゲート制御ダイオードのキャパシタンス特性は、図５に示される。キャパシタンス（例えば、蓄積された電荷を電圧で割ったもので決定されるような）は、Ｖｇｓが閾値電圧よりも低いときは無視できるほどあり、Ｖｇｓが閾値電圧を超えるときＶｇｓに大して一直線に増加し、Ｖｇｓのある特定の値より上で最大値に落ち着く。Ｖｇｓが閾値電圧を超えるとき、ある特定の量の電荷がゲート制御ダイオードに蓄積され、ゲート制御ダイオードはコンデンサとして作用する。Ｖｇｓが閾値電圧よりも低いとき、ゲート制御ダイオード１００／２００は無視できるほどのキャパシタンスである。グラフの下の面積が、蓄積された電荷の量である。メモリおよび論理回路に多くの新しくて有用な回路を生じさせるのは、このＶｇｓに対して変化するキャパシタンスである。

ゲート制御ダイオード１００／２００の閾値電圧は、ゼロＶｔ、低Ｖｔ、標準Ｖｔ、および高Ｖｔの比較的広い範囲にわたって、製造時の打ち込み（例えば、ｐウェル１３０、２３０または以下の図に示すウェルに拡散されるドーパント）の量で非常に正確に制御することができる。ドーパント濃度が増加するにつれてＶｔは高くなり、そして、ゼロＶｔまたは非常に低いＶｔのゲート制御ダイオードでは、ドーパント打ち込みがほとんど必要ないかまたは全く必要ないので、本明細書で使用されるメモリ・セルの場合にプロセス変動に対して余り敏感でないより正確な閾値電圧が結果として得られる。

図６は、また、ゲート制御ダイオードのキャパシタンスがゲート制御ダイオードのゲートのサイズでどのように変化するかを示す。Ｖｇｓが閾値電圧よりも実質的に高いとき得られるゲート制御ダイオードのキャパシタンスの最大値は、所定のゲート酸化物厚さおよび誘電率で、ゲート制御ダイオードのゲートの面積にほぼ比例する。

ゲート・ソース間電圧（Ｖｇｓ）が閾値を超えデータ１を表すとき、ゲート制御ダイオードは、反転層に十分な量の電荷を蓄積し、そして、データ０の場合ほとんど電荷を蓄積しないかまたは全く蓄積しないので、ゲート制御ダイオード・メモリ・セル（以下でより詳細に説明する）は、本質的な高利得（例えば、１よりも大きい）特性を有する。さらに、電圧増大技術を使用するとき、ゲート制御ダイオード・メモリ・セルは、ＤＲＡＭおよびＳＲＡＭで必要とされるビットライン電圧よりもはるかに小さな（例えば、同じ技術で一般に５０％）、非常に低いビットライン電圧で書き込むことができる。ゲート制御ダイオード１００／２００のようなゲート制御ダイオードは、読出しおよび書込み中に、一般にデータ１の値を書き込むか読み出すときだけに記憶セル電圧が増大される記憶セルを形成する。電圧増大は、反対のデータ、すなわちデータ０に対して効果がない。結果として、ゲート制御ダイオード・メモリ・セルは、電圧利得を実現する。この利得特性は独特のものであり、ゲート制御ダイオード・メモリ・セルを他のＳＲＡＭセル、ＤＲＡＭセル、および利得セルと差別化する１つの要素である。

本明細書では、データ１に対応する電圧は使用される技術のハイ電圧（高い電圧）であり、データ０に対応する電圧はその技術のロー電圧（低い電圧）であると仮定する。しかし、これはただ仮定に過ぎず、論理レベルは逆にされるかもしれない。

本開示では、明示的に言及しなければ、ゲート制御ダイオードはｎ型であるとする。ｐ型ゲート制御ダイオードの場合、電圧および動作はｎ型に対して相補的であり、当業者はそれに対応して容易に設計することができる。

図７は、第１のｐ型ゲート制御ダイオードに使用される例示の記号を示す。記号４９０は、図８に示される第１のｐ型ゲート制御ダイオードの例示の記号である。図７と９の両方で、同じ記号４９０が使用される。図８は、半導体で形成された第１のｐ型ゲート制御ダイオード４００の側面図の例を示す。第１のｐ型ゲート制御ダイオード４００は、ゲート４１５（例えば、Ｐ+ドープされたポリシリコン）とｎウェル４３０の間に形成されたゲート絶縁物４２０、ソース拡散領域４１０、２個のＳＴＩ領域４０５および４２５、およびｐ基板４３５を備える。ｎウェル４３０のドーパント濃度によって、ゲート制御ダイオード４００の閾値電圧が実質的に制御される。

図９は、第２のｐ型ゲート制御ダイオードに使用される例示の記号を示す。記号４９０は、図１０に示される第２のｐ型ゲート制御ダイオードの例示の記号である。図１０は、半導体で形成された第２のｐ型ゲート制御ダイオード５００の側面図の例を示す。第２のｐ型ゲート制御ダイオード５００は、ゲート５１５（例えば、Ｐ+ドープされたポリシリコン）とｎウェル５３０の間に形成されたゲート絶縁物５２０、ソース拡散領域５１０、２個のＳＴＩ領域５０５および５２５、ｐ基板５３５、「ドレイン」拡散領域５４５、およびソース拡散領域５１０と「ドレイン」拡散領域５４５を電気的に結合する相互接続５５０を備える。ｎウェル５３０のドーパント濃度によって、ゲート制御ダイオード５００の閾値電圧が実質的に制御される。

図１１は、ＳＯＩで形成された第１のｎ型ゲート制御ダイオード６００の側面図の例を示す。第１のｎ型ゲート制御ダイオード６００は、ゲート６１５（例えば、Ｎ+ドープされたポリシリコン）とｐウェル６３０の間に形成されたゲート絶縁物６２０、ソース拡散領域６１０、２個のＳＴＩ領域６０５および６２５、および絶縁物６３５を備える。ｐウェル６３０は、ウェル境界６３６の上に形成される。ｐウェル６３０のドーパント濃度によって、ゲート制御ダイオード６００の閾値電圧が実質的に制御される。

図１２は、ＳＯＩで形成された第２のｎ型ゲート制御ダイオード７００の側面図の例を示す。第２のｎ型ゲート制御ダイオード７００は、ゲート７１５（例えば、Ｎ+ドープされたポリシリコン）とｐウェル７３０の間に形成されたゲート絶縁物７２０、ソース拡散領域７１０、２個のＳＴＩ領域７０５および７２５、絶縁物７３５、「ドレイン」拡散領域７４５、およびソース拡散領域７１０と「ドレイン」拡散領域７４５を電気的に結合する相互接続７５０を備える。ｐウェル７３０はウェル境界７３６の上に形成される。ｐウェル７３０のドーパント濃度によって、ゲート制御ダイオード７００の閾値電圧が実質的に制御される。

図１３は、ＳＯＩで形成された第１のｐ型ゲート制御ダイオード８００の側面図の例を示す。第１のｐ型ゲート制御ダイオード８００は、ゲート８１５（例えば、Ｐ+ドープされたポリシリコン）とｎウェル８３０の間に形成されたゲート絶縁物８２０、ソース拡散領域８１０、２個のＳＴＩ領域８０５および８２５、および絶縁物８３５を備える。ｎウェル８３０は、ウェル境界８３６の上に形成される。ｎウェル８３０のドーパント濃度によって、ゲート制御ダイオード８００の閾値電圧が実質的に制御される。

図１４は、ＳＯＩで形成された第２のｐ型ゲート制御ダイオード９００の側面図の例を示す。第２のｐ型ゲート制御ダイオード９００は、ゲート９１５（例えば、Ｐ+ドープされたポリシリコン）とｎウェル９３０の間に形成されたゲート絶縁物９２０、ソース拡散領域９１０、２個のＳＴＩ領域９０５および９２５、絶縁物９３５、「ドレイン」拡散領域９４５、およびソース拡散領域９１０と「ドレイン」拡散領域９４５を電気的に結合する相互接続９５０を備える。ｎウェル９３０は、ウェル境界９３６の上に形成される。ｎウェル９３０のドーパント濃度によって、ゲート制御ダイオード９００の閾値電圧が実質的に制御される。

ゲート制御ダイオード回路
本開示は、ゲート制御ダイオードを使用するメモリ・セルを説明する。メモリ・セルにおけるゲート制御ダイオードの動作を理解するために、この項で、ゲート制御ダイオード回路を示し、また解析する。

ゲート制御ダイオードを使用するメモリ・セルは、ゲート・チャネルの反転層（例えば、反転層１２６／２２６）に蓄積された電荷を利用する信号増幅を有する。上述のように、ハイ電圧（例えば、データ１）に対応する小電圧信号がゲート制御ダイオードのゲートに存在し、かつゲートの電圧がゲート制御ダイオードの閾値電圧よりも高いとき、電荷がゲートに蓄積される（例えば、ゲートの下の反転層を介して）。ロー電圧（例えば、データ０）に対応する信号がゲートに存在し、かつその電圧がゲート制御ダイオードの閾値電圧よりも低いとき、電荷はゲートにほとんど蓄積されないか、または全く蓄積されない。

しばらく図１６に注意を向けると、ゲート制御ダイオード回路１１００が示される。ゲート制御ダイオード回路１１００は、信号線１１１０に結合され、さらにゲート制御ダイオード１１３０を有し、このゲート制御ダイオード１１３０のゲート入力（したがって、ゲート）が信号線１１１０に結合され、かつそれのソース入力（したがって、ソース拡散領域）が制御線１１２０に結合されている。信号線１１１０はキャパシタンスＣＬを有し、このキャパシタンスＣＬは、信号線１１１０からの集中キャパシタンス、ゲートの結合キャパシタンス、および信号線への接続回路（キャパシタンスが存在すれば）の全キャパシタンスである。容量性負荷（ＣＬ）は、ゲート制御ダイオード回路１１１０の一部であると考えられない。図１６に示すように、信号線１１１０は、ゲート制御ダイオード１１３０のゲートに接続される。ゲート制御ダイオード１１３０のソースは制御線１１２０に接続され、この制御線は、通常、ｎ型ゲート制御ダイオードの場合には接地（ＧＮＤ）であり、またはｐ型ゲート制御ダイオードの場合には電源電圧（ＶＤＤ）である。

ゲート制御ダイオードによる信号増幅中に、制御線の電圧（Ｖｓ）は一般に増大される。制御線電圧にしたがって、ゲート制御ダイオードのソース電圧（例えば、ソース拡散領域）もまた増大されて、一般に電源電圧（ＶＤＤ）の５０パーセントから１００パーセントの範囲のある特定の大きさ（ＶＢで示す）だけ、ｎ型の場合にはより高くなり、ｐ型の場合にはより低くなる。

ここで図１５に注意を向けると、コンデンサが増幅器１１１０で電荷蓄積デバイスとして使用されるときの増幅器の利得のグラフを示す。言い換えると、図１６のゲート制御ダイオード１１３０が、従来のコンデンサすなわち直線コンデンサ（すなわち、キャパシタンスが電圧に対して一定のままであるコンデンサ）で置き換えられている。第１のグラフＶｓは、制御線１１２０の電圧がどのように変化するかを示す。第２のグラフは、点１１０１がどのように変化するかを示す。図１５で理解されるように、ゲート制御ダイオード１１３０の代わりにコンデンサが使用されるとき、回路１１００の利得は約１である。信号線１１１０がハイ電圧を有する場合、出力は、ＶＢにハイ電圧（データ１）を加えたものである。信号線１１１０がロー電圧を有する場合、出力は、ＶＢにロー電圧（データ０）を加えたものである。差ｄＶｉｎは、データ１の電圧とデータ０の電圧の間に存在する差全部である。したがって、ｄＶｏｕｔをｄＶｉｎ（データ１電圧からデータ０電圧を引いたもの）で割ったものである利得は、約１である。すなわち、１の利得は、電圧利得がないことを意味する。

再び図１６を参照して、信号増幅中に、ゲート制御電圧は、全キャパシタンスＣＬに依存してソース電圧増大からある量を引いたものに近い量だけ、ｎ型の場合には引き上げられ、ｐ型の場合には引き下げられる。ここで、この全キャパシタンスＣＬは、近くのデバイスに結合するゲートの全漂遊キャパシタンス、線のキャパシタンス、および接続回路（何か存在すれば）の全キャパシタンスの和である。結果として得られる増大電圧出力（例えば、信号線１１１０の出力）の実際の大きさは、計算することができる。

ゲートの信号がデータ０である場合、ゲート（例えば、位置１１０１）に蓄積された電荷は全く無いかほとんど無いかであり、かつゲート制御ダイオード１１３０のゲートはオフ（ゲート・ソース間電圧（Ｖｇｓ）が閾値電圧より低い）であるので、データ０を検出するとき、ゲート制御ダイオードのゲートの電圧増加はほとんど無く、出力電圧ＶＬは０のままであるか、または実質的に小さな電圧である。これを図１７に示す。図１７で、ゲート制御ダイオード１１３０は、参照１１５０で示す非常に小さなキャパシタンスを有する。たとえＶｓが上昇しても、信号線１１１０の結果として得られる出力電圧は低い。言い換えると、制御線１１２０とゲート（例えば、点１１０１）の間の電圧転送は小さい。

他方で、ゲートの信号（ｎ型の場合はＧＮＤから測定された電圧、またはｐ型の場合はＶＤＤから測定された電圧）がデータ１で、ゲート制御ダイオードの閾値電圧より高い場合、ゲート制御ダイオードはオンであり、初期に実質的な量の電荷がゲート制御ダイオードの反転層に蓄積される。Ｖｓが上昇するとき、ゲート制御ダイオード１１３０はバイアスが小さくなるか、またはオフになる。そのうえ、漂遊キャパシタンス、線キャパシタンス、およびインバータまたはバッファまたはスイッチのゲートのような近くのデバイスのキャパシタンスを含んだゲートに接続された全キャパシタンス（ＣＬ）に、反転層の電荷は転送される。また、ソースおよびゲートはコンデンサとして働くことができる。全キャパシタンス（ＣＬ）が、ゲート制御ダイオード（図１８に示す）のオン・キャパシタンス（Cg_gd（オン））に比べてある特定の範囲内にあるとき、ゲート制御ダイオード１１３０のゲートに大きな電圧増加が生じる。したがって、図１８に示すように、ＶＬがＶｔよりも大きいとき参照１１６０で示すように、ゲート制御ダイオードは大きなコンデンサとみなすことができる。言い換えると、制御線１１２０とゲート（例えば、点１１０１）の間の電圧転送は大きい。

これによって、データ１の信号とデータ０の信号の間で、一般にＶＤＤの５０から１５０パーセントの大きな電圧差が、ゲート制御ダイオードのゲートに生じる。これを図１９に示す。ここで、ｄＶｏｕｔは大きな値である。信号振幅と増大電圧（ＶＢ）、すなわち負荷キャパシタンス（ＣＬ）とゲート制御ダイオード・オン・キャパシタンスの比に依存して、実現される利得は変化し、所定のゲート制御ダイオードの負荷（ＣＬ）の全範囲にわたって、この利得を計算し特徴づけることができる。一般に、ゲート制御ダイオード増幅器１１００は、信号増幅中に２〜１０の電圧利得を実現する。ゲート制御ダイオード１１３０の出力は、それ自体、完全ＣＭＯＳの電圧振幅であり、一般的な小さなインバータ・バッファまたはラッチをドライブすることができる。

次の解析は、図１６に示すようなゲート制御ダイオード増幅器の一般的な値を示す。Cg_gd（オン）およびCg_gd（オフ）は、それぞれ、ゲート制御ダイオードがオンおよびオフであるときのゲート制御ダイオードのゲート・キャパシタンスであるとする。そして、
Rc=Cg_gd（オン）/CL、および
rc=Cg_gd（オフ）/CL、とする。

一般的な動作では、負荷キャパシタンス（ＣＬ）の値は、ゲート制御ダイオードのオン・キャパシタンス（Cg_gd（オン））よりも小さいか、または同じ程度の大きさであるが、ＣＬは、ゲート制御ダイオードのオフ・キャパシタンス（Cg_gd（オフ））よりも遥かに大きい。すなわち、
Cg_gd（オン）>CL>>Cg_gd（オフ）。

例えば、
Cg_gd（オフ）:CL:Cg_gd（オン）=1:10:20、および
Rc=2、rc=0.1。

最初に、閾値電圧より高い論理１の信号を考えよう。この場合、ゲート制御ダイオードがオンである。

ＶＬ＿ハイは論理１の電圧であるとし、ＶＬ＿ローは論理０の電圧で、ｎ型ゲート制御ダイオードの場合は一般に０（または、接地）であるとする。

制御線のＶｓが大きさＶＢの電圧だけ増大するとき、ゲートの出力電圧は次のようになる。
Vout(1)=VL_ハイ+VB Rc/(1+Rc)
^〜VL_ハイ+VB、 ここで、Rc>>1
Vout(0)=VL_ロー+VB rc/(1+rc)
^〜VL_ロー、 ここで、rc<<1。

ｄＶｉｎは、Ｖｓが増大する前の０と１の間のゲート電圧の差とし、ｄＶｏｕｔは、Ｖｓが増大した後の０と１の間のゲート電圧の差とする。出力差ｄＶｏｕｔは次のようになる。
dVout=VL_ハイ+VB Rc/(1+Rc)-(VB rc/(1+rc)+VL_ロー)。

入力差ｄＶｉｎは次のようになる。
dVin=VL_ハイ-VL_ロー。

ＶＬ＿ロー＝０の場合、利得は次のようになる。
利得=dVout/dVin^〜1+(VB/VL_ハイ)Rc/(1+Rc)>1。

次の例を考えよう。
例１．この場合、ＶＢ＝０．８Ｖ、ＶＬ＿ハイ＝０．２Ｖ、ＶＬ＿ロー＝０。
そのとき、
ゲート制御ダイオードを使用すると、 利得＝５、そして
直線コンデンサを使用すると、 利得＝１。
他の例を考えよう。
例２．この場合、ＶＢ＝０．８Ｖ、ＶＬ＿ハイ＝０．１Ｖ、ＶＬ＿ロー＝０。
そのとき、
ゲート制御ダイオードを使用すると、 利得＝９、そして、
直線コンデンサを使用すると、 利得＝１。

Ｒｃが小さい場合（＜１）には、ゲート制御ダイオード信号増幅の利得は次式で与えられることを示すことができる。
利得=1+Rc-(Vt_gd/VL_ハイ) Rc^〜1+Rc、
ここで、Vt_gdはゲート制御ダイオードの閾値電圧である。

図２０は、図２１および２２で使用する例示のゲート制御ダイオード・メモリ・セルおよびその電圧を示す。図２０で、Vg_fは、ゲート制御ダイオードのゲートの最終電圧である。留意すべきことであるが、Vg_iは、ゲート制御ダイオードのゲートの初期電圧である。

図２１は、図２０のゲート制御ダイオード・メモリ・セルの完全電荷転送領域および限定電荷転送領域を示す表である。完全電荷転送は、ゲート制御ダイオードがそれの全ての電荷または全てに非常に近い電荷を負荷ＣＬに与えることを意味する。限定電荷転送は、ゲート制御ダイオードがそれの電荷の一部だけを負荷ＣＬに与えることを意味する。図２２は、異なる負荷比Ｒｃの下でのゲート制御ダイオードの電圧利得を示す。ここで、先に定義したように、Rc=Cg_gd（オン）/CLである。

信号線が、ゲート制御ダイオードのオン・キャパシタンスよりも大きな大容量負荷（ＣＬ）を有するとき、基本的なゲート制御ダイオード増幅器の利得は落ち始め、最終的には利得は１になる（すなわち、利得はなくなる）。さらに、大容量負荷は増幅器の速度を遅くする。

例えば、次の表は、ゲート制御ダイオードのオン・キャパシタンス（Cg_gd（オン））と負荷キャパシタンス（ＣＬ）の比が異なったときの利得を示す。次のように仮定する。
VB=0.8 V、
VL_ハイ=0.2 V、
VL_ロー=0、および
rc=0.1。

そして、表は次のようである。

ここで、Rc=Cg_gd（オン）/CL、dVout=VL_ハイ+VBRc/(1+Rc)、dVin=VL_ハイ、および利得=dVout/dVin。

図１６のゲート制御ダイオード回路についてのさらなる詳細は、本出願と同じ日に出願されたルーク（Ｌｕｋ）その他の「ゲート制御ダイオードを使用する増幅器（AMPLIFIFIERS USING GATED DIODE）」という名称の米国特許出願番号第ＸＸ／ＸＸＸ,ＸＸＸ号に見出すことができる。このようにして、この出願の開示は参照して組み込む。

３Ｔ１Ｄメモリ・セル
３トランジスタ（Ｔ）・１ダイオード（Ｄ）・ゲート制御ダイオード・メモリ・セル（３Ｔ１Ｄ）は、１個のゲート制御ダイオードと３個のＦＥＴで構成される。１つのＦＥＴはデータ値をメモリ・セルに書き込むために使用され、そしてその他のＦＥＴは書込みゲートおよび読出しゲートとして作用し、その各々は、２ポート動作を行うように書込みビットラインまたは読出しビットラインに接続している。２本のビットラインは、読出しと書込みに共用される単一ビットラインに組み合わせることができる。ゲート制御ダイオード・メモリ・セルおよびシリコン構造は、バルク・シリコン、ＳＯＩ、およびデュアル・ゲート・フィンＦＥＴにおいて低ビットライン電圧（例えば、０．３〜１．０Ｖ）で動作する将来世代のシリコン技術に応用することができる。

図２３は、３Ｔ１Ｄメモリ・セル１３００を示し、この場合デュアル・ポート・メモリ・セルである。３Ｔ１Ｄメモリ・セル１３００は、ゲート制御ダイオード（ｇｄ）１３３０および３個のＦＥＴ、すなわち、書込みゲート（ｗｇ）ＦＥＴ１３２５、読出しゲート（ｒｇ）ＦＥＴ１３４５、および読出し選択（ｒｓ）ＦＥＴ１３４０を備える。３Ｔ１Ｄメモリ・セル１３００は、書込みビットライン（ＢＬｗ）１３０５、読出しビットライン（ＢＬｒ）１３１０、読出しワードライン（ＷＬｒ）１３３５、および書込みワードライン１３２０に結合され、読出しビットライン１３１０はキャパシタンスＣｂｌ１３１５を有する。この例では、ゲート制御ダイオード１３３０のゲートは記憶ノードであり、データ１に対応するハイ電圧が加えられた後で電荷が反転層に蓄積される。例示では、データ０が加えられた場合、電荷は蓄積されない。ゲート制御ダイオード１３３０のソースは、書込みまたは読出し動作中に、電圧増大のために読出しワードライン（ＷＬｒ）１３３５に接続する。セル電圧を増幅する読出しおよび書込み動作におけるゲート制御ダイオードの電圧増大の方法についての詳細は、以下で詳しく説明する。電圧増大は、３Ｔ１Ｄゲート制御ダイオード・メモリ・セル１３００の信号増大および動作のために重要である。留意すべきことであるが、ＦＥＴ１３２５、１３４０および１３４５はスイッチとして動作する。書込みＦＥＴ（ｗｇ）１３２５に関して、ゲートは書込みワードライン（ＷＬｗ）１３２０に接続し、ドレインはビットライン（ＢＬｗ）１３０５に接続し、そして、ソースはゲート制御ダイオード１３３０のゲートに接続している。書込みワードライン（ＷＬｗ）１３２０がハイであるとき、セルが選択され、記憶ノード（例えば、ゲート制御ダイオード１３３０のゲート）はビットライン電圧を書き込まれる。読出しゲートＦＥＴ（ｒｇ）１３４５に関して、ゲートは、記憶されたデータ０またはデータ１を読み出すために、記憶ノードに接続する。読出し選択ＦＥＴ（ｒｓ）１３４０は、読出し動作中に読出しワードライン（ＷＬｒｓ）１３５０によって使用可能にされ、記憶ノードの電圧（例えば、Ｖｃｅｌｌ）を検出するために、読出しゲート（ｒｇ）１３４５のドレインを読出しビットライン（ＢＬｒ）１３１０に接続する。

いくつかの状況では、ＷＬｒ１３３５とＷＬｒｓ１３５０の両方は同じ制御信号であることがある。後で詳細に説明する読出し電圧増大動作モードで、ゲート制御ダイオードのソース電圧の上昇を使用して、読出し選択ＦＥＴ１３４０を使用可能にすることができる。しかし、一般に、サブスレッショルド漏れ電流を減少するために、選択されない読出し選択ＦＥＴ１３４０のゲートに負電圧を加えてもよい。これには、ＷＬｒｓ１３５０がＷＬｒ１３３５と異なっていることが必要かもしれない。配線の方向はビットライン方向のように制限されないので、ＷＬｗ１３２０、ＷＬｒｓ１３５０およびＷＬｒ１３３５のような１つより多いワードラインを設けることは実行可能である。また、別個のワードラインを使用することで、負荷を分散して重い負荷を減らすことができる。

図２３で、３Ｔ１Ｄゲート制御ダイオード・メモリ・セル１３００は、読出し用と書込み用の２つのポートを有する。読出しワードライン（ＷＬｒ）１３３５は、ゲート制御ダイオード１３３０のソースに接続する。もう１つのワードライン（ＷＬｒｓ）１３５０は読出し選択ＦＥＴ（ｒｓ）１３４０のゲートに接続して、読出し動作および読出し中の記憶セルの電圧増大を可能にする。記憶セル電圧は、蓄えられた電圧よりも遥かに高く増大させることができる。

図２３で、ＷＬｒは追加の書込みワードライン（ＷＬｗ２）であってもよく（すなわち、ＷＬｒをＷＬｗ２と名付け、ＷＬｗ２はＷＬｒｓ１３５０に接続されない）、このＷＬｗ２はゲート制御ダイオード１３３０のソースに接続される。この配列は書込み電圧増大動作を支持し、この動作では、書込み動作中に、書込みワードライン（ＷＬｗ２）を使用して、記憶ノードの電圧がビットラインのハイ電圧（ＶＢＬＨ）よりも遥かに大きく増大される。ビットライン・ハイ電圧（ＶＢＬＨ）は、データ１をメモリ・セルに書き込むための電圧に対応する。その上、この構成（以下で、図３４に関連してより詳細に説明する）では、ＷＬｒｓ１３５０は、一般に、読出し選択ＦＥＴ１３４０に対する別個の制御線として実現される。

図２４は、単一ポートを有する３Ｔ１Ｄゲート制御ダイオード・メモリ・セル１４００を示し、読出しビットラインと書込みビットラインは単一ビットライン１４１０によって共有されている。

３Ｔ１Ｄゲート制御ダイオード・メモリ・セル１３００のメモリ・セル、ワードラインおよびビットラインの例示の電圧を、１つの例示の製造技術の場合につて、図２５に示す。ビットライン電圧は、その技術の電源電圧（ＶＤＤ）よりも小さいが、読出しおよび書込み動作の電圧増大方法によって可能になるゲート制御ダイオード・メモリ・セルの固有利得によって、メモリ・セルは、読出しおよび書込み動作中にビットライン電圧よりも高い信号電圧で動作し、より優れた信号対雑音マージンを実現する。一般的なビットライン電圧は、電源電圧（ＶＤＤ）の５０％であり、従来のＤＲＡＭおよびＳＲＡＭに比べて、実質的な活動状態の電力節約をもたらす。

電圧増大および電圧利得
次に、ビットラインから書込みゲート（ｗｇ）１３２５を介して、ゲート制御ダイオード１３３０に小さな電圧で書き込むことができ、そのとき、この小さな電圧は、ゲート制御ダイオードのソースの電圧を上げることで（電圧「増大」とよばれる）、一般に２〜３倍に増幅される。信号増幅は、次のように、書込み動作中または読出し動作中のどちらでも行うことができる。
・書込み電圧増大：元のデータ１の電圧が書込みサイクル中に電圧増大で増幅される場合、読出しゲート（ｒｇ）１３４５によるその後の読出しのために、ゲート制御ダイオード１３３０のゲートのより高い増大された電圧が、書込み動作後にゲート制御ダイオード１３３０に蓄えられる。より高い増幅されたゲート電圧は、読出し動作中に、読出しゲート１３４５のより大きな信号マージンおよびより大きなゲート・オーバドライブをもたらす。データ０の場合、信号増幅または電圧増大はほとんど無く、ゲート電圧はほとんどゼロのままである。
・読出し電圧増大：書込み動作中に元のデータ１のより低い電圧がゲート制御ダイオード１３３０に蓄えられた場合、その低い電圧は読出し動作中により高く電圧増大される。これによって、結果として、元のデータ１の信号の信号増幅および電圧利得が生じ、したがって、読出し動作中に、読出しゲート１３４５のより大きな信号マージンおよびより大きなゲート・オーバドライブが起こる。データ０の場合、電圧増大による信号増幅はほとんどなく、ゲート電圧はほとんどゼロのままである。

書込みか読出しかどちらかによるゲート制御ダイオード・メモリ・セル１３００の電圧の増大によって、メモリ・セル１３００の信号対雑音マージン、および読出しゲート１３４５の閾値より低いか高いデータ０とデータ１の分離マージンが非常に大きくなる。このことは将来世代の技術にとって特に重要である。というのは、小信号が使用される場合、閾値電圧変動および不整合によってマージンが非常に小さくなるからである。より高い外部信号電圧を加えることができるが（例えば、ビットライン電圧を介して）、このためには、より大きな活動状態電力が必要になる。３Ｔ１Ｄメモリ・セル１３００は、より優れた信号対雑音マージンを得るように高いセル信号電圧をつくるために、高いビットライン電圧を必要としない。代わりに、このより高い信号電圧は、書込み動作か読出し動作かのどちらかで、ゲート制御ダイオードの電圧増大によってつくられる。

ゲート制御ダイオード・メモリ・セル１３００において、
Cg_gd（オン）およびCg_gd（オフ）は、それぞれ、ゲート制御ダイオードがオンおよびオフであるときのゲート制御ダイオードのゲート・キャパシタンスであるとし、
ＣＬは、ゲート制御ダイオード（ｇｄ）のゲートに接続された全負荷キャパシタンスであるとする。ここで、ＣＬは、一般に、読出しゲート（ｒｇ）１３４５のゲート・キャパシタンス、および近くにある物に対するゲート制御ダイオード１３３０のゲートの漂遊キャパシタンスである。
そのとき、
Rc=Cg_gd（オン）/CL、
rc=Cg_gd（オフ）/CL。

一般的な状況では、負荷キャパシタンス（ＣＬ）は、ゲート制御ダイオードのオン・キャパシタンス（Cg_gd（オン））よりも小さい。しかし、ＣＬは、ゲート制御ダイオードのオフ・キャパシタンス（Cg_gd（オフ））よりも遥かに大きい。
Cg_gd（オン）>CL>>Cg_gd（オフ）。

例えば、
Cg_gd（オフ）:CL:Cg_gd（オン）=1:10:20、すなわち、
Rc=2、 rc=0.1。

Cg_gd（オン）＞ＣＬとし、
Vt_gd=0とし、
Vt_rd=0.2Vとし、
Vcell_i=0.4V（初期セル電圧）とし、
ＶＢ＝０．８Ｖ（増大電圧の大きさ、Ｖｓ＝０〜＞０．８Ｖ）とすると、ゲート制御ダイオードに蓄積される電荷は、次式で与えられる。
Q_蓄積=(Vcell_i-Vt_gd) Cg_gd。

ゲート制御ダイオードのソースの電圧が引き上げられるとき、いくらかの電荷がゲート制御ダイオードの反転層から負荷ＣＬに転送される。最終ゲート電圧Vcell_fは、
Vcell_f>VB+Vt_gdであり、
ＣＬをVB+Vt_gdに充電する電荷は、次式で与えられる。
Q_転送１=(VB+Vt_gd-Vt_rg) CL。

Cg_gd+CLの両方をVB+Vt_gdより高く充電する電荷は次式で与えられる。
Q_転送２=Q_蓄積-Q_転送１
=(Vcell_i-Vt_gd)Cg_gd-(VB+Vt_gd-Vt_rg) CL、
=Vcell_i Cg_gd-VB CL+Vt_rg CL-Vt_gd(Cg_gd+CL)、
del_V1=VB+Vt_gd-Vt_rg、
del_V2=Q_転送２/(Cg_gd+CL)、
=[(Vcell_i-Vt_gd)Cg_gd-(VB+Vt_gd-Vt_rg) CL]/(Cg_gd+CL)、
=Vcell_i Rc/(1+Rc)-VB/(1+Rc)+Vt_rg/(1+Rc)-Vt_gd、
Vcell_f=Vt_rg+del_V1+del_V2、
Vcell_f=(VB+Vcell_i)Rc/(1+Rc)+Vt_rg/(1+Rc)、 （２）
（Vcell_i>Vt_gd、Rc>1、大きなRc）の場合、
利得=Vcell_f/Vcell_i^〜(1+VB/Vcell_i)Rc/(1+Rc)。 （３）

小さなＲｃ＜１の場合、
利得=１＋Ｒｃ
であることを示すことができる。

一般的な値を入れると、
Vcell_i=0.4V（ビットライン電圧VBLH）、
VB=1V（VDD）、
Vt_gd=0、
Vt_rg=0.2V（読出しゲートのVt）、
Rc=10。
Vcell_f=(1+0.4)(10)/(1+10)+0.2/(1+10)=1.29V
利得=1.29/0.4=3.23。

次の表は、Rc、Vs、およびVg_iの関数として利得を示す。

代表的な値を入れると、
Vcell_i=0.4（ビットライン電圧VBLH）、
VB=0.8V（VDD）、
Vt_gd=0、
Vt_rg=0.2V（RVt、読出しゲート）、
Rc=10、
Vcell_f=(0.8+0.4)(10)/(1+10)+0.2/(1+10)=1.11V
利得=1.11/0.4=2.78。

これを、Rc、Vs、およびVg_iの関数として次の利得表に示す。

ソース電圧が増大されたとき、ゲート制御ダイオード１３３０は何らかの電荷を記憶セルから近くの回路（この場合は、読出しゲート１３４５）に部分的に転送して、容量性セルを使用する従来のＤＲＡＭセルおよび利得セルに比べて非常に大きな信号を実現する。電圧利得は常に１よりも大きく、一般に２から１０の間の利得を実際に実現することができる。確かに、３Ｔ１Ｄメモリ・セル１３００は、ビットラインからの初期蓄積電圧の数倍の電圧利得を実現するが、従来のＤＲＡＭセルおよび利得セルの場合には電圧利得はない。利得セルでは、電圧利得は１であるが、ＤＲＡＭでは、電荷共有のために、セルの電荷および電圧が失われ、読出し動作が必要になった後で回復される。本発明では、セル電圧のこの利得は、書込み動作中または読出し動作中のどちらでも利用することができる。従来のゲート・セルにおけるただ単一の利得（読出しゲートによる）に比べて、記憶セル（電圧利得）と検出読出しゲート（電流利得）の両方で「二重利得」が達成される。

保持時間、漏れおよびキャパシタンス比
ゲート制御ダイオード・メモリ・セル１３００の保持時間を改善するために、２つの主要な漏れ電流に対処しなければならない。すなわち、
・ゲート制御ダイオード１３３０のゲートに接続する書込みゲート１３２０のソースを流れるサブスレッショルド電圧電流、および
・ゲート制御ダイオード１３３０のゲートでのトンネルによる漏れ電流、である。

サブスレッショルド電流は、書込みワードライン（ＷＬｗ）１３２０に負電圧を加えることで最小になるので、選択されないセルの書込みゲート全ては、負ゲート電圧、したがって負のゲート・ソース間電圧（Ｖｇｓ）を有する。また、ＦＥＴ１３２５の閾値電圧を高くすることでも、閾値電圧の１デケード当たり約１００ｍＶで、サブスレッショルド漏れが減少する。

ゲート絶縁物厚さの増加と共に高いＫのゲート誘電体を使用することで、ゲートを流れるトンネル電流は減らすことができる。２５オングストロームの一般的なゲート酸化物厚さは、ゲート・トンネル電流を制限するのに十分であるかもしれない。例として、９０ナノメートル（ｎｍ）技術以上では、トンネル電流を低く保つために十分な酸化物厚さを維持しながら、ゲート制御ダイオード１３３０の十分なオン・キャパシタンスを実現するためには、高いＫのゲート誘電体が必要であるかもしれない。

現在技術に関係しかつ将来技術のスケリーングを考慮すると、ゲート制御ダイオード１３３０および読出しゲート１３４０の全キャパシタンスは、一般に、おおよそ１から２フェムトファラッド（ｆＦ）である。将来世代の技術では特徴サイズはより小さくなるが、ゲート酸化物厚さはより薄くスケーリングされるので、最終結果として、ゲート・キャパシタンスは依然としてほぼ一定である。ゲート酸化物厚さをスケーリングと共に比例するように減らすことが最早できなくなるある点まで、高いＫの誘電体がキャパシタンス値をほぼ同じに保つための選択肢である。そのように、ゲート制御ダイオード１３３０のキャパシタンスの設計値は、ある期間にわたってほぼ一定であると考えられる。ゲート制御ダイオード１３３０と読出しゲート１３４５のキャパシタンスの比が前に示した式（１）、（２）、（３）および（４）で与えられると認められる限り、はるかに小さなキャパシタンス値も使用できる。指摘すべきことであるが、ゲート制御ダイオード・キャパシタンスのより高い値は、漏れおよびソフト・エラーのために、セル電圧を安定化するのに有利であるが、キャパシタンスの値が大きいほど、より大きなセル面積が必要になる。それで、２ｆＦから８ｆＦが、ゲート制御ダイオードおよび読出しゲートの全キャパシタンスの良い範囲である。

セル電圧安定のためにより大きな全キャパシタンスを使用して保持を改善しかつソフト・えらーを減らすことが望ましい場合には、より小さなキャパシタンス比Ｒｃを使用する方がよい。ここで、Ｒｃ＝Ｃｇ＿ｇｄ／ＣＬである。というのは、ゲート制御ダイオード・オン・キャパシタンスが大きければ大きいほど、ゲート制御ダイオードは、ドライブするための大きなワードライン（ＷＬｒ）・ドライバを必要とするからである。そのような場合、より小さなキャパシタンス比を使用することで、大きな全キャパシタンスとワードラインをドライブすることの容易さの間の釣り合いがよくなる。一般に、ゲート制御ダイオードのオン・キャパシタンスは４ｐＦより小さくなければならない。データ０の書込みおよび読出しの場合、ゲート制御ダイオード１３３０は電荷を蓄積しないので、ゲート制御ダイオード１３３０のソースおよびゲートに供給する必要のある活動状態電流はない。このことは、活動状態電力を節約しかつビットラインおよびワードラインの電圧変動を最小限にするための、ゲート制御ダイオード１３３０の重要な有利点である。というのは、平均で、データの読出しおよび書込みの５０パーセントは０であるから。

保持時間および書込みゲートのサブスレッショルド漏れ制御
ゲート制御ダイオード・メモリ・セル１３００の保持時間は、ゲート制御ダイオード１３３０のゲートからシリコン本体への、およびゲート・トンネルによるドレインへの全漏れ電流と、書込みゲート１３２５のソースからドレインおよびドレインから本体を介したサブスレッショルド漏れ電流とによって決定される。セルがデータ１のハイ電圧を蓄えているとき全漏れ電流（Ｉ＿漏れ）によって電圧が放電されるという点から、セルの保持時間（Ｔ＿保持）は、ある量の電荷を失う時間で決定される。保持時間が、ハイ電圧のある量Ｖ＿低下を失うこと、例えば蓄えられた電圧の１０パーセントを失うこととして定義される場合、
Ｔ＿保持＝Ｖ＿低下Ｃｇ＿ｇｄ（オン）／Ｉ＿漏れ、となる。

一般的に、Ｔ＿保持が１０μｓ（マイクロ秒）に設定された場合、
V_低下=0.1 V、Cg_gd（オン）=2 fF、および
I_漏れ<V_低下 Cg_gd（オン）/T_保持
=0.1 (2e-15)/10e-6=2e-11=20 pA。

現状のシリコン技術に関係して、そのような小さな漏れ電流を実現するために、書込みゲートの閾値電圧は、標準閾値電圧デバイスよりもおおよそ３〜４デケード大きい必要がある。このことは、ほぼ１００ｍＶ／デケードの閾値電圧傾斜である場合、ほぼ−０．４Ｖから−０．３Ｖの負電圧を選択されないメモリ・セルの書込みゲートのゲートに加えることと同等である。さらに、この漏れ電流要求条件よりもゲート・トンネル電流を小さくするするために、ゲート酸化物厚さは２５Åより厚くなければならない。

読出しおよび電圧増大の方法
データ１に対応する電圧がゲート制御ダイオード１３３０のゲートに存在し、かつこの電圧がゲート制御ダイオード１３３０の閾値電圧よりも高いとき、ゲート・チャネルの反転層に電荷が蓄積される。データ０に対応する電圧がゲートに存在し、かつ電圧がゲート制御ダイオード１３３０の閾値電圧よりも低いとき、電荷はゲートに全く蓄積されないか、またはほとんど蓄積されない。ゲート・ソース間電圧（Ｖｇｓ）に対するゲート制御ダイオードのキャパシタンス特性を、図５および６に示す。上で説明したように、Ｖｇｓが閾値電圧より低いときキャパシタンスは無視できるほどであり、Ｖｇｓが閾値電圧を超えるとき、キャパシタンスはＶｇｓとともに一直線に増加し、特定の値のＶｇｓより上で最大値に落ち着く。Ｖｇｓが閾値電圧を超えるとき、ある特定の量の電荷がゲート制御ダイオードに蓄積され、ゲート制御ダイオードはコンデンサとして作用する。Ｖｇｓが閾値電圧より低いとき、ゲート制御ダイオード１３３０は無視できるほどのキャパシタンスである。

再び図１６、１７および１８を参照して、読出し動作の場合、読出しワードライン（ＷＬｒ）１３３５の電圧は、大きさＶＢだけ上昇する。データ０に対応する電圧がゲート制御ダイオード１３３０のゲートに加えられたとき、電圧が閾値電圧より低いので、ゲート制御ダイオードに蓄積される電荷はゼロまたは無視できるほどであり、ゲート制御ダイオード１３３０の両端間のキャパシタンスは、ゲートとソースの間の周辺および重なりのキャパシタンス（Cg_gd（オフ））である。このキャパシタンスは、ゲートのオン・キャパシタンス（Cg_gd（オン））および周囲漂遊キャパシタンス（C_漂遊）に比べて非常に小さい。ＷＬｒが上昇するとき、Cg_gd（オフ）は非常に小さくかつ結合効果が非常に小さいので、ゲート制御ダイオードのゲートの電圧増加は非常に僅かに過ぎない。データ０の結合効果は、ゲート制御ダイオード・キャパシタンス（例えば、ほとんどゼロ）と負荷キャパシタンス（ＣＬ）によって形成された電圧分割器から生じ、キャパシタンスＣＬの方が大きく、例えば、１０：１である。キャパシタンスＣＬは、ゲート制御ダイオード１３３０のゲートの漂遊キャパシタンスと、接続する線およびデバイスのキャパシタンス、この場合は読出しゲート１３４５のゲート・キャパシタンスとで構成される。それで、データ０を読み出すゲートの電圧増加は非常に小さく、ＶＢ／１０の程度である。データ１がメモリ・セル１３００に記憶されたとき、相当な量の電荷（Q_蓄積）がゲート制御ダイオード１３３０に蓄積され、ゲート制御ダイオードの両端間のキャパシタンス（Cg_gd（オン））は大きい。ＷＬｒ１３３５の電圧が上昇するとき、この電圧はゲート制御ダイオードのソース電圧と同じ電圧であるが、ゲートの電圧（Vg_gd）は、次式のように増大される。
Vcell_f=VB cc+Vcell_i,cc=Cg_gd/(Cg_gd+CL)、
ここで、ｃｃは、ゲート制御ダイオード・キャパシタンスと接続ノードのキャパシタンスによってゲート制御ダイオード１３３０のゲートに対して形成された電圧分割器の結合係数であり、Vcell_iはゲート制御ダイオードのゲートの初期セル電圧（Ｖｃｅｌｌ）であり、さらにVcell_fは、ＷＬｒ１３３５の電圧が上昇した（「電圧増大」と呼ばれる）後のセル電圧である。

例えば、
Cg_gd（オフ）：CL:Cg_gd（オン）=1:10:100
ＶＢ＝０．８Ｖ、ＶＢＬＨ＝０．４Ｖ、
次の表は、データ０およびデータ１を読み出す場合のゲート制御ダイオードの電圧利得を示し、ここで、利得＝（１．１３−０．０８）／(０．４−０)＝２．６３である。

これによって、データ０の読出しとデータ１の読出しの間に大きな電圧差が生じることになる。実際、上の例では、メモリ・セル１３００で約２．６の電圧利得が生じる。ゲート制御ダイオードをコンデンサに取り替えると、０の読出し電圧および１の読出し電圧はそれぞれ０．８Ｖおよび１．２Ｖであり、電圧利得はない（すなわち、利得＝１）。

図２６は、３Ｔ１Ｄメモリ・セル１３００およびセンス増幅器ユニット１７１０を備えるメモリ部分１７００を示す。センス増幅器ユニット１７１０は、読出し動作中に読出しビットライン（Ｂｌｒ）１３１０の信号を検出し、かつ増幅し、そして大域ビットライン１７１１に出力する。書込み動作中に、センス増幅器ユニットは、大域ビットライン１７１１の信号を、後でゲート制御ダイオード記憶セル１３３０に書き込むために、書込みビットライン（Ｂｌｗ）１３０５に送る。図２７は、メモリ部分１７００を使用するいくつかの例示の波形を示す。これらの図は、以下の説明で使用する。

図２７は、読出し動作中にセル電圧を増幅する電圧増大と共に、３Ｔ１Ｄメモリ・セル１３００の読出し動作を有する方法を示す。図２６は、ｎ型ゲート制御ダイオード１３３０を有するメモリ・セル１３００を示す。読出しビットライン（ＢＬｒ）１３１０および書込みビットライン（ＢＬｗ）１３０５を有する２ポート構成を示すが、図２７に示す方法は、単一ポートまたは２より多いポートを有するメモリ・セル１３００にも適用できる。メモリ・セル１３００に接続された１つの書込みワードライン（ＷＬｗ）１３２０および１つの読出しワードライン（ＷＬｒ）１３３５がある。メモリ・セル１３００は３Ｔ１Ｄメモリ・セルであり、この３Ｔ１Ｄメモリ・セルは、先に詳細に説明したように、ゲート制御ダイオード（ｇｄ）１３３０、読出しゲート（ｒｇ）１３４５、書込みゲート（ｗｇ）１３２５、および読出し選択ＦＥＴ（ｒｓ）１３４０を備える。ビットラインは、入力／出力用のセンス増幅器１７１０に接続され、このセンス増幅器は一般にメモリ・セルの外にある。読出しワードライン１３１０および書込みワードライン１３０５は、一般にメモリ・セルの外にあるワードライン・ドライバ（図示しない）によってドライブされる。

書込みワードライン（ＷＬｗ）１３２０の電圧は、書込み用のセル１３３０を活動化する制御信号である。ワードライン１３２０の電圧は、一般に、０ボルト（Ｖ）（例えば、ＧＮＤ）と電源電圧（例えば、ＶＤＤ）の間であり、または、好ましくは、選択されないそのセルのサブスレッショルド漏れ電流を減少させるために、０ボルトの代わりに負電圧が使用される。ＷＬｗ１３２０がハイであるとき、これに接続するセル１３３０が書込みのために活動化される。読出しワードライン（ＷＬｒ）１３３５の電圧は、読出し動作のためにゲート制御ダイオード（ｇｄ）１３３０のソースに接続される制御信号である。読出しワードラインＷＬｒ１３３５は、前に詳細に説明したようにゲート制御ダイオード１３３０の電圧を増大するために使用される。読出しワードラインの電圧は、一般に、０ボルトと電圧増大の大きさのＶＢの間である。ＷＬｒ１３３５のロー電圧は、セルに書き込まれる信号を高めるように僅かに負で、ゲート制御ダイオードの閾値電圧を偏らせることもできる。書込みビットライン（ＢＬｗ）１３０５の電圧は、セルに書き込むデータ０（一般に、０Ｖまたは接地のようなロー電圧）またはデータ１（一般に、ＶＢＬＨのようなハイ電圧）を伝える信号線である。読出しビットライン（ＢＬｒ）１３１０の電圧は、セルの記憶データの読出しで生成された信号を伝える信号線である。読出しビットライン１３１０は、一般に、ビットライン・ハイ電圧（ＶＢＬＨ）に予め充電され、そして信号検出および出力用のセンス増幅器に接続される。

ＷＬｒ１３３５を使用して、読出し選択ＦＥＴ（ｒｓ）１３４０のゲートを制御して、読出し中にＦＥＴ１３４０をビットライン１３１０に対して使用可能にすることができる。また、読出し選択ＦＥＴ（ｒｓ）１３４０のゲートを制御するために、ゲート制御ダイオード１３３０のソースを制御するＷＬｒを使用しないで、別の随意の制御線（ＷＬｒｓ）１３５０を追加することが望ましい。ＷＬｒ１３５０がハイであるとき、メモリ・セル１３００は、読出し用のビットラインに結合される。このことはＷＬｒ１３３５が行うことである。ＷＬｒｓ１３５０は、行が選択されないときのＦＥＴ１３４０のゲートに加えるための負のロー電圧を有し、このことによって、アレイが活動状態であるとき活動状態のサブスレッショルド漏れ電流が減少するが、その特定の行は選択されない。

図２７のこれらの例示の方法および動作は、ｎ型ゲート制御ダイオード・メモリ・セル１３００を含み、読出しビットラインはハイ（ＶＢＬＨ）に予め充電される。この方法は、ｐ型ゲート制御ダイオードにそれ相応に当てはまり、読出しビットラインはロー（ＧＮＤ）に予め充電され、相補的なやり方で動作する。ｐ型動作の詳細は、当業者が決定することができる。

読出し電圧増大の方法は、３Ｔ１Ｄメモリ・セル１３００を動作させるように図２７で説明する。図２７の右側部分に、動作を説明するように示された時間にわたった６つの電圧がある。第１のグラフは、書込みワードライン（ＷＬｒ）１３２０の電圧である。第２のグラフは、読出しワードライン（ＷＬｒ１３３５またはＷＬｒｓ１３５０）の電圧である。第３のグラフは、記憶セル（Ｖｃｅｌｌ）の電圧である。第４のグラフは、書込みビットライン（ＢＬｗ）１３０５の電圧である。第５のグラフは、読出しビットライン（ＢＬｒ）１３１０の電圧である。第６のグラフは、センス増幅器出力１７１１の電圧である。データ０とデータ１の両方を示し、データ０またはデータ１の書込みおよび読出しを図示する。

第１に、（電圧増大されない）「書込み」動作を示す。書込みワードラインは、ハイに活動化され、書込みビットラインのデータ（データ１かデータ０かのどちらか）が、書込みゲートを介してゲート制御ダイオード１３３０に書き込まれる。選択されないセルでは、サブスレッショルド漏れ電流を減少させるために、ゲートは他のＷＬｗ１３２０で負電圧に接続される。

読出しワードラインＷＬｒ１３３５では、書込み動作中に、選択肢として、小さな負電圧を読出しワードラインに加えることができる。この小さな負電圧は、そのソースが読出しワードライン１３３５に接続されているゲート制御ダイオードの閾値電圧を下げる効果を有し、セルに書き込まれる信号すなわち電荷を増大する。

第２に、「読出し」動作を示す。ゲート制御ダイオード１３３０のソースに接続された読出しワードライン（ＷＬｒ）１３３５が活動化される。先に詳細に説明したように、電圧はＶＢだけより高く引き上げられて、ゲート制御ダイオード１３３０にかかる電圧を増大する。セル１３００がデータ０を記憶している場合、ゲート制御ダイオード１３３０のゲートのセル電圧はＧＮＤである。ゲート制御ダイオード１３３０にはほとんど電荷が無いので、セル電圧は依然としてＧＮＤのままである。ＧＮＤにあるセル電圧は、読出しゲート（ｒｇ）１３４５のゲートに現れる。セル電圧は読出しゲート１３４５の閾値電圧より低いので、その結果、読出しゲートは依然としてオフのままであり、読出しゲート１３４５を流れる電流は無視できるほどである。ビットライン電圧は依然として変わらないで、予め充電された電圧（ＶＢＬＨ）のハイのままである。セルがデータ１を記憶している場合、電圧増大が利用される前にセル電圧はＶＢＬＨである。電圧増大が利用された後で、ゲート制御ダイオード１３３０のゲートの電圧は「ｓＶＢ」だけ上昇する。ここで、ｓは、ゲート制御ダイオードの動作において先に説明したような結合係数である。大きさ（ＶＢＬＨ＋ｓＶＢ）のこの１信号読出しで、大きな電圧利得が実現され、読出しゲート（ｒｇ）１３４５は強くオンになる。そして、ＦＥＴ（ｒｓ）１３４０がオンであるので、ビットライン１３１０を放電する十分に大きな電流が発生する。ビットライン１３１０の電圧は接地（ＧＮＤ）の方に向って動き、その時定数は、ビットライン１３１０のＲＣおよび読出しゲート電流によって決定される。データ０を読み出す場合、読出しゲートはオフのままであり、ビットラインはハイのままである。データ０（例えば、ビットライン電圧がハイのままである）かデータ１（例えば、ビットライン電圧がローになる）のどちらかに対応するビットライン信号がビットライン１３１０に生じた後で、センス増幅器が活動化され、対応する信号を大域ビットライン１７１１に出力する。シングル・エンデッド・ゲート制御ダイオード・センス増幅器のようなシングル・エンデッド・センス増幅器を使用することができる。

書込み動作および電圧増大の方法
図２８は、書込み動作中にセル電圧を増幅する電圧増大と共に、３Ｔ１Ｄメモリ・セル１３００の方法および書込み動作を示す。図２６は、ｎ型ゲート制御ダイオード１３３０を有するメモリ・セルを示す。メモリ・セルの信号および制御についての詳細は、先に説明した。

書込みワードライン（ＷＬｗ）１３２０の電圧は、書込み用のセルを活動化する制御信号である。その電圧は、０ボルト（ＧＮＤ）と電源電圧（ＶＤＤ）の間であるか、または好ましくは、選択されないそのセル１３００のサブスレッショルド漏れ電流を減少させるために、０ボルトの代わりに負電圧が使用される。ＷＬｗ１３２０がハイであるとき、これに接続するセル１３００が書込みのために活動化される。書込みビットライン（ＢＬｗ）１３０５の電圧は、セルに書き込むデータ０またはデータ１を伝える信号線である。読出しビットライン（ＢＬｒ）１３１０の電圧は、セルの記憶データの読出しで生成された信号を伝える信号線である。読出しビットライン（ＢＬｒ）１３１０は、ビットライン・ハイ電圧（ＶＢＬＨ）に予め充電され、そして信号検出および出力用のセンス増幅器に接続される。ＷＬｒ１３３５を使用して、読出し選択ＦＥＴ（ｒｓ）１３４０のゲートを制御して、読出し中にＦＥＴ１３４０をビットライン１３１０に結合することができる。上で説明したように、また、読出し選択ＦＥＴ（ｒｓ）１３４０のゲートを制御するために、ゲート制御ダイオード１３３０のソースを制御するＷＬｒ１３３５を使用しないで、別の随意の制御線（ＷＬｒｓ）１３５０を追加することが望ましい。ＷＬｒｓ１３５０がハイであるとき、メモリ・セル１３００は、ＷＬｒ１３３５が行うように、読出し用のビットライン１３１０に結合される。ＷＬｒ１３５０は、行が選択されないときＦＥＴ１３４０のゲートに一般に加えられる負のロー電圧を有する。というのは、これによって、アレイが活動状態であるとき活動状態のサブスレッショルド漏れ電流が減少するからである。しかし、その特定の行は選択されない。

電圧増大を有する書込み動作の方法(図２８)では、読出し動作(図２７)と比べて、制御信号の使用が僅かに違っている。ＷＬｒを使用する代わりに、第２の追加の書込みワードライン（ＷＬｗ２）が、ゲート・ダイオードのソースをドライブするように接続される（例えば、ＷＬｗ２はＷＬｒ１３３５と同じ線であるがＷＬｗ２はＷＬｒとは違ったやり方で使用される）。この書込みワードラインＷＬｗ２は、ゲート制御ダイオード・メモリ・セル１３００に蓄えられた電圧を増大し増幅するために使用され、その結果、遥かにより大きな信号がセルに記憶されるようになる。蓄えられる電圧がより大きいことで電圧安定性が向上して、より長いデータ保持特性、および放射によるソフト・エラーに対する耐性が得られるようになる。

図２８のこの例示の方法および動作は、ｎ型ゲート制御ダイオード・メモリ・セルを含み、読出しビットライン１３１０はハイ（ＶＢＬＨ）に予め充電される。この方法は、ｐ型ゲート制御ダイオードにそれ相応に当てはまり、読出しビットラインはロー（ＧＮＤ）に予め充電されて、相補的なやり方で動作する。そして、そのような動作は、当然、当業者が決定することができる。

３Ｔ１Ｄメモリ・セル１３００を動作させる書込み電圧増大方法は説明した。書込み動作中に、書込みワードラインＷＬｗ２１３３５は、サイクルの初めに大きさＶＢだけ下がる。書込みビットライン（ＷＬｗ）１３２０のデータ０または１に対応する電圧が、ゲート制御ダイオード１３３０のゲートに書き込まれる。セルに書き込まれた電圧は、データ０の０ボルトか、データ１のＶＢＬＨかのどちらかである。そのとき、書込みワードラインＷＬｗ２は大きさＶＢだけより高く上昇し、それで、書込みワードラインＷＬｗ２の電圧は書込み前のサイクルに戻る。ＷＬｗ２のこの上昇の結果として、ゲート制御ダイオード１３３０のゲートのセルに蓄えられた電圧は、大きさ「ｓＶＢ」だけより大きく増大される。セルの最終電圧はおおよそ（ＶＢＬＨ＋ｓＶＢ）である。書込みゲートのソース電圧と同じであるゲート制御ダイオードのゲート電圧が上昇するとき、書込みゲート１３２０は自動的に切断される。というのは、ソース電圧が、ゲート電圧に閾値電圧を加えたものより高いからである。書込みゲートがオフなので、そのような電圧上昇で、ビットライン１３０５に活動状態電流または外乱は生じない。データが０の場合、ゲート制御ダイオード・メモリ・セル１３００にはほとんど電荷が無く、セルの電圧はＧＮＤにとどまっており、書込みゲート１３２０はオンのままになっている。また、書込みゲートを流れる活動状態電流の流れも無く、低電力動作にとって有利である。

書込み動作後、ゲート制御ダイオード・メモリ・セル１３００に蓄えられた電圧は、サイクルの初めにセルに書き込まれた元の電圧（ＶＢＬＨ）よりも遥かに大きい。電圧利得のメカニズムおよび利得の大きさは先に詳細に説明した。ビットライン活動状態電流および電力が、ビットラインにより高い電圧を加えることによるものに比べて、およびそのような電圧がメモリ・セル１３００に書き込むように使用されるときに比べてはるかに小さい（一般に、約５０％）ことが、書込み動作中のこの電圧増大の有利点である。この方法およびセル構造を使用して書込み動作中に電圧利得が実現され、このことが、他のＤＲＡＭセル、ＳＲＡＭセルおよび利得セルとこのメモリ・セル１３００およびその使用方法を識別している。セルに書き込まれる電圧がビットライン電圧（ＶＢＬＨ）よりも高く、一般に約２倍以上であることで、セル電圧安定性、データ保持、および放射によるソフト・エラーに対する耐性が高められる。

読出し動作中に、読出しワードラインＷＬｒ１３４０が活動化されたとき、データ１の大きな電圧によって、読出しゲート１３４５が強くオンする。読出し選択ＦＥＴ（ｒｓ）１３４０がオンするとき、ビットライン１３１０を放電するように十分に大きな電流が発生する。ビットライン電圧は接地（ＧＮＤ）の方に向かって動き、その時定数は、ビットライン１３１０のＲＣおよび読出しゲート電流によって決定される。データ０の読出しでは、読出しゲートはオフのままであり、ビットラインはハイにとどまっている。データ０（例えば、ビットライン電圧がハイのままである）か、データ１（例えば、ビットライン電圧がローに移る）かのどちらかに対応するビットライン信号がビットライン１３１０に発生した後で、センス増幅器は活動化され、対応する信号を大域ビットライン１７１１に出力する。

３Ｔ１Ｄメモリ・セル構造
１．ゲート制御ダイオードの平板状実現
本開示で先に詳細に説明したように、ゲート制御ダイオード・メモリ・セルは、ゲートとソースだけに接続のある状態で、ＦＥＴの「半分」の最も簡単な形で実現することができる。平板状ゲート制御ダイオードの場合、データ１がセルに書き込まれたとき、データ１の信号をセルにハイとして得るためには、非常に小さなＶｔまたはゼロＶｔのデバイスが有利である（Vt_gd〜０）。低レベルのドーパントのｎ型ＦＥＴまたは空乏化されたｎ型ＦＥＴの実現を、ゲート制御ダイオードとして選ぶことができる。図２９は、ｎ型ゲート制御ダイオードを使用してバルク・シリコンで実現された例示の３Ｔ１Ｄメモリ・セル１９００の断面を示す。

３Ｔ１Ｄメモリ・セル１９００は、１つまたは複数のビットライン１９０５、接地１９１０、２個の接地金属コンタクト１９１１および１９１２を備え、大域接地線が２セルごとから１６セルごとにビットラインと平行して走っており（図では、接地線はビットラインの後ろにある）、さらに、読出しビットライン（ＢＬｒ）１９１５とこれの金属コンタクト１９１６および１９１７、書込みワードライン（ＷＬｗ）１９２０とこれの金属コンタクト１９２１、書込みビットライン（ＢＬｗ）１９２５とこれの金属コンタクト１９２６および１９２７、ドレイン拡散領域１９７５、ゲート１９７８、ゲート絶縁物１９８３、ソース拡散領域１９７０、ＭＣＢａｒ金属コンタクト１９９１、浅いトレンチ分離（ＳＴＩ）領域１９６５、ポリシリコン・ゲート１９９４、金属コンタクト１９３３および１９４０を有する読出しワードライン（ＷＬｒ）１９４５、ＳＴＩ領域１９５０および１９５３、ｐウェル１９９２、随意のｎ分離帯域１９５５、ｐ基板１９６０、および絶縁層１９３０を備える。ゲート制御ダイオード１９０４は、ゲート１９０４およびゲート絶縁物１９９０およびソース（図示しない）で形成される。ゲート制御ダイオード１９０４のソースは、金属コンタクト１９３３を介してＷＬｒ１９４５に結合されている。部分１９９２は、ゲート絶縁物１９９０とゲート絶縁物１９９３を分離する。一般に、部分１９９２は、ゲート１９９４からのポリシリコンで埋められるかもしれない。

書込みＦＥＴ１９０１は、ゲート１９７８、ゲート絶縁物１９８３、およびソース／ドレイン拡散領域１９７０、１９７５で形成され、金属コンタクト１９２１を介してＷＬｗ線１９２０に接続されている。読出し選択ＦＥＴ１９０２は、ゲート１９９４の前に形成され、一方で、読出しＦＥＴ１９０３はゲート１９９４の後ろに形成されている。読出し選択ＦＥＴ１９０２のソース（図示しない）は、読出しＦＥＴ１９０３（ゲート１９９４の後ろに示す）のドレイン（図示しない）に接続されている。読出し選択ＦＥＴ１９０２のドレイン（図示しない）は、ゲート１９０４の前にあり、読出し選択ＦＥＴ１９０２のＦＥＴチャネル（図示しない）はページに向かって入っている。読出しＦＥＴ１９０３のソース（図示しない）は、金属コンタクト１９１２を介してＧＮＤ線１９１０（ゲート１９９４の後ろ）に接続されている。読出しＦＥＴ１９０３のゲート（図示しない）はゲート１９９４の後ろにあり、そのＦＥＴチャネル（図示しない）はページに向かって入っている。ＭＣＢａｒ１９９１は、ソース拡散領域１９７０を読出しＦＥＴ１９０３のゲートに接続する。ゲート１９８３、ゲート１９９４、および読出しＦＥＴ１９０３および読出し選択ＦＥＴのゲート（図示しない）は、一般に、高濃度にドープされた（例えば、Ｎ＋）ポリシリコンで作られている。この例では、書込み線ＷＬｒ１９３３および制御線ＷＬｒｓ１９４０は組み合わされている。

図２９に示すように、ソース拡散領域１９７５は、ゲート制御ダイオード・メモリ・セルの書込みゲートの一部として形成され、２個のゲート制御ダイオード・メモリ・セルの書込みゲートの間で共有されるかもしれない（例えば、ゲート制御ダイオード・メモリ・セルの一方の書込みゲートは、ゲート１９７８、ゲート絶縁物１９８３、ソース拡散領域１９７５、その他で形成され、別のゲート制御ダイオード・メモリ・セルの他方の書込みゲートは、ゲート２５２１、ゲート絶縁物２５８３、ソース拡散領域１９７５、書込みワードライン２５２０、金属コンタクト２５２７、およびドレイン拡散領域２５７０で形成される）。この構造によって、互いに隣り合って実現された２個の隣接したゲート制御ダイオード・メモリ・セルは、同じビットライン（ＢＬｗ）に結合されることもあるソース拡散領域１９７５を共有することができるようになり、さらにシリコン面積が減少される。

図３０は、ｎ型ゲート制御ダイオードを使用してＳＯＩで実現された例示の３Ｔ１Ｄメモリ・セルの断面を示す。３Ｔ１Ｄメモリ・セル２０００は、上で図３０に示した構造を備えるが、絶縁物２０６０の上に形成されている。

２．ゲート制御ダイオードのトレンチ実現
図３１は、上で図２９に示した構造で構成された例示の３Ｔ１Ｄゲート制御ダイオード・メモリ・セル２１００を示す。さらに、ゲート制御ダイオード・メモリ・セル２１００は、浅いトレンチの形で実現されたゲート制御ダイオード１９０４を有し、そのゲートは、薄い酸化物２１９０で囲繞されシリコン１９５０でその下を隔てられた円柱状ポリシリコン・トレンチ２１１０で形成されている。理解すべきことであるが、ポリシリコン・トレンチは任意の断面形状を有すことができ、例示の円柱状実現に限定されない。ポリシリコン・トレンチの隣のシリコン表面の領域は、ゲート制御ダイオードのソース拡散を形成するようにより高濃度にドープされており、ポリシリコン・トレンチがゲートである。この実現は、ゲート制御ダイオードのための表面領域が比較的小さく、かつ比較的大きなキャパシタンス（Cg_gd）を生成して、データ保持および、ソフト・エラー率（ＳＥＲ）に対する保護の改善のために、深いところに限定された電荷転送領域で動作することができる（Ｒｃ＞１０〜１００）という有利点を有する。このためには、プレーナ技術に加えて技術開発が必要であり、さらに標準プレーナ・シリコン技術において埋込みメモリ用の追加の処理ステップが必要である。

図３２は、図３１で使用されたトレンチ・ゲート制御ダイオード構造の側面断面を示す。他のゲートは、薄い酸化物２２９０で囲繞されシリコン１９５０でその下を隔てられた円柱状ポリシリコン・トレンチ２２１０で形成されている。ソース拡散領域２２２０は、ゲート制御ダイオードの一部として形成され、２個のゲート制御ダイオードで共有されている（１つは、ゲート１９９４、ゲート絶縁物２１９０および１９９０、ポリシリコン・トレンチ２１１０、およびソース拡散領域２２２０で形成され、他方は、ゲート２２９４、ゲート絶縁物２２９０および２２９１、ポリシリコン・トレンチ２２１０、およびソース拡散２２２０で形成されている）。ＳＴＩ領域２２３０および２２４０は、ゲート制御ダイオードを半導体上の他のデバイスから分離している。この例では、「ゲート」は、キャップ部分１９９４およびトレンチ部分２１１０を含む。図３２の構造によって、同じワードライン（ＷＬｒ）に結合されることもあるソース拡散領域を共有して、互いに隣接し合って実現された２個の隣接したゲート制御ダイオードが可能になり、さらにシリコン面積が減少される。

図２９〜３２において、ビットラインおよびＧＮＤ線は、一般的な技術の第２の金属（Ｍ２）と平行に走っている。ワードラインは、一般的な技術の第１の金属（Ｍ１）のビットラインに対して直交して走っている。１つのビットラインが読出しと書込みの両方に使用される単一ポート・メモリ・セルか、またはデュアル・ポート・メモリ・セルかどちらでも、図示の構造で実現することができる。図示の金属線Ｍ１とＭ２および金属コンタクトは、例示の配列であり、さらに、図示の３個のトランジスタとゲート制御ダイオードの下層シリコン構造は、プレーナ・バルクおよびＳＯＩシリコン技術、トレンチ・シリコン技術の３Ｔ１Ｄメモリ・セルの基本的な動作原理を説明するための配列であり、ｐ型デバイスまたは配列の同等構造のような３Ｔ１Ｄの他の構造を、当業者は考え出すことができる。

３Ｔ１Ｄゲート制御ダイオード・メモリ・アレイ
図３３は、ゲート制御ダイオード・メモリ・セルを２次元アレイに配置して形成された複数のゲート制御ダイオード・メモリ・セル２３１０−１１から２３１０−ＮＭを示し、書込みワードライン（ドライバ２３２０−１Ａから２３２０−ＮＡに結合される）および読出しワードライン（ドライバ２３２０−１Ｂから２３２０−ＮＢに結合される）は、１つの方向例えば水平方向に平行して走り、そして、書込みビットライン２３３０−１から２３３０−Ｍ、読出しビットライン２３４０−１から２３４０−Ｍ、および接地（ＧＮＤ）線２３５０−１から２３５０−Ｍ／２は、直交して例えば垂直方向に走っている。ビットラインとワードラインの交点が、メモリ・セルの位置、すなわちデータ記憶のビットを定める。その上、書込みビットライン・ドライバ２３５０−１から２３５０−Ｍおよび読出しビットライン・センス増幅器２３６０−１および２３６０−Ｍが使用される。留意すべきことであるが、読出しビットライン２３４０は一般に読出し動作時に事前充電されるので、図の「ＢＬＰＣ」は、ビットライン事前充電を意味し、「ＳＡ」は、読出し動作時に読出しビットライン（ＢＬｒ）の信号を検出するために使用される「センス増幅器」を表す。

図３４は、書込み電圧増大が使用されるときの同じ構造を示す。ゲート制御ダイオードのソースに接続する１つの追加のワードライン（ＷＬｗ２）２４２０−１Ｃから２４２０−ＮＣが行ごとに付け加えられて、書込み動作中に電圧増大を実現する。この動作方法の下では、ワードライン制御信号ＷＬｗ２２４２０−ＸＣ（Ｘ＝１、…、Ｎ）が、ゲート制御ダイオードのソースへの他の制御信号ＷＬｒの接続に取って代わっている。さらに、ＷＬｒｓ線／ドライバ２４２０−１Ｂから２４２０−ＮＢが読出し選択ＦＥＴのゲートに結合され、一方で、ＷＬｗ線／ドライバ２３２０−１Ａから２３２０−ＮＡが書込みＦＥＴに結合されている。

図３５は、図３３のアレイを示し、ただ、接地線２３５０−１から２３５０−Ｍ／８は、そのように多くの（この例では、８）ビット全てで共有されている。接地線は、８個のメモリ・セルのグループごとに、局部的に、図では水平方向で、ビットラインに平行に走っている大域接地線に接続されている。

図３３〜３５において、読出しおよび書込みビットラインは、セルの列ごとに読出し用と書込み用の異なるビットラインとして分離することができ、これによって、デュアル・ポート読出し／書込み動作が可能になる。デュアル・ポート動作では、より高い読出し／書込みデータ処理能力またはより短い読出し／書込みサイクル時間を達成するように、読出し動作と書込み動作をある程度まで重ねることができる。読出し／書込みビットラインは、また、セルの列ごとに単一ビットラインに組み合わせることもできる。これが単一ポート読出し／書込み動作である。単一ポート動作では、読出し動作と書込み動作を重ねることができない。単一ポートの場合には１本のビットラインおよび１本のワードラインとしてであるが、デュアル・ポート・メモリ・セルの場合には、２本のビットラインと２本のワードラインがメモリ・セルの単一ビットを通過する。

各水平読出しまたは書込みワードラインは、多くのメモリ・セル（比較的小さな高速アレイでは一般に６４から２５６セルであり、非常に高密度のアレイでは、ある場合には１０２４セル）をドライブし、各ビットライン（読出し／書込み）は垂直方向に走り、一般に１２８〜２５６個のセルに接続する。水平ワードラインおよび垂直ビットラインがメモリ・アレイを形成する。ワードラインおよびビットラインは長い線であるので、ワードライン負荷およびＲＣ遅延に対処するように、そのように適切なワードライン・ドライバを設計しなければならない。また、タイミングの目的を達成するために、読出し、書込み動作中に、ビットラインをドライブする十分な電流を供給するように、適切な設計を使用しなればならない。

各ビットラインは、シングルエンデッド・センス増幅器に接続される。本出願と同じ日に出願されたルーク（Ｌｕｋ）その他の「ゲート制御ダイオードを使用する増幅器（AMPLIFIERS USING GATED DIODE）」という名称の米国特許出願番号第ＸＸ／ＸＸＸ,ＸＸＸ号に記載されているように、ゲート制御ダイオードに基づいた例示の高速センス増幅器を使用することができる。この出願の開示は、既に参照して組み込まれた。書込み動作で、センス増幅器は、データ０およびデータ１に対して、それぞれ電圧０ボルトおよびＶＢＬＨをメモリ・セル１３００に書き込む。読出し動作の前に、各ビットラインはＶＢＬＨに予め充電される。ｐ型ゲート制御ダイオード１３３０が使用される相補動作モードの場合、ビットラインはＧＮＤに予め充電される。ｎ型ゲート制御ダイオードでは、読出し動作中に、データ０の場合、ビットラインはハイ（ＶＢＬＨ）にとどまり、したがってセンス増幅器は切り換わらない。データ１を読み出すとき、ビットライン電圧は放電して接地に向い、ビットライン上に信号が発生してからある時間間隔の後で、信号増幅器が活動化され、信号増幅器はビットライン信号を検出し、データ０かデータ１かどちらかに対応する値が出力される。

選択されないそんなメモリ・セルに接続された書込みワードラインに関して、読出しまたは書込みに選択されないそんなセルの書込みゲート１３２５が、閾値電圧に関して数デケード小さいことと同等な負のゲート電圧を、したがって負のゲート・ソース間電圧（Ｖｇｓ）を有するように、負電圧（ＶＷＬＬ）をワードラインに加えて、書込みゲート１３４５のサブスレッショルド電流を減少し、したがってセルの保持を非常に高めることができる。

読出しワードラインＷＬｒ１３３５に関して、書込み動作中に読出しワードラインに小さな負電圧を加えることができる。このことは、そのソースが読出しワードライン１３３５に接続されているゲート制御ダイオード１３３０の閾値電圧を下げる効果を有し、セルに書き込まれる信号すなわち電荷を増大させる。

現在の技術状態に関係して、電源電圧ＶＤＤは約０．８から１．２であり、従来のＤＲＡＭおよびＳＲＡＭでは、利得セル、ビットライン電圧および振幅はＶＤＤに密接に関係している。ゲート制御ダイオード・メモリ・セル１３００の読出しおよび書込み電圧増大方法によって、セルに加えるためにＶＤＤ電圧の約半分が必要であり、したがって、電力および結合雑音が減少する。そのように一般に、ＶＢＬＨは０．４から０．５Ｖである。メモリ・セル１３００の電圧増大および電圧利得特性は、書込みまたは読出し中にセル信号を増大して、従来のメモリ・セルに比べて、より大きな信号対雑音マージン、より速いセル速度を実現することができる。ビットライン電圧を約半分に減らすことで、活動状態の電力はほぼ５０パーセント減少する。

さらに、従来のメモリよりも低いビットライン電圧のために、ワードライン電圧は遥かに小さくすることができる。その理由は、より高いビットライン電圧をセルに書き込むためにワードライン電圧増大が必要でないからである。従来のＤＲＡＭで必要とされた非常に高い（約５０〜７５パーセント高い）ワードライン電圧に比べて、一般に使用されるワードライン電圧（ＶＷＬＨ）はＶＤＤと同じである。このことによって、ワードライン電圧方式は簡単になり、ワードライン・ドライバの複雑さおよびワードライン・ドライバの活動状態電力が非常に減少する。ゲート制御ダイオード・メモリ・セルのワードライン・ドライバで実質的な面積が節約され、したがって、遥かに優れたアレイ効率が実現される。

ｎ型ゲート制御ダイオード・メモリ・セルの場合、ビットラインはＶＢＬＨに予め充電され、ビットライン上の電圧振幅は一般に０Ｖ（ＧＮＤ）とＶＢＬＨの間であり、したがって、この振幅は従来のＤＲＡＭセル、ＳＲＡＭセルおよび利得セルの約半分である。これによって、低活動状態電力、低リフレッシュ電力、およびビットラインの低切換え雑音がもたらされる。

さらに、電圧増大中にデータ０が書き込まれ、また読み出されるとき、ゲート制御ダイオード・メモリ・セルに電荷は蓄積されないので、活動状態電流は流れない。この有利点は、従来のコンデンサを用いる他の電圧増大方法との相違を示す。読出し動作中に、データ０を有するビットラインは、ＶＢＬＨでハイのままであり、ビットライン間の切換え結合雑音を減らす遮蔽効果を実現する。

接地（ＧＮＤ）線は、読出しビットラインおよび書込みビットラインに平行に走っている。この接地線は、読出し動作および書込み動作中にビットライン間の切換え雑音結合を減少する遮蔽効果を実現する。さらに、読出し動作中に、ビットラインから接地への電流がアレイのビット全体にわたって分布するように、ＧＮＤ線は構成される。

図３６は、３Ｔ１Ｄゲート制御ダイオード・メモリ・セルの様々な波形を図示する２つのグラフを示す。上のグラフは、書込みワードラインＷＬｗの波形および読出しワードラインＷＬｒの波形を示す。さらに、読出しビットラインＢＬｒおよび書込みビットラインＢＬｗの対応するセル電圧波形を示す。セル電圧の波形（図３６の上のグラフに示す）から、セル電圧波形は、３Ｔ１Ｄメモリ・セルの重要な特性、すなわち読出し動作中のメモリ・セルの電圧利得を強調している。セル電圧波形は、記憶されたデータ１とデータ０の間に約０．５Ｖの電圧差を示し、読み出されるとき、データ１とデータ０の間に約１．３Ｖの電圧差を生じさせ、したがって約２．６の電圧利得を実現する。下のグラフは、センス増幅器（ＳＡ）出力を示す。図３６で理解することができるように、データ１を読み出すときセル電圧は増大され、ビットラインはハイ電圧で始まるが、データ１を読むときより低い電圧で終わる。データ１を読み出すとき、ＳＡ出力はハイ電圧になる。データ０の読出し中に、セル電圧は電圧の僅かな増加を経験するだけである。ＳＡ出力はロー電圧にとどまっている。

理解すべきことであるが、本明細書で図示しまた説明した実施例および変形物は、本発明の原理をただ例示するものであり、当業者は、本発明の範囲および精神から逸脱することなく、様々な修正を実施することができる。

第１のｎ型ゲート制御ダイオードに使用される例示の記号を示す図である。 半導体で形成された第１のｎ型ゲート制御ダイオードを示す側面図の例である。 第２のｎ型ゲート制御ダイオードに使用される例示の記号を示す図である。 半導体で形成された第２のｎ型ゲート制御ダイオードを示す側面図の例である。 ドーパント濃度がゲート制御ダイオードの閾値にどのように影響を及ぼすかを示すグラフである。 異なるサイズのゲート制御ダイオードにかかるゲート・ソース間電圧（Ｖｇｓ）で、ゲート制御ダイオードのキャパシタンスがどのように変化するかを示すグラフである。 第１のｐ型ゲート制御ダイオードに使用される例示の記号を示す図である。 半導体で形成された第１のｐ型ゲート制御ダイオードを示す側面図の例である。 第２のｐ型ゲート制御ダイオードに使用される例示の記号を示す図である。 半導体で形成された第２のｐ型ゲート制御ダイオードを示す側面図の例である。 シリコン・オン・インシュレータ（ＳＯＩ）で形成された第１のｎ型ゲート制御ダイオードを示す側面図の例である。 ＳＯＩで形成された第２のｎ型ゲート制御ダイオードを示す側面図の例である。 シリコン・オン・インシュレータ（ＳＯＩ）で形成された第１のｐ型ゲート制御ダイオードを示す側面図の例である。 ＳＯＩで形成された第２のｐ型ゲート制御ダイオードを示す側面図の例である。 コンデンサが電荷蓄積転送デバイスとして使用されたときの回路の利得を示すグラフである。 ゲート制御ダイオード回路の例を示す図である。 ゲート制御ダイオードがオフになったときの図１６のゲート制御ダイオード回路を示す代表的な回路である。 ゲート制御ダイオードがオンになったときの図１６のゲート制御ダイオード回路を示す代表的な回路である。 ゲート制御ダイオードが電荷蓄積転送デバイスとして使用されたときの増幅器の利得を示すグラフである。 図２１および２２に使用されるゲート制御ダイオード・メモリ・セルの例を示す図である。 図２０のゲート制御ダイオード・メモリ・セルに関して完全電荷転送および限定電荷転送を示す表である。 容量性負荷（ＣＬ）で、特にキャパシタンス比Rc=Cg_gd（オン）/CLで、ゲート制御ダイオード・メモリ・セルの利得がどのように変化するかを示すグラフであり、ここでCg_gd（オン）はゲート制御ダイオード・オン・キャパシタンスである。 ゲート制御ダイオード・デュアル・ポート・メモリ・セルを示す図である。 ゲート制御ダイオード単一ポート・メモリ・セルを示す図である。 １つの例に使用された図２３のゲート制御ダイオード・デュアル・ポート・メモリ・セルを示す図である。 ゲート制御ダイオード・デュアル・ポート・メモリ・セルおよびセンス増幅器を有するメモリ部分を示す図である。 読出し電圧増大を有する図２６のメモリ部分のいくつかの波形を示す図である。 書込み電圧増大を有する図２６のメモリ部分のいくつかの波形を示す図である。 バルク・シリコンで電界効果トランジスタ（ＦＥＴ）技術を使用して実現された３トランジスタ・１ダイオード（３Ｔ１Ｄ）・ゲート制御ダイオード平板状メモリ・セルを示す側面図である。 シリコン・オン・インシュレータ（ＳＯＩ）を使用して実現された他の３Ｔ１Ｄゲート制御ダイオード平板状メモリ・セルを示す側面図である。 ＦＥＴ技術を使用して実現された３Ｔ１Ｄゲート制御ダイオード・トレンチ・メモリ・セルを示す側面図である。 共通接続を共有する図３１で使用された２個のトレンチ・ゲート制御ダイオード構造を示す側面断面図である。 ３Ｔ１Ｄゲート制御ダイオード・メモリ・セルを使用するいくつかのメモリ・アレイを示す回路図および全体構造である。 ３Ｔ１Ｄゲート制御ダイオード・メモリ・セルを使用するいくつかのメモリ・アレイを示す回路図および全体構造である。 ３Ｔ１Ｄゲート制御ダイオード・メモリ・セルを使用するいくつかのメモリ・アレイを示す回路図および全体構造である。 ３Ｔ１Ｄゲート制御ダイオード・メモリ・セルのある特定の波形を示すグラフである。

符号の説明

１００、２００、６００、７００ ｎ型ゲート制御ダイオード
４００、５００、８００、９００ ｐ型ゲート制御ダイオード
１０５、１２５、２０５、２２５、４０５、４２５、５０５、５２５、６０５、６２５、７０５、７２５、８０５、８２５、９０５、９２５、１９６５ トレンチ分離領域
１１０、２１０、４１０、５１０、６１０、７１０、８１０、９１０、１９７０、１９７５、２２２０ ソース拡散領域
１１５、２１５、４１５、５１５、６１５、７１５、８１５、７１５、８１５、９１５ ゲート
１２０、２２０、４２０、５２０、６２０、７２０、８２０、９２０、１９８３、１９９０、１９９３、２１９０、２２９０、２５８３ ゲート絶縁物
１３０、２３０、４３０、５３０、６３０、７３０、８３０、９３０、１９９２ ウェル
２４５、５４５、７４５、９４５、１９７５、１９７０、２５７０ ドレイン拡散領域
２５０、５５０、７５０、９５０ 相互接続
１１３０、１３３０、１９０４ ゲート制御ダイオード
１１２０、１３５０、１９４０ 制御線
１３００、１４００、１９００、２０００、２１００、２３１０−１１〜２３１０−ＮＭ ３Ｔ１Ｄゲート制御ダイオード・メモリ・セル
１３０５、１９２５、２３３０−１〜２３３０−Ｍ 書込みビットライン（ＢＬｗ）
１３１０、１９１５、２３４０−１〜２３４０−Ｍ 読出しビットライン（ＢＬｒ）
１３２０、１３３５、１９２０、２５２０ 書込みワードライン（ＷＬｗ）
１３３５、１３４０、１３５０、１９４５ 読出しワードライン（ＷＬｒ）
１３２５ 書込みゲートＦＥＴ
１３４５ 読出しゲートＦＥＴ
１３４０、１９０２ 読出し選択ＦＥＴ
１４１０ 単一ビットライン
１９０１ 書込みＦＥＴ
１９０３ 読出しＦＥＴ
１９１０ 接地
１９９４ （ゲートの）キャップ部分
２１１０、２２１０ 円柱状ポリシリコン・トレンチ
２３５０−１〜２３５０−Ｍ／２、２３５０−１〜２３５０−Ｍ／８ 接地線
Ｇ ゲート
Ｓ ソース
ＳＡ センス増幅器
ＳＴＩ 浅いトレンチ分離

Claims (42)

1. メモリ・セルに選択的にアクセスするための第１の制御線、少なくとも１つの第２の制御線および少なくとも１つのビットラインに結合されるように構成されたメモリ・セルであって、
   制御端子ならびに第１および第２の端子を有する書込みスイッチであって、前記書込みスイッチの前記第１の端子が前記少なくとも１つのビットラインに結合され、前記書込みスイッチの前記制御端子が前記第１の制御線に結合されている書込みスイッチと、
   第１および第２の入力端子を有する２端子半導体デバイスであって、前記２端子半導体デバイスの前記第１の入力端子が前記書込みスイッチの前記第２の端子に結合され、そして前記２端子半導体デバイスの前記第２の入力端子が前記少なくとも１つの第２の制御線に結合されており、前記第２の入力端子に対する前記第１の入力端子の電圧が閾値電圧を超えるときのキャパシタンスが前記閾値電圧を超えないときのキャパシタンスよりも大きくなるように構成されている２端子半導体デバイスと、
   制御端子ならびに第１および第２の端子を有する読出し選択スイッチであって、前記読出し選択スイッチの前記制御端子が前記少なくとも１つの第２の制御線に結合され、前記読出し選択スイッチの前記第１の端子が前記少なくとも１つのビットラインに結合されている読出し選択スイッチと、
   制御端子ならびに第１および第２の端子を有する読出しスイッチであって、前記読出しスイッチの前記制御端子が前記２端子半導体デバイスの前記第１の入力端子と前記書込みスイッチの前記第２の端子とに結合され、前記読出しスイッチの前記第１の端子が前記読出し選択ゲートの前記第２の端子に結合され、そして、前記読出しスイッチの前記第２の端子が接地されている読出しスイッチと、を備えるメモリ・セル。
2. 前記２端子半導体デバイスが、ゲート入力およびソース入力を有するゲート制御ダイオードを備え、前記ゲート入力が前記２端子半導体デバイスの前記第１の入力端子であり、前記ソース入力が前記２端子半導体デバイスの前記第２の入力端子である、請求項１に記載のメモリ・セル。
3. 前記ゲート制御ダイオードが、ゲートとウェルの間に形成された絶縁物、前記絶縁物および前記ゲートの一方の側に接しかつ部分的に重なるソース拡散領域、および前記絶縁物および前記ゲートの別の側に接する浅いトレンチ分離領域を備え、前記ゲート制御ダイオードの前記ソース入力が前記ソース拡散領域に結合され、さらに、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項２に記載のメモリ・セル。
4. 前記ゲート制御ダイオードが、ゲートとウェルの間に形成された絶縁物、前記絶縁物および前記ゲートの一方の側に接しかつ部分的に重なる第１のソース／ドレイン拡散領域、および前記絶縁物および前記ゲートの別の側に接しかつ部分的に重なる第２のソース／ドレイン拡散領域、および前記第１のソース／ドレイン拡散領域と前記第２のソース／ドレイン拡散領域を電気的に結合する相互接続を備え、前記ゲート制御ダイオードの前記ソース入力が前記第１のソース／ドレイン拡散領域に結合され、そして、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項２に記載のメモリ・セル。
5. 前記ゲート制御ダイオードが、ウェルと、トレンチを備えるゲートとの間に形成された絶縁物を備え、また、前記絶縁物の一部に少なくとも接するソース拡散領域を備え、前記ゲート制御ダイオードの前記ソース入力が前記ソース拡散領域に結合され、そして、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項２に記載のメモリ・セル。
6. 前記ゲート制御ダイオードが、ｎ型ゲート制御ダイオードである、請求項２に記載のメモリ・セル。
7. 前記ゲート制御ダイオードが、ｐ型ゲート制御ダイオードである、請求項２に記載のメモリ・セル。
8. 前記２端子半導体デバイスが、ウェルを有するゲート制御ダイオードを備え、前記閾値電圧が、前記ゲート制御ダイオードの前記ウェルのドーパント・レベルを変えることで変化させることができる、請求項１に記載のメモリ・セル。
9. 前記書込みスイッチ、前記読出し選択スイッチ、および前記読出しスイッチが、電界効果トランジスタ（ＦＥＴ）であり、各ＦＥＴがゲートおよび２つのソース／ドレイン拡散領域を有し、それぞれのゲートがそれぞれの制御端子に結合され、そしてそれぞれのソース／ドレイン拡散領域の各々がそれぞれの第１または第２の端子のうちの１つに結合されている、請求項１に記載のメモリ・セル。
10. 前記書込みスイッチ、前記読出し選択スイッチ、前記読出しスイッチ、および前記ゲート制御ダイオードが、ｎ型ＦＥＴである、請求項９に記載のメモリ・セル。
11. 前記書込みスイッチ、前記読出し選択スイッチ、前記読出しスイッチ、および前記ゲート制御ダイオードが、ｐ型ＦＥＴである、請求項９に記載のメモリ・セル。
12. メモリ・アレイであって、
    複数の第１の制御線と、
    複数の第２の制御線と、
    複数のビットラインと、
    複数の接地線と、
    一組のメモリ・セルとを備え、前記メモリ・セルの各々が、
    制御端子ならびに第１および第２の端子を有する書込みスイッチであって、前記書込みスイッチの前記第１の端子が前記ビットラインのうちの少なくとも１つに結合され、前記書込みスイッチの前記制御端子が前記第１の制御線のうちの１つに結合されている書込みスイッチと、
    第１および第２の入力端子を有する２端子半導体デバイスであって、前記２端子半導体デバイスの前記第１の入力端子が前記書込みスイッチの前記第２の端子に結合され、そして、前記２端子半導体デバイスの前記第２の入力端子が前記第２の制御線のうちの１つに結合されており、前記第２の入力端子に対する前記第１の入力端子の電圧が閾値電圧を超えるときのキャパシタンスが前記閾値電圧を超えないときのキャパシタンスよりも大きくなるように構成されている２端子半導体デバイスと、
    制御端子ならびに第１および第２の端子を有する読出し選択スイッチであって、前記読出し選択スイッチの前記制御端子が前記第２の制御線の１つに結合され、前記読出し選択スイッチの前記第１の端子が前記ビットラインのうちの少なくとも１つに結合されている読出し選択スイッチと、
    制御端子ならびに第１および第２の端子を有する読出しスイッチであって、前記読出しスイッチの前記制御端子が前記２端子半導体デバイスの前記第１の入力端子と前記書込みスイッチの前記第２の端子とに結合され、前記読出しスイッチの前記第１の端子が前記読出し選択ゲートの前記第２の端子に結合され、さらに、前記読出しスイッチの前記第２の端子が接地線に結合されている読出しスイッチと、を備えるものであるメモリ・アレイ。
13. 前記複数のビットラインが、複数の読出しビットラインおよび複数の書込みビットラインを備え、前記読出しビットラインのうちの所定のものが、前記メモリ・セルの部分集合のための前記読出し選択スイッチの前記第１の端子に結合され、さらに、前記書込みビットラインのうちの所定のものが、前記メモリ・セルの前記部分集合のための前記書込みスイッチの前記第１の端子に結合されている、請求項１２に記載のメモリ・アレイ。
14. 前記複数のビットラインが、複数の単一ビットラインを備え、前記単一ビットラインの各々が、前記メモリ・セルの部分集合のための前記読出し選択スイッチの前記第１の端子と、前記メモリ・セルの前記部分集合のための前記書込みスイッチの前記第１の端子とに結合されている、請求項１２に記載のメモリ・アレイ。
15. 前記複数の第２の制御線が、複数の単一の第２の制御線であり、前記単一の第２の制御線の各々が前記メモリ・セルの部分集合に結合されている、請求項１２に記載のメモリ・アレイ。
16. 前記複数の第２の制御線が、複数の読出し選択制御線および複数の第２の書込み制御線を備え、所定の読出し選択制御線が、前記メモリ・セルの部分集合のための前記読出し選択スイッチの前記制御線に結合され、所定の第２の書込み制御線が、前記メモリ・セルの前記部分集合のための前記ゲート制御ダイオードの前記第２の端子に結合されている、請求項１２に記載のメモリ・アレイ。
17. 前記アレイが、行と列を備え、２つの所定の列の２個のメモリ・セルの各部分集合が、所定の接地線を共有し、２列ごとに少なくとも１つの接地線がある、請求項１２に記載のメモリ・アレイ。
18. 前記アレイが、行と列を備え、複数の列のメモリ・セルの各部分集合が、所定の接地線を共有し、複数の列が前記接地線の１つを共有する、請求項１２に記載のメモリ・アレイ。
19. 前記２端子半導体デバイスが、ゲート入力およびソース入力を有するゲート制御ダイオードを備え、前記ゲート入力が前記２端子半導体デバイスの前記第１の入力端子であり、前記ソース入力が前記２端子半導体デバイスの前記第２の入力端子である、請求項１２に記載のメモリ・アレイ。
20. 前記ゲート制御ダイオードが、ゲートとウェルの間に形成された絶縁物、前記絶縁物および前記ゲートの一方の側に接しかつ部分的に重なるソース拡散領域、および前記絶縁物および前記ゲートの別の側に接する浅いトレンチ分離領域を備え、前記ゲート制御ダイオードの前記ソース入力が前記ソース拡散領域に結合され、さらに、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項１９に記載のメモリ・アレイ。
21. 前記ゲート制御ダイオードが、ゲートとウェルの間に形成された絶縁物、前記絶縁物および前記ゲートの一方の側に接しかつ部分的に重なる第１のソース／ドレイン拡散領域、および前記絶縁物および前記ゲートの別の側に接しかつ部分的に重なる第２のソース／ドレイン拡散領域、および前記第１のソース／ドレイン拡散領域と前記第２のソース／ドレイン拡散領域を電気的に結合する相互接続を備え、前記ゲート制御ダイオードの前記ソース入力が前記第１のソース／ドレイン拡散領域に結合され、さらに、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項１９に記載のメモリ・アレイ。
22. 前記ゲート制御ダイオードが、ウェルと、トレンチを備えるゲートとの間に形成された絶縁物を備え、また、前記絶縁物の一部に少なくとも接するソース拡散領域を備え、前記ゲート制御ダイオードの前記ソース入力が前記ソース拡散領域に結合され、さらに、前記ゲート制御ダイオードの前記ゲート入力が前記ゲートに結合されている、請求項１９に記載のメモリ・アレイ。
23. 前記ゲート制御ダイオードが、ｎ型ゲート制御ダイオードである、請求項１９に記載のメモリ・アレイ。
24. 前記ゲート制御ダイオードが、ｐ型ゲート制御ダイオードである、請求項１９に記載のメモリ・アレイ。
25. 第１の制御線、少なくとも１つの第２の制御線、および少なくとも１つのビットラインに結合されるように構成された所定のメモリ・セルをアクセスする方法であって、
    前記少なくとも１つの第２の制御線の電圧を第１の電圧から第２の電圧に変えるステップであって、前記少なくとも１つの第２の制御線が複数のメモリ・セルのうちの前記所定のメモリ・セルに結合されているものであるステップと、
    前記所定のメモリ・セルが、
    制御端子ならびに第１および第２の端子を有する書込みスイッチであって、前記書込みスイッチの前記第１の端子が前記少なくとも１つのビットラインに結合され、前記書込みスイッチの前記制御端子が前記第１の制御線に結合されている書込みスイッチと、
    第１および第２の入力端子を有する２端子半導体デバイスであって、前記２端子半導体デバイスの前記第１の入力端子が前記書込みスイッチの前記第２の端子に結合され、そして、前記２端子半導体デバイスの前記第２の入力端子が前記少なくとも１つの第２の制御線に結合されており、前記２端子半導体デバイスは、前記第２の入力端子に対する前記第１の入力端子の電圧が閾値電圧を超えるときのキャパシタンスが前記閾値電圧を超えないときのキャパシタンスよりも大きくなるように構成されている２端子半導体デバイスと、
    制御端子ならびに第１および第２の端子を有する読出し選択スイッチであって、前記読出し選択スイッチの前記制御端子が前記少なくとも１つの第２の制御線に結合され、前記読出し選択スイッチの前記第１の端子が前記少なくとも１つのビットラインに結合されている読出し選択スイッチと、
    制御端子ならびに第１および第２の端子を有する読出しスイッチであって、前記読出しスイッチの前記制御端子が前記２端子半導体デバイスの前記第１の入力端子と前記書込みスイッチの前記第２の端子とに結合され、前記読出しスイッチの前記第１の端子が前記読出し選択ゲートの前記第２の端子に結合され、そして前記読出しスイッチの前記第２の端子が接地に結合されている読出しスイッチと、を備える方法。
26. 前記方法が、前記所定のメモリ・セルを読み出す方法であって、
    前記少なくとも１つのビットラインの状態に対応するデータ値を決定するステップをさらに備える、請求項２５に記載の方法。
27. 前記方法が、前記少なくとも１つのビットラインを予め決められた電圧に充電するステップをさらに備え、
    前記少なくとも１つのビットラインの状態に対応するデータ値を決定する前記ステップが、前記少なくとも１つのビットラインの状態の変化を決定することをさらに備え、それによって、第１のデータ値に割り当てられる状態の変化がなく、状態の変化が第２のデータ値に割り当てられる、請求項２６に記載の方法。
28. 前記少なくとも１つの制御線が単一制御線である、請求項２６に記載の方法。
29. 前記第１の電圧が、予め決められた、前記第２の電圧よりも低い電圧である、請求項２８に記載の方法。
30. 前記少なくとも１つの制御線が、書込み制御線および読出し選択制御線を備える、請求項２５に記載の方法。
31. 前記変えるステップが、さらに、
    電圧を予め決められた低い電圧から予め決められた高い電圧に上げることによって、前記書込み制御線を変えるステップと、
    電圧を予め決められた低い電圧から予め決められた高い電圧に上げることによって、前記読出し選択制御線を変えるステップとを備える、請求項３０に記載の方法。
32. 前記方法が、信号を前記少なくとも１つの信号線に加えるステップをさらに備え、
    前記変えるステップが、
    前記書込み制御線の電圧を予め決められた高い電圧から予め決められた低い電圧に下げるステップと、
    前記書込み制御線の電圧を前記予め決められた低い電圧から前記予め決められた高い電圧に上げるステップとをさらに備え、そして、
    前記方法が、前記信号を前記少なくとも１つの信号線から除去するステップをさらに備え、前記信号を除去する前記ステップが、電圧を下げる前記ステップの後で行われる、請求項３０に記載の方法。
33. 少なくとも１つの半導体メモリ・デバイスを備える半導体構造であって、前記少なくとも１つの半導体メモリ・デバイスは、前記少なくとも１つの半導体メモリ・デバイスに選択的にアクセスするための第１の制御線、少なくとも１つの第２の制御線および少なくとも１つのビットラインに結合されるように構成されており、前記少なくとも１つの半導体メモリ・デバイスが、
    ゲートとウェルの間に形成された絶縁物、前記ゲート、前記ゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える書込みトランジスタであって、前記書込みトランジスタの前記第１のソース／ドレイン拡散領域が少なくとも１つのビットラインに結合され、前記書込みトランジスタの前記ゲートが前記第１の制御線に結合されている書込みトランジスタと、
    ゲートとウェルの間に形成されたゲート制御ダイオード絶縁物、前記ゲート、および前記ゲート制御ダイオード絶縁物の一部に少なくとも接するソース拡散領域を少なくとも備える２端子半導体デバイスであって、前記２端子半導体デバイスの前記ゲートが前記書込みスイッチの前記第２のソース／ドレイン拡散領域に結合され、そして前記２端子半導体デバイスの前記ソース拡散領域が前記少なくとも１つの第２の制御線に結合されている２端子半導体デバイスと、
    ゲートとウェルの間に形成された絶縁物、前記ゲート、および前記ゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える読出し選択トランジスタであって、前記読出し選択スイッチの前記ゲートが前記少なくとも１つの第２の制御線に結合され、前記読出し選択トランジスタの前記第１のソース／ドレイン拡散領域が前記少なくとも１つのビットラインに結合されている読出し選択トランジスタと、さらに、
    ゲートとウェルの間に形成された絶縁物、前記ゲート、および前記ゲートの側に形成された第１および第２のソース／ドレイン拡散領域を備える読出しトランジスタであって、前記読出しトランジスタの前記ゲートが前記ゲート制御ダイオードの前記第１の端子と前記書込みトランジスタの前記第２のソース／ドレイン拡散領域とに結合され、前記読出しトランジスタの前記第１のソース／ドレイン拡散領域が前記読出し選択ゲートの前記第２のソース／ドレイン拡散領域に結合され、前記読出しトランジスタの前記第２のソース／ドレイン拡散領域が接地に結合されている読出しトランジスタと、を備える半導体構造。
34. 前記２端子半導体デバイスがゲート制御ダイオードであり、
    前記ゲート制御ダイオード絶縁物の一部に少なくとも接する前記ゲート制御ダイオードの前記ソース拡散領域が、前記ゲート制御ダイオードの前記ゲート制御ダイオード絶縁物の第１の側に接し、前記ゲート制御ダイオード絶縁物の前記第１の側が、前記ゲート制御ダイオードの前記ゲートの２つの側のうちの第１のものであり、
    前記ゲート制御ダイオードが、さらに、前記ゲート制御ダイオード絶縁物の第２の側に接している浅いトレンチ分離領域を備え、前記ゲート制御ダイオード絶縁物の前記第２の側が、前記ゲート制御ダイオードの前記ゲートの２つの側のうちの第２のものである、請求項３３に記載の半導体構造。
35. 前記２端子半導体デバイスがゲート制御ダイオードであり、
    前記ゲート制御ダイオードの前記ソース拡散領域が第１のソース／ドレイン拡散領域であり、
    前記ゲート制御ダイオード絶縁物の一部に少なくとも接する前記ゲート制御ダイオードの前記第１のソース／ドレイン拡散領域が、前記ゲート制御ダイオード絶縁物の第１の側に接し、前記ゲート制御ダイオード絶縁物の前記第１の側が、前記ゲート制御ダイオードの前記ゲートの２つの側のうちの第１のものであり、
    前記ゲート制御ダイオードが、さらに、前記絶縁物の第２の側に接する第２のソース／ドレイン拡散領域を備え、前記ゲート制御ダイオード絶縁物の前記第２の側が、前記ゲート制御ダイオードの前記ゲートの２つの側のうちの第２のものであり、前記ゲート制御ダイオードが、さらに、前記第１のソース／ドレイン拡散領域と前記第２のソース／ドレイン拡散領域を電気的に結合する相互接続を備える、請求項３３に記載の半導体構造。
36. 前記２端子半導体デバイスがゲート制御ダイオードであり、そして、前記ゲート制御ダイオードのゲートが、少なくとも部分的にトレンチ中に形成され、前記絶縁物が前記トレンチを前記ウェルおよび前記ソース拡散領域から隔てている、請求項３３に記載の半導体構造。
37. 前記トレンチが、円柱状である、請求項３６に記載の半導体構造。
38. 前記ゲート制御ダイオードの前記ゲートが、前記トレンチに結合されたキャップをさらに備え、前記トレンチが前記キャップの下にあり、前記絶縁物が、前記トレンチおよび前記ウェルの上にない前記キャップの部分の間に形成される、請求項３６に記載の半導体構造。
39. 前記少なくとも１つの半導体メモリ・デバイスが、第１の半導体メモリ・デバイスを備え、前記ゲート制御ダイオードが、第１のソース拡散領域を有する第１のゲート制御ダイオードであり、
    前記半導体が、第２のトレンチ中に少なくとも部分的に形成された第２のゲート、前記第２のトレンチと前記ウェルの間に形成された第２の絶縁物、および前記第２の絶縁物に接する第２のソース拡散領域を有する第２のゲート制御ダイオード、を備える第２の半導体メモリ・デバイスをさらに備え、
    前記第１のゲート制御ダイオードの前記第１のソース拡散領域が、前記第２のゲート制御ダイオードの前記第２のソース拡散領域でもあり、それによって、前記ソース拡散領域が、前記第１の半導体メモリ・デバイスと前記第２の半導体メモリ・デバイスの間で共有される、請求項３６に記載の半導体構造。
40. 前記第１のゲート制御ダイオードが、第１のトレンチ、第１のゲート、および第１の絶縁物を有し、
    前記第１のトレンチが、前記第１のゲートの第１のキャップ部分の下にあり、
    前記第１の絶縁物が、前記第１のトレンチおよび前記ウェルの上にない前記第１のキャップの部分の間に形成され、
    前記第２のトレンチが、前記第２のゲートの第２のキャップ部分の下にあり、
    前記第２の絶縁物が、前記第２のトレンチおよび前記ウェルの上にない前記第２のキャップの部分の間に形成される、請求項３９に記載の半導体構造。
41. 前記少なくとも１つの半導体メモリ・デバイスが、第１の半導体メモリ・デバイスを備え、前記半導体が、第２の半導体メモリ・デバイスをさらに備え、前記書込みトランジスタの前記第１のソース／ドレイン拡散領域が、前記第１の半導体メモリ・デバイスと前記第２の半導体メモリ・デバイスの間で共有される、請求項３３に記載の半導体構造。
42. 前記読出し選択トランジスタの前記ゲートと前記２端子半導体デバイスの前記ゲートが接触しており、前記書込みトランジスタと前記２端子半導体デバイスが少なくともトレンチ分離によって隔てられている、請求項３３に記載の半導体構造。

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