JP5132032B2 - ゲート制御ダイオード・メモリ・セル - Google Patents
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
- Semiconductor Memories (AREA)
Description
V_cell_初期(0,1) = V_cell_初期(1) - V_cell_初期(0)
= VBLH - 0
= VBLH
V_cell_最終(0,1) = V_cell_最終(1) - V_cell_最終(0)
= VBLH C_cell / (C_cell+C_bl) - 0
= VBLH C_cell / (C_cell+C_bl)
Cell_利得 = V_cell_最終(0,1) / V_cell_初期(0,1)
= TR (転送比)
= C_cell / C_cell + C_bl)
< 1
V_cell_初期(0,1) = V_cell_初期(1) - V_cell_初期(0)
= VBLH - 0
= VBLH
V_cell_最終(0,1) = V_cell_最終(1) - V_cell_最終(0)
= VBLH - 0
= VBLH
Cell_利得 = V_cell_最終(0,1) / V_cell_初期(0,1)
= 1
ゲート制御ダイオード高利得信号増大
・非直線性電圧増大
・電荷転送
VL_ローを、ゲート制御ダイオードに加わるロー信号の大きさとし、VL_ローは通常おおよそ0であり、
VLがVL_ハイのとき、Rc=Cg_gd(オン)/CLとし、
VLがVL_ローのとき、rc=Cg_gd(オフ)/CLとし、
VSを、ゲート制御ダイオードのソースに加えられた増大電圧の大きさとし、
dVinを、(ゲート制御ダイオードのゲートでの)0と1の間の入力信号の差とし、
dVoutを、(ゲート制御ダイオードのゲートでの)0と1の間の出力信号の差であり、信号増幅は増大信号VSで制御されるとする。
dVout = VL_ハイ + VSRc / (1+Rc) - (VSrc /(1+rc) + VL_ロー)
dVin = VL_ハイ - VL_ロー
利得 = dVout/dVin 〜1 + VS/VL_ハイ
一般に、
Cg_gd(オン) >> CL >> Cg_gd(オフ)
Cg_gd(オフ) : CL : Cg_gd(オン) = 1 : 10 : 100
Rc >> 1 >> rc
VL_ロー 〜 0
一般に、VS=1.2V、VL_ハイ=0.4、VL_ロー=0であり、
ゲート制御ダイオードを使用すると、利得=4
直線コンデンサを使用すると、 利得=1
Vg_iを、ゲート制御ダイオードのゲートの初期電圧とし、
Vg_fを、ゲート制御ダイオードのゲートの最終電圧とし、
Vt_gdを、ゲート制御ダイオードの閾値電圧とし(Vt_gdはゼロVtか、低Vtか、標準Vtかである)、
Vsを、ゲート制御ダイオードのソースに加えられる増大電圧とし、
Cg_gdを、ゲート制御ダイオード(gd)のゲート・ソース間キャパシタンスとし、
Cg_rgを、読出しデバイス(rg)のゲート・ソース間キャパシタンスとする。
Rc = Cg_gd / Cg_rg
Q_蓄積 = (Vg_i - Vt_gd) Cg_gd
1.完全電荷転送(Vg_f <= Vs + Vt_gd)
Q_転送 = (VG_f - Vt_rg) Cg_rg = Q_蓄積
Vg_f = Q_蓄積 / Cg_rg + Vt_rg = (Vg_i -Vt_gd) Cg_gd / Cg_rg + Vt_rg
Vg_f = Vg_i Rc + Vt_rg - Vt_gd Rc
利得 = Vg_f / Vg_i 〜1 + Rc (Vt_rg > Vg_iで、Vt_gdおよびRcは小さい)
最大電荷転送Vg_f = Vs+Vg_gdで、
Rc = (Vs + Vt_gd - Vt_rg) / (Vg_i -Vt_gd)
2.限定電荷転送(Vg_f > Vs + Vt_gd)
Q_転送1 (Vs + Vt_gdまで) = (Vs + Vt_gd -Vt_rg) Cg_rg (Cg_rgを充電)
Q_転送2 (Vs + Vt_gdより高く) = Q_蓄積 - Q_転送1 (Cg_gd+ Cg_rgを充電)
del_V1 = Vs + Vt_gd - Vt_rg
del_V2 = Q_転送2 / (Cg_gd + Cg_rg)
Vg_f = Vt_rg + del_V1 + del_V2 = (Vs +Vg_i) Rc / (1 + Rc) + Vt_rg / (1 + Rc) - Vt_gd
利得 = Vg_f / Vg_i 〜 (1 + Vs / Vg_i) Rc / (1+ Rc) (Vt_gd < Vg_i, Rc >> 1)
NDR2T1D二重利得DRAMセル
・非破壊読み出し
・単一またはデュアルR/Wポート
・低ビットライン(BL)電圧(0.4V)
・低ワードライン(WL)電圧−電圧増大不要、小型WLドライバ(1V)
・読出しデバイスの利得(電流)
・セルの利得:コンデンサ電圧0〜0.4Vから0.05〜1.3V、利得=1.25/0.4=3.1
・漏れ電流およびトンネル電流を減少するように、Rgate(読出しゲート)およびWgate(書込みゲート)の厚い酸化膜、高Vt
・待機中に、BLは接地されて、最小BL漏れ電流
・読出しのために、BLはVBLH(0.4V)に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜FET
・待機チャネル漏れを最小限にするために、負のワードライン(WLw)(−0.5V)を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
2T1D二重利得DRAMセル
・非破壊読み出し
・単一またはデュアルR/Wポート
・低ビットライン(BL)電圧(0.4V)
・低ワードライン(WL)電圧−電圧増大不要、小型WLドライバ(1V)
・読出しデバイスの利得(電流)
・セルの利得:コンデンサ電圧0〜0.4Vから0.05〜1.3V、利得=1.25/0.4=3.1
・漏れ電流およびトンネル電流を減少するように、RgateおよびWgateの厚い酸化膜、高Vt
・待機中に、BLは接地されて、最小BL漏れ電流
・読出しのために、BLはVBLH(0.4V)に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜FET
・待機チャネル漏れを最小限にするために、負のワードライン(WLw)(−0.5V)を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
2T1D二重利得DRAMセル
・非破壊読み出し
・単一またはデュアルR/Wポート
・低ビットライン(BL)電圧(0.4V)
・低ワードライン(WL)電圧−電圧増大不要、小型WLドライバ(1V)
・読出しデバイスの利得(電流)
・セルの利得:コンデンサ電圧0〜0.4Vから0.05〜1.3V、利得=1.25/0.4=3.1
・漏れ電流およびトンネル電流を減少するように、RgateおよびWgateの厚い酸化膜、高Vt
・待機中に、BLは接地されて、最小BL漏れ電流
・読出しのために、BLはVBLH(0.4V)に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜FET
・待機チャネル漏れを最小限にするために、負のワードライン(WLw)(−0.5V)を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
Vs_gd>Vg_gd-Vt_gd (1a)
その後、ゲート制御ダイオードのゲートと記憶データを保持するチャネルの間の反転層に蓄積された電荷は、接続コンデンサに転送される。この接続コンデンサは、ゲート制御ダイオードのゲートの関連し浮遊キャパシタンス(C_浮遊)に接続されるほかに、(1)図1の1T1DDRAM110の場合の接続BLか(WL制御ゲートが開いていると想定して)、または(2)図2の2T1DDRAM120の場合の読出しデバイスのFETゲートかどちらかに接続される。
Q_蓄積 = (Vg_gd_初期 - Vt_gd) Cg_gd (1b)
Q_転送 = Q_蓄積 (1c)
Vg_f = Vscc + Vg_i (2a)
cc = Cg_gd / (Cg_gd + C_負荷) (2b)
ここで、ccは、ゲート制御ダイオードのゲート−ソース間キャパシタンス(Cg_gd)と接続ノードの結合負荷キャパシタンス(C_負荷)によってゲート制御ダイオードのゲートに対して形成された電圧分割器の結合係数であり、Vg_iはゲート制御ダイオードのゲート(記憶ノード)の初期電圧Vgであり、Vg_fは、WLrの電圧が持ち上げられた後の電圧Vgである。
Cg_gd(オン) > C_負荷、Cg_rg >> Cg_gd(オフ)
一般に、
Cg_gd(オフ) : C_負荷 : Cg_gd = 1 : 10 : 100
VWLH = 1V、VBLH = 0.4V
Cg_gd(オン) > CL >> Cg_gd(オフ)
一般に、
Cg_gd(オフ) : CL : Cg_gd(オン) =1 : 10 : 100
Vt_gdを、ゼロVtまたは低Vtであるゲート制御ダイオード閾値電圧とし、
Cg_rgを、読出しデバイスのゲート・キャパシタンスとし、
Vt_rgを、読出しデバイスの閾値電圧とし、
Q_蓄積およびQ_転送を、蓄積された電荷および転送された電荷とし、
Vs_gdをVs、Vg_gd_初期をVg_i、Vg_gd_最終をVg_fとする。
Rc = Cg_gd / Cg_rg〜Cg_gd / C_負荷 (C_負荷〜Cg_rg)
Q_蓄積 = (Vg_i - Vt_gd) Cg_gd
完全電荷転送(Vg_f<=Vs+Vt_gd)、
Q_転送 = (Vg_f - Vt_rg) Cg_rg = Q_蓄積 (3a)
Vg_f = Q_蓄積 / Cg_rg + Vt_rg = (Vg_i -Vt_gd) Cg_gd / Cg_rg + Vt_rg
Vg_f = Vg_i Rc + Vt_rg - Vt_gd Rc (3b)
利得 = Vg_f / Vg_i〜1 + Rc (3c)
(Vt_rg>Vg_iであり、Vt_gdおよびRcは小さい)
最大電荷転送、すなわちVg_f=Vs+Vt_gdで、
Rc = (Vs + Vt_gd - Vt_rg) / (Vg_i - Vt_gd)
一般に、VsはVg_iの2倍から3倍であり、ここで、Vg_i<Vt_rg、Vt_gd〜0。Rcはほぼ1〜2である。
Vt_gd = 0
Vt_rg = 0.5V
Vg_i = 0.4V
Vs = 0 → 1V (0Vから1Vに持ち上げられる)
Q_蓄積 = (VG_i - Vt_gd) Cg_gd
Vg_i < Vg_f < Vg_i Rc + Vt_rg -Vt_gd Rc
(1)読出しデバイスのゲート電圧は、蓄えられたセル電圧(Vg_i=V_cell_初期)よりも依然として遥かに高く、したがって良い電圧利得である。
(2)公称電荷転送動作に必要とされるよりも多いゲート制御ダイオードに蓄積された残留電荷は、ソース_ドレイン漏れ、ゲート・トンネル漏れ、および放射によるソフト・エラー(「SER」)に対するセルの記憶信頼性に関して、記憶された1データを0データと区別する設計余裕として作用する。
限定電荷転送: (Vg_f>Vs+Vt_gd)
Q_転送1 = (Vs + Vt_gd - Vt_rg) Cg_rg
(Vs+Vt_gdまで、Cg_rgを充電)
Q_転送2 = Q_蓄積 - Q_転送1
(Vs+Vt_gdより上に、Cg_gd+Cg_rgを充電)
= (Vg_i - Vt_gd) Cg_gd - (Vs + Vt_gd- Vt_rg) Cg_rg
= Vg_i Cg_gd - Vs Cg_rg + Vt_rgCg_rg - Vt_gd (Cg_gd + Cg_rg)
(5a)
del_V1 = Vs + Vt_gd - Vt_rg
del_V2 = Q_転送2 / (Cg_gd + Cg_rg)
= [(Vg_i - Vt_gd) Cg_gd - (Vs + Vt_gd -Vt_rg) Cg_rg] / (Cg_gd + Cg_rg)
= Vg_i Rc / (1 + Rc) - Vs / (1 + Rc) +Vt_rg / (1 + Rc) - Vt_gd
Vg_f = Vt_rg + del_V1 + del_V2 = (Vs +Vg_i) Rc / (1 + Rc) + Vt_rg / (1 + Rc)
(5b)
利得 = Vg_f / Vg_i〜(1 + Vs / Vg_i) Rc / (1 +Rc) (5c)
(Vt_gd < Vg_i, Rc >> 1)
利得 = 1 + Rc - (Vt_gd / Vg_i) Rc〜1 + Rc 完全電荷転送(小さなRcの場合)
利得 = (1 + Vs/Vg_i) Rc / (1 + Rc) 限定電荷転送(大きなRc)。
Vg_i = 0.4V
Vs = 1V
Vt_gd = 0
Vt_rg = 0.6V
Vg_f = (1 + 0.4) (10) / (1 + 10) + 0.6 /(1 + 10) = 1.33V
利得 = 1.33 / 0.4 = 0.3
Vg_f = Vscc + Vg_i (2a)
cc = Cg_gd / (Cg_gd + C_負荷) (2b)
ここで、ccは、ゲート制御ダイオードのゲート−ソース間キャパシタンス(Cg_gd)と接続ノードの結合負荷キャパシタンス(C_負荷)によってゲート制御ダイオードのゲートに対して形成された電圧分割器の結合係数であり、Vg_iはゲート制御ダイオードのゲート(記憶ノード)の初期電圧Vgであり、Vg_fは、WLrの電圧が持ち上げられた後の電圧Vgである。
Cg_gd(オフ) : C_負荷 : Cg_gd(オン) = 1 : 10 :100
および、
Rc = Cg_gd / Cg_rg〜Cg_gd / C_負荷 (Cg_gd〜C_負荷)
= 1〜10
Vt_rg>VBLH+オフ_rgであるように(オフ_rgは、ビットラインに接続された全ての読出しデバイスの全オフ電流が確実にある特定のレベルより下になるようにするための設計余裕である)選び、かつ
VWLH-Vt_wg>VBLH+od_wgであるように(od_wgは、1データを書き込むために書込みデバイスの十分なゲート・オーバドライブ(ゲート電圧から閾値電圧を引いたもの)を保証するための設計余裕である)選ぶべきである。
VBLH=0.4V
VWLW=0〜1.0V、VWLR=0〜1.0V
Vcell=0.0〜0.4V(記憶)、0.05〜1.3V(読出し)
ゲート制御ダイオード・セル:0.6μ×1.5μ、ゼロVt(トレンチ)
読出しデバイス:0.28μ×0.12μ
BLcap〜160fF(256セルのビットライン)
R、WNFET:Vt=0.6V
Rc=Cg_gd/Cg_rg=27
利得=1.25/0.4=3.1
VBLH=0.65V
VWLW=−0.4〜1.2V、VWLR=0〜1.2V
Vcell=0.0〜0.6V(記憶)、0.05〜1.35V(読出し)
ゲート制御ダイオード・セル:0.72μ×0.35μ、ゼロVt(平板状)
読出しデバイス:0.28μ×0.12μ、書込み_ゲート:0.28μ×0.16μ
BLcap〜160fF(256セルのビットライン)
R、WNFET(読出し、書込み用NFET):Vt=0.6V
Rc=Cg_gd/Cg_rg=7.5
利得=1.30/0.6=2.1
V_bl_最終(1) = V_cell(1) C_cell / C_bl =VBLH C_cell / C_bl
del_V_rg = Q_cell(1) / C_rg = V_cell(1)C_cell / C_rg
V_rg_最終(1) = V_cell_最終(1) = V_cell(1) (1 +C_cell / C_rg)
112 トランジスタ
114、124、224、324、374、424、474、924、1024、1114、1124、1414、1424、1434、1464、1474、1484、1514、1524、1564、1574、1584、1624、1724 ゲート制御ダイオード
120、220、300、350、400、450、1110、1120 ゲート制御ダイオード・メモリ・セル(2T1Dセル)
122、1112、1122 第1のトランジスタ
126、1116、1126 第2のトランジスタ
200 ゲート制御ダイオード信号増幅器
641、643 記憶セル・コンタクト領域
640、642 トレンチ領域
1416、1426、1436、1466、1476、1486、1516、1526、1566、1576、1586 ゲート端子
1418、1428、1438、1468、1478、1488、1518、1528、1568、1578、1588 ソース端子
1465、1475、1485、1565、1575、1585 ドレイン端子
1600、1700 2T1Dゲート制御ダイオード平板状メモリ・セル構造
Rgate 読出しゲート
Wgate 書込みゲート
WLw、925 書込み用ワードライン
WLr、927 読出し用ワードライン
BL ビットライン
BLw、917 書込み用ビットライン
BLr 読出し用ビットライン
MCBR 金属コネクタ
SA、930 センス増幅器
GND 接地
Claims (9)
- 拡散領域と書込みワードラインに直接的に接続されるゲート端子とを有する少なくとも1つのトランジスタと、ゲート制御ダイオードとを備えるメモリ・セルであって、
記憶セルとして機能する前記ゲート制御ダイオードにおいて、ゲート端子が前記記憶セルの1つの端子を形成し、かつ前記少なくとも1つのトランジスタの前記拡散領域に直接的に接続され、ソース端子が読出しワードラインに直接的に接続され、ドレインが開いたままになっていて、ゲートが記憶ノードを形成する、
メモリ・セル。 - 前記ゲート制御ダイオードの前記ゲートが、トレンチの形で実現されるゲートである、請求項1に記載のメモリ・セル。
- 前記ゲート制御ダイオードのゲートが、酸化物膜および、その下側に配置されかつ前記酸化物膜を囲繞するシリコンで囲繞されたポリ・トレンチを備える、請求項2に記載のメモリ・セル。
- 前記ポリ・トレンチが円柱形である、請求項3に記載のメモリ・セル。
- 前記ゲート制御ダイオードが、金属酸化物半導体(「MOS」)コンデンサを備える、請求項3に記載のメモリ・セル。
- 前記ゲート制御ダイオードの前記ゲート端子が、平板状である、請求項1に記載のメモリ・セル。
- 前記ゲート制御ダイオードのゲートが、拡散領域の上に配置されている、請求項6に記載のメモリ・セル。
- さらに、前記ゲート制御ダイオードのゲートと前記拡散領域の間に配置された酸化物層を備える、請求項7に記載のメモリ・セル。
- 前記ゲート制御ダイオードが、プレーナ型金属酸化物半導体(「MOS」)コンデンサを備える、請求項6に記載のメモリ・セル。
以上
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Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7027326B2 (en) * | 2004-01-05 | 2006-04-11 | International Business Machines Corporation | 3T1D memory cells using gated diodes and methods of use thereof |
US8324667B2 (en) * | 2004-01-05 | 2012-12-04 | International Business Machines Corporation | Amplifiers using gated diodes |
JP2006338729A (ja) * | 2005-05-31 | 2006-12-14 | Sony Corp | 半導体記憶装置 |
US7385251B2 (en) * | 2006-01-18 | 2008-06-10 | International Business Machines Corporation | Area-efficient gated diode structure and method of forming same |
US8648403B2 (en) * | 2006-04-21 | 2014-02-11 | International Business Machines Corporation | Dynamic memory cell structures |
US7508701B1 (en) * | 2006-11-29 | 2009-03-24 | The Board Of Trustees Of The Leland Stanford Junior University | Negative differential resistance devices and approaches therefor |
US7466617B2 (en) * | 2007-01-16 | 2008-12-16 | International Business Machines Corporation | Multi-port dynamic memory structures |
US7805658B2 (en) * | 2007-02-12 | 2010-09-28 | International Business Machines Corporation | DRAM Cache with on-demand reload |
US20090046503A1 (en) * | 2007-08-17 | 2009-02-19 | Wing Kin Luk | Enhanced Gated Diode Memory Cells |
US20090103382A1 (en) * | 2007-10-18 | 2009-04-23 | Wing Kin Luk | Gated Diode Sense Amplifiers |
CN101764133B (zh) * | 2008-12-24 | 2012-07-11 | 上海华虹Nec电子有限公司 | 利用隧穿二极管作为选择开关管的快速存储器结构 |
US8533388B2 (en) * | 2009-06-15 | 2013-09-10 | Broadcom Corporation | Scalable multi-bank memory architecture |
US8385148B2 (en) * | 2009-06-15 | 2013-02-26 | Broadcom Corporation | Scalable, dynamic power management scheme for switching architectures utilizing multiple banks |
US8138541B2 (en) * | 2009-07-02 | 2012-03-20 | Micron Technology, Inc. | Memory cells |
CN101715041B (zh) * | 2009-11-20 | 2011-09-14 | 苏州东微半导体有限公司 | 半导体感光器件的控制方法 |
CN105655340B (zh) * | 2009-12-18 | 2020-01-21 | 株式会社半导体能源研究所 | 半导体装置 |
CN102714184B (zh) | 2009-12-28 | 2016-05-18 | 株式会社半导体能源研究所 | 半导体器件 |
KR101842413B1 (ko) * | 2009-12-28 | 2018-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
WO2011105310A1 (en) | 2010-02-26 | 2011-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011114868A1 (en) | 2010-03-19 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR101884031B1 (ko) | 2010-04-07 | 2018-07-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
TWI511236B (zh) | 2010-05-14 | 2015-12-01 | Semiconductor Energy Lab | 半導體裝置 |
WO2012008286A1 (en) * | 2010-07-16 | 2012-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN103003934B (zh) | 2010-07-16 | 2015-07-01 | 株式会社半导体能源研究所 | 半导体器件 |
US8422272B2 (en) | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
WO2012029637A1 (en) | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
TWI574259B (zh) | 2010-09-29 | 2017-03-11 | 半導體能源研究所股份有限公司 | 半導體記憶體裝置和其驅動方法 |
US8902637B2 (en) | 2010-11-08 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device comprising inverting amplifier circuit and driving method thereof |
JP5852874B2 (ja) | 2010-12-28 | 2016-02-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI614747B (zh) * | 2011-01-26 | 2018-02-11 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
US9443844B2 (en) | 2011-05-10 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Gain cell semiconductor memory device and driving method thereof |
JP6013682B2 (ja) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
US9472570B2 (en) * | 2014-02-18 | 2016-10-18 | Globalfoundries Inc. | Diode biased body contacted transistor |
JP6560508B2 (ja) | 2014-03-13 | 2019-08-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR20150138026A (ko) | 2014-05-29 | 2015-12-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP6674838B2 (ja) * | 2015-05-21 | 2020-04-01 | 株式会社半導体エネルギー研究所 | 電子装置 |
KR102171724B1 (ko) * | 2016-08-31 | 2020-10-30 | 마이크론 테크놀로지, 인크 | 메모리 셀 및 메모리 어레이 |
US11211384B2 (en) | 2017-01-12 | 2021-12-28 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
WO2018140102A1 (en) | 2017-01-30 | 2018-08-02 | Micron Technology, Inc. | Integrated memory assemblies comprising multiple memory array decks |
US20180315708A1 (en) * | 2017-05-01 | 2018-11-01 | Globalfoundries Inc. | Power rail and mol constructs for fdsoi |
TWI685842B (zh) * | 2017-12-13 | 2020-02-21 | 湯朝景 | 3t1d sram細胞以及用於靜態隨機存取記憶體的存取方法及相關的裝置 |
US11176451B2 (en) * | 2018-10-12 | 2021-11-16 | International Business Machines Corporation | Capacitor based resistive processing unit with symmetric weight update |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3513365A (en) * | 1968-06-24 | 1970-05-19 | Mark W Levi | Field-effect integrated circuit and method of fabrication |
US3706891A (en) * | 1971-06-17 | 1972-12-19 | Ibm | A. c. stable storage cell |
US4021788A (en) | 1975-05-16 | 1977-05-03 | Burroughs Corporation | Capacitor memory cell |
US4045783A (en) * | 1976-04-12 | 1977-08-30 | Standard Microsystems Corporation | Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry |
JPS6041463B2 (ja) * | 1976-11-19 | 1985-09-17 | 株式会社日立製作所 | ダイナミツク記憶装置 |
US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JPH06334142A (ja) * | 1993-05-18 | 1994-12-02 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
WO1995035572A1 (en) * | 1994-06-20 | 1995-12-28 | Neomagic Corporation | Graphics controller integrated circuit without memory interface |
US5434816A (en) * | 1994-06-23 | 1995-07-18 | The United States Of America As Represented By The Secretary Of The Air Force | Two-transistor dynamic random-access memory cell having a common read/write terminal |
US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
JPH09162304A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5841703A (en) * | 1996-12-31 | 1998-11-24 | Intel Corporation | Method and apparatus for removal of VT drop in the output diode of charge pumps |
US5757693A (en) * | 1997-02-19 | 1998-05-26 | International Business Machines Corporation | Gain memory cell with diode |
CA2198839C (en) * | 1997-02-28 | 2004-11-02 | Richard C. Foss | Enhanced asic process cell |
US5835402A (en) * | 1997-03-27 | 1998-11-10 | Xilinx, Inc. | Non-volatile storage for standard CMOS integrated circuits |
US6468855B2 (en) * | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
US6573548B2 (en) * | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
US6134146A (en) * | 1998-10-05 | 2000-10-17 | Advanced Micro Devices | Wordline driver for flash electrically erasable programmable read-only memory (EEPROM) |
US6425858B1 (en) * | 1999-03-19 | 2002-07-30 | Fuji Photo Optical Co., Ltd. | Electronic endoscope apparatus having magnification changing function |
JP2001093988A (ja) | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
US6841821B2 (en) * | 1999-10-07 | 2005-01-11 | Monolithic System Technology, Inc. | Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same |
US6452858B1 (en) | 1999-11-05 | 2002-09-17 | Hitachi, Ltd. | Semiconductor device |
EP1217662A1 (en) * | 2000-12-21 | 2002-06-26 | Universite Catholique De Louvain | Ultra-low power basic blocks and their uses |
JP2002298588A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその検査方法 |
US7021786B1 (en) * | 2002-03-04 | 2006-04-04 | Sandor Sr Frederick J | Illuminated glass deck light panel and method of installation |
US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
US7027326B2 (en) * | 2004-01-05 | 2006-04-11 | International Business Machines Corporation | 3T1D memory cells using gated diodes and methods of use thereof |
US7021788B2 (en) * | 2004-06-02 | 2006-04-04 | Tupor Limited | Telescopic lantern |
-
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