JPH0587914B2 - - Google Patents
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- JPH0587914B2 JPH0587914B2 JP59045202A JP4520284A JPH0587914B2 JP H0587914 B2 JPH0587914 B2 JP H0587914B2 JP 59045202 A JP59045202 A JP 59045202A JP 4520284 A JP4520284 A JP 4520284A JP H0587914 B2 JPH0587914 B2 JP H0587914B2
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- transfer transistor
- power supply
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- 230000015654 memory Effects 0.000 claims description 32
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係り、特にダイナミツ
ク型ランダムアクセスメモリ（以下、DRAMと
略記する）に関する。
ク型ランダムアクセスメモリ（以下、DRAMと
略記する）に関する。
半導体メモリは微細加工技術の進展と共に大容
量化が進み、たとえば1MビツトのDRAMではゲ
ート長が1μm〜1.5μmの微細化MOS（絶縁ゲート
型）トランジスタが用いられようとしている。さ
らに、将来、4MビツトのDRAMが開発される頃
には、使用するMOSトランジスタのゲート長は
約0.8μmに、16MビツトのDRAMが開発される
頃には、MOSトランジスタのゲート長は約
0.5μm程度に縮小されることが予想される。この
ような大容量のDRAMのメモリセルは、記憶用
キヤパシタと転送用MOSトランジスタの２素子
よりなるが、転送用MOSトランジスタのゲート
長および実効チヤネル長が短かくなるにつれて短
チヤネル効果によつてMOSトランジスタの閾値
電圧の制御が難しくなると共に、ゲート電圧に対
するドレイン電流の増加の傾きが緩くなり、サブ
スレツシヨールド電流が無視できなくなる。
量化が進み、たとえば1MビツトのDRAMではゲ
ート長が1μm〜1.5μmの微細化MOS（絶縁ゲート
型）トランジスタが用いられようとしている。さ
らに、将来、4MビツトのDRAMが開発される頃
には、使用するMOSトランジスタのゲート長は
約0.8μmに、16MビツトのDRAMが開発される
頃には、MOSトランジスタのゲート長は約
0.5μm程度に縮小されることが予想される。この
ような大容量のDRAMのメモリセルは、記憶用
キヤパシタと転送用MOSトランジスタの２素子
よりなるが、転送用MOSトランジスタのゲート
長および実効チヤネル長が短かくなるにつれて短
チヤネル効果によつてMOSトランジスタの閾値
電圧の制御が難しくなると共に、ゲート電圧に対
するドレイン電流の増加の傾きが緩くなり、サブ
スレツシヨールド電流が無視できなくなる。
ここで、従来のDRAMの回路の一部を第１図
ａに、その動作波形の一例を第１図ｂに示す。ビ
ツト線Ｂ，にはプリチヤージ回路１が接続され
ており、各ビツト線Ｂ，にはそれぞれ複数のメ
モリセル（図示簡略化のために各１個２，２′を
示す）と各１個のダミーセル３′，３とが接続さ
れている。上記各メモリセル２は、１個のＮチヤ
ネルMOSトランジスタからなる転送トランジス
タＴと１個の記憶キヤパシタＣとが接続されてな
り、上記トランジスタＴの一端がビツト線に接続
され、キヤパシタＣの一端にはたとえば5Vの
Vcc電源が接続されている。そして、各メモリセ
ル２，２′の転送トランジスタＴのゲートには各
対応して行選択線であるワード線４，４′が接続
されており、前記各ダミーセル３′，３の転送ト
ランジスタのゲートには各対応してダミーワード
線５′，５が接続されている。また、前記ビツト
線対Ｂ，にはラツチ型センスアンプ６が接続さ
れており、このセンスアンプ６は、それぞれのド
レインが相異なるビツト線に接続されると共に互
いのゲートおよびドレインが交叉接続されたＮチ
ヤネルMOSトランジスタT1，T2と、このトラン
ジスタT1，T2の各ソースの共通接続部と外部基
準電源Vssとの間に接続されてゲートにセンスラ
ツチ信号SLが加えられるラツチ用Ｎチヤネル
MOSトランジスタT3とからなる。
ａに、その動作波形の一例を第１図ｂに示す。ビ
ツト線Ｂ，にはプリチヤージ回路１が接続され
ており、各ビツト線Ｂ，にはそれぞれ複数のメ
モリセル（図示簡略化のために各１個２，２′を
示す）と各１個のダミーセル３′，３とが接続さ
れている。上記各メモリセル２は、１個のＮチヤ
ネルMOSトランジスタからなる転送トランジス
タＴと１個の記憶キヤパシタＣとが接続されてな
り、上記トランジスタＴの一端がビツト線に接続
され、キヤパシタＣの一端にはたとえば5Vの
Vcc電源が接続されている。そして、各メモリセ
ル２，２′の転送トランジスタＴのゲートには各
対応して行選択線であるワード線４，４′が接続
されており、前記各ダミーセル３′，３の転送ト
ランジスタのゲートには各対応してダミーワード
線５′，５が接続されている。また、前記ビツト
線対Ｂ，にはラツチ型センスアンプ６が接続さ
れており、このセンスアンプ６は、それぞれのド
レインが相異なるビツト線に接続されると共に互
いのゲートおよびドレインが交叉接続されたＮチ
ヤネルMOSトランジスタT1，T2と、このトラン
ジスタT1，T2の各ソースの共通接続部と外部基
準電源Vssとの間に接続されてゲートにセンスラ
ツチ信号SLが加えられるラツチ用Ｎチヤネル
MOSトランジスタT3とからなる。
次に、上記DRAMの動作の概略を第１図ｂの
タイミング図を参照して説明する。時刻t0におい
て、各ワード線４，４′，５′，５は非選択状態
（Vssレベル，0V）にあり、この初期状態におい
てたとえばメモリセル２はデータ“１”を記憶し
ている（この場合、メモリセル２内のノードＮの
電位は高レベルであり、たとえば4Vである）も
のとし、ビツト線対Ｂ，の各電位VB，ＶBは対
応してたとえば低レベル（Vss電位）、高レベル
（Vcc電位）にあるものとする。時刻t1でプリチ
ヤージ制御信号PGがプリチヤージ回路１に与え
られてプリチヤージ動作が開始する。これによ
り、ビツト線Ｂの電位VBが上昇してビツト線
の電位ＶBと等しくなる。時刻t3でたとえば前記
メモリ２に接続されているワード線４およびビツ
ト線側のダミーセル３に接続されているダミー
ワード線５が選択されてその電位VWLがたとえば
Vcc電位まで上昇する。このとき、メモリセル２
の転送トランジスタＴはオフのままであるが、ダ
ミーセル３の転送トランジスタ（図示せず）がオ
ンになつてその記憶キヤパシタの電位が読み出さ
れてビツト線の電位ＶBがビツト線Ｂの電位VB
よりも微少電位だけ低くなる。時刻t5でセンスラ
ツチ信号線７を経てセンスラツチ信号SLがセン
スアンプ６に与えられてセンスラツチ動作が行な
われ、これによりビツト線の電位ＶBは低レベ
ル（VSS電位）になるが、ビツト線Ｂの電位VBは
高レベルのままである。時刻t7で前記ワード線
４、ダミーワード線５が非選択状態になる。
タイミング図を参照して説明する。時刻t0におい
て、各ワード線４，４′，５′，５は非選択状態
（Vssレベル，0V）にあり、この初期状態におい
てたとえばメモリセル２はデータ“１”を記憶し
ている（この場合、メモリセル２内のノードＮの
電位は高レベルであり、たとえば4Vである）も
のとし、ビツト線対Ｂ，の各電位VB，ＶBは対
応してたとえば低レベル（Vss電位）、高レベル
（Vcc電位）にあるものとする。時刻t1でプリチ
ヤージ制御信号PGがプリチヤージ回路１に与え
られてプリチヤージ動作が開始する。これによ
り、ビツト線Ｂの電位VBが上昇してビツト線
の電位ＶBと等しくなる。時刻t3でたとえば前記
メモリ２に接続されているワード線４およびビツ
ト線側のダミーセル３に接続されているダミー
ワード線５が選択されてその電位VWLがたとえば
Vcc電位まで上昇する。このとき、メモリセル２
の転送トランジスタＴはオフのままであるが、ダ
ミーセル３の転送トランジスタ（図示せず）がオ
ンになつてその記憶キヤパシタの電位が読み出さ
れてビツト線の電位ＶBがビツト線Ｂの電位VB
よりも微少電位だけ低くなる。時刻t5でセンスラ
ツチ信号線７を経てセンスラツチ信号SLがセン
スアンプ６に与えられてセンスラツチ動作が行な
われ、これによりビツト線の電位ＶBは低レベ
ル（VSS電位）になるが、ビツト線Ｂの電位VBは
高レベルのままである。時刻t7で前記ワード線
４、ダミーワード線５が非選択状態になる。
ところで、上述した従来のDRAMにおいては、
ゲート長の縮小により転送トランジスタＴの実効
チヤネル長が縮小されていくと、サブスレシヨー
ルドリーク電流が無視できなくなり、メモリの記
憶保持特性が悪化してくる。特に、短チヤネル効
果により閾値電圧の制御が困難化してくるため、
ますますサブスレツシヨールドリーク電流は防止
できなくなつてくる。
ゲート長の縮小により転送トランジスタＴの実効
チヤネル長が縮小されていくと、サブスレシヨー
ルドリーク電流が無視できなくなり、メモリの記
憶保持特性が悪化してくる。特に、短チヤネル効
果により閾値電圧の制御が困難化してくるため、
ますますサブスレツシヨールドリーク電流は防止
できなくなつてくる。
一方、上記サブスレツシヨールドリーク電流や
短チヤネル効果を抑えるためにＮチヤネル転送ト
ランジスタＴのチヤネル領域およびチヤネル領域
下に高濃度のアクセプタ不純物のイオン注入が必
要となる。これによつて、Ｎチヤネルトランジス
タの逆バイアス効果による実効閾値電圧シフトが
生じたり、チヤネル移動度が劣化したり、転送ト
ランジスタＴのソース、ドレイン接合容量が増加
するのでビツト線容量の増大をもたらすなどの欠
点が生じる。また、メモリの半導体基板のバイア
ス発生用の基板バイアス発生回路を除いた場合、
ビツト線電位の低レベルは基板電位と等しくなる
ことがあり、接合容量が増し、ビツト線容量が大
きくならざるを得ない。
短チヤネル効果を抑えるためにＮチヤネル転送ト
ランジスタＴのチヤネル領域およびチヤネル領域
下に高濃度のアクセプタ不純物のイオン注入が必
要となる。これによつて、Ｎチヤネルトランジス
タの逆バイアス効果による実効閾値電圧シフトが
生じたり、チヤネル移動度が劣化したり、転送ト
ランジスタＴのソース、ドレイン接合容量が増加
するのでビツト線容量の増大をもたらすなどの欠
点が生じる。また、メモリの半導体基板のバイア
ス発生用の基板バイアス発生回路を除いた場合、
ビツト線電位の低レベルは基板電位と等しくなる
ことがあり、接合容量が増し、ビツト線容量が大
きくならざるを得ない。
本発明は上記の事情に鑑みてなされたもので、
メモリセルの転送トランジスタの接合容量の低減
およびビツト線容量の低減を実現でき、さらに上
記転送トランジスタの特性を損なうことなくその
サブスレツシヨールドリーク電流の防止を図り得
るダイナミツク型ランダムアクセスメモリを提供
するものである。
メモリセルの転送トランジスタの接合容量の低減
およびビツト線容量の低減を実現でき、さらに上
記転送トランジスタの特性を損なうことなくその
サブスレツシヨールドリーク電流の防止を図り得
るダイナミツク型ランダムアクセスメモリを提供
するものである。
即ち、本発明のDRAMは、ビツト線対に接続
されているラツチ型センスアンプの基準電位とし
て、外部基準電源電位より定電圧ΔV分だけレベ
ルシフトした内部電源電圧を供給する内部電源回
路を付加し、メモリセルの非選択時におけるワー
ド線電位に対してビツト線の低レベル電位を前記
定電圧分以上シフトさせて動作させることを特徴
とするものである。
されているラツチ型センスアンプの基準電位とし
て、外部基準電源電位より定電圧ΔV分だけレベ
ルシフトした内部電源電圧を供給する内部電源回
路を付加し、メモリセルの非選択時におけるワー
ド線電位に対してビツト線の低レベル電位を前記
定電圧分以上シフトさせて動作させることを特徴
とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図ａはDRAMの一部を示して
おり、第１図ａを参照して前述したDRAMに比
べて、センスアンプ６の基準電位線８に外部基準
電源Vssの電位より定電圧分ΔVだけレベルシフ
トした内部電源電位V1を与えるための内部電源
回路２０をメモリチツプ上に設けた点が異なり、
その他は同じであるので同一符号を付してその説
明を省略する。
に説明する。第２図ａはDRAMの一部を示して
おり、第１図ａを参照して前述したDRAMに比
べて、センスアンプ６の基準電位線８に外部基準
電源Vssの電位より定電圧分ΔVだけレベルシフ
トした内部電源電位V1を与えるための内部電源
回路２０をメモリチツプ上に設けた点が異なり、
その他は同じであるので同一符号を付してその説
明を省略する。
上記内部電源回路２０は、Vcc電位（たとえば
5V）の外部電源線２１およびVss電位（0V）の
外部基準電源線２２より電力を供給され、内部電
源出力線２３に内部電源電位V1（本例ではVss電
位よりΔVだけ高い。即ち、V1＝Vss＋ΔVであ
る）を供給する。
5V）の外部電源線２１およびVss電位（0V）の
外部基準電源線２２より電力を供給され、内部電
源出力線２３に内部電源電位V1（本例ではVss電
位よりΔVだけ高い。即ち、V1＝Vss＋ΔVであ
る）を供給する。
上記DRAMの動作はたとえば第２図ｂに示す
ようになり、これは第１図ｂを参照して前述した
従来例の動作に比べてビツト線対の低レベルは
Vss電位ではなく、非選択状態のワード線電位
（Vss＝0V）を基準にして常にΔV以上高いV1電
位になる点が異なり、その他の点は前記従来例の
動作と同様である。
ようになり、これは第１図ｂを参照して前述した
従来例の動作に比べてビツト線対の低レベルは
Vss電位ではなく、非選択状態のワード線電位
（Vss＝0V）を基準にして常にΔV以上高いV1電
位になる点が異なり、その他の点は前記従来例の
動作と同様である。
ここで、メモリセル２，２′の転送トランジス
タＴとして、たとえばそのゲート長Lg＝1.0μm、
実効チヤネル長0.8μm、ゲート酸化膜厚tox＝150
Å、基板濃度を５×1015cm-3とした場合、そのド
レイン電流をId、ゲート電圧をVgで表わして√
Id対Vgの特性の一例は第３図に示すようになる。
即ち、転送トランジスタＴの上記特性曲線の直線
部を外挿した閾値電圧Vthは0.3Vであり、サブス
レツシヨールドリーク電流に対する閾値電圧
Vthsubは−0.3Vである。換言すれば、上記転送
トランジスタの特性は、ゲート電位とソース電位
とが等しいときにドレイン・ソース間に電流が流
れる。
タＴとして、たとえばそのゲート長Lg＝1.0μm、
実効チヤネル長0.8μm、ゲート酸化膜厚tox＝150
Å、基板濃度を５×1015cm-3とした場合、そのド
レイン電流をId、ゲート電圧をVgで表わして√
Id対Vgの特性の一例は第３図に示すようになる。
即ち、転送トランジスタＴの上記特性曲線の直線
部を外挿した閾値電圧Vthは0.3Vであり、サブス
レツシヨールドリーク電流に対する閾値電圧
Vthsubは−0.3Vである。換言すれば、上記転送
トランジスタの特性は、ゲート電位とソース電位
とが等しいときにドレイン・ソース間に電流が流
れる。
そこで、ΔVとしてたとえば0.6V、したがつて
V1＝0.6Vに設定しておくものとすれば、第２図
ｂの時刻t0においては各ワード線は非選択状態で
0V、ビツト線Ｂの電位VBは低レベル（0.6V）で
あるので、この低レベルのビツト線Ｂに接続され
ているメモリセル２の転送トランジスタＴの実効
的ゲート電圧は−0.6Vとなり、そのサブスレツ
シヨールド閾値電圧Vthsub（−0.3V）より低くな
つて上記転送トランジスタＴはカツトオフしてお
り、そのサブスレツシヨールドリーク電流が防止
される。
V1＝0.6Vに設定しておくものとすれば、第２図
ｂの時刻t0においては各ワード線は非選択状態で
0V、ビツト線Ｂの電位VBは低レベル（0.6V）で
あるので、この低レベルのビツト線Ｂに接続され
ているメモリセル２の転送トランジスタＴの実効
的ゲート電圧は−0.6Vとなり、そのサブスレツ
シヨールド閾値電圧Vthsub（−0.3V）より低くな
つて上記転送トランジスタＴはカツトオフしてお
り、そのサブスレツシヨールドリーク電流が防止
される。
したがつて、上記DRAMによれば、メモリセ
ル２の書き込み電荷量の低下が生じることもな
く、良好な転送トランジスタ特性、換言すれば良
好な記憶保持特性が得られる。
ル２の書き込み電荷量の低下が生じることもな
く、良好な転送トランジスタ特性、換言すれば良
好な記憶保持特性が得られる。
しかも、上記DRAMによれば、上記サブスレ
ツシヨールドリーク電流の防止を図るために転送
トランジスタの基板を特別な高不純物濃度にする
必要がなく、これに伴つて転送トランジスタのソ
ース、ドレイン接合容量を低減し、ビツト線容量
を低減することが可能になる。また、上記した特
別な高不純物濃度にする必要がないことから、逆
バイアス効果による転送トランジスタの閾値電圧
増加に伴なう記憶キヤパシタへのデータ書き込み
効率（電位）の低下が生じなくなる利点がある。
ツシヨールドリーク電流の防止を図るために転送
トランジスタの基板を特別な高不純物濃度にする
必要がなく、これに伴つて転送トランジスタのソ
ース、ドレイン接合容量を低減し、ビツト線容量
を低減することが可能になる。また、上記した特
別な高不純物濃度にする必要がないことから、逆
バイアス効果による転送トランジスタの閾値電圧
増加に伴なう記憶キヤパシタへのデータ書き込み
効率（電位）の低下が生じなくなる利点がある。
なお、上述した本発明実施例の効果の理解を助
けるために、ここで前述の従来例における動作を
詳述する。即ち、従来例においては、時刻t0にお
いてビツト線Ｂの低レベルが0Vであるので、こ
のビツト線Ｂに接続されているメモリセル２の転
送トランジスタＴにはそのサブスレツシヨールド
電流閾値電圧Vthsubより高い電位がゲートに加
わることになり、サブスレツシヨールドリーク電
流が上記転送トランジスタＴを流れる。したがつ
て、上記時刻t0からプリチヤージ開始時刻t1まで
の時間が長いと、上記リーク電流によりメモリセ
ル２の記憶キヤパシタＴの保持電荷が失なわれて
しまう。そして、従来例の場合に、上記サブスレ
ツシヨールドリーク電流を本発明実施例と同等程
度に防止しようとするには、転送トランジスタＴ
呑閾値電圧Vthを0.6V程度正側にシフトする必要
が生じ、このシフトのためには転送トランジスタ
の基板不純物濃度をたとえば１×1017cm-3にまで
高める必要が生じる。しかし、このように濃度を
高めると、転送トランジスタのソースあるいはド
レインの接合容量が付加されるビツト線容量が著
しく増加してしまう。また、基板不純物濃度が前
記１×1017cm-3にまで高まると、転送トランジス
タの逆バイアス効果による閾値電圧増加分および
前記閾値電圧の増加分0.6Vによりメモリセルへ
のデータの書き込み電位が著しく低下（たとえば
1V程度）してしまうことになる。
けるために、ここで前述の従来例における動作を
詳述する。即ち、従来例においては、時刻t0にお
いてビツト線Ｂの低レベルが0Vであるので、こ
のビツト線Ｂに接続されているメモリセル２の転
送トランジスタＴにはそのサブスレツシヨールド
電流閾値電圧Vthsubより高い電位がゲートに加
わることになり、サブスレツシヨールドリーク電
流が上記転送トランジスタＴを流れる。したがつ
て、上記時刻t0からプリチヤージ開始時刻t1まで
の時間が長いと、上記リーク電流によりメモリセ
ル２の記憶キヤパシタＴの保持電荷が失なわれて
しまう。そして、従来例の場合に、上記サブスレ
ツシヨールドリーク電流を本発明実施例と同等程
度に防止しようとするには、転送トランジスタＴ
呑閾値電圧Vthを0.6V程度正側にシフトする必要
が生じ、このシフトのためには転送トランジスタ
の基板不純物濃度をたとえば１×1017cm-3にまで
高める必要が生じる。しかし、このように濃度を
高めると、転送トランジスタのソースあるいはド
レインの接合容量が付加されるビツト線容量が著
しく増加してしまう。また、基板不純物濃度が前
記１×1017cm-3にまで高まると、転送トランジス
タの逆バイアス効果による閾値電圧増加分および
前記閾値電圧の増加分0.6Vによりメモリセルへ
のデータの書き込み電位が著しく低下（たとえば
1V程度）してしまうことになる。
なお、本発明実施例の第２図ａのDRAMにお
ける内部電源回路の具体例をそれぞれ第４図乃至
第６図に示している。即ち、第４図の内部電源回
路４０では、ＰチヤネルMOSトランジスタTPと
ダイオード素子Ｄとの直列回路がVcc電源線２１
とVss電源線２２との間に接続されると共に上記
トランジスタTPのゲートVss電源線２２に接続さ
れてなり、上記トランジスタTPのドレインとダ
イオード素子Ｄのアノードとの接続点にダイオー
ド順方向電圧ΔV分だけVss電源電位からレベル
シフトした内部電源電圧V1が得られ、このV1電
圧が出力電圧線２３に出力される。
ける内部電源回路の具体例をそれぞれ第４図乃至
第６図に示している。即ち、第４図の内部電源回
路４０では、ＰチヤネルMOSトランジスタTPと
ダイオード素子Ｄとの直列回路がVcc電源線２１
とVss電源線２２との間に接続されると共に上記
トランジスタTPのゲートVss電源線２２に接続さ
れてなり、上記トランジスタTPのドレインとダ
イオード素子Ｄのアノードとの接続点にダイオー
ド順方向電圧ΔV分だけVss電源電位からレベル
シフトした内部電源電圧V1が得られ、このV1電
圧が出力電圧線２３に出力される。
また、第５図の内部電源回路５０は、第４図の
回路における１個のダイオード素子Ｄを直列接続
された２個のダイオード素子D1，D2に置き換え
たものであり、ΔVはダイオード順方向電圧の２
倍になる。
回路における１個のダイオード素子Ｄを直列接続
された２個のダイオード素子D1，D2に置き換え
たものであり、ΔVはダイオード順方向電圧の２
倍になる。
また、第６図の内部電源回路６０は、Ｐチヤネ
ルトランジスタTPおよびＮチヤネルトランジス
タTNの直列回路がVcc電源線２１とVss電源線２
２との間に接続され、上記両トランジスタの接点
と上記ＮチヤネルトランジスタTNのゲートとの
間に２段のCMOSインバータI1，I2が挿入接続さ
れ、前記ＰチヤネルトランジスタTPのゲートが
Vss電源線２２に接続されてなり、前記接続点の
出力電圧V1が出力電圧線２３に出力されるもの
である。この場合、上記接続点電圧が初段の
CMOSインバータI1の閾値電圧より低ければ、こ
のCMOSインバータI1の出力はVcc電位、次段の
CMOSインバータI2の出力はVss電位となつてＮ
チヤネルトランジスタTNはオフになるが、前記
接続点電圧が上記CMOSインバータI1の閾値電圧
より高ければ、このCMOSインバータI1の出力は
Vss電位、次段のCMOSインバータI2の出力は
Vcc電位となつてＮチヤネルトランジスタTNは
オンになる。したがつて、出力電圧V1は前記
CMOSインバータI1の閾値電圧に等しい値にな
る。なおインバータI1，I2はそれぞれＰチヤネル
トランジスタTP′とＮチヤネルトランジスタ
TN′とからなる。
ルトランジスタTPおよびＮチヤネルトランジス
タTNの直列回路がVcc電源線２１とVss電源線２
２との間に接続され、上記両トランジスタの接点
と上記ＮチヤネルトランジスタTNのゲートとの
間に２段のCMOSインバータI1，I2が挿入接続さ
れ、前記ＰチヤネルトランジスタTPのゲートが
Vss電源線２２に接続されてなり、前記接続点の
出力電圧V1が出力電圧線２３に出力されるもの
である。この場合、上記接続点電圧が初段の
CMOSインバータI1の閾値電圧より低ければ、こ
のCMOSインバータI1の出力はVcc電位、次段の
CMOSインバータI2の出力はVss電位となつてＮ
チヤネルトランジスタTNはオフになるが、前記
接続点電圧が上記CMOSインバータI1の閾値電圧
より高ければ、このCMOSインバータI1の出力は
Vss電位、次段のCMOSインバータI2の出力は
Vcc電位となつてＮチヤネルトランジスタTNは
オンになる。したがつて、出力電圧V1は前記
CMOSインバータI1の閾値電圧に等しい値にな
る。なおインバータI1，I2はそれぞれＰチヤネル
トランジスタTP′とＮチヤネルトランジスタ
TN′とからなる。
第７図は、本発明の他の実施例に係るDRAM
の一部を示しており、各列（ビツト線対B1，
１，BN，N）のセンスアンプ７０1〜７０Nにおけ
る交叉接続トランジスタ対T1，T2のソース共通
接続点が一括接続されて共通の１個のラツチ用
MOSトランジスタT′3を介して内部電源回路２０
の出力電圧線２３に接続されたものであり、その
他は前記実施例と同様である。
の一部を示しており、各列（ビツト線対B1，
１，BN，N）のセンスアンプ７０1〜７０Nにおけ
る交叉接続トランジスタ対T1，T2のソース共通
接続点が一括接続されて共通の１個のラツチ用
MOSトランジスタT′3を介して内部電源回路２０
の出力電圧線２３に接続されたものであり、その
他は前記実施例と同様である。
また、前記各実施例では、メモリセル用転送ト
ランジスタおよびセンスアンプ用トランジスタと
してＮチヤネル型を用いた場合を示したが、これ
とは逆にそれぞれＰチヤネル型トランジスタを用
いた場合にも電位関係の基準を逆転することによ
り前記実施例と同様な効果が得られる。
ランジスタおよびセンスアンプ用トランジスタと
してＮチヤネル型を用いた場合を示したが、これ
とは逆にそれぞれＰチヤネル型トランジスタを用
いた場合にも電位関係の基準を逆転することによ
り前記実施例と同様な効果が得られる。
即ち、この場合には、外部基準電位源をVcc電
源とし、このVcc電源電位よりΔVだけ低い電位
をセンスアンプの基準電位として供給すればよ
い。
源とし、このVcc電源電位よりΔVだけ低い電位
をセンスアンプの基準電位として供給すればよ
い。
上述したように本発明のDRAMによれば、メ
モリセルの転送トランジスタの接合容量の低減お
よびビツト線容量の低減を実現でき、上記転送ト
ランジスタの逆バイアス効果による記憶キヤパシ
タへのデータ書き込み電位の低下を防止でき、し
かも上記転送トランジスタの特性を損なうことな
くそのサブスレツシヨールドリーク電流の防止ひ
いてはメモリセルの記憶保持特性の向上を図るこ
とができる。
モリセルの転送トランジスタの接合容量の低減お
よびビツト線容量の低減を実現でき、上記転送ト
ランジスタの逆バイアス効果による記憶キヤパシ
タへのデータ書き込み電位の低下を防止でき、し
かも上記転送トランジスタの特性を損なうことな
くそのサブスレツシヨールドリーク電流の防止ひ
いてはメモリセルの記憶保持特性の向上を図るこ
とができる。
第１図は従来のDRAMの一部を示す回路図お
よびその一動作例を示す電位波形図、第２図は本
発明の一実施例に係るDRAMの一部を示す回路
図およびその一動作例を示す電位波形図、第３図
は第２図におけるメモリセル内転送トランジスタ
の特性例を示す図、第４図乃至第６図はそれぞれ
第２図における内部電源回路の具体例を示す回路
図、第７図は本発明の他の実施例の要部を示す回
路図である。 Ｂ，，B1，1〜BN，N……ビツト線、２，
２′……メモリセル、３，３′……ダミーセル、
４，４′……ワード線、５，５′……ダミーワード
線、６，７０……センスアンプ、２０，４０，５
０，６０……内部電源回路、T3……ラツチ用ト
ランジスタ。
よびその一動作例を示す電位波形図、第２図は本
発明の一実施例に係るDRAMの一部を示す回路
図およびその一動作例を示す電位波形図、第３図
は第２図におけるメモリセル内転送トランジスタ
の特性例を示す図、第４図乃至第６図はそれぞれ
第２図における内部電源回路の具体例を示す回路
図、第７図は本発明の他の実施例の要部を示す回
路図である。 Ｂ，，B1，1〜BN，N……ビツト線、２，
２′……メモリセル、３，３′……ダミーセル、
４，４′……ワード線、５，５′……ダミーワード
線、６，７０……センスアンプ、２０，４０，５
０，６０……内部電源回路、T3……ラツチ用ト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ多数のメモリセルと１個のダミーセ
ルとが接続されたビツト線対と、 上記メモリセルおよびダミーセルを選択するた
めのワード線およびダミーワード線と、 前記ビツト線対に接続されたラツチ型センスア
ンプとを有し、 上記メモリセルはMOS型の転送用トランジス
タおよび記憶用キヤパシタが直列接続され、上記
転送用トランジスタのゲートが前記ワード線に接
続され、上記転送用トランジスタの一端が前記ビ
ツト線に接続されてなるダイナミツク型ランダム
アクセスメモリにおいて、 前記ラツチ型センスアンプの基準電位として外
部基準電源電位より前記転送用トランジスタのサ
ブスレツシヨールド閾値電圧の絶対値よりも高い
定電圧だけレベルシフトした内部電源電圧を供給
する内部電源回路を具備し、 前記メモリセルの非選択時におけるワード線電
位に対してビツト線の低レベル電位を前記定電圧
分シフトさせることを特徴とするダイナミツク型
ランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045202A JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
| DE8585301505T DE3586064D1 (de) | 1984-03-09 | 1985-03-05 | Dynamischer lese-schreib-direktzugriffsspeicher. |
| EP85301505A EP0154547B1 (en) | 1984-03-09 | 1985-03-05 | A dynamic read-write random access memory |
| KR1019850001421A KR910000383B1 (ko) | 1984-03-09 | 1985-03-06 | 다이나믹형 랜덤억세스메모리 |
| US07/143,204 US4794571A (en) | 1984-03-09 | 1988-01-11 | Dynamic read-write random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045202A JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60191499A JPS60191499A (ja) | 1985-09-28 |
| JPH0587914B2 true JPH0587914B2 (ja) | 1993-12-20 |
Family
ID=12712677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045202A Granted JPS60191499A (ja) | 1984-03-09 | 1984-03-09 | ダイナミツク型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4794571A (ja) |
| EP (1) | EP0154547B1 (ja) |
| JP (1) | JPS60191499A (ja) |
| KR (1) | KR910000383B1 (ja) |
| DE (1) | DE3586064D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679172A (en) * | 1985-05-28 | 1987-07-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic memory with increased data retention time |
| JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
| JPS63117391A (ja) * | 1986-11-04 | 1988-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5153701A (en) * | 1987-12-28 | 1992-10-06 | At&T Bell Laboratories | Semiconductor device with low defect density oxide |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
| US5339274A (en) * | 1992-10-30 | 1994-08-16 | International Business Machines Corporation | Variable bitline precharge voltage sensing technique for DRAM structures |
| JP3068377B2 (ja) * | 1993-06-30 | 2000-07-24 | 日本電気株式会社 | ダイナミック形半導体記憶装置 |
| EP0663666B1 (de) * | 1994-01-12 | 1999-03-03 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| FR2787922B1 (fr) | 1998-12-23 | 2002-06-28 | St Microelectronics Sa | Cellule memoire a programmation unique en technologie cmos |
| JP4084149B2 (ja) * | 2002-09-13 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3514765A (en) * | 1969-05-23 | 1970-05-26 | Shell Oil Co | Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories |
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
| BE789500A (fr) * | 1971-09-30 | 1973-03-29 | Siemens Ag | Memoire a semiconducteurs avec elements de memorisation a un seul transistor |
| DE2454988C2 (de) * | 1974-11-20 | 1976-09-09 | Siemens Ag | Schaltungsanordnung zur verhinderung des verlustes der in den kapazitaeten von nach dem dynamischen prinzip aufgebauten speicherzellen eines mos- speichers gespeicherten informationen |
| US4099265A (en) * | 1976-12-22 | 1978-07-04 | Motorola, Inc. | Sense line balance circuit for static random access memory |
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| JPS5457921A (en) * | 1977-10-18 | 1979-05-10 | Fujitsu Ltd | Sense amplifier circuit |
| US4158241A (en) * | 1978-06-15 | 1979-06-12 | Fujitsu Limited | Semiconductor memory device with a plurality of memory cells and a sense amplifier circuit thereof |
| JPS5661085A (en) * | 1979-10-23 | 1981-05-26 | Toshiba Corp | Semiconductor memory device |
| JPS5712483A (en) * | 1980-06-23 | 1982-01-22 | Nec Corp | Transistor circuit |
-
1984
- 1984-03-09 JP JP59045202A patent/JPS60191499A/ja active Granted
-
1985
- 1985-03-05 EP EP85301505A patent/EP0154547B1/en not_active Expired - Lifetime
- 1985-03-05 DE DE8585301505T patent/DE3586064D1/de not_active Expired - Lifetime
- 1985-03-06 KR KR1019850001421A patent/KR910000383B1/ko not_active IP Right Cessation
-
1988
- 1988-01-11 US US07/143,204 patent/US4794571A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3586064D1 (de) | 1992-06-25 |
| EP0154547A2 (en) | 1985-09-11 |
| KR910000383B1 (ko) | 1991-01-24 |
| KR850007156A (ko) | 1985-10-30 |
| US4794571A (en) | 1988-12-27 |
| EP0154547A3 (en) | 1987-01-21 |
| EP0154547B1 (en) | 1992-05-20 |
| JPS60191499A (ja) | 1985-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |