JPH01171194A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01171194A
JPH01171194A JP62331814A JP33181487A JPH01171194A JP H01171194 A JPH01171194 A JP H01171194A JP 62331814 A JP62331814 A JP 62331814A JP 33181487 A JP33181487 A JP 33181487A JP H01171194 A JPH01171194 A JP H01171194A
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JP
Japan
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potential
correcting
capacity
circuit
memory cell
Prior art date
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Pending
Application number
JP62331814A
Other languages
English (en)
Inventor
Kazuyoshi Terayama
寺山　和良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミック型メ
モリセルにおけるディジットプリチャージ回路に関する
。
〔従来の技術〕
従来、この種の半導体記憶装置において、ダイナミック
型メモリセルを有する場合１サイクル中にアクティブ期
間とノンアクティブ期間を有し、ノンアクティブ期間中
にディジット線のバランスとプリチャージを行なう必要
がある。このときのプリチャージレベルは電源電圧（Ｖ
ｃｃ）のＡの電圧より若干低い電圧に設定されている。
上記プリチャージレベルを得る方法を第２図に示す回路
図を用いて説明する。まず、アクティブ期間中にディジ
ット線対２０６，２０７は各々がＨｉ　ｇ　ｈとＬｏｗ
レベルになっており、かつ第３図の波形よりディジット
プリチャージ指令信号φ１は、Ｌｏｗレベルである。ノ
ンアクティブ期間に移行するとディジットプリチャージ
指令信号φ１はＨｉ　ｇｈレベルに変化する。するとＱ
ｓ、Ｑｙ、ＱｓのＮ型ＭＯ８ＦＥＴが同時にＯＮＬデジ
ット線対のバランス動作を行なうため、ディジット線対
のレベルは（Ｖｃｃ−０）／２のレベルでバランスが完
了する。しかし必要なディジット線対の最終レベルはＣ
Ｃ Ｔから０．５ｖ程度低い電圧であるため、電圧補正回路
２０１のコンデンサ（Ｃ２）の容量と全ディジット線対
の容量（ＣＤ）との容量比によるチャージ分割で定めら
れた、次式（１）で求められる電圧となる。
前述のコンデンサＣ２を補正容量と呼び、この回路方式
を容量補正方式と呼んでいる。
〔発明が解決しようとする問題点〕
前述した従来の容量補正方式は補正する電荷量が大きい
為に補正用の容量も大きくなり、チップ上での容量の占
める面積が大きくなるためにチップサイズが大きくなる
という欠点がある。
〔問題点を解決するための手段〕
本発明の回路はチャージ分割する際のチャージ量が一定
であることにより補正容量に与える電位差を大きくする
ためのブートストラップ回路を有している。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。まずアクテ
ィブ状態のとき第４図の波形図よりディジットプリチャ
ージ指令信号φ１はＬｏｗレベルでありセット信号φ２
はＨｉ　ｇ　ｈレベルとなりＱｌはＯＮしており補正容
量のＡ端子はＬｏｗレベルとなりＣ端子はＨｉ　ｇ　ｈ
レベルとなりＶｃｃレベルの電位差で充電されている。
しかるのちノンアクティブ状態に移行すると、ディジッ
トプリチャージ指令信号φ“１はＨｉ　ｇ　ｈレベルと
なりＱＩＴｒはＯＦＦし、全ディジ、ト線対のバランス
動作が開始されると端子ＡはＬｏｗレベルからＡＶｃｃ
のレベルへと上昇して行きＣ端子はブートストラップ効
果により（Ｖ　ｃ　ｃ　＋１ＡＶ　ｃ　ｃ　）へと押し
上げるが、Ｃ端子に接触されているインバータが反転す
ることによりＣ端子の電圧を下げるように働くとすると
Ａ端子はブートストラップ効果を受けて１７’２Ｖｃｃ
レベルから押し下げられる。この変化分を△■とすると
Ａ端子は（１ＡＶｃｃ−ΔＶ）となる。
〔発明の効果〕
以上説明したように本発明は、ブートストラップ回路に
よる電圧増加により、補正用容量Ｃ１に与える電位差を
従来の１Ｖｃｃレベルから（Ｖｃｃ＋ＩＡＶｃｃ）へと
大きく出来るから次式（２）（３）となる。
Ｑ＝Ｃ＋　（Ｖｃｃ＋１４Ｖｃｃ）＝ＸＣ＋　Ｖｃｃ　
　　　＝（２）Ｑ　＝　’Ａ　ｃ２Ｖｃｃ　　　　　　
　　　　　　＝・（３）電荷一定より（２）、　（３）
を連立して解くと、Ｃ１＝ＡＣ２となり従来の補正容量
の稀ですむことになる。
このように従来チップサイズ的に大きな面積を占めてい
た補正容量が従来の約１８００ｐＦから上記効果により
約６００ｐＦの容量値で実現出来、チップサイズをより
小さくできる効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す回路図、第２図は従
来例を含む全体回路図、第３図、第４図は動作を説明す
るための波形図である。 φ１・・・・・・ディジットプリチャージ指令信号、φ
２．φ、・・・・・・補正容量のセット・リセット信号
、Ｑｌ、　Ｃ４，Ｃ３，Ｃ４，Ｑａ、　Ｑｓ、　Ｑｒ、
　Ｑｓ・・・・・・Ｎ型ＭＯ３ＦＥＴ１１０１・・・・
・・遅延回路、１０２・・・・・・インバータ回路、１
０３・・・・・・ＡＮＤ論理回路、２０１・・・・・・
電圧補正回路、２０２・・・・・・ＮＯＲ論理回路、２
０３．２０４・・・・・・ワード選択線、２０５・・・
・・・センスアンプ、２０６，２０７・・・・・・ディ
ジット線（Ｄ、Ｄ）、ＣＩ、Ｃ２・・・・・・補正用容
量、Ｃｓ、Ｃ４・・・・・・メモリセルデータ。 代理人　弁理士　　内　原　　　音 ”−Ｌ 第Ｚ図

Claims (1)

    【特許請求の範囲】
  1. ダイナミック型メモリセルを有し該ダイナミック型メモ
    リセルに接続されたディジット線対の最終プリチャージ
    電位が、電源電圧の中間電位付近に設定されかつ前記最
    終プリチャージ電位が電源電圧の中間電位から電位レベ
    ルを補正することを目的とした補正用容量と該全ディジ
    ット線対の容量との容量比によるチャージ分割によって
    定められる回路において、前記補正用容量に与える電位
    差を大きくするためのブートストラップ回路を含むこと
    を特徴とする半導体記憶装置。
JP62331814A 1987-12-25 1987-12-25 半導体記憶装置 Pending JPH01171194A (ja)

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KR1019880017472A KR940001639B1 (ko) 1987-12-25 1988-12-24 반도체 메모리 회로
US07/290,007 US4943952A (en) 1987-12-25 1988-12-27 Semiconductor memory circuit with improved bit lane precharge circuit

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US4943952A (en) 1990-07-24
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KR940001639B1 (ko) 1994-02-28

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