JPH06232370A - ダイナミックラムセル - Google Patents
ダイナミックラムセルInfo
- Publication number
- JPH06232370A JPH06232370A JP5336496A JP33649693A JPH06232370A JP H06232370 A JPH06232370 A JP H06232370A JP 5336496 A JP5336496 A JP 5336496A JP 33649693 A JP33649693 A JP 33649693A JP H06232370 A JPH06232370 A JP H06232370A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- bit line
- cell transistor
- storage
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭセルにおいてストレージキャパシタ
ンスを減らすことができる新たなＤＲＡＭセル回路を提
供する 【構成】 ゲート端子に一つのワードライン(2)が連結
されソース端子（８）に基準電圧（ＶREF）が付与され
るセルトランジスタ(3)と； 情報を読み書きするため
のビットライン(1)と前記セルトランジスタ(3) のスト
レージノード（７）の間にストレージキャパシタ(5)を
連結したことを特徴とする。
ンスを減らすことができる新たなＤＲＡＭセル回路を提
供する 【構成】 ゲート端子に一つのワードライン(2)が連結
されソース端子（８）に基準電圧（ＶREF）が付与され
るセルトランジスタ(3)と； 情報を読み書きするため
のビットライン(1)と前記セルトランジスタ(3) のスト
レージノード（７）の間にストレージキャパシタ(5)を
連結したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭセルにおいてス
トレージキャパシタンス（storage capacitance）を減
らすことができる新たなＤＲＡＭセル回路に関し、特に
一つのセルトランジスタと一つのストレージキャパシタ
を用いて具現したダイナミックラムセルに関する。
トレージキャパシタンス（storage capacitance）を減
らすことができる新たなＤＲＡＭセル回路に関し、特に
一つのセルトランジスタと一つのストレージキャパシタ
を用いて具現したダイナミックラムセルに関する。
【０００２】
【従来の技術】図１は従来技術に係るＤＲＡＭセルの構
成図であって、図面において１はビットライン，２はワ
ードライン，３はセルトランジスタ，４はストレージノ
ード，５はストレージキャパシタ，６はストレージキャ
パシタ５のプレート端子を夫々示す。
成図であって、図面において１はビットライン，２はワ
ードライン，３はセルトランジスタ，４はストレージノ
ード，５はストレージキャパシタ，６はストレージキャ
パシタ５のプレート端子を夫々示す。
【０００３】図面に示す通り、ＤＲＡＭセルは一つのセ
ルトランジスタと一つのストレージキャパシタを用いた
セルの開発により素子の大きさをかなり小さく製作でき
るようになったが、ＤＲＡＭ素子が発展するにつれてセ
ルの面積が次第に小さくなり、それにともなってセルで
要求されるストレージキャパシタ(5)の面積確保が一層
難しくなっている。これを解決するために、ストレージ
キャパシタの構造をスタック（stack）型又はトレンチ
（trench）型等の新たなキャパシタ構造にするか、或は
キャパシタ界面を半球形態（Hemi-Spheric Grain）に製
作して表面積を増加させ、キャパシタプレート（Capaci
tor Plate）の間に高誘電物質を用いている。このよう
な製作技術は製造工程の数を一層増加させる。このた
め、ストレージキャパシタンスの値を減らす新しい方法
が必要である。
ルトランジスタと一つのストレージキャパシタを用いた
セルの開発により素子の大きさをかなり小さく製作でき
るようになったが、ＤＲＡＭ素子が発展するにつれてセ
ルの面積が次第に小さくなり、それにともなってセルで
要求されるストレージキャパシタ(5)の面積確保が一層
難しくなっている。これを解決するために、ストレージ
キャパシタの構造をスタック（stack）型又はトレンチ
（trench）型等の新たなキャパシタ構造にするか、或は
キャパシタ界面を半球形態（Hemi-Spheric Grain）に製
作して表面積を増加させ、キャパシタプレート（Capaci
tor Plate）の間に高誘電物質を用いている。このよう
な製作技術は製造工程の数を一層増加させる。このた
め、ストレージキャパシタンスの値を減らす新しい方法
が必要である。
【０００４】ストレージキャパシタンス（ＣS）の大き
さはビットラインのキャパシタンス（ＣB）の大きさに
より定められ（センサ増幅器を同じものを用いる場
合）、現在技術ではＣS／ＣBの比率が１１０以上になる
ようストレージキャパシタンス（ＣS）の値を得なけれ
ばならない。この場合、ビットラインのキャパシタンス
（ＣB）を構成する成分としては、ビットライン(1)が連
結されたセルトランジスタ(3)のドレインの接合キャパ
シタンス成分が最も大きい部分を占め、この値はビット
ライン全体のキャパシタンス（ＣB）の約５０％を占め
ると知られている。
さはビットラインのキャパシタンス（ＣB）の大きさに
より定められ（センサ増幅器を同じものを用いる場
合）、現在技術ではＣS／ＣBの比率が１１０以上になる
ようストレージキャパシタンス（ＣS）の値を得なけれ
ばならない。この場合、ビットラインのキャパシタンス
（ＣB）を構成する成分としては、ビットライン(1)が連
結されたセルトランジスタ(3)のドレインの接合キャパ
シタンス成分が最も大きい部分を占め、この値はビット
ライン全体のキャパシタンス（ＣB）の約５０％を占め
ると知られている。
【０００５】
【発明が解決しようとする課題】従って、従来のＤＲＡ
Ｍセル構造においては、ビットラインのキャパシタンス
（ＣB）を減らすために、ビットラインに連結した接合
キャパシタンスを減らすための新しい技術が要求され
る。
Ｍセル構造においては、ビットラインのキャパシタンス
（ＣB）を減らすために、ビットラインに連結した接合
キャパシタンスを減らすための新しい技術が要求され
る。
【０００６】
【課題を解決するための手段】本発明は、上記要求に応
えるために案出したもので、ストレージキャパシタをセ
ルトランジスタのソース端子に連結する従来のＤＲＡＭ
セルとは異なり、ストレージキャパシタをビットライン
とセルトランジスタのドレイン端子間に連結することに
より、接合キャパシタンス成分を除去するダイナミック
ラムセルを提供しようとするもので、その構成上の特徴
は、ゲート端子にワードライン(2)を連結しソース端子
に基準電圧（ＶREF）を付与されるセルトランジスタ(3)
と、情報を読み書きするために用いられるビットライン
(1)と前記セルトランジスタ(3)のストレージノード
（７）の間にストレージキャパシタ(5)を連結したこと
にある。
えるために案出したもので、ストレージキャパシタをセ
ルトランジスタのソース端子に連結する従来のＤＲＡＭ
セルとは異なり、ストレージキャパシタをビットライン
とセルトランジスタのドレイン端子間に連結することに
より、接合キャパシタンス成分を除去するダイナミック
ラムセルを提供しようとするもので、その構成上の特徴
は、ゲート端子にワードライン(2)を連結しソース端子
に基準電圧（ＶREF）を付与されるセルトランジスタ(3)
と、情報を読み書きするために用いられるビットライン
(1)と前記セルトランジスタ(3)のストレージノード
（７）の間にストレージキャパシタ(5)を連結したこと
にある。
【０００７】
【実施例】以下に、添付図面の図２を参照して本発明の
一実施例を詳細に説明すると、本発明のダイナミックラ
ムセルにおいては、先ず、ストレージキャパシタ(5)を
ビットライン(1)とセルトランジスタ(3)のストレージノ
ード(7)の間に連結し、同セルトランジスタ(3)のゲート
端子にはワードライン(2)を連結する。
一実施例を詳細に説明すると、本発明のダイナミックラ
ムセルにおいては、先ず、ストレージキャパシタ(5)を
ビットライン(1)とセルトランジスタ(3)のストレージノ
ード(7)の間に連結し、同セルトランジスタ(3)のゲート
端子にはワードライン(2)を連結する。
【０００８】しかして、セルトランジスタ(3)のソース
端子(8)に基準電圧（ＶREF＝ＶDD：電源供給電圧）が印
加される。
端子(8)に基準電圧（ＶREF＝ＶDD：電源供給電圧）が印
加される。
【０００９】上記のように構成したＤＲＡＭセルに情報
を貯蔵する場合、セルトランジスタ(3)を”オン（O
N）”状態にしてビットライン(1)に貯蔵しようとする状
態（ハイ又はロー）の電圧を印加する。
を貯蔵する場合、セルトランジスタ(3)を”オン（O
N）”状態にしてビットライン(1)に貯蔵しようとする状
態（ハイ又はロー）の電圧を印加する。
【００１０】書き込み動作時のワードライン（２；Ｗ／
Ｌ），ビットライン（１；Ｂ／Ｌ），ストレージノード
（７；Ｓ／Ｎ）の電圧は下記表１の通りである。
Ｌ），ビットライン（１；Ｂ／Ｌ），ストレージノード
（７；Ｓ／Ｎ）の電圧は下記表１の通りである。
【００１１】
【表１】
【００１２】上記（表１）から理解されるとおり、書き
込み動作時にはセルトランジスタ(3)が”オン（ON）”
状態になると，ストレージノード(7;S/N)の電圧はＶDD
になる。正常状態（Normal Mode）になるとストレージ
ノード(7;S/N)には夫々ＶDD／２と３ＶDD／２の電圧
で”ハイ”と”ロー”状態が貯蔵される。
込み動作時にはセルトランジスタ(3)が”オン（ON）”
状態になると，ストレージノード(7;S/N)の電圧はＶDD
になる。正常状態（Normal Mode）になるとストレージ
ノード(7;S/N)には夫々ＶDD／２と３ＶDD／２の電圧
で”ハイ”と”ロー”状態が貯蔵される。
【００１３】”読み取り”動作時にはビットライン
（１；Ｂ／Ｌ）はＶDDの正常状態に維持される。ワード
ライン（２；Ｗ／Ｌ）を”ハイ”状態に印加してセルト
ランジスタ(3)をオンさせると、下記（表２）に示した
とおりストレージノード(7;S/N)の電圧がＶDDに変わる
に従ってビットライン(1;B/L)の電圧がＶDDと接地（GN
D）方向へ夫々変わるため、センサ増幅器で”ハイ”
と”ロー”状態を感知できるようになる。
（１；Ｂ／Ｌ）はＶDDの正常状態に維持される。ワード
ライン（２；Ｗ／Ｌ）を”ハイ”状態に印加してセルト
ランジスタ(3)をオンさせると、下記（表２）に示した
とおりストレージノード(7;S/N)の電圧がＶDDに変わる
に従ってビットライン(1;B/L)の電圧がＶDDと接地（GN
D）方向へ夫々変わるため、センサ増幅器で”ハイ”
と”ロー”状態を感知できるようになる。
【００１４】
【表２】
【００１５】
【発明の作用・効果】従って、本発明のダイナミックラ
ムセルにおけるビットラインにはビットラインキャパシ
タンス（ＣS）の約５０％を占める接合キャパシタンス
成分がなくなり、ＤＲＡＭセルを用いる場合、ビットラ
インキャパシタンスの値を略１／２に減らすことがで
き、これに従ってストレージキャパシタンスの値も減ら
すことができるので、２５６Ｍ及び１ＧＤＲＡＭ級以上
で存在するキャパシタ製造方法及び面積確保に対する問
題点を解決することができ、工程技術を利用してキャパ
シタの表面積を大きくしようとする場合に表われる段差
が大きくなる問題を減らすことができ、従来のＤＲＡＭ
素子のセル構造に比べて大した変化なく製作が可能であ
り、従来に用いた工程技術をそのまま使用できる効果が
ある。
ムセルにおけるビットラインにはビットラインキャパシ
タンス（ＣS）の約５０％を占める接合キャパシタンス
成分がなくなり、ＤＲＡＭセルを用いる場合、ビットラ
インキャパシタンスの値を略１／２に減らすことがで
き、これに従ってストレージキャパシタンスの値も減ら
すことができるので、２５６Ｍ及び１ＧＤＲＡＭ級以上
で存在するキャパシタ製造方法及び面積確保に対する問
題点を解決することができ、工程技術を利用してキャパ
シタの表面積を大きくしようとする場合に表われる段差
が大きくなる問題を減らすことができ、従来のＤＲＡＭ
素子のセル構造に比べて大した変化なく製作が可能であ
り、従来に用いた工程技術をそのまま使用できる効果が
ある。
【図１】 従来技術に係るＤＲＡＭセルの構成図。
【図２】 本発明に係るＤＲＡＭセルの構成図。
１…ビットライン、２…ワードライン、３…セルトラン
ジスタ、４，７…ストレージノード、５…ストレージキ
ャパシタ、６…キャパシタのプレート端子。
ジスタ、４，７…ストレージノード、５…ストレージキ
ャパシタ、６…キャパシタのプレート端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨ ファン コー 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内
Claims (1)
- 【請求項１】ゲート端子にワードライン(2)を連結しソ
ース端子に基準電圧（ＶREF）を付与されるセルトラン
ジスタ(3)と；情報を読み書きするために用いられるビ
ットライン(1)と前記セルトランジスタ(3) のストレー
ジノード（７）の間にストレージキャパシタ(5)を連結
したことを特徴とするダイナミックラムセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-26924 | 1992-12-30 | ||
| KR92026924A KR960008530B1 (en) | 1992-12-30 | 1992-12-30 | Dram cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232370A true JPH06232370A (ja) | 1994-08-19 |
Family
ID=19348078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336496A Pending JPH06232370A (ja) | 1992-12-30 | 1993-12-28 | ダイナミックラムセル |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06232370A (ja) |
| KR (1) | KR960008530B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297456B1 (ko) * | 1997-05-16 | 2001-08-07 | 포만 제프리 엘 | 메모리디바이스에비트를저장,제거및판독하는방법 |
| JP2003500790A (ja) * | 1999-06-01 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | プレート線検知 |
| JP2012238852A (ja) * | 2011-04-26 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594158A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6130065A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 半導体メモリセル |
| JPS61140172A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| JPS6350056A (ja) * | 1986-08-20 | 1988-03-02 | Toshiba Corp | 半導体記憶装置 |
| JPH01200661A (ja) * | 1988-02-04 | 1989-08-11 | Nec Corp | ダイナミック型半導体記憶装置 |
-
1992
- 1992-12-30 KR KR92026924A patent/KR960008530B1/ko not_active IP Right Cessation
-
1993
- 1993-12-28 JP JP5336496A patent/JPH06232370A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594158A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
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| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| JPS6350056A (ja) * | 1986-08-20 | 1988-03-02 | Toshiba Corp | 半導体記憶装置 |
| JPH01200661A (ja) * | 1988-02-04 | 1989-08-11 | Nec Corp | ダイナミック型半導体記憶装置 |
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| KR100297456B1 (ko) * | 1997-05-16 | 2001-08-07 | 포만 제프리 엘 | 메모리디바이스에비트를저장,제거및판독하는방법 |
| JP2003500790A (ja) * | 1999-06-01 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | プレート線検知 |
| JP2012238852A (ja) * | 2011-04-26 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016833A (ko) | 1994-07-25 |
| KR960008530B1 (en) | 1996-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |