JP2003500790A - プレート線検知 - Google Patents

プレート線検知

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JP2003500790A
JP2003500790A JP2001500275A JP2001500275A JP2003500790A JP 2003500790 A JP2003500790 A JP 2003500790A JP 2001500275 A JP2001500275 A JP 2001500275A JP 2001500275 A JP2001500275 A JP 2001500275A JP 2003500790 A JP2003500790 A JP 2003500790A
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グリューニング ウルリケ
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Abstract

(57)【要約】 情報を、記憶セルから、プレート線を介して検知することが開示されている。記憶セルは、セルトランジスタの一方の接合部に接続されたビット線を有し、他方の接合部は、コンデンサの一方の電極に接続されている。ビット線は定電圧源に接続されている。プレート線は、他方のコンデンサ電極に接続されている。

Description

【発明の詳細な説明】
【0001】 本発明は、概して集積回路に関し、とりわけプレート線を介した記憶セルの検
知に関する。
【0002】 図1は、従来のダイナミックRAMセル101である。図示のように、記憶セ
ルは、セルトランジスタ110とセルコンデンサ150とを有する。トランジス
タの第1接合部111はビット線125と接続されており、第2接合部112は
コンデンサと接続されている。トランジスタのゲート電極113はワード線12
6と接続されている。
【0003】 コンデンサは、誘電層159によって分離された、第1電極153と第2電極
157とを有する。セルコンデンサの第1電極153は、トランジスタの第2接
合部と接続されている。第1電極は、情報を記憶するための記憶ノードとして機
能し、通常記憶ノード電極と称される。第2電極は、定電圧源180と接続する
ことができ、常にプレート電極と称される。
【0004】 複数のセルは、列及び行をなして配置されてセルアレイを形成し、前記複数の
セルは、列方向のワード線及び行方向のビット線によって接続されている。セル
コンデンサの第2電極またはプレート電極は、通常アレイのセルに対する共通の
プレートとして機能する。
【0005】 アレイのビット線は、メモリアクセスを容易にするためにセンス増幅器に接続
されている。各センス増幅器は、ビット対線に接続されている。選択された記憶
セルを含むビット対線のうち、一方のビット線は真ビット線と称され、他方のビ
ット線は相補型ビット線と称される。
【0006】 記憶セルは、ワード線を活性化させることによって、トランジスタを導通状態
にし、ビット線を記憶ノードに接続することによってアクセスすることができる
。読み出し動作のために、記憶セルに記憶された情報がビット線に伝送される。
記憶セルからの電荷は、ビット対線に電圧差を生じさせる。センス増幅器は、電
圧差を検知し、増幅し、セルに記憶された情報を表す信号を発生させる。書き込
み動作において、センス増幅器は、真ビット線を、セルに記憶されるべき情報を
表す電圧レベルまで充電する。
【0007】 図2は、従来の記憶セルの動作を示すタイミング図201であり、プレート電
極(PE)信号、真ビット線(BL)信号、ワード線(WL)信号及び記憶ノー
ド(SN)信号が示されている。図示のように、セルコンデンサのプレート電極
は定電圧源Vpeに接続されており、前記定電圧源は、例えば約Vblh/2で
あり、ただし、Vblhは高レベルのビット線に等しい。書き込み動作270の
ために、BLは、セルに書き込まれるべき情報に等しい電圧レベルまで充電され
る。ワード線を活性化させることによって、WL=Vppによって示されるよう
に、記憶ノードがビット線に接続される。データがセルに書き込まれると、ワー
ド線は非活性化され(例えば、WL=0)、記憶ノードを分離し、または浮動さ
せる。
【0008】 読み出し動作260またはメモリアクセス動作において、等化回路は、ビット
対線をVbleqの電圧レベルに等しくする。Vbleqは、例えば、約Vbl /2に等しい。VDD/2等のその他の値も有益である。ワード線は、読み出
し動作を開始するために活性化される。ワード線を活性化させることによって、
記憶ノードがビット線に接続される。記憶されている値に依存して、ビット線は
、わずかに引き上げられ、また引き下げられることによって、負または正の電圧
差をビット対線に生じさせる。
【0009】 読み出し動作によって、記憶ノードを約Vbleqまで放電させる。情報を記
憶セルに復元するために、復元動作290が読み出し動作の後に行われる。
【0010】 前述のように、従来のDRAM集積回路は、セルコンデンサの記憶ノードに記
憶された情報を、セルトランジスタの接合部を介して検知する。このような記憶
セル検知方法は、ビット線とセルトランジスタの接合部との間の接触部を必要と
する。この要件のため、例えば6F(ただし、Fは最小の特徴サイズである)
以下のセル面積を有するセルの設計において、特にセルコンデンサがスタックコ
ンデンサの場合、ビット線の接触部に対する余裕を設けることが困難となってい
る。
【0011】 これまでの議論から明らかなように、比較的小型のセルサイズを促進する、改
善された検知方法を提供することが所望される。
【0012】 本発明は、記憶セルからの情報の検知に関する。本発明によれば、情報を記憶
セルから検知することは、プレート線を介して行われる。採用される記憶セルは
、コンデンサに接続されたトランジスタを有する。ビット線は、トランジスタの
接合部のうちの1つに接続され、ワード線はゲートに接続される。ある実施例に
おいて、プレート線が提供される。プレート線は、コンデンサとセンス増幅器と
に接続され、それによって情報をコンデンサから直接検知することができる。
【0013】 本発明は、記憶セルのための検知方法に関する。この検知方法は、例えば以下
の半導体集積回路(IC)において採用することができる、すなわち、ダイナミ
ックRAM(DRAM)を含むRAM、Rambus DRAM及びSLDRA
Mのような高速DRAM、強誘電性RAM(FRAM)、同期DRAM(SDR
AM)、背併合DRAMロジックチップ(埋込DRAM)またはその他の形式の
メモリICまたはロジックICである。
【0014】 本発明によれば、前記検知方法は、プレート線を採用し、情報を記憶セルから
、及び記憶セルに伝送する。情報をプレート線を介して検知することは、情報を
ビット線を介して検知する従来の検知方法に反する。
【0015】 プレート線検知を利用することには、以下の利点がある。プレート線検知から
生じる1つの利点は、設計者がビット線を設計する際に与えられる柔軟性である
。例えば、メモリアレイのビット線は、ひとまとめに接続して共通のビット線を
形成することができ、またはワード線に対して様々な方向(例えば、平行、直交
または直角)有することができる。前記アレイのビット線は、導電性プレートに
よって構成することができ、前記プレートには全ての記憶セルが結合されること
によって共通のビット線が形成されている。前記導電性プレートは、金属、ドー
プされた多結晶シリコンまたはその他の導電性物質により構成することができる
。ビット線を設計する際の柔軟性は、比較的小型のセルのサイズ、例えば6F またはそれ以下の実現を容易にする。
【0016】 別の方法によれば、ビット線は基板に形成することができる。例えば、ドーパ
ントを埋め込み、高濃度にドープされた領域またはウェルをシリコン基板に形成
することによって、アレイトランジスタの下に位置する、埋込ビット線を形成す
ることができる。ウェルは、複数のセルを接続するために、ストライプ状または
線状とすることができる。ストライプは、ワード線に対して様々な方向を有する
ことができる。ストライプは、例えば、ひとまとめに結合されて共通のビット線
を形成する。また、共通のウェルは、共通のビット線として機能することができ
る。埋込ビット線は以下の理由で有利である、すなわち、それを使用することに
よって、コンデンサ(例えばスタックコンデンサ)を形成することができる表面
面積を増加させることができ、コンデンサを形成するための平坦な表面を提供す
ることによって、改善された処理窓及び比較的良好な歩留りが実現される。
【0017】 図3aは、本発明の1つの実施例による記憶セル301を示す。図示のように
、記憶セルは、アクセストランジスタ310及びセルコンデンサ350を有する
。アクセストランジスタは、例えば、p型FET(pFET)またはn型FET
(nFET)のような電界効果トランジスタ(FET)を有する。FETは、垂
直セルトランジスタとして実現することができる。垂直セルトランジスタは、例
えば、以下の文献に記載されている、すなわち、W.F.Richardson
ほかによる「A trench transistor cross−poin
t DRAM cell」、1985年、IEDM Tech.Digest、
714〜717ページ及びK.Sunouchiほかによる「A surrou
nding gate transistor(SGT)cell for 6
4/256Mbit DRAM」、1989年、IEDM Tech.Dige
st、23〜26ページであり、これらの文献は、あらゆる目的に対する参照の
ために、本明細書に引用されている。プレーナトランジスタまたはその他の形式
のトランジスタを使用することも有益である。
【0018】 トランジスタの第1接合部311は、ビット線325に接続されている。ビッ
ト線は、電圧源に接続されている。電圧源は、例えばVに等しい。ビット線は
、本発明のある実施例によると、メモリアレイのセルに対して、共通のビット線
として機能する。ビット線は、例えば、金属、ドープされた多結晶シリコン、ま
たは高濃度にドープされたシリコンから形成することができる。トランジスタの
ゲート電極313は、ワード線326に接続されている。
【0019】 コンデンサは、誘電層359によって分離された、第1セルコンデンサ電極3
53と第2セルコンデンサ電極357とを有する。コンデンサは、ある実施例に
おいては、スタックコンデンサである。スタックコンデンサは、例えば、シンプ
ルな、積層されたコンデンサを含んでいる。その他のスタックコンデンサ、例え
ば、円筒形コンデンサ、半球状粒子(HSG)を使用するコンデンサ、または高
イプシロン誘電体を有するコンデンサも有益である。その他の形式のコンデンサ
、例えばトレンチコンデンサ及び/またはマルチビットコンデンサも有益である
。マルチセルコンデンサは、例えば以下の文献に記載されている、すなわち、T
akashi Okudaほかによる、「A four−level stor
age 4−Gb DRAM」、固体素子回路のIEEE J.、第32巻、第
11号(11月)、1743〜1747ページであり、この文献は、あらゆる目
的の参照のために本明細書に引用されている。第1セルコンデンサ電極353は
、アクセストランジスタの第2接合部に接続されており、第2セルコンデンサ電
極は、プレート線390に接続されている。プレート線390を形成する第2セ
ル電極を設けることも、図3bに示すように有益である。
【0020】 複数のセルが列及び行をなして配置されており、前記複数のセルは、ワード線
によって列方向に接続され、プレート線によって行方向に接続されている。通常
、ワード線はプレート線に対して垂直である。ワード線に対して直角をなさない
(例えばワード線に対して直交する)プレート線を設けることも、有益である。
【0021】 ある実施例においては、プレート線はセンス増幅器に接続されている。センス
増幅器は、例えば、メモリICにおいて使用される従来のセンス増幅器を有する
ことができる。センス増幅器、例えば同時係属の米国特許出願USSN09/2
25,665、「Improved Sense Amplifier」に記載
されているものも採用することができる。この米国特許出願は、あらゆる目的に
対する参照のために本明細書において引用されている。センス増幅器は、プレー
ト対線に接続されている。選択された記憶セルを含むプレート対線のうち一方の
プレート線は、真プレート線と称され、他方のプレート線は相補型プレート線と
称される。
【0022】 概して、記憶セルは、前記記憶セルに接続されたワード線を活性化させること
によってアクセスすることができる。書き込み動作の間、真プレート線は、書き
込まれるべき情報に依存する電圧レベルまで充電される。プレート線電圧は、記
憶ノードにおける電圧に、前記記憶ノードが浮動した後に影響を与える。
【0023】 読み出し操作のために、真プレート線の電圧は、セルに記憶された情報によっ
て影響され、電圧差をプレート対線に生じさせる。記憶ノードにおける情報に依
存して、この差は正または負となる。センス増幅器は、前記電圧差を検知し、増
幅させる。
【0024】 記憶ノードに蓄積された電荷は、漏洩によって少しずつ分散するので、情報を
復元するためのリフレッシュを必要とする。電流が漏洩する道の1つは、アクセ
ストランジスタを介することによってである。本発明のある実施例によれば、非
活性モードにおけるワード線は電圧電位(ローワード線)を有し、前記電圧電位
は、アクセストランジスタを介して漏洩する電流を減少させる。nFETアクセ
ストランジスタに対しては、ローワード線は、0Vではない電圧電位を有する。
ある実施例において、ローワード線は、負の電圧電位を有する。負のローワード
線の電位は、例えば、約0.1〜−0.1Vであり、有利には−0.5Vである
。その他の負のローワード線レベルも有益である。
【0025】 その他の実施例においては、アクセストランジスタの本体は、基準電位におい
て、そのゲート閾値電圧(V)を上昇させるためにバイアスされている。ある
実施例において、アクセストランジスタが配置されているアレイウェルは、トラ
ンジスタの本体をバイアスするために、基準電位までバイアスされている。これ
によって、デバイスの設計における柔軟性が向上する。結果として生じる、比較
的高いVのため、アクセストランジスタのチャネルを介して漏洩する電流は減
少する。例えば、nFETアクセストランジスタの本体は、負のローワード線の
ような負の電位において、その閾値電圧を増加させるためにバイアスされている
【0026】 ある実施例において、トランジスタの本体はダイナミックにバイアスされてい
る。トランジスタの本体をバイアスすることは、トランジスタが配置されている
、アレイウェルをバイアスすることによって行うことができる。トランジスタの
本体は、非動作モードにおいてバイアスされてそのゲート電圧Vを上昇させ、
それによって、漏洩を減少させ、保持時間を増加させる。アクセストランジスタ
の本体電圧は、その電流駆動性を増加させるために、動作モードにおいてダイナ
ミックに変化し、ゲート電圧Vを降下させる。従って、トランジスタの本体を
ダイナミックにバイアスすることは、有利にはデバイスの性能を向上させ、リー
ク電流を減少させる。トランジスタの本体をダイナミックにバイアスすることは
、小電力による適用形態及びSOIの適用形態にとってとりわけ有益である。
【0027】 nFETの場合、トランジスタの本体は、非動作モードにおいて、負の電位に
おいてバイアスされてそのVを上昇させ、動作モードにおいては、ダイナミッ
クにバイアスされてそのVを降下させる。nFETの本体は、例えば、非動作
モードにおいて約−0.5Vから動作モードにおいて約0Vまでバイアスされる
。pFETの場合に対して、バイアス電圧の極性はそれに応じて変化する。
【0028】 ある実施例において、トランジスタの本体は、トランジスタが配置されている
基板のウェルをバイアスすることによってバイアスすることができる。別の方法
によれば、トランジスタの本体は浮動することができる。このような適用形態に
おいて、トランジスタの本体は、前記本体をワード線またはバイアス源に直接接
続することによってバイアスすることができる。これは、6Fまたはそれ以下
のセルの設計にとってとりわけ有益である。
【0029】 その他の実施例において、ビット線に接続された基準電圧は、ダイナミックに
制御され、前述のプレート線検知方法の動作を改善する。
【0030】 図4は、本発明のある実施例による記憶セルの動作のタイミング図である。ビ
ット線(BL)信号、プレート線(PL)信号、ワード線(WL)信号及び記憶
ノード信号が示されている。SN信号は、記憶セルに記憶されたデータを表す。
BLは、定電圧レベルVにおけるものである。時間tにおいて、WLは不活
性である(ロジック0によって示されている)。これによって、記憶ノードを分
離する。PLは、メモリアクセスに備えてVpleqに等しくされる。
【0031】 tにおいて、WLは、書き込み動作を開始するために活性化される(ロジッ
ク1によって示される)。WLを活性化させることによって、記憶ノードがBL
に接続され、SNが、BLの電圧電位までプリチャージする。そして、PLは、
セルに書き込まれたデータに依存して適切な電圧レベルまで充電される。例えば
、PLは高レベルもしくはロジック1レベル(例えば、約1〜2.5Vまたは約
2Vpleq)まで充電されて1個の1を書き込み、または低レベルもしくはロ
ジック0レベル(例えば0V)まで充電されて1個の0を書き込む。
【0032】 tにおいて、WLは、記憶ノードを分離するために非活性化される。次のア
クセスに備えて、PLはVpleqと等しくされる。PLとSNとの間の電荷結
合は、SNの電圧に影響を与える。PLが、t〜tの間、ロジック1(例え
ば、約2Vpleqに等しいVpl)にある場合、前記結合によって、SNはB
L−Vpleqの値まで降下する。PLが、t〜tの間ロジック0(約0V
)にある場合、SNはBL+Vpleqまで上昇する。
【0033】 t〜tの間、記憶ノードは、WLが不活性状態にあるので、隣接する導体
から電気的に分離される。その結果、セルコンデンサにおける電荷は維持される
【0034】 tにおいて、WLは、読み出し動作を行うために活性化される。プレート線
を浮動させることは、前記プレート線を、プレート線分離回路を使用するセンス
増幅器の等化回路から分離することによって達成される。WLを活性化させるこ
とによって、記憶ノードがビット線に電気的に接続され、それによって、記憶ノ
ードはBLの電圧電位を有する。tにおいて、記憶ノードとプレート線との間
の電荷結合によって、PLは、記憶ノードに記憶されている情報に依存して上昇
または下降する。PLの上昇または下降は、プレート対線に電圧差を生じさせる
。例えば、PLは、SNがロジック1に等しい場合、Vpleq以上に上昇し、
正の差を生じさせる。PLは、SNがロジック0に等しい場合、Vpleq以下
に下降し、負の差を生じさせる。センス増幅器は、プレート対線の2本のプレー
ト線間における差分信号を検知し、前記差分信号をt〜tの間に増幅し、記
憶ノードに記憶されている信号に依存してプレート線をロジック1またはロジッ
ク0まで充電する。
【0035】 t〜tにおいて、増幅された信号は、その他の回路に伝送することができ
る。このtにおける読み出し動作が完了した後、WLが非活性化され、プレー
ト線等化器が、PLをVpleqまで充電するために活性化される。記憶ノード
SNは非活性化されたWLのために分離されているので、メモリコンデンサにお
ける電荷は保持される。SNとPLとの間の電荷結合のため、SNは、読み出し
動作の前に、その本来のレベルまで復元される。結果として、セル内の情報は保
持される。
【0036】 本発明は、とりわけ様々な実施例に関して図示され、記述されたが、当業者は
、本発明に対する修正及び変更を、本発明の精神及びその範囲から逸脱すること
なく行うことができることを認識するだろう。従って、本発明の範囲は、前記記
載事項ではなく、付属の請求項に関して、その請求項に対応する全範囲と共に決
定されるべきである。
【図面の簡単な説明】
【図1】 図1は、従来の記憶セルを示す。
【図2】 図2は、従来の記憶セルの動作のタイミング図を示す。
【図3a】 図3aは、本発明による記憶セルの実施例を示す。
【図3b】 図3bは、本発明による記憶セルの実施例を示す。
【図4】 図4は、本発明のある実施例による、記憶セルの動作のタイミング図を示す。
【符号の説明】
101 ダイナミックRAMセル、 110 セルトランジスタ、 111、
311 第1接合部、 112、312 第2接合部、 113 ゲート電極、
125、325 ビット線、 126、326 ワード線、 150、350
セルコンデンサ、 153 第1電極、 157 第2電極、 159、35
9 誘電層、 180 定電圧源、 260 読み出し動作、 270 書き込
み動作、 290 復元動作、 301 記憶セル、 310 アクセストラン
ジスタ、 313 ゲート電極、 353 第1コンデンサ電極、 357 第
2セルコンデンサ電極、 390 プレート線
【手続補正書】
【提出日】平成13年12月17日(2001.12.17)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項45ワード線は以下のように活性化される、すなわち、ワード 線が非活性状態にある場合、ワード線電位は0Vではない、請求項1記載の記憶 セル。
【請求項46ワード線が、零ではない電圧において非活性状態にある場 合、ワード線電位を有する、請求項37記載の方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン アルスマイアー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ マーリン ドライヴ 4 (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 38 (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 168 (72)発明者 ヤン−ジン パク アメリカ合衆国 ニューヨーク ポーキー プシー キンダーフック ドライヴ 33 Fターム(参考) 5M024 AA58 BB02 CC13 HH01 LL05 PP03 PP07

Claims (44)

    【特許請求の範囲】
  1. 【請求項1】 ゲート端子、第1接合部及び第2接合部を有するトランジス
    タと、 第1電極及び第2電極を有し、前記第1電極はトランジスタの第2接合に接続
    されているコンデンサと、 第1接合部に接続されたビット線と、 ゲート端子に接続されたワード線と、 コンデンサの第2電極とセンス増幅器とに接続されたプレート線と、を有する
    記憶セル。
  2. 【請求項2】 ビット線は線形の特徴を有し、ビット線は、前記記憶セルを
    含む複数の記憶セルに接続されている、請求項1記載の記憶セル。
  3. 【請求項3】 特徴は、ワード線に対していかなる方向をも有することがで
    きる、請求項2記載の記憶セル。
  4. 【請求項4】 ビット線は導電性物質からなる、請求項3記載の記憶セル。
  5. 【請求項5】 導電性物質は、金属、ドープされた多結晶シリコンまたはド
    ープされたシリコンを含むグループから選択される、請求項4記載の記憶セル。
  6. 【請求項6】 ビット線は、集積回路のメモリアレイにおける共通のビット
    線として機能する、請求項5記載の記憶セル。
  7. 【請求項7】 ビット線は、セルが形成される基板における、埋込ビット線
    である、請求項1記載の記憶セル。
  8. 【請求項8】 埋込ビット線は、トランジスタの下の基板に配置されている
    、請求項7記載の記憶セル。
  9. 【請求項9】 埋込ビット線は、基板における、高濃度にドープされた領域
    である、請求項8記載の記憶セル。
  10. 【請求項10】 埋込ビット線は線形である、請求項9記載の記憶セル。
  11. 【請求項11】 特徴は、ビット線に対していかなる方向をも有することが
    できる、請求項10記載の記憶セル。
  12. 【請求項12】 ビット線は、その他のビット線に接続されて、集積回路の
    メモリアレイにおける共通のビット線として機能する、請求項11記載の記憶セ
    ル。
  13. 【請求項13】 ドープされた領域はウェルであり、前記ウェルは、集積回
    路のメモリアレイにおける共通のビット線として機能する、請求項9記載の記憶
    セル。
  14. 【請求項14】 基板は半導体基板である、請求項7記載の記憶セル。
  15. 【請求項15】 半導体基板はシリコンよりなる、請求項14記載の記憶セ
    ル。
  16. 【請求項16】 半導体基板はSOI基板である、請求項14記載の記憶セ
    ル。
  17. 【請求項17】 トランジスタの本体は電圧源に接続されている、請求項1
    記載の記憶セル。
  18. 【請求項18】 電圧源は定電圧源である、請求項17記載の記憶セル。
  19. 【請求項19】 定電圧源は、トランジスタのゲート閾値電圧を上昇させる
    ことによってリーク電流を減少させる、請求項18記載の記憶セル。
  20. 【請求項20】 電圧源はダイナミック電圧源である、請求項17記載の記
    憶セル。
  21. 【請求項21】 ダイナミック電圧源は、トランジスタのゲート閾値電圧を
    上昇させることによって、非動作モードにおいてリーク電流を減少させ、動作モ
    ードにおいてゲート閾値電圧を下降させることによって、トランジスタの電流駆
    動性を増加させる、請求項20記載の記憶セル。
  22. 【請求項22】 トランジスタはnFETであり、ダイナミック電圧源は、
    非動作モードにおいては約−0.5Vであり、動作モードにおいては0Vである
    、請求項21記載の記憶セル。
  23. 【請求項23】 トランジスタは垂直トランジスタである、請求項1記載の
    記憶セル。
  24. 【請求項24】 トランジスタの本体は電圧源に接続されている、請求項2
    3記載の記憶セル。
  25. 【請求項25】 電圧源は定電圧源である、請求項24記載の記憶セル。
  26. 【請求項26】 定電圧源は、トランジスタのゲート閾値電圧を上昇させる
    ことによってリーク電流を減少させる、請求項25記載の記憶セル。
  27. 【請求項27】 電圧源はダイナミック電圧源である、請求項24記載の記
    憶セル。
  28. 【請求項28】 ダイナミック電圧源は、トランジスタのゲート閾値電圧を
    上昇させることによって、非動作モードにおいてリーク電流を減少させ、動作モ
    ードにおいてゲート閾値電圧を下降させることによってトランジスタの電流の駆
    動性を増加させる、請求項27記載の記憶セル。
  29. 【請求項29】 トランジスタはnFETであり、ダイナミック電圧源は、
    非動作モードにおいて約−0.5Vであり,動作モードにおいて0Vである、請
    求項28記載の記憶セル。
  30. 【請求項30】 コンデンサはスタックコンデンサである、請求項29記載
    の記憶セル。
  31. 【請求項31】 データは、プレート線を介してコンデンサに記憶され、プ
    レート線を介してコンデンサから読み出される、請求項1記載の記憶セル。
  32. 【請求項32】 コンデンサはトレンチコンデンサである、請求項32記載
    の記憶セル。
  33. 【請求項33】 プレート線は、情報を検知するためにセンス増幅器に接続
    されている、請求項33記載の記憶セル。
  34. 【請求項34】 データは、プレート線を介してコンデンサに記憶され、プ
    レート線を介してコンデンサから読み出される、請求項33記載の記憶セル。
  35. 【請求項35】 非活性モードにおけるワード線は、トランジスタを介して
    リーク電流を減少させるローワード線電圧電位である、請求項1記載の記憶セル
  36. 【請求項36】 トランジスタはnFETであり、ローワード線電圧電位は
    負の電圧電位である、請求項36記載の記憶セル。
  37. 【請求項37】 負の電圧電位は、約−0.1〜−1Vである、請求項37
    記載の記憶セル。
  38. 【請求項38】 情報を、記憶セルから、前記記憶セルのコンデンサの第1
    電極に接続されたプレート線を介して検知するステップを含む、記憶セルを動作
    させるための方法。
  39. 【請求項39】 情報を記憶セルから検知することは以下のステップを含む
    、すなわち、 記憶セルのトランジスタを活性化させることによって、ビット線とコンデンサ
    の第2電極との間に電路を提供するステップであって、その結果、コンデンサは
    、ビット線の定電圧に等しい電圧電位を有し、 トランジスタを非活性化することによってコンデンサをビット線から分離する
    ステップと、であって、コンデンサとプレート線との間の結合は、コンデンサま
    たはプレート線の電圧に影響を与える、ことを特徴とする、請求項39記載の方
    法。
  40. 【請求項40】 トランジスタを活性化させて記憶セルからの情報の検知に
    備えさせる前に、プレート線を、等化された電圧に等しくするステップを有する
    、請求項40記載の方法。
  41. 【請求項41】 プレート線を、等化された電圧に等しくするステップと、 トランジスタを活性化させてビット線を記憶ノードに接続し、それによって記
    憶ノードの電位を定電圧に等しくするステップと、 ワード線を非活性化して記憶ノードを分離するステップと、を有する、請求項
    39記載の方法。
  42. 【請求項42】 読み出し動作は、プレート線と相補型プレート線とを有す
    るプレート対線の電圧差を検知するステップを有する、請求項41記載の方法。
  43. 【請求項43】 検知は書き込み動作を含み、 前記書き込み動作は以下のステップを有する、すなわち、 トランジスタを活性化させてビット線を記憶ノードに接続し、記憶ノードの電
    位を定電圧に等しくするステップと、 プレート線を、記憶セルに書き込まれるべきデータを表すプレート線電圧レベ
    ルまで充電するステップと、 ワード線を非活性化して記憶ノードを分離するステップと、であって、 プレート線電圧は、プレート線とコンデンサとの接続のため、コンデンサの電
    圧に影響を与える、ことを特徴とする、請求項39記載の方法。
  44. 【請求項44】 ワード線を非活性化してコンデンサの電圧に影響を与えた
    後、プレート線を、等化された電圧に等しくするステップを有する、請求項43
    記載の方法。
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