JP2003500790A - プレート線検知 - Google Patents

プレート線検知

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JP2003500790A
JP2003500790A JP2001500275A JP2001500275A JP2003500790A JP 2003500790 A JP2003500790 A JP 2003500790A JP 2001500275 A JP2001500275 A JP 2001500275A JP 2001500275 A JP2001500275 A JP 2001500275A JP 2003500790 A JP2003500790 A JP 2003500790A
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ミュラー ゲルハルト
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Abstract

(57)【要約】 情報を、記憶セルから、プレート線を介して検知することが開示されている。記憶セルは、セルトランジスタの一方の接合部に接続されたビット線を有し、他方の接合部は、コンデンサの一方の電極に接続されている。ビット線は定電圧源に接続されている。プレート線は、他方のコンデンサ電極に接続されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、概して集積回路に関し、とりわけプレート線を介した記憶セルの検
知に関する。
【０００２】 図１は、従来のダイナミックＲＡＭセル１０１である。図示のように、記憶セ
ルは、セルトランジスタ１１０とセルコンデンサ１５０とを有する。トランジス
タの第１接合部１１１はビット線１２５と接続されており、第２接合部１１２は
コンデンサと接続されている。トランジスタのゲート電極１１３はワード線１２
６と接続されている。
【０００３】 コンデンサは、誘電層１５９によって分離された、第１電極１５３と第２電極
１５７とを有する。セルコンデンサの第１電極１５３は、トランジスタの第２接
合部と接続されている。第１電極は、情報を記憶するための記憶ノードとして機
能し、通常記憶ノード電極と称される。第２電極は、定電圧源１８０と接続する
ことができ、常にプレート電極と称される。
【０００４】 複数のセルは、列及び行をなして配置されてセルアレイを形成し、前記複数の
セルは、列方向のワード線及び行方向のビット線によって接続されている。セル
コンデンサの第２電極またはプレート電極は、通常アレイのセルに対する共通の
プレートとして機能する。
【０００５】 アレイのビット線は、メモリアクセスを容易にするためにセンス増幅器に接続
されている。各センス増幅器は、ビット対線に接続されている。選択された記憶
セルを含むビット対線のうち、一方のビット線は真ビット線と称され、他方のビ
ット線は相補型ビット線と称される。
【０００６】 記憶セルは、ワード線を活性化させることによって、トランジスタを導通状態
にし、ビット線を記憶ノードに接続することによってアクセスすることができる
。読み出し動作のために、記憶セルに記憶された情報がビット線に伝送される。
記憶セルからの電荷は、ビット対線に電圧差を生じさせる。センス増幅器は、電
圧差を検知し、増幅し、セルに記憶された情報を表す信号を発生させる。書き込
み動作において、センス増幅器は、真ビット線を、セルに記憶されるべき情報を
表す電圧レベルまで充電する。
【０００７】 図２は、従来の記憶セルの動作を示すタイミング図２０１であり、プレート電
極（ＰＥ）信号、真ビット線（ＢＬ）信号、ワード線（ＷＬ）信号及び記憶ノー
ド（ＳＮ）信号が示されている。図示のように、セルコンデンサのプレート電極
は定電圧源Ｖｐｅに接続されており、前記定電圧源は、例えば約Ｖｂｌｈ／２で
あり、ただし、Ｖｂｌｈは高レベルのビット線に等しい。書き込み動作２７０の
ために、ＢＬは、セルに書き込まれるべき情報に等しい電圧レベルまで充電され
る。ワード線を活性化させることによって、ＷＬ＝Ｖｐｐによって示されるよう
に、記憶ノードがビット線に接続される。データがセルに書き込まれると、ワー
ド線は非活性化され（例えば、ＷＬ＝０）、記憶ノードを分離し、または浮動さ
せる。
【０００８】 読み出し動作２６０またはメモリアクセス動作において、等化回路は、ビット
対線をＶｂｌｅｑの電圧レベルに等しくする。Ｖｂｌｅｑは、例えば、約Ｖｂｌ ｈ ／２に等しい。ＶＤＤ／２等のその他の値も有益である。ワード線は、読み出
し動作を開始するために活性化される。ワード線を活性化させることによって、
記憶ノードがビット線に接続される。記憶されている値に依存して、ビット線は
、わずかに引き上げられ、また引き下げられることによって、負または正の電圧
差をビット対線に生じさせる。
【０００９】 読み出し動作によって、記憶ノードを約Ｖｂｌｅｑまで放電させる。情報を記
憶セルに復元するために、復元動作２９０が読み出し動作の後に行われる。
【００１０】 前述のように、従来のＤＲＡＭ集積回路は、セルコンデンサの記憶ノードに記
憶された情報を、セルトランジスタの接合部を介して検知する。このような記憶
セル検知方法は、ビット線とセルトランジスタの接合部との間の接触部を必要と
する。この要件のため、例えば６Ｆ２（ただし、Ｆは最小の特徴サイズである）
以下のセル面積を有するセルの設計において、特にセルコンデンサがスタックコ
ンデンサの場合、ビット線の接触部に対する余裕を設けることが困難となってい
る。
【００１１】 これまでの議論から明らかなように、比較的小型のセルサイズを促進する、改
善された検知方法を提供することが所望される。
【００１２】 本発明は、記憶セルからの情報の検知に関する。本発明によれば、情報を記憶
セルから検知することは、プレート線を介して行われる。採用される記憶セルは
、コンデンサに接続されたトランジスタを有する。ビット線は、トランジスタの
接合部のうちの１つに接続され、ワード線はゲートに接続される。ある実施例に
おいて、プレート線が提供される。プレート線は、コンデンサとセンス増幅器と
に接続され、それによって情報をコンデンサから直接検知することができる。
【００１３】 本発明は、記憶セルのための検知方法に関する。この検知方法は、例えば以下
の半導体集積回路（ＩＣ）において採用することができる、すなわち、ダイナミ
ックＲＡＭ（ＤＲＡＭ）を含むＲＡＭ、Ｒａｍｂｕｓ ＤＲＡＭ及びＳＬＤＲＡ
Ｍのような高速ＤＲＡＭ、強誘電性ＲＡＭ（ＦＲＡＭ）、同期ＤＲＡＭ（ＳＤＲ
ＡＭ）、背併合ＤＲＡＭロジックチップ（埋込ＤＲＡＭ）またはその他の形式の
メモリＩＣまたはロジックＩＣである。
【００１４】 本発明によれば、前記検知方法は、プレート線を採用し、情報を記憶セルから
、及び記憶セルに伝送する。情報をプレート線を介して検知することは、情報を
ビット線を介して検知する従来の検知方法に反する。
【００１５】 プレート線検知を利用することには、以下の利点がある。プレート線検知から
生じる１つの利点は、設計者がビット線を設計する際に与えられる柔軟性である
。例えば、メモリアレイのビット線は、ひとまとめに接続して共通のビット線を
形成することができ、またはワード線に対して様々な方向（例えば、平行、直交
または直角）有することができる。前記アレイのビット線は、導電性プレートに
よって構成することができ、前記プレートには全ての記憶セルが結合されること
によって共通のビット線が形成されている。前記導電性プレートは、金属、ドー
プされた多結晶シリコンまたはその他の導電性物質により構成することができる
。ビット線を設計する際の柔軟性は、比較的小型のセルのサイズ、例えば６Ｆ２ またはそれ以下の実現を容易にする。
【００１６】 別の方法によれば、ビット線は基板に形成することができる。例えば、ドーパ
ントを埋め込み、高濃度にドープされた領域またはウェルをシリコン基板に形成
することによって、アレイトランジスタの下に位置する、埋込ビット線を形成す
ることができる。ウェルは、複数のセルを接続するために、ストライプ状または
線状とすることができる。ストライプは、ワード線に対して様々な方向を有する
ことができる。ストライプは、例えば、ひとまとめに結合されて共通のビット線
を形成する。また、共通のウェルは、共通のビット線として機能することができ
る。埋込ビット線は以下の理由で有利である、すなわち、それを使用することに
よって、コンデンサ（例えばスタックコンデンサ）を形成することができる表面
面積を増加させることができ、コンデンサを形成するための平坦な表面を提供す
ることによって、改善された処理窓及び比較的良好な歩留りが実現される。
【００１７】 図３ａは、本発明の１つの実施例による記憶セル３０１を示す。図示のように
、記憶セルは、アクセストランジスタ３１０及びセルコンデンサ３５０を有する
。アクセストランジスタは、例えば、ｐ型ＦＥＴ（ｐＦＥＴ）またはｎ型ＦＥＴ
（ｎＦＥＴ）のような電界効果トランジスタ（ＦＥＴ）を有する。ＦＥＴは、垂
直セルトランジスタとして実現することができる。垂直セルトランジスタは、例
えば、以下の文献に記載されている、すなわち、Ｗ．Ｆ．Ｒｉｃｈａｒｄｓｏｎ
ほかによる「Ａ ｔｒｅｎｃｈ ｔｒａｎｓｉｓｔｏｒ ｃｒｏｓｓ−ｐｏｉｎ
ｔ ＤＲＡＭ ｃｅｌｌ」、１９８５年、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ、
７１４〜７１７ページ及びＫ．Ｓｕｎｏｕｃｈｉほかによる「Ａ ｓｕｒｒｏｕ
ｎｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）ｃｅｌｌ ｆｏｒ ６
４／２５６Ｍｂｉｔ ＤＲＡＭ」、１９８９年、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅ
ｓｔ、２３〜２６ページであり、これらの文献は、あらゆる目的に対する参照の
ために、本明細書に引用されている。プレーナトランジスタまたはその他の形式
のトランジスタを使用することも有益である。
【００１８】 トランジスタの第１接合部３１１は、ビット線３２５に接続されている。ビッ
ト線は、電圧源に接続されている。電圧源は、例えばＶＳに等しい。ビット線は
、本発明のある実施例によると、メモリアレイのセルに対して、共通のビット線
として機能する。ビット線は、例えば、金属、ドープされた多結晶シリコン、ま
たは高濃度にドープされたシリコンから形成することができる。トランジスタの
ゲート電極３１３は、ワード線３２６に接続されている。
【００１９】 コンデンサは、誘電層３５９によって分離された、第１セルコンデンサ電極３
５３と第２セルコンデンサ電極３５７とを有する。コンデンサは、ある実施例に
おいては、スタックコンデンサである。スタックコンデンサは、例えば、シンプ
ルな、積層されたコンデンサを含んでいる。その他のスタックコンデンサ、例え
ば、円筒形コンデンサ、半球状粒子（ＨＳＧ）を使用するコンデンサ、または高
イプシロン誘電体を有するコンデンサも有益である。その他の形式のコンデンサ
、例えばトレンチコンデンサ及び／またはマルチビットコンデンサも有益である
。マルチセルコンデンサは、例えば以下の文献に記載されている、すなわち、Ｔ
ａｋａｓｈｉ Ｏｋｕｄａほかによる、「Ａ ｆｏｕｒ−ｌｅｖｅｌ ｓｔｏｒ
ａｇｅ ４−Ｇｂ ＤＲＡＭ」、固体素子回路のＩＥＥＥ J．、第３２巻、第
１１号（１１月）、１７４３〜１７４７ページであり、この文献は、あらゆる目
的の参照のために本明細書に引用されている。第１セルコンデンサ電極３５３は
、アクセストランジスタの第２接合部に接続されており、第２セルコンデンサ電
極は、プレート線３９０に接続されている。プレート線３９０を形成する第２セ
ル電極を設けることも、図３ｂに示すように有益である。
【００２０】 複数のセルが列及び行をなして配置されており、前記複数のセルは、ワード線
によって列方向に接続され、プレート線によって行方向に接続されている。通常
、ワード線はプレート線に対して垂直である。ワード線に対して直角をなさない
（例えばワード線に対して直交する）プレート線を設けることも、有益である。
【００２１】 ある実施例においては、プレート線はセンス増幅器に接続されている。センス
増幅器は、例えば、メモリＩＣにおいて使用される従来のセンス増幅器を有する
ことができる。センス増幅器、例えば同時係属の米国特許出願ＵＳＳＮ０９／２
２５，６６５、「Ｉｍｐｒｏｖｅｄ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ」に記載
されているものも採用することができる。この米国特許出願は、あらゆる目的に
対する参照のために本明細書において引用されている。センス増幅器は、プレー
ト対線に接続されている。選択された記憶セルを含むプレート対線のうち一方の
プレート線は、真プレート線と称され、他方のプレート線は相補型プレート線と
称される。
【００２２】 概して、記憶セルは、前記記憶セルに接続されたワード線を活性化させること
によってアクセスすることができる。書き込み動作の間、真プレート線は、書き
込まれるべき情報に依存する電圧レベルまで充電される。プレート線電圧は、記
憶ノードにおける電圧に、前記記憶ノードが浮動した後に影響を与える。
【００２３】 読み出し操作のために、真プレート線の電圧は、セルに記憶された情報によっ
て影響され、電圧差をプレート対線に生じさせる。記憶ノードにおける情報に依
存して、この差は正または負となる。センス増幅器は、前記電圧差を検知し、増
幅させる。
【００２４】 記憶ノードに蓄積された電荷は、漏洩によって少しずつ分散するので、情報を
復元するためのリフレッシュを必要とする。電流が漏洩する道の１つは、アクセ
ストランジスタを介することによってである。本発明のある実施例によれば、非
活性モードにおけるワード線は電圧電位（ローワード線）を有し、前記電圧電位
は、アクセストランジスタを介して漏洩する電流を減少させる。ｎＦＥＴアクセ
ストランジスタに対しては、ローワード線は、０Ｖではない電圧電位を有する。
ある実施例において、ローワード線は、負の電圧電位を有する。負のローワード
線の電位は、例えば、約０．１〜−０．１Ｖであり、有利には−０．５Ｖである
。その他の負のローワード線レベルも有益である。
【００２５】 その他の実施例においては、アクセストランジスタの本体は、基準電位におい
て、そのゲート閾値電圧（ＶＴ）を上昇させるためにバイアスされている。ある
実施例において、アクセストランジスタが配置されているアレイウェルは、トラ
ンジスタの本体をバイアスするために、基準電位までバイアスされている。これ
によって、デバイスの設計における柔軟性が向上する。結果として生じる、比較
的高いＶＴのため、アクセストランジスタのチャネルを介して漏洩する電流は減
少する。例えば、ｎＦＥＴアクセストランジスタの本体は、負のローワード線の
ような負の電位において、その閾値電圧を増加させるためにバイアスされている
。
【００２６】 ある実施例において、トランジスタの本体はダイナミックにバイアスされてい
る。トランジスタの本体をバイアスすることは、トランジスタが配置されている
、アレイウェルをバイアスすることによって行うことができる。トランジスタの
本体は、非動作モードにおいてバイアスされてそのゲート電圧ＶＴを上昇させ、
それによって、漏洩を減少させ、保持時間を増加させる。アクセストランジスタ
の本体電圧は、その電流駆動性を増加させるために、動作モードにおいてダイナ
ミックに変化し、ゲート電圧ＶＴを降下させる。従って、トランジスタの本体を
ダイナミックにバイアスすることは、有利にはデバイスの性能を向上させ、リー
ク電流を減少させる。トランジスタの本体をダイナミックにバイアスすることは
、小電力による適用形態及びＳＯＩの適用形態にとってとりわけ有益である。
【００２７】 ｎＦＥＴの場合、トランジスタの本体は、非動作モードにおいて、負の電位に
おいてバイアスされてそのＶＴを上昇させ、動作モードにおいては、ダイナミッ
クにバイアスされてそのＶＴを降下させる。ｎＦＥＴの本体は、例えば、非動作
モードにおいて約−０．５Ｖから動作モードにおいて約０Ｖまでバイアスされる
。ｐＦＥＴの場合に対して、バイアス電圧の極性はそれに応じて変化する。
【００２８】 ある実施例において、トランジスタの本体は、トランジスタが配置されている
基板のウェルをバイアスすることによってバイアスすることができる。別の方法
によれば、トランジスタの本体は浮動することができる。このような適用形態に
おいて、トランジスタの本体は、前記本体をワード線またはバイアス源に直接接
続することによってバイアスすることができる。これは、６Ｆ２またはそれ以下
のセルの設計にとってとりわけ有益である。
【００２９】 その他の実施例において、ビット線に接続された基準電圧は、ダイナミックに
制御され、前述のプレート線検知方法の動作を改善する。
【００３０】 図４は、本発明のある実施例による記憶セルの動作のタイミング図である。ビ
ット線（ＢＬ）信号、プレート線（ＰＬ）信号、ワード線（ＷＬ）信号及び記憶
ノード信号が示されている。ＳＮ信号は、記憶セルに記憶されたデータを表す。
ＢＬは、定電圧レベルＶｓにおけるものである。時間ｔ０において、ＷＬは不活
性である（ロジック０によって示されている）。これによって、記憶ノードを分
離する。ＰＬは、メモリアクセスに備えてＶｐｌｅｑに等しくされる。
【００３１】 ｔ１において、ＷＬは、書き込み動作を開始するために活性化される（ロジッ
ク１によって示される）。ＷＬを活性化させることによって、記憶ノードがＢＬ
に接続され、ＳＮが、ＢＬの電圧電位までプリチャージする。そして、ＰＬは、
セルに書き込まれたデータに依存して適切な電圧レベルまで充電される。例えば
、ＰＬは高レベルもしくはロジック１レベル（例えば、約１〜２．５Ｖまたは約
２Ｖｐｌｅｑ）まで充電されて１個の１を書き込み、または低レベルもしくはロ
ジック０レベル（例えば０Ｖ）まで充電されて１個の０を書き込む。
【００３２】 ｔ２において、ＷＬは、記憶ノードを分離するために非活性化される。次のア
クセスに備えて、ＰＬはＶｐｌｅｑと等しくされる。ＰＬとＳＮとの間の電荷結
合は、ＳＮの電圧に影響を与える。ＰＬが、ｔ１〜ｔ２の間、ロジック１（例え
ば、約２Ｖｐｌｅｑに等しいＶｐｌ）にある場合、前記結合によって、ＳＮはＢ
Ｌ−Ｖｐｌｅｑの値まで降下する。ＰＬが、ｔ１〜ｔ２の間ロジック０（約０Ｖ
）にある場合、ＳＮはＢＬ＋Ｖｐｌｅｑまで上昇する。
【００３３】 ｔ２〜ｔ３の間、記憶ノードは、ＷＬが不活性状態にあるので、隣接する導体
から電気的に分離される。その結果、セルコンデンサにおける電荷は維持される
。
【００３４】 ｔ３において、ＷＬは、読み出し動作を行うために活性化される。プレート線
を浮動させることは、前記プレート線を、プレート線分離回路を使用するセンス
増幅器の等化回路から分離することによって達成される。ＷＬを活性化させるこ
とによって、記憶ノードがビット線に電気的に接続され、それによって、記憶ノ
ードはＢＬの電圧電位を有する。ｔ４において、記憶ノードとプレート線との間
の電荷結合によって、ＰＬは、記憶ノードに記憶されている情報に依存して上昇
または下降する。ＰＬの上昇または下降は、プレート対線に電圧差を生じさせる
。例えば、ＰＬは、ＳＮがロジック１に等しい場合、Ｖｐｌｅｑ以上に上昇し、
正の差を生じさせる。ＰＬは、ＳＮがロジック０に等しい場合、Ｖｐｌｅｑ以下
に下降し、負の差を生じさせる。センス増幅器は、プレート対線の２本のプレー
ト線間における差分信号を検知し、前記差分信号をｔ４〜ｔ５の間に増幅し、記
憶ノードに記憶されている信号に依存してプレート線をロジック１またはロジッ
ク０まで充電する。
【００３５】 ｔ５〜ｔ６において、増幅された信号は、その他の回路に伝送することができ
る。このｔ６における読み出し動作が完了した後、ＷＬが非活性化され、プレー
ト線等化器が、ＰＬをＶｐｌｅｑまで充電するために活性化される。記憶ノード
ＳＮは非活性化されたＷＬのために分離されているので、メモリコンデンサにお
ける電荷は保持される。ＳＮとＰＬとの間の電荷結合のため、ＳＮは、読み出し
動作の前に、その本来のレベルまで復元される。結果として、セル内の情報は保
持される。
【００３６】 本発明は、とりわけ様々な実施例に関して図示され、記述されたが、当業者は
、本発明に対する修正及び変更を、本発明の精神及びその範囲から逸脱すること
なく行うことができることを認識するだろう。従って、本発明の範囲は、前記記
載事項ではなく、付属の請求項に関して、その請求項に対応する全範囲と共に決
定されるべきである。
【図面の簡単な説明】
【図１】 図１は、従来の記憶セルを示す。
【図２】 図２は、従来の記憶セルの動作のタイミング図を示す。
【図３ａ】 図３ａは、本発明による記憶セルの実施例を示す。
【図３ｂ】 図３ｂは、本発明による記憶セルの実施例を示す。
【図４】 図４は、本発明のある実施例による、記憶セルの動作のタイミング図を示す。
【符号の説明】
１０１ ダイナミックＲＡＭセル、 １１０ セルトランジスタ、 １１１、
３１１ 第１接合部、 １１２、３１２ 第２接合部、 １１３ ゲート電極、
１２５、３２５ ビット線、 １２６、３２６ ワード線、 １５０、３５０
セルコンデンサ、 １５３ 第１電極、 １５７ 第２電極、 １５９、３５
９ 誘電層、 １８０ 定電圧源、 ２６０ 読み出し動作、 ２７０ 書き込
み動作、 ２９０ 復元動作、 ３０１ 記憶セル、 ３１０ アクセストラン
ジスタ、 ３１３ ゲート電極、 ３５３ 第１コンデンサ電極、 ３５７ 第
２セルコンデンサ電極、 ３９０ プレート線
【手続補正書】
【提出日】平成１３年１２月１７日（２００１．１２．１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項４５】 ワード線は以下のように活性化される、すなわち、ワード 線が非活性状態にある場合、ワード線電位は０Ｖではない、請求項１記載の記憶 セル。
【請求項４６】 ワード線が、零ではない電圧において非活性状態にある場 合、ワード線電位を有する、請求項３７記載の方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハン アルスマイアー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ マーリン ドライヴ ４ (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 38 (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 168 (72)発明者 ヤン−ジン パク アメリカ合衆国 ニューヨーク ポーキー プシー キンダーフック ドライヴ 33 Ｆターム(参考） 5M024 AA58 BB02 CC13 HH01 LL05 PP03 PP07

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 ゲート端子、第１接合部及び第２接合部を有するトランジス
    タと、 第１電極及び第２電極を有し、前記第１電極はトランジスタの第２接合に接続
    されているコンデンサと、 第１接合部に接続されたビット線と、 ゲート端子に接続されたワード線と、 コンデンサの第２電極とセンス増幅器とに接続されたプレート線と、を有する
    記憶セル。
  2. 【請求項２】 ビット線は線形の特徴を有し、ビット線は、前記記憶セルを
    含む複数の記憶セルに接続されている、請求項１記載の記憶セル。
  3. 【請求項３】 特徴は、ワード線に対していかなる方向をも有することがで
    きる、請求項２記載の記憶セル。
  4. 【請求項４】 ビット線は導電性物質からなる、請求項３記載の記憶セル。
  5. 【請求項５】 導電性物質は、金属、ドープされた多結晶シリコンまたはド
    ープされたシリコンを含むグループから選択される、請求項４記載の記憶セル。
  6. 【請求項６】 ビット線は、集積回路のメモリアレイにおける共通のビット
    線として機能する、請求項５記載の記憶セル。
  7. 【請求項７】 ビット線は、セルが形成される基板における、埋込ビット線
    である、請求項１記載の記憶セル。
  8. 【請求項８】 埋込ビット線は、トランジスタの下の基板に配置されている
    、請求項７記載の記憶セル。
  9. 【請求項９】 埋込ビット線は、基板における、高濃度にドープされた領域
    である、請求項８記載の記憶セル。
  10. 【請求項１０】 埋込ビット線は線形である、請求項９記載の記憶セル。
  11. 【請求項１１】 特徴は、ビット線に対していかなる方向をも有することが
    できる、請求項１０記載の記憶セル。
  12. 【請求項１２】 ビット線は、その他のビット線に接続されて、集積回路の
    メモリアレイにおける共通のビット線として機能する、請求項１１記載の記憶セ
    ル。
  13. 【請求項１３】 ドープされた領域はウェルであり、前記ウェルは、集積回
    路のメモリアレイにおける共通のビット線として機能する、請求項９記載の記憶
    セル。
  14. 【請求項１４】 基板は半導体基板である、請求項７記載の記憶セル。
  15. 【請求項１５】 半導体基板はシリコンよりなる、請求項１４記載の記憶セ
    ル。
  16. 【請求項１６】 半導体基板はＳＯＩ基板である、請求項１４記載の記憶セ
    ル。
  17. 【請求項１７】 トランジスタの本体は電圧源に接続されている、請求項１
    記載の記憶セル。
  18. 【請求項１８】 電圧源は定電圧源である、請求項１７記載の記憶セル。
  19. 【請求項１９】 定電圧源は、トランジスタのゲート閾値電圧を上昇させる
    ことによってリーク電流を減少させる、請求項１８記載の記憶セル。
  20. 【請求項２０】 電圧源はダイナミック電圧源である、請求項１７記載の記
    憶セル。
  21. 【請求項２１】 ダイナミック電圧源は、トランジスタのゲート閾値電圧を
    上昇させることによって、非動作モードにおいてリーク電流を減少させ、動作モ
    ードにおいてゲート閾値電圧を下降させることによって、トランジスタの電流駆
    動性を増加させる、請求項２０記載の記憶セル。
  22. 【請求項２２】 トランジスタはｎＦＥＴであり、ダイナミック電圧源は、
    非動作モードにおいては約−０．５Ｖであり、動作モードにおいては０Ｖである
    、請求項２１記載の記憶セル。
  23. 【請求項２３】 トランジスタは垂直トランジスタである、請求項１記載の
    記憶セル。
  24. 【請求項２４】 トランジスタの本体は電圧源に接続されている、請求項２
    ３記載の記憶セル。
  25. 【請求項２５】 電圧源は定電圧源である、請求項２４記載の記憶セル。
  26. 【請求項２６】 定電圧源は、トランジスタのゲート閾値電圧を上昇させる
    ことによってリーク電流を減少させる、請求項２５記載の記憶セル。
  27. 【請求項２７】 電圧源はダイナミック電圧源である、請求項２４記載の記
    憶セル。
  28. 【請求項２８】 ダイナミック電圧源は、トランジスタのゲート閾値電圧を
    上昇させることによって、非動作モードにおいてリーク電流を減少させ、動作モ
    ードにおいてゲート閾値電圧を下降させることによってトランジスタの電流の駆
    動性を増加させる、請求項２７記載の記憶セル。
  29. 【請求項２９】 トランジスタはｎＦＥＴであり、ダイナミック電圧源は、
    非動作モードにおいて約−０．５Ｖであり，動作モードにおいて０Ｖである、請
    求項２８記載の記憶セル。
  30. 【請求項３０】 コンデンサはスタックコンデンサである、請求項２９記載
    の記憶セル。
  31. 【請求項３１】 データは、プレート線を介してコンデンサに記憶され、プ
    レート線を介してコンデンサから読み出される、請求項１記載の記憶セル。
  32. 【請求項３２】 コンデンサはトレンチコンデンサである、請求項３２記載
    の記憶セル。
  33. 【請求項３３】 プレート線は、情報を検知するためにセンス増幅器に接続
    されている、請求項３３記載の記憶セル。
  34. 【請求項３４】 データは、プレート線を介してコンデンサに記憶され、プ
    レート線を介してコンデンサから読み出される、請求項３３記載の記憶セル。
  35. 【請求項３５】 非活性モードにおけるワード線は、トランジスタを介して
    リーク電流を減少させるローワード線電圧電位である、請求項１記載の記憶セル
    。
  36. 【請求項３６】 トランジスタはｎＦＥＴであり、ローワード線電圧電位は
    負の電圧電位である、請求項３６記載の記憶セル。
  37. 【請求項３７】 負の電圧電位は、約−０．１〜−１Ｖである、請求項３７
    記載の記憶セル。
  38. 【請求項３８】 情報を、記憶セルから、前記記憶セルのコンデンサの第１
    電極に接続されたプレート線を介して検知するステップを含む、記憶セルを動作
    させるための方法。
  39. 【請求項３９】 情報を記憶セルから検知することは以下のステップを含む
    、すなわち、 記憶セルのトランジスタを活性化させることによって、ビット線とコンデンサ
    の第２電極との間に電路を提供するステップであって、その結果、コンデンサは
    、ビット線の定電圧に等しい電圧電位を有し、 トランジスタを非活性化することによってコンデンサをビット線から分離する
    ステップと、であって、コンデンサとプレート線との間の結合は、コンデンサま
    たはプレート線の電圧に影響を与える、ことを特徴とする、請求項３９記載の方
    法。
  40. 【請求項４０】 トランジスタを活性化させて記憶セルからの情報の検知に
    備えさせる前に、プレート線を、等化された電圧に等しくするステップを有する
    、請求項４０記載の方法。
  41. 【請求項４１】 プレート線を、等化された電圧に等しくするステップと、 トランジスタを活性化させてビット線を記憶ノードに接続し、それによって記
    憶ノードの電位を定電圧に等しくするステップと、 ワード線を非活性化して記憶ノードを分離するステップと、を有する、請求項
    ３９記載の方法。
  42. 【請求項４２】 読み出し動作は、プレート線と相補型プレート線とを有す
    るプレート対線の電圧差を検知するステップを有する、請求項４１記載の方法。
  43. 【請求項４３】 検知は書き込み動作を含み、 前記書き込み動作は以下のステップを有する、すなわち、 トランジスタを活性化させてビット線を記憶ノードに接続し、記憶ノードの電
    位を定電圧に等しくするステップと、 プレート線を、記憶セルに書き込まれるべきデータを表すプレート線電圧レベ
    ルまで充電するステップと、 ワード線を非活性化して記憶ノードを分離するステップと、であって、 プレート線電圧は、プレート線とコンデンサとの接続のため、コンデンサの電
    圧に影響を与える、ことを特徴とする、請求項３９記載の方法。
  44. 【請求項４４】 ワード線を非活性化してコンデンサの電圧に影響を与えた
    後、プレート線を、等化された電圧に等しくするステップを有する、請求項４３
    記載の方法。
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