JPH10326879A - 半導体回路およびメモリ・デバイス - Google Patents
半導体回路およびメモリ・デバイスInfo
- Publication number
- JPH10326879A JPH10326879A JP10131708A JP13170898A JPH10326879A JP H10326879 A JPH10326879 A JP H10326879A JP 10131708 A JP10131708 A JP 10131708A JP 13170898 A JP13170898 A JP 13170898A JP H10326879 A JPH10326879 A JP H10326879A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- drain
- cell
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 11
- 238000007599 discharging Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 210000004027 cell Anatomy 0.000 description 79
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 20
- 239000004020 conductor Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 235000002754 Acer pseudoplatanus Nutrition 0.000 description 1
- 240000004731 Acer pseudoplatanus Species 0.000 description 1
- 235000006485 Platanus occidentalis Nutrition 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高密度集積に適した改良されたFET/キャ
パシタ構造を提供する。 【解決手段】 メモリ・セルを形成する縦形FET10
とキャパシタ24との新規な構造は、高密度DRAMの
ようなメモリ・チップの基本ビルディング・ブロックと
することができる。キャパシタの第1の電極23は、ト
ランジスタのドレイン17に接続されている。トランジ
スタのソース13は、他のトランジスタのソースに接続
されている。ゲート14はワードライン26に接続さ
れ、キャパシタの第2の電極21は、ビットライン21
に接続されている。
パシタ構造を提供する。 【解決手段】 メモリ・セルを形成する縦形FET10
とキャパシタ24との新規な構造は、高密度DRAMの
ようなメモリ・チップの基本ビルディング・ブロックと
することができる。キャパシタの第1の電極23は、ト
ランジスタのドレイン17に接続されている。トランジ
スタのソース13は、他のトランジスタのソースに接続
されている。ゲート14はワードライン26に接続さ
れ、キャパシタの第2の電極21は、ビットライン21
に接続されている。
Description
【0001】
【発明の属する技術分野】本発明は、アクセス・デバイ
スとして働くFETと、キャパシタとの新規な構造に関
するものであり、FETとキャパシタとは、メモリ、例
えば、ダイナミック・ランダム・アクセス・メモリ(D
RAM)の記憶セルを構成している。
スとして働くFETと、キャパシタとの新規な構造に関
するものであり、FETとキャパシタとは、メモリ、例
えば、ダイナミック・ランダム・アクセス・メモリ(D
RAM)の記憶セルを構成している。
【0002】
【従来の技術】高集積密度のメモリ・チップ,論理デバ
イス,および他の種類のデバイスを作製できるようにす
るためには、それらの特定の要素をさらにスケールダウ
ンする方法を見つけなければならない。
イス,および他の種類のデバイスを作製できるようにす
るためには、それらの特定の要素をさらにスケールダウ
ンする方法を見つけなければならない。
【0003】縦形電界効果トランジスタ(FET)は、
このような種々のデバイスに重要な役割をはたしてい
る。他の重要なメモリ・デバイスのビルディング・ブロ
ックは、情報を実際に記憶するキャパシタである。FE
Tは、通常、これらのキャパシタのアクセス・デバイス
として働く。記憶セルのワードラインおよびビットライ
ンに適切な信号を供給することによって、個々のFET
は、スイッチされて、対応するキャパシタのチャージを
可能にすることができる。
このような種々のデバイスに重要な役割をはたしてい
る。他の重要なメモリ・デバイスのビルディング・ブロ
ックは、情報を実際に記憶するキャパシタである。FE
Tは、通常、これらのキャパシタのアクセス・デバイス
として働く。記憶セルのワードラインおよびビットライ
ンに適切な信号を供給することによって、個々のFET
は、スイッチされて、対応するキャパシタのチャージを
可能にすることができる。
【0004】GビットDRAMメモリに必要な高パッケ
ージング密度を実現するためには、最小のメモリセル・
サイズを保持することが極めて重要である。この最小セ
ル・サイズは、典型的に4F2 (Fは、最小のリソグラ
フィ・ライン幅である)のオーダである。
ージング密度を実現するためには、最小のメモリセル・
サイズを保持することが極めて重要である。この最小セ
ル・サイズは、典型的に4F2 (Fは、最小のリソグラ
フィ・ライン幅である)のオーダである。
【0005】
【発明が解決しようとする課題】本発明の目的は、例え
ばメモリ・デバイスに用いるために、アクセス・デバイ
スおよびキャパシタの高密度集積方法を提供することに
ある。
ばメモリ・デバイスに用いるために、アクセス・デバイ
スおよびキャパシタの高密度集積方法を提供することに
ある。
【0006】本発明の他の目的は、高密度集積に適した
改良されたFET/キャパシタ構造を提供することにあ
る。
改良されたFET/キャパシタ構造を提供することにあ
る。
【0007】
【課題を解決するための手段】本発明は、縦形トランジ
スタとキャパシタ(例えば、スタック・キャパシタ)の
新規な構造、およびこのような構造の動作方法に関す
る。この構造は、例えば、メモリ・デバイスのメモリ・
セルとして適している。
スタとキャパシタ(例えば、スタック・キャパシタ)の
新規な構造、およびこのような構造の動作方法に関す
る。この構造は、例えば、メモリ・デバイスのメモリ・
セルとして適している。
【0008】新規な構造は、垂直に配置されたチャンネ
ルを有するFETと、FETの最上部電極、例えばドレ
インの上部に形成されるキャパシタとを備えている。キ
ャパシタは、最上部電極に相互接続されている。FET
のソース電極は、例えば、共通ソース電圧VDDに接続さ
れる。ゲート電極は、ワードラインにリンクされ、キャ
パシタの上部電極は、ビットラインに接続される。
ルを有するFETと、FETの最上部電極、例えばドレ
インの上部に形成されるキャパシタとを備えている。キ
ャパシタは、最上部電極に相互接続されている。FET
のソース電極は、例えば、共通ソース電圧VDDに接続さ
れる。ゲート電極は、ワードラインにリンクされ、キャ
パシタの上部電極は、ビットラインに接続される。
【0009】好適な実施例では、ゲート電極(例えば、
ポリシリコンよりなる)は、共通ワードラインすなわち
行ラインに沿ったすべてのデバイスを直接に接続する。
ポリシリコンよりなる)は、共通ワードラインすなわち
行ラインに沿ったすべてのデバイスを直接に接続する。
【0010】この新規な構造は、詳細な説明で述べるよ
うに、情報を記憶しおよび読取るための新しい動作方法
を必要とする。
うに、情報を記憶しおよび読取るための新しい動作方法
を必要とする。
【0011】本発明の他の実施例では、ドレインとして
働くドープ領域と、ソースとして働くドープ領域とが交
換される。このような構造は、共通ドレイン・トランジ
スタ・キャパシタ・スタックと呼ぶことができる。
働くドープ領域と、ソースとして働くドープ領域とが交
換される。このような構造は、共通ドレイン・トランジ
スタ・キャパシタ・スタックと呼ぶことができる。
【0012】上部にスタックされた記憶キャパシタを有
するアクセス・トランジスタとして働く縦形FETの集
積は、非常に小さいメモリ・セルを実現することを可能
にする。
するアクセス・トランジスタとして働く縦形FETの集
積は、非常に小さいメモリ・セルを実現することを可能
にする。
【0013】本発明のセルを、現在の半導体製造プロセ
スと共用できる処理工程を用いて作製できることは、利
点である。
スと共用できる処理工程を用いて作製できることは、利
点である。
【0014】
【発明の実施の形態】本発明は、主に、DRAMメモリ
およびDRAMメモリ・セルに関係している。本発明に
より提供される新規なFET/キャパシタ構造は、例え
ば論理デバイス(例えばシフトレジスタ)のような他の
デバイスにも用いることができる。
およびDRAMメモリ・セルに関係している。本発明に
より提供される新規なFET/キャパシタ構造は、例え
ば論理デバイス(例えばシフトレジスタ)のような他の
デバイスにも用いることができる。
【0015】ポリシリコン(多結晶シリコンとも称され
る)は、化学気相成長法(CVD),または減圧化学気
相成長法(LPCVD),および他の既知の方法を用い
て形成することができる。ポリシリコンは、非常に多数
の単結晶領域よりなる固体である。
る)は、化学気相成長法(CVD),または減圧化学気
相成長法(LPCVD),および他の既知の方法を用い
て形成することができる。ポリシリコンは、非常に多数
の単結晶領域よりなる固体である。
【0016】メモリという表現は、基板上または基板内
に形成されたあらゆる種類のメモリ・デバイスを含むも
のとする。このようなメモリは、種々のメモリ・セルお
よび他の種類の回路を含むことができる。
に形成されたあらゆる種類のメモリ・デバイスを含むも
のとする。このようなメモリは、種々のメモリ・セルお
よび他の種類の回路を含むことができる。
【0017】“側壁(sidewall)”について
は、半導体構造のあらゆる種類の面を意味し、この面
は、半導体構造の基板の面に対して傾斜している。前記
基板の面に垂直な側壁は特に重要である。
は、半導体構造のあらゆる種類の面を意味し、この面
は、半導体構造の基板の面に対して傾斜している。前記
基板の面に垂直な側壁は特に重要である。
【0018】ここで用いられる縦形FETは、ピラー
(pillar)の側壁に形成された3次元トランジス
タである。ピラーの面積はリソグラフィカルに定めら
れ、ピラーは、例えばシリコンより構成できる。縦形F
ETでは、電流は、ピラーの側壁に沿って垂直に流れ、
ピラーを取り囲むポリシリコン・ゲートによって制御さ
れる。ゲート長は、ピラーの高さによって調整される。
縦形FETが選択されることは、1996年11月15
日に出願された米国特許出願第08/749,748号
明細書に示されているように、その小さな領域フットプ
リントおよび容易なスケーラビリティ(scalabi
lity)に対する可能性の故に、当然である。トラン
ジスタ・チャンネルについて垂直次元を利用すること
は、面積スケーリングを可能にしながら、短チャンネル
効果を抑制として排除する。あらゆる種類の縦形FET
は、本発明に関連して用いるのに適しており、説明され
るFETは、単なる例示である。
(pillar)の側壁に形成された3次元トランジス
タである。ピラーの面積はリソグラフィカルに定めら
れ、ピラーは、例えばシリコンより構成できる。縦形F
ETでは、電流は、ピラーの側壁に沿って垂直に流れ、
ピラーを取り囲むポリシリコン・ゲートによって制御さ
れる。ゲート長は、ピラーの高さによって調整される。
縦形FETが選択されることは、1996年11月15
日に出願された米国特許出願第08/749,748号
明細書に示されているように、その小さな領域フットプ
リントおよび容易なスケーラビリティ(scalabi
lity)に対する可能性の故に、当然である。トラン
ジスタ・チャンネルについて垂直次元を利用すること
は、面積スケーリングを可能にしながら、短チャンネル
効果を抑制として排除する。あらゆる種類の縦形FET
は、本発明に関連して用いるのに適しており、説明され
るFETは、単なる例示である。
【0019】後述するように、ポリシリコン・ゲート
は、縦形FETのピラーの周囲に均一に付着される。こ
のためには、ワードラインに垂直なビットラインに沿っ
て隣接するデバイス(メモリ・セル)間の間隔は、ゲー
トがビットラインの方向に短絡しないことを保証するた
めには、Fよりわずかに大きくなければならない(すな
わちF+fであり、fは約0.1Fのオーダである)。
大きなfを選択することによってfが大きくなると、集
積密度が減少することは明らかである。
は、縦形FETのピラーの周囲に均一に付着される。こ
のためには、ワードラインに垂直なビットラインに沿っ
て隣接するデバイス(メモリ・セル)間の間隔は、ゲー
トがビットラインの方向に短絡しないことを保証するた
めには、Fよりわずかに大きくなければならない(すな
わちF+fであり、fは約0.1Fのオーダである)。
大きなfを選択することによってfが大きくなると、集
積密度が減少することは明らかである。
【0020】縦形トランジスタの最上部電極は、ドレイ
ンである。同様に、ソースを、最上部電極とすることも
できる。
ンである。同様に、ソースを、最上部電極とすることも
できる。
【0021】本発明を、図1(A)および(B)に基づ
いて説明する。図1(A)には、本発明の第1実施例を
示す。図1(B)には、第1実施例の2つの基本的なビ
ルディング・ブロックが、どのように互いに配置され接
続されるかを示している。
いて説明する。図1(A)には、本発明の第1実施例を
示す。図1(B)には、第1実施例の2つの基本的なビ
ルディング・ブロックが、どのように互いに配置され接
続されるかを示している。
【0022】図1において、上部にキャパシタ24が設
けられた縦形FET10の断面図が示されている。FE
Tとキャパシタとの組合わせは、メモリ・セル20、単
にセルと呼ばれている。
けられた縦形FET10の断面図が示されている。FE
Tとキャパシタとの組合わせは、メモリ・セル20、単
にセルと呼ばれている。
【0023】FET10は、ピラー(柱)状の形をして
いる。ピラーは、基板12の面において、円形,正方
形,または長方形の断面を有することができる。基板1
2は、例えばシリコンとすることができる。
いる。ピラーは、基板12の面において、円形,正方
形,または長方形の断面を有することができる。基板1
2は、例えばシリコンとすることができる。
【0024】ゲート・チャンネル11は、FET10の
ソース電極13とドレイン電極15との間の領域であ
る。Asを基板12とピラーの上部とに注入して、ソー
ス13とドレイン15をそれぞれ形成することができ
る。n形ドーピングには、例えば、P,As,およびS
bが適している。チャンネル11は、所望の動作を行う
ために、選択的に導電性または非導電性とすることがで
きる。ゲート・チャンネルとして働くピラーは、基板1
2と同じ材料(例えば、シリコン)で構成される。ピラ
ーは、pドープとすることができる。p形ドーピングに
は、例えば、B,In,およびGaが適している。画成
されたゲート・チャンネル11およびポリシリコン・ゲ
ート層14は、このようなFETの動作には極めて重要
である。しかし、このようなチャンネルおよび隣接ポリ
シリコン層の所望のサイズは、増加的に小さくなってい
るので、製造プロセスの不正確さは、小さいチャンネル
11を、容易に短絡または漏洩的にし、各FET10お
よび最終的には全メモリ・セル20またはDRAM(メ
モリ・セル20は一部分にすぎない)さえも、不作動に
してしまう。さらに、チャンネル11およびポリシリコ
ン層14の寸法は、デバイスの電気特性を制御する。F
ETの性能は、デバイスの形状に極めて依存し、材料の
ドーピング・プロファイルおよび品質は、表面などを近
似する。このことは、ポリシリコン・ゲート導体14の
寸法が正確に制御されることを必要とする。前述したよ
うに、前記米国特許出願第08/749,748号明細
書に開示されている寸法は、縦形FETを作製するのに
適している。
ソース電極13とドレイン電極15との間の領域であ
る。Asを基板12とピラーの上部とに注入して、ソー
ス13とドレイン15をそれぞれ形成することができ
る。n形ドーピングには、例えば、P,As,およびS
bが適している。チャンネル11は、所望の動作を行う
ために、選択的に導電性または非導電性とすることがで
きる。ゲート・チャンネルとして働くピラーは、基板1
2と同じ材料(例えば、シリコン)で構成される。ピラ
ーは、pドープとすることができる。p形ドーピングに
は、例えば、B,In,およびGaが適している。画成
されたゲート・チャンネル11およびポリシリコン・ゲ
ート層14は、このようなFETの動作には極めて重要
である。しかし、このようなチャンネルおよび隣接ポリ
シリコン層の所望のサイズは、増加的に小さくなってい
るので、製造プロセスの不正確さは、小さいチャンネル
11を、容易に短絡または漏洩的にし、各FET10お
よび最終的には全メモリ・セル20またはDRAM(メ
モリ・セル20は一部分にすぎない)さえも、不作動に
してしまう。さらに、チャンネル11およびポリシリコ
ン層14の寸法は、デバイスの電気特性を制御する。F
ETの性能は、デバイスの形状に極めて依存し、材料の
ドーピング・プロファイルおよび品質は、表面などを近
似する。このことは、ポリシリコン・ゲート導体14の
寸法が正確に制御されることを必要とする。前述したよ
うに、前記米国特許出願第08/749,748号明細
書に開示されている寸法は、縦形FETを作製するのに
適している。
【0025】縦形FETのゲート誘導ドレイン漏洩(G
ate induced Drain Leakag
e:GIDL)は、軽度ドープ・ドレイン(a lig
htly doped drain:LDD)を用いる
ことによって、軽減することができる。このようなLD
Dは、縦形FETにおける接合プロファイルの垂直グレ
ーディングを与える。
ate induced Drain Leakag
e:GIDL)は、軽度ドープ・ドレイン(a lig
htly doped drain:LDD)を用いる
ことによって、軽減することができる。このようなLD
Dは、縦形FETにおける接合プロファイルの垂直グレ
ーディングを与える。
【0026】図1(A)に示すように、ポリシリコン・
ゲート層14は、ゲート酸化物17によってチャンネル
11から分離されている。他の酸化層16は、ソース1
3とポリシリコン・ゲート層14との間に設けられてお
り、ソースとゲートとを分離する。ゲート酸化物17
は、また、ドレイン15がポリシリコン・ゲート層14
から分離されるように配置される。
ゲート層14は、ゲート酸化物17によってチャンネル
11から分離されている。他の酸化層16は、ソース1
3とポリシリコン・ゲート層14との間に設けられてお
り、ソースとゲートとを分離する。ゲート酸化物17
は、また、ドレイン15がポリシリコン・ゲート層14
から分離されるように配置される。
【0027】スタック・キャパシタ24は、FET10
の上部に形成される。このキャパシタは、上側電極21
と下側電極23とを有している。TaSiNを下部電極
23として用いることができ、TiNおよびPtを上部
電極21として用いることができる。上部電極21は、
同様に、例えばPt層とTiN層とよりなる層構造とす
ることもできる。誘電体層22が、これら2つの電極間
に設けられる。BSTO(バリウムストロンチウムチタ
ン酸塩)を、誘電体として用いることができる。本実施
例では、下側電極23は、FETのドレイン15に直接
に接続されている。下側電極23は、同様に、バイア,
スタッド,または他の相互接続によって、FETに接続
することができる。このようなスタッドは、例えばWで
作ることができる。
の上部に形成される。このキャパシタは、上側電極21
と下側電極23とを有している。TaSiNを下部電極
23として用いることができ、TiNおよびPtを上部
電極21として用いることができる。上部電極21は、
同様に、例えばPt層とTiN層とよりなる層構造とす
ることもできる。誘電体層22が、これら2つの電極間
に設けられる。BSTO(バリウムストロンチウムチタ
ン酸塩)を、誘電体として用いることができる。本実施
例では、下側電極23は、FETのドレイン15に直接
に接続されている。下側電極23は、同様に、バイア,
スタッド,または他の相互接続によって、FETに接続
することができる。このようなスタッドは、例えばWで
作ることができる。
【0028】FET10およびキャパシタ24の新規な
構造を、図1(B)に示す。図1(B)に示すように、
電源電圧VDDは、FET10のソース13に供給され
る。本発明によれば、隣接FETのソースは、すべて共
通であり、VDD電源電圧に接続される。すべてのソース
を1つの同じVDD電源に接続するか、あるいはFETを
小さなアレイにグループ化し、その各々に別個の電源を
割り当てる。
構造を、図1(B)に示す。図1(B)に示すように、
電源電圧VDDは、FET10のソース13に供給され
る。本発明によれば、隣接FETのソースは、すべて共
通であり、VDD電源電圧に接続される。すべてのソース
を1つの同じVDD電源に接続するか、あるいはFETを
小さなアレイにグループ化し、その各々に別個の電源を
割り当てる。
【0029】FET10のゲート14は、ワードライン
26すなわち行ラインに接続される。図6に関連して示
されるように、ゲートとワードラインとが互いに十分に
接近して形成されるならば、ゲートはワードラインを形
成することができる。FETのドレイン15は、キャパ
シタ24の下部電極23に直接に接続される。相互接続
の点は、また、セル・ノードと呼ばれる。上部電極21
は、セルのビットラインすなわち列ラインに接続され
る、あるいは上部電極自体がビットラインである。
26すなわち行ラインに接続される。図6に関連して示
されるように、ゲートとワードラインとが互いに十分に
接近して形成されるならば、ゲートはワードラインを形
成することができる。FETのドレイン15は、キャパ
シタ24の下部電極23に直接に接続される。相互接続
の点は、また、セル・ノードと呼ばれる。上部電極21
は、セルのビットラインすなわち列ラインに接続され
る、あるいは上部電極自体がビットラインである。
【0030】高密度DRAMについてのアレイ適合性
は、例えば図1(B)に示される新規かつ進歩性のある
共通ソース構造を用いることによって、得られる。この
構造では、縦形FETおよびキャパシタの新規な回路構
造が利用される。キャパシタおよびFETは、従来の手
法に比べて、交換されている。この構造は、アクセス縦
形デバイス(FET)の上部に、スタック・キャパシタ
の設置を可能にする。この場合、アレイ領域は増大せ
ず、他方、例えば高密度DRAMの製造のために非常に
簡単なプロセスを容易にする。
は、例えば図1(B)に示される新規かつ進歩性のある
共通ソース構造を用いることによって、得られる。この
構造では、縦形FETおよびキャパシタの新規な回路構
造が利用される。キャパシタおよびFETは、従来の手
法に比べて、交換されている。この構造は、アクセス縦
形デバイス(FET)の上部に、スタック・キャパシタ
の設置を可能にする。この場合、アレイ領域は増大せ
ず、他方、例えば高密度DRAMの製造のために非常に
簡単なプロセスを容易にする。
【0031】次に、本発明の共通ソース・メモリ・セル
の動作を説明する。図2に、詳細を示す。前述したよう
に、電源電圧VDDは、ソース・ノードに供給される。セ
ルに論理“1”(すなわち、VDDのセル電圧)を書込む
には、ビットライン35をまず0ボルトにドライブする
(VBL=0V)。次に、アクセス・トランジスタ30が
完全にターンオンし、キャパシタ34をディスチャージ
させる。トランジスタ30が各ワードライン1によって
選択されるので、トランジスタ30のみがターンオンす
る。トランジスタ40は、ターンオンしない。適切なワ
ードライン(この例では、ワードライン1)を選択する
ことによって、全電圧VDDを、対応するキャパシタ34
に記憶することができる。次に、アクセス・トランジス
タ30をターンオフすることによって、書込みレベルが
記憶される。各ワードラインによって選択された左側の
メモリ・セルのみに、“1”が記憶される。図示の例で
は、ワードライン1が選択され、電圧VDDが書込まれ、
キャパシタ34に記憶される。ワードライン2は選択さ
れなかったので、トランジスタ40はターンオンせず、
電圧VDDはキャパシタ44に書込まれない。
の動作を説明する。図2に、詳細を示す。前述したよう
に、電源電圧VDDは、ソース・ノードに供給される。セ
ルに論理“1”(すなわち、VDDのセル電圧)を書込む
には、ビットライン35をまず0ボルトにドライブする
(VBL=0V)。次に、アクセス・トランジスタ30が
完全にターンオンし、キャパシタ34をディスチャージ
させる。トランジスタ30が各ワードライン1によって
選択されるので、トランジスタ30のみがターンオンす
る。トランジスタ40は、ターンオンしない。適切なワ
ードライン(この例では、ワードライン1)を選択する
ことによって、全電圧VDDを、対応するキャパシタ34
に記憶することができる。次に、アクセス・トランジス
タ30をターンオフすることによって、書込みレベルが
記憶される。各ワードラインによって選択された左側の
メモリ・セルのみに、“1”が記憶される。図示の例で
は、ワードライン1が選択され、電圧VDDが書込まれ、
キャパシタ34に記憶される。ワードライン2は選択さ
れなかったので、トランジスタ40はターンオンせず、
電圧VDDはキャパシタ44に書込まれない。
【0032】メモリ・セルに論理“0”(すなわち、0
ボルトの電圧)を書込むには、図3に示すように、ビッ
トライン35をVDDにドライブする(すなわち、VBL=
VDD)。アクセス・トランジスタ40をターンオンし
て、キャパシタ44に0ボルト(VDD−VDD)を記憶す
る。この動作中、電圧VDDが記憶されている、選択され
なかったセルのセル・ノード(例えばトランジスタ30
およびキャパシタ34)は、図3の左側に示すように、
電圧が約2VDDにブートされる。左側のセルに“1”は
記憶されたままである。縦形FETにおける接合プロフ
ァイルの垂直グレーディング特性の故に(例えば、図1
(A)のFETを参照のこと)、アクセス・トランジス
タにおけるゲート誘導ドレイン漏洩(GIDL;ゲート
変調高電界による、ドレインと基板との接合漏洩)は、
最小とされ、本発明のユニークな共通ソース方式におけ
る適切なセル動作を可能にする。
ボルトの電圧)を書込むには、図3に示すように、ビッ
トライン35をVDDにドライブする(すなわち、VBL=
VDD)。アクセス・トランジスタ40をターンオンし
て、キャパシタ44に0ボルト(VDD−VDD)を記憶す
る。この動作中、電圧VDDが記憶されている、選択され
なかったセルのセル・ノード(例えばトランジスタ30
およびキャパシタ34)は、図3の左側に示すように、
電圧が約2VDDにブートされる。左側のセルに“1”は
記憶されたままである。縦形FETにおける接合プロフ
ァイルの垂直グレーディング特性の故に(例えば、図1
(A)のFETを参照のこと)、アクセス・トランジス
タにおけるゲート誘導ドレイン漏洩(GIDL;ゲート
変調高電界による、ドレインと基板との接合漏洩)は、
最小とされ、本発明のユニークな共通ソース方式におけ
る適切なセル動作を可能にする。
【0033】セルの読取りについては(図4(A)およ
び(B)を参照)、ビットラインの前の状態によって、
2つの異なる方法がある。図4(A)に示すように、ビ
ットライン35を、0VからVDD/2レベル(すなわ
ち、VBL=VDD/2)にプリチャージすることができ
る。次に、アクセス・トランジスタ30をターンオン
し、記憶されたセル・チャージがビットライン電圧に変
化を生じさせる。ビットライン電圧におけるこの変化
は、検出することができる。VDD/2ボルトにプリチャ
ージされた他のビットラインとの比較によって、検出を
行うことができる。このことは、例えば、文献“1/2-V
DD bit-line sensing scheme in CMOS DRAMs", IEEE JS
SC Vol.SC19, No.4, pp.451-454, April 1984に記載さ
れている。
び(B)を参照)、ビットラインの前の状態によって、
2つの異なる方法がある。図4(A)に示すように、ビ
ットライン35を、0VからVDD/2レベル(すなわ
ち、VBL=VDD/2)にプリチャージすることができ
る。次に、アクセス・トランジスタ30をターンオン
し、記憶されたセル・チャージがビットライン電圧に変
化を生じさせる。ビットライン電圧におけるこの変化
は、検出することができる。VDD/2ボルトにプリチャ
ージされた他のビットラインとの比較によって、検出を
行うことができる。このことは、例えば、文献“1/2-V
DD bit-line sensing scheme in CMOS DRAMs", IEEE JS
SC Vol.SC19, No.4, pp.451-454, April 1984に記載さ
れている。
【0034】ビットライン35が電圧VDDにあるなら
ば、記憶された情報を読取ることができるためには、ビ
ットラインは、図4(B)に示すように、VBL=VDD/
2にプルダウンされなければならない。次に、アクセス
・トランジスタ30をターンオンし、記憶されたセル・
チャージが、ビットライン電圧の変化を生じさせるよう
にする。ビットライン電圧のこの変化は、検出すること
ができる。ビットラインが以前に0VまたはVDDであっ
たか否かとは無関係に、左側のセルに記憶されている
“1”と、右側のセルに記憶されている“0”とを検出
することができる。
ば、記憶された情報を読取ることができるためには、ビ
ットラインは、図4(B)に示すように、VBL=VDD/
2にプルダウンされなければならない。次に、アクセス
・トランジスタ30をターンオンし、記憶されたセル・
チャージが、ビットライン電圧の変化を生じさせるよう
にする。ビットライン電圧のこの変化は、検出すること
ができる。ビットラインが以前に0VまたはVDDであっ
たか否かとは無関係に、左側のセルに記憶されている
“1”と、右側のセルに記憶されている“0”とを検出
することができる。
【0035】基本ビルディング・ブロック(少なくとも
1つの縦形FETとスタック・キャパシタよりなる進歩
性のある配置を備えるメモリ・セル)を説明したが、次
に、このようなメモリ・セルを有するアレイの2つの例
(図5および図6(A),(B))を説明する。
1つの縦形FETとスタック・キャパシタよりなる進歩
性のある配置を備えるメモリ・セル)を説明したが、次
に、このようなメモリ・セルを有するアレイの2つの例
(図5および図6(A),(B))を説明する。
【0036】図5において、メモリ・アレイ50の一部
の断面図を示す。このメモリ・アレイの断面は、ワード
ラインに平行に切断されたものである。数個のメモリ・
セル64〜66が、基板62(例えば、シリコンよりな
る)に形成されている。隣接メモリ・セル(64と6
5、65と66)は、共通ソース53を有している。他
の実施例では、隣接メモリ・セルは、共通ソースの代わ
りに、個別のソースを有することができる。図5に示す
ように、メモリ・セル間の空間を、共通ワードラインと
して働く導電材料55で充てんされている。1つの同じ
ワードラインに沿った隣接セルを相互接続するために
は、導電材料55が設けられなければならない。このこ
とは、付着工程とリソグラフィ工程とを必要とする。導
電材料の上には、絶縁材料63が設けられる。例えば、
酸化物が適切である。同様に、隣接FETのポリシリコ
ン・ゲートが相互接続を与えるように、メモリ・セルを
接近して配置することができる。このような場合、導電
材料55は不必要となる。
の断面図を示す。このメモリ・アレイの断面は、ワード
ラインに平行に切断されたものである。数個のメモリ・
セル64〜66が、基板62(例えば、シリコンよりな
る)に形成されている。隣接メモリ・セル(64と6
5、65と66)は、共通ソース53を有している。他
の実施例では、隣接メモリ・セルは、共通ソースの代わ
りに、個別のソースを有することができる。図5に示す
ように、メモリ・セル間の空間を、共通ワードラインと
して働く導電材料55で充てんされている。1つの同じ
ワードラインに沿った隣接セルを相互接続するために
は、導電材料55が設けられなければならない。このこ
とは、付着工程とリソグラフィ工程とを必要とする。導
電材料の上には、絶縁材料63が設けられる。例えば、
酸化物が適切である。同様に、隣接FETのポリシリコ
ン・ゲートが相互接続を与えるように、メモリ・セルを
接近して配置することができる。このような場合、導電
材料55は不必要となる。
【0037】各メモリ・セルは、ビットラインに接続さ
れる。本実施例では、メモリ・セル64はビットライン
76に接続され、メモリ・セル65はビットライン77
に接続され、メモリ・セル66はビットライン78に接
続される。図からわかるように、ビットラインはワード
ラインに対して垂直である。これらのビットラインは、
キャパシタの上部電極57の上部に直接形成することが
できる。同様に、上部電極は、ビットラインを形成する
ことができる。
れる。本実施例では、メモリ・セル64はビットライン
76に接続され、メモリ・セル65はビットライン77
に接続され、メモリ・セル66はビットライン78に接
続される。図からわかるように、ビットラインはワード
ラインに対して垂直である。これらのビットラインは、
キャパシタの上部電極57の上部に直接形成することが
できる。同様に、上部電極は、ビットラインを形成する
ことができる。
【0038】他のアレイ80の2つの断面を、図6
(A)および(B)に示す。図6(A)の断面は、ワー
ドラインに平行であり、図6(B)の断面は、ビットラ
インに平行である。図示のように、アレイ80は、基板
83上に形成された数個のメモリ・セル87〜89と9
2,93とを有している。セル87〜89のポリシリコ
ン・ゲート90は、ワードラインを形成する(図6
(A)参照)。ビットライン84,85,86は、上部
に形成される。本実施例では、1本のワードライン内の
隣接メモリ・セル間の距離は、Fであり(ここに、F
は、最小のリソグラフィ・ライン幅である)、隣接ゲー
ト電極90が相互接続されることを保証する。他方、隣
接するが独立のワードラインの2つのメモリ・セル、例
えば87と92との間の距離は、F+fとなるように選
ばれる(図6(B)参照)。fは、例えば約0.1Fと
することができる。図5の場合のように、セルのキャパ
シタ間のワードライン90の上部に、絶縁材料91が設
けられている。本実施例では、同じ絶縁材料を用いて、
図6(B)に示すように、隣接ワードラインのセル間の
ギャップを充てんすることもできる。ワードライン間の
ギャップを充てんするために用いられるこの絶縁材料9
1は、ビットライン84が異なって配置され構成される
ならば、実際には不必要である。図6(A)および
(B)のアレイは、他の利点に加えて、ワードライン相
互接続を形成する個別の付着工程およびリソグラフィ工
程を必要としない利点を有している。ワードラインおよ
びビットラインは、互いに電気的に接続されないことに
注意すべきである。
(A)および(B)に示す。図6(A)の断面は、ワー
ドラインに平行であり、図6(B)の断面は、ビットラ
インに平行である。図示のように、アレイ80は、基板
83上に形成された数個のメモリ・セル87〜89と9
2,93とを有している。セル87〜89のポリシリコ
ン・ゲート90は、ワードラインを形成する(図6
(A)参照)。ビットライン84,85,86は、上部
に形成される。本実施例では、1本のワードライン内の
隣接メモリ・セル間の距離は、Fであり(ここに、F
は、最小のリソグラフィ・ライン幅である)、隣接ゲー
ト電極90が相互接続されることを保証する。他方、隣
接するが独立のワードラインの2つのメモリ・セル、例
えば87と92との間の距離は、F+fとなるように選
ばれる(図6(B)参照)。fは、例えば約0.1Fと
することができる。図5の場合のように、セルのキャパ
シタ間のワードライン90の上部に、絶縁材料91が設
けられている。本実施例では、同じ絶縁材料を用いて、
図6(B)に示すように、隣接ワードラインのセル間の
ギャップを充てんすることもできる。ワードライン間の
ギャップを充てんするために用いられるこの絶縁材料9
1は、ビットライン84が異なって配置され構成される
ならば、実際には不必要である。図6(A)および
(B)のアレイは、他の利点に加えて、ワードライン相
互接続を形成する個別の付着工程およびリソグラフィ工
程を必要としない利点を有している。ワードラインおよ
びビットラインは、互いに電気的に接続されないことに
注意すべきである。
【0039】次に、本発明のアレイを製造するのに適し
た製造方法を例示的に説明する。
た製造方法を例示的に説明する。
【0040】基板をpウェル注入の後、窒化物マスクを
用いて、垂直チャンネルとして働くピラーを画成する。
次に、これらのピラーを、例えば、HCl−Cl2 −N
2 プラズマを用いた反応性イオン・エッチングによっ
て、基板内に形成する。チャンネル長は、ピラーの高さ
によって定まる。約250nmのチャンネル長は、約3
50nmの高さのピラーを必要とし、約450nmのチ
ャンネルは、約550nmの高さのピラーを必要とす
る。プラズマによる損傷を除去する犠牲酸化工程と、L
OCOS(local oxidation of s
ilicon;シリコンの局部酸化)工程またはSTI
(shallow trench isolatio
n;浅いトレンチ分離)工程に続いて、As注入を用い
て、セルの共通ソースおよび分離ドレインを形成する。
Asのドーズ量は、2×1015cm-2とすることができ
る。このプロセスの利点は、ソース注入がピラーに対し
自己整合されることである。次の工程では、構造がアニ
ールされる。これは、N2 雰囲気中で、1050℃,3
0分間行うことができる。犠牲酸化物を除去した後、ゲ
ート酸化物を熱成長させる。このゲート酸化物は、数n
m厚さとすることができる。好ましくは、5〜7nmの
厚さである。その場Asドープ・ポリシリコンを、LP
CVD法を用いて付着する。次に、例えば、Cl2 −O
2 シリコン・エッチングを用いて、自己整合エッチング
によって、ポリシリコン・ワードライン(ゲート)を形
成する。ゲート・ポリシリコンの厚さ(F/2、例えば
100nm)は、ワードライン方向の隣接セル間のF
(例えば、200nm)ギャップを充てんするのに十分
であるが、隣接ワードラインのピラー間のギャップ(F
+f、例えば300nm)を充てんするには不十分であ
る。ワードラインとして働くポリシリコン・ゲートは、
ピラーの上部の下側約100nmのところにあるゲート
電極の上部まで、反応性イオン・エッチングされる。上
記のプロセスによって、ポリシリコン・ゲート電極が相
互接続されたこれらのピラーにより、連続するワードラ
インが形成される。例えば、酸化物またはBDSG(B
oron−Phosphorous Silicate
Glass)付着層の化学機械平坦化(CMP;ch
emical mechanical planari
zation)によって、平坦化を実行できる。キャパ
シタが、ドレイン上の各ピラーの上に形成される。各キ
ャパシタは、下部電極,誘電体,上部電極を有してい
る。上部電極は、ビットラインに接続することができ、
あるいはビットラインの部分を形成することができる。
用いて、垂直チャンネルとして働くピラーを画成する。
次に、これらのピラーを、例えば、HCl−Cl2 −N
2 プラズマを用いた反応性イオン・エッチングによっ
て、基板内に形成する。チャンネル長は、ピラーの高さ
によって定まる。約250nmのチャンネル長は、約3
50nmの高さのピラーを必要とし、約450nmのチ
ャンネルは、約550nmの高さのピラーを必要とす
る。プラズマによる損傷を除去する犠牲酸化工程と、L
OCOS(local oxidation of s
ilicon;シリコンの局部酸化)工程またはSTI
(shallow trench isolatio
n;浅いトレンチ分離)工程に続いて、As注入を用い
て、セルの共通ソースおよび分離ドレインを形成する。
Asのドーズ量は、2×1015cm-2とすることができ
る。このプロセスの利点は、ソース注入がピラーに対し
自己整合されることである。次の工程では、構造がアニ
ールされる。これは、N2 雰囲気中で、1050℃,3
0分間行うことができる。犠牲酸化物を除去した後、ゲ
ート酸化物を熱成長させる。このゲート酸化物は、数n
m厚さとすることができる。好ましくは、5〜7nmの
厚さである。その場Asドープ・ポリシリコンを、LP
CVD法を用いて付着する。次に、例えば、Cl2 −O
2 シリコン・エッチングを用いて、自己整合エッチング
によって、ポリシリコン・ワードライン(ゲート)を形
成する。ゲート・ポリシリコンの厚さ(F/2、例えば
100nm)は、ワードライン方向の隣接セル間のF
(例えば、200nm)ギャップを充てんするのに十分
であるが、隣接ワードラインのピラー間のギャップ(F
+f、例えば300nm)を充てんするには不十分であ
る。ワードラインとして働くポリシリコン・ゲートは、
ピラーの上部の下側約100nmのところにあるゲート
電極の上部まで、反応性イオン・エッチングされる。上
記のプロセスによって、ポリシリコン・ゲート電極が相
互接続されたこれらのピラーにより、連続するワードラ
インが形成される。例えば、酸化物またはBDSG(B
oron−Phosphorous Silicate
Glass)付着層の化学機械平坦化(CMP;ch
emical mechanical planari
zation)によって、平坦化を実行できる。キャパ
シタが、ドレイン上の各ピラーの上に形成される。各キ
ャパシタは、下部電極,誘電体,上部電極を有してい
る。上部電極は、ビットラインに接続することができ、
あるいはビットラインの部分を形成することができる。
【0041】以上説明したキャパシタは、下側のアクセ
ス・トランジスタの上部に積層されるのに適したあらゆ
る種類の他のキャパシタによって置き換えることができ
る。このようなキャパシタの十分なキャパシタンスを保
証するには、トレンチ(図1(A)に示されるトレンチ
のような)内に、あるいはリッジまたはピラー上に形成
されるキャパシタを、通常用いる。キャパシタの電極の
有効面積を増大させることによって、キャパシタと表面
積との比を増大させることができる。本発明との関連
で、プレーナ形キャパシタおよび3次元のスタック形と
トレンチ形のキャパシタを用いることができる。
ス・トランジスタの上部に積層されるのに適したあらゆ
る種類の他のキャパシタによって置き換えることができ
る。このようなキャパシタの十分なキャパシタンスを保
証するには、トレンチ(図1(A)に示されるトレンチ
のような)内に、あるいはリッジまたはピラー上に形成
されるキャパシタを、通常用いる。キャパシタの電極の
有効面積を増大させることによって、キャパシタと表面
積との比を増大させることができる。本発明との関連
で、プレーナ形キャパシタおよび3次元のスタック形と
トレンチ形のキャパシタを用いることができる。
【0042】縦形FETを作製するのに適した方法は、
前記した米国特許出願第08/749,748号明細書
に記載されている。この米国出願明細書に記載されてい
る方法は、このようなFETの重要部分であるポリシリ
コン・ゲート導体のサイズおよび形状を正確に定めるこ
とを可能にする。従来の半導体処理工程を、本発明の構
造を実現するために用いることができる。
前記した米国特許出願第08/749,748号明細書
に記載されている。この米国出願明細書に記載されてい
る方法は、このようなFETの重要部分であるポリシリ
コン・ゲート導体のサイズおよび形状を正確に定めるこ
とを可能にする。従来の半導体処理工程を、本発明の構
造を実現するために用いることができる。
【0043】他の実施例では、隣接メモリ・セルのドレ
イン(ソースの代わりに)を、相互接続することができ
る。このような実施例では、FETのソースは、キャパ
シタの下部電極に接続されている。このような他の実施
例は、ソースおよびドレインが交換されていることが異
なるが、図1(A)に示した実施例と同じである。すな
わち、この他の実施例では、ソース領域は垂直ピラーの
上部にあり、ドレイン領域は、ピラーの下部に設けられ
ている。このような構造は、共通ドレイン・トランジス
タ・キャパシタ・スタックと呼ぶことができる。
イン(ソースの代わりに)を、相互接続することができ
る。このような実施例では、FETのソースは、キャパ
シタの下部電極に接続されている。このような他の実施
例は、ソースおよびドレインが交換されていることが異
なるが、図1(A)に示した実施例と同じである。すな
わち、この他の実施例では、ソース領域は垂直ピラーの
上部にあり、ドレイン領域は、ピラーの下部に設けられ
ている。このような構造は、共通ドレイン・トランジス
タ・キャパシタ・スタックと呼ぶことができる。
【0044】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)少なくとも2個のセルを備える半導体回路におい
て、前記各セルは、ソース,ドレイン,ゲートを有する
縦形電界効果形トランジスタと、第1および第2の電極
を有し、前記トランジスタの上部に設けられ、前記第1
の電極が前記ドレインに接続されたキャパシタとを有
し、前記セルのソースは、相互接続されている、ことを
特徴とする半導体回路。 (2)少なくとも2個のセルを備える半導体回路におい
て、前記各セルは、ソース,ドレイン,ゲートを有する
縦形電界効果形トランジスタと、第1および第2の電極
を有し、前記トランジスタの上部に設けられ、前記第1
の電極が前記ソースに接続されたキャパシタとを有し、
前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 (3)前記ゲートが相互接続されていることを特徴とす
る上記(1)または(2)に記載の半導体回路。 (4)メモリ・デバイスの一部であることを特徴とする
上記(3)に記載の半導体回路。 (5)前記相互接続されたゲートは、ワードラインに接
続され、または、前記メモリ・デバイスのワードライン
を形成することを特徴とする上記(4)に記載の半導体
回路。 (6)前記第2の電極は、前記メモリ・デバイスのビッ
トラインに接続されていることを特徴とする上記(4)
に記載の半導体回路。 (7)前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ソースは、前記チャンネルの一端に
設けられ、前記ドレインは、前記チャンネルの他端に設
けられていることを特徴とする上記(1)に記載の半導
体回路。 (8)前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ドレインは、前記チャンネルの一端
に設けられ、前記ソースは、前記チャンネルの他端に設
けられていることを特徴とする上記(2)に記載の半導
体回路。 (9)前記ゲートは、チャンネルとして働く前記ピラー
の側壁を取り囲み、薄い酸化物層が、前記ゲートと前記
ピラーとの間に設けられ、ゲート酸化物として働くこと
を特徴とする上記(7)または(8)に記載の半導体回
路。 (10)前記少なくとも2つのセルのトランジスタは、
1つの同じソースを共有することを特徴とする上記
(7)に記載の半導体回路。 (11)前記少なくとも2つのセルのトランジスタは、
1つの同じドレインを共有することを特徴とする上記
(8)に記載の半導体回路。 (12)共通の基板上に形成されていることを特徴とす
る上記(1)または(2)に記載の半導体回路。 (13)上記(1)または(2)に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、前記セルの第1の
グループの第2の電極は、第1のビットラインで相互接
続され、前記セルの第2のグループの第2の電極は、第
2のビットラインで相互接続され、前記第1のグループ
の少なくとも1つのセルと、前記第2のグループの1つ
のセルとは、ワードラインによって相互接続され、前記
ワードラインは、これらのセルのゲートに接続されてい
る、ことを特徴とするメモリ・デバイス。 (14)前記ビットラインは、前記第2の電極上に直接
に形成されていることを特徴とする上記(13)に記載
のメモリ・デバイス。 (15)ダイナミック・ランダム・アクセス・メモリ
(DRAM)であることを特徴とする上記(13)に記
載のメモリ・デバイス。 (16)少なくとも1個のセルを備えるメモリ・デバイ
スにビットを記憶する方法において、前記セルは、ソー
ス,ドレイン,ゲートを有する縦形電界効果形トランジ
スタと、第1および第2の電極を有し、前記トランジス
タの上部に設けられ、前記第1の電極が前記ドレインに
接続されたキャパシタとを有し、前記ソースは電源電圧
に接続され、前記第2の電極はビットラインに接続さ
れ、前記ゲートはワードラインに接続され、前記方法
は、前記ビットラインを0Vにドライブするステップ
と、前記ワードラインに電圧を供給して前記セルを選択
して前記キャパシタをチャージし、前記電源電圧にほぼ
等しい電圧を、前記第1の電極と第2の電極との間に生
成するステップと、を含むことを特徴とする方法。 (17)少なくとも1個のセルを備えるメモリ・デバイ
スに記憶されたビットを除去する方法において、前記セ
ルは、ソース,ドレイン,ゲートを有する縦形電界効果
形トランジスタと、第1および第2の電極を有し、前記
トランジスタの上部に設けられ、前記第1の電極が前記
ドレインに接続されたキャパシタとを有し、前記ソース
は電源電圧に接続され、前記第2の電極はビットライン
に接続され、前記ゲートはワードラインに接続され、前
記ビットは、前記第1の電極と第2の電極との間に、前
記電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、0Vから前記電源電圧にほぼ
等しい電圧にドライブするステップと、前記ワードライ
ンに電圧を供給して前記セルを選択して前記キャパシタ
をディスチャージするステップと、を含むことを特徴と
する方法。 (18)少なくとも1個のセルを備えるメモリ・デバイ
スに記憶されたビットを読取る方法において、前記セル
は、ソース,ドレイン,ゲートを有する縦形電界効果形
トランジスタと、第1および第2の電極を有し、前記ト
ランジスタの上部に設けられ、前記第1の電極が前記ド
レインに接続されたキャパシタとを有し、前記ソースは
電源電圧に接続され、前記第2の電極はビットラインに
接続され、前記ゲートはワードラインに接続され、前記
ビットは、前記第1の電極と第2の電極との間に、前記
電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、前記電源電圧の約半分の電圧
にドライブするステップと、前記ワードラインに電圧を
供給して前記トランジスタをターンオンし、前記第1の
電極と第2の電極との間に記憶された前記電圧が、前記
ビットラインの電圧に変化を生じさせるステップと、前
記変化を検出するステップと、を含むことを特徴とする
方法。
の事項を開示する。 (1)少なくとも2個のセルを備える半導体回路におい
て、前記各セルは、ソース,ドレイン,ゲートを有する
縦形電界効果形トランジスタと、第1および第2の電極
を有し、前記トランジスタの上部に設けられ、前記第1
の電極が前記ドレインに接続されたキャパシタとを有
し、前記セルのソースは、相互接続されている、ことを
特徴とする半導体回路。 (2)少なくとも2個のセルを備える半導体回路におい
て、前記各セルは、ソース,ドレイン,ゲートを有する
縦形電界効果形トランジスタと、第1および第2の電極
を有し、前記トランジスタの上部に設けられ、前記第1
の電極が前記ソースに接続されたキャパシタとを有し、
前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 (3)前記ゲートが相互接続されていることを特徴とす
る上記(1)または(2)に記載の半導体回路。 (4)メモリ・デバイスの一部であることを特徴とする
上記(3)に記載の半導体回路。 (5)前記相互接続されたゲートは、ワードラインに接
続され、または、前記メモリ・デバイスのワードライン
を形成することを特徴とする上記(4)に記載の半導体
回路。 (6)前記第2の電極は、前記メモリ・デバイスのビッ
トラインに接続されていることを特徴とする上記(4)
に記載の半導体回路。 (7)前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ソースは、前記チャンネルの一端に
設けられ、前記ドレインは、前記チャンネルの他端に設
けられていることを特徴とする上記(1)に記載の半導
体回路。 (8)前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ドレインは、前記チャンネルの一端
に設けられ、前記ソースは、前記チャンネルの他端に設
けられていることを特徴とする上記(2)に記載の半導
体回路。 (9)前記ゲートは、チャンネルとして働く前記ピラー
の側壁を取り囲み、薄い酸化物層が、前記ゲートと前記
ピラーとの間に設けられ、ゲート酸化物として働くこと
を特徴とする上記(7)または(8)に記載の半導体回
路。 (10)前記少なくとも2つのセルのトランジスタは、
1つの同じソースを共有することを特徴とする上記
(7)に記載の半導体回路。 (11)前記少なくとも2つのセルのトランジスタは、
1つの同じドレインを共有することを特徴とする上記
(8)に記載の半導体回路。 (12)共通の基板上に形成されていることを特徴とす
る上記(1)または(2)に記載の半導体回路。 (13)上記(1)または(2)に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、前記セルの第1の
グループの第2の電極は、第1のビットラインで相互接
続され、前記セルの第2のグループの第2の電極は、第
2のビットラインで相互接続され、前記第1のグループ
の少なくとも1つのセルと、前記第2のグループの1つ
のセルとは、ワードラインによって相互接続され、前記
ワードラインは、これらのセルのゲートに接続されてい
る、ことを特徴とするメモリ・デバイス。 (14)前記ビットラインは、前記第2の電極上に直接
に形成されていることを特徴とする上記(13)に記載
のメモリ・デバイス。 (15)ダイナミック・ランダム・アクセス・メモリ
(DRAM)であることを特徴とする上記(13)に記
載のメモリ・デバイス。 (16)少なくとも1個のセルを備えるメモリ・デバイ
スにビットを記憶する方法において、前記セルは、ソー
ス,ドレイン,ゲートを有する縦形電界効果形トランジ
スタと、第1および第2の電極を有し、前記トランジス
タの上部に設けられ、前記第1の電極が前記ドレインに
接続されたキャパシタとを有し、前記ソースは電源電圧
に接続され、前記第2の電極はビットラインに接続さ
れ、前記ゲートはワードラインに接続され、前記方法
は、前記ビットラインを0Vにドライブするステップ
と、前記ワードラインに電圧を供給して前記セルを選択
して前記キャパシタをチャージし、前記電源電圧にほぼ
等しい電圧を、前記第1の電極と第2の電極との間に生
成するステップと、を含むことを特徴とする方法。 (17)少なくとも1個のセルを備えるメモリ・デバイ
スに記憶されたビットを除去する方法において、前記セ
ルは、ソース,ドレイン,ゲートを有する縦形電界効果
形トランジスタと、第1および第2の電極を有し、前記
トランジスタの上部に設けられ、前記第1の電極が前記
ドレインに接続されたキャパシタとを有し、前記ソース
は電源電圧に接続され、前記第2の電極はビットライン
に接続され、前記ゲートはワードラインに接続され、前
記ビットは、前記第1の電極と第2の電極との間に、前
記電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、0Vから前記電源電圧にほぼ
等しい電圧にドライブするステップと、前記ワードライ
ンに電圧を供給して前記セルを選択して前記キャパシタ
をディスチャージするステップと、を含むことを特徴と
する方法。 (18)少なくとも1個のセルを備えるメモリ・デバイ
スに記憶されたビットを読取る方法において、前記セル
は、ソース,ドレイン,ゲートを有する縦形電界効果形
トランジスタと、第1および第2の電極を有し、前記ト
ランジスタの上部に設けられ、前記第1の電極が前記ド
レインに接続されたキャパシタとを有し、前記ソースは
電源電圧に接続され、前記第2の電極はビットラインに
接続され、前記ゲートはワードラインに接続され、前記
ビットは、前記第1の電極と第2の電極との間に、前記
電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、前記電源電圧の約半分の電圧
にドライブするステップと、前記ワードラインに電圧を
供給して前記トランジスタをターンオンし、前記第1の
電極と第2の電極との間に記憶された前記電圧が、前記
ビットラインの電圧に変化を生じさせるステップと、前
記変化を検出するステップと、を含むことを特徴とする
方法。
【図1】(A)は本発明の第1実施例の断面図、(B)
は(A)に示した新規構造の断面図である。
は(A)に示した新規構造の断面図である。
【図2】本発明による2個のメモリ・セルの回路図であ
り、左側のメモリ・セルが選択されて、各キャパシタに
“1”を書込む状態を示す。
り、左側のメモリ・セルが選択されて、各キャパシタに
“1”を書込む状態を示す。
【図3】本発明による2個のメモリ・セルの回路図であ
り、右側のメモリ・セルが選択されて、各キャパシタに
“0”を書込む状態を示す。
り、右側のメモリ・セルが選択されて、各キャパシタに
“0”を書込む状態を示す。
【図4】本発明による2個のメモリ・セルの回路図であ
り、ワードラインを選択することによって、記憶情報を
セルから読取る状態を示す。(A)は、ワードラインの
選択の前に、ビットラインは0VからVDD/2にプリチ
ャージされる場合を、(B)はワードラインの選択の前
に、ビットラインはVDDからVDD/2にプリチャージさ
れる場合を示している。
り、ワードラインを選択することによって、記憶情報を
セルから読取る状態を示す。(A)は、ワードラインの
選択の前に、ビットラインは0VからVDD/2にプリチ
ャージされる場合を、(B)はワードラインの選択の前
に、ビットラインはVDDからVDD/2にプリチャージさ
れる場合を示している。
【図5】本発明によるワードライン方向のメモリ・セル
・アレイの断面図である。
・アレイの断面図である。
【図6】(A)は、本発明によるワードライン方向の他
のメモリ・セル・アレイの断面図であり、隣接FETの
ゲート電極が接続されて共通ワードラインを形成する状
態を示し、(B)は、ビットライン方向における(A)
のメモリ・セル・アレイの断面図であり、隣接FETの
ゲート電極が接続されていない状態を示している。
のメモリ・セル・アレイの断面図であり、隣接FETの
ゲート電極が接続されて共通ワードラインを形成する状
態を示し、(B)は、ビットライン方向における(A)
のメモリ・セル・アレイの断面図であり、隣接FETの
ゲート電極が接続されていない状態を示している。
10 縦形FET 11 ゲート・チャンネル 12 基板 13 ソース 14 ゲート層 15 ドレイン 17 ゲート酸化物 20 メモリ・セル 21 上部電極 22 誘電体層 23 下部電極 24 キャパシタ 30,40 トランジスタ 34,44 キャパシタ 35 ビットライン 50,80 メモリ・アレイ 53 共通ソース 55 導電材料 57 上部電極 62,83 基板 63,91 絶縁材料 64〜66,87〜89,92,93 メモリ・セル 90 ポリシリコン・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーヴィンド・クマール アメリカ合衆国 10016 ニューヨーク州 ニューヨーク ナンバー12エイ イース ト フォーティ ストリート 235 (72)発明者 マシュー・アール・ワードマン アメリカ合衆国 10541 ニューヨーク州 マホパック サイカモア ロード 32
Claims (18)
- 【請求項1】少なくとも2個のセルを備える半導体回路
において、 前記各セルは、 ソース,ドレイン,ゲートを有する縦形電界効果形トラ
ンジスタと、 第1および第2の電極を有し、前記トランジスタの上部
に設けられ、前記第1の電極が前記ドレインに接続され
たキャパシタとを有し、 前記セルのソースは、相互接続されている、ことを特徴
とする半導体回路。 - 【請求項2】少なくとも2個のセルを備える半導体回路
において、 前記各セルは、 ソース,ドレイン,ゲートを有する縦形電界効果形トラ
ンジスタと、 第1および第2の電極を有し、前記トランジスタの上部
に設けられ、前記第1の電極が前記ソースに接続された
キャパシタとを有し、 前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 - 【請求項3】前記ゲートが相互接続されていることを特
徴とする請求項1または2記載の半導体回路。 - 【請求項4】メモリ・デバイスの一部であることを特徴
とする請求項3記載の半導体回路。 - 【請求項5】前記相互接続されたゲートは、ワードライ
ンに接続され、または、前記メモリ・デバイスのワード
ラインを形成することを特徴とする請求項4記載の半導
体回路。 - 【請求項6】前記第2の電極は、前記メモリ・デバイス
のビットラインに接続されていることを特徴とする請求
項4記載の半導体回路。 - 【請求項7】前記トランジスタは、チャンネルとして働
く垂直ピラーを有し、前記ソースは、前記チャンネルの
一端に設けられ、前記ドレインは、前記チャンネルの他
端に設けられていることを特徴とする請求項1記載の半
導体回路。 - 【請求項8】前記トランジスタは、チャンネルとして働
く垂直ピラーを有し、前記ドレインは、前記チャンネル
の一端に設けられ、前記ソースは、前記チャンネルの他
端に設けられていることを特徴とする請求項2記載の半
導体回路。 - 【請求項9】前記ゲートは、チャンネルとして働く前記
ピラーの側壁を取り囲み、薄い酸化物層が、前記ゲート
と前記ピラーとの間に設けられ、ゲート酸化物として働
くことを特徴とする請求項7または8記載の半導体回
路。 - 【請求項10】前記少なくとも2つのセルのトランジス
タは、1つの同じソースを共有することを特徴とする請
求項7記載の半導体回路。 - 【請求項11】前記少なくとも2つのセルのトランジス
タは、1つの同じドレインを共有することを特徴とする
請求項8記載の半導体回路。 - 【請求項12】共通の基板上に形成されていることを特
徴とする請求項1または2記載の半導体回路。 - 【請求項13】請求項1または2に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、 前記セルの第1のグループの第2の電極は、第1のビッ
トラインで相互接続され、 前記セルの第2のグループの第2の電極は、第2のビッ
トラインで相互接続され、 前記第1のグループの少なくとも1つのセルと、前記第
2のグループの1つのセルとは、ワードラインによって
相互接続され、前記ワードラインは、これらのセルのゲ
ートに接続されている、ことを特徴とするメモリ・デバ
イス。 - 【請求項14】前記ビットラインは、前記第2の電極上
に直接に形成されていることを特徴とする請求項13記
載のメモリ・デバイス。 - 【請求項15】ダイナミック・ランダム・アクセス・メ
モリ(DRAM)であることを特徴とする請求項13記
載のメモリ・デバイス。 - 【請求項16】少なくとも1個のセルを備えるメモリ・
デバイスにビットを記憶する方法において、前記セル
は、 ソース,ドレイン,ゲートを有する縦形電界効果形トラ
ンジスタと、 第1および第2の電極を有し、前記トランジスタの上部
に設けられ、前記第1の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第2の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、 前記方法は、 前記ビットラインを0Vにドライブするステップと、 前記ワードラインに電圧を供給して前記セルを選択して
前記キャパシタをチャージし、前記電源電圧にほぼ等し
い電圧を、前記第1の電極と第2の電極との間に生成す
るステップと、を含むことを特徴とする方法。 - 【請求項17】少なくとも1個のセルを備えるメモリ・
デバイスに記憶されたビットを除去する方法において、
前記セルは、 ソース,ドレイン,ゲートを有する縦形電界効果形トラ
ンジスタと、 第1および第2の電極を有し、前記トランジスタの上部
に設けられ、前記第1の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第2の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、前記ビットは、前記第1の電極と第2の電極と
の間に、前記電源電圧にほぼ等しい電圧の形で記憶さ
れ、 前記方法は、 前記ビットラインを、0Vから前記電源電圧にほぼ等し
い電圧にドライブするステップと、 前記ワードラインに電圧を供給して前記セルを選択して
前記キャパシタをディスチャージするステップと、を含
むことを特徴とする方法。 - 【請求項18】少なくとも1個のセルを備えるメモリ・
デバイスに記憶されたビットを読取る方法において、前
記セルは、 ソース,ドレイン,ゲートを有する縦形電界効果形トラ
ンジスタと、 第1および第2の電極を有し、前記トランジスタの上部
に設けられ、前記第1の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第2の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、前記ビットは、前記第1の電極と第2の電極と
の間に、前記電源電圧にほぼ等しい電圧の形で記憶さ
れ、 前記方法は、 前記ビットラインを、前記電源電圧の約半分の電圧にド
ライブするステップと、 前記ワードラインに電圧を供給して前記トランジスタを
ターンオンし、前記第1の電極と第2の電極との間に記
憶された前記電圧が、前記ビットラインの電圧に変化を
生じさせるステップと、 前記変化を検出するステップと、を含むことを特徴とす
る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/858486 | 1997-05-16 | ||
US08/858,486 US6337497B1 (en) | 1997-05-16 | 1997-05-16 | Common source transistor capacitor stack |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10326879A true JPH10326879A (ja) | 1998-12-08 |
Family
ID=25328426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10131708A Pending JPH10326879A (ja) | 1997-05-16 | 1998-05-14 | 半導体回路およびメモリ・デバイス |
Country Status (4)
Country | Link |
---|---|
US (1) | US6337497B1 (ja) |
JP (1) | JPH10326879A (ja) |
KR (1) | KR100297456B1 (ja) |
TW (1) | TW390035B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003500790A (ja) * | 1999-06-01 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | プレート線検知 |
US7193270B2 (en) | 2003-05-20 | 2007-03-20 | Renesas Technology Corp. | Semiconductor device with a vertical transistor |
JP2008282459A (ja) * | 2007-05-08 | 2008-11-20 | Elpida Memory Inc | 半導体記憶装置 |
US7816725B2 (en) | 2005-12-06 | 2010-10-19 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100454072B1 (ko) * | 2001-12-24 | 2004-10-26 | 동부전자 주식회사 | 반도체소자 및 그 제조방법 |
US6777288B1 (en) | 2002-11-06 | 2004-08-17 | National Semiconductor Corporation | Vertical MOS transistor |
US7276754B2 (en) * | 2003-08-29 | 2007-10-02 | Micron Technology, Inc. | Annular gate and technique for fabricating an annular gate |
US7259411B1 (en) | 2003-12-04 | 2007-08-21 | National Semiconductor Corporation | Vertical MOS transistor |
US7518182B2 (en) * | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
US7547945B2 (en) * | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
US20060267043A1 (en) * | 2005-05-27 | 2006-11-30 | Emerson David T | Deep ultraviolet light emitting devices and methods of fabricating deep ultraviolet light emitting devices |
US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
KR100697291B1 (ko) * | 2005-09-15 | 2007-03-20 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
KR100685659B1 (ko) * | 2006-01-26 | 2007-02-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
KR100734313B1 (ko) * | 2006-02-09 | 2007-07-02 | 삼성전자주식회사 | 수직 채널을 갖는 반도체 소자 및 그 제조방법 |
US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
US20080061363A1 (en) * | 2006-09-08 | 2008-03-13 | Rolf Weis | Integrated transistor device and corresponding manufacturing method |
US7642586B2 (en) * | 2006-09-08 | 2010-01-05 | Qimonda Ag | Integrated memory cell array |
US8643087B2 (en) * | 2006-09-20 | 2014-02-04 | Micron Technology, Inc. | Reduced leakage memory cells |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP5614915B2 (ja) * | 2007-09-27 | 2014-10-29 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
US8072345B2 (en) * | 2008-02-14 | 2011-12-06 | Darren Gallo | Electronic flare system and apparatus |
KR101517390B1 (ko) * | 2008-11-03 | 2015-05-04 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법. |
KR101552971B1 (ko) * | 2009-03-26 | 2015-09-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
US8704206B2 (en) | 2011-11-21 | 2014-04-22 | Avalanche Technology Inc. | Memory device including transistor array with shared plate channel and method for making the same |
JP2013206932A (ja) * | 2012-03-27 | 2013-10-07 | Elpida Memory Inc | 半導体装置およびその製造方法 |
US9252237B2 (en) | 2012-05-09 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors, semiconductor devices, and methods of manufacture thereof |
EP3123520A4 (en) * | 2014-03-28 | 2017-11-22 | Intel Corporation | Selectively regrown top contact for vertical semiconductor devices |
WO2018182689A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Vertical shared gate thin-film transistor-based charge storage memory |
JP2021108331A (ja) * | 2019-12-27 | 2021-07-29 | キオクシア株式会社 | 半導体記憶装置 |
US11183534B2 (en) * | 2020-03-31 | 2021-11-23 | Black Peak LLC | Light emitting device with small footprint |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
JPH01125858A (ja) | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
DE68926793T2 (de) | 1988-03-15 | 1997-01-09 | Toshiba Kawasaki Kk | Dynamischer RAM |
US5103276A (en) | 1988-06-01 | 1992-04-07 | Texas Instruments Incorporated | High performance composed pillar dram cell |
JP2759689B2 (ja) * | 1989-11-24 | 1998-05-28 | 松下電器産業株式会社 | Ramの読み出し回路 |
JP3158462B2 (ja) * | 1991-03-11 | 2001-04-23 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
JP2837014B2 (ja) | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
JP2609974B2 (ja) | 1992-06-24 | 1997-05-14 | 工業技術院長 | 窒素酸化物接触還元用触媒 |
JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR960008530B1 (en) * | 1992-12-30 | 1996-06-26 | Hyundai Electronics Ind | Dram cell |
JPH06260610A (ja) * | 1993-03-02 | 1994-09-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
JPH0758218A (ja) | 1993-08-17 | 1995-03-03 | Toshiba Corp | 半導体記憶装置 |
KR960016773B1 (en) | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
JPH0992793A (ja) | 1995-09-21 | 1997-04-04 | Hitachi Ltd | 半導体集積回路装置のデータ処理方法および半導体集積回路装置 |
US5929477A (en) * | 1997-01-22 | 1999-07-27 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array |
-
1997
- 1997-05-16 US US08/858,486 patent/US6337497B1/en not_active Expired - Lifetime
-
1998
- 1998-03-05 TW TW087103227A patent/TW390035B/zh not_active IP Right Cessation
- 1998-03-27 KR KR1019980010745A patent/KR100297456B1/ko not_active IP Right Cessation
- 1998-05-14 JP JP10131708A patent/JPH10326879A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003500790A (ja) * | 1999-06-01 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | プレート線検知 |
US7193270B2 (en) | 2003-05-20 | 2007-03-20 | Renesas Technology Corp. | Semiconductor device with a vertical transistor |
US7816725B2 (en) | 2005-12-06 | 2010-10-19 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
US8298899B2 (en) | 2005-12-06 | 2012-10-30 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
JP2008282459A (ja) * | 2007-05-08 | 2008-11-20 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US6337497B1 (en) | 2002-01-08 |
TW390035B (en) | 2000-05-11 |
KR19980086550A (ko) | 1998-12-05 |
KR100297456B1 (ko) | 2001-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6337497B1 (en) | Common source transistor capacitor stack | |
JP3065577B2 (ja) | 半導体素子とその形成方法 | |
US5874760A (en) | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation | |
JP4316884B2 (ja) | キャビティ内に部分的に製造されたコンデンサ構造を備えたdramセル及びその製造方法 | |
JP3749101B2 (ja) | 半導体装置 | |
JP3083801B2 (ja) | スタック・キャパシタを備えた垂直トランジスタを有するメモリ | |
US6013548A (en) | Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array | |
KR100560647B1 (ko) | 반도체소자에서의감소된기생누설 | |
US6104061A (en) | Memory cell with vertical transistor and buried word and body lines | |
US6266268B1 (en) | Method for forming gate segments for an integrated circuit | |
US7485525B2 (en) | Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell | |
US20010052610A1 (en) | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same | |
US8278182B2 (en) | Isolation structure for a memory cell using Al1O3 dielectric | |
US20010053577A1 (en) | Method of fabricating a semiconductor-on-insulator memory cell with buried word and body lines | |
US6190960B1 (en) | Method for coupling to semiconductor device in an integrated circuit having edge-defined sub-lithographic conductors | |
US6593613B1 (en) | Memory cell for plateline sensing | |
US6087692A (en) | DRAM cell configuration and method for its fabrication | |
US6534820B2 (en) | Integrated dynamic memory cell having a small area of extent, and a method for its production | |
US11476256B2 (en) | Integrated assemblies having body contact regions proximate transistor body regions; and methods utilizing bowl etches during fabrication of integrated assemblies |