JPH10326879A - 半導体回路およびメモリ・デバイス - Google Patents
半導体回路およびメモリ・デバイスInfo
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- JPH10326879A JPH10326879A JP10131708A JP13170898A JPH10326879A JP H10326879 A JPH10326879 A JP H10326879A JP 10131708 A JP10131708 A JP 10131708A JP 13170898 A JP13170898 A JP 13170898A JP H10326879 A JPH10326879 A JP H10326879A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高密度集積に適した改良されたＦＥＴ／キャ
パシタ構造を提供する。 【解決手段】 メモリ・セルを形成する縦形ＦＥＴ１０
とキャパシタ２４との新規な構造は、高密度ＤＲＡＭの
ようなメモリ・チップの基本ビルディング・ブロックと
することができる。キャパシタの第１の電極２３は、ト
ランジスタのドレイン１７に接続されている。トランジ
スタのソース１３は、他のトランジスタのソースに接続
されている。ゲート１４はワードライン２６に接続さ
れ、キャパシタの第２の電極２１は、ビットライン２１
に接続されている。
パシタ構造を提供する。 【解決手段】 メモリ・セルを形成する縦形ＦＥＴ１０
とキャパシタ２４との新規な構造は、高密度ＤＲＡＭの
ようなメモリ・チップの基本ビルディング・ブロックと
することができる。キャパシタの第１の電極２３は、ト
ランジスタのドレイン１７に接続されている。トランジ
スタのソース１３は、他のトランジスタのソースに接続
されている。ゲート１４はワードライン２６に接続さ
れ、キャパシタの第２の電極２１は、ビットライン２１
に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、アクセス・デバイ
スとして働くＦＥＴと、キャパシタとの新規な構造に関
するものであり、ＦＥＴとキャパシタとは、メモリ、例
えば、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）の記憶セルを構成している。
スとして働くＦＥＴと、キャパシタとの新規な構造に関
するものであり、ＦＥＴとキャパシタとは、メモリ、例
えば、ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）の記憶セルを構成している。
【０００２】
【従来の技術】高集積密度のメモリ・チップ，論理デバ
イス，および他の種類のデバイスを作製できるようにす
るためには、それらの特定の要素をさらにスケールダウ
ンする方法を見つけなければならない。
イス，および他の種類のデバイスを作製できるようにす
るためには、それらの特定の要素をさらにスケールダウ
ンする方法を見つけなければならない。
【０００３】縦形電界効果トランジスタ（ＦＥＴ）は、
このような種々のデバイスに重要な役割をはたしてい
る。他の重要なメモリ・デバイスのビルディング・ブロ
ックは、情報を実際に記憶するキャパシタである。ＦＥ
Ｔは、通常、これらのキャパシタのアクセス・デバイス
として働く。記憶セルのワードラインおよびビットライ
ンに適切な信号を供給することによって、個々のＦＥＴ
は、スイッチされて、対応するキャパシタのチャージを
可能にすることができる。
このような種々のデバイスに重要な役割をはたしてい
る。他の重要なメモリ・デバイスのビルディング・ブロ
ックは、情報を実際に記憶するキャパシタである。ＦＥ
Ｔは、通常、これらのキャパシタのアクセス・デバイス
として働く。記憶セルのワードラインおよびビットライ
ンに適切な信号を供給することによって、個々のＦＥＴ
は、スイッチされて、対応するキャパシタのチャージを
可能にすることができる。
【０００４】ＧビットＤＲＡＭメモリに必要な高パッケ
ージング密度を実現するためには、最小のメモリセル・
サイズを保持することが極めて重要である。この最小セ
ル・サイズは、典型的に４Ｆ2 （Ｆは、最小のリソグラ
フィ・ライン幅である）のオーダである。
ージング密度を実現するためには、最小のメモリセル・
サイズを保持することが極めて重要である。この最小セ
ル・サイズは、典型的に４Ｆ2 （Ｆは、最小のリソグラ
フィ・ライン幅である）のオーダである。
【０００５】
【発明が解決しようとする課題】本発明の目的は、例え
ばメモリ・デバイスに用いるために、アクセス・デバイ
スおよびキャパシタの高密度集積方法を提供することに
ある。
ばメモリ・デバイスに用いるために、アクセス・デバイ
スおよびキャパシタの高密度集積方法を提供することに
ある。
【０００６】本発明の他の目的は、高密度集積に適した
改良されたＦＥＴ／キャパシタ構造を提供することにあ
る。
改良されたＦＥＴ／キャパシタ構造を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、縦形トランジ
スタとキャパシタ（例えば、スタック・キャパシタ）の
新規な構造、およびこのような構造の動作方法に関す
る。この構造は、例えば、メモリ・デバイスのメモリ・
セルとして適している。
スタとキャパシタ（例えば、スタック・キャパシタ）の
新規な構造、およびこのような構造の動作方法に関す
る。この構造は、例えば、メモリ・デバイスのメモリ・
セルとして適している。
【０００８】新規な構造は、垂直に配置されたチャンネ
ルを有するＦＥＴと、ＦＥＴの最上部電極、例えばドレ
インの上部に形成されるキャパシタとを備えている。キ
ャパシタは、最上部電極に相互接続されている。ＦＥＴ
のソース電極は、例えば、共通ソース電圧ＶDDに接続さ
れる。ゲート電極は、ワードラインにリンクされ、キャ
パシタの上部電極は、ビットラインに接続される。
ルを有するＦＥＴと、ＦＥＴの最上部電極、例えばドレ
インの上部に形成されるキャパシタとを備えている。キ
ャパシタは、最上部電極に相互接続されている。ＦＥＴ
のソース電極は、例えば、共通ソース電圧ＶDDに接続さ
れる。ゲート電極は、ワードラインにリンクされ、キャ
パシタの上部電極は、ビットラインに接続される。
【０００９】好適な実施例では、ゲート電極（例えば、
ポリシリコンよりなる）は、共通ワードラインすなわち
行ラインに沿ったすべてのデバイスを直接に接続する。
ポリシリコンよりなる）は、共通ワードラインすなわち
行ラインに沿ったすべてのデバイスを直接に接続する。
【００１０】この新規な構造は、詳細な説明で述べるよ
うに、情報を記憶しおよび読取るための新しい動作方法
を必要とする。
うに、情報を記憶しおよび読取るための新しい動作方法
を必要とする。
【００１１】本発明の他の実施例では、ドレインとして
働くドープ領域と、ソースとして働くドープ領域とが交
換される。このような構造は、共通ドレイン・トランジ
スタ・キャパシタ・スタックと呼ぶことができる。
働くドープ領域と、ソースとして働くドープ領域とが交
換される。このような構造は、共通ドレイン・トランジ
スタ・キャパシタ・スタックと呼ぶことができる。
【００１２】上部にスタックされた記憶キャパシタを有
するアクセス・トランジスタとして働く縦形ＦＥＴの集
積は、非常に小さいメモリ・セルを実現することを可能
にする。
するアクセス・トランジスタとして働く縦形ＦＥＴの集
積は、非常に小さいメモリ・セルを実現することを可能
にする。
【００１３】本発明のセルを、現在の半導体製造プロセ
スと共用できる処理工程を用いて作製できることは、利
点である。
スと共用できる処理工程を用いて作製できることは、利
点である。
【００１４】
【発明の実施の形態】本発明は、主に、ＤＲＡＭメモリ
およびＤＲＡＭメモリ・セルに関係している。本発明に
より提供される新規なＦＥＴ／キャパシタ構造は、例え
ば論理デバイス（例えばシフトレジスタ）のような他の
デバイスにも用いることができる。
およびＤＲＡＭメモリ・セルに関係している。本発明に
より提供される新規なＦＥＴ／キャパシタ構造は、例え
ば論理デバイス（例えばシフトレジスタ）のような他の
デバイスにも用いることができる。
【００１５】ポリシリコン（多結晶シリコンとも称され
る）は、化学気相成長法（ＣＶＤ），または減圧化学気
相成長法（ＬＰＣＶＤ），および他の既知の方法を用い
て形成することができる。ポリシリコンは、非常に多数
の単結晶領域よりなる固体である。
る）は、化学気相成長法（ＣＶＤ），または減圧化学気
相成長法（ＬＰＣＶＤ），および他の既知の方法を用い
て形成することができる。ポリシリコンは、非常に多数
の単結晶領域よりなる固体である。
【００１６】メモリという表現は、基板上または基板内
に形成されたあらゆる種類のメモリ・デバイスを含むも
のとする。このようなメモリは、種々のメモリ・セルお
よび他の種類の回路を含むことができる。
に形成されたあらゆる種類のメモリ・デバイスを含むも
のとする。このようなメモリは、種々のメモリ・セルお
よび他の種類の回路を含むことができる。
【００１７】“側壁（ｓｉｄｅｗａｌｌ）”について
は、半導体構造のあらゆる種類の面を意味し、この面
は、半導体構造の基板の面に対して傾斜している。前記
基板の面に垂直な側壁は特に重要である。
は、半導体構造のあらゆる種類の面を意味し、この面
は、半導体構造の基板の面に対して傾斜している。前記
基板の面に垂直な側壁は特に重要である。
【００１８】ここで用いられる縦形ＦＥＴは、ピラー
（ｐｉｌｌａｒ）の側壁に形成された３次元トランジス
タである。ピラーの面積はリソグラフィカルに定めら
れ、ピラーは、例えばシリコンより構成できる。縦形Ｆ
ＥＴでは、電流は、ピラーの側壁に沿って垂直に流れ、
ピラーを取り囲むポリシリコン・ゲートによって制御さ
れる。ゲート長は、ピラーの高さによって調整される。
縦形ＦＥＴが選択されることは、１９９６年１１月１５
日に出願された米国特許出願第０８／７４９，７４８号
明細書に示されているように、その小さな領域フットプ
リントおよび容易なスケーラビリティ（ｓｃａｌａｂｉ
ｌｉｔｙ）に対する可能性の故に、当然である。トラン
ジスタ・チャンネルについて垂直次元を利用すること
は、面積スケーリングを可能にしながら、短チャンネル
効果を抑制として排除する。あらゆる種類の縦形ＦＥＴ
は、本発明に関連して用いるのに適しており、説明され
るＦＥＴは、単なる例示である。
（ｐｉｌｌａｒ）の側壁に形成された３次元トランジス
タである。ピラーの面積はリソグラフィカルに定めら
れ、ピラーは、例えばシリコンより構成できる。縦形Ｆ
ＥＴでは、電流は、ピラーの側壁に沿って垂直に流れ、
ピラーを取り囲むポリシリコン・ゲートによって制御さ
れる。ゲート長は、ピラーの高さによって調整される。
縦形ＦＥＴが選択されることは、１９９６年１１月１５
日に出願された米国特許出願第０８／７４９，７４８号
明細書に示されているように、その小さな領域フットプ
リントおよび容易なスケーラビリティ（ｓｃａｌａｂｉ
ｌｉｔｙ）に対する可能性の故に、当然である。トラン
ジスタ・チャンネルについて垂直次元を利用すること
は、面積スケーリングを可能にしながら、短チャンネル
効果を抑制として排除する。あらゆる種類の縦形ＦＥＴ
は、本発明に関連して用いるのに適しており、説明され
るＦＥＴは、単なる例示である。
【００１９】後述するように、ポリシリコン・ゲート
は、縦形ＦＥＴのピラーの周囲に均一に付着される。こ
のためには、ワードラインに垂直なビットラインに沿っ
て隣接するデバイス（メモリ・セル）間の間隔は、ゲー
トがビットラインの方向に短絡しないことを保証するた
めには、Ｆよりわずかに大きくなければならない（すな
わちＦ＋ｆであり、ｆは約０．１Ｆのオーダである）。
大きなｆを選択することによってｆが大きくなると、集
積密度が減少することは明らかである。
は、縦形ＦＥＴのピラーの周囲に均一に付着される。こ
のためには、ワードラインに垂直なビットラインに沿っ
て隣接するデバイス（メモリ・セル）間の間隔は、ゲー
トがビットラインの方向に短絡しないことを保証するた
めには、Ｆよりわずかに大きくなければならない（すな
わちＦ＋ｆであり、ｆは約０．１Ｆのオーダである）。
大きなｆを選択することによってｆが大きくなると、集
積密度が減少することは明らかである。
【００２０】縦形トランジスタの最上部電極は、ドレイ
ンである。同様に、ソースを、最上部電極とすることも
できる。
ンである。同様に、ソースを、最上部電極とすることも
できる。
【００２１】本発明を、図１（Ａ）および（Ｂ）に基づ
いて説明する。図１（Ａ）には、本発明の第１実施例を
示す。図１（Ｂ）には、第１実施例の２つの基本的なビ
ルディング・ブロックが、どのように互いに配置され接
続されるかを示している。
いて説明する。図１（Ａ）には、本発明の第１実施例を
示す。図１（Ｂ）には、第１実施例の２つの基本的なビ
ルディング・ブロックが、どのように互いに配置され接
続されるかを示している。
【００２２】図１において、上部にキャパシタ２４が設
けられた縦形ＦＥＴ１０の断面図が示されている。ＦＥ
Ｔとキャパシタとの組合わせは、メモリ・セル２０、単
にセルと呼ばれている。
けられた縦形ＦＥＴ１０の断面図が示されている。ＦＥ
Ｔとキャパシタとの組合わせは、メモリ・セル２０、単
にセルと呼ばれている。
【００２３】ＦＥＴ１０は、ピラー（柱）状の形をして
いる。ピラーは、基板１２の面において、円形，正方
形,または長方形の断面を有することができる。基板１
２は、例えばシリコンとすることができる。
いる。ピラーは、基板１２の面において、円形，正方
形,または長方形の断面を有することができる。基板１
２は、例えばシリコンとすることができる。
【００２４】ゲート・チャンネル１１は、ＦＥＴ１０の
ソース電極１３とドレイン電極１５との間の領域であ
る。Ａｓを基板１２とピラーの上部とに注入して、ソー
ス１３とドレイン１５をそれぞれ形成することができ
る。ｎ形ドーピングには、例えば、Ｐ，Ａｓ，およびＳ
ｂが適している。チャンネル１１は、所望の動作を行う
ために、選択的に導電性または非導電性とすることがで
きる。ゲート・チャンネルとして働くピラーは、基板１
２と同じ材料（例えば、シリコン）で構成される。ピラ
ーは、ｐドープとすることができる。ｐ形ドーピングに
は、例えば、Ｂ，Ｉｎ，およびＧａが適している。画成
されたゲート・チャンネル１１およびポリシリコン・ゲ
ート層１４は、このようなＦＥＴの動作には極めて重要
である。しかし、このようなチャンネルおよび隣接ポリ
シリコン層の所望のサイズは、増加的に小さくなってい
るので、製造プロセスの不正確さは、小さいチャンネル
１１を、容易に短絡または漏洩的にし、各ＦＥＴ１０お
よび最終的には全メモリ・セル２０またはＤＲＡＭ（メ
モリ・セル２０は一部分にすぎない）さえも、不作動に
してしまう。さらに、チャンネル１１およびポリシリコ
ン層１４の寸法は、デバイスの電気特性を制御する。Ｆ
ＥＴの性能は、デバイスの形状に極めて依存し、材料の
ドーピング・プロファイルおよび品質は、表面などを近
似する。このことは、ポリシリコン・ゲート導体１４の
寸法が正確に制御されることを必要とする。前述したよ
うに、前記米国特許出願第０８／７４９，７４８号明細
書に開示されている寸法は、縦形ＦＥＴを作製するのに
適している。
ソース電極１３とドレイン電極１５との間の領域であ
る。Ａｓを基板１２とピラーの上部とに注入して、ソー
ス１３とドレイン１５をそれぞれ形成することができ
る。ｎ形ドーピングには、例えば、Ｐ，Ａｓ，およびＳ
ｂが適している。チャンネル１１は、所望の動作を行う
ために、選択的に導電性または非導電性とすることがで
きる。ゲート・チャンネルとして働くピラーは、基板１
２と同じ材料（例えば、シリコン）で構成される。ピラ
ーは、ｐドープとすることができる。ｐ形ドーピングに
は、例えば、Ｂ，Ｉｎ，およびＧａが適している。画成
されたゲート・チャンネル１１およびポリシリコン・ゲ
ート層１４は、このようなＦＥＴの動作には極めて重要
である。しかし、このようなチャンネルおよび隣接ポリ
シリコン層の所望のサイズは、増加的に小さくなってい
るので、製造プロセスの不正確さは、小さいチャンネル
１１を、容易に短絡または漏洩的にし、各ＦＥＴ１０お
よび最終的には全メモリ・セル２０またはＤＲＡＭ（メ
モリ・セル２０は一部分にすぎない）さえも、不作動に
してしまう。さらに、チャンネル１１およびポリシリコ
ン層１４の寸法は、デバイスの電気特性を制御する。Ｆ
ＥＴの性能は、デバイスの形状に極めて依存し、材料の
ドーピング・プロファイルおよび品質は、表面などを近
似する。このことは、ポリシリコン・ゲート導体１４の
寸法が正確に制御されることを必要とする。前述したよ
うに、前記米国特許出願第０８／７４９，７４８号明細
書に開示されている寸法は、縦形ＦＥＴを作製するのに
適している。
【００２５】縦形ＦＥＴのゲート誘導ドレイン漏洩（Ｇ
ａｔｅ ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇ
ｅ：ＧＩＤＬ）は、軽度ドープ・ドレイン（ａ ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）を用いる
ことによって、軽減することができる。このようなＬＤ
Ｄは、縦形ＦＥＴにおける接合プロファイルの垂直グレ
ーディングを与える。
ａｔｅ ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇ
ｅ：ＧＩＤＬ）は、軽度ドープ・ドレイン（ａ ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）を用いる
ことによって、軽減することができる。このようなＬＤ
Ｄは、縦形ＦＥＴにおける接合プロファイルの垂直グレ
ーディングを与える。
【００２６】図１（Ａ）に示すように、ポリシリコン・
ゲート層１４は、ゲート酸化物１７によってチャンネル
１１から分離されている。他の酸化層１６は、ソース１
３とポリシリコン・ゲート層１４との間に設けられてお
り、ソースとゲートとを分離する。ゲート酸化物１７
は、また、ドレイン１５がポリシリコン・ゲート層１４
から分離されるように配置される。
ゲート層１４は、ゲート酸化物１７によってチャンネル
１１から分離されている。他の酸化層１６は、ソース１
３とポリシリコン・ゲート層１４との間に設けられてお
り、ソースとゲートとを分離する。ゲート酸化物１７
は、また、ドレイン１５がポリシリコン・ゲート層１４
から分離されるように配置される。
【００２７】スタック・キャパシタ２４は、ＦＥＴ１０
の上部に形成される。このキャパシタは、上側電極２１
と下側電極２３とを有している。ＴａＳｉＮを下部電極
２３として用いることができ、ＴｉＮおよびＰｔを上部
電極２１として用いることができる。上部電極２１は、
同様に、例えばＰｔ層とＴｉＮ層とよりなる層構造とす
ることもできる。誘電体層２２が、これら２つの電極間
に設けられる。ＢＳＴＯ（バリウムストロンチウムチタ
ン酸塩）を、誘電体として用いることができる。本実施
例では、下側電極２３は、ＦＥＴのドレイン１５に直接
に接続されている。下側電極２３は、同様に、バイア，
スタッド，または他の相互接続によって、ＦＥＴに接続
することができる。このようなスタッドは、例えばＷで
作ることができる。
の上部に形成される。このキャパシタは、上側電極２１
と下側電極２３とを有している。ＴａＳｉＮを下部電極
２３として用いることができ、ＴｉＮおよびＰｔを上部
電極２１として用いることができる。上部電極２１は、
同様に、例えばＰｔ層とＴｉＮ層とよりなる層構造とす
ることもできる。誘電体層２２が、これら２つの電極間
に設けられる。ＢＳＴＯ（バリウムストロンチウムチタ
ン酸塩）を、誘電体として用いることができる。本実施
例では、下側電極２３は、ＦＥＴのドレイン１５に直接
に接続されている。下側電極２３は、同様に、バイア，
スタッド，または他の相互接続によって、ＦＥＴに接続
することができる。このようなスタッドは、例えばＷで
作ることができる。
【００２８】ＦＥＴ１０およびキャパシタ２４の新規な
構造を、図１（Ｂ）に示す。図１（Ｂ）に示すように、
電源電圧ＶDDは、ＦＥＴ１０のソース１３に供給され
る。本発明によれば、隣接ＦＥＴのソースは、すべて共
通であり、ＶDD電源電圧に接続される。すべてのソース
を１つの同じＶDD電源に接続するか、あるいはＦＥＴを
小さなアレイにグループ化し、その各々に別個の電源を
割り当てる。
構造を、図１（Ｂ）に示す。図１（Ｂ）に示すように、
電源電圧ＶDDは、ＦＥＴ１０のソース１３に供給され
る。本発明によれば、隣接ＦＥＴのソースは、すべて共
通であり、ＶDD電源電圧に接続される。すべてのソース
を１つの同じＶDD電源に接続するか、あるいはＦＥＴを
小さなアレイにグループ化し、その各々に別個の電源を
割り当てる。
【００２９】ＦＥＴ１０のゲート１４は、ワードライン
２６すなわち行ラインに接続される。図６に関連して示
されるように、ゲートとワードラインとが互いに十分に
接近して形成されるならば、ゲートはワードラインを形
成することができる。ＦＥＴのドレイン１５は、キャパ
シタ２４の下部電極２３に直接に接続される。相互接続
の点は、また、セル・ノードと呼ばれる。上部電極２１
は、セルのビットラインすなわち列ラインに接続され
る、あるいは上部電極自体がビットラインである。
２６すなわち行ラインに接続される。図６に関連して示
されるように、ゲートとワードラインとが互いに十分に
接近して形成されるならば、ゲートはワードラインを形
成することができる。ＦＥＴのドレイン１５は、キャパ
シタ２４の下部電極２３に直接に接続される。相互接続
の点は、また、セル・ノードと呼ばれる。上部電極２１
は、セルのビットラインすなわち列ラインに接続され
る、あるいは上部電極自体がビットラインである。
【００３０】高密度ＤＲＡＭについてのアレイ適合性
は、例えば図１（Ｂ）に示される新規かつ進歩性のある
共通ソース構造を用いることによって、得られる。この
構造では、縦形ＦＥＴおよびキャパシタの新規な回路構
造が利用される。キャパシタおよびＦＥＴは、従来の手
法に比べて、交換されている。この構造は、アクセス縦
形デバイス（ＦＥＴ）の上部に、スタック・キャパシタ
の設置を可能にする。この場合、アレイ領域は増大せ
ず、他方、例えば高密度ＤＲＡＭの製造のために非常に
簡単なプロセスを容易にする。
は、例えば図１（Ｂ）に示される新規かつ進歩性のある
共通ソース構造を用いることによって、得られる。この
構造では、縦形ＦＥＴおよびキャパシタの新規な回路構
造が利用される。キャパシタおよびＦＥＴは、従来の手
法に比べて、交換されている。この構造は、アクセス縦
形デバイス（ＦＥＴ）の上部に、スタック・キャパシタ
の設置を可能にする。この場合、アレイ領域は増大せ
ず、他方、例えば高密度ＤＲＡＭの製造のために非常に
簡単なプロセスを容易にする。
【００３１】次に、本発明の共通ソース・メモリ・セル
の動作を説明する。図２に、詳細を示す。前述したよう
に、電源電圧ＶDDは、ソース・ノードに供給される。セ
ルに論理“１”（すなわち、ＶDDのセル電圧）を書込む
には、ビットライン３５をまず０ボルトにドライブする
（ＶBL＝０Ｖ）。次に、アクセス・トランジスタ３０が
完全にターンオンし、キャパシタ３４をディスチャージ
させる。トランジスタ３０が各ワードライン１によって
選択されるので、トランジスタ３０のみがターンオンす
る。トランジスタ４０は、ターンオンしない。適切なワ
ードライン（この例では、ワードライン１）を選択する
ことによって、全電圧ＶDDを、対応するキャパシタ３４
に記憶することができる。次に、アクセス・トランジス
タ３０をターンオフすることによって、書込みレベルが
記憶される。各ワードラインによって選択された左側の
メモリ・セルのみに、“１”が記憶される。図示の例で
は、ワードライン１が選択され、電圧ＶDDが書込まれ、
キャパシタ３４に記憶される。ワードライン２は選択さ
れなかったので、トランジスタ４０はターンオンせず、
電圧ＶDDはキャパシタ４４に書込まれない。
の動作を説明する。図２に、詳細を示す。前述したよう
に、電源電圧ＶDDは、ソース・ノードに供給される。セ
ルに論理“１”（すなわち、ＶDDのセル電圧）を書込む
には、ビットライン３５をまず０ボルトにドライブする
（ＶBL＝０Ｖ）。次に、アクセス・トランジスタ３０が
完全にターンオンし、キャパシタ３４をディスチャージ
させる。トランジスタ３０が各ワードライン１によって
選択されるので、トランジスタ３０のみがターンオンす
る。トランジスタ４０は、ターンオンしない。適切なワ
ードライン（この例では、ワードライン１）を選択する
ことによって、全電圧ＶDDを、対応するキャパシタ３４
に記憶することができる。次に、アクセス・トランジス
タ３０をターンオフすることによって、書込みレベルが
記憶される。各ワードラインによって選択された左側の
メモリ・セルのみに、“１”が記憶される。図示の例で
は、ワードライン１が選択され、電圧ＶDDが書込まれ、
キャパシタ３４に記憶される。ワードライン２は選択さ
れなかったので、トランジスタ４０はターンオンせず、
電圧ＶDDはキャパシタ４４に書込まれない。
【００３２】メモリ・セルに論理“０”（すなわち、０
ボルトの電圧）を書込むには、図３に示すように、ビッ
トライン３５をＶDDにドライブする（すなわち、ＶBL＝
ＶDD）。アクセス・トランジスタ４０をターンオンし
て、キャパシタ４４に０ボルト（ＶDD−ＶDD）を記憶す
る。この動作中、電圧ＶDDが記憶されている、選択され
なかったセルのセル・ノード（例えばトランジスタ３０
およびキャパシタ３４）は、図３の左側に示すように、
電圧が約２ＶDDにブートされる。左側のセルに“１”は
記憶されたままである。縦形ＦＥＴにおける接合プロフ
ァイルの垂直グレーディング特性の故に（例えば、図１
（Ａ）のＦＥＴを参照のこと）、アクセス・トランジス
タにおけるゲート誘導ドレイン漏洩（ＧＩＤＬ；ゲート
変調高電界による、ドレインと基板との接合漏洩）は、
最小とされ、本発明のユニークな共通ソース方式におけ
る適切なセル動作を可能にする。
ボルトの電圧）を書込むには、図３に示すように、ビッ
トライン３５をＶDDにドライブする（すなわち、ＶBL＝
ＶDD）。アクセス・トランジスタ４０をターンオンし
て、キャパシタ４４に０ボルト（ＶDD−ＶDD）を記憶す
る。この動作中、電圧ＶDDが記憶されている、選択され
なかったセルのセル・ノード（例えばトランジスタ３０
およびキャパシタ３４）は、図３の左側に示すように、
電圧が約２ＶDDにブートされる。左側のセルに“１”は
記憶されたままである。縦形ＦＥＴにおける接合プロフ
ァイルの垂直グレーディング特性の故に（例えば、図１
（Ａ）のＦＥＴを参照のこと）、アクセス・トランジス
タにおけるゲート誘導ドレイン漏洩（ＧＩＤＬ；ゲート
変調高電界による、ドレインと基板との接合漏洩）は、
最小とされ、本発明のユニークな共通ソース方式におけ
る適切なセル動作を可能にする。
【００３３】セルの読取りについては（図４（Ａ）およ
び（Ｂ）を参照）、ビットラインの前の状態によって、
２つの異なる方法がある。図４（Ａ）に示すように、ビ
ットライン３５を、０ＶからＶDD／２レベル（すなわ
ち、ＶBL＝ＶDD／２）にプリチャージすることができ
る。次に、アクセス・トランジスタ３０をターンオン
し、記憶されたセル・チャージがビットライン電圧に変
化を生じさせる。ビットライン電圧におけるこの変化
は、検出することができる。ＶDD／２ボルトにプリチャ
ージされた他のビットラインとの比較によって、検出を
行うことができる。このことは、例えば、文献“1/2-V
DD bit-line sensing scheme in CMOS DRAMs", IEEE JS
SC Vol.SC19, No.4, pp.451-454, April 1984に記載さ
れている。
び（Ｂ）を参照）、ビットラインの前の状態によって、
２つの異なる方法がある。図４（Ａ）に示すように、ビ
ットライン３５を、０ＶからＶDD／２レベル（すなわ
ち、ＶBL＝ＶDD／２）にプリチャージすることができ
る。次に、アクセス・トランジスタ３０をターンオン
し、記憶されたセル・チャージがビットライン電圧に変
化を生じさせる。ビットライン電圧におけるこの変化
は、検出することができる。ＶDD／２ボルトにプリチャ
ージされた他のビットラインとの比較によって、検出を
行うことができる。このことは、例えば、文献“1/2-V
DD bit-line sensing scheme in CMOS DRAMs", IEEE JS
SC Vol.SC19, No.4, pp.451-454, April 1984に記載さ
れている。
【００３４】ビットライン３５が電圧ＶDDにあるなら
ば、記憶された情報を読取ることができるためには、ビ
ットラインは、図４（Ｂ）に示すように、ＶBL＝ＶDD／
２にプルダウンされなければならない。次に、アクセス
・トランジスタ３０をターンオンし、記憶されたセル・
チャージが、ビットライン電圧の変化を生じさせるよう
にする。ビットライン電圧のこの変化は、検出すること
ができる。ビットラインが以前に０ＶまたはＶDDであっ
たか否かとは無関係に、左側のセルに記憶されている
“１”と、右側のセルに記憶されている“０”とを検出
することができる。
ば、記憶された情報を読取ることができるためには、ビ
ットラインは、図４（Ｂ）に示すように、ＶBL＝ＶDD／
２にプルダウンされなければならない。次に、アクセス
・トランジスタ３０をターンオンし、記憶されたセル・
チャージが、ビットライン電圧の変化を生じさせるよう
にする。ビットライン電圧のこの変化は、検出すること
ができる。ビットラインが以前に０ＶまたはＶDDであっ
たか否かとは無関係に、左側のセルに記憶されている
“１”と、右側のセルに記憶されている“０”とを検出
することができる。
【００３５】基本ビルディング・ブロック（少なくとも
１つの縦形ＦＥＴとスタック・キャパシタよりなる進歩
性のある配置を備えるメモリ・セル）を説明したが、次
に、このようなメモリ・セルを有するアレイの２つの例
（図５および図６（Ａ），（Ｂ））を説明する。
１つの縦形ＦＥＴとスタック・キャパシタよりなる進歩
性のある配置を備えるメモリ・セル）を説明したが、次
に、このようなメモリ・セルを有するアレイの２つの例
（図５および図６（Ａ），（Ｂ））を説明する。
【００３６】図５において、メモリ・アレイ５０の一部
の断面図を示す。このメモリ・アレイの断面は、ワード
ラインに平行に切断されたものである。数個のメモリ・
セル６４〜６６が、基板６２（例えば、シリコンよりな
る）に形成されている。隣接メモリ・セル（６４と６
５、６５と６６）は、共通ソース５３を有している。他
の実施例では、隣接メモリ・セルは、共通ソースの代わ
りに、個別のソースを有することができる。図５に示す
ように、メモリ・セル間の空間を、共通ワードラインと
して働く導電材料５５で充てんされている。１つの同じ
ワードラインに沿った隣接セルを相互接続するために
は、導電材料５５が設けられなければならない。このこ
とは、付着工程とリソグラフィ工程とを必要とする。導
電材料の上には、絶縁材料６３が設けられる。例えば、
酸化物が適切である。同様に、隣接ＦＥＴのポリシリコ
ン・ゲートが相互接続を与えるように、メモリ・セルを
接近して配置することができる。このような場合、導電
材料５５は不必要となる。
の断面図を示す。このメモリ・アレイの断面は、ワード
ラインに平行に切断されたものである。数個のメモリ・
セル６４〜６６が、基板６２（例えば、シリコンよりな
る）に形成されている。隣接メモリ・セル（６４と６
５、６５と６６）は、共通ソース５３を有している。他
の実施例では、隣接メモリ・セルは、共通ソースの代わ
りに、個別のソースを有することができる。図５に示す
ように、メモリ・セル間の空間を、共通ワードラインと
して働く導電材料５５で充てんされている。１つの同じ
ワードラインに沿った隣接セルを相互接続するために
は、導電材料５５が設けられなければならない。このこ
とは、付着工程とリソグラフィ工程とを必要とする。導
電材料の上には、絶縁材料６３が設けられる。例えば、
酸化物が適切である。同様に、隣接ＦＥＴのポリシリコ
ン・ゲートが相互接続を与えるように、メモリ・セルを
接近して配置することができる。このような場合、導電
材料５５は不必要となる。
【００３７】各メモリ・セルは、ビットラインに接続さ
れる。本実施例では、メモリ・セル６４はビットライン
７６に接続され、メモリ・セル６５はビットライン７７
に接続され、メモリ・セル６６はビットライン７８に接
続される。図からわかるように、ビットラインはワード
ラインに対して垂直である。これらのビットラインは、
キャパシタの上部電極５７の上部に直接形成することが
できる。同様に、上部電極は、ビットラインを形成する
ことができる。
れる。本実施例では、メモリ・セル６４はビットライン
７６に接続され、メモリ・セル６５はビットライン７７
に接続され、メモリ・セル６６はビットライン７８に接
続される。図からわかるように、ビットラインはワード
ラインに対して垂直である。これらのビットラインは、
キャパシタの上部電極５７の上部に直接形成することが
できる。同様に、上部電極は、ビットラインを形成する
ことができる。
【００３８】他のアレイ８０の２つの断面を、図６
（Ａ）および（Ｂ）に示す。図６（Ａ）の断面は、ワー
ドラインに平行であり、図６（Ｂ）の断面は、ビットラ
インに平行である。図示のように、アレイ８０は、基板
８３上に形成された数個のメモリ・セル８７〜８９と９
２，９３とを有している。セル８７〜８９のポリシリコ
ン・ゲート９０は、ワードラインを形成する（図６
（Ａ）参照）。ビットライン８４，８５，８６は、上部
に形成される。本実施例では、１本のワードライン内の
隣接メモリ・セル間の距離は、Ｆであり（ここに、Ｆ
は、最小のリソグラフィ・ライン幅である）、隣接ゲー
ト電極９０が相互接続されることを保証する。他方、隣
接するが独立のワードラインの２つのメモリ・セル、例
えば８７と９２との間の距離は、Ｆ＋ｆとなるように選
ばれる（図６（Ｂ）参照）。ｆは、例えば約０．１Ｆと
することができる。図５の場合のように、セルのキャパ
シタ間のワードライン９０の上部に、絶縁材料９１が設
けられている。本実施例では、同じ絶縁材料を用いて、
図６（Ｂ）に示すように、隣接ワードラインのセル間の
ギャップを充てんすることもできる。ワードライン間の
ギャップを充てんするために用いられるこの絶縁材料９
１は、ビットライン８４が異なって配置され構成される
ならば、実際には不必要である。図６（Ａ）および
（Ｂ）のアレイは、他の利点に加えて、ワードライン相
互接続を形成する個別の付着工程およびリソグラフィ工
程を必要としない利点を有している。ワードラインおよ
びビットラインは、互いに電気的に接続されないことに
注意すべきである。
（Ａ）および（Ｂ）に示す。図６（Ａ）の断面は、ワー
ドラインに平行であり、図６（Ｂ）の断面は、ビットラ
インに平行である。図示のように、アレイ８０は、基板
８３上に形成された数個のメモリ・セル８７〜８９と９
２，９３とを有している。セル８７〜８９のポリシリコ
ン・ゲート９０は、ワードラインを形成する（図６
（Ａ）参照）。ビットライン８４，８５，８６は、上部
に形成される。本実施例では、１本のワードライン内の
隣接メモリ・セル間の距離は、Ｆであり（ここに、Ｆ
は、最小のリソグラフィ・ライン幅である）、隣接ゲー
ト電極９０が相互接続されることを保証する。他方、隣
接するが独立のワードラインの２つのメモリ・セル、例
えば８７と９２との間の距離は、Ｆ＋ｆとなるように選
ばれる（図６（Ｂ）参照）。ｆは、例えば約０．１Ｆと
することができる。図５の場合のように、セルのキャパ
シタ間のワードライン９０の上部に、絶縁材料９１が設
けられている。本実施例では、同じ絶縁材料を用いて、
図６（Ｂ）に示すように、隣接ワードラインのセル間の
ギャップを充てんすることもできる。ワードライン間の
ギャップを充てんするために用いられるこの絶縁材料９
１は、ビットライン８４が異なって配置され構成される
ならば、実際には不必要である。図６（Ａ）および
（Ｂ）のアレイは、他の利点に加えて、ワードライン相
互接続を形成する個別の付着工程およびリソグラフィ工
程を必要としない利点を有している。ワードラインおよ
びビットラインは、互いに電気的に接続されないことに
注意すべきである。
【００３９】次に、本発明のアレイを製造するのに適し
た製造方法を例示的に説明する。
た製造方法を例示的に説明する。
【００４０】基板をｐウェル注入の後、窒化物マスクを
用いて、垂直チャンネルとして働くピラーを画成する。
次に、これらのピラーを、例えば、ＨＣｌ−Ｃｌ2 −Ｎ
2 プラズマを用いた反応性イオン・エッチングによっ
て、基板内に形成する。チャンネル長は、ピラーの高さ
によって定まる。約２５０ｎｍのチャンネル長は、約３
５０ｎｍの高さのピラーを必要とし、約４５０ｎｍのチ
ャンネルは、約５５０ｎｍの高さのピラーを必要とす
る。プラズマによる損傷を除去する犠牲酸化工程と、Ｌ
ＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓ
ｉｌｉｃｏｎ；シリコンの局部酸化）工程またはＳＴＩ
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ；浅いトレンチ分離）工程に続いて、Ａｓ注入を用い
て、セルの共通ソースおよび分離ドレインを形成する。
Ａｓのドーズ量は、２×１０15ｃｍ-2とすることができ
る。このプロセスの利点は、ソース注入がピラーに対し
自己整合されることである。次の工程では、構造がアニ
ールされる。これは、Ｎ2 雰囲気中で、１０５０℃，３
０分間行うことができる。犠牲酸化物を除去した後、ゲ
ート酸化物を熱成長させる。このゲート酸化物は、数ｎ
ｍ厚さとすることができる。好ましくは、５〜７ｎｍの
厚さである。その場Ａｓドープ・ポリシリコンを、ＬＰ
ＣＶＤ法を用いて付着する。次に、例えば、Ｃｌ2 −Ｏ
2 シリコン・エッチングを用いて、自己整合エッチング
によって、ポリシリコン・ワードライン（ゲート）を形
成する。ゲート・ポリシリコンの厚さ（Ｆ／２、例えば
１００ｎｍ）は、ワードライン方向の隣接セル間のＦ
（例えば、２００ｎｍ）ギャップを充てんするのに十分
であるが、隣接ワードラインのピラー間のギャップ（Ｆ
＋ｆ、例えば３００ｎｍ）を充てんするには不十分であ
る。ワードラインとして働くポリシリコン・ゲートは、
ピラーの上部の下側約１００ｎｍのところにあるゲート
電極の上部まで、反応性イオン・エッチングされる。上
記のプロセスによって、ポリシリコン・ゲート電極が相
互接続されたこれらのピラーにより、連続するワードラ
インが形成される。例えば、酸化物またはＢＤＳＧ（Ｂ
ｏｒｏｎ−Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）付着層の化学機械平坦化（ＣＭＰ；ｃｈ
ｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉ
ｚａｔｉｏｎ）によって、平坦化を実行できる。キャパ
シタが、ドレイン上の各ピラーの上に形成される。各キ
ャパシタは、下部電極，誘電体，上部電極を有してい
る。上部電極は、ビットラインに接続することができ、
あるいはビットラインの部分を形成することができる。
用いて、垂直チャンネルとして働くピラーを画成する。
次に、これらのピラーを、例えば、ＨＣｌ−Ｃｌ2 −Ｎ
2 プラズマを用いた反応性イオン・エッチングによっ
て、基板内に形成する。チャンネル長は、ピラーの高さ
によって定まる。約２５０ｎｍのチャンネル長は、約３
５０ｎｍの高さのピラーを必要とし、約４５０ｎｍのチ
ャンネルは、約５５０ｎｍの高さのピラーを必要とす
る。プラズマによる損傷を除去する犠牲酸化工程と、Ｌ
ＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓ
ｉｌｉｃｏｎ；シリコンの局部酸化）工程またはＳＴＩ
（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ；浅いトレンチ分離）工程に続いて、Ａｓ注入を用い
て、セルの共通ソースおよび分離ドレインを形成する。
Ａｓのドーズ量は、２×１０15ｃｍ-2とすることができ
る。このプロセスの利点は、ソース注入がピラーに対し
自己整合されることである。次の工程では、構造がアニ
ールされる。これは、Ｎ2 雰囲気中で、１０５０℃，３
０分間行うことができる。犠牲酸化物を除去した後、ゲ
ート酸化物を熱成長させる。このゲート酸化物は、数ｎ
ｍ厚さとすることができる。好ましくは、５〜７ｎｍの
厚さである。その場Ａｓドープ・ポリシリコンを、ＬＰ
ＣＶＤ法を用いて付着する。次に、例えば、Ｃｌ2 −Ｏ
2 シリコン・エッチングを用いて、自己整合エッチング
によって、ポリシリコン・ワードライン（ゲート）を形
成する。ゲート・ポリシリコンの厚さ（Ｆ／２、例えば
１００ｎｍ）は、ワードライン方向の隣接セル間のＦ
（例えば、２００ｎｍ）ギャップを充てんするのに十分
であるが、隣接ワードラインのピラー間のギャップ（Ｆ
＋ｆ、例えば３００ｎｍ）を充てんするには不十分であ
る。ワードラインとして働くポリシリコン・ゲートは、
ピラーの上部の下側約１００ｎｍのところにあるゲート
電極の上部まで、反応性イオン・エッチングされる。上
記のプロセスによって、ポリシリコン・ゲート電極が相
互接続されたこれらのピラーにより、連続するワードラ
インが形成される。例えば、酸化物またはＢＤＳＧ（Ｂ
ｏｒｏｎ−Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）付着層の化学機械平坦化（ＣＭＰ；ｃｈ
ｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉ
ｚａｔｉｏｎ）によって、平坦化を実行できる。キャパ
シタが、ドレイン上の各ピラーの上に形成される。各キ
ャパシタは、下部電極，誘電体，上部電極を有してい
る。上部電極は、ビットラインに接続することができ、
あるいはビットラインの部分を形成することができる。
【００４１】以上説明したキャパシタは、下側のアクセ
ス・トランジスタの上部に積層されるのに適したあらゆ
る種類の他のキャパシタによって置き換えることができ
る。このようなキャパシタの十分なキャパシタンスを保
証するには、トレンチ（図１（Ａ）に示されるトレンチ
のような）内に、あるいはリッジまたはピラー上に形成
されるキャパシタを、通常用いる。キャパシタの電極の
有効面積を増大させることによって、キャパシタと表面
積との比を増大させることができる。本発明との関連
で、プレーナ形キャパシタおよび３次元のスタック形と
トレンチ形のキャパシタを用いることができる。
ス・トランジスタの上部に積層されるのに適したあらゆ
る種類の他のキャパシタによって置き換えることができ
る。このようなキャパシタの十分なキャパシタンスを保
証するには、トレンチ（図１（Ａ）に示されるトレンチ
のような）内に、あるいはリッジまたはピラー上に形成
されるキャパシタを、通常用いる。キャパシタの電極の
有効面積を増大させることによって、キャパシタと表面
積との比を増大させることができる。本発明との関連
で、プレーナ形キャパシタおよび３次元のスタック形と
トレンチ形のキャパシタを用いることができる。
【００４２】縦形ＦＥＴを作製するのに適した方法は、
前記した米国特許出願第０８／７４９，７４８号明細書
に記載されている。この米国出願明細書に記載されてい
る方法は、このようなＦＥＴの重要部分であるポリシリ
コン・ゲート導体のサイズおよび形状を正確に定めるこ
とを可能にする。従来の半導体処理工程を、本発明の構
造を実現するために用いることができる。
前記した米国特許出願第０８／７４９，７４８号明細書
に記載されている。この米国出願明細書に記載されてい
る方法は、このようなＦＥＴの重要部分であるポリシリ
コン・ゲート導体のサイズおよび形状を正確に定めるこ
とを可能にする。従来の半導体処理工程を、本発明の構
造を実現するために用いることができる。
【００４３】他の実施例では、隣接メモリ・セルのドレ
イン（ソースの代わりに）を、相互接続することができ
る。このような実施例では、ＦＥＴのソースは、キャパ
シタの下部電極に接続されている。このような他の実施
例は、ソースおよびドレインが交換されていることが異
なるが、図１（Ａ）に示した実施例と同じである。すな
わち、この他の実施例では、ソース領域は垂直ピラーの
上部にあり、ドレイン領域は、ピラーの下部に設けられ
ている。このような構造は、共通ドレイン・トランジス
タ・キャパシタ・スタックと呼ぶことができる。
イン（ソースの代わりに）を、相互接続することができ
る。このような実施例では、ＦＥＴのソースは、キャパ
シタの下部電極に接続されている。このような他の実施
例は、ソースおよびドレインが交換されていることが異
なるが、図１（Ａ）に示した実施例と同じである。すな
わち、この他の実施例では、ソース領域は垂直ピラーの
上部にあり、ドレイン領域は、ピラーの下部に設けられ
ている。このような構造は、共通ドレイン・トランジス
タ・キャパシタ・スタックと呼ぶことができる。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）少なくとも２個のセルを備える半導体回路におい
て、前記各セルは、ソース，ドレイン，ゲートを有する
縦形電界効果形トランジスタと、第１および第２の電極
を有し、前記トランジスタの上部に設けられ、前記第１
の電極が前記ドレインに接続されたキャパシタとを有
し、前記セルのソースは、相互接続されている、ことを
特徴とする半導体回路。 （２）少なくとも２個のセルを備える半導体回路におい
て、前記各セルは、ソース，ドレイン，ゲートを有する
縦形電界効果形トランジスタと、第１および第２の電極
を有し、前記トランジスタの上部に設けられ、前記第１
の電極が前記ソースに接続されたキャパシタとを有し、
前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 （３）前記ゲートが相互接続されていることを特徴とす
る上記（１）または（２）に記載の半導体回路。 （４）メモリ・デバイスの一部であることを特徴とする
上記（３）に記載の半導体回路。 （５）前記相互接続されたゲートは、ワードラインに接
続され、または、前記メモリ・デバイスのワードライン
を形成することを特徴とする上記（４）に記載の半導体
回路。 （６）前記第２の電極は、前記メモリ・デバイスのビッ
トラインに接続されていることを特徴とする上記（４）
に記載の半導体回路。 （７）前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ソースは、前記チャンネルの一端に
設けられ、前記ドレインは、前記チャンネルの他端に設
けられていることを特徴とする上記（１）に記載の半導
体回路。 （８）前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ドレインは、前記チャンネルの一端
に設けられ、前記ソースは、前記チャンネルの他端に設
けられていることを特徴とする上記（２）に記載の半導
体回路。 （９）前記ゲートは、チャンネルとして働く前記ピラー
の側壁を取り囲み、薄い酸化物層が、前記ゲートと前記
ピラーとの間に設けられ、ゲート酸化物として働くこと
を特徴とする上記（７）または（８）に記載の半導体回
路。 （１０）前記少なくとも２つのセルのトランジスタは、
１つの同じソースを共有することを特徴とする上記
（７）に記載の半導体回路。 （１１）前記少なくとも２つのセルのトランジスタは、
１つの同じドレインを共有することを特徴とする上記
（８）に記載の半導体回路。 （１２）共通の基板上に形成されていることを特徴とす
る上記（１）または（２）に記載の半導体回路。 （１３）上記（１）または（２）に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、前記セルの第１の
グループの第２の電極は、第１のビットラインで相互接
続され、前記セルの第２のグループの第２の電極は、第
２のビットラインで相互接続され、前記第１のグループ
の少なくとも１つのセルと、前記第２のグループの１つ
のセルとは、ワードラインによって相互接続され、前記
ワードラインは、これらのセルのゲートに接続されてい
る、ことを特徴とするメモリ・デバイス。 （１４）前記ビットラインは、前記第２の電極上に直接
に形成されていることを特徴とする上記（１３）に記載
のメモリ・デバイス。 （１５）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）であることを特徴とする上記（１３）に記
載のメモリ・デバイス。 （１６）少なくとも１個のセルを備えるメモリ・デバイ
スにビットを記憶する方法において、前記セルは、ソー
ス，ドレイン，ゲートを有する縦形電界効果形トランジ
スタと、第１および第２の電極を有し、前記トランジス
タの上部に設けられ、前記第１の電極が前記ドレインに
接続されたキャパシタとを有し、前記ソースは電源電圧
に接続され、前記第２の電極はビットラインに接続さ
れ、前記ゲートはワードラインに接続され、前記方法
は、前記ビットラインを０Ｖにドライブするステップ
と、前記ワードラインに電圧を供給して前記セルを選択
して前記キャパシタをチャージし、前記電源電圧にほぼ
等しい電圧を、前記第１の電極と第２の電極との間に生
成するステップと、を含むことを特徴とする方法。 （１７）少なくとも１個のセルを備えるメモリ・デバイ
スに記憶されたビットを除去する方法において、前記セ
ルは、ソース，ドレイン，ゲートを有する縦形電界効果
形トランジスタと、第１および第２の電極を有し、前記
トランジスタの上部に設けられ、前記第１の電極が前記
ドレインに接続されたキャパシタとを有し、前記ソース
は電源電圧に接続され、前記第２の電極はビットライン
に接続され、前記ゲートはワードラインに接続され、前
記ビットは、前記第１の電極と第２の電極との間に、前
記電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、０Ｖから前記電源電圧にほぼ
等しい電圧にドライブするステップと、前記ワードライ
ンに電圧を供給して前記セルを選択して前記キャパシタ
をディスチャージするステップと、を含むことを特徴と
する方法。 （１８）少なくとも１個のセルを備えるメモリ・デバイ
スに記憶されたビットを読取る方法において、前記セル
は、ソース，ドレイン，ゲートを有する縦形電界効果形
トランジスタと、第１および第２の電極を有し、前記ト
ランジスタの上部に設けられ、前記第１の電極が前記ド
レインに接続されたキャパシタとを有し、前記ソースは
電源電圧に接続され、前記第２の電極はビットラインに
接続され、前記ゲートはワードラインに接続され、前記
ビットは、前記第１の電極と第２の電極との間に、前記
電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、前記電源電圧の約半分の電圧
にドライブするステップと、前記ワードラインに電圧を
供給して前記トランジスタをターンオンし、前記第１の
電極と第２の電極との間に記憶された前記電圧が、前記
ビットラインの電圧に変化を生じさせるステップと、前
記変化を検出するステップと、を含むことを特徴とする
方法。
の事項を開示する。 （１）少なくとも２個のセルを備える半導体回路におい
て、前記各セルは、ソース，ドレイン，ゲートを有する
縦形電界効果形トランジスタと、第１および第２の電極
を有し、前記トランジスタの上部に設けられ、前記第１
の電極が前記ドレインに接続されたキャパシタとを有
し、前記セルのソースは、相互接続されている、ことを
特徴とする半導体回路。 （２）少なくとも２個のセルを備える半導体回路におい
て、前記各セルは、ソース，ドレイン，ゲートを有する
縦形電界効果形トランジスタと、第１および第２の電極
を有し、前記トランジスタの上部に設けられ、前記第１
の電極が前記ソースに接続されたキャパシタとを有し、
前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 （３）前記ゲートが相互接続されていることを特徴とす
る上記（１）または（２）に記載の半導体回路。 （４）メモリ・デバイスの一部であることを特徴とする
上記（３）に記載の半導体回路。 （５）前記相互接続されたゲートは、ワードラインに接
続され、または、前記メモリ・デバイスのワードライン
を形成することを特徴とする上記（４）に記載の半導体
回路。 （６）前記第２の電極は、前記メモリ・デバイスのビッ
トラインに接続されていることを特徴とする上記（４）
に記載の半導体回路。 （７）前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ソースは、前記チャンネルの一端に
設けられ、前記ドレインは、前記チャンネルの他端に設
けられていることを特徴とする上記（１）に記載の半導
体回路。 （８）前記トランジスタは、チャンネルとして働く垂直
ピラーを有し、前記ドレインは、前記チャンネルの一端
に設けられ、前記ソースは、前記チャンネルの他端に設
けられていることを特徴とする上記（２）に記載の半導
体回路。 （９）前記ゲートは、チャンネルとして働く前記ピラー
の側壁を取り囲み、薄い酸化物層が、前記ゲートと前記
ピラーとの間に設けられ、ゲート酸化物として働くこと
を特徴とする上記（７）または（８）に記載の半導体回
路。 （１０）前記少なくとも２つのセルのトランジスタは、
１つの同じソースを共有することを特徴とする上記
（７）に記載の半導体回路。 （１１）前記少なくとも２つのセルのトランジスタは、
１つの同じドレインを共有することを特徴とする上記
（８）に記載の半導体回路。 （１２）共通の基板上に形成されていることを特徴とす
る上記（１）または（２）に記載の半導体回路。 （１３）上記（１）または（２）に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、前記セルの第１の
グループの第２の電極は、第１のビットラインで相互接
続され、前記セルの第２のグループの第２の電極は、第
２のビットラインで相互接続され、前記第１のグループ
の少なくとも１つのセルと、前記第２のグループの１つ
のセルとは、ワードラインによって相互接続され、前記
ワードラインは、これらのセルのゲートに接続されてい
る、ことを特徴とするメモリ・デバイス。 （１４）前記ビットラインは、前記第２の電極上に直接
に形成されていることを特徴とする上記（１３）に記載
のメモリ・デバイス。 （１５）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）であることを特徴とする上記（１３）に記
載のメモリ・デバイス。 （１６）少なくとも１個のセルを備えるメモリ・デバイ
スにビットを記憶する方法において、前記セルは、ソー
ス，ドレイン，ゲートを有する縦形電界効果形トランジ
スタと、第１および第２の電極を有し、前記トランジス
タの上部に設けられ、前記第１の電極が前記ドレインに
接続されたキャパシタとを有し、前記ソースは電源電圧
に接続され、前記第２の電極はビットラインに接続さ
れ、前記ゲートはワードラインに接続され、前記方法
は、前記ビットラインを０Ｖにドライブするステップ
と、前記ワードラインに電圧を供給して前記セルを選択
して前記キャパシタをチャージし、前記電源電圧にほぼ
等しい電圧を、前記第１の電極と第２の電極との間に生
成するステップと、を含むことを特徴とする方法。 （１７）少なくとも１個のセルを備えるメモリ・デバイ
スに記憶されたビットを除去する方法において、前記セ
ルは、ソース，ドレイン，ゲートを有する縦形電界効果
形トランジスタと、第１および第２の電極を有し、前記
トランジスタの上部に設けられ、前記第１の電極が前記
ドレインに接続されたキャパシタとを有し、前記ソース
は電源電圧に接続され、前記第２の電極はビットライン
に接続され、前記ゲートはワードラインに接続され、前
記ビットは、前記第１の電極と第２の電極との間に、前
記電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、０Ｖから前記電源電圧にほぼ
等しい電圧にドライブするステップと、前記ワードライ
ンに電圧を供給して前記セルを選択して前記キャパシタ
をディスチャージするステップと、を含むことを特徴と
する方法。 （１８）少なくとも１個のセルを備えるメモリ・デバイ
スに記憶されたビットを読取る方法において、前記セル
は、ソース，ドレイン，ゲートを有する縦形電界効果形
トランジスタと、第１および第２の電極を有し、前記ト
ランジスタの上部に設けられ、前記第１の電極が前記ド
レインに接続されたキャパシタとを有し、前記ソースは
電源電圧に接続され、前記第２の電極はビットラインに
接続され、前記ゲートはワードラインに接続され、前記
ビットは、前記第１の電極と第２の電極との間に、前記
電源電圧にほぼ等しい電圧の形で記憶され、前記方法
は、前記ビットラインを、前記電源電圧の約半分の電圧
にドライブするステップと、前記ワードラインに電圧を
供給して前記トランジスタをターンオンし、前記第１の
電極と第２の電極との間に記憶された前記電圧が、前記
ビットラインの電圧に変化を生じさせるステップと、前
記変化を検出するステップと、を含むことを特徴とする
方法。
【図１】（Ａ）は本発明の第１実施例の断面図、（Ｂ）
は（Ａ）に示した新規構造の断面図である。
は（Ａ）に示した新規構造の断面図である。
【図２】本発明による２個のメモリ・セルの回路図であ
り、左側のメモリ・セルが選択されて、各キャパシタに
“１”を書込む状態を示す。
り、左側のメモリ・セルが選択されて、各キャパシタに
“１”を書込む状態を示す。
【図３】本発明による２個のメモリ・セルの回路図であ
り、右側のメモリ・セルが選択されて、各キャパシタに
“０”を書込む状態を示す。
り、右側のメモリ・セルが選択されて、各キャパシタに
“０”を書込む状態を示す。
【図４】本発明による２個のメモリ・セルの回路図であ
り、ワードラインを選択することによって、記憶情報を
セルから読取る状態を示す。（Ａ）は、ワードラインの
選択の前に、ビットラインは０ＶからＶDD／２にプリチ
ャージされる場合を、（Ｂ）はワードラインの選択の前
に、ビットラインはＶDDからＶDD／２にプリチャージさ
れる場合を示している。
り、ワードラインを選択することによって、記憶情報を
セルから読取る状態を示す。（Ａ）は、ワードラインの
選択の前に、ビットラインは０ＶからＶDD／２にプリチ
ャージされる場合を、（Ｂ）はワードラインの選択の前
に、ビットラインはＶDDからＶDD／２にプリチャージさ
れる場合を示している。
【図５】本発明によるワードライン方向のメモリ・セル
・アレイの断面図である。
・アレイの断面図である。
【図６】（Ａ）は、本発明によるワードライン方向の他
のメモリ・セル・アレイの断面図であり、隣接ＦＥＴの
ゲート電極が接続されて共通ワードラインを形成する状
態を示し、（Ｂ）は、ビットライン方向における（Ａ）
のメモリ・セル・アレイの断面図であり、隣接ＦＥＴの
ゲート電極が接続されていない状態を示している。
のメモリ・セル・アレイの断面図であり、隣接ＦＥＴの
ゲート電極が接続されて共通ワードラインを形成する状
態を示し、（Ｂ）は、ビットライン方向における（Ａ）
のメモリ・セル・アレイの断面図であり、隣接ＦＥＴの
ゲート電極が接続されていない状態を示している。
１０ 縦形ＦＥＴ １１ ゲート・チャンネル １２ 基板 １３ ソース １４ ゲート層 １５ ドレイン １７ ゲート酸化物 ２０ メモリ・セル ２１ 上部電極 ２２ 誘電体層 ２３ 下部電極 ２４ キャパシタ ３０，４０ トランジスタ ３４，４４ キャパシタ ３５ ビットライン ５０，８０ メモリ・アレイ ５３ 共通ソース ５５ 導電材料 ５７ 上部電極 ６２，８３ 基板 ６３，９１ 絶縁材料 ６４〜６６，８７〜８９，９２，９３ メモリ・セル ９０ ポリシリコン・ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーヴィンド・クマール アメリカ合衆国 10016 ニューヨーク州 ニューヨーク ナンバー12エイ イース ト フォーティ ストリート 235 (72)発明者 マシュー・アール・ワードマン アメリカ合衆国 10541 ニューヨーク州 マホパック サイカモア ロード 32
Claims (18)
- 【請求項１】少なくとも２個のセルを備える半導体回路
において、 前記各セルは、 ソース，ドレイン，ゲートを有する縦形電界効果形トラ
ンジスタと、 第１および第２の電極を有し、前記トランジスタの上部
に設けられ、前記第１の電極が前記ドレインに接続され
たキャパシタとを有し、 前記セルのソースは、相互接続されている、ことを特徴
とする半導体回路。 - 【請求項２】少なくとも２個のセルを備える半導体回路
において、 前記各セルは、 ソース，ドレイン，ゲートを有する縦形電界効果形トラ
ンジスタと、 第１および第２の電極を有し、前記トランジスタの上部
に設けられ、前記第１の電極が前記ソースに接続された
キャパシタとを有し、 前記セルのドレインは、相互接続されている、ことを特
徴とする半導体回路。 - 【請求項３】前記ゲートが相互接続されていることを特
徴とする請求項１または２記載の半導体回路。 - 【請求項４】メモリ・デバイスの一部であることを特徴
とする請求項３記載の半導体回路。 - 【請求項５】前記相互接続されたゲートは、ワードライ
ンに接続され、または、前記メモリ・デバイスのワード
ラインを形成することを特徴とする請求項４記載の半導
体回路。 - 【請求項６】前記第２の電極は、前記メモリ・デバイス
のビットラインに接続されていることを特徴とする請求
項４記載の半導体回路。 - 【請求項７】前記トランジスタは、チャンネルとして働
く垂直ピラーを有し、前記ソースは、前記チャンネルの
一端に設けられ、前記ドレインは、前記チャンネルの他
端に設けられていることを特徴とする請求項１記載の半
導体回路。 - 【請求項８】前記トランジスタは、チャンネルとして働
く垂直ピラーを有し、前記ドレインは、前記チャンネル
の一端に設けられ、前記ソースは、前記チャンネルの他
端に設けられていることを特徴とする請求項２記載の半
導体回路。 - 【請求項９】前記ゲートは、チャンネルとして働く前記
ピラーの側壁を取り囲み、薄い酸化物層が、前記ゲート
と前記ピラーとの間に設けられ、ゲート酸化物として働
くことを特徴とする請求項７または８記載の半導体回
路。 - 【請求項１０】前記少なくとも２つのセルのトランジス
タは、１つの同じソースを共有することを特徴とする請
求項７記載の半導体回路。 - 【請求項１１】前記少なくとも２つのセルのトランジス
タは、１つの同じドレインを共有することを特徴とする
請求項８記載の半導体回路。 - 【請求項１２】共通の基板上に形成されていることを特
徴とする請求項１または２記載の半導体回路。 - 【請求項１３】請求項１または２に記載のセルのアレイ
を備えるメモリ・デバイスにおいて、 前記セルの第１のグループの第２の電極は、第１のビッ
トラインで相互接続され、 前記セルの第２のグループの第２の電極は、第２のビッ
トラインで相互接続され、 前記第１のグループの少なくとも１つのセルと、前記第
２のグループの１つのセルとは、ワードラインによって
相互接続され、前記ワードラインは、これらのセルのゲ
ートに接続されている、ことを特徴とするメモリ・デバ
イス。 - 【請求項１４】前記ビットラインは、前記第２の電極上
に直接に形成されていることを特徴とする請求項１３記
載のメモリ・デバイス。 - 【請求項１５】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）であることを特徴とする請求項１３記
載のメモリ・デバイス。 - 【請求項１６】少なくとも１個のセルを備えるメモリ・
デバイスにビットを記憶する方法において、前記セル
は、 ソース，ドレイン，ゲートを有する縦形電界効果形トラ
ンジスタと、 第１および第２の電極を有し、前記トランジスタの上部
に設けられ、前記第１の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第２の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、 前記方法は、 前記ビットラインを０Ｖにドライブするステップと、 前記ワードラインに電圧を供給して前記セルを選択して
前記キャパシタをチャージし、前記電源電圧にほぼ等し
い電圧を、前記第１の電極と第２の電極との間に生成す
るステップと、を含むことを特徴とする方法。 - 【請求項１７】少なくとも１個のセルを備えるメモリ・
デバイスに記憶されたビットを除去する方法において、
前記セルは、 ソース，ドレイン，ゲートを有する縦形電界効果形トラ
ンジスタと、 第１および第２の電極を有し、前記トランジスタの上部
に設けられ、前記第１の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第２の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、前記ビットは、前記第１の電極と第２の電極と
の間に、前記電源電圧にほぼ等しい電圧の形で記憶さ
れ、 前記方法は、 前記ビットラインを、０Ｖから前記電源電圧にほぼ等し
い電圧にドライブするステップと、 前記ワードラインに電圧を供給して前記セルを選択して
前記キャパシタをディスチャージするステップと、を含
むことを特徴とする方法。 - 【請求項１８】少なくとも１個のセルを備えるメモリ・
デバイスに記憶されたビットを読取る方法において、前
記セルは、 ソース，ドレイン，ゲートを有する縦形電界効果形トラ
ンジスタと、 第１および第２の電極を有し、前記トランジスタの上部
に設けられ、前記第１の電極が前記ドレインに接続され
たキャパシタとを有し、 前記ソースは電源電圧に接続され、前記第２の電極はビ
ットラインに接続され、前記ゲートはワードラインに接
続され、前記ビットは、前記第１の電極と第２の電極と
の間に、前記電源電圧にほぼ等しい電圧の形で記憶さ
れ、 前記方法は、 前記ビットラインを、前記電源電圧の約半分の電圧にド
ライブするステップと、 前記ワードラインに電圧を供給して前記トランジスタを
ターンオンし、前記第１の電極と第２の電極との間に記
憶された前記電圧が、前記ビットラインの電圧に変化を
生じさせるステップと、 前記変化を検出するステップと、を含むことを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/858486 | 1997-05-16 | ||
| US08/858,486 US6337497B1 (en) | 1997-05-16 | 1997-05-16 | Common source transistor capacitor stack |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326879A true JPH10326879A (ja) | 1998-12-08 |
Family
ID=25328426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10131708A Pending JPH10326879A (ja) | 1997-05-16 | 1998-05-14 | 半導体回路およびメモリ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6337497B1 (ja) |
| JP (1) | JPH10326879A (ja) |
| KR (1) | KR100297456B1 (ja) |
| TW (1) | TW390035B (ja) |
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