CN111146237B - 一种阻变存储器单元结构及制备方法 - Google Patents

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Abstract

本发明公开了一种阻变存储器单元结构，由相并联的一第一晶体管和一第二晶体管，以及与所述第一晶体管和所述第二晶体管共同连接的一阻变单元组成；其中，所述第一晶体管设有第一栅极、第一源极和第一漏极，所述第一栅极用于施加第一控制信号，所述第一源极用于施加第一源信号；所述第二晶体管设有第二栅极、第二源极和第二漏极，所述第二栅极用于施加第二控制信号，所述第二源极用于施加第二源信号；所述第一漏极与所述第二漏极连接，并共同连接所述阻变单元的一端，所述阻变单元的另一端用于施加位信号。本发明利用传统的1T1R单元面积制备2T1R单元结构，可同时兼顾阻变单元的各种不同操作电压需求，从而实现单元性能的显著提升。

Description

一种阻变存储器单元结构及制备方法
技术领域
本发明涉及存储器技术领域，特别是涉及一种新型的阻变存储器单元结构及制备方法。
背景技术
阻变存储器(RRAM)是一种新型的非易失性存储器，其同时具有高速、低功耗、非易失性、高集成度以及与CMOS工艺兼容等优势，近年来已成为新型存储器领域的研究热点之一，甚至已经出现商业产品。
阻变存储器的单元结构是RRAM技术的核心，基于RRAM单元才能构建RRAM阵列并实现RRAM芯片。
目前，主流的RRAM单元结构通常是1T1R结构，其典型示意图如图1-图2所示，即由一个晶体管(T)和一个阻变单元(R)串联形成一个RRAM单元。其中，晶体管通常是平面MOS晶体管，可由CMOS前道工艺制备；然后，可通过后道金属互连集成阻变单元的叠层结构(RRAMstack)，从而形成1T1R单元。
传统1T1R单元的基本工作原理如下：晶体管的栅极(Gate)施加控制信号Vg，用于控制阻变单元的选通，晶体管的漏极(Drain)连接阻变单元，阻变单元的引出端施加位信号Vbit，晶体管的源极(Source)施加源信号Vs，通过Vg、Vbit和Vs的不同时序组合实现阻变单元的各种操作，包括阻变单元初始化(Forming)、数据存储/复位(Set/Reset)以及数据读写(Read)等。
不难看出，传统1T1R单元结构中的晶体管必须要满足各种操作之间的不同电压需求，而目前受限于现有阻变材料和制备工艺的不足，阻变单元各种操作之间的电压跨度较大。如图3所示的示例性结果，初始化电压高达4V以上，而复位电压却只有1.3V左右，如此大范围的电压跨度使得现有1T1R单元结构在选择晶体管时为了兼顾器件可靠性而不得不牺牲单元性能，另一方面增加控制晶体管则势必导致单元面积的显著增加，更不利于实现RRAM存储器的高密度集成。
因此，RRAM单元结构的优化目前已成为提升RRAM单元性能的重要探索方向，也是能否推动RRAM技术实现产业化应用亟需突破的关键技术之一。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新型的阻变存储器单元结构及制备方法，利用传统的1T1R单元面积制备2T1R单元结构，可同时兼顾阻变单元的各种不同操作电压需求，从而实现单元性能的显著提升。
为实现上述目的，本发明的技术方案如下：
本发明提供一种阻变存储器单元结构，由相并联的一第一晶体管和一第二晶体管，以及与所述第一晶体管和所述第二晶体管共同连接的一阻变单元组成；其中，
所述第一晶体管设有第一栅极、第一源极和第一漏极，所述第一栅极用于施加第一控制信号，所述第一源极用于施加第一源信号；
所述第二晶体管设有第二栅极、第二源极和第二漏极，所述第二栅极用于施加第二控制信号，所述第二源极用于施加第二源信号；
所述第一漏极与所述第二漏极连接，并共同连接所述阻变单元的一端，所述阻变单元的另一端用于施加位信号。
进一步地，所述阻变存储器单元结构设于一半导体衬底上，所述半导体衬底表面上具有一凸台结构，所述凸台结构的顶面上设有所述第一漏极和所述第二漏极，所述凸台结构的两侧壁上分设有所述第一栅极和所述第二栅极，所述凸台结构两侧的所述半导体衬底上分设有所述第一源极和所述第二源极，所述第一栅极和所述第二栅极与所述半导体衬底之间分设有第一栅介质层和第二栅介质层；所述第一晶体管设有第一沟道，所述第二晶体管设有第二沟道，所述第一沟道和所述第二沟道共同设于所述凸台结构中，并分别形成垂直沟道结构；所述半导体衬底表面上设有介质层，所述介质层中设有所述阻变单元。
进一步地，所述第一晶体管和所述第二晶体管二者整体所占的版图面积与一个平面MOS晶体管的版图面积相当；其中，所述第一源极和所述第二源极所占的版图面积与所述平面MOS晶体管的源极和漏极版图面积相当，所述第一漏极和所述第二漏极所占的版图面积与所述平面MOS晶体管的栅极版图面积相当，所述第一栅极和所述第二栅极与所述平面MOS晶体管两侧的栅极侧墙位置相对应。
进一步地，所述阻变单元为阻变叠层结构，所述阻变叠层结构依次包括上电极、阻变层和下电极，所述第一漏极和所述第二漏极通过设于所述介质层中的接触孔连接所述阻变单元的下电极，所述阻变单元的上电极用于施加位信号。
进一步地，所述第一栅介质层和第二栅介质层具有不同的厚度，所述第一晶体管和所述第二晶体管具有不同的杂质注入种类和剂量。
进一步地，利用所述第一晶体管实现所述阻变存储器单元的初始化操作，利用所述第二晶体管实现所述阻变存储器单元的数据存储、复位以及数据读写操作；或者，利用所述第一晶体管实现所述阻变存储器单元的初始化和数据存储操作，利用所述第二晶体管实现所述阻变存储器单元的复位和数据读写操作；或者，利用所述第一晶体管实现所述阻变存储器单元的初始化和复位操作，利用所述第二晶体管实现所述阻变存储器单元的数据存储和数据读写操作。
本发明还提供一种阻变存储器单元结构的制备方法，包含以下步骤：
S1：提供一平面硅衬底，在所述硅衬底上定义第一晶体管和第二晶体管的器件区域，并在所述器件区域内的所述硅衬底上形成凸台结构；
S2：在所述凸台结构的顶面上形成所述第一晶体管的第一漏极和所述第二晶体管的第二漏极，并使所述第一漏极与所述第二漏极相连，以及在所述凸台结构两侧的所述半导体衬底上分别形成所述第一晶体管的第一源极和所述第二晶体管的第二源极；
S3：在所述凸台结构两侧面上及所述凸台结构两侧的所述半导体衬底表面上分别形成所述第一晶体管的第一栅介质层和所述第二晶体管的第二栅介质层；
S4：在所述凸台结构两侧的所述第一栅介质层和所述第二栅介质层上分别形成侧墙式的所述第一晶体管的第一栅极和所述第二晶体管的第二栅极；
S5：在所述硅衬底上形成介质层，在所述介质层中形成后道金属互连层，以及在所述第一漏极和所述第二漏极上方形成阻变单元的阻变叠层结构，形成阻变存储器单元结构。
进一步地，采用标准CMOS离子注入工艺，分别对所述第一漏极和所述第二漏极、所述第一源极和所述第二源极以及所述第一栅极和所述第二栅极进行不同掺杂类型、不同剂量的离子注入工艺。
进一步地，形成所述第一栅介质层和所述第二栅介质层的具体步骤包括：
S31：在所述凸台结构的顶面及两侧面上，以及所述凸台结构两侧的所述半导体衬底表面上形成厚栅介质层；
S32：去除所述第二晶体管区域的所述厚栅介质层；
S33：在所述凸台结构的顶面及两侧面上，以及所述凸台结构两侧的所述半导体衬底表面上形成薄栅介质层。
进一步地，步骤S4中，采用包括栅极材料沉积和侧墙刻蚀工艺在内的标准CMOS自对准侧墙工艺，形成所述第一栅极和所述第二栅极。
本发明所提出的2T1R阻变存储器单元结构，由两个并联的晶体管(第一晶体管和第二晶体管)和一个阻变单元构成，两个晶体管可具有不同的电学特性，以便根据不同的操作电压需求选通不同的晶体管，从而有效克服了传统1T1R单元各操作方式间电压跨度大的缺陷，实现了阻变存储器单元性能的显著提升。同时，本发明2T1R单元结构的制备方法，完全基于标准CMOS工艺和主流RRAM工艺技术，两个晶体管通过具有侧墙栅极的两个垂直沟道晶体管进行实现，单元面积等同于传统的1T1R单元。因此，本发明的突出优势体现在不增加单元面积的基础上，实现了阻变单元性能的优化和提升，且工艺实现方式兼容现有标准工艺，非常适用于未来大规模阻变存储器阵列和芯片实现，是一种非常具有应用前景的新型阻变存储器技术。
附图说明
图1是现有的一种1T1R形式的阻变存储器单元的器件结构示意图。
图2是图1中阻变存储器单元的等效电路结构示意图。
图3是现有的一种1T1R形式的阻变存储器单元的不同操作电压示例示意图。
图4是本发明一较佳实施例的一种阻变存储器单元的器件结构示意图。
图5是图4中阻变存储器单元的等效电路结构示意图。
图6是本发明一较佳实施例的一种阻变存储器单元的操作方式示意图。
图7是本发明一较佳实施例的一种阻变存储器单元的制备方法流程图。
图8-图12是根据图7的方法制备一种阻变存储器单元时的工艺截面示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图4-图5，图4是本发明一较佳实施例的一种阻变存储器单元的器件结构示意图，图5是图4中阻变存储器单元的等效电路结构示意图。如图4-图5所示，本发明的一种阻变存储器单元结构，由相并联的一个第一晶体管T1和一个第二晶体管T2，以及与第一晶体管T1和第二晶体管T2共同连接的一个阻变单元(R)16组成。
请参考图4-图5。第一晶体管T1设有第一栅极(Gate1)13、第一源极(Source1)11和第一漏极(Drain)14。其中，第一栅极13用于施加第一控制信号Vg1，第一源极11用于施加第一源信号Vs1。
第二晶体管T2设有第二栅极(Gate2)18、第二源极(Source2)20和第二漏极(Drain)17。其中，第二栅极18用于施加第二控制信号Vg2，第二源极20用于施加第二源信号Vs2。
第一漏极14与第二漏极17相连接，并共同连接阻变单元16的一端，阻变单元16的另一端用于施加位信号Vbit。第一晶体管T1和第二晶体管T2之间通过第一漏极14与第二漏极17的连接形成并联结构。
请参考图4。阻变存储器单元结构可设于一半导体衬底、例如硅衬底10上。硅衬底10表面上具有一凸台结构22，凸台结构22为硅衬底10表面上的延伸结构。第一漏极14和第二漏极17并列设于凸台结构22的顶面上。凸台结构22的两侧壁上分设有第一栅极13和第二栅极18，第一栅极13和第二栅极18与硅衬底10(包括凸台结构22)之间分设有第一栅介质层12和第二栅介质层19。凸台结构22两侧的硅衬底10上分设有第一源极11和第二源极20。
第一晶体管T1设有第一沟道23，第二晶体管T2设有第二沟道21；第一沟道23和第二沟道21共同设于凸台结构22中，并分别形成垂直沟道结构，从而第一晶体管T1和第二晶体管T2成为一种垂直沟道晶体管。此垂直沟道晶体管的栅极(第一栅极13和第二栅极18)为侧墙结构，源漏电极之间(第一源极11和第一漏极14之间，第二源极20和第二漏极17之间)为上下非对称结构，漏极在上，源极在下，通过侧墙栅极控制形成垂直导电沟道(第一沟道23和第二沟道21)，两个晶体管T1、T2的漏极14、17共用，且共用漏极通过后道互连工艺连接阻变单元16。
请参考图4。硅衬底10表面上可设有介质层(图略)；介质层中设有阻变单元16。阻变单元16可采用阻变叠层结构(RRAM stack)；阻变叠层结构依次包括上电极、阻变层和下电极。第一漏极14和第二漏极17共同通过设于介质层中的接触孔15连接阻变单元16的下电极，阻变单元16的上电极用于施加位信号Vbit。
请参考图4。第一晶体管T1和第二晶体管T2二者整体所占的版图面积与一个常规平面MOS晶体管的版图面积相当。其中，第一源极11和第二源极20所占的版图面积与平面MOS晶体管的源极和漏极版图面积相当，第一漏极14和第二漏极17所占的版图面积与平面MOS晶体管的栅极版图面积相当，第一栅极13和第二栅极18与平面MOS晶体管两侧的栅极侧墙位置相对应，可通过自对准侧墙工艺形成，不会增加版图面积。即两个垂直沟道晶体管T1、T2的版图面积实际上等同于例如图1的一个传统平面晶体管T的版图面积，由此可以看出本发明所提出的2T1R单元结构的一个突出优势——单元面积相比传统1T1R结构没有增加。
同时，本发明所提出的2T1R单元结构还具有另一个显著特征，即两个晶体管T1、T2具有不同的电压导通特性。具体说来，若第一晶体管T1为高电压导通晶体管，则第二晶体管T2可为低电压导通晶体管；反之，若第一晶体管T1为低电压导通晶体管，则第二晶体管T2可为高电压导通晶体管。这种不同的电压导通特性，可通过不同的栅介质厚度以及不同的杂质注入种类和剂量等工艺方式实现。例如，第一栅介质层12和第二栅介质层19可具有不同的厚度；并且，第一晶体管T1的第一漏极14、第一源极11和第一栅极13与对应的第二晶体管T2的第二漏极17、第二源极20和第二栅极18之间具有不同的杂质注入种类和剂量。
上述两个晶体管的不同电学特性，给2T1R单元结构的操作方式提供了极大便利，两个晶体管T1、T2可分别控制单元结构的不同操作方式，即在某一个特定操作时T1、T2不同时导通。
请参考图6。作为一种操作方式的实施例，可利用第一晶体管T1的选通，实现阻变存储器单元的初始化(Forming)操作，而利用第二晶体管T2的选通，实现阻变存储器单元的数据存储(Set)、复位(Reset)以及数据读写(Read)操作。这种不同选通管的组合，有效解决了现有阻变单元初始化电压较高的问题。
而针对不同操作方式之间的不同操作电压需求，本发明的2T1R单元结构可提供各种不同的操作组合。例如，可利用第一晶体管T1的选通，实现阻变存储器单元的初始化操作，而利用第二晶体管T2的选通，实现阻变存储器单元的数据存储、复位以及数据读写操作；或者，可利用第一晶体管T1实现阻变存储器单元的初始化和数据存储操作，利用第二晶体管T2实现阻变存储器单元的复位和数据读写操作；或者，可利用第一晶体管T1实现阻变存储器单元的初始化和复位操作，利用第二晶体管T2实现阻变存储器单元的数据存储和数据读写操作等等。此即体现了本发明所提出的2T1R单元结构的另一个突出优势——操作方式灵活，单元性能显著提升。
下面通过具体实施方式并结合附图，对本发明的一种阻变存储器单元结构的制备方法进行详细说明。
请参考图7，图7是本发明一较佳实施例的一种阻变存储器单元的制备方法流程图；同时，请参考图8-图12，图8-图12是根据图7的方法制备一种阻变存储器单元时的工艺截面示意图。如图7所示，本发明的一种阻变存储器单元结构的制备方法，可用于制作上述例如图4的阻变存储器单元结构，并可包括以下步骤：
步骤S01：定义第一晶体管和第二晶体管区域。
如图8所示，首先，提供一平面硅衬底10，可采用标准CMOS工艺的光刻和刻蚀工艺，在硅衬底10上定义第一晶体管T1和第二晶体管T2的器件区域，并在该器件区域内的硅衬底10上形成凸台结构22。
步骤S02：形成第一晶体管和第二晶体管的源漏电极。
如图9所示，然后，可采用标准CMOS工艺的离子注入工艺，在凸台结构22的顶面上形成第一晶体管T1和第二晶体管T2的共用漏极(即相连的第一漏极14和第二漏极17)；以及在凸台结构22两侧的硅衬底10上分别形成第一晶体管T1的第一源极11和第二晶体管T2的第二源极20。
具体实施时，可根据第一晶体管T1和第二晶体管T2不同的特性需求，结合光刻工艺，分别对第一晶体管T1和第二晶体管T2进行不同掺杂类型、不同剂量的离子注入工艺，即分别对第一漏极14和第二漏极17、第一源极11和第二源极20进行不同掺杂类型、不同剂量的离子注入工艺。
步骤S03：制备第一晶体管和第二晶体管的栅介质层。
如图10所示，先在硅衬底10表面上全片淀积厚栅介质层，即在凸台结构22的顶面及两侧面上，以及凸台结构22两侧的硅衬底10表面上淀积厚栅介质层。然后，利用光刻和刻蚀工艺，去除需要制备薄栅介质层的第二晶体管T2区域的厚栅介质层。最后，在硅衬底10表面上再全片淀积薄栅介质层，即在凸台结构22的顶面及两侧面上，以及凸台结构22两侧的硅衬底10表面上淀积薄栅介质层。从而在凸台结构22的两侧侧面上及凸台结构22两侧的硅衬底10表面上分别形成第一晶体管T1的第一栅介质层12(厚栅介质层)和第二晶体管T2的第二栅介质层19(薄栅介质层)。
在具体实施时，根据器件特性需求，可采用热氧化工艺或原子层沉积(ALD)工艺形成栅介质层。
步骤S04：形成第一晶体管和第二晶体管的侧墙栅极。
如图11所示，接着，采用标准CMOS自对准侧墙工艺，形成第一栅极13和第二栅极18，包括栅极材料沉积和侧墙刻蚀工艺等标准工艺步骤。从而在凸台结构22两侧的第一栅介质层12和第二栅介质层19上分别形成侧墙式的第一晶体管T1的第一栅极13和第二晶体管T2的第二栅极18。
可采用标准CMOS离子注入工艺，分别对第一栅极13和第二栅极18进行不同掺杂类型、不同剂量的离子注入工艺。
步骤S05：制备后道金属互连层和阻变叠层结构，形成2T1R单元结构。
如图12所示，最后，在硅衬底10上形成介质层，可采用目前主流的RRAM工艺技术，在第一漏极14和第二漏极17上方的介质层中制备阻变叠层结构，采用标准CMOS工艺的后道互连工艺形成后道金属互连层，并通过接触孔15实现阻变叠层与第一晶体管T1和第二晶体管T2的连接，从而最终形成2T1R形式的阻变存储器单元结构。
上述阻变单元16采用标准的“上电极—阻变层—下电极”三明治阻变叠层结构，上下电极材料均可选择CMOS工艺兼容的导电材料，如Ta、Ti、Cu、W、Pt、TaN或TiN等，阻变层材料也可选择CMOS工艺兼容的介质材料，如TaOx、HfOx或TiOx等(X按常规确定)。
可以看出，上述制备方法与标准CMOS工艺和主流的RRAM工艺技术完全兼容，充分体现了本发明的可实现性。
综上所述，本发明提出了一种2T1R阻变存储器单元结构，包括两个并联的晶体管和一个阻变单元，两个晶体管具有不同的电学特性，可以根据不同的操作电压需求选通不同的晶体管，可有效兼顾阻变单元各操作方式之间的不同电压需求，具有非常灵活的操作方式，实现了阻变存储器单元性能的显著提升。同时，2T1R单元结构的制备方法完全基于标准CMOS工艺和主流RRAM工艺技术，两个晶体管通过具有侧墙栅极的两个垂直沟道晶体管进行实现，其单元面积等同于传统的1T1R单元。因此，本发明的突出优势体现在不增加单元面积的基础上实现了阻变单元性能的优化和提升，且工艺实现方式兼容现有标准工艺，非常适用于未来大规模阻变存储器阵列和芯片实现，是一种非常具有应用前景的新型阻变存储器技术。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种阻变存储器单元结构，其特征在于，由相并联的一第一晶体管和一第二晶体管，以及与所述第一晶体管和所述第二晶体管共同连接的一阻变单元组成；其中，
所述第一晶体管设有第一栅极、第一源极和第一漏极，所述第一栅极用于施加第一控制信号，所述第一源极用于施加第一源信号；
所述第二晶体管设有第二栅极、第二源极和第二漏极，所述第二栅极用于施加第二控制信号，所述第二源极用于施加第二源信号；
所述第一漏极与所述第二漏极连接，并共同连接所述阻变单元的一端，所述阻变单元的另一端用于施加位信号；其中，
所述阻变存储器单元结构设于一半导体衬底上，所述第一晶体管及所述第二晶体管具有不同的电压导通特性，所述半导体衬底表面上具有一凸台结构，所述凸台结构的顶面上设有所述第一漏极和所述第二漏极，所述凸台结构的两侧分设有不相连的所述第一栅极和所述第二栅极，所述凸台结构两侧的所述半导体衬底上分设有所述第一源极和所述第二源极。
2.根据权利要求1所述的阻变存储器单元结构，其特征在于，所述第一栅极和所述第二栅极与所述半导体衬底之间分设有第一栅介质层和第二栅介质层；所述第一晶体管设有第一沟道，所述第二晶体管设有第二沟道，所述第一沟道和所述第二沟道共同设于所述凸台结构中，并分别形成垂直沟道结构；所述半导体衬底表面上设有介质层，所述介质层中设有所述阻变单元。
3.根据权利要求1或2所述的阻变存储器单元结构，其特征在于，所述第一晶体管和所述第二晶体管二者整体所占的版图面积与一个平面MOS晶体管的版图面积相当；其中，所述第一源极和所述第二源极所占的版图面积与所述平面MOS晶体管的源极和漏极版图面积相当，所述第一漏极和所述第二漏极所占的版图面积与所述平面MOS晶体管的栅极版图面积相当，所述第一栅极和所述第二栅极与所述平面MOS晶体管两侧的栅极侧墙位置相对应。
4.根据权利要求2所述的阻变存储器单元结构，其特征在于，所述阻变单元为阻变叠层结构，所述阻变叠层结构依次包括上电极、阻变层和下电极，所述第一漏极和所述第二漏极通过设于所述介质层中的接触孔连接所述阻变单元的下电极，所述阻变单元的上电极用于施加位信号。
5.根据权利要求2所述的阻变存储器单元结构，其特征在于，所述第一栅介质层和第二栅介质层具有不同的厚度，所述第一晶体管和所述第二晶体管具有不同的杂质注入种类和剂量。
6.根据权利要求5所述的阻变存储器单元结构，其特征在于，利用所述第一晶体管实现所述阻变存储器单元的初始化操作，利用所述第二晶体管实现所述阻变存储器单元的数据存储、复位以及数据读写操作；或者，利用所述第一晶体管实现所述阻变存储器单元的初始化和数据存储操作，利用所述第二晶体管实现所述阻变存储器单元的复位和数据读写操作；或者，利用所述第一晶体管实现所述阻变存储器单元的初始化和复位操作，利用所述第二晶体管实现所述阻变存储器单元的数据存储和数据读写操作。
7.一种阻变存储器单元结构的制备方法，其特征在于，包含以下步骤：
S1：提供一平面半导体衬底，在所述半导体衬底上定义第一晶体管和第二晶体管的器件区域，并在所述器件区域内的所述半导体衬底上形成凸台结构；
S2：在所述凸台结构的顶面上形成所述第一晶体管的第一漏极和所述第二晶体管的第二漏极，并使所述第一漏极与所述第二漏极相连，以及在所述凸台结构两侧的所述半导体衬底上分别形成所述第一晶体管的第一源极和所述第二晶体管的第二源极；
S3：在所述凸台结构两侧面上及所述凸台结构两侧的所述半导体衬底表面上分别形成所述第一晶体管的第一栅介质层和所述第二晶体管的第二栅介质层，以使所述第一晶体管及所述第二晶体管具有不同的电压导通特性；
S4：在所述凸台结构两侧的所述第一栅介质层和所述第二栅介质层上分别形成侧墙式且不相连的所述第一晶体管的第一栅极和所述第二晶体管的第二栅极；
S5：在所述半导体衬底上形成介质层，在所述介质层中形成后道金属互连层，以及在所述第一漏极和所述第二漏极上方形成阻变单元的阻变叠层结构，形成阻变存储器单元结构。
8.根据权利要求7所述的阻变存储器单元结构的制备方法，其特征在于，采用标准CMOS离子注入工艺，分别对所述第一漏极和所述第二漏极、所述第一源极和所述第二源极以及所述第一栅极和所述第二栅极进行不同掺杂类型、不同剂量的离子注入工艺。
9.根据权利要求7所述的阻变存储器单元结构的制备方法，其特征在于，形成所述第一栅介质层和所述第二栅介质层的具体步骤包括：
S31：在所述凸台结构的顶面及两侧面上，以及所述凸台结构两侧的所述半导体衬底表面上形成厚栅介质层；
S32：去除所述第二晶体管区域的所述厚栅介质层；
S33：在所述凸台结构的顶面及两侧面上，以及所述凸台结构两侧的所述半导体衬底表面上形成薄栅介质层。
10.根据权利要求7所述的阻变存储器单元结构的制备方法，其特征在于，步骤S4中，采用包括栅极材料沉积和侧墙刻蚀工艺在内的标准CMOS自对准侧墙工艺，形成所述第一栅极和所述第二栅极。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146237B (zh) * 2019-12-18 2023-09-26 上海集成电路研发中心有限公司 一种阻变存储器单元结构及制备方法
US11502128B2 (en) * 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359303A (ja) * 2001-05-31 2002-12-13 Sony Corp 不揮発性半導体記憶装置、並びにその動作方法および製造方法
CN101388407A (zh) * 2007-09-12 2009-03-18 万国半导体股份有限公司 采用重掺杂基底的传导基底、逆沟槽和源极接地的场效应晶体管结构
CN102428562A (zh) * 2009-05-20 2012-04-25 美光科技公司 用于交叉点存储器阵列的垂直定向的选择晶体管
JP2013127829A (ja) * 2011-12-16 2013-06-27 Toppan Printing Co Ltd 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性デュアルポートメモリ
CN110111827A (zh) * 2019-03-28 2019-08-09 上海集成电路研发中心有限公司 一种基于多个单值阻变存储器的多值阻变结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652914B2 (en) * 2007-01-09 2010-01-26 Qimonda North America Corp. Memory including two access devices per phase change element
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
CN111146237B (zh) * 2019-12-18 2023-09-26 上海集成电路研发中心有限公司 一种阻变存储器单元结构及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359303A (ja) * 2001-05-31 2002-12-13 Sony Corp 不揮発性半導体記憶装置、並びにその動作方法および製造方法
CN101388407A (zh) * 2007-09-12 2009-03-18 万国半导体股份有限公司 采用重掺杂基底的传导基底、逆沟槽和源极接地的场效应晶体管结构
CN102428562A (zh) * 2009-05-20 2012-04-25 美光科技公司 用于交叉点存储器阵列的垂直定向的选择晶体管
JP2013127829A (ja) * 2011-12-16 2013-06-27 Toppan Printing Co Ltd 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性デュアルポートメモリ
CN110111827A (zh) * 2019-03-28 2019-08-09 上海集成电路研发中心有限公司 一种基于多个单值阻变存储器的多值阻变结构

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