KR20170026343A - 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스 - Google Patents

산화물 기반의 3-단자 저항성 스위칭 로직 디바이스 Download PDF

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KR20170026343A
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엘리자 브이. 카르포프
프라샨트 마지
라비 필라리세티
브라이언 에스. 도일
닐로이 무커지
우데이 샤
로버트 에스. 차우
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인텔 코포레이션
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Abstract

산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들, 및 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 제조하는 방법들이 개시된다. 제1 예에서, 3-단자 저항성 스위칭 로직 디바이스는 기판 위에 배치된 활성 영역을 포함한다. 활성 영역은 금속 소스 영역과 금속 드레인 영역 사이에 바로 배치된 활성 산화물 재료 영역을 포함한다. 디바이스는 활성 산화물 재료 영역 위에 배치된 게이트 전극을 또한 포함한다. 제2 예에서, 3-단자 저항성 스위칭 로직 디바이스는 기판 위에 배치된 활성 영역을 포함한다. 활성 영역은 제2 산화물 재료 영역과 이격된 제1 활성 산화물 재료 영역을 포함한다. 디바이스는 제1 및 제2 활성 산화물 재료 영역들의 양 측면 상에 배치된 금속 입력 영역들을 또한 포함한다. 금속 출력 영역은 제1 활성 산화물 재료 영역과 제2 활성 산화물 재료 영역 사이에 배치된다.

Description

산화물 기반의 3-단자 저항성 스위칭 로직 디바이스{OXIDE-BASED THREE-TERMINAL RESISTIVE SWITCHING LOGIC DEVICES}
본 발명의 실시예들은 로직 디바이스들의 분야에 관한 것으로, 특히 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들, 및 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 제조하는 방법들에 관한 것이다.
지난 수십 년 동안, 집적 회로들의 피처들(features)의 스케일링은 지속-성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 실제 면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 크기를 줄이는 것은 칩 상의 증가된 개수의 메모리 디바이스의 병합을 허용하여, 증가된 용량을 갖는 제품의 제조로 이어진다. 그러나, 훨씬 더 많은 용량을 향한 추진이 문제가 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
임베디드 SRAM 및 DRAM은 비휘발성 및 소프트 에러 레이트에 대한 문제점들을 갖는 한편, 임베디드 플래시 메모리들은 제조 동안 추가적인 마스킹 층들 또는 처리 단계들을 요구하고, 프로그래밍을 위해 고전압을 요구하며, 내구성 및 신뢰성에 대한 이슈들을 갖는다. RRAM/ReRAM으로 알려진, 저항 변화에 기초하는 불휘발성 메모리는, 1V보다 큰 전압들에서 통상적으로 동작하고, 필라멘트를 형성하기 위해 고전압(>1V) 형성 단계를 통상적으로 요구하며, 판독 성능을 제한하는 높은 저항값들을 통상적으로 갖는다.
저전압 불휘발성 임베디드 애플리케이션들에 대해서는, 1V보다 낮은 동작 전압들이 바람직하거나 유리할 수 있다. 더욱이 CMOS 로직 프로세스들과의 호환성이 바람직하거나 또는 유리할 수 있다. 따라서, 비표준 디바이스 제조 및 동작의 영역에서는 여전히 상당한 개선들이 필요하다.
도 1은 본 발명의 일 실시예에 따른, 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 단면도를 예시한다.
도 2는 본 발명의 다른 실시예에 따른, 다른 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 단면도를 예시한다.
도 3a는 본 발명의 일 실시예에 따른, 도 1의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 온 상태를 나타내는 단면도를 예시한다.
도 3b는 본 발명의 일 실시예에 따른, 도 1의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 오프 상태를 나타내는 단면도를 예시한다.
도 4a-4c는 본 발명의 일 실시예에 따른, 도 2의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스에 대한 동작 고려사항들을 보여준다.
도 5는 본 발명의 일 실시예에 따른, 도 1의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 방법에서의 다양한 동작을 나타내는 단면도를 예시한다.
도 6a는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제1 방법에서의 다양한 동작을 나타내는 단면도를 예시한다.
도 6b는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제2 방법에서의 다양한 동작을 나타내는 단면도를 예시한다.
도 6c는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제3 방법에서 다양한 동작을 나타내는 단면도를 예시한다.
도 7은 본 발명의 일 실시예에 따른, 음이온 기반의 금속-도전성 산화물-금속(metal-conductive oxide-metal)(MCOM) 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 예시한다.
도 8은 본 발명의 일 실시예에 따른, 도전성 산화물 층에서의 산소 결손들의 농도를 변경함으로써 유도되는 도전성 산화물 층에서의 저항 변화의 개략도를 예시한다.
도 9는 본 발명의 일 실시예에 따른, 양이온 기반의 금속-도전성 산화물-금속(MCOM) 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 예시한다.
도 10은 본 발명의 일 실시예에 따른, LiXCoO2의 조성을 갖는 재료의 일 예를 이용하여, 도전성 산화물 층에서의 양이온 결손들의 농도를 변경함으로써 유도되는 양이온 기반의 도전성 산화물 층에서의 저항 변화의 개략도를 예시한다. 일반적으로, 더 도전성인 상태는 또한 고체 전해질 층에 이용 가능한 더 많은 양이온을 가질 수 있다.
도 11은 본 발명의 일 실시예에 따른, 금속-도전성 산화물-금속(MCOM) 메모리 요소를 포함하는 메모리 비트 셀의 개략도를 예시한다.
도 12는 본 발명의 일 실시예에 따른, 전자 시스템의 블록도를 예시한다.
도 13은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들, 및 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 제조하는 방법들이 기술된다. 다음의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해서, 특정 디바이스 아키텍처들 및 도전성/저항성 산화물 재료 체제들과 같은 다수의 특정 상세가 제시된다. 본 발명의 실시예들은 이들 특정 상세들 없이 실시될 수 있음은 본 기술분야의 기술자에게 명백할 것이다. 다른 경우들에서, 완성된 집적 회로 설계 레이아웃들과 같은 잘 알려진 피처들은, 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해서 상세히 설명되지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적인 표현이며 반드시 일정 비율로 그려지지 않았음을 이해해야 한다.
본 명세서에 기술된 하나 이상의 실시예는 산화물 활성 재료를 기반으로 하는 3-단자 저항성 스위칭 로직 디바이스에 관한 것이다. 산화물 활성 재료는 종종 도전성 산화물 재료로서 언급되지만, 또한 저항성 산화물 재료로서 언급될 수 있다. 어느 쪽이든, 본 명세서에 기술된 원리들은 그러한 산화물 재료들의 능력에 기초하여 상이한 저항성 상태들을 갖게 하는 것이며, 이것은 더 저항성인 상태 대 덜 저항성인 상태 또는 더 도전성인 상태 대 덜 도전성인 상태로 보여질 수 있다. 그런 로직 디바이스들은 프런트-엔드 디바이스들 또는 백 엔드 디바이스로서 적합할 수 있고, 동일 또는 유사한 산화물 재료를 기반으로 하여 메모리 요소들과 호환될 수 있다. 그런 로직 디바이스들의 애플리케이션들은 웨어러블 전자기기들, 클래식 로직 기술 애플리케이션 또는 시스템-온 칩(SoC) 애플리케이션을 포함할 수 있으나 이에 제한되지는 않는다. 본 발명의 일 실시예에 따르면, 디바이스 구조체들 및 제조 방식들은 비-실리콘 기반의 로직 디바이스들 및 아키텍처들을 가능하게 하도록 본 명세서에 제공된다.
컨텍스트를 제공하기 위해, 최첨단 로직 디바이스들은 실리콘 웨이퍼의 상부 표면상에 포함되거나 그의 일부인 단일 결정질 실리콘 층에서 현재 제조된다. 무어의 법칙을 따라 계속 추진하기 위해 그리고 단위 면적당 로직 요소들의 수를 증가시키기 위해, 추가 로직 디바이스들은 종래의 실리콘 디바이스 위치, 즉 백-엔드-오브-라인(back-end of line)(BEOL) 실리콘 처리와 통상 연관된 영역들 위에 제조될 필요가 있을 수 있다. 다른 양태에서, 로직 디바이스들은, 예를 들어 웨어러블 제품들에 대해 고려되도록 플렉시블 비-실리콘 기판들(flexible non-silicon substrates) 상에서 제조될 필요가 있을 수 있다. 그러나 현재 최첨단 로직 디바이스들은 BEOL 층들에서 또는 플렉시블 기판들 상에서 쉽게 제조될 수 없다.
그런 문제들을 다룰 때, 본 명세서에 기술된 하나 이상의 실시예는 산화물 기반의 디바이스의 제조 및 이용을 수반한다. 산화물 기반의 디바이스들은 2-단자 구성에 흔히 사용되고 저항성 스위칭의 물리 특성들에 기초한다. 본 명세서에서는, 3-단자 디바이스들, 및 그런 3-단자 디바이스들을 제조하는 방법이 기술된다.
제1 예에서, 도 1은 본 발명의 일 실시예에 따른, 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 단면도를 예시한다.
도 1을 참조하면, 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스(100)는 기판(102) 위에 형성된 활성 영역(104)을 포함한다. 활성 영역(104)은 금속 소스 영역(108)과 금속 드레인 영역(110) 사이에 배치된 활성 산화물 재료 영역(106)을 포함한다. 게이트 전극(112)은 활성 산화물 재료 영역 위(106)에 배치된다. 일 실시예에서, 게이트 전극(112)은 도 1에 도시된 바와 같이, 게이트 유전체 층(114), 일함수 전극 층(116)(확산 장벽의 역할을 할 수 있음), 및 게이트 콘택(118)을 포함한다. 도 1에 도시된 바와 같이, 소스 콘택(120) 및 드레인 콘택(122)도 포함될 수 있다.
제2 예에서, 도 2는 본 발명의 다른 실시예에 따른, 다른 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 단면도를 예시한다.
도 2를 참조하면, 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스(200)는 기판(202) 위에 형성된 활성 영역(204)을 포함한다. 활성 영역(204)은 제1 활성 산화물 재료 영역(205) 및 제2 산화물 재료 영역(206)을 포함한다. 금속 입력 영역들(208)은 제1 및 제2 활성 산화물 재료 영역들(205 및 206)의 양 측면 상에 배치된다. 금속 출력 영역(210)은 제1 및 제2 활성 산화물 재료 영역들(205 및 206) 사이에 배치된다. 입력 단자들(216)은 금속 입력 영역들(208)에 결합된다. 출력 단자(212)는 금속 출력 영역(210)에 결합된다.
도 1 및 2를 다시 참조하면, 일 실시예에서, 기판(102 또는 202)은, 예를 들어 실리콘 또는 글라스 기판, 또는 플렉시블 유기(flexible organic) 또는 폴리머 기판과 같은, 바로 밑에 있는(immediately underlying) 기판이다. 다른 실시예들에서, 기판(102 또는 202)은 종래의 기판 위에 배치된 백 엔드 층을 나타낸다. 예를 들어, 일 실시예에서, 디바이스들(100 또는 200)은 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 그 위에 형성된다. 일 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는 데 이용되는 일반적인 워크피스 오브젝트(workpiece object)를 표현한다. 반도체 기판은 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 피스를 종종 포함한다. 적합한 반도체 기판들은 단결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator)뿐만아니라, 다른 반도체 재료들로 형성된 유사한 기판들을 포함하지만, 이에 제한되지는 않는다. 반도체 기판은 제조 스테이지에 따라, 트랜지스터들, 집적 회로 등을 종종 포함한다. 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다. 더구나, 전술한 구조체들(100 또는 200)은 하부의 더 낮은 레벨의 백엔드 오브 라인(BEOL) 인터커넥트 층들 상에 제조될 수 있다.
도 1 및 2를 다시 참조하면, 일 실시예에서, 활성 산화물 재료 영역들(106, 205 또는 206)은 도전성 산화물 재료로 구성된다. 그런 일 실시예에서, 도전성 산화물 재료는 음이온 기반의 도전성 산화물 재료이며, 그 예는 W, V, Cr 또는 Ir의 산화물들, Tin이 도핑된 인듐 산화물과 같은 멀티-컴포넌트 산화물들뿐만 아니라, AOx(A는 금속임)로 기술될 수 있는 아화학량론적 산화물(substoichiometric oxide)을 포함할 수 있지만 이에 제한되지는 않는다. 다른 예들은 도 7 및 8과 관련하여 아래에 제공된다. 다른 실시예에서, 도전성 산화물 재료는 양이온 기반의 도전성 산화물 재료이며, 그 예는, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 또는 AgGeAsS3을 포함할 수 있지만 이에 제한되지는 않는다. 다른 예들은 도 9 및 10과 관련하여 아래에 제공된다.
도 1 및 2를 다시 참조하면, 일 실시예에서, 금속 소스 영역(108), 금속 드레인 영역(110), 금속 입력 영역들(208), 또는 금속 출력 영역(210)은, 예를 들어 팔라듐(Pd), 텅스텐(W) 또는 백금(Pt)과 같은, 그러나 이에 제한되지는 않는 금속으로 구성된다.
도 1 및 2를 다시 참조하면, 일 실시예에서, 게이트 콘택(118), 소스 콘택(120), 드레인 콘택(122), 출력 단자(212) 또는 입력 단자들(216)은 도전성 재료를 구성된다. 도전성 재료는 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은 것)과 같은 합금일 수 있다.
도 1을 다시 참조하면, 게이트 유전체 층(114)은 하이-K 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(114)은, 예를 들어 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는 재료로 구성된다.
도 1을 다시 참조하면, 일함수 전극 층(116)이 포함되는 경우에, 일 실시예에서, 일함수 전극 층(116)은 금속으로 구성된다. 일 실시예에서, 일함수 전극 층(116)은, 예를 들어 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들(metal aluminides), 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 또는 도전성 금속 산화물들과 같은, 그러나 이에 제한되지 않는 금속 층으로 구성된다. 층은 또한, 게이트 산화물과 전극 재료 사이의 확산 장벽의 역할을 한다.
다른 양태에서, 디바이스들(100 및 200)은 3-단자 동작 방식으로 이용될 수 있다. 예를 들어, 일 실시예에서, 디바이스들(100 및 200)은 프런트 엔드 및/또는 백 엔드 애플리케이션에서 또는 웨어러블 애플리케이션들을 위해 논리 함수들을 실행하는 데 이용될 수 있다. 그런 3-단자 기능성은 3-단자 논리 기능성을 기반으로 하는 저항성 스위칭(resistive switching)(RS) 산화물로서 기술될 수 있다.
제1 예에서, 도 3a 및 3b는 본 발명의 일 실시예에 따른, 도 1의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스의 온 및 오프 상태들을 나타내는 단면도들을 예시한다.
도 3a 및 3b를 참조하면, 3 단자 디바이스(100)는 2 단자 저항성 스위칭(RS) 디바이스에 대해 공통으로 관찰되는 계면 스위칭 현상에 기초하여 동작한다. 저항성 스위칭은 인가된 게이트 전압(Vg)에 기인한 산소 결손들의 필드 유도 이동(field induced migration)을 수반한다. 게이트 산화물 또는 유전체는 낮은 게이트 누설을 유지하면서, 필드 유도 산소 결손 드리프트를 허용하도록 설계된 유전체-스택일 수 있다. 이런 식으로, 하이 Ion/Ioff는 낮은 Vcc에서 실현될 수 있고, 도전성/저항성 산화물/스택들 및 소스/게이트/드레인 재료들의 적절한 선택에 의해 디바이스들을 위해 실현될 수 있다. 도 3a를 구체적으로 참조하면, 온 상태에서, 게이트 유전체 산화물(114)은 바이어스가 게이트 전극(112)에 의해 인가될 때, 산소 결손들을 활성 산화물 채널(106)과 교환한다. 활성 산화물은 결손 농도가 소스와 드레인 사이의 도전 경로를 가능하게 할 만큼 충분할 때 도전성이다. 도 3b를 구체적으로 참조하면, 이 경우에 게이트 유전체 산화물(114)은 바이어스가 게이트 스택에 인가될 때, 채널의 상부에 높은 전계를 제공하도록 설계된다. 활성 산화물은 결손들의 결손 농도가 소스와 드레인 사이의 도전 경로를 불가능하도록 충분히 감소될 때 저항성이다. 제2 예에서, 도 4a-4c는 본 발명의 일 실시예에 따른, 도 2의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스에 대한 동작 고려사항을 보여준다.
도 4a를 참조하면, 디바이스(200)는 저항성 스위치를 각각 제공하는 2개의 활성 산화물 영역으로 도시된다. 디바이스 내의 2개의 스위치로 인해, 진리표(400)는 입력 1 및 입력 2(디바이스(200)의 입력들(216)) 및 출력 1(디바이스(200)의 출력(212))에 인가된 전압들에 기초하여 도출될 수 있다. 플롯(450)은 인가된 전압에 기초하는 저항성 스위칭을 위한 IV 특성들을 나타낸다.
다른 양태에서, 도 5는 본 발명의 일 실시예에 따른, 도 1의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 방법에서 다양한 동작을 표현하는 단면도를 예시한다.
도 5를 참조하면, 출발 재료 스택은 기판 위에 배치된 활성 산화물 재료 층(106)을 포함한다. 게이트 유전체 층(114)은 활성 산화물 재료 층(106) 상에 배치된다. 일함수 전극 층(116)은 게이트 유전체 층(114) 상에 배치된다. 옵션으로, 격리 층(500)은 도 5에 도시된 바와 같이, 활성 산화물 재료 층(106)과 하부 기판 사이에 배치된다. 다음 처리 동작에서, 일함수 전극 층(116) 및 게이트 유전체 층(114)은 이들 층을 패터닝하기 위해 에칭된다. 다음 처리 동작에서, 층간 유전체 층(ILD)(502)은 퇴적되고, 활성 산화물 재료 층(106)의 부분들뿐만 아니라, 패터닝된 일함수 전극 층(116) 및 게이트 유전체 층(114)을 노출시키는 개구들을 제공하기 위해 에칭에 의해 패터닝된다. 처리 방식의 다음 부분에서, 전극들(118, 120 및 122)뿐만 아니라, 금속 소스 영역(108) 및 금속 드레인 영역(110)이, 예를 들어 금속 퇴적 및 화학 기계 평탄화(chemical mechanical planarization)(CMP)에 의해 형성된다. 따라서, 도 1의 디바이스 타입은 활성 산화물 재료 층의 패터닝을 수반하는 처리 방식에서 획득될 수 있다. ILD 층(502)은 희생 층으로서 제거될 수 있거나, 유지될 수 있다.
또 다른 예에서, 도 6a는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제1 방법에서 다양한 동작을 표현하는 단면도를 예시한다.
도 6a를 참조하면, 2-금속 층 방식은 제1 금속 라인 구조체들(600), 예를 들어 백 엔드 오브 라인 반도체 다이 금속화 층 내의 금속 라인들(Mx)을 형성하는 (A)를 수반한다. (B)에서, 좌측 편에는 금속 입력 영역들(208), 제1 활성 산화물 영역(205) 및 금속 출력 영역(210)의 제1 부분을 포함하는 재료 스택이 형성된다. 우측 편에는, 금속 입력 영역(208), 제2 활성 산화물 영역(206) 및 금속 출력 영역(210)의 제2 부분을 포함하는 재료 스택이 형성된다. (C)를 참조하면, 상부 금속 라인(602)(Mx+1)은 (B)에서 형성된 스택 상에 형성된다. 도 6a에 도시된 바와 같이, 입력 단자들 T1 및 T2와 출력 단자 T3을 갖는, 도 2의 디바이스 타입의 버전이 결과가 된다. 일 실시예에서, 208 및 210 전극 재료들은 상이할 수 있는데, 예를 들어, 상이한 일함수를 가질 수 있다.
또 다른 예에서, 도 6b는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제2 방법에서 다양한 동작을 표현하는 단면도를 예시한다.
도 6b를 참조하면, 3-금속 층 수직 방식은 제1 금속 라인 구조체(620), 예를 들어 백 엔드 오브 라인 반도체 다이 금속화 층 내의 금속 라인을 형성하는 (A)를 수반한다. (B)에서, 금속 입력 영역(208), 제1 활성 산화물 영역(205) 및 금속 출력 영역(210)의 제1 부분을 포함하는 재료 스택이 형성된다. (C)에서, 제2의 중앙의 금속 라인 구조체(622)는 (B)에서 형성된 스택 상에 형성된다. (D)에서, 금속 출력 영역(210)의 제2 부분, 제2 활성 산화물 영역(206), 및 금속 입력 영역(208)을 포함하는 재료 스택이 형성된다. (E)를 참조하면, 상부 금속 라인(624)은 (D)에서 형성된 스택 상에 형성된다. 도 6b에 도시된 바와 같이, 입력 단자들 T1 및 T2와 출력 단자 T3를 갖는, 도 2의 디바이스 타입의 버전이 결과가 된다.
또 다른 예에서, 도 6c는 본 발명의 일 실시예에 따른, 도 2의 타입의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스를 제조하는 제3 방법에서 다양한 동작을 표현하는 단면도를 예시한다.
도 6c를 참조하면, 측방향 집적 방식은 기판 위에 배치된 활성 산화물 재료 층(205/206)을 포함하는 출발 재료 스택을 수반한다. 실리콘 질화물 장벽 층과 같은 장벽 층(650)은 활성 산화물 재료 층(205/206) 상에 옵션으로 배치된다. 옵션으로, 격리 층(500)은 도 6c에 도시된 바와 같이, 활성 산화물 재료 층(205/206)과 하부 기판 사이에 배치된다. 다음 처리 동작에서, 활성 산화물 재료 층(205/206)은 에칭에 의해 패터닝된다. 다음 처리 동작에서, 금속 입력(208) 및 금속 출력(210) 영역들은 패터닝된 활성 산화물 재료 층(205/206)에 형성되고, 제1 및 제2 활성 산화물 재료 영역들(205 및 206)을 각각 형성한다. 처리 방식의 다음 부분에서, 입력 단자들(216) 및 출력 단자(212)가 형성된다. 전극들(118, 120 및 122)이, 예를 들어 금속 퇴적 및 화학 기계 평탄화(CMP)에 의해 또한 형성된다. 도 6c에 도시된 바와 같이, 입력 단자들(216) 및 출력 단자(212)를 갖는, 도 2의 디바이스 타입의 버전이 결과가 된다. 일 실시예에서, 중앙(210) 전극 재료는 208과 상이한데, 예를 들어 상이한 일함수를 가질 수 있다.
또 다른 양태에서는, 상술한 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들이 재료 및 처리 호환성을 위해 저전압 임베디드 메모리와 함께 통합될 수 있다는 것을 이해해야 한다. 예를 들어, 상술한 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들은 도전성 산화물 및 전극 스택들을 기반으로 하여 메모리와 함께 통합될 수 있다. 하나 이상의 실시예에서, 어레이 내의 각 메모리 요소의 구조적 아키텍처는, 메모리 스택의 기능적 요소에 비도전성 층이 사용되지 않는다는 점에서, 무접합(junction-free) 배열을 기반으로 한다. 보다 구체적으로, 일 실시예에서, 금속-도전성 산화물-금속(MCOM) 구조체는, 예를 들어 금속-유전체(절연) 산화물-금속(metal-dielectric (insulating) oxide-metal)(MIM) 기반의 구조체 대신에, 저항 변화 메모리(종종 RRAM으로 지칭됨) 기반의 아키텍처를 제조하도록 구현된다. 그런 메모리 요소들의 모든 층이 도전체이기 때문에, 배열은 다음 중 하나 이상을 가능하게 한다: (1) 저전압 동작, 예를 들어 1볼트 미만의 동작; (2) 최첨단 RRAM에 요구되는, 형성 전압으로 일반적으로 불리는 1회의 고전압에 대한 필요의 제거; 및 (3) 메모리 디바이스의 동작에서 고속 판독을 제공할 수 있는 낮은 저항들(예를 들어, 모든 컴포넌트들이 도전체이다).
제1 예로서, 상술한 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들과 함께 제조를 위해 호환될 수 있는 개별 메모리 요소는 음이온 기반의 도전성 산화물 메모리 요소일 수 있다. 도 7은 본 발명의 일 실시예에 따른, 음이온 기반의 금속-도전성 산화물-금속(MCOM) 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 예시한다. 도 7을 참조하면, 메모리 요소(700)는 전극/도전성 산화물/전극 재료 스택을 포함한다. 메모리 요소(700)는 덜 도전성인 상태 (1)에서 시작할 수 있고, 도전성 산화물 층은 덜 도전성인 상태(704A)에 있다. 포지티브 바이어스의 지속시간 (2)와 같은 전기 펄스가 더 도전성인 상태 (3)에서 메모리 요소(700)를 제공하도록 인가될 수 있고, 도전성 산화물 층은 더 도전성인 상태(704B)에 있다. 네거티브 바이어스의 지속시간 (4)와 같은 전기 펄스가 덜 도전성인 상태 (1)을 갖는 메모리 요소(700)를 다시 제공하도록 인가될 수 있다. 따라서, 메모리 요소(700)의 저항을 변경하는데 전기 펄싱이 사용될 수 있다.
이와 같이, 일 실시예에서, 메모리 요소는 2개의 전극 사이에 개재된 양이온 기반의 도전성 산화물 층을 포함한다. (디바이스가 판독될 때) 로우 필드에 있는 도전성 산화물 층의 비저항(resistivity)은 일부 실시예에서, 예를 들어 TiAlN인 금속 화합물들의 통상적인 도전성 막들에서 발견되는 범위에 있다. 예를 들어, 특정 실시예에서, 이러한 층에 대한 비저항은 로우 필드에서 측정될 때 대략 0.1 Ohm cm 내지 10 kOhm cm의 범위에 있다. 막의 비저항은 고속 판독과 호환되는 범위에서 최종 저항값을 달성하도록 메모리 요소 사이즈에 따라 조절된다. 도전성 산화물 층의 조성은 그 조성에서의 작은 변화가 저항에서의 큰 변화를 가져오는 방식으로 조절될 수 있다. 저항 변화는 일부 실시예에서, 예를 들어 주입된/추출된 전하가 더 저항성인 상 구성과 덜 저항성인 상 구성 사이에서 도전성 산화물 층에서의 상 전이를 초래할 때, Mott 전이에 기인하여 발생한다. 다른 실시예들에서, 저항 변화는 도전성 산화물 층에서 산소 결손들의 농도를 변경함으로써 유도될 수 있다.
하나의 접근방식의 일 예로서, 도 8은, 본 발명의 일 실시예에 따른, 도전성 산화물 층에서 산소 결손들의 농도를 변경함으로써 유도된 음이온 기반의 도전성 산화물 층에서의 저항 변화의 개략도를 예시한다. 도 8을 참조하면, 메모리 요소(800)는 퇴적되는 것 (A)로서 도시된다. 메모리 요소는 팔라듐(Pd) 전극(802)과 텅스텐(W) 전극(806) 사이의 도전성 산화물 층(804)을 포함한다. 산소 원자들 및 산소 결손들은 (A)에 도시된 바와 같이 분포될 수 있다. 도 8의 (B)를 참조하면, 포지티브 바이어스의 인가시, 메모리 요소(800)는 더 도전성으로 될 수 있다. 그러한 상태에서, 산소 원자들은 전극(806) 쪽으로 이동하는 반면, 결손들은 층(804) 전체에 걸쳐 남아 있다. 도 8의 (C)를 참조하면, 네거티브 바이어스의 인가시, 메모리 요소는 덜 도전성으로 될 수 있다. 그러한 상태에서, 산소 원자들은 층(804) 전체에 걸쳐 더 고르게 분포된다. 따라서, 일 실시예에서, 도전성 산화물 층의 효과적인 조성(예를 들어, 산소 원자들 대 결손들의 위치)이 변형되어 메모리 요소의 저항을 변경한다. 특정 실시예에서, 이러한 조성 변화를 이끄는, 인가되는 전계는 대략 1e6-1e7V/cm의 범위의 값들로 조절된다.
위에 간략히 언급된 바와 같이, 일 실시예에서, 음이온 기반의 도전성 산화물 층을 포함하는 메모리 요소에서 하나의 전극은 귀금속 기반의 전극인 반면, 다른 전극은 (예를 들어, 산소 저장소로서 역할을 하도록) 더 낮은 원자가 산화물들 중 일부가 도전성인 전이 금속이다. 즉, 산소 원자들이 전이 금속 산화물로 이동할 때, 그 결과로 형성된 계면 전이 금속 산화물은 도전성을 유지한다. 도전성 산화물들을 형성하는 적합한 전이 금속들의 예들은 W, V, Cr 또는 Ir을 포함하지만 이에 제한되는 것은 아니다. 다른 실시예들에서, 전극들 중 하나 또는 둘 모두는 일렉트로-크로믹(electro-chromic) 재료로 제조된다. 다른 실시예들에서, 전극들 중 하나 또는 둘 모두는 상이한 제2 도전성 산화물 재료로부터 제조된다. 일 실시예에서, 적합한 도전성 산화물의 예들은, ITO(In2O3 - xSnO2 -x), In2O3-x, 아화학량론적 이트리아 도핑된 지르코니아(sub-stoichiometric yttria doped zirconia)(Y2O3 - xZrO2 -x), or La1 - xSrxGa1 - yMgyO3 -X-0.5(x+y)를 포함하지만 이에 제한되지는 않는다. 다른 실시예에서, 도전성 산화물 층은 2 이상의 금속 요소를 갖는 재료로 구성된다(예를 들어, HfOx 또는 TaOx와 같은, 2원 산화물들에서 발견되는 것과 같은 하나의 금속을 사용하는 보통의 RRAM 메모리들과 대조적임). 그러한 3원, 4원 등의 합금들에서, 사용되는 금속들은 주기율표의 인접 열들로부터의 것이다. 적합한 그와 같은 도전성 산화물들의 구체적 예는, Y2O3 - xZrO2 -x에서의 Y 및 Zr, In2O3 - xSnO2 -x에서의 In 및 Sn, 또는 La1 - xSrxGa1 - yMgyO3에서의 Sr 및 La를 포함하지만 이에 제한되지는 않는다. 이러한 재료들은 산소 결손들의 수를 크게 증가시키는 알리오밸런트 치환(aliovalent substitution)을 갖도록 선택되는 조성물들로서 보일 수 있다. 일부 실시예들에서, 프로그래밍 중 이러한 전극의 저항의 변화는 전체 저항 변화에 기여할 수 있다는 점에 유의한다.
일 실시예에서, 적합한 귀금속들의 예들은, Pd 또는 Pt를 포함하지만 이에 제한되지는 않는다. 특정 실시예에서, 더 복잡한, 그렇지만 여전히 모두 도전성인 스택은, 대략 10nm Pd 제1 전극 층, 대략 3nm In2O3 -x 및/또는 SnO2 -x 도전성 산화물 층, 및 대략 20nm 텅스텐/lOnm Pd/lOOnm TiN/55nm W로 구성되는 제2 전극 스택을 포함한다.
제2 예로서, 상술한 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스와 함께 제조를 위해 호환될 수 있는 개별 메모리 요소는 양이온 기반의 도전성 산화물 메모리 요소일 수 있다. 일 예로서, 도 9는, 본 발명의 일 실시예에 따른, 양이온 기반의 금속-도전성 산화물-금속(MCOM) 메모리 요소에 대한 상태들의 변화를 나타내는 동작 개략도를 예시한다. 도 9를 참조하면, 메모리 요소(900)는 더 도전성인 상태 (1)에서 시작할 수 있으며, 양이온 기반의 도전성 산화물 층은 더 도전성인 상태(904A)에 있다. 포지티브 바이어스의 지속시간 (2)와 같은 전기 펄스가 덜 도전성인 상태 (3)에서 메모리 요소(900)를 제공하도록 인가될 수 있고, 양이온 기반의 도전성 산화물 층은 덜 도전성인 상태(904B)에 있다. 네거티브 바이어스의 지속시간 (4)와 같은 전기 펄스가 더 도전성인 상태 (1)을 갖는 메모리 요소(900)를 다시 제공하도록 인가될 수 있다. 따라서, 메모리 요소(900)의 저항을 변경하는데 전기 펄싱이 사용될 수 있다. 인가되는 극성은, 예를 들어 네거티브 바이어스 하에서 메모리 층 내의 활성 양이온들을 삽입 전극(intercalation electrode)으로 끌어당기기 위한 것이다.
이와 같이, 일 실시예에서, 메모리 요소는 2개의 전극 사이에 개재된 양이온 기반의 도전성 산화물 층을 포함한다. (디바이스가 판독될 때) 로우 필드에 있는 양이온 기반의 도전성 산화물 층의 비저항은 일부 실시예에서, 예를 들어 TiAlN인 금속 화합물들의 통상적인 도전성 막들에서 발견되는 것처럼 낮을 수 있다. 예를 들어, 특정 실시예에서, 이러한 층의 비저항은 로우 필드에서 측정될 때 대략 0.1 Ohm cm - 10 kOhm cm의 범위(스택에 사용된 특정 두께에 대해 측정됨)에 있다. 막의 비저항은 고속 판독과 호환되는 범위에서 최종 저항값을 달성하도록 메모리 요소 사이즈에 따라 조절된다.
하나의 접근방식의 일 예로서, 도 10은 본 발명의 일 실시예에 따른, 도전성 산화물 층에서 (리튬 양이온 결손들과 같은) 양이온 결손들의 농도를 변경함으로써 유도되는 양이온 기반의 도전성 산화물 층에서의 저항 변화의 개략도를 예시한다.
도 10을 참조하면, 메모리 요소(1000)는 퇴적되는 것 (A)로서 도시된다. 그 메모리 요소는 하부 전극(1002)과 상부 전극(1006) 사이의 양이온 기반의 도전성 산화물 층(1004)을 포함한다. 특정 예에서, 층(1004)은 이하 더 상세히 설명되는, 리튬 코발트 산화물 층이며, 리튬 원자들 및 리튬 결손들이 (A)에 도시된 바와 같이 분포된다. 도 10의 (B)를 참조하면, 네거티브 바이어스의 인가시, 메모리 요소(1000)는 더 도전성이 될 수 있다. 그 상태에서, 리튬 원자들은 상부 전극(1006) 쪽으로 이동하는 반면, 결손들은 층(1004) 전체에 걸쳐 남아 있다. 도 10의 (C)를 참조하면, 전극들 중 하나에 포지티브 바이어스의 인가시, 메모리 요소는 덜 도전성이 될 수 있다. 그 상태에서, 리튬 원자들은 층(1004) 전체에 걸쳐 더 고르게 분포된다. 따라서, 일 실시예에서, 양이온 기반의 도전성 산화물 층의 효과적 조성(예를 들어, 결손들 대 리튬 원자들(또는 양이온들)의 위치)이 변형되어 메모리 요소의 저항을 변경하며, 일부 실시예에서는 화학량론-유도된 Mott 전이에 기인한다. 특정 실시예에서, 기입 동작 동안 이러한 조성 변경을 이끄는, 인가된 전계는 대략 1e6-1e7V/cm의 범위의 값들로 조절된다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 기반의 도전성 산화물 층(1004)은 층 자체 내의 양이온 기반의 이동도에 적합한 재료로 구성된다. 특정 예시적 실시예에서, 도 10 (A) 부분의 층(1004)은 리튬 코발트 산화물(LiCoO2)로 구성된다. 그리고 나서, (B) 부분에서, 대응하는 층은 네가티브 바이어스가 인가될 때 리튬 결핍되고(예를 들어, Li< 0.75CoO2), (예를 들어, 양이온들로서의) 리튬 원자들은 전극(1006)을 향해 이동한다. 대조적으로, (C) 부분에서, 대응하는 층은 포지티브 바이어스가 인가될 때 리튬이 풍부하게 되고(예를 들어, Li>0.95CoO2), (예를 들어, 양이온들로서의) 리튬 원자들은 전극(1006)으로부터 멀리 이동한다. 다른 실시예들에서, 양이온 전도도를 갖는 다른 적절한 조성물들은, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2(이들 모두는 리튬 원자 또는 Li+ 이동도 기반임), Na β-알루미나(나트륨 원자 또는 Na+ 이동도 기반임) 또는 AgI, RbAg4I5, AgGeAsS3(이들 모두는 은 원자 또는 Ag+ 이동도 기반임)을 포함하지만 이에 제한되는 것은 아니다. 일반적으로, 이러한 예들은 (예를 들어, 산소 원자들 또는 O2- 음이온들에 대한) 음이온 기반의 이동도 또는 이동보다 통상적으로 훨씬 더 빠른 양이온 이동도 또는 이동에 기반을 두는 재료들을 제공한다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 도전성 산화물 층을 포함하는 메모리 요소 내의 하나의 전극(예를 들어, 하부 전극(1002))은 귀금속 기반의 전극이다. 일 실시예에서, 적합한 귀금속들의 예들은 팔라듐(Pd) 또는 백금(Pt)을 포함하지만 이에 제한되지는 않는다. 특정 실시예에서, 메모리 스택은 대략 10나노미터 두께의 Pd 층으로 구성되는 하부 전극을 포함한다. 전극들(1002 및 1006)에 대한 "하부" 및 "상부"라는 용어들의 사용은 단지 상대적일 필요가 있으며, 예를 들어 하부 기판에 대해 절대적일 필요는 없다는 점이 이해되어야 한다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 도전성 산화물 층을 포함하는 메모리 요소 내의 다른 전극(예를 들어, 상부 전극(1006))은 양이온들을 이동시키기 위한 "삽입 호스트(intercalation host)"이다. 상부 전극의 재료는, 해당 재료가 이동하는 양이온들을 갖거나 갖지 않은 상황에서 도전성을 가지며, 이동하는 양이온들의 부재 또는 존재 시에 실질적으로 변경되지 않는다는 점에서 호스트이다. 예시적 실시예에서, 상부 전극은, 예를 들어 디술피드들(disulfides)(예를 들어, TaS2)과 같은 금속 칼코게나이드, 또는 흑연과 같은 재료로 구성되지만, 이에 제한되는 것은 아니다. 이러한 재료들은 도전성을 갖는 것은 물론, Li+와 같은 양이온들을 흡수한다. 이는 이동하는 산소 원자들 또는 음이온들을 수용하도록 대응하는 도전성 산화물을 갖는 금속을 포함할 수 있는 음이온 기반의 도전성 산화물에 대한 전극과 대조적이다.
상기 도 7-10과 관련된 설명을 다시 참조하면, 도전성 금속 산화물 층을 포함하는 도전성 층들의 스택은 메모리 비트 셀로서 제조하는데 사용될 수 있다. 예를 들어, 도 11은, 본 발명의 일 실시예에 따른, 금속-도전성 산화물-금속(MCOM) 메모리 요소(1110)를 포함하는 메모리 비트 셀(1100)의 개략도를 예시한다. 그런 MCOM 메모리 요소는 도 1-6과 관련하여 상술한 것들과 같은 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들과 공통인 기판 상에 제조하기에 적합할 수 있다.
도 11을 참조하면, MCOM 메모리 요소(1110)는 제1 도전성 전극(1112)과, 제1 도전성 전극(1112)에 인접한 도전성 금속 산화물 층(1114)을 포함할 수 있다. 제2 도전성 전극(1116)은 도전성 금속 산화물 층(1114)에 인접한다. 제2 도전성 전극(1116)은 비트 라인(1132)에 전기적으로 접속될 수 있다. 제1 도전성 전극(1112)은 트랜지스터(1134)와 결합될 수 있다. 트랜지스터(1134)는 본 기술분야의 기술자들에게 이해될 방식으로 워드 라인(1136) 및 소스 라인(1138)과 결합될 수 있다. 메모리 비트 셀(1100)은, 본 기술분야의 기술자들에게 이해되듯이, 메모리 비트 셀(1100)의 동작을 위해, 추가적인 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 기준(도시되지 않음) 등을 더 포함할 수 있다. 복수의 메모리 비트 셀들(1100)은 (예를 들어, 도 3, 4a 및 4b와 관련하여 도시되고 설명된 바와 같이) 메모리 어레이를 형성하도록 서로 동작 가능하게 접속될 수 있으며, 이러한 메모리 어레이는 불휘발성 메모리 디바이스에 통합될 수 있다는 점이 이해되어야 한다. 비록 후자의 경우만 도시되지만, 트랜지스터(1134)는 제2 도전성 전극(1116) 또는 제1 도전성 전극(1112)에 접속될 수 있다는 점이 이해되어야 한다.
도 12는 본 발명의 일 실시예에 따른, 전자 시스템(1200)의 블록도를 예시한다. 전자 시스템(1200)은, 예를 들어 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련된 메모리를 이용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(1200)은 (프로세서(1204) 및 제어 유닛(1206)을 갖는) 마이크로프로세서(1202), 메모리 디바이스(1208) 및 입력/출력 디바이스(1210)를 포함할 수 있다(전자 시스템(1200)이 다양한 실시예들에서 복수의 프로세서, 제어 유닛, 메모리 디바이스 유닛 및/또는 입력/출력 디바이스를 가질 수 있다는 점을 이해해야 한다). 일 실시예에서, 전자 시스템(1200)은 프로세서(1204)에 의해 데이터에 대해 수행될 동작들뿐만 아니라, 프로세서(1204), 메모리 디바이스(1208) 및 입력/출력 디바이스(1210) 사이의 다른 트랜잭션들도 정의하는 명령어들의 세트를 갖는다. 제어 유닛(1206)은 명령어들이 메모리 디바이스(1208)로부터 검색되고 실행되게 하는 동작들의 세트를 통해 순환함으로써 프로세서(1204), 메모리 디바이스(1208) 및 입력/출력 디바이스(1210)의 동작들을 조정한다. 메모리 디바이스(1208)는 본 설명에서 기술된 바와 같이 도전성 산화물 및 전극 스택을 갖는 메모리 요소를 포함할 수 있다. 일 실시예에서, 메모리 디바이스(1208)는 도 12에 도시된 바와 같이, 마이크로프로세서(1202)에 임베드된다. 일 실시예에서, 프로세서(1204) 또는 전자 시스템(1200)의 다른 컴포넌트는 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들의 어레이를 포함한다.
도 13은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(1300)를 예시한다. 컴퓨팅 디바이스(1300)는 보드(1302)를 하우징한다. 보드(1302)는, 프로세서(1304) 및 적어도 하나의 통신 칩(1306)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1304)는 보드(1302)에 물리적 및 전기적으로 결합된다. 일부 구현에서는, 적어도 하나의 통신 칩(1306)이 또한 보드(1302)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1306)은 프로세서(1304)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(1300)는 보드(1302)에 물리적 및 전기적으로 결합될 수 있거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 콤팩트디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스를 포함할 수 있지만, 이것으로 제한되는 것은 아니다.
통신 칩(1306)은 컴퓨팅 디바이스(1300)로/로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은, 논-솔리드 매체(non-solid medium)를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하지 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(1306)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1300)는 복수의 통신 칩(1306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(1300)의 프로세서(1304)는 프로세서(1304) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 일부 구현에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따른, 하나 이상의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 포함하거나, 이들과 전기적으로 결합된다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1306)은 또한 통신 칩(1306) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따른, 하나 이상의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 포함하거나 이들과 전기적으로 결합된다.
다른 구현들에서는, 컴퓨팅 디바이스(1300) 내에 하우징된 다른 컴포넌트가 본 발명의 구현들에 따른, 하나 이상의 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 포함하거나 이들과 전기적으로 결합되는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1300)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
추가적으로, 본 발명의 하나 이상의 실시예들이 일반적으로 마이크로전자 로직 및/또는 메모리의 제조에 관한 것임을 이해해야 한다. 마이크로전자 로직 및/또는 메모리는 불휘발성일 수 있고, 여기서는 전력을 공급받지 않더라도 정보가 저장될 수 있다.
그러므로, 본 발명의 실시예들은 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들, 및 산화물 기반의 3-단자 저항성 스위칭 로직 디바이스들을 제조하는 방법들을 포함한다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 기판 위에 배치된 활성 영역을 포함한다. 활성 영역은 금속 소스 영역과 금속 드레인 영역 사이에 직접(directly between) 배치된 활성 산화물 재료 영역을 포함한다. 디바이스는 활성 산화물 재료 영역 위에 배치된 게이트 전극을 또한 포함한다.
일 실시예에서, 게이트 전극은 활성 산화물 재료 영역 상에 배치된 게이트 유전체 층, 게이트 유전체 층 상에 배치된 일함수 전극 층, 및 일함수 전극 층 상에 배치된 게이트 콘택을 포함한다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 금속 소스 영역에 전기적으로 접속된 소스 콘택을 더 포함한다. 드레인 콘택은 금속 드레인 영역에 전기적으로 접속된다.
일 실시예에서, 활성 산화물 재료 영역은 도전성 산화물 재료를 구성된다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 또는 이리듐(Ir)의 산화물과 같은, 그러나 이에 제한되지 않는 음이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 또는 AgGeAsS3과 같은, 그러나 이에 제한되지 않는 양이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 금속 소스 영역 및 금속 드레인 영역은, 예를 들어 팔라듐(Pd), 텅스텐(W) 또는 백금(Pt)과 같은, 그러나 이에 제한되지 않는 금속으로 구성된다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 기판 위에 배치된 활성 영역을 포함한다. 활성 영역은 제2 산화물 재료 영역으로부터 이격된 제1 활성 산화물 재료 영역을 포함한다. 디바이스는 제1 및 제2 활성 산화물 재료 영역들의 양 측면 상에 배치된 금속 입력 영역들을 또한 포함한다. 금속 출력 영역은 제1 활성 산화물 재료 영역과 제2 활성 산화물 재료 영역 사이에 배치된다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 금속 입력 영역들에 전기적으로 결합된 입력 단자들을 더 포함한다. 출력 단자는 금속 출력 영역에 전기적으로 접속된다.
일 실시예에서, 제1 활성 산화물 재료 영역 및 제2 산화물 재료 영역은 도전성 산화물 재료로 구성된다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 또는 이리듐(Ir)의 산화물과 같은, 그러나 이에 제한되지 않는 음이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 또는 AgGeAsS3과 같은, 그러나 이에 제한되지 않는 양이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 금속 입력 영역들 및 금속 출력 영역은, 예를 들어 팔라듐(Pd), 텅스텐(W) 또는 백금(Pt)과 같은, 그러나 이에 제한되지 않는 금속으로 구성된다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 제1 금속 라인 위에 배치된 제1 수직 활성 영역을 포함하고, 제1 수직 활성 영역은 제1 금속 라인 상에 배치된 제1 금속 입력 영역 상에 배치된 제1 활성 산화물 재료 영역 상에 배치된 금속 출력 영역의 제1 부분을 포함한다. 제2 수직 활성 영역은 제1 금속 라인과 동일 평면에 있는 제2 금속 라인 위에 배치되고, 제2 수직 활성 영역은 제2 금속 라인 상에 배치된 제2 금속 입력 영역 상에 배치된 제2 활성 산화물 재료 영역 상에 배치된 금속 출력 영역의 제2 부분을 포함한다. 제3 금속 라인은 금속 출력 영역의 제1 부분 및 제2 부분 상에 배치되고 이들을 전기적으로 접속시킨다.
일 실시예에서, 제1 활성 산화물 재료 영역 및 제2 산화물 재료 영역은 도전성 산화물 재료로 구성된다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 또는 이리듐(Ir)의 산화물과 같은, 그러나 이에 제한되지 않는 음이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 또는 AgGeAsS3과 같은, 그러나 이에 제한되지 않는 양이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 제1 및 제2 금속 입력 영역들, 및 금속 출력 영역의 제1 및 제2 부분들은, 예를 들어 팔라듐(Pd), 텅스텐(W) 또는 백금(Pt)과 같은, 그러나 이에 제한되지 않는 금속으로 구성된다.
일 실시예에서, 3-단자 저항성 스위칭 로직 디바이스는 제1 금속 라인 위에 배치된 제1 수직 활성 영역을 포함하고, 제1 수직 활성 영역은 제1 금속 라인 상에 배치된 제1 금속 입력 영역 상에 배치된 제1 활성 산화물 재료 영역 상에 배치된 금속 출력 영역의 제1 부분을 포함한다. 제2 금속 라인은 금속 출력 영역의 제1 부분 상에 배치된다. 제2 수직 활성 영역은 제2 금속 라인 위에 배치되고, 제2 수직 활성 영역은 제2 금속 라인 상에 배치된 금속 출력 영역의 제2 부분 상에 배치된 제2 활성 산화물 재료 영역 상에 배치된 제2 금속 입력 영역을 포함한다. 제3 금속 라인은 제2 금속 입력 영역 상에 배치된다.
일 실시예에서, 제1 활성 산화물 재료 영역 및 제2 산화물 재료 영역은 도전성 산화물 재료로 구성된다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 또는 이리듐(Ir)의 산화물과 같은, 그러나 이에 제한되지 않는 음이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 도전성 산화물 재료는, 예를 들어 LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 또는 AgGeAsS3과 같은, 그러나 이에 제한되지 않는 양이온 기반의 도전성 산화물 재료이다.
일 실시예에서, 제1 및 제2 금속 입력 영역들, 및 금속 출력 영역의 제1 및 제2 부분들은, 예를 들어 팔라듐(Pd), 텅스텐(W) 또는 백금(Pt)과 같은, 그러나 이에 제한되지 않는 금속으로 구성된다.

Claims (23)

  1. 3-단자 저항성 스위칭 로직 디바이스(three-terminal resistive switching logic device)로서,
    기판 위에 배치된 활성 영역 - 상기 활성 영역은 금속 소스 영역과 금속 드레인 영역 사이에 직접(directly between) 배치된 활성 산화물 재료 영역을 포함함 -; 및
    상기 활성 산화물 재료 영역 위에 배치된 게이트 전극
    을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  2. 제1항에 있어서, 상기 게이트 전극은 상기 활성 산화물 재료 영역 상에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 상에 배치된 일함수 전극 층, 및 상기 일함수 전극 층 상에 배치된 게이트 콘택을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  3. 제1항에 있어서,
    상기 금속 소스 영역에 전기적으로 접속된 소스 콘택; 및
    상기 금속 드레인 영역에 전기적으로 접속된 드레인 콘택
    을 더 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  4. 제1항에 있어서, 상기 활성 산화물 재료 영역은 도전성 산화물 재료를 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  5. 제4항에 있어서, 상기 도전성 산화물 재료는, 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 및 이리듐(Ir)의 산화물로 이루어지는 그룹으로부터 선택된 음이온(anionic) 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  6. 제4항에 있어서, 상기 도전성 산화물 재료는, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 및 AgGeAsS3으로 이루어지는 그룹으로부터 선택된 양이온(cationic) 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  7. 제1항에 있어서, 상기 금속 소스 영역 및 상기 금속 드레인 영역은 팔라듐(Pd), 텅스텐(W) 및 백금(Pt)으로 이루어지는 그룹으로부터 선택된 금속을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  8. 3-단자 저항성 스위칭 로직 디바이스로서,
    기판 위에 배치된 활성 영역 - 상기 활성 영역은 제2 산화물 재료 영역으로부터 이격된 제1 활성 산화물 재료 영역을 포함함 -;
    상기 제1 활성 산화물 재료 영역 및 상기 제2 활성 산화물 재료 영역의 양 측면 상에 배치된 금속 입력 영역들; 및
    상기 제1 활성 산화물 재료 영역과 상기 제2 활성 산화물 재료 영역 사이에 배치된 금속 출력 영역
    을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  9. 제8항에 있어서,
    상기 금속 입력 영역들에 전기적으로 접속된 입력 단자들; 및
    상기 금속 출력 영역에 전기적으로 접속된 출력 단자
    를 더 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  10. 제8항에 있어서, 상기 제1 활성 산화물 재료 영역 및 상기 제2 산화물 재료 영역은 도전성 산화물 재료를 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  11. 제10항에 있어서, 상기 도전성 산화물 재료는, 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 및 이리듐(Ir)의 산화물로 이루어지는 그룹으로부터 선택된 음이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  12. 제10항에 있어서, 상기 도전성 산화물 재료는, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 및 AgGeAsS3으로 이루어지는 그룹으로부터 선택된 양이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  13. 제8항에 있어서, 상기 금속 입력 영역들 및 상기 금속 출력 영역은, 팔라듐(Pd), 텅스텐(W) 및 백금(Pt)으로 이루어지는 그룹으로부터 선택된 금속을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  14. 3-단자 저항성 스위칭 로직 디바이스로서,
    제1 금속 라인 위에 배치된 제1 수직 활성 영역 - 상기 제1 수직 활성 영역은 상기 제1 금속 라인 상에 배치된 제1 금속 입력 영역 상에 배치된 제1 활성 산화물 재료 영역 상에 배치된 금속 출력 영역의 제1 부분을 포함함 -;
    상기 제1 금속 라인과 동일 평면에 있는 제2 금속 라인 위에 배치된 제2 수직 활성 영역 - 상기 제2 수직 활성 영역은 상기 제2 금속 라인 상에 배치된 제2 금속 입력 영역 상에 배치된 제2 활성 산화물 재료 영역 상에 배치된 상기 금속 출력 영역의 제2 부분을 포함함 -; 및
    상기 금속 출력 영역의 제1 부분 및 제2 부분 상에 배치되고 상기 제1 부분과 상기 제2 부분을 전기적으로 접속시키는 제3 금속 라인
    을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  15. 제14항에 있어서, 상기 제1 활성 산화물 재료 영역 및 상기 제2 산화물 재료 영역은 도전성 산화물 재료를 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  16. 제15항에 있어서, 상기 도전성 산화물 재료는, 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 및 이리듐(Ir)의 산화물로 이루어지는 그룹으로부터 선택된 음이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  17. 제15항에 있어서, 상기 도전성 산화물 재료는, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 및 AgGeAsS3으로 이루어지는 그룹으로부터 선택된 양이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  18. 제14항에 있어서, 상기 제1 금속 입력 영역, 상기 제2 금속 입력 영역, 및 상기 금속 출력 영역의 제1 부분 및 제2 부분은 팔라듐(Pd), 텅스텐(W) 및 백금(Pt)으로 이루어지는 그룹으로부터 선택된 금속을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  19. 3-단자 저항성 스위칭 로직 디바이스로서,
    제1 금속 라인 위에 배치된 제1 수직 활성 영역 - 상기 제1 수직 활성 영역은 상기 제1 금속 라인 상에 배치된 제1 금속 입력 영역 상에 배치된 제1 활성 산화물 재료 영역 상에 배치된 금속 출력 영역의 제1 부분을 포함함 -;
    상기 금속 출력 영역의 제1 부분 상에 배치된 제2 금속 라인;
    상기 제2 금속 라인 위에 배치된 제2 수직 활성 영역 - 상기 제2 수직 활성 영역은 상기 제2 금속 라인 상에 배치된 상기 금속 출력 영역의 제2 부분 상에 배치된 제2 활성 산화물 재료 영역 상에 배치된 제2 금속 입력 영역을 포함함 -; 및
    상기 제2 금속 입력 영역 상에 배치된 제3 금속 라인
    을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  20. 제19항에 있어서, 상기 제1 활성 산화물 재료 영역 및 상기 제2 산화물 재료 영역은 도전성 산화물 재료를 포함하는 3-단자 저항성 스위칭 로직 디바이스.
  21. 제20항에 있어서, 상기 도전성 산화물 재료는, 텅스텐(W)의 산화물, 바나듐(V)의 산화물, 크롬(Cr)의 산화물 및 이리듐(Ir)의 산화물로 이루어지는 그룹으로부터 선택된 음이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  22. 제20항에 있어서, 상기 도전성 산화물 재료는, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 및 AgGeAsS3으로 이루어지는 그룹으로부터 선택된 양이온 기반의 도전성 산화물 재료인 3-단자 저항성 스위칭 로직 디바이스.
  23. 제19항에 있어서, 상기 제1 금속 입력 영역, 상기 제2 금속 입력 영역, 및 상기 금속 출력 영역의 제1 부분 및 제2 부분은 팔라듐(Pd), 텅스텐(W) 및 백금(Pt)으로 이루어지는 그룹으로부터 선택된 금속을 포함하는 3-단자 저항성 스위칭 로직 디바이스.
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