KR102153464B1 - Mcom 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처 - Google Patents

Mcom 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처 Download PDF

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Abstract

MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처들이 설명된다. 예를 들어, 메모리 어레이는 기판을 포함한다. 기판 위의 평면에 복수의 수평 워드라인들이 배치된다. 복수의 수직 비트라인들이, 기판 위에 배치되고, 복수의 수평 워드라인들과 상호 개재되어, 복수의 수평 워드라인들 각각과 복수의 수직 라인들 각각 사이의 복수의 크로스 포인트들을 제공한다. 복수의 메모리 엘리먼트들이 기판 위의 평면에 배치되고, 하나의 메모리 엘리먼트는 크로스 포인트의 대응 워드라인과 비트라인 사이의 각각의 크로스 포인트에 배치된다.

Description

MCOM 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처{VERTICAL CROSS-POINT EMBEDDED MEMORY ARCHITECTURE FOR METAL-CONDUCTIVE OXIDE-METAL(MCOM) MEMORY ELEMENTS}
본 발명의 실시예들은 메모리 디바이스들, 특히, MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처들의 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서 피쳐들(features)의 스케일링은 지속-성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피쳐들로의 스케일링은 반도체 칩들의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 사이즈를 줄이는 것은 칩 상의 증가된 수의 메모리 디바이스의 통합을 허용하여, 증가된 용량을 갖는 제품의 제조로 이어진다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
임베디드 SRAM 및 DRAM가 불휘발성 및 소프트 에러 레이트와 관련된 문제점들을 갖는 반면, 임베디드 FLASH 메모리는 제조 동안 추가적인 마스킹 레이어들 및 처리 단계들을 요구하고, 프로그래밍을 위해 고전압을 요구하며, 내구성 및 신뢰성과 관련된 쟁점들을 갖는다. RRAM/ReRAM으로 알려진, 저항 변화에 기초하는 불휘발성 메모리는, 1V보다 큰 전압들에서 통상적으로 동작하고, 필라멘트를 형성하기 위한 고전압(>1V) 형성 단계를 통상적으로 요구하며, 판독 성능을 제한하는 높은 저항 값들을 통상적으로 갖는다. 저 전압 불휘발성 임베디드 애플리케이션들에 대해서는, 1V보다 낮고 CMOS 논리 프로세스들에 호환될 수 있는 동작 전압들이 바람직하거나 또는 유리할 수 있다.
따라서, 불휘발성 디바이스 제조 및 동작의 분야에서는 여전히 상당한 개선들이 필요하다.
도 1a는 제1 종래의 수평 적층형 크로스 포인트 메모리 어레이의 3차원 사시도를 도시한다.
도 1b는 제2 종래의 수평 적층형 크로스 포인트 메모리 어레이의 3차원 사시도를 도시한다.
도 2a-2c는, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이를 제조하는 방법에서 주요 제조 작업들의 3차원 사시도를 도시한다.
도 3은, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이의 3차원 사시도를 도시한다.
도 4a는 종래의 2개 메모리 레이어 수평 적층형 크로스 포인트 메모리 어레이의 3차원 사시도를 도시한다.
도 4b는, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이의 3차원 사시도를 도시한다.
도 5a-5k는, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이를 제조하는 방법에서의 다양한 제조 작업들의 3차원 사시도를 도시한다.
도 6은, 본 발명의 일 실시예에 따라, 수평 워드라인(WL), 수직 비트라인(BL), 및 이러한 수평 워드라인(WL)과 수직 비트라인(BL)의 크로스 포인트에서의 메모리/셀렉터 디바이스의 주요 피쳐들을 보여주는 수직 크로스 포인트 어레이의 일부를 도시한다.
도 7은, 본 발명의 일 실시예에 따라, 음이온 기반의 MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트에 대한 상태들의 변화를 나타내는 작업 개략도를 도시한다.
도 8은, 본 발명의 일 실시예에 따라, 도전성 산화물 레이어에서의 산소 공공들의 농도를 변경함으로써 유도되는 도전성 산화물 레이어에서의 저항 변화의 개략도를 도시한다.
도 9는, 본 발명의 일 실시예에 따라, 양이온 기반의 MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트에 대한 상태들의 변화를 나타내는 작업 개략도를 도시한다.
도 10은, 본 발명의 일 실시예에 따라, LiXCoO2의 조성을 갖는 재료의 일 예를 사용하여, 도전성 산화물 레이어 내에서의 양이온 공공들의 농도를 변경함으로써 유도되는 양이온 기반의 도전성 산화물 레이어에서의 저항 변화의 개략도를 도시한다.
도 11은, 본 발명의 일 실시예에 따라, MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트를 포함하는 메모리 비트 셀의 개략도를 도시한다.
도 12는, 본 발명의 일 실시예에 따라, 전자 시스템의 블럭도를 도시한다.
도 13은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처들이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 충분한 이해를 제공하기 위해, 특정 메모리 엘리먼트 어레이들 및 도전성 산화물 재료 체제들과 같은, 여러 특정 상세들이 개시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 점이 기술분야의 숙련된 자에게는 명백할 것이다. 다른 경우들에서, 완성된 집적 회로 설계 레이아웃들과 같은 잘 알려진 피쳐들은, 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해서 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현으로서 반드시 축척대로 그려진 것은 아니라는 점이 이해되어야 한다.
하나 이상의 실시예들은 수직 크로스 포인트 임베디드 메모리 아키텍처들에 관한 것이다. 이러한 실시예들은, 크로스 포인트 메모리, 임베디드 메모리, 메모리, 메모리 어레이들, 저항성 변화 RAM, RRAM, 셀렉터 기반 메모리 중 하나 이상에 대한 애플리케이션들을 가질 수 있다. 본 명세서에 설명되는 하나 이상의 실시예들은 저 전압 임베디드 메모리를 사용하는 구조들 및 이에 대한 접근방식들에 관한 것이다. 이러한 메모리는 도전성 산화물 및 전극 적층들을 기반으로 한다. 하나 이상의 실시예들에서, 어레이에서의 각 메모리 엘리먼트의 구조적 아키텍처는, 메모리 적층의 기능적 엘리먼트에 비도전성 레이어가 사용되지 않는다는 점에서, 무접합(junction-free) 배치를 기반으로 한다. 보다 구체적으로, 일 실시예에서, MCOM(Metal-Conductive Oxide-Metal) 구조는, 예를 들어, MIM(Metal-dielectric (Insulating) oxide-Metal) 기반의 구조 대신에, 저항 변화 메모리(종종 RRAM이라 함) 기반의 아키텍처를 제조하기 위해 구현된다. 전자의 타입이 RRAM 디바이스들 분야의 상태에 대해 통상적으로 사용된다. 예를 들어, 종래의 RRAM 디바이스는 금속-HfOx-금속 구조를 기반으로 할 수 있다.
STTM(Spin Torque Transfer Memory) 또는 PCM(Phase Change Memory)과 같은, 저항 변화를 기반으로 하는 불휘발성 메모리 엘리먼트들은 임베디드 메모리 어레이들로 포함될 수 있다. 박막 기반의 셀렉터 엘리먼트가 비트라인과 워드라인의 각각의 교차 부분에서 메모리 엘리먼트와 직렬로 배치되면, 이러한 어레이들의 밀도가 상당히 증가될 수 있는데(예를 들어, 셀 사이즈가 4F2 미만으로 감소됨), 이는 메모리 레이어들이 상호의 상부 상에 적층될 수 있기 때문이다. 그러나, 이러한 다층화된 어레이들은 통상적으로 높은 비용과 관련된다.
본 명세서의 개념들을 설명하기 위해서, 도 1a 및 1b는 종래의 수평 적층된 크로스 포인트 메모리 어레이들(100A 및 100B)의 3차원 사시도들을 각각 도시한다. 어레이들(100A 및 100B)은 2N회 패터닝 작업들을 요구하는 N개 레이어들을 기반으로 한다. 제1 예에서, 도 1a의 어레이(100A)는 1개 레이어의 메모리 엘리먼트들을 포함하고, 그 제조는 2회 패터닝 작업들을 수반한다. 어레이(100A)는 수평 워드라인들(102A), 수평 비트라인들(104A), 및 수평 워드라인들(102A)과 수평 비트라인들(104A) 사이에 있는 메모리 엘리먼트들(106A)을 포함한다. 추가적으로, 셀렉터들(108A)이 수평 워드라인들(102A) 및 수평 비트라인들(104A) 아래에 배치된다. 제2 예에서, 도 1b의 어레이(100B)는 2개 레이어의 메모리 엘리먼트들을 포함하고, 그 제조는 4회 패터닝 작업들을 수반한다. 어레이(100B)는 수평 워드라인들(102B), 2개 레이어의 수평 비트라인들(104B), 및 수평 워드라인들(102B)과 수평 비트라인들(104B) 사이에 있는 메모리 엘리먼트들(106B)을 포함한다. 추가적으로, 셀렉터들(108B)이 수평 워드라인들(102B) 및 수직 비트라인들(104B) 아래에 배치된다.
도 1a 및 1b의 어레이들과는 대조적으로, 본 발명의 하나 이상의 실시예들에 따라서, 수직 크로스 포인트 어레이들을 제조하는 아키텍처들 및 프로세스들이 본 명세서에 설명된다. 이러한 어레이들은 박막 셀렉터들 및 저항 변화 메모리를 기반으로 할 수 있다. 이러한 아키텍처의 수직 속성은 기술분야 크로스 포인트 어레이들의 상태에 비해 더 적은 패터닝 단계들을 사용하여 다층화된 어레이들의 제조를 가능하게 한다. 예를 들어, 일 실시예에서는, 2N회 패터닝 작업들(여기서, N은 메모리 레이어들의 수임)에 비해 2회 패터닝 작업들이 사용된다.
일반적인 개요로서, 도 2a-2c는, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이를 제조하는 방법에서 주요 제조 작업들의 3차원 사시도들을 도시한다. 도 2a를 참조하면, 재료 스택(200)은 제1 금속 레이어(202), 산화물 또는 질화물 절연체 레이어(204) 및 제2 재료 금속 레이어(206)를 포함한다. 도 2b를 참조하면, 제1 리소그래피 및 에칭 작업이 사용되어 수평 워드라인들(208)을 형성한다. 그리고(도시되지 않았지만), 이하 도 5a-5k와 관련하여 보다 상세히 설명되듯이, 액티브 산화물 퇴적, 셀렉터 레이어 퇴적 및 산화물 충진 프로세스들이 수행된다. 도 2c를 참조하면, 제2 리소그래피 및 에칭 작업이 수행되어 비아들을 형성한다. 이러한 비아들은 수직 비트라인들(210)을 형성하는 금속으로 채워진다. 위에 설명된 작업들은 추가적인 레이어들의 메모리 엘리먼트들을 포함하여 추가적으로 레이어들을 제조하도록 반복될 수 있다는 점이 이해되어야 한다.
위의 제조 접근방식으로부터의 결과인 구조의 일 예로서, 도 3은, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이의 3차원 사시도를 도시한다. 도 3을 참조하면, 수직 CORAM 크로스 포인트 어레이(300)는, 수평 워드라인들(304 및 306)의 제1 및 제2 레이어들에 대해 각각 수직 비트라인들(302)을 패터닝하는 공통 (제2) 리소그래피 및 에칭 프로세스로부터 제조된다. 제1 패터닝 단계는 2개의 수평 워드라인들(304 및 306)을 패터닝하는데 사용되었다는 점에 주목하자. 메모리 레이어(308) 및 스위치 레이어(310) 또한 도시된다. 일 실시예에서, 메모리 레이어(308)는 도전성 산화물 재료 레이어인 반면, 스위치 레이어(310)는, 예를 들어, 비-도전성 산화물 재료 또는 칼코게나이드 레이어의 비-도전성 또는 절연 레이어(예를 들어, S2-, Se2- 또는 Te2 - 등을 기반으로 하는 레이어)이다.
일 실시예에서, 임베디드 메모리의 제조에 관하여, 도 3의 어레이(300)와 같은, 수직 크로스 포인트 어레이의 이점들은 전체적으로 더 낮은 비트라인 저항을 포함한다. 더 낮은 비트라인 저항은 더 짧은 비트라인들에 기인하여 더 낮게 요구되는 동작 전압을 초래할 수 있다. 일 실시예에서, 더 짧은 비트라인들(그리고, 이에 따른, 더 낮은 저항 비트라인들)이 수직 크로스 포인트 아키텍처에서 달성될 수 있는데, 이는 비트라인들이 각 메모리 레이어로부터 아래에 있는 실리콘 기판으로 경로화될 필요가 없기 때문이다. 일 예로서, 도 4a는 종래의 2개 메모리 레이어 수평 적층된 크로스 포인트 메모리 어레이의 3차원 사시도를 도시한다. 도 4a를 참조하면, 어레이(400A)는 수평 워드라인들(404 및 406)에 대한 경로(402)를 포함한다. 추가적인 경로(408)가 수평 비트라인들(410)에 대해 포함된다.
대조적으로, 일 실시예에서, 비트라인들은 하부 실리콘 기판 또는 레이어에 직접 접촉하도록 형성될 수 있다. 일 예로서, 도 4b는, 본 발명의 일 실시예에 따라, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이의 3차원 사시도를 도시한다. 도 4b를 참조하면, 수직 크로스 포인트 어레이(400B)는 수평 워드라인들(454 및 456)에 대한 경로(452)를 포함한다. 그러나, 수직 비트라인들(460)에 대한 콘택트들(458)은 아래에 있는 기판(기판은 도시되지 않음)에 직접 형성된다.
어레이(300)와 같은 수직 크로스 포인트 어레이를 제조하는 접근방식의 보다 상세한 도면에 대해서, 도 5a-5k는, 본 발명의 일 실시예에 따라서, CORAM(Conductive Oxide Random Access Memory) 타입 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이를 제조하는 방법의 다양한 제조 작업들의 3차원 사시도들을 도시한다.
도 5a를 참조하면, 재료 스택(500)은 제1 금속 레이어(502), 산화물 또는 질화물 절연체 레이어(504) 및 제2 금속 레이어(506)를 포함한다. 도 5a의 단면도에 도시된 바와 같이, 레지스트 레이어 및/또는 하드마스크 레이어(508)가 스택(500) 상에 형성되어 패터닝된다. 그리고, 도 5b에 도시된 바와 같이, 스택(500)의 적어도 일부를 에칭하는 에칭 프로세스가 수행될 수 있다. 도 5b를 참조하면, 금속 레이어(506)는, 일 실시예에서, Cl2/Ar을 기반으로 하는 ICP/ECR 플라즈마 소스 및 화학을 사용하여 에칭될 수 있다. 이러한 일 실시예에서, 금속 에칭은 수직에 대해서 높은 파워를 사용하여 수행되고 나서, 산화물에 대한 더한 선택성(예를 들어 레이어(504)에 대한 선택성)을 위해서 낮은 파워를 사용하여 수행된다. 산화물 또는 질화물 절연체 레이어(504)는, 일 실시예에서, 상부 및 하부 금속 레이어들(502 및 504)에 대한 선택성을 위해 CxFy 또는 CxHyFz/Ar/O2 화학을 사용하여 에칭될 수 있다. 금속에 대한 선택성을 위해서는 O2가 바람직할 수 있지만, O2는 레지스트 레이어(508)가 침식되게 할 수 있고, 이에 따라, 에칭은 무산소로 또는 거의 O2가 없이 수행될 수 있다는 점이 주목된다. 금속 레이어(502)는, 일 실시예에서, 금속 레이어(506)에 대해 사용된 것과 동일한 에칭을 사용하여 에칭될 수 있다. 대안적으로, 금속 레이어(502)는, 다른 실시예에서, 중간 절연체 레이어(504)에 대해 너무 많은 선택성을 생성하지 않도록 CF4/Cl2 화학의 조합을 사용하여 에칭될 수 있다. 후자의 접근방식은 산화물 바로 위와 바로 아래(예를 들어, 위치들(510))에 있는 금속의 불필요한 언더컷팅을 방지하는데 사용될 수 있다. 특정 실시예에서, 높은 파워 플라즈마는 최종 에칭에 대해 사용된다. 스택(500)의 에칭을 완료하는데 사용되는 화학은 금속 레이어(502) 바로 아래에 있는 재료(도 5c에 도시됨)의 속성에 의존할 수 있다. 스택(500)이 도 5b에서는 부분적으로만 에칭되는 것으로서 도시되지만, 이러한 에치는 다음 처리 작업들 이전에 궁극적으로 완료된다는 점이 이해되어야 한다.
도 5c를 참조하면, 스택(500)의 에칭의 완료 이후, 아래에 있는 기판 또는 재료 레이어(512)가 노출된다. 도전성 산화물(메모리 레이어)(514)가 형성되고, 그 결과인 구조와 등각으로 비-도전성 셀렉터 레이어(516)가 형성된다. 도전성 산화물 레이어(514)는, 일 실시예에서, 도 5c에 도시된 바와 같이, 금속 레이어들(502 및 506)의 부분의 산화를 통한 소비에 의해서 형성될 수 있다. 그러나, 대안적인 실시예들에서, 도전성 산화물 레이어(514)는, 연속적인 막을 남겨두는 비-선택성 퇴적에 의해, 또는 절연체 레이어(504) 상에서는 아니고 금속 레이어들(502 및 506)의 노출된 부분들 상에서의 금속 산화물 재료의 선택적 퇴적에 의해 형성될 수 있다. 일 실시예에서, 비-도전성 셀렉터 레이어(516)는, 위에 설명된 바와 같이, 칼코게나이드 재료로 형성되거나, 또는 비-도전성 산화물들과 같은 다른 절연성 재료들로 형성된다. 특정 실시예에서, 비-도전성 셀렉터 레이어(516)는 궁극적으로 하나의 메모리 셀을 다른 메모리 셀로부터 고립시키기 위해 포함된다.
도 5d를 참조하면, 셀렉터 레이어(516)는 도 5c의 구조의 측벽들 상에만 재료를 남겨두고 에칭된다. 그리고 금속 레이어(518)가, 도 5e에 도시된 바와 같이, 도 5d의 구조 상에 퇴적된다. 도 5f를 참조하면, 금속 레이어(518)는, 도 5d의 구조의 최상위 레이어들을 재노출하도록, 예를 들어, 화학적 기계적 연마에 의해, 평탄화된다. 그리고, 도 5g에 도시된 바와 같이, 도 5f의 구조 위에 패터닝된 레지스트 또는 하드마스크(520)를 제공하는 리소그래피 프로세스가 수행된다. 일 실시예에서, 도 5g의 리소그래피 패터닝은 도 5a의 리소그래피 패터닝의 방향에 직교하여 수행된다. 도 5h를 참조하면, 도 5g의 구조는 이러한 패터닝된 레지스트 또는 하드마스크(520)를 아래에 있는 기판 또는 재료 레이어(512)의 부분들을 노출시키는 마스크로서 사용하여 에칭된다. 이러한 일 실시예에서, 금속 레이어(518)는 노출된 절연 레이어들에 대해 선택적으로 에칭되는데, 예를 들어, Cl2, HBr,Ar을 기반으로 하는 플라즈마를 사용하여 에칭된다. 에칭 프로세스는 감형(subtractive) 금속 에칭 프로세스이기 때문에, 예를 들어, 정교한 오버-에칭 프로세스를 사용하여, 측벽들의 스트링거 오프(stringers off)를 제거하는 주의가 취해져야할 필요가 있을 수 있다.
도 5i를 참조하면, 패터닝된 레지스트 또는 하드마스크(520)가 제거되어 패터닝된 금속 레이어(518)를 노출시킨다. 그리고, 도 5j에 도시된 바와 같이, 도 5i의 구조 상에 유전체 레이어(522)가 형성된다. 도 5k를 참조하면, 유전체 레이어(522)는, 에를 들어, 화학적 기계적 연마에 의해 평탄화되어, 고립된 메모리 엘리먼트들을 갖는 수직 크로스 포인트 어레이를 제공한다. 도 5k는 상면도, 유전체 레이어(522)를 통해 취해지는 단면도 (1) 및 금속 레이어(518)을 통해 취해지는 단면도 (2)를 포함한다. 도면에 의해 돕기 위해, 도 6은, 본 발명의 일 실시예에 따라, 수평 워드라인(WL), 수직 비트라인(BL), 및 수평 워드라인(WL)과 수직 비트라인(BL)의 크로스 포인트에 있는 메모리/셀렉터 디바이스의 주요 피처들을 보여주는 수직 크로스 포인트 어레이의 일부(600)를 도시한다. 도 6을 참조하면, 수직 비트라인 및 수평 워드라인의 각 크로스 섹션(x-section)에 셀렉터 및 메모리 엘리먼트들의 액티브 레이어들이 이와 같이 제공된다.
본 명세서에서의 실시예들의 피처들은 물리적 분석에 의해 검출가능할 수 있다. 예를 들어, 비트라인들이 수직인지 및 박막 셀렉터와 박막 메모리 엘리먼트들 양자 모두가 수직 비트라인들과 수평 워드라인의 크로스 섹션들에 위치되는지를 판정하는데 SEM(Scanning Electron Microscope)가 사용될 수 있다. 고립된 박막 셀렉터 및 박막 메모리 엘리먼트가 수직 비트라인들과 수평 워드라인들의 크로스 섹션들에 위치되는지를 판정하는데 TEM(Transmission Electron Microscope)가 사용될 수 있다. 관련기술 저항성 디바이스들의 상태에 ?璨? 본 명세서에 설명되는 하나 이상의 실시예들의 차이점들 중 하나는, 메모리 엘러먼트의 스택에 있는 모든 레이어들이 도전성 박막들로 구성된다는 점이다. 결과적으로, 궁극적인 저항성 메모리 엘리먼트에 대한 디바이스 구조는, 막들 중 적어도 하나가 절연체 및/또는 유전체 막인 관련기술 디바이스들의 상태와 상이하다. 종래의 디바이스들에서 이러한 막들에 대해서, 저항률은, 금속들 또는 금속 화합물들의 것보다 수 배 크기 더 높고, 디바이스가 형성될 때까지 로우 필드에서는 본질적으로 측정될 수 없다. 그러나, 본 명세서에 설명되는 실시예들에서는, 메모리 엘리먼트에서의 모든 레이어들이 도전체들이기 때문에, 이러한 배치는: (1) 예를 들어, 1 볼트보다 낮은 전압 작업; (2) 기술분야 RRAM의 상태에 대해 요구되는 통상적으로 형성 전압으로 불리우는 1회 고전압에 대한 필요성의 제거; 및 (3) MCOM 구조를 갖는 메모리 디바이스의 작업에서 고속 판독을 제공할 수 있는 저 저항들(예를 들어, 모든 컴포넌트들이 도전체이기 때문임) 중 하나 이상을 가능하게 한다.
일 양상에서, 위에 설명된 수직 크로스 포인트 어레이들의 개별 메모리 엘리먼트들은 음이온 기반의 도전성 산화물 메모리 엘리먼트들일 수 있다. 예를 들어, 도 7은, 본 발명의 일 실시예에 따라서, 음이온 기반의 MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트에 대한 상태들을 변화시키는 것을 나타내는 작업 개략도를 도시한다. 도 7을 참조하면, 메모리 엘리먼트(700)는 전극/도전성 산화물/전극 재료 스택을 포함한다. 메모리 엘리먼트(700)는 덜 도전성인 상태 (1)에서 시작할 수 있고, 도전성 산화물 레이어는 덜 도전성인 상태(704A)에 있다. 포지티브 바이어스의 지속시간 (2)와 같은 전기 펄스가 더 도전성인 상태 (3)의 메모리 엘리먼트(700)를 제공하도록 인가될 수 있고, 도전성 산화물 레이어는 더 도전성인 상태(704B)에 있다. 네거티브 바이어스의 지속시간 (4)와 같은 전기 펄스가 덜 더전성인 상태 (1)을 갖는 메모리 엘리먼트(700)을 다시 제공하도록 인가될 수 있다. 따라서, 메모리 엘리먼트(700)의 저항을 변경하는데 전기 펄싱이 사용될 수 있다.
이와 같이, 일 실시예에서, 메모리 엘리먼트는 2개 전극들 사이에 샌드위치되는 음이온 기반의 도전성 산화물 레이어를 포함한다. (디바이스가 판독될 때) 로우 필드에 있는 도전성 산화물 레이어의 저항률은, 일부 실시예들에서, 예를 들어 TiAlN인 금속 화합물들의 통상적인 도전성 막들에서 발견되는 범위에 있다. 예를 들어, 특정 실시예에서, 이러한 레이어의 저항률은 로우 필드에서 측정될 때 대략 0.1 Ohm cm - 10 kOhm cm의 범위에 있다. 막의 저항률은 빠른 판독에 적합한 범위 내의 최종 저항 값을 달성하도록 메모리 엘리먼트 사이즈에 따라 조절된다. (디바이스에 기입될 때) 하이 필드에 있는 도전성 산화물 레이어의 저항률은, 일부 실시예들에서, Ti와 같은 금속들의 통상적인 도전성 막들에서 발견되는 범위에 있고, 이러한 체제에서의 도통은 전자 및 이온 전류 성분들 양자 모두 높다. 예를 들어, 특정 실시예에서, 이러한 레이어의 저항률은 하이 필드에서 대략 10u Ohmㆍcm - 1mOhmㆍcm의 범위(스택에 사용된 특정 두께에 대해 측정됨)에 있다. 도전성 산화물 레이어의 조성은 그 조성에서의 작은 변화가 저항에서의 큰 변화를 초래하는 방식으로 조절될 수 있다. 저항 변화는, 일부 실시예들에서, 예를 들어, 주입된/추출된 전하가 더 저항성인 상 구성과 덜 저항성인 상 구성 사이의 도전성 산화물 레이어에서의 상 천이를 초래할 때, Mott 천이에 기인하여 발생된다. 다른 실시예들에서, 저항 변화는 도전성 산화물 레이어에서 산소 공공들의 농도를 변경함으로써 유도될 수 있다.
하나의 접근방식의 일 예로서, 도 8은, 본 발명의 일 실시예에 따라, 도전성 산화물 레이어에서 산소 공공들의 농도를 변경함으로써 유도되는 음이온 기반의 도전성 산화물 레이어에서의 저항 변화의 개략도를 도시한다. 도 8을 참조하면, 메모리 엘리먼트(800)가 퇴적된 상태 (A)로서 도시된다. 이러한 메모리 엘리먼트는 팔라듐(Pd) 전극(802)과 텅스텐(W) 전극(806) 사이의 도전성 산화물 레이어(804)를 포함한다. 산소 원자들 및 산소 공공들은 (A)에 도시된 바와 같이 분포될 수 있다. 도 8의 (B)를 참조하면, 포지티브 바이어스의 인가시, 메모리 엘리먼트(800)는 더 도전성으로 될 수 있다. 그러한 상태에서, 산소 원자들은 전극(806) 쪽으로 이동하는 반면, 공공들이 레이어(804) 도처에 남게된다. 도 8의 (C)를 참조하면, 네거티브 바이어스의 인가시, 메모리 엘리먼트는 덜 도전성으로 될 수 있다. 그러한 상태에서, 산소 원자들은 레이어(804) 도처에 더 균등하게 분포된다. 따라서, 일 실시예에서, 도전성 산화물 레이어의 효과적인 조성(예를 들어, 산소 원자들 대 공공들의 위치)이 변형되어 메모리 엘리먼트의 저항을 변경한다. 특정 실시예에서, 이러한 조성 변화를 이끄는, 인가되는 전계는 대략 1e6-1e7 V/cm의 범위의 값들로 조절된다.
위에 간략히 언급되는 바와 같이, 일 실시예에서, 음이온 기반의 도전성 산화물 레이어를 포함하는 메모리 엘리먼트에서 한 전극은 귀금속 기반의 전극인 반면, 다른 전극은 (예를 들어, 산소 저장소로서 역할을 하도록) 더 낮은 원자가 산화물들 중 일부가 도전성인 천이 금속이다. 즉, 산소 원자들이 천이 금속 산화물로 이동할 때, 그 결과 형성되는 계면 천이 금속 산화물은 도전성을 유지한다. 도전성 산화물들을 형성하는 적합한 천이 금속들의 예들은 W, V, Cr 또는 Ir을 포함하지만 이에 제한되는 것은 아니다. 다른 실시예들에서, 전극들 중 하나 또는 양자 모두는 일렉트로-크로믹(electro-chromic) 재료로 제조된다. 다른 실시예들에서, 전극들 중 하나 또는 양자 모두는 제2의 상이한 도전성 산화물 재료로 제조된다. 일 실시예에서, 적합한 도전성 산화물들의 예들은: ITO(In203 - xSn02 -x), In2O3 -x, 반화학량론의 산화이트륨 도핑된 산화지르코늄(Y2O3 - xZrO2 -x) 또는 La1 - xSrxGa1 - yMgyO3 -x-0.5(x+y)를 포함하지만 이에 제한되는 것은 아니다. 다른 실시예에서, 도전성 산화물 레이어는 2 이상의 금속 엘리먼트들을 갖는 재료로 구성된다(예를 들어, HfOx 또는 TaOx와 같은, 2원 산화물들에서 발견되는 것과 같은 한 재료를 사용하는 보통의 RRAM 메모리들과 대조적임). 그러한 3원, 4원 등의 합금들에서, 사용되는 금속들은 주기율표의 인접 열들로부터의 것이다. 적합한 이러한 도전성 산화물들의 특정 예들은: Y203- xZr02 -x에서의 Y 및 Zr, In203 - xSn02 -x에서의 In 및 Sn, 또는 La1 - xSrxGa1 - yMgy03에서의 Sr 및 La를 포함하지만, 이에 제한되는 것은 아니다. 이러한 재료들은 산소 공공들의 수를 상당히 증가시키는 알리오밸런트 치환(aliovalent substitution)을 갖도록 선택되는 조성들로서 볼 수 있다. 일부 실시예들에서, 프로그래밍 중 이러한 전극의 저항의 변화는 전체 저항 변화에 기여할 수 있다는 점에 주목하자.
일 실시예에서, 적합한 귀금속들의 예들은, Pd 또는 Pt를 포함하지만, 이에 제한되는 것은 아니다. 특정 실시예에서, 보다 복잡한, 그렇지만 여전히 모두 도전성인, 스택은, 대략 10nm Pd 제1 전극 레이어, 대략 3nm In2O3 -x 및/또는 SnO2 -x 도전성 산화물 레이어, 및 대략 20nm 텅스텐/lOnm Pd/lOOnm TiN /55nm W로 구성되는 제2 전극 스택을 포함한다.
다른 양상에서, 하나 이상의 실시예들은, 산소 공공 생성을 통한 음이온 도전율에 의해 프로그래밍이 구동되는 산화물 기반의 저항성 변화 메모리에 비해 양이온 도전성율 기반으로 하는 도전성 산화물 레이어를 갖는 메모리 스택의 제조를 포함한다. 메모리 엘리먼트를 음이온 기반의 도전성 산화물 대신에 양이온 기반의 도전성 산화물에 기반을 두게 함으로써, 더 빠른 프로그래밍 작업들이 달성될 수 있다. 이러한 성능의 증가는, 이온 도전율이 음이온 도전성 산화물에 비해 양이온 도전성 산화물에 대해 훨씬 더 높다는, 예를 들어 리튬 실리케이트(Li4SiO4, 양이온 기반의 산화물)에 대한 이온 도전율이 지르코니아(ZrO2 또는 ZrOx, 음이온 기반 산화물)에 대한 것보다 높다는 관찰결과에 적어도 부분적으로 기초할 수 있다.
일 예로서, 도 9는, 본 발명의 일 실시예에 따라서, 양이온 기반의 MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트에 대한 상태들의 변화를 나타내는 작업 개략도를 설명한다. 도 9를 참조하면, 메모리 엘리먼트(900)는 더 도전성인 상태 (1)에서 시작할 수 있으며, 양이온 기반의 도전성 산화물 레이어는 더 도전성인 상태(904A)에 있다. 포지티브 바이어스의 지속시간 (2)와 같은 전기 펄스가 덜 도전성인 상태 (3)의 메모리 엘리먼트(900)를 제공하도록 인가될 수 있고, 양이온 기반의 도전성 산화물 레이어는 덜 도전성인 상태(904B)에 있다. 네거티브 바이어스의 지속시간 (4)와 같은 전기 펄스가 더 도전성인 상태 (1)를 갖는 메모리 엘리먼트(900)를 다시 제공하도록 인가될 수 있다. 따라서, 메모리 엘리먼트(900)의 저항을 변경하는데 전기 펄싱이 사용될 수 있다. 인가되는 극성은 네거티브 바이어스 하에서 메모리 레이어 내의 활성 양이온들을 삽입 전극으로 끌어당기기 위한 것 등이다.
이와 같이, 일 실시예에서, 메모리 엘리먼트는 2개 전극들 사이에 샌드위치되는 양이온 기반의 도전성 산화물 레이어를 포함한다. (디바이스가 판독될 때) 로우 필드에 있는 양이온 도전성 산화물 레이어의 저항률은, 일부 실시예들에서, 예를 들어 TiAlN인 금속 화합물들의 통상적인 도전성 막들에서 발견되는 바와 같이 낮을 수 있다. 예를 들어, 특정 실시예에서, 이러한 레이어의 저항률은 로우 필드에서 측정될 때 대략 0.1 Ohm cm - 10 kOhm cm의 범위(스택에 사용된 특정 두께에 대해 측정됨)에 있다. 막의 저항률은 빠른 판독에 적합한 범위 내의 최종 저항 값을 달성하도록 메모리 엘리먼트 사이즈에 따라 조절된다.
하나의 접근방식의 일 예로서, 도 10은, 본 발명의 일 실시예에 따라, 도전성 산화물 레이어에서 (리튬 양이온 공공들과 같은) 양이온 공공들의 농도를 변경함으로써 유도되는 양이온 기반의 도전성 산화물 레이어에서의 저항 변화의 개략도를 도시한다.
도 10을 참조하면, 메모리 엘리먼트(1000)가 퇴적된 상태 (A)로서 도시된다. 이러한 메모리 엘리먼트는 하부 전극(1002)과 상부 전극(1006) 사이의 양이온 기반의 도전성 산화물 레이어(1004)를 포함한다. 특정 예에서, 레이어(1004)는 이하 더 상세히 설명되는, 리튬 코발트 산화물 레이어이며, 리튬 원자들 및 리튬 공공들이 (A)에 도시된 바와 같이 분포된다. 도 10의 (B)를 참조하면, 네거티브 바이어스의 인가시, 메모리 엘리먼트(1000)는 더 도전성이 될 수 있다. 그 상태에서, 리튬 원자들은 상부 전극(1006) 쪽으로 이동하는 반면, 공공들은 레이어(1004) 도처에 유지된다. 도 10의 (C)를 참조하면, 전극들 중 하나에 대한 포지티브 바이어스의 인가시, 메모리 엘리먼트는 덜 도전성이 될 수 있다. 그 상태에서, 리튬 원자들은 레이어(1004) 도처에 더 균일하게 분포된다. 따라서, 일 실시예에서, 양이온 기반의 도전성 산화물 레이어의 효과적 조성(예를 들어, 공공들 대 리튬 원자들(또는 양이온들)의 위치)이 변형되어 메모리 엘리먼트의 저항을 변경한다- 일부 실시예들에서는 화학량-유도된 Mott 천이로 인함 -. 특정 실시예에서, 기록 작업 동안 이러한 조성적 변경을 이끄는, 인가되는 전계는 대략 1e6-1e7 V/cm의 범위의 값들로 조절된다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 기반의 도전성 산화물 레이어(1004)는 레이어 자체 내의 양이온 기반의 이동성에 적합한 재료로 구성된다. 특정 실시예에서, 도 10 (A) 부분의 레이어(1004)는 리튬 코발트 산화물(LiCoO2)로 구성된다. 그리고, (B) 부분에서, 대응 레이어는 네거티브 바이어스가 인가될 때 리튬이 결핍되고(예를 들어, Li<0.75Co02), (예를 들어, 양이온들로서의) 리튬 원자들은 전극(1006) 쪽으로 이동한다. 대조적으로, (C) 부분에서, 대응 레이어는 포지티브 바이어스가 인가될 때 리튬이 풍부하게 되고(예를 들어, Li>0 . 95CoO2), (예를 들어, 양이온들로서의) 리튬 원자들은 전극(1006)으로부터 멀리 이동한다. 다른 실시예들에서, 양이온 도전율을 갖는 다른 적절한 조성들은, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2(이들 모두는 리튬 원자 또는 Li+ 이동성 기반임), Na β-알루미나(나트륨 원자 또는 Na+ 이동성 기반임) 또는 AgI, RbAg4I5, AgGeAsS3(이들 모두는 은 원자 또는 Ag+ 이동성 기반임)을 포함하지만 이에 제한되는 것은 아니다. 일반적으로, 이러한 예들은 (예를 들어, 산소 원자들 또는 O2- 음이온들에 대한) 음이온 기반의 이동성 또는 이동보다 통상적으로 훨씬 더 빠른 양이온 이동성 또는 이동에 기반을 두는 재료들을 제공한다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 도전성 산화물 레이어를 포함하는 메모리 엘리먼트 내의 하나의 전극(예를 들어, 하부 전극(1002))은 귀금속 기반의 전극이다. 일 실시예에서, 적합한 귀금속들의 예들은 팔라듐(Pd) 또는 백금(Pt)을 포함하지만 이에 제한되는 것은 아니다. 특정 실시예에서, 메모리 스택은 약 10 나노미터 두께의 Pd 레이어로 구성되는 하부 전극을 포함한다. 전극들(1002 및 1006)에 대한 "하부" 및 "상부"라는 용어들의 사용은 단지 상대적일 필요가 있으며, 예를 들어 아래에 있는 기판에 대해 절대적일 필요는 없다는 점이 이해되어야 한다.
일 실시예에서, 도 10을 다시 참조하면, 양이온 도전성 산화물 레이어를 포함하는 메모리 엘리먼트 내의 다른 전극(예를 들어, 상부 전극(1006))은 양이온들을 이동시키기 위한 "삽입 호스트(intercalation host)"이다. 상부 전극의 재료는, 해당 재료가 이동하는 양이온들이 존재하거나 하지 않는 상황에서 도전성을 가지며, 이동하는 양이온들의 부재 또는 존재 시에 실질적으로 변경되지 않는다는 점에서 호스트이다. 일 실시예에서, 상부 전극은, 예를 들어 이황화물(예를 들어, TaS2)과 같은 금속 칼코게나이드 또는 흑연과 같은 재료로 구성되지만, 이에 제한되는 것은 아니다. 이러한 재료들은 도전성을 갖는 것은 물론, Li+와 같은 양이온들을 흡수한다. 이는 이동하는 산소 원자들 또는 음이온들을 수용하도록 대응 도전성 산화물을 갖는 금속을 포함할 수 있는 음이온 기반의 도전성 산화물에 대한 전극과 대조적이다.
위에 도 7-10과 관련된 설명을 다시 참조하면, 도전성 금속 산화물 레이어를 포함하는 도전성 레이어들의 스택은 메모리 비트 셀로서 제조하는데 사용될 수 있다. 예를 들어, 도 11은, 본 발명의 일 실시예에 따른, MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트(1110)를 포함하는 메모리 비트 셀(1100)의 개략도를 도시한다.
도 11을 참조하면, MCOM 메모리 엘리먼트(1110)는 제1 도전성 전극(1112)에 인접하는 도전성 금속 산화물 레이어(1114)와 제1 도전성 전극(1112)를 포함할 수 있다. 제2 도전성 전극(1116)은 도전성 산화물 레이어(1114)에 인접한다. 제2 도전성 전극(1116)은 비트 라인(1132)에 전기적으로 접속될 수 있다. 제1 도전성 전극(1112)은 트랜지스터(1134)와 연결될 수 있다. 트랜지스터(1134)는 기술분야에 숙련된 자들에게 이해될 방식으로 워드라인(1136) 및 소스라인(1138)과 연결될 수 있다. 메모리 비트 셀(1100)은, 기술분야의 숙련된 자들에게 이해되듯이, 메모리 비트 셀(1100)의 작업을 위해, 추가적인 판독 및 기입 회로(도시되지 않음), 감지 증폭기(도시되지 않음), 비트 라인 기준(도시되지 않음) 등을 더 포함할 수 있다. 복수의 메모리 비트 셀들(1100)은 (예를 들어, 도 3, 4a 및 4b와 관련하여 도시되고 설명된 바와 같이) 메모리 어레이를 형성하도록 상호 작업적으로 접속될 수 있으며, 이러한 메모리 어레이는 불휘발성 메모리 디바이스에 통합될 수 있다는 점이 이해되어야 한다. 비록 후자의 경우만 도시되지만, 트랜지스터(1134)는 제2 도전성 전극(1116) 또는 제1 도전성 전극(1112)에 접속될 수 있다는 점이 이해되어야 한다.
도 12는, 본 발명의 일 실시예에 따른, 전자 시스템(1200)의 블럭도를 도시한다. 전자 시스템(1200)은, 예를 들어, 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(1200)은 (프로세서(1204) 및 제어 유닛(1206)을 갖는) 마이크로프로세서(1202), 메모리 장치(1208) 및 입력/출력 디바이스(1210)를 포함할 수 있다(전자 시스템(1200)은 다양한 실시예들에서 복수의 프로세서들, 제어 유닛들, 메모리 디바이스 유닛들 및/또는 입력/출력 디바이스를 가질 수 있다는 점이 이해되어야 한다). 일 실시예에서, 전자 시스템(1200)은 프로세서(804)에 의해 데이터에 대해 수행될 작업들, 뿐만 아니라, 프로세서(1204), 메모리 디바이스(1208) 및 입력/출력 디바이스(1210) 사이의 다른 트랜잭션들도 정의하는 명령어들의 세트를 갖는다. 제어 유닛(1206)은 명령어들이 메모리 디바이스(1208)로부터 검색되고 실행되도록 하는 작업들의 세트를 통해 순환함으로써 프로세서(1204), 메모리 디바이스(1208) 및 입력/출력 디바이스(1210)의 작업들을 조정한다. 메모리 디바이스(1208)는 본 설명에서 설명된 바와 같은 도전성 산화물 및 전극 스택을 갖는 메모리 엘리먼트를 포함할 수 있다. 일 실시예에서, 메모리 디바이스(1208)는, 도 12에 도시된 바와 같이, 마이크로프로세서(1202)에 임베드된다.
도 13은 본 발명의 한 구현에 따른 컴퓨팅 디바이스(1300)를 도시한다. 컴퓨팅 디바이스(1300)는 보드(1302)를 수용한다. 보드(1302)는 프로세서(1304) 및 적어도 하나의 통신 칩(1306)을 포함하는 다수의 컴포넌트들을 포함할 수 있지만 이에 제한되는 것은 아니다. 프로세서(1304)는 보드(1302)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서 적어도 하나의 통신 칩(1306) 또한 보드(1302)에 물리적으로 및 전기적으로 연결된다. 추가적 구현들에서, 통신 칩(1306)은 프로세서(1304)의 일부이다.
그 응용들에 따라서, 컴퓨팅 디바이스(1300)는 마더보드(1302)에 물리적으로 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되는 것은 아니다.
통신 칩(1306)은 컴퓨팅 디바이스(1300)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고형 매체를 통해 변조된 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 이 용어는 관련 디바이스들이 배선들을 전혀 포함하지 않는 것을 시사하는 것은 아니다. 통신 칩(1306)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생어들, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1300)는 복수의 통신 칩(1306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1306)은 Wi-Fi 및 Bluetooth와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(1300)의 프로세서(1304)는 프로세서(1304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따른 도전성 산화물 및 전극 스택들을 갖는 저 전압 임베디드 메모리의 하나 이상의 디바이스들을 포함하거나, 또는 이와 전기적으로 연결된다. "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말할 수 있다.
통신 칩(1306)은 또한 통신 칩(1306) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따른 도전성 산화물 및 전극 스택들을 갖는 저 전압 임베디드 메모리의 하나 이상의 디바이스들을 포함하거나, 또는 이와 전기적으로 연결된다.
다른 구현들에서는, 컴퓨팅 디바이스(1300) 내에 수용된 다른 컴포넌트가 본 발명의 구현들에 따른 도전성 산화물 및 전극 스택들을 갖는 저 전압 임베디드 메모리의 하나 이상의 디바이스들을 포함하거나, 또는 이와 전기적으로 연결되는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(1300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 하나 이상의 실시예들은 일반적으로 마이크로전자 메모리의 제조에 관한 것이다. 마이크로전자 메모리는 불휘발성일 수 있으며, 이러한 메모리는 전력이 인가되지 않은 경우에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시예들은 불휘발성 마이크로전자 메모리 디바이스들을 위한 도전성 산화물 및 전극 스택을 갖는 메모리 엘리먼트의 제조에 관한 것이다. 이러한 엘리먼트는, 자신의 불휘발성을 위해서, 또는 eDRAM(embedded Dynamic Random Access Memory)에 대한 대체로서, 임베디드 불휘발성 메모리에 사용될 수 있다. 예를 들어, 이러한 엘리먼트는 특정 기술 노드 내에서 경쟁력 있는 셀 사이즈들로 1T-1X 메모리(X=커패시터 또는 저항)에 대해, 또는 그 대신에, 사용될 수 있다.
일 실시예에서, 도전성 산화물 레이어를 포함하는 어레이 메모리 엘리먼트는 오염과 관련된 영향들을 제거하기 위해 모든 활성 레이어들이 제자리에(in situ) 퇴적되는 커패시터 흐름을 포함하는 프로세스 흐름에 의해 제조된다. 메모리 작업은 DC 1V 이하의 전압들에서 수행될 수 있다. 일 실시예에서, 제조된 디바이스는, 예를 들어, 종래의 디바이스들에 대한 퍼스트 파이어(first fire)로서 알려진 바와 같은 초기 고전압 DC 스위프의 인가를 필요로 하지 않는다.
따라서, 본 발명의 실시예들은 MCOM(Metal-Conductive Oxide-Metal) 메모리 엘리먼트들에 대한 수직 크로스 포인트 임베디드 메모리 아키텍처들을 포함한다.
일 실시예에서, 메모리 어레이는 기판을 포함한다. 기판 위의 평면에 복수의 수평 워드라인들이 배치된다. 복수의 수직 비트라인들이, 기판 위에 배치되고, 복수의 수평 워드라인들과 상호 개재되어, 복수의 수평 워드라인들 각각과 복수의 수직 비트라인들 각각 사이에 복수의 크로스 포인트들을 제공한다. 기판 위의 평면에 복수의 메모리 엘리먼트들이 배치되고, 크로스 포인트의 대응 워드라인과 비트라인 사이의 각각의 크로스 포인트에 하나의 메모리 엘리먼트가 배치된다.
일 실시예에서, 복수의 메모리 엘리먼트들 각각은 CORAM(Conductive-Oxide Random Access Memory) 엘리먼트이다.
일 실시예에서, CORAM 엘리먼트는 음이온 기반의 도전성 산화물 메모리 레이어를 포함한다.
일 실시예에서, 음이온 기반의 도전성 산화물 메모리 레이어는 대략 1 - 10 나노미터 범위의 두께를 갖는 산소 공공 도핑된 저 저항 산화물 레이어를 포함한다.
일 실시예에서, 음이온 기반의 도전성 산화물 메모리 레이어는, ITO(In2O3 -xSn2-x), In2O3 -x, 반화학량론의 산화이트륨 도핑된 산화지르코늄(Y2O3 - xZrO2 -x) 또는 La1-xSrxGa1-yMgyO3-x-0.5(x+y)와 같은 재료로 구성되지만, 이에 제한되는 것은 아니다.
일 실시예에서, 음이온 기반의 도전성 산화물 메모리 레이어의 저항률은 대략 0.1V의 로우 필드에서 측정될 때 대략 10mOhm cm - 10 kOhm의 범위에 있다.
일 실시예에서, 음이온 기반의 도전성 산화물 메모리 레이어는 산소 저장소를 제공하는 전극에 연결된다.
일 실시예에서, CORAM 엘리먼트는 양이온 기반의 도전성 산화물 메모리 레이어를 포함한다.
일 실시예에서, 양이온 기반의 도전성 산화물 메모리 레이어는, 리튬(Li+) 이동성을 갖고, LiCoO2, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H 또는 LiTiS2 레이어와 같은 레이어이지만, 이에 제한되는 것은 아니다.
일 실시예에서, 양이온 기반의 도전성 산화물 메모리 레이어는, 나트륨(Na+) 이동성을 갖고, Na β-알루미나의 레이어이다.
일 실시예에서, 양이온 기반의 도전성 산화물 메모리 레이어는, 은(Ag+) 이동성을 갖고, AgI, RbAg4I5 또는 AgGeAsS3 레이어와 같은 레이어이지만, 이에 제한되는 것은 아니다.
일 실시예에서, 양이온 기반의 도전성 산화물 메모리 레이어의 저항률은 대략 0.1 V의 로우 필드에서 측정될 때 대략 10mOhm cm - 10 kOhm의 범위에 있다.
일 실시예에서, 양이온 기반의 도전성 산화물 메모리 레이어는 양이온들에 대한 삽입 호스트(intercalation host)인 전극에 연결된다.
일 실시예에서, 메모리 어레이는 대응 비트라인과 메모리 엘리먼트 사이의 각 크로스 포인트에 배치되는 셀렉터 레이어를 더 포함한다.
일 실시예에서, 메모리 어레이는, 어레이에 대한 복수의 스위치 트랜지스터들을 더 포함하고, 스위치 트랜지스터들은, 기판 위에서 복수의 수평 워드라인들, 복수의 수직 비트라인들 및 복수의 메모리 엘리먼트들 아래에 배치된다.
일 실시예에서, 복수의 수직 비트라인들은 추가적인 경로 레이어들 없이 아래에 있는 기판에 연결된다.
일 실시예에서, 메모리 어레이는, 제1 평면 위에서 제1 평면과 평행한 제2 평면에 배치되는 제2 복수의 수평 워드라인들을 더 포함한다. 복수의 수직 비트라인들 또한 제2 복수의 수평 워드라인들과 상호 개재되어, 제2 복수의 수평 워드라인들 각각과 복수의 수직 비트라인들 각각 사이의 제2 복수의 크로스 포인트들을 제공한다. 메모리 어레이는 또한 제2 평면에 배치되는 제2 복수의 메모리 엘리먼트들을 더 포함하고, 크로스 포인트의 대응 워드라인과 비트라인 사이의 각 크로스 포인트에 하나의 메모리 엘리먼트가 배치된다.
일 실시예에서, CORAM(Conductive-Oxide Random Access Memory) 어레이는, 기판 위의 수평 평면에 있는 복수의 크로스 포인트들을 포함하고, 각각의 크로스 포인트는 대응하는 수평 워드라인 및 수직 비트라인으로부터 형성된다. CORAM 엘리먼트는 또한 복수의 CORAM 엘리먼트들을 포함하고, 각 CORAM 엘리먼트는 대응하는 하나의 크로스 포인트에 배치된다.
일 실시예에서, 복수의 CORAM 엘리먼트들 각각은 음이온 기반의 도전성 산화물 메모리 레이어를 포함한다.
일 실시예에서, 복수의 CORAM 엘리먼트들 각각은 양이온 기반의 도전성 산화물 메모리 레이어를 포함한다.
일 실시예에서, CORAM 어레이는 제1 수평 평면 위의 제2 수평 평면에 있는 제2 복수의 크로스 포인트들을 더 포함하고, 각각의 크로스 포인트는 대응 수평 워드라인 및 수직 비트라인으로부터 형성된다. CORAM 어레이는 또한 제2 복수의 CORAM 엘리먼트들을 더 포함하고, 각각의 CORAM 엘리먼트는 제2 복수의 크로스 포인트들 중 대응하는 하나의 크로스 포인트에 배치된다. 동일한 비트라인이 제1 복수의 CORAM 엘리먼트들 중 하나의 CORAM 엘리먼트와 제2 복수의 CORAM 엘리먼트들 중 하나의 CORAM 엘리먼트를 연결한다.
일 실시예에서, 메모리 어레이를 제조하는 방법은, 2 이상인 복수의 수평 워드라인들을 형성하는 제1 단일 리소그래픽 작업을 수행하는 단계를 포함하고, 각각의 복수의 수평 워드라인들은 기판 위의 상이한 평면에 배치된다. 본 방법은 또한 복수의 수직 비트라인들을 형성하는 제2 단일 리소그래픽 작업을 수행하는 단계를 포함하고, 각각의 비트라인은 2 이상인 복수의 수평 워드라인들 각각의 대응하는 것과 크로스 포인트를 형성한다. 본 방법은 또한 각각의 크로스 포인트에 메모리 엘리먼트를 형성하는 단계를 포함한다.
일 실시예에서, 각각의 크로스 포인트에 메모리 엘리먼트를 형성하는 단계는 CORAM(Conductive-Oxide Random Access Memory) 엘리먼트를 형성하는 단계를 포함한다.
일 실시예에서, CORAM 엘리먼트를 형성하는 단계는 음이온 기반의 도전성 산화물 메모리 레이어를 형성하는 단계를 포함한다.
일 실시예에서, CORAM 엘리먼트를 형성하는 단계는 양이온 기반의 도전성 산화물 메모리 레이어를 형성하는 단계를 포함한다.

Claims (20)

  1. 메모리 어레이로서,
    기판;
    상기 기판 위의 평면에 배치되는 복수의 수평 워드라인들;
    상기 기판 위에 배치되고, 상기 복수의 수평 워드라인들과 상호 개재되어 있는 복수의 수직 비트라인들- 상기 복수의 수평 워드라인들 각각과 상기 복수의 수직 비트라인들 각각 사이에 복수의 크로스 포인트들이 제공됨 -;
    상기 기판 위의 평면에 배치되는 복수의 메모리 엘리먼트들- 상기 크로스 포인트의 대응 워드라인과 비트라인 사이의 각각의 크로스 포인트에 하나의 메모리 엘리먼트가 배치됨 -; 및
    상기 대응 비트라인과 메모리 엘리먼트 사이의 각각의 크로스 포인트에 배치되는, 비-도전성 수직 셀렉터 레이어
    를 포함하는 메모리 어레이.
  2. 제1항에 있어서,
    상기 복수의 메모리 엘리먼트들 각각은 CORAM(Conductive-Oxide Random Access Memory) 엘리먼트인 메모리 어레이.
  3. 제2항에 있어서,
    상기 CORAM 엘리먼트는 음이온 기반의 도전성 산화물 메모리 레이어를 포함하는 메모리 어레이.
  4. 제3항에 있어서,
    상기 음이온 기반의 도전성 산화물 메모리 레이어는 1 - 10 나노미터 범위의 두께를 갖는 산소 공공(oxygen vacancy) 도핑된 저 저항 산화물 레이어를 포함하는 메모리 어레이.
  5. 제3항에 있어서,
    상기 음이온 기반의 도전성 산화물 메모리 레이어는, ITO(In2O3-xSn2-x), In2O3-x, 반화학량론의 산화이트륨 도핑된 산화지르코늄(sub-stoichiometric yttria doped zirconia)(Y2O3-xZrO2-x) 및 La1-xSrxGa1-yMgyO3-x-0.5(x+y)를 포함하는 그룹에서 선택되는 재료를 포함하고, 상기 음이온 기반의 도전성 산화물 메모리 레이어의 저항률은 0.1V의 로우 필드에서 측정될 때 10mOhm cm - 10 kOhm의 범위에 있는 메모리 어레이.
  6. 제3항에 있어서,
    상기 음이온 기반의 도전성 산화물 메모리 레이어는 산소 저장소를 제공하는 전극에 연결되는 메모리 어레이.
  7. 제2항에 있어서,
    상기 CORAM 엘리먼트는 LiCoO2, LiMnO2, Li4TiO12, LiNiO2, LiNbO3, Li3N:H, LiTiS2, Na β-알루미나, AgI, RbAg4I5 및 AgGeAsS3를 포함하는 그룹으로부터 선택되는 양이온 기반의 도전성 산화물 레이어를 포함하고, 상기 양이온 기반의 도전성 산화물 메모리 레이어의 저항률은 0.1 V의 로우 필드에서 측정될 때 10mOhm cm - 10 kOhm의 범위에 있는 메모리 어레이.
  8. 제7항에 있어서,
    상기 양이온 기반의 도전성 산화물 메모리 레이어는 양이온들에 대한 삽입 호스트(intercalation host)인 전극에 연결되는 메모리 어레이.
  9. 삭제
  10. 제1항에 있어서,
    상기 어레이에 대한 복수의 스위치 트랜지스터들- 상기 스위치 트랜지스터들은, 상기 기판 위에 그리고 상기 복수의 수평 워드라인들, 상기 복수의 수직 비트라인들 및 상기 복수의 메모리 엘리먼트들 아래에 배치됨 -을 더 포함하는 메모리 어레이.
  11. 제1항에 있어서,
    상기 복수의 수직 비트라인들은 추가적인 경로 레이어(routing layer)들 없이 아래에 있는 기판에 연결되는 메모리 어레이.
  12. 제1항에 있어서,
    제1 평면 위에서 제1 평면과 평행한 제2 평면에 배치되는 제2 복수의 수평 워드라인들- 상기 복수의 수직 비트라인들 또한 상기 제2 복수의 수평 워드라인들과 상호 개재되어 있어, 상기 제2 복수의 수평 워드라인들 각각과 상기 복수의 수직 비트라인들 각각 사이의 제2 복수의 크로스 포인트들을 제공함 -; 및
    상기 제2 평면에 배치되는 제2 복수의 메모리 엘리먼트들- 상기 크로스 포인트의 대응 워드라인과 비트라인 사이의 각 크로스 포인트에 하나의 메모리 엘리먼트가 배치됨 -
    을 더 포함하는 메모리 어레이.
  13. 메모리 어레이를 제조하는 방법으로서,
    2 이상인 복수의 수평 워드라인들을 형성하는 제1 단일 리소그래픽 작업을 수행하는 단계- 각각의 복수의 수평 워드라인들은 기판 위의 상이한 평면에 배치됨 -;
    복수의 수직 비트라인들을 형성하는 제2 단일 리소그래픽 작업을 수행하는 단계- 각각의 비트라인은 상기 2 이상인 복수의 수평 워드라인들 각각의 대응하는 것과 크로스 포인트를 형성함 -;
    각각의 크로스 포인트에 메모리 엘리먼트를 형성하는 단계 - 각각의 크로스 포인트에 상기 메모리 엘리먼트를 형성하는 단계는 CORAM(Conductive-Oxide Random Access Memory) 엘리먼트를 형성하는 단계를 포함함 -; 및
    각각의 크로스 포인트에 상기 메모리 엘리먼트와 등각으로(conformal) 수직 비-도전성 셀렉터 레이어를 형성하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 CORAM 엘리먼트를 형성하는 단계는 음이온 기반의 도전성 산화물 메모리 레이어를 형성하는 단계를 포함하는 방법.
  15. 제13항에 있어서,
    상기 CORAM 엘리먼트를 형성하는 단계는 양이온 기반의 도전성 산화물 메모리 레이어를 형성하는 단계를 포함하는 방법.
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