TWI524510B - 用於金屬導電金屬氧化物（ｍｃｏｍ）記憶體元件的垂直交叉點嵌入式記憶體架構 - Google Patents

用於金屬導電金屬氧化物（ｍｃｏｍ）記憶體元件的垂直交叉點嵌入式記憶體架構 Download PDF

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Description

用於金屬導電金屬氧化物(MCOM)記憶體元件的垂直交叉點嵌入式記憶體架構
本發明實施例係在記憶體裝置的領域中，且特別地，用於金屬導電金屬氧化物(MCOM)記憶體元件的垂直交叉點嵌入式記憶體架構。
過去數十年來，積體電路中之特徵的定標已經成為持續成長半導體工業背後的驅動力。對越來越小特徵的定標致使在半導體晶片之有限基板面上功能性單元密度的增加。例如，縮小電晶體尺寸允許晶片上之增加數目記憶體裝置的合併，使具有增加容量的產品得以製造。不過，越來越大容量的驅動並非沒有問題。使每一裝置之性能完善的必然性會變得越來越重要。
嵌入式SRAM(靜態隨機存取記憶體)與DRAM(動態隨機存取記憶體)具有非揮發性與軟性失誤率的問題，而嵌入式快閃記憶體在製程期間內需要額外的遮罩層或處 理步驟，需要用於程式化的高電壓，並且具有持久性與可靠性的問題。以電阻變化為基礎的非揮發性記憶體，被稱為RRAM/ReRAM，基本上在大於1V的電壓上操作，基本上需要一高電壓(>1V)形成步驟以形成一長纖維，並且基本上具有高電阻值來限制讀取性能。就低電壓非揮發性嵌入式應用而言，小於1V並且適合CMOS(互補金氧半導體)邏輯過程的操作電壓係所欲或者有益的。
因此，在非揮發性裝置製造與操作的區域中，仍需明顯的改善。
100A‧‧‧水平堆疊交叉點記憶體陣列
100B‧‧‧水平堆疊交叉點記憶體陣列
102A‧‧‧水平字元線
102B‧‧‧水平字元線
104A‧‧‧水平位元線
104B‧‧‧水平位元線
106A‧‧‧記憶體元件
106B‧‧‧記憶體元件
108A‧‧‧選擇器
108B‧‧‧選擇器
200‧‧‧材料堆疊
202‧‧‧第一金屬層
204‧‧‧氧化物或氮化物絕緣體層
206‧‧‧第二金屬層
208‧‧‧水平字元線
210‧‧‧垂直位元線
300‧‧‧垂直CORAM交叉點陣列
302‧‧‧垂直位元線
304‧‧‧水平字元線
306‧‧‧水平字元線
308‧‧‧記憶體層
310‧‧‧切換層
400A‧‧‧陣列
400B‧‧‧垂直交叉點陣列
402‧‧‧繞線
404‧‧‧水平字元線
406‧‧‧水平字元線
408‧‧‧繞線
410‧‧‧水平位元線
452‧‧‧繞線
454‧‧‧水平字元線
456‧‧‧水平字元線
458‧‧‧接點
460‧‧‧垂直位元線
500‧‧‧材料堆疊
502‧‧‧第一金屬層
504‧‧‧氧化物或氮化物絕緣體層
506‧‧‧第二金屬層
508‧‧‧光阻層與/或硬遮罩層
512‧‧‧底層基板或材料層
514‧‧‧導電氧化物(記憶體層)
516‧‧‧非導電選擇器層
518‧‧‧金屬層
520‧‧‧圖案化光阻或硬遮罩
522‧‧‧介電層
600‧‧‧一部份的垂直交叉點陣列
700‧‧‧記憶體元件
800‧‧‧記憶體元件
802‧‧‧鈀(Pd)電極
804‧‧‧導電氧化物層
806‧‧‧鎢(W)電極
900‧‧‧記憶體元件
1000‧‧‧記憶體元件
1002‧‧‧底部電極
1004‧‧‧以陽離子為基礎的導電氧化物層
1006‧‧‧頂部電極
1100‧‧‧記憶體位元單元
1110‧‧‧金屬導電金屬氧化物記憶體元件
1112‧‧‧第一導電電極
1114‧‧‧導電金屬氧化物層
1116‧‧‧第二導電電極
1132‧‧‧位元線
1134‧‧‧電晶體
1136‧‧‧字元線
1138‧‧‧源極線
1200‧‧‧電子系統
1202‧‧‧微處理器
1204‧‧‧處理器
1206‧‧‧控制單元
1208‧‧‧記憶體裝置
1210‧‧‧輸入/輸出裝置
1300‧‧‧計算裝置
1302‧‧‧面板
1304‧‧‧處理器
1306‧‧‧通訊晶片
圖1A顯示第一習知水平堆疊交叉點記憶體陣列的斜向三維圖。
圖1B顯示第二習知水平堆疊交叉點記憶體陣列的斜向三維圖。
圖2A-2C顯示在根據本發明一實施例之一種製造具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列之方法中之關鍵製造操作的斜向三維圖。
圖3顯示根據本發明一實施例之一種具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列的斜向三維圖。
圖4A顯示一習知雙記憶體層水平堆疊交叉點記憶體陣列的斜向三維圖。
圖4B顯示根據本發明一實施例之一種具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列的斜向三維圖。
圖5A-5K顯示在根據本發明一實施例之一種製造具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列之方法中之各種製造操作的斜向三維圖。
圖6顯示一部份的垂直交叉點陣列，其展示根據本發明一實施例之在水平字元線(WL)與垂直位元線(BL)之交叉點上之水平字元線(WL)、垂直位元線(BL)與記憶體/選擇器裝置的該等關鍵特徵。
圖7顯示一操作示意圖，其代表根據本發明一實施例之以陰離子為基礎之金屬導電金屬氧化物(MCOM)記憶體元件的狀態變化。
圖8顯示根據本發明一實施例之藉由改變該導電氧化物層中之氧空位濃度所誘發之導電氧化物層中電阻變化的一示意圖代表。
圖9顯示一操作示意圖，其代表根據本發明一實施例之以陰離子為基礎之金屬導電金屬氧化物(MCOM)記憶體元件的狀態變化。
圖10顯示根據本發明一實施例之藉由使用具有組成物LixCoO2(鋰鈷氧化物)之材料實例來改變在導電氧化物層中的陽離子空位濃度所誘發之以陽離子為基礎的導電氧化物層中之電阻變化的示意圖代表。
圖11顯示根據本發明一實施例之包括金屬導電金屬氧化物(MCOM)之一記憶體位元單元的示意圖。
圖12顯示根據本發明一實施例之一電子系統的方塊圖。
圖13顯示根據本發明一項實施程序的計算裝置。
【發明內容與實施方式】
本發明說明用於金屬導電金屬氧化物(MCOM)記憶體元件的垂直交叉點嵌入式記憶體架構。在以下的說明，陳述了許多具體細節，譬如具體的記憶體元件陣列與導電氧化物材料體系，以便提供對本發明實施例的完整理解。那些熟諳該技藝者將明瞭，本發明實施例可在不具有這些具體細節下實施。在其他情形中，眾所皆知的特徵，譬如完整的積體電路設計佈局，不會被詳細說明，以致於不會非必要地使本發明實施例變得模糊不清。更者，要理解的是，在該等圖式中所展示的各種實施例係為顯示性代表，而且其係不一定按比例繪製。
一個或多個實施例係針對垂直交叉點嵌入式記憶體架構。此類實施例具有用於交叉點記憶體、嵌入式記憶體、記憶體、記憶體陣列、電阻式變化RAM(隨機存取記憶體)、RRAM、以選擇器為基礎的記憶體之其中一個或多個的應用。在本文中所說明的一個或多個實施例係針對用於以及使用低電壓嵌入式記憶體的結構與方法。該記憶體係以導電氧化物與電極堆疊為基礎。在一個或多個實施例 中，在一陣列中各記憶體元件的結構性架構係以沒有連接點的排列為基礎，其中非導電層並沒有使用於該記憶體堆疊的功能性元件中。更特別地，在一實施例中，一金屬導電金屬氧化物(MCOM)結構會被實施，以製造以電阻變化記憶體(通常稱為RRAM)為基礎的架構，例如，取代以金屬-介電(絕緣)氧化物-絕緣(MIM)為基礎的架構。後者的類型習知上使用於該技藝RRAM裝置的狀態。例如，習知RRAM裝置係以金屬-HfOx(氧化鉿)-金屬結構為基礎。
以電阻變化為基礎的非揮發性記憶體元件，譬如旋轉力矩轉移記憶體(STTM)或相位變化記憶體(PCM)可以嵌入式記憶體陣列來合併。假如以薄膜為基礎的選擇器元件與該記憶體元件串聯地放置在位元線與字元線的各交叉部分上，此等陣列的密度則會明顯增加(例如，單元尺寸會縮小到小於4F2)，其係因為該等記憶體層可被堆疊在彼此的頂部上。不過，此等多層陣列基本上伴隨著高成本。
為了顯示在本文中的概念，圖1A與1B各自顯示習知水平堆疊交叉點記憶體陣列100A與100B的斜向三維圖。陣列100A與100B依據需要2N圖案化操作的N層。在第一實例中，圖1A的陣列100A包括一層記憶體元件，且它的製造包含兩個圖案化操作。陣列100A包括水平字元線102A、水平位元線104A以及在該等水平字元線102A與水平位元線104A之間的記憶體元件106A。此 外，選擇器108A配置在該等水平字元線102A與水平位元線104A以下。在第二實例中，圖1B的陣列100B包括兩層記憶體元件，且它的製造包含四個圖案化操作。陣列100B包括水平字元線102B、兩層水平位元線104B以及在該等水平字元線102B與水平位元線104B之間的兩層記憶體元件106B。此外，選擇器108B配置在該等水平字元線102B與水平位元線104B以下。
與圖1A以及1B的陣列對比之下，根據本發明的一個或多個實施例，本文中所說明的係為製造垂直交叉點陣列的架構與過程。該等陣列以薄膜選擇器與電阻變化記憶體為基礎。該架構的垂直特性允許使用比該技藝交叉點陣列之狀態更少的圖案化步驟來製造多層陣列。例如，在一項實施例中，相對於2N圖案化操作，可使用兩個圖案化操作，在此N係為記憶體層的數目。
作為一總體概述，圖2A~2C顯示在根據本發明一實施例之一種製造具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列之方法中之關鍵製造操作的斜向三維圖。參考圖2A，一材料堆疊200包括第一金屬層202、與氧化物或氮化物絕緣體層204、與第二金屬層206。參考圖2B，第一光刻與蝕刻操作係被使用來形成水平字元線208。然後(圖中未顯示)，活性氧化物沈積、選擇器層沈積、與氧化物填充過程可被施行，如下文結合圖5A~5K的更詳細說明。參考圖2C，第二光刻與蝕刻操作會被施行以形成穿孔。該等 穿孔以金屬充填，以形成垂直位元線210。應該理解的是，上述操作可被重複，以額外地製造包括額外層記憶體元件之諸層。
以來自以上製造方法之所得結構為例，圖3顯示根據本發明一實施例之一種具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列的斜向三維圖。參考圖3，一垂直CORAM交叉點陣列300係從一共用(第二)光刻與蝕刻製程來製造，以圖案化各自用於第一與第二層水平字元線304與306的垂直位元線302。注意，第一圖案化步驟被用來圖案化兩水平字元線304與306。記憶體層308與切換層310亦被顯示。在一項實施例中，該記憶體層308係為導電氧化物材料層，而該切換層310係為例如非導電氧化物材料或硫族化物層(例如，以S2-(硫)、Se2-(硒)或Te2-(碲)等等為基礎的層)的非導電或絕緣層。
在一實施例中，相關於嵌入式記憶體製造之垂直交叉點陣列(譬如圖3的陣列300)的優點包括總低位元線電阻。由於較短的位元線，低位元線電阻會導致低的必要操作電壓。在一項實施例中，因為該等位元線不一定從各記憶體層繞線到底層矽基板，所以較短位元線(以及，因此，低電阻位元線)則可在垂直交叉點架構中得到。舉例來說，圖4A顯示一習知雙記憶體層水平堆疊交叉點記憶體陣列的斜向三維圖。參考圖4A，一陣列400A包括用於水平字元線404與406的繞線402。額外的繞線408係被 包括用於水平位元線410。
相較之下，在一實施例中，該等位元線可被形成以直接接觸一底層矽基板或層。舉例來說，圖4B顯示根據本發明一實施例之一種具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列的斜向三維圖。參考圖4B，垂直交叉點陣列400B包括用於水平字元線454與456的繞線452。不過，用於垂直位元線460的接點458直接形成到一底層基板(在圖中未顯示基板)。
就一種製造垂直交叉點陣列(譬如陣列300)之方法的更詳細圖式而言，圖5A~5K顯示在根據本發明一實施例之一種製造具有導電氧化物隨機存取記憶體(CORAM)類型記憶體元件的垂直交叉點陣列之方法中之各種製造操作的斜向三維圖。
參考圖5A，材料堆疊500包括第一金屬層502、氧化物或氮化物絕緣體層504、與第二金屬層506。如圖5A的截面圖所示，光阻層與/或硬遮罩層508係被形成且圖案化於堆疊500上。一蝕刻製程隨後可被施行，以蝕刻至少一部份的堆疊500，如圖5B中所描述。參考圖5B，在一實施例中，該金屬層506可使用ICP(感應耦合電漿)/ECR(電子迴旋共振)電漿源與以氯/氬為基礎的化學來蝕刻。在一項此類的實施例中，該金屬蝕刻係使用用於垂直度的高功率來施行，接著用於對氧化物更多選擇性(例如，對層504的選擇性)的低功率。在一實施例中，該氧 化物或氮化物絕緣體層504，可使用CxFy(碳氟化合物)或CxHyFz(烴的含氧衍生物)/Ar(氬)/氧(O2)化學來蝕刻，以用於對頂部與底部金屬層502與504的選擇性。要注意的是，雖然對金屬的選擇性而言O2係所欲的，但O2可造成光阻層508侵蝕，而因此該蝕刻可無氧或以非常少的O2被施行。在一項實施例中，該金屬層502可使用被使用於金屬層506的相同蝕刻來蝕刻。或者，在另一實施例中，金屬層502可使用CF4(四氟化碳)/Cl2(氯)化學之組合來蝕刻，以便不會對中間絕緣體層504產生過多的選擇性。後者的方法可被使用來避免僅僅在氧化物以上與僅僅在氧化物以下(例如，在位置510)之金屬的非必要過切。在一具體實施例中，高功率電漿係被使用於最後的蝕刻。使用來完成堆疊500之蝕刻的化學可依據直接在該金屬層502以下的材料特性(圖5C中所示)。要理解的是，堆疊500係以僅僅部分蝕刻地被顯示於圖5B中，但是該蝕刻則最後在下一處理操作以前完成。
參考圖5C，在堆疊500的蝕刻完成以後，一底層基板或材料層512會被曝光。一導電氧化物(記憶體層)514會被形成，且一非導電選擇器層516會與該所得結構共形地形成。在一項實施例中，該導電氧化物層514可藉由經由金屬層502與506之一部分氧化的消耗來形成，如圖5C中所描述。不過，在替代性實施例中，導電氧化物層514可藉由留下連續性薄膜的非選擇性沈積或者藉由金 屬氧化物材料之選擇性沈積在金屬層502與506的曝光部分上但非絕緣體層504上來形成。在一實施例中，非導電選擇器層516係由硫族化物材料(如上文所說明)，或者由其他絕緣材料來形成(譬如非導電氧化物)。在一具體實施例中，該非導電選擇器層516係被包括，以最後隔離一個記憶體單元與另一個記憶體單元。
參考圖5D，選擇器層516會被蝕刻，以留下僅僅留在圖5C結構之側牆上的材料。金屬層518接著可被沈積在圖5D的結構上，如圖5E所描述。參考圖5F，金屬層518例如藉由化學機械研磨被平面化，以二次曝光圖5D之結構的最上層。光刻製程接著會被施行，以提供一圖案化光阻或硬遮罩520在圖5F的結構上，如圖5G所描述。在一項實施例中，圖5G的光刻圖案化會垂直圖5A之光刻圖案化的方向來施行。參考圖5H，圖5G的結構係使用該圖案化光阻或硬遮罩520來當作遮罩地蝕刻，以曝露部分的底層基板或材料層512。在一項此類的實施例中，金屬層518可選擇性地對已曝露的絕緣層進行蝕刻，例如，使用以氯(Cl2)、溴化氫(HBr)、氬(Ar)為基礎的電漿來蝕刻。要注意地，因為該蝕刻製程係為一減去的金屬蝕刻製程，所以必須注意自該等邊牆移走細脈，例如藉由使用精緻的過度蝕刻過程。
參考圖5I，該圖案化光阻或硬遮罩520會被移除，以曝露圖案化金屬層518。介電層522接著會形成在圖5I的結構上，如圖5J所描述。參考圖5K，該介電層522會被 平面化，例如藉由化學機械研磨，以提供具有隔離記憶體元件的垂直交叉點陣列。圖5K包括經由介電層522所擷取的頂部圖與截面圖(1)以及經由金屬層518所擷取的截面圖(2)。為了以圖式來協助，圖6顯示一部份600的垂直交叉點陣列，其展示根據本發明一實施例之在水平字元線(WL)與垂直位元線(BL)之交叉點上之水平字元線(WL)、垂直位元線(BL)與記憶體/選擇器裝置的該等關鍵特徵。參考圖6，因此有提供選擇器與記憶體元件的主動層於垂直位元線與水平字元線的各x-部分。
本文中之實施例的特徵可藉由實體分析來檢測。例如，掃描式電子顯微鏡(SEM)可被使用來決定位元線是否垂直，以及薄膜選擇器與薄膜記憶體元件兩者位於垂直位元線與水平字元線的交叉部分上。穿透式電子顯微鏡(TEM)可被使用來決定一絕緣薄膜選擇器與薄膜記憶體元件是否位於垂直位元線與水平字元線的交叉部分上。相對於該技藝電阻性裝置之狀態而在本文中說明之一個或多個實施例之該等差異的其中一個係為在該記憶體元件之堆疊中的全部層係由導電薄膜所組成。結果，該所得電阻性記憶體元件的裝置結構，其係與該等膜之至少一個係為一絕緣體與/或介電膜之處的該技藝裝置狀態不同。就習知裝置中的此類膜而言，該電阻率會比金屬或金屬化合物的電阻率還高多個數量級，其係並且在低場實質不可測量，直到該裝置形成為止。不過，在本文中所說明的實施例中，因為在該記憶體元件中的全部層均為導體，所以該配 置允許下述的其中一個或多個：(1)低電壓操作，例如，小於1伏特操作；(2)一次高電壓需求的消除，通常稱為形成電壓，其係為該技藝RRAM的狀態所必須；以及(3)低電阻(例如，因為全部的元件均為導體)，其係可提供用於在具有MCOM結構之記憶體裝置操作中的快速讀取。
在一態樣中，上文所說明之垂直交叉點陣列的各別記憶體元件係為以陰離子為基礎的導電氧化物記憶體元件。例如，圖7顯示一操作示意圖，其代表根據本發明一實施例之以陰離子為基礎之金屬導電金屬氧化物(MCOM)記憶體元件的狀態變化。參考圖7，一記憶體元件700包括一電極/導電氧化物/電極材料堆疊。該記憶體元件700可在較少導電狀態中開始(1)，該導電氧化物層在較少導電狀態704A中。一電性脈衝(譬如正偏壓(2)的持續時間)可被施加，以提供在較多導電狀態(3)中的記憶體元件700，該導電氧化物層係在較多的導電狀態704B中。一電性脈衝(譬如負偏壓(4)的持續時間)可被施加，以再度提供具有較少導電狀態(1)的記憶體元件700。因此，電脈衝可被使用來改變該記憶體元件700的電阻。
因此，在一實施例中，一記憶體元件包括一以陰離子為基礎的導電氧化物層夾於兩電極之間。在一些實施例中，在低場中(當裝置被讀取時)之導電氧化物層的電阻率，其係基本上基於金屬化合物(例如，氮化鋁鈦)之導 電膜範圍中。例如，在一具體實施例中，當在低場測量時，此類層的電阻率大約是在0.1Ohm cm~10kOhm cm的範圍中。該膜的電阻率係依據該記憶體元件的尺寸來調整，以得到範圍適合快速讀取的最後電阻值。在一些實施例中，在高場中(當裝置被寫到時)之導電氧化物層的電阻率，其係基本上基於金屬導電膜(像鈦)範圍中，因為在此體系中的傳導具有高電子與離子流元件兩者。例如，在一具體實施例中，此類層的電阻率大約是在高場中(測量用於在該堆疊中所使用的具體厚度)10μ Ohm cm~1mOhm cm的範圍中。該導電氧化物層的成分係以其成分中的小變化導致電阻大變化的此類方式來調整。在一些實施例中，電阻變化會由於莫特轉移而發生，例如，當注入/萃取電荷造成或多或少電阻性相位組態之間導電氧化物層中的相位轉移時。在其他實施例中，電阻變化可藉由改變導電氧化物層中的氧空位濃度來誘發。
以一種方法為例，圖8顯示根據本發明一實施例之藉由改變該導電氧化物層中之氧空位濃度所誘發之以陰離子為基礎的導電氧化物層中電阻變化的一示意圖代表。參考圖8，記憶體元件800係以沈積(A)顯示。該記憶體元件包括一導電氧化物層804於鈀(Pd)電極802與鎢(W)電極806之間。氧原子與氧空位係如(A)中所示地分佈。參考圖8的(B)，當施加正偏壓時，記憶體元件800可被做得較多導電性。在那狀態中，氧原子遷移到電極806，同時空位則仍然遍佈層804。參考圖8的 (C)，當施加負偏壓時，該記憶體元件可被做得較少導電性。在那狀態中，氧原子會更均勻地分佈遍佈層804。據此，在一實施例中，導電氧化物層的有效成分(例如，氧原子對空位的位置)會被修改，以改變記憶體元件的電阻。在一具體實施例中，驅動此類成分變化的一施加電場會被調整到範圍大約在1e6-1e7V/cm的值。
如上文所簡短提及地，在一實施例中，在包括以陰離子為基礎之導電氧化物層之記憶體元件的一個電極係為以貴金屬為基礎的電極，而其他電極係為有些低原子價氧化物為導電性的一過渡金屬(例如，充當做氧氣儲存器)。也就是，當氧原子遷移到過渡金屬氧化物時，所形成之該所得界面過渡金屬氧化物會維持導電性。形成導電氧化物之適當過渡金屬的實例包括但不限於鎢、釩、鉻、或銥。在其他實施例中，該等電極的其中一個或兩個可從電致色變材料製成。在其他實施例中，該等電極的其中一個或兩個可從第二、不同的導電氧化物材料製成。在一實施例中，適當導電氧化物的實例包括但不限於：ITO(In2O3-xSnO2-x)、In2O3-x、摻雜亞化學計量釔的鋯(Y2O3-xZrO2-x)或者La1-xSrxGa1-yMgyO3-x-0.5(x+y)。在另一實施例中，導電氧化物層係由具有兩或多個金屬元件的材料所組成(例如，相較於使用譬如在二元氧化物中(譬如HfOx或TaOx)所發現之一種金屬的共用RRAM記憶體而言)。在此類三元、四元等等的合金中，所使用的金屬係來自週期表的相鄰行。適當此類導電氧化物的具體實例包 括，但不限於：在Y2O3-xZrO2-x的釔與鋯、在In2O3-xSnO2-x的銦與錫、或者在La1-xSrxGa1-yMgyO3中的鍶與鑭。此類材料可被看作被選擇以具有明顯增加氧空位數目之異價替代物的成分。注意，在一些實施例中，在程式化期間內之此電極的電阻變化有助於總電阻變化。
在一實施例中，適當貴金屬的實例包括但不限於鈀或鉑。在一具體實施例中，一更複雜、然而仍全部導電的堆疊包括大概10nm的鈀第一電極層、大概3nm的In2O3-x與/或SnO2-x導電氧化物層、以及大概由20nm鎢/10nm鈀/100nm氮化鈦/55nm鎢組成的第二電極堆疊。
在另一態樣中，一或多個實施例包括具有以陽離子導電率為基礎之導電氧化物層之一記憶體堆疊對一以氧化物為基礎之電阻式變化記憶體的製造，在此，程式化係藉由經由氧空位產生的陰離子導電率所驅動。藉由依據以陽離子為基礎之導電氧化物而不是以陰離子為基礎之導電氧化物的記憶體元件，可得到更快速的程式化操作。此類性能的增加，其係至少部分依據就陽離子導電氧化物對陰離子導電氧化物而言離子導電率會更高很多的觀察，例如，矽酸鋰(Li4SiO4，以陽離子為基礎的氧化物)的離子導電率大於氧化鋯(ZrO2或者ZrOx，以陰離子為基礎的氧化物)的離子導電率。
舉例來說，圖9顯示一操作示意圖，其代表根據本發明一實施例之以陽離子為基礎之金屬導電金屬氧化物(MCOM)記憶體元件的狀態變化。參考圖9，記憶體元 件900可在較多導電的狀態中(1)開始，以陽離子為基礎的導電氧化物層則在較多導電的狀態904A。一電脈衝，譬如正偏壓(2)的持續時間可被施加，以提供在較少導電狀態(3)中的記憶體元件900，以陽離子為基礎的導電氧化物層則在較少導電狀態904B中。一電脈衝，譬如負偏壓(4)的持續時間可被施加，以再度提供具有較多導電狀態(1)的記憶體元件900。因此，電脈衝可被使用來改變記憶體元件900的電阻。所施加的極性譬如吸引在記憶體層中的活性陽離子到在負偏壓下的夾層電極。
因此，在一實施例中，一記憶體元件包括夾於兩電極之間之以陽離子為基礎的導電氧化物層。在低場中(當裝置被讀取時)之以陽離子為基礎的導電氧化物層的電阻率，在一些實施例中，其係與基本上基於金屬化合物(例如氮化鈦鋁)之導電膜的一樣低。例如，在一具體實施例中，當在低場測量時(測量用於在該堆疊中所使用的具體厚度)，此一層的電阻率大概在範圍0.1Ohm cm~10kOhm cm中。該膜的電阻率係依據該記憶體元件的尺寸來調整，以得到範圍適合快速讀取的最後電阻值。
以一種方法為例，圖10顯示根據本發明一實施例之藉由改變在導電氧化物層中的陽離子空位(譬如鋰陽離子空位)濃度所誘發之以陽離子為基礎的導電氧化物層中電阻變化的示意圖代表。
參考圖10，一記憶體元件1000係以沈積(A)來顯 示。該記憶體元件包括以陽離子為基礎的導電氧化物層1004於底部電極1002以及頂部電極1006之間。在一具體實例中，該層1004係為鋰鈷氧化物層，更詳細地說明如下，且鋰原子與鋰空位則如在(A)中所示地分佈。參考圖10的(B)，當施加負偏壓時，記憶體元件100可被做得更具導電性。在那狀態中，鋰原子遷移到頂部電極1006，而空位則仍然遍佈層1004。參考圖10的(C)，當施加正偏壓到該等電極的其中一個時，該記憶體元件可被做得較少導電性。在那狀態中，鋰原子會更均勻地分佈遍佈層1004。據此，在一實施例中，以陽離子為基礎之導電氧化物層的有效成分(例如，鋰原子(或陽離子)對空位的位置)會被修改，以改變一記憶體元件的電阻，在一些實施例中，其係起因於化學計量-誘發莫特轉移。在一具體實施例中，一施加電場，其在寫入操作期間內驅動此類成分變化，其係會被調整到範圍大約在1e6-1e7V/cm的值。
在一實施例中，再度參考圖10，以陽離子為基礎的導電氧化物層1004係由在該層本身內適合以陽離子為基礎之遷移率的材料所組成。在一具體例示性實施例中，圖10部分(A)的層1004係由鋁鈷氧化物(LiCoO2)組成。然後，在部分(B)中，當施加負偏壓時，該對應層變得缺乏鋰(例如，Li<0.75CoO2)，而且鋰原子(例如，作為陽離子)則朝電極1006遷移。相對之下，在部分(C)中，當施加正偏壓時，該對應層變得富含鋰(例 如，Li>0.95CoO2)，而且鋰原子(例如，作為陽離子)則遷移離開電極1006。在其他實施例中，具有陽離子導電性的其他適當成分包括但不限於鋰錳氧化物(LiMnO2)、鋰鈦氧化物(Li4TiO12)、鎳酸鋰(LiNiO2)、鈮酸鋰(LiNbO3)、氮化鋰：氫(Li3N：H)、二硫化鋰鈦(LiTiS2)(全部均以鋰原子或鋰離子(Li+)遷移率為基礎)、鈉β-氧化鋁(其係以鈉原子或鈉離子(Na+)遷移率為基礎)、或者碘化銀(AgI)、碘化銀銣(RbAg4I5)、硫化砷鍺銀(AgGeAsS3)(全部均以銀原子或銀離子(Ag+)遷移率為基礎)。一般而言，這些實例提供以陽離子遷移率或遷移為基礎的材料，其係基本上比以陰離子為基礎(例如，用於氧原子或O2-陰離子)的遷移率或遷移更快很多。
在一實施例中，再度參考圖10，在包括一陽離子導電氧化物層之記憶體元件中的一個電極(例如，底部電極1002)係為以貴金屬為基礎的電極。在一項實施例中，適當貴金屬的實例包括但不限於鈀(Pd)或鉑(Pt)。在一具體實施例中，一記憶體堆疊包括由大概10奈米厚之鈀層所組成的一底部電極。要理解的是，相關於例如底層基板，用於電極1002與1006之術語「底部」與「頂部」之使用僅僅必須為相關性而且不必然為絕對性。
在一實施例中，再度參考圖10，在包括陽離子導電氧化物層之記憶體元件中的其他電極(例如，頂部電極1006)係為用來遷移陽離子的一「插入主體」。在該材料 於存在或不存在該遷移陽離子之下為導電性並且於缺乏或存在遷移陽離子之下實質不改變的意義中，該頂部電極的材料係為一主體。在一例示性實施例中，該頂部電極係由一材料組成，譬如但不限於石墨或者金屬硫族化合物(譬如二硫化物(例如，TaS2(二硫化鉭)))。此類材料係為導電性，以及吸收陽離子(譬如Li+(鋰))。這是相較於以陰離子為基礎之導電氧化物的電極，其係包括具有對應導電氧化物以容納遷移氧原子或離子的金屬。
再度參考上文與圖7至10有關的說明，包括導電金屬氧化物層的一疊導電層可被使用來製造當作記憶體位元單元。例如，圖11顯示根據本發明一實施例之包括金屬導電金屬氧化物(MCOM)記憶體元件1110之記憶體位元單元1100的示意圖。
參考圖11，MCOM記憶體元件1110包括一第一導電電極1112，其具有一導電金屬氧化物層1114相鄰該第一導電電極1112。第二導電電極1116係相鄰該導電金屬氧化物層1114。第二導電電極1116電性連接到位元線1132。第一導電電極1112係與電晶體1134耦合。該電晶體1134係以那些熟諳該技藝者所理解的一種方式來耦合字元線1136與源極線1138。該記憶體位元單元1100進一步包括額外的讀取與寫入電路(文中未顯示)、感應放大器(文中未顯示)、位元線參考(文中未顯示)、與類似物，其係將由那些熟諳該技藝者所理解，以用來操作該記憶體位元單元1100。要理解的是，複數個記憶體位元 單元1100在操作上可彼此連接，以形成一記憶體陣列(例如，如在圖3、4A與4B中顯示並且結合其來說明)，其中該記憶體陣列可被結合到一非揮發性記憶體裝置內。要理解的是，該電晶體1134可被連接到第二導電電極1116或第一導電電極1112，雖然只有後者被顯示。
圖12顯示根據本發明一實施例之一電子系統1200的方塊圖。電子系統1200例如對應一可攜式系統、一電腦系統、一處理控制系統、或者使用一處理器與一相關記憶體的任何其他系統。該電子系統1200包括一微處理器1202(具有一處理器1204與一控制單元1206)、一記憶體裝置1208與一輸入/輸出裝置1210(要理解的是，在各種實施例中，該電子系統1200具有複數個處理器、控制單元、記憶體裝置單元與/或輸入/輸出裝置)。在一項實施例中，該電子系統1200具有一組指令，其係定義藉由處理器804而在資料上施行的操作，以及在處理器1204、記憶體裝置1208、與輸入/輸出裝置1210之間的其他交易。藉由循環經過導致指令從該記憶體裝置1208被擷取並且被執行的一組指令，該控制單元1206調整該處理器1204、該記憶體裝置1208與該輸入/輸出裝置1210的操作。該記憶體裝置1208包括具有一導電氧化物與電極堆疊的記憶體元件，如在本說明中所說明。在一實施例中，該記憶體裝置1208係被嵌入於該微處理器1202中，如圖12所描述。
圖13顯示根據本發明一項實施程序的計算裝置 1300。該計算裝置1300覆蓋一面板1302。該面板1302包括許多元件，包括但不限於一處理器1304與至少一個通訊晶片1306。該處理器1304實體性且電性地耦合到面板1302。在一些實施程序中，該至少一個通訊晶片1306亦實體性且電性地耦合到面板1302。在進一步實施程序中，該通訊晶片1306係為一部份的處理器1304。
依據它的應用，計算裝置1300包括可能或可能不實體與電性耦合到面板1302的其他元件。這些其他元件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、聲頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、照相機與大量儲存裝置(譬如硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等等)。
通訊晶片1306允許至與自該計算裝置1300之資料傳送的無線通訊。術語「無線」與它的衍生物可被使用來說明電路、裝置、系統、方法、技術、通訊通道等等，其係可經由使用經過非固態媒介的調變電磁輻射來通訊資料。該術語不暗示著該等相關裝置不包含任何配線，雖然在一些實施例中，它們可能不會。通訊晶片1306可實施許多無線標準或協定的任一個，包括但不限於Wi-Fi(無線保真)(IEEE(電機電子工程師學會)802.11家族)、 WiMAX(全球互通微波存取)(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO(發展-僅數據)、HSPA+(演進式高速封包接取)、HSDPA+(演進式高速下行封包接取)、HSUPA+(演進式高速上行封包接取)、EDGE(GSM增強數據率演進)、GSM(全球行動通訊系統)、GPRS(通用封包無線電服務)、CDMA(分碼多工存取)、TDMA(分時多工存取)、DECT(歐洲數位無線通信)、藍牙、其衍生物、以及被設計為3G、4G、5G以及超過的任何其他無線協定。該計算裝置1300包括複數個通訊晶片1306。例如，第一通訊晶片1306致力於較短範圍的無線通訊，譬如Wi-Fi與藍牙，且第二通訊晶片1306致力於較長範圍的無線通訊，譬如GPS、EDGE、GPRS、CDMA、WiMAX、長期演進(LTE)、Ev-DO與其他。
計算裝置1300的處理器1304包括被封裝在該處理器1304內的積體電路晶粒。在本發明的一些實施程序中，該處理器的積體電路晶粒包括或電耦合根據本發明實施程序之具有導電氧化物與電極堆疊的一或多個裝置低電壓嵌入式記憶體。該術語「處理器」意指處理來自暫存器與/或記憶體之電子資料以將那電子資料轉換成可被儲存在暫存器與/或記憶體中之其他電子資料的任何裝置或一部份裝置。
通訊晶片1306亦包括被封裝在通訊晶片1306內的積體電路晶粒。根據本發明的另一實施程序，該通訊晶片的 積體電路晶粒包括或電耦合一或多個裝置低電壓嵌入式記憶體，其具有根據本發明實施程序的導電氧化物與電極堆疊。
在進一步實施程序中，被覆蓋在該計算裝置1300內的另一元件可包含一積體電路晶粒，其包括或電耦合根據本發明實施程序之具有導電氧化物與電極堆疊的一或多個裝置低電壓嵌入式記憶體。
在各種實施程序中，計算裝置1300係為膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監測器、機上盒、娛樂控制單元、數位照相機、可攜式音樂播放器、或者數位錄影機。在進一步實施程序中，該計算裝置1300係為處理資料的任何其他電子裝置。
據此，本發明的一或多個實施例一般係關於微電子記憶體的製造。該微電子記憶體係為非揮發性，其中該記憶體甚至當沒被電力啟動時還可保留儲存資訊。本發明的一或多個實施例係關於具有用於非揮發性微電子記憶體裝置之導電氧化物與電極堆疊之記憶體元件的製造。此一元件可被使用於嵌入式非揮發性記憶體，用於其非揮發性或者作為嵌入式動態隨機存取記憶體(eDRAM)的替代物。例如，此一元件可被使用於或者替代在已知技術節點內之競爭性單元尺寸上的1T-1X記憶體(X=電容器或電阻)。
在一實施例中，包括一導電氧化物層的一陣列記憶體元件係藉由一製程流所製造，其包括全部活性層均被沈積在原地以排除污染相關效應的一電容器流。記憶體操作可在直流電1V或以下的電壓被施行。在一項實施例中，該製造裝置不需要最初高電壓直流掃描的施加，例如，其已知為習知裝置的第一次啟動。
因此，本發明實施例包括用於金屬導電金屬氧化物(MCOM)記憶體元件的垂直交叉點嵌入式記憶體架構。
在一實施例中，一種記憶體陣列，包括一基板。複數條水平字元線，配置在該基板上的一平面中。複數條垂直位元線，配置在該基板上並且插入複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間。複數個記憶體元件，配置在該基板上的該平面中，一個記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上。
在一項實施例中，該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件。
在一項實施例中，該CORAM元件包括以陰離子為基礎的導電氧化物記憶體層。
在一項實施例中，該以陰離子為基礎的導電氧化物記憶體層包含具有厚度範圍大概1~10奈米的摻雜氧空位低電阻氧化物層。
在一項實施例中，該以陰離子為基礎的導電氧化物記憶體層係由譬如但不限於ITO(In2O3-xSnO2-x)、In2O3-x、摻 雜亞化學劑量釔的鋯(Y2O3-xZrO2-x)、或La1-xSrxGa1-yMgyO3-x-0.5(x+y)的材料所組成。
在一項實施例中，該以陰離子為基礎的導電氧化物記憶體層的電阻率範圍大約是當以大約0.1V之低場測量時的10mOhm cm~10kOhm cm。
在一項實施例中，該以陰離子為基礎的導電氧化物記憶體層係耦合到提供一儲氧層的一電極。
在一項實施例中，該CORAM元件包括以陽離子為基礎的導電氧化物記憶體層。
在一項實施例中，該以陽離子為基礎的導電氧化物記憶體層具有鋰(Li+)遷移率，並且係為譬如、但不限於鋰鈷氧化物(LiCoO2)、鋰錳氧化物(LiMnO2)、鋰鈦氧化物(Li4TiO12)、鎳酸鋰(LiNiO2)、鈮酸鋰(LiNbO3)、氮化鋰：氫(Li3N：H)與二硫化鋰鈦(LiTiS2)的層。
在一項實施例中，該以陽離子為基礎的導電氧化物記憶體層具有鈉(Na+)遷移率，而且為鈉β-氧化鋁層。
在一項實施例中，該以陽離子為基礎的導電氧化物記憶體層具有銀(Ag+)遷移率，而且係為譬如但不限於碘化銀(AgI)、碘化銀銣(RbAg4I5)與硫化砷鍺銀(AgGeAsS3)層的一層。
在一項實施例中，該以陽離子為基礎的導電氧化物記憶體層之電阻率的範圍大約是當以大約0.1V之低場來測量時的10mOhm cm~10kOhm cm。
在一項實施例中，該以陽離子為基礎的導電氧化物記憶體層係耦合到用於陽離子之插入主體的電極。
在一項實施例中，該記憶體陣列進一步包括一選擇器層，其配置在該對應的位元線與記憶體元件之間的每一交叉點上。
在一項實施例中，該記憶體陣列進一步包括用於該陣列的複數個切換電晶體，該切換電晶體配置在該基板上與該複數條水平字元線、該複數條垂直位元線與該複數個記憶體元件下。
在一項實施例中，該複數條垂直位元線係耦合到不具有額外繞線層的該底層基板。
在一項實施例中，該記憶體陣列進一步包括一第二複數條水平字元線，配置在第一平面以上並且與之平行的第二平面中。該複數條垂直位元線也插入以第二複數條水平字元線，以提供第二複數個交叉點於第二複數條水平字元線的字元線與複數條垂直位元線的位元線之間。該記憶體陣列也進一步包括一第二複數個記憶體元件，配置在第二平面中，一個記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一交叉點上。
在一實施例中，一種導電氧化物隨機存取記憶體(CORAM)陣列包括在一基板上之一水平面中的複數個交叉點，每一交叉點從一對應的水平字元線與垂直位元線形成。該CORAM陣列也包括複數個CORAM元件，每一CORAM元件配置在一對應的一個交叉點上。
在一項實施例中，該複數個CORAM元件的每一個均包括一以陰離子為基礎的導電氧化物記憶體層。
在一項實施例中，該複數個CORAM元件的每一個均包括一以陽離子為基礎的導電氧化物記憶體層。
在一項實施例中，該CORAM陣列進一步包括一第二複數個交叉點於第一水平面上的一第二水平面中，每一個交叉點係從一對應的水平字元線與垂直位元線形成。該CORAM陣列亦進一步包括一第二複數個CORAM元件，每一個CORAM元件配置在第二複數個交叉點的一對應一個交叉點上。一相同的位元線耦合第一複數個CORAM元件的一個CORAM元件以及第二複數個CORAM元件的一個CORAM元件。
在一實施例中，一種製造記憶體陣列的方法包括施行一第一單一光刻操作，以形成兩或多條複數條水平字元線，每一複數條水平字元線配置在一基板上的不同平面中。該方法亦包括施行一第二單一光刻操作，以形成複數條垂直位元線，每一位元線與該兩或多條複數條水平字元線之每一條的一對應的字元線形成一交叉點。該方法亦包括形成一記憶體元件於每一交叉點上。
在一項實施例中，形成該記憶體元件於每一個交叉點包括形成一導電氧化物隨機存取記憶體(CORAM)元件。
在一項實施例中，形成該CORAM元件包括形成一以陰離子為基礎的導電氧化物記憶體層。
在一項實施例中，形成該CORAM元件包括形成一以陽離子為基礎的導電氧化物記憶體層。
300‧‧‧垂直CORAM交叉點陣列
302‧‧‧垂直位元線
304‧‧‧水平字元線
306‧‧‧水平字元線
308‧‧‧記憶體層
310‧‧‧切換層

Claims (21)

  1. 一種記憶體陣列，包含：一基板；複數條水平字元線，配置在該基板上的一平面中；複數條垂直位元線，配置在該基板上並且插入該複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間；複數個記憶體元件，配置在該基板上的該平面中，一記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上，其中該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件，其中該CORAM元件包括以陰離子為基礎的導電氧化物記憶體層，其中該以陰離子為基礎的導電氧化物記憶體層包含具有厚度範圍大概1~10奈米的摻雜氧空位低電阻氧化物層。
  2. 如申請專利範圍第1項之記憶體陣列，其中該以陰離子為基礎的導電氧化物記憶體層包含選自由ITO(In2O3-xSnO2-x)、In2O3-x、摻雜亞化學劑量釔的鋯(Y2O3-xZrO2-x)、與La1-xSrxGa1-yMgyO3-x-0.5(x+y)所組成群組的材料。
  3. 一種記憶體陣列，包含：一基板； 複數條水平字元線，配置在該基板上的一平面中；複數條垂直位元線，配置在該基板上並且插入該複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間；複數個記憶體元件，配置在該基板上的該平面中，一記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上，其中該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件，其中該CORAM元件包括以陰離子為基礎的導電氧化物記憶體層，其中該以陰離子為基礎的導電氧化物記憶體層的電阻率範圍大約是當以大約0.1V之低場測量時的10mOhm cm~10kOhm cm。
  4. 如申請專利範圍第1或3項之記憶體陣列，其中該以陰離子為基礎的導電氧化物記憶體層係耦合到提供一儲氧層的一電極。
  5. 一種記憶體陣列，包含：一基板；複數條水平字元線，配置在該基板上的一平面中；複數條垂直位元線，配置在該基板上並且插入該複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間；複數個記憶體元件，配置在該基板上的該平面中，一 記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上，其中該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件，其中該CORAM元件包括以陽離子為基礎的導電氧化物記憶體層，其中該以陽離子為基礎的導電氧化物記憶體層具有鋰(Li+)遷移率，並且係選自由鋰鈷氧化物(LiCoO2)、鋰錳氧化物(LiMnO2)、鋰鈦氧化物(Li4TiO12)、鎳酸鋰(LiNiO2)、鈮酸鋰(LiNbO3)、氮化鋰：氫(Li3N：H)與二硫化鋰鈦(LiTiS2)所組成的群組。
  6. 一種記憶體陣列，包含：一基板；複數條水平字元線，配置在該基板上的一平面中；複數條垂直位元線，配置在該基板上並且插入該複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間；複數個記憶體元件，配置在該基板上的該平面中，一記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上，其中該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件，其中該CORAM元件包括以陽離子為基礎的導電氧化物記憶體層， 其中該以陽離子為基礎的導電氧化物記憶體層具有鈉(Na+)遷移率，而且為鈉β-氧化鋁。
  7. 如申請專利範圍第5或6項之記憶體陣列，其中該以陽離子為基礎的導電氧化物記憶體層具有銀(Ag+)遷移率，而且係選自由碘化銀(AgI)、碘化銀銣(RbAg4I5)與硫化砷鍺銀(AgGeAsS3)所組成之群組。
  8. 一種記憶體陣列，包含：一基板；複數條水平字元線，配置在該基板上的一平面中；複數條垂直位元線，配置在該基板上並且插入該複數條水平字元線，以提供複數個交叉點於該複數條水平字元線的字元線與該複數條垂直位元線的位元線之間；複數個記憶體元件，配置在該基板上的該平面中，一記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一個交叉點上，其中該複數個記憶體元件的每一個為導電氧化物隨機存取記憶體(CORAM)元件，其中該CORAM元件包括以陽離子為基礎的導電氧化物記憶體層，其中該以陽離子為基礎的導電氧化物記憶體層之電阻率的範圍大約是當以大約0.1V之低場來測量時的10mOhm cm~10kOhm cm。
  9. 如申請專利範圍第5或6項之記憶體陣列，其中該以陽離子為基礎的導電氧化物記憶體層係耦合到用於陽 離子之插入主體的電極。
  10. 如申請專利範圍第1項之記憶體陣列，進一步包含：一選擇器層，配置在該對應的位元線與記憶體元件之間的每一交叉點上。
  11. 如申請專利範圍第1項之記憶體陣列，進一步包含：用於該陣列的複數個切換電晶體，該切換電晶體配置在該基板上與該複數條水平字元線、該複數條垂直位元線與該複數個記憶體元件下。
  12. 如申請專利範圍第1項之記憶體陣列，其中該複數條垂直位元線係耦合到不具有額外繞線層的該底層基板。
  13. 如申請專利範圍第1項之記憶體陣列，進一步包含：一第二複數條水平字元線，配置在第一平面以上並且與之平行的第二平面中，其中該複數條垂直位元線也插入以第二複數條水平字元線，以提供第二複數個交叉點於第二複數條水平字元線的字元線與複數條垂直位元線的位元線之間；以及一第二複數個記憶體元件，配置在第二平面中，一個記憶體元件配置在該交叉點的該對應的字元線與位元線之間的每一交叉點上。
  14. 一種導電氧化物隨機存取記憶體(CORAM)陣 列，包含：在一基板上之一水平面中的複數個交叉點，每一交叉點由一對應的水平字元線與垂直位元線形成；以及複數個CORAM元件，每一CORAM元件配置在一對應的一個交叉點上，其中該複數個CORAM元件的每一個包括以陰離子為基礎的導電氧化物記憶體層或以陽離子為基礎的導電氧化物記憶體層，其中該以陰離子為基礎的導電氧化物記憶體層包含具有厚度範圍大概1~10奈米的摻雜氧空位低電阻氧化物層。
  15. 如申請專利範圍第14項之CORAM陣列，其中該以陰離子為基礎的導電氧化物記憶體層的電阻率範圍大約是當以大約0.1V之低場測量時的10mOhm cm~10kOhm cm。
  16. 如申請專利範圍第14項之CORAM陣列，其中該以陽離子為基礎的導電氧化物記憶體層之電阻率的範圍大約是當以大約0.1V之低場來測量時的10mOhm cm~10kOhm cm。
  17. 如申請專利範圍第14項之CORAM陣列，進一步包含：一第二複數個交叉點於第一水平面上的一第二水平面中，每一個交叉點係由一對應的水平字元線與垂直位元線形成；以及 一第二複數個CORAM元件，每一個CORAM元件配置在第二複數個交叉點的一對應一個交叉點上，其中一相同的位元線耦合第一複數個CORAM元件的一個CORAM元件以及第二複數個CORAM元件的一個CORAM元件。
  18. 一種製造記憶體陣列的方法，該方法包含：施行一第一單一光刻操作，以形成兩或多條複數條水平字元線，每一複數條水平字元線配置在一基板上的不同平面中；施行一第二單一光刻操作，以形成複數條垂直位元線，每一位元線與該兩或多條複數條水平字元線之每一條的一對應的字元線形成一交叉點；以及形成一記憶體元件於每一交叉點上，其中形成該記憶體元件於每一個交叉點包含形成一導電氧化物隨機存取記憶體(CORAM)元件，其中形成該CORAM元件包含形成一以陰離子為基礎的導電氧化物記憶體層或形成一以陽離子為基礎的導電氧化物記憶體層，其中該以陰離子為基礎的導電氧化物記憶體層包含具有厚度範圍大概1~10奈米的摻雜氧空位低電阻氧化物層。
  19. 如申請專利範圍第18項之方法，其中該以陰離子為基礎的導電氧化物記憶體層的電阻率範圍大約是當以大約0.1V之低場測量時的10mOhm cm~10kOhm cm。
  20. 如申請專利範圍第18項之方法，其中該以陽離 子為基礎的導電氧化物記憶體層之電阻率的範圍大約是當以大約0.1V之低場來測量時的10mOhm cm~10kOhm cm。
  21. 如申請專利範圍第18項之方法，其中該以陽離子為基礎的導電氧化物記憶體層具有鈉(Na+)遷移率，而且為鈉β-氧化鋁。
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