TWI462357B - 用於高密度記憶體之垂直記憶體單元 - Google Patents

用於高密度記憶體之垂直記憶體單元 Download PDF

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Description

用於高密度記憶體之垂直記憶體單元
本發明之實施例大致上係關於記憶體裝置之領域，且更特定言之係關於電阻性隨機存取記憶體(RRAM)裝置。
諸如電腦系統之電子裝置係通常使用於數種組態中以提供多種計算功能。例如，計算速度、系統可撓性、應用程式及形式因數通常係藉由具有開發計算系統及其等各自組件之設計工程師考慮之一些特性。通常，此等計算系統可包含可用以儲存可藉由諸如一或多個處理器(例如，CPU)或周邊裝置之其他系統組件存取之應用程式(包含程式檔案及資料)之一或多個記憶體裝置。舉例而言，此等記憶體裝置可包含諸如動態隨機存取記憶體(DRAM)之揮發性記憶體裝置或非揮發性記憶體裝置或該二者之一組合。
非揮發性記憶體裝置可包含唯讀記憶體(ROM)、磁性儲存器、快閃記憶體、電阻性隨機存取記憶體(RRAM)等等。特定言之，RRAM至少部分歸因於其相對於習知DRAM及快閃記憶體而言較快之寫入/擦除循環(奈秒(ns)之數量級)及較低功耗以及其用於諸如具有在奈米尺寸下製作之記憶體單元之記憶體裝置之高密度記憶體裝置之可能性已愈來愈受歡迎。RRAM係可包含基於以下各者之記憶體裝置之一般類別：(1)氧空洞切換材料，諸如二進位過渡金屬氧化物(TMO)、混合共價氧化物(MVO)及/或複合/導電金屬氧化物(CMO)(例如，提供細絲狀或區域分佈型(介 面型)導電路徑)，(2)導電橋接RAM(CBRAM)及/或可程式化金屬記憶體單元(PMC)，及(3)相變記憶體(PCRAM或PCM)。RRAM裝置可包含一記憶體單元陣列，其中每一記憶體單元包含藉由一活性材料分離之第一及第二電極，該活性材料可具有可變電阻性質且能夠在電阻率之不同狀態之間切換。例如，可包含過渡金屬氧化物及/或硫族化合物之活性材料可基於一施加電壓在一高電阻狀態(一「OFF」狀態)與一低電阻狀態(一「ON」狀態)之間轉變。在一些情況中，當該活性材料回應於該施加電壓而轉變為該ON狀態時，可在該活性材料內形成可類似一細絲或可為區域分佈型(例如，介面型)之導電路徑，因此在該RRAM記憶體單元之電極之間提供一導電通路(例如，一短路電路)。移除該施加電壓或施加一不同電壓(取決於所使用之活性材料之類型)可導致破壞或解除該導電通路，因此斷接該RRAM記憶體單元並使該其恢復至該OFF狀態。
進一步言之，隨著包含RRAM之非揮發性記憶體技術之發展，通常面臨繼續朝較小比例尺寸(例如，奈米)、塊體背離(bulk deviating)材料及輸送性質之趨勢。此可導致歸因於(例如)連續行為崩潰(breakdown)及在此等低尺寸下可變得更明顯之量子效應所致之記憶體單元之間之隨機可變性增加。因此，控制形成穿過可變電阻材料之導電電流路徑通常被視為在設計電阻性記憶體裝置(且特別係奈米尺寸之電阻性記憶體裝置)之若干挑戰方面之一者。
本發明之實施例可能係關於上文描述之問題之一或多 者。
如下文進一步詳細論述，本發明之實施例係關於用於設計、製造且製作RRAM記憶體裝置之技術。特定言之，某些實施例提供可在RRAM裝置中實施之垂直記憶體單元結構。在一實施例中，可藉由字線高度及/或介面表面特性而增加記憶體單元面積以確保產生適合用於形成穿過一RRAM記憶體單元之一活性層之一優先電流通路之一晶粒邊界。此可維持連續行為同時減小通常在奈米尺度面臨之隨機記憶體單元之間之可變性。舉例而言，美國專利第7,883,929號(申請案第12/035,169號)中揭示關於形成晶粒邊界之技術，該案全文以引用方式併入本文。在另一實施例中，垂直記憶體單元結構可形成於多個層中以界定三維RRAM記憶體陣列。進一步實施例亦提供整合垂直記憶體單元結構之一基於間隔件之RRAM記憶體陣列。將關於本發明之各個實施例之下列描述進一步詳細論述此等及其他特徵、態樣及優點。
在牢記前述諸點之情況下，圖1圖解一記憶體晶片10之一簡化方塊圖。如圖1中所示，該記憶體裝置10可包含配置成列(例如，Row-1、...、Row-N)及行(例如，Col-1、...、Col-N)之若干記憶體陣列12。應明白，使用術語「列」及「行」不旨在暗示或規定該等記憶體陣列12之一特定水平或垂直定向。相反，列及行之描繪意謂表達可邏輯地連接若干陣列而無關於其等實體定向。例如，在一些 實施例中，可以交錯(例如，非線性)定向邏輯地連接記憶體陣列12之列及行。在進一步實施例中，如下文進一步論述，該等記憶體陣列12之一或多者可包含使用交叉點記憶體架構組態為三維「層式」陣列之RRAM記憶體單元。
一行中該等記憶體陣列12之各者可耦合至各自控制電路14。雖然圖1之簡化表示中未描繪，但是每一控制電路14可包含可用以感測與記憶體單元相關聯之參考位準之感測放大器。而且，如本文進一步描述，控制電路14可包含用以程式化記憶體單元之一寫入驅動器。根據本發明之實施例，該記憶體裝置10可為作為一電阻性隨機存取記憶體(RRAM)裝置之部分之若干記憶體晶片中之一者。
圖2係圖解圖1中所示之記憶體陣列12之一者之一部分之二維示意圖。在經圖解之實施例中，該記憶體陣列12可使用一雙終端交叉點組態。如一般技術者所瞭解，在進一步實施例中，該記憶體陣列12亦可包含基於金屬氧化物半導體場效電晶體(MOSFET)之記憶體陣列、基於二極體之記憶體陣列、基於雙極性接面電晶體(BJT)之記憶體陣列以及任何其他類型的記憶體陣列。在一些實施例中，該記憶體陣列12可包含額外的膜層，諸如金屬絕緣金屬(MIM)層。在此等實施例中，該等上文所述之二極體及/或電晶體可形成於此等額外的層中。
該陣列12可包含根據本發明之實施例構建之記憶體單元20，以及由元件符號22指代之一組字線WL(0)至WL(N)及由元件符號24指代之相交位元線BL(0)至BL(M)。關於通常 在記憶體裝置之背景下使用之術語，該等字線22有時候亦可被稱為選擇線或存取線，且該等位元線24有時候亦可被稱為感測線或資料線。該等記憶體單元20通常位於每一字線22與資料線24之相交處。舉例而言，記憶體單元20a係展示為耦合至位元線BL(1)及字線WL(0)，且記憶體單元20b係展示為耦合至位元線BL(1)及字線WL(1)。
在此符號表示中，每一記憶體單元20具有一可變電阻性元件28耦合至一位元線24及字線22。根據下文論述之技術及實施例可形成該等記憶體單元20之電阻性元件28。如圖2中所示，該等位元線24可連接至可包含一或多個資料線驅動器及/或感測放大器之資料線驅動電路30。應明白，耦合至一共同字線(例如，WL(0))之記憶體單元20可被稱為該記憶體陣列12之一「列」。進一步言之，該等字線24可各自耦合至字線驅動電路32。因此，在操作期間，一列記憶體單元20可藉由使用該字線驅動電路32啟動其各自字線而啟動。一旦啟動，可經由該等位元線24讀取儲存於該啟動列之記憶體單元20中之資料。如下文進一步論述，可使用單層或多層交叉點記憶體架構將該記憶體陣列12之記憶體單元20組態為垂直記憶體單元，其中該等字線及該等位元線可在一垂直「交叉點」配置中相交。當使用多層組態時，此等垂直記憶體單元可共同地形成三維記憶體陣列。
關於該等記憶體單元20，該電阻性元件28可包含安置在第一電極與第二電極之間之一活性層。根據某些實施例， 該活性材料或活性層可包含具有可變電阻性質之一材料，諸如具有一多晶結構之過渡金屬氧化物或硫族化合物。僅舉例而言，該活性層可包含氧化鎳(NiO)、銀-銦-銻-碲(AgInSbTe)或一GST(Ge2 Sb2 Te5 )薄膜。在一些實施例中，該等電極可包含Ag、Cu、Ni、Zn、Pt或任何其他合適金屬。該活性層可包含一固體電解質，諸如具有一分子式AxBy之一硫族化合物玻璃，其中B係在S、Se及Te及其等混合物中選擇，且其中A包含來自週期表之iii-A族(B、Al、Ga、In、Tl)、IV-A族(C、Si、Ge、Sn、Pb)、V-A族(N、P、As、Sb、Bi)或VII-A族(F、Cl、Br、I、At)且具有可選自貴金屬與包含Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni之過渡金屬中之摻雜物之至少一元素。例如，此等固體電解質可包含Asx S1-x -Ag、Gex Se1-x -Ag、Gex S1-x -Ag、Asx S1-x -Cu、Gex Se1-x -Cu、Gex S1-x -Cu、Gex Te1-x -Cu、Snx Se(其中x=0.1至0.5)或具有Ag、Cu、Zn或具有鹵素、鹵化物或氫之改質劑之其他摻雜硫族化合物玻璃(注意：x=0.1至0.5)。在其他實施例中，該固體電解質亦可包含具有諸如MoOx 、TaOx 、ZrOx 、HfOx 、TiOx 、MgOx 、NbOx 、AlOx 、GdOx 、NiOx 、GeO2 、As2 O3 、Ag2 O、Cu(1,2) O、WOx 之未摻雜氧化物或摻雜氧化物或其他合適的過渡金屬氧化物。在其他實施例中，該活性層可包含任何合適的稀土金屬氧化物、SiOX 、非晶或結晶Si、Znx Cd(1-x) S、非晶C、CuC或Cu2 S。
此外，該活性層可包含一混合共價氧化物(MVO)(有時 候亦被稱為複合金屬氧化物或導電金屬氧化物)。例如，該活性層可包含具有一鈣鈦礦型(Perovskite)結構之一複合金屬氧化物，該鈣鈦礦型結構可被表達為氧在結晶結構之面中心中之XII A2+VI B4+ X2- 3 ，或更一般地表達為ABX3 ，其中A及B表示不同大小的陽離子，且X表示接合至A及B之一陰離子。僅舉例而言，X可為氧或另一化合物陰離子，諸如MnO4 2- 。具有一鈣鈦礦型結構之一複合金屬氧化物之一實例可為PCMO(PrCaMnO或更具體言之表達為Pr0.7 Ca0.3 MnO3 )。具有鈣鈦礦型結構之材料之其他實例可包含Ba0.6 Sr0.4 TiO3 (BaSrTiO3 )、SrZrO3 、La1-x Cax MnO3 (LCMO)、LaSrMnO3 (LSMO)、GdBaCo2 O5+x (GBCO)、PbZr0.3 Ti0.7 O3 (PZTO)及La0.5 Sr0.5 CoO3 (LSCO)。
如上所述，該等RRAM記憶體單元20之活性層可回應於一施加電壓經由在一高電阻狀態(一OFF狀態)與一低電阻(一ON狀態)之間轉變而實施可逆電阻切換。例如，該活性層通常可為絕緣(展現該高電阻狀態)。當施加一啟動電壓時，該記憶體單元20轉變為一ON狀態，且在該活性層內形成介於該等電極之間之一導電通路。當施加一停用電壓(在一些實施例中，該停用電壓可為相對於該啟動電壓具有相同量值但極性相反之一電壓)時，解除該導電通路或使其斷裂，因此使該活性層恢復至一絕緣狀態(該OFF狀態)。因此，該等導電通路就其等可取決於一施加電壓而形成、斷接且接著重新形成而言係「可逆」的。
在某些實施例中，當該記憶體單元20係處於該ON狀態 中(例如，該電阻性元件28展現低電阻)時，透過該活性層之電荷輸送可被設想為歸因於金屬離子電遷移穿過該活性層而形成於該活性層內之如細絲導電通路。在其他實施例中，歸因於該活性層材料(例如，一混合共價氧化物)中氧陰離子或空洞之漂移可形成一區域分佈型導電通路。應明白雖然下文論述之某些實例可具體指代細絲狀通路或區域分佈型通路，但是本文描述之技術實質上可應用於該等細絲狀通路及該等區域分佈型通路兩者。因此，應瞭解如本文使用之術語導電通路、導電路徑或類似物可指代細絲路徑(例如，由金屬離子電遷移穿過一活性層所致)或區域分佈型導電路徑(例如，由氧陰離子/空洞在活性層中漂移所致)兩者。
該等導電通路之結構及維數可被描述為樹枝狀或迂曲。例如，該導電通路之結構可反映一系列隨機事件(例如，類似於一閃電之形成)之概率結果。為更好地圖解介於RRAM記憶體單元之ON與OFF狀態之間之轉變，圖3A及圖3B提供展示在一活性層內形成一導電細絲狀路徑之簡化圖解。例如，圖3A展示處於一OFF狀態中之一記憶體單元20。此處，該記憶體單元20包含一上電極30及一下電極32，其中一活性層34安置於其等之間。在該OFF狀態中，該活性層34絕緣。當施加一啟動電壓時，該記憶體單元20可轉變為如圖3B中所示之一ON狀態。此處，該活性層34轉變為一低電阻狀態(該ON狀態)且在該活性層內形成一導電路徑36，因此在該上電極30與該下電極34之間提供一導 電通路。
應明白，該等導電路徑之幾何及電性質可為材料及系統相依。例如，在一些實施例中，該等導電路徑本質上可為金屬(例如，一導體)且由於在電極介面處發生電化學還原經由金屬離子電遷移穿過該活性層(例如，一電解質)而形成。在其他實施例中，該活性層可包含一混合共價氧化物，且電阻狀態之變化可能係歸因於一或多個組件(例如，該等電極及/或該活性層材料)之氧化狀態之局部變化(例如，歸因於氧陰離子或空洞回應於一施加電場而漂移)之一結果。在後的兩個實例可被稱為氧化-還原(氧化還原)反應。在進一步實施例中，一導電路徑可形成為該活性層材料內可積極存取之位點之一鏈，沿著該鏈，藉由擴散跳躍(例如，聲子輔助跳躍)或陷阱輔助穿隧來輸送帶電物種(例如，電子及離子)。
無關於該記憶體單元20內之輸送機制，所形成之導電路徑可具有可與可定義足以促進一輸送事件之材料之一準單位之一或多個材料長度尺度(λC )相關聯之特定幾何特性。例如，非揮發性記憶體產業繼續朝具有具備較高密度之愈來愈小的記憶體單元尺寸(諸如3X或4X奈米節點或更小的節點(例如，其中X=0至9))之記憶體裝置之設計之趨勢。就一積體電路比例及設計而言，當該記憶體單元大小(f )減小為與特性材料長度尺度(例如，f ~λC )相同之數量級時，材料及輸送性質可自期望「塊體」性質(例如，在較大尺度長度下的材料中期望之性質)偏離。此可至少部分歸因 於在此等奈米尺寸下連續行為之崩潰，且可導致增加記憶體單元之間之可變性。如下文進一步論述，本發明之某些實施例可能係關於用於實施(例如，設計及製造)具有小於記憶體單元大小(例如，1奈米之數量級)之特性材料長度尺度之RRAM記憶體單元之技術。
根據本發明之一實施例，可使用一垂直定向記憶體單元結構實施電阻性記憶體單元(RRAM單元)，其中多個相鄰垂直記憶體單元結構可共同地形成三維記憶體陣列。例如，參考圖4，圖解展示一垂直記憶體單元結構38之一實施例之一部分之一截面。如藉由對應於截面圖式左側之圖解指示，該垂直記憶體單元結構38可界定圖1中所示之陣列12之記憶體單元20a及20b。例如，該結構38可包含上面形成該字線WL(1)22b之一第一介電層40a。一第二介電層40b係形成於該字線WL(1)上且使該字線WL(1)與該字線WL(0)22a絕緣。如下文進一步論述，每一垂直相鄰字線22可構成經圖解之多層垂直記憶體單元結構38之一「層」。如圖4中進一步描繪，該等字線22具有在本文被稱為δWL 之一高度，且該等介電層40具有在本文被稱為δINS 之一高度。
該等可變電阻性元件28可被描繪為包圍一孔42之一保形活性層44。因此，藉由分別表示第一電極及第二電極之字線WL(0)及孔部分42a以及在該字線WL(0)與該孔部分42a之間安置之該活性層44之活性區域46a來表示一第一記憶體單元20a。類似地，藉由該字線WL(1)、孔部分42b及安 置在該字線WL(1)與該孔部分42b之間之活性區域46b來表示該第二記憶體單元20b。
在經圖解之實施例中，該活性層44亦包含此處藉由元件48表示之多個晶粒邊界。應明白，晶粒邊界可指代多晶材料中結晶之間之介面。在其中該活性層44包含過渡金屬氧化物、硫族化合物或鈣鈦礦型材料之某些實施例中，雖然可趨於實質上沿晶粒邊界在該活性層44內形成導電路徑，但是該等路徑在該晶粒邊界之介面內仍可被特徵化為樹枝狀或迂曲。為提供一實例，在氧化鎳(NiO)中鎳在晶粒邊界處之分離可歸因於導電細絲之形成，在鉑鎳氧化物鉑(Pt-NiO-Pt)結構中產生負微分電阻及雙穩態切換。在另一實例中，用於Ge2 Sb2+x Te5 薄膜之多餘的銻(x)可在Ge2 Sb2 Te5 結晶之間之晶粒邊界處發生相位分離，因此可歸因於固態電解裝置之雙極性切換性質形成一導電路徑。在兩個此等實例中，在一膜沈積程序期間可使用化學計量控制併入形成導電晶粒邊界細絲之材料。在其他實施例中，亦可藉由執行將所要金屬離子後沈積植入該等活性層之晶粒邊界中來製作非揮發性RRAM記憶體單元。進一步言之，在一些實施例中，該活性層44可包含一非晶材料，諸如具有在該活性層44內局部變化之金屬比率之一金屬氧化物。
在圖4中所示之實施例中，該活性層係形成為使用一柱狀晶粒結構之一保形薄膜。使用此類型的結構，晶粒邊界48在大致上平行電極介面之間大致上線性且垂直(即，在 裝置操作期間施加之電場之方向上)延伸，且亦平行於上面形成該等記憶體單元之一基板(圖4中未展示)之一表面(平面)。例如參考該記憶體單元20a，該活性區域46a內之晶粒邊界48大致上呈線性且垂直於該字線WL(0)與該孔部分42a之介面。在此等類型的實施例中，使用經定向平行於該施加電場之直立晶粒邊界可藉由減小並限制形成該等導電路徑(例如，細絲狀或區域分佈型(介面型)路徑)之電遷移粒子之側向散佈來減小λC 。例如，本實施例之活性材料44內之晶粒邊界48之結構及定向可實現具有1(unity)之一有效扭曲度之一維細絲狀路徑之形成。換言之，如圖4之實施例所示，該等晶粒邊界48之定向可提供至少在一理想情況中大致上直立且平行於線性晶粒邊界之可逆導電路徑。實務上，雖然該等導電路徑之扭曲度顯著小於並未使用本發明中描繪之柱狀晶粒結構之一記憶體單元設計，但是該等導電路徑有時候仍可展現一定程度的扭曲度。
應明白，在使用導電細絲路徑之奈米固態設計(例如，如上文實例中論述之某些類型的RRAM裝置)之背景下，此細絲記憶體裝置之一理想比例界限係一細絲之直徑或該晶粒邊界之厚度，當導電細絲之扭曲度超過單位一時情況並未如此。為在習知設計技術中實現此比例界限，不僅需要此數量級之一晶粒大小，而且需要在記憶體單元電極之交叉點內定位或配準晶粒邊界之能力。例如，當習知奈米設計技術中缺少晶粒邊界配準時，歸因於隨著記憶體單元大小減小之連續行為崩潰，一記憶體單元內一晶粒邊界之存 在承受的隨機可變性增加。例如，在無晶粒邊界配準之情況下，存在形成無一對應的晶粒邊界之一記憶體單元之一可能性，可防止或顯著減小在該記憶體單元之電極之間形成一導電路徑之可能性。此外，隨著記憶體裝置繼續按比例縮小為較小尺寸，晶粒邊界集中度可達到一最大密度，使晶粒邊界配準變得日益困難且富有挑戰性。就此而言，此等裝置之設計中可考慮之若干因數包含：(1)一記憶體單元內晶粒邊界之數目，(2)晶粒邊界之扭曲度，(3)該等晶粒邊界之定向，及(4)該等晶粒邊界相對於電極介面之位置。
進一步言之，本發明之實施例提供可結合圖4中描繪之垂直記憶體單元結構38使用之技術，而不僅僅依賴於晶粒邊界配準，該等技術可提供用於控制該等字線22之高度δWL 以保持視連續(apparent continuum)材料行為且不增加該記憶體單元20之總空中佔據面積。例如，當前圖解之記憶體單元結構38之垂直定向本質可使該記憶體單元面積藉由增加δWL 而增加。在一實施例中，可選擇δWL 使得滿足至少兩個條件：(1)存在於每一記憶體單元20內產生一晶粒邊界之一可接受的可能性(~100%)，及(2)存在該所產生之晶粒邊界係適合用於形成一導電路徑之一可接受的可能性(~100%)。應明白，當滿足前面一個條件使得對每一記憶體單元20產生兩個或兩個以上晶粒邊界時，則提供一定程度的冗餘度。因此，藉由選擇δWL 滿足兩個該上述條件，可(垂直地)增加記憶體單元面積使得該字線(例如，22a)與 該活性區域(例如，46a)之間之介面增加，且使得以一有效連續方式在多個晶粒邊界上平均化電回應並降低記憶體單元之間之可變性(甚至對於奈米尺寸之記憶體單元且甚至在其中晶粒邊界密度最大化之情況中)。僅舉例而言，在某些實施例中可選擇δWL 在約5奈米至100奈米之間、5奈米至70奈米之間或10奈米至50奈米之間。
故而，圖5、圖7及圖8描繪用於增加字線高度δWL 之若干不同實施例之截面圖，而圖6及圖9則提供描述用於形成根據圖5、圖7及圖8中描繪之實施例之各者之一RRAM記憶體單元之程序之流程圖。另外，應注意圖5、圖7及圖8中描繪之實施例旨在更詳細圖解圍封在圖4之線5-5內之記憶體單元20b之區域。
圖5更詳細地圖解該記憶體單元20b，其中選擇該字線22b之高度δWL 使得δWL 滿足上文論述之兩個條件。在圖6中藉由描繪程序60之一流程圖描述製作根據圖5中所示之實施例之一記憶體單元之一技術。關於圖6中所示之程序步驟，應明白可使用任何合適的微影技術來實行經圖解之步驟。如所示，該程序60開始於步驟62處，沈積一第一介電層。參考圖5，在步驟62處沈積該介電層可對應於形成該介電層40a。在步驟62處，在該第一介電層上沈積一第二介電層至等於所要字線高度δWL 之一高度。僅舉例而言，該等第一及第二介電層可包含氧化矽材料(例如，SiO2 )。接著在步驟66處，圖案化該第二介電層(諸如藉由使用一光阻材料)且使該第二介電層經受一蝕刻程序以形成具有 δWL 之一深度之溝渠。此後，在步驟68處，可使用任何合適的程序(諸如化學氣相沈積(CVD)或物理氣相沈積(PVD)程序)沈積諸如氮化鈦(TiN)之一導電材料。
應明白，在步驟68處，在沈積該導電材料後可平坦化(例如，使用一化學機械拋光(CMP)步驟)該導電材料，使得頂部表面與該第二介電層之頂部表面共平面。因此，在步驟68處於該等溝渠內沈積該導電材料導致形成具有該所要高度δWL 之字線(例如，圖5之字線22b)。進一步言之，在其他實施例中，該等第一及第二介電層在分離步驟中無需形成為分離層。例如，在一實施例中，形成具有大於δWL 之一高度之一單一介電層，且蝕刻該等溝渠至δWL 之一深度以在步驟68處形成該等字線。
接著，在步驟70處，可在該等字線及該第二介電層上形成一第三介電層(例如，SiO2 )。例如，該第三介電層可對應於圖5中之介電層40b。應瞭解可藉由大致上對每一額外層重複步驟62至70在該第三介電層上形成額外層或位準的字線(例如，字線22a)。例如，諸如圖4中所示之實施例之一垂直記憶體單元結構38可基於連接至全部層之一單一孔而包含若干層的字線及記憶體單元。僅舉例而言，根據本技術之一垂直記憶體單元結構可包含介於2層至10層之間或更多層。然而，為簡單起見，該程序60僅描述形成僅具有一記憶體單元之一單一層結構。
一旦形成該第三介電層，立即在步驟72處圖案化並蝕刻該第三介電層之頂部表面以形成一通孔。隨後在步驟74 處，在該記憶體單元結構上方沈積具有所要柱狀晶粒結構之一活性材料(例如，NiO)作為一保形薄膜，使得該活性材料填襯該通孔之側壁，形成用於該RRAM記憶體單元(例如，20b)之一活性層。最後在步驟76處，在該通孔中沈積一導電材料以形成一孔及位元線，因此完成圖5中所示之RRAM記憶體單元20b之製作。雖然將形成於步驟72及76處之結構分別稱為一通孔及孔不一定完全準確，但是在一單一層記憶體單元結構之情況中，作出此一參照以表明本技術係充分適用於形成多個層垂直記憶體單元結構。
現在參考圖7及圖8，圖解用於增加記憶體單元面積以提供足夠多的晶粒邊界之額外實施例。特定言之，應注意圖7及圖8中描繪之實施例可藉由使用改變字線對活性區域介面之形狀之一記憶體單元幾何形狀代替提供滿足用於維持視連續行為並減小此等垂直記憶體單元結構中之記憶體單元之間之可變性之上述條件之一字線高度δWL 來增加記憶體單元面積，或除提供滿足用於維持視連續行為並減小此等垂直記憶體單元結構之記憶體單元之間之可變性之上述條件之一字線高度δWL 外，亦可藉由使用改變字線-活性區域介面之形狀之一記憶體單元幾何形狀增加記憶體單元面積。
例如，首先參考圖7，形成該字線22b使得介接該活性區域46b之表面50具有一凸形形狀。應明白，在沈積該孔42及活性層44之前，可藉由對該通孔之側壁施加能夠蝕刻該等介電層40a、40b及該字線22b二者但是更趨於選擇蝕刻 該等介電層40a、40b之一蝕刻劑而形成此形狀。換言之，該蝕刻程序可以快於移除該字線22b之部分之一速率移除該等介電層40a、40b之部分，因此導致字線介面50具有一凸形表面。因此，歸因於該凸形表面50之曲率，該字線介面表面之總距離(在此處被稱為δWLI )可大於該字線之高度δWL 。因此，雖然圖7中所示之實施例可經實施使得δWL 滿足上述兩個條件(例如，提供產生一晶粒邊界之~100%可能性及提供可在所產生之晶粒邊界處形成一導電路徑之~100%可能性)，但是僅可需要組態該記憶體單元20b，使得該字線介面距離δWLI 滿足此等兩個條件。即，一旦距離δWLI 足夠，圖7中所示之高度δWL 可小於圖5中之高度δWL ，同時仍維持所要記憶體單元性質。
圖8展示類似於圖7中所示之實施例之記憶體單元20b之另一實施例，但是提供其中形成該字線22b之一記憶體單元幾何形狀使得介接該活性區域46b之表面50具有一凹形形狀。在沈積該孔42及該活性層44之前，可藉由對該通孔之側壁施加能夠蝕刻該等介電層40a、40b及該字線22b二者但是更趨於選擇蝕刻該字線22b之一蝕刻劑而形成此處所示之字線介面50之凹形形狀。即，該蝕刻劑可以快於移除該等介電層40a、40b之部分之一速率移除該字線22b之部分，藉此產生該凹形字線介面50。進一步言之，如圖8中所示，該字線介面表面50之彎曲本質產生大於該字線22b之高度δWL 之一距離δWLI 。由於上文關於圖7中所示之實施例論述之相同原因，圖8之記憶體單元20b可經組態使得 該高度δWL 及該距離δWLI 二者或僅該距離δWLI 滿足上文論述之條件以維持視連續行為並減小此等垂直記憶體單元結構中記憶體單元之間之可變性。
參考圖9，圖解根據圖7及圖8中描繪之實施例圖解用於形成一RRAM記憶體單元之一程序80之一流程圖。應明白，如上所述，惟僅該高度δWL 無需滿足上述假設所得字線介面表面50之距離δWLI 的確滿足上述條件之條件外，該程序80之步驟82至92實質上與圖6中所示之程序60之步驟62至72相同。接在圖案化並蝕刻該第三介電層(例如，40b)以形成一通孔之步驟92後，取決於該字線介面表面50之所要形狀，該程序80可進行至步驟94或96。例如，若欲形成一凸形介面表面(圖7)，則該程序80分支至步驟94，且在該通孔內施加以快於該字線(例如，22b)之一速率蝕刻該等介電層(例如，40a、40b)之一半選擇蝕刻劑，導致如圖7中所示之凸形字線表面50，其具有滿足用於維持視連續行為並減小此等垂直記憶體單元結構中記憶體單元之間之可變性之條件之一彎曲垂直距離δWLI 。
替代地，反之若欲形成該凹形字線介面表面，則該程序80自步驟92繼續至步驟96。在步驟96處，亦施加一半選擇蝕刻劑，但是此一蝕刻劑係經組態以快於該等介電層(例如，40a、40b)之一速率蝕刻該字線(例如，22b)材料，因此提供圖8中所示之所得凹形字線介面表面50。如圖7之凸形表面，圖8之凹形表面亦展現滿足用於維持視連續行為並減小此等垂直記憶體單元結構中記憶體單元之間之可變 性之條件之一彎曲垂直距離δWLI 。此後，繼步驟94或96之後，該程序80繼續至步驟98，其中在該記憶體單元結構上方沈積具有一所要柱狀晶粒結構之一活性材料(例如，NiO)作為一保形薄膜，使得該活性材料填襯該通孔之側壁，該等側壁可包含凸形或凹形字線介面表面50。在步驟100處，在該通孔中沈積一導電材料以形成一孔及位元線，因此完成圖7或圖8中所示之RRAM記憶體單元20b之製作。
如所述，本文描述之各種技術可用以形成一垂直記憶體單元結構38(圖4)。進一步言之，本文描述之晶粒邊界定向垂直記憶體單元可被整合為任何數目個單層或多層交叉點記憶體架構。例如，圖10中圖解可整合本文描述之記憶體單元實施例之一多層三維陣列110。
經圖解之陣列110包含界定四層之介電層40a至40e及字線22a至22h。例如，一第一層包含該等字線22a及22e，一第二層包含該等字線22b及22f，一第三層包含該等字線22c及22g，且一第四層包含該等字線22d及22h。如所示，每一各自層中該等字線22係彼此平行。進一步言之，雖然經圖解之實例中僅描繪四層，但是熟習此項技術者應明白本技術可擴展至具有跨更多或更少層之垂直記憶體單元結構之三維記憶體陣列之實施方案。
該三維記憶體陣列110包含位元線24a及24b(在假想層中展示)。此外，該三維記憶體陣列110包含可使用記憶體單元幾何形狀之任一者及上文參考圖4至圖9描述之製造技術 製作之垂直記憶體單元結構38a、38b及38c。如所示，該等垂直記憶體單元結構38a及38b位於相同的x-z平面中，且係耦合至相同的字線22a至22d，但分別耦合至不同的位元線24a及24b。歸因於該四層組態，每一垂直記憶體單元結構38可界定四個記憶體單元20，其中每一層中定位一記憶體單元。例如，該垂直記憶體單元結構38a之記憶體單元20a係位於層4中且沿字線22d，且該垂直記憶體單元結構38b之記憶體單元20b係位於層3中且沿字線22c。
應明白，該等記憶體單元(例如，20a、20b)包含界定一導體之一活性層44及一孔42，且可使用上文描述之技術之任一者形成。例如，可根據圖5中之實施例形成該等記憶體單元20，其中該等字線22具有滿足用於藉由提供產生一晶粒邊界之~100%可能性及提供可在所產生之晶粒邊界處形成一導電路徑之~100%可能性而維持視連續行為並減小此等垂直記憶體單元結構中記憶體單元之間之可變性之上述條件之一高度δWL 。如上文參考圖4所述，可定向該等晶粒邊界使得該等晶粒邊界相對於該等第一及第二電極大致上垂直且大致上平行於上面形成該等記憶體單元20之基板112之平面。進一步言之，亦可根據圖7及圖8中所示之實施例形成該等記憶體單元20，其中字線對活性層介面(例如，圖7及圖8中之50)展現具有亦滿足該連續行為及記憶體單元之間之可變性減小條件之一總距離δWLI 之一凸形或凹形表面。此外，在進一步實施例中，可使用此等技術之一組合。例如，在一實施例中，一字線22可具有一足夠的 字線高度δWL ，但亦係一凹形或凸形介面表面50。
如圖10之三維陣列中進一步所示，該陣列110中亦存在額外垂直記憶體單元結構。例如，該垂直記憶體單元結構38c可位於相同的y-z平面中且可耦合至與該垂直記憶體單元38b相同之位元線24b，但耦合至一組不同的字線22e至22f。此外，圖10中不可見之另一垂直記憶體單元結構38d可位於與該垂直記憶體單元結構38a相同之y-z平面中且耦合至該位元線24a。進一步言之，雖然當前圖解之陣列110描繪藉由保形沈積一孔至一通孔中而形成該垂直記憶體單元結構38，但是應明白在其他實施例中，可形成一狹槽或一溝渠來代替一通孔。
此外，圖10中所示之三維電阻性記憶體陣列110之實施例中所示之垂直記憶體單元結構38之各者係被描繪為包含具有界定平行於電極之間(例如，一字線22與一記憶體單元20之一孔部分之間)之電場方向延伸之晶粒邊界之柱狀晶粒結構之一單膜活性層44。在此等實施例中，應瞭解該單膜活性層係形成為足夠絕緣，使得相同垂直結構38內之上面的記憶體單元及下面的記憶體單元不短路(例如，不發生垂直於晶粒邊界之傳導)。在進一步實施例中，該活性層44就此而言不一定足夠絕緣。例如，該活性層44或該活性層44中膜之一者可包含一導電金屬氧化物(CMO)。在此等實施例中，上文圖解之連續保形活性層可藉由僅在該等字線22上選擇性地沈積該導電活性材料取代。例如，可使用無電沈積技術執行此一程序。進一步言之，代替該活 性層之選擇性沈積，或除該活性層之選擇性沈積外，可在一記憶體單元20之活性層與該等記憶體單元電極(例如，字線或孔介面)兩者或任一者之間沈積諸如一絕緣金屬氧化物(IMO)之一薄絕緣膜。
圖11中圖解可整合晶粒邊界定向垂直記憶體單元之一記憶體裝置120之一進一步實施例。如所示，一記憶體裝置120包含一基板122及上面形成可展現上述柱狀晶粒邊界定向性質之字線導體126及活性層記憶體單元材料128之介電特徵部124。可使用一間隔件方法形成該等字線126。在形成該等字線126及記憶體單元材料128後，可沈積並因此圖案化形成一位元線130之一導電材料(若使用一鑲嵌填充技術，則首先可圖案化該導電材料且接著沈積該導電材料)。如圖11中所示之所得結構可因此提供二進位記憶體單元層，其中兩個RRAM記憶體單元圍繞每一介電特徵部124中心。舉例而言，本技術導致圍繞該介電特徵部124b形成RRAM單元134a及134b。例如，該記憶體單元134a可被定義為位元線130(第一導體)及字線126c(第二導體)，其中在該位元線130與該字線126c之間安置該活性材料128。
此等類型的記憶體單元結構可被稱為一間隔件雙節距記憶體陣列。應明白，可根據上述該等技術之一或多者形成該等記憶體單元134。例如，可設定該字線高度δWL 以確保滿足用於產生適合用於形成一導電路徑之一晶粒邊界之上述條件。進一步言之，雖然圖11圖解一間隔件雙節距記憶體陣列120之一單層，但是一記憶體晶片(例如，圖2之10) 可包含此等垂直記憶體單元陣列之多個層。例如，可在該位元線130上方形成額外的層。
參考圖解用於製作一間隔件雙節距記憶體裝置120之一程序140之圖12及描繪用於形成一間隔件雙節距記憶體裝置120之一系列半導體處理步驟之圖13至圖17可更佳瞭解圖11之間隔件雙節距記憶體裝置120之製作。因此，現在將結合圖13至圖17中所示之步驟描述該程序140。
如所示，該程序140之第一步驟142包含形成一基板，接著在步驟144處於該基板上形成一介電層。藉由展示該基板122及該介電層124之形成之圖13圖解此等步驟。應明白，可使用包含化學沈積技術(例如，CVD)或物理沈積技術(例如，PVD、濺鍍等等)之任何合適的沈積技術以形成該基板122及該介電層124。此後，在步驟146處，圖案化並蝕刻形成於步驟144處之介電層以形成一介電特徵部。圖14提供可由於在圖13中所示之結構上執行步驟146而形成之一介電特徵部(例如，124a、124b、124c)之一實例。
接著，在步驟148處，在該介電特徵部上方沈積導電材料之一保形層。再者，可使用任何合適的化學或物理沈積技術以形成該導電材料。為提供一實例，圖15展示在一介電特徵部(例如，124a至124c)上方沈積導電材料126之保形層之結果。隨後，該程序140繼續至步驟150，在步驟150處使用一間隔件方法蝕刻該導電材料層126以在該介電特徵部之任一側上形成界定字線之間隔件。例如，參考圖16，在該介電特徵部124b之任一側上形成該等間隔件導致 形成該字線126c及該字線126d。繼續至步驟152且仍參考圖16，在該等字線及該介電特徵部上方沈積活性材料128之一保形膜。隨後，在步驟154處，在該活性材料128上方形成一導電材料以形成該位元線130，如圖17中所示。因此，如上所述，所得結構提供其中形成兩個RRAM單元(例如，134a、134b)之二進位記憶體單元層，每一RRAM單元係在一介電特徵部(例如，124b)之相對側上。
在經圖解之實施例中，展示一單一膜活性層128且可假設該單一膜活性層128足夠絕緣，使得避免在相鄰字線(例如，126c與126d)之間發生短路。即，該活性層128足夠絕緣以防止垂直於該等晶粒邊界導電。在一實施例中，一足夠絕緣活性層128可包含氧化鎳(NiO)。
圖18至圖20圖解其中使用具有多個層之一活性膜之一替代實施例。例如，在其中該活性材料128自身不足夠絕緣以防止字線之間之短路之情況中，可提供一額外的薄絕緣層。參考圖18，該絕緣層之形成開始於蝕刻形成於圖16中之保形活性層128以形成間隔件(例如，128a、128b)。接著，如圖19中所示，在該等活性層間隔件128、該等字線126及該等介電特徵部124上方沈積一薄絕緣膜160。舉例而言，該絕緣膜160可包含任何合適類型的絕緣金屬氧化物(IMO)或可為PCMO。接著，在該絕緣膜160上方沈積該導電材料130以形成一位元線。圖20中所示之所得結構仍提供二進位層垂直記憶體單元結構，但另外具有可防止位元線之間之短路之絕緣層160。
上文已描述若干例示性實施例，應瞭解可結合各種類型的計算系統使用用於構建RRAM記憶體裝置、陣列及記憶體單元之本技術。例如，圖21係描繪一般藉由元件符號180指定之一基於處理器之系統之方塊圖，該系統具有根據上文論述實施例之一或多者構建之一非揮發性記憶體182。例如，該系統180可為多種類型之任一者，諸如一電腦、呼叫器、蜂巢式電話、個人行事曆(organizer)、控制電路等等。在一典型的基於處理器之系統中，諸如一微處理器之一或多個處理器184可控制系統功能及請求之處理。
該系統180通常包含若干組件。例如，該系統180包含一電源供應器186。例如，若該系統180係一可攜式系統，則該電源供應器186可有利地包含永久電池、可更換電池及/或可充電電池，或其等之一些組合。例如，該電源供應器186亦可包含可使該系統180插入一壁式插座中之一AC變壓器。此外，例如，該電源供應器186亦可包含使得該系統180可被插入一DC電源(諸如汽車點菸器插孔)中之一DC變壓器。
各種其他裝置可取決於該系統180執行之功能耦合至該處理器184。例如，一輸入裝置188可耦合至該處理器184。該輸入裝置188可提供一使用者介面，該使用者介面包含(例如)按鈕、開關、一鍵盤、一光筆、一滑鼠及/或一語音辨識系統。一顯示器190亦可耦合至該處理器184。例如，該顯示器190可包含一LCD顯示器、一CRT、LED及/ 或一音訊顯示器。而且，一RF子系統/基頻處理器192亦可耦合至該處理器184。該RF子系統/基頻處理器192可包含耦合至一RF接收器並耦合至一RF發射器(未展示)之一天線。一或多個通信端口194亦可耦合至該處理器184。該通信端口194可經調適以耦合至諸如一數據機、一印表機、一電腦之一或多個周邊裝置196，或耦合至諸如(例如)一區域網路、遠端區域網路、內部網路或網際網路之一網路。
該處理器184一般藉由實施儲存於記憶體中之軟體程式來控制該系統180。例如，該記憶體可經操作地耦合至該處理器184以儲存並促進各種程式之執行。如所示，該處理器184可耦合至一揮發性記憶體198，該揮發性記憶體198可包含動態隨機存取記憶體(DRAM)及/或靜態隨機存取記憶體(SRAM)。如上所述，該處理器184亦可耦合至非揮發性記憶體182。該非揮發性記憶體182可包含根據上文在圖4至圖20中描繪之實施例之一或多者構建之一RRAM記憶體裝置。此外，該非揮發性記憶體182可包含一唯讀記憶體(ROM)，諸如結合該揮發性記憶體使用之一EPROM及/或RES記憶體。此外，該非揮發性記憶體182可包含磁性儲存器，諸如磁帶機、硬碟、固態硬碟等等。
雖然本發明可具有各種修改及替代性形式，但是特定實施例已藉由該等圖式中之實例方式予以展示且將在本文予以詳細描述。然而，應瞭解本發明不旨在限於所揭示之特定形式。相反，本發明涵蓋屬於如藉由下列隨附申請專利範圍定義之本發明之精神及範疇內之全部修改、等效物及 替代方案。
10‧‧‧記憶體晶片
12‧‧‧基板/記憶體陣列
14‧‧‧控制電路
20‧‧‧記憶體陣列
20A‧‧‧記憶體單元
20B‧‧‧記憶體單元
22‧‧‧字線
22A‧‧‧字線
22B‧‧‧字線
22C‧‧‧字線
22D‧‧‧字線
22E‧‧‧字線
22F‧‧‧字線
22G‧‧‧字線
22H‧‧‧字線
24‧‧‧資料線/位元線
24A‧‧‧位元線
24B‧‧‧位元線
28‧‧‧可變電阻性元件
30‧‧‧資料線驅動電路/上電極
32‧‧‧字線驅動電路/下電極
34‧‧‧活性層
36‧‧‧導電路徑
38‧‧‧垂直記憶體單元結構
38A‧‧‧垂直記憶體單元結構
38B‧‧‧垂直記憶體單元結構
38C‧‧‧垂直記憶體單元結構
40A‧‧‧第一介電層
40B‧‧‧第二介電層
40C‧‧‧介電層
40D‧‧‧介電層
40E‧‧‧介電層
42‧‧‧孔
42A‧‧‧孔部分
42B‧‧‧孔部分
44‧‧‧保形活性層/活性材料
46A‧‧‧活性區域
46B‧‧‧活性區域
48‧‧‧晶粒邊界/元件
50‧‧‧凸形表面/凹形字線介面/字線介面表面/凹形字線介面結構/凹形字線介面表面
110‧‧‧三維記憶體陣列
112‧‧‧基板
120‧‧‧記憶體裝置/間隔件雙節距電阻性隨機存取記憶體陣列
122‧‧‧基板
124‧‧‧介電特徵部
124A‧‧‧介電特徵部
124B‧‧‧介電特徵部
124C‧‧‧介電特徵部
126‧‧‧字線導體/字線
126C‧‧‧字線/第一導體
126D‧‧‧字線
128‧‧‧活性層記憶體單元材料/保形活性層/活性層間隔件
128A‧‧‧間隔件
128B‧‧‧間隔件
130‧‧‧位元線/第一導體
134A‧‧‧電阻性隨機存取記憶體單元
134B‧‧‧阻性隨機存取記憶體單元
160‧‧‧絕緣膜
180‧‧‧系統
182‧‧‧非揮發性記憶體
184‧‧‧處理器
186‧‧‧電源供應器
188‧‧‧輸入裝置
190‧‧‧顯示器
192‧‧‧射頻子系統/基頻處理器
194‧‧‧通信端口
196‧‧‧周邊裝置
198‧‧‧揮發性記憶體
圖1係可根據本發明之實施例使用之一記憶體晶片之一簡化方塊圖；圖2係展示可包含根據本發明之實施例構建之電阻性記憶體單元之非揮發性記憶體單元之一記憶體陣列之一部分之一示意圖；圖3A及圖3B係根據本發明之實施例之一電阻性隨機存取記憶體單元之簡化截面圖；圖4係包含根據本發明之一實施例之多個記憶體單元之一垂直記憶體單元結構之一部分截面圖；圖5係一更詳細截面圖，其聚焦於藉由圖4之線5-5圍封之區域並圖解可在根據本發明之一實施例之一RRAM記憶體單元中實施之一第一記憶體單元幾何形狀；圖6係根據本發明之一實施例描繪可用於製作圖5中所示之記憶體單元之一程序之一流程圖；圖7係一更詳細截面圖，其聚焦於藉由圖4之線5-5圍封之區域並圖解可在根據本發明之另一實施例之一RRAM記憶體單元中實施之一第二記憶體單元幾何形狀；圖8係一更詳細截面圖，其聚焦於藉由圖4之線5-5圍封之區域並圖解可在根據本發明之又另一實施例之一RRAM記憶體單元中實施之一第三記憶體單元幾何形狀；圖9係根據本發明之一實施例描繪可用於製作圖7及圖8中所示之記憶體單元之一程序之一流程圖； 圖10圖解根據本發明之一實施例之一多層三維RRAM記憶體陣列；圖11圖解根據本發明之一實施例之一間隔件雙節距RRAM記憶體陣列；圖12係根據本發明之一實施例描繪可用以製作圖11之間隔件雙節距RRAM記憶體陣列之一程序之一流程圖；圖13至圖17展示根據本發明之一實施例之可經執行以製造圖11之基於間隔件RRAM記憶體陣列之一系列半導體處理步驟；圖18至圖20根據本發明之另一實施例圖解可經執行以製造一基於間隔件RRAM記憶體陣列之半導體處理步驟；及圖21係根據本發明之一實施例之一基於處理器系統之一方塊圖。
12‧‧‧基板/記憶體陣列
20A‧‧‧記憶體單元
20B‧‧‧記憶體單元
22A‧‧‧字線
22B‧‧‧字線
28‧‧‧可變電阻性元件
38‧‧‧垂直記憶體單元結構
40A‧‧‧第一介電層
40B‧‧‧第二介電層
40C‧‧‧介電層
42‧‧‧孔
42A‧‧‧孔部分
42B‧‧‧孔部分
44‧‧‧保形活性層/活性材料
46A‧‧‧活性區域
46B‧‧‧活性區域
48‧‧‧晶粒邊界/元件

Claims (25)

  1. 一種記憶體裝置，其包括：一垂直電阻性隨機存取記憶體(RRAM)單元，其包括：一第一電極；一第二電極；及安置在該等第一與第二電極之間之一活性材料，其中該活性材料具有可變電阻性質且包括界定經定向大致上垂直於該等第一及第二電極之複數個晶粒邊界之一柱狀晶粒結構，其中該複數個晶粒邊界係經定向大致上平行於上面形成該RRAM單元之一基板之一平面。
  2. 如請求項1之記憶體裝置，其中對該活性材料施加一啟動電壓會在該等第一與第二電極之間產生一電場，且其中該等晶粒邊界經定位大致上平行於該電場。
  3. 如請求項1之記憶體裝置，其中該施加一啟動電壓導致該活性材料自一高電阻狀態轉變為一低電阻狀態。
  4. 如請求項3之記憶體裝置，其中當該活性材料係處於該低電阻狀態中時，在該等第一與第二電極之間且大致上沿該複數個晶粒邊界之一者形成一導電路徑。
  5. 如請求項4之記憶體裝置，其中該導電路徑具有約1(unity)之一扭曲度。
  6. 如請求項1之記憶體裝置，其中該活性材料包括一多晶材料。
  7. 如請求項1之記憶體裝置，其中該活性材料包括一硫族化合物、一過渡金屬氧化物及一複合金屬氧化物之至少一者。
  8. 一種記憶體裝置，其包括：一垂直電阻性隨機存取記憶體(RRAM)單元，其包括：一第一電極；一第二電極；及具有安置在該等第一與第二電極之間之一活性區域之一活性材料，其中該活性區域介接該第一電極之一表面及該第二電極之一表面，且其中選擇該第一電極之一特定尺寸以確保在該RRAM單元處於一啟用狀態中時於該活性區域內產生適合用於在該等第一與第二電極之間形成一導電通路之至少一晶粒邊界，其中該至少一晶粒邊界係經定向大致上平行於上面形成該RRAM單元之一基板之一平面。
  9. 如請求項8之記憶體裝置，其中該第一電極包括耦合至該RRAM單元之一字線，且其中該特定尺寸包括該字線之一高度。
  10. 如請求項9之記憶體裝置，其中該字線之該高度係被選擇為介於約5奈米至約100奈米之間。
  11. 如請求項8之記憶體裝置，其中該第一電極包括耦合至該RRAM單元之一字線，其中介接該活性區域之該字線之表面具有一凸形或一凹形形狀之一者，且其中該特定 尺寸包括該凸形或該凹形形狀之一彎曲之一距離。
  12. 如請求項11之記憶體裝置，其包括安置在該字線之下之一第一介電層及安置在該字線之上之一第二介電層；其中，若該字線之介接表面係凸形，則該凸形介接表面係藉由施加以快於該字線之部分之一速率移除該等第一及第二介電層之部分之一半選擇性蝕刻劑而形成；及其中，若該字線之介接表面係凹形，則該凹形介接表面係藉由施加以快於該等第一及第二介電層之部分之一速率移除該字線之部分之一半選擇性蝕刻劑而形成。
  13. 如請求項8之記憶體裝置，其中改變該特定尺寸並未增加該RRAM單元之一空中佔據面積。
  14. 如請求項8之記憶體裝置，其中該RRAM單元包括一奈米尺寸，且其中該所選擇之特定尺寸維持該RRAM單元中之視連續行為性質。
  15. 一種多層三維記憶體裝置，其包括：一第一層字線；一第二層字線，其等形成於該第一層字線上；及複數個垂直記憶體單元結構，其中每一垂直記憶體單元結構包括：一腔，其延伸穿過來自該第一層之至少一字線及來自該第二層之至少一字線，其中來自該第一層之該字線與來自該第二層之該字線係處於相同垂直平面中；形成於該腔內之一活性材料，其中該活性材料包括可在一低電阻狀態與一高電阻狀態之間切換之一可變 電阻性材料；及形成於該腔內之一導電元件；其中藉由該導電元件、該活性材料及來自該第一層之該字線形成一第一電阻性記憶體單元，且其中藉由該導電元件、該活性材料及來自該第二層之該字線形成一第二電阻性記憶體單元，其中該第二電阻性記憶體單元係在該第一電阻性記憶體單元上，其中該活性材料包括一柱狀晶粒結構，其界定經定向大致上平行於上面形成該第一電阻性記憶體單元及該第二電阻性記憶體單元之一基板之一平面之複數個晶粒邊界。
  16. 如請求項15之多層三維記憶體裝置，其中該腔包括一通孔、一溝渠或一狹槽。
  17. 如請求項16之多層三維記憶體裝置，其中若該腔包括一通孔，則該導電元件包括一導電孔。
  18. 如請求項15之多層三維記憶體裝置，其中該複數個垂直記憶體單元結構包括一第一垂直記憶體單元結構、一第二垂直記憶體單元結構及一第三垂直記憶體單元結構，其中該等第一及第二垂直記憶體單元結構係處於一第一共同垂直平面中，且其中該等第一及第三垂直記憶體單元結構係處於垂直於該第一共同垂直平面之一第二共同垂直平面中。
  19. 如請求項15之多層三維記憶體裝置，其中該活性材料係藉由保形沈積至該腔中而形成。
  20. 如請求項15之多層三維記憶體裝置，其中該活性材料係 藉由在來自該第一層之該字線及來自該第二層之該字線之部分上選擇性沈積而形成，該等部分係曝露於該腔內。
  21. 一種記憶體裝置，其包括：一介電特徵部，其自基板垂直延伸；第一及第二字線，其等經安置分別相鄰於該介電特徵部之相對第一及第二側；一活性層材料，其經安置至少相鄰於該等第一及第二字線；及一位元線，其安置在該活性層材料上方，其中藉由該第一字線、該活性層材料及該位元線形成一第一電阻性記憶體單元，且其中藉由該第二字線、該活性層材料及該位元線形成一第二電阻性記憶體單元，其中該活性材料包括一柱狀晶粒結構，其界定經定向大致上平行於上面形成該第一電阻性記憶體單元及該第二電阻性記憶體單元之一基板之一平面之複數個晶粒邊界。
  22. 如請求項21之記憶體裝置，其中該活性層材料包括經安置相鄰於該第一字線之一第一間隔件及經安置相鄰於該第二字線之一第二間隔件，其中形成該第一電阻性記憶體單元之該活性層材料包括該第一間隔件，且其中形成該第二電阻性記憶體單元之該活性層材料包括該第二間隔件。
  23. 如請求項21之記憶體裝置，其中該活性層材料包括安置在該等第一及第二字線及該介電特徵部上方之一活性層 膜。
  24. 如請求項21之記憶體裝置，其中該活性層材料包括Asx S1-x -Ag、Gex Se1-x -Ag、Gex S1-x -Ag、Asx S1-x -Cu、Gex Se1-x -Cu、Gex S1-x -Cu、Gex Te1-x -Cu、Snx Se、MoOx 、TaOx 、ZrOx 、HfOx 、TiOx 、MgOx 、NbOx 、AlOx 、GdOx 、NiOx 、GeO2 、As2 O3 、Ag2 O、Cu(1,2) O、WOx 、SiOx 、非晶或結晶Si、Znx Cd(1-x) S、非晶C、CuC或Cu2 S或PCMO、BaSrTiO3 、SrZrO3 、LCMO、LSMO、GBCO、PZTO、LSCO或其等之任意組合之至少一者。
  25. 如請求項21之記憶體裝置，其中該等第一及第二字線包括氮化鈦。
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