KR102664403B1 - 반도체 장치 및 이를 제조하는 방법 - Google Patents

반도체 장치 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 장치는 기판, 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하는 제1 전극 구조체, 제1 전극 구조체의 일 측면 상에 제공되는 제2 전극 패턴, 및 제2 전극 패턴의 일 측면 상에 제공되는 데이터 저장막을 포함하되, 데이터 저장막은 가변 저항 특성을 갖는다.

Description

반도체 장치 및 이를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 개시는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 다수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치의 일 예로서, 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에는 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다.
해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 전기적 특성이 개선된 반도체 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 전기적 특성이 개선된 반도체 장치의 제조 방법을 제공하는 것에 있다.
해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 기판; 상기 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하는 제1 전극 구조체; 상기 제1 전극 구조체의 일 측면 상에 제공되는 제2 전극 패턴; 및 상기 제2 전극 패턴의 일 측면 상에 제공되는 데이터 저장막을 포함하되, 상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 데이터 저장막은 상기 제1 전극 패턴 상으로 연장되어, 상기 제1 전극 패턴 및 상기 제2 전극 패턴을 전기적으로 연결하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 데이터 저장막 내부에 산소 공공이 제공되고, 상기 데이터 저장막의 저항은 산소 공공의 밀도에 따라 변하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 데이터 저장막은 산화막을 포함하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 데이터 저장막은 상 변화 물질을 포함하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴과 상기 제1 전극 구조체 사이에 개재되는 제2 절연 패턴을 더 포함하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴은 상기 제1 전극 구조체의 표면을 따라 연장하고, 상기 제1 전극 구조체는 상기 제2 전극 패턴과 상기 기판 사이에 제공되는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴은 일정한 두께를 갖는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴의 상면과 상기 기판의 상기 상면 사이의 거리는 일정한 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제1 전극 구조체는 복수 개로 제공되고, 상기 제2 전극 패턴은 상기 복수의 제1 전극 구조체들과 교차하는 방향으로 연장되어, 상기 복수의 제1 전극 구조체들과 상기 기판의 상기 상면에 수직한 방향을 따라 중첩하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴은 복수 개로 제공되고, 상기 제1 전극 구조체는 상기 복수의 제2 전극 패턴들과 교차하는 방향으로 연장되어, 상기 복수의 제2 전극 패턴들과 상기 기판의 상기 상면에 수직한 방향을 따라 중첩하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴은 상기 기판 상으로 연장하고, 상기 데이터 저장막은 상기 기판 상에서 상기 제2 전극 패턴을 노출하는 반도체 장치가 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 패턴에 대해 상기 제1 전극 구조체의 반대편에 배치되는 선택 소자 구조체를 더 포함하되, 상기 데이터 저장막이 유니 폴라(uni-polar) 저항 스위칭 타입의 특성을 갖는 경우, 상기 선택 소자 구조체는 PN접합 다이오드 또는 쇼트키(Schottky) 다이오드를 포함하고, 상기 데이터 저장막이 바이 폴라(Bi-polar) 저항 스위칭 타입의 특성을 갖는 경우, 상기 선택 소자 구조체는 비-선형(Non-linear) 선택 소자 또는 문턱 스위칭(Threshold switching) 소자를 포함하는 반도체 장치가 제공될 수 있다.
일 측면에 있어서, 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 셀 어레이 영역으로부터 상기 연결 영역까지 연장하는 제1 전극 구조체; 상기 셀 어레이 영역에서 상기 제1 전극 구조체의 측면 상에 제공되는 제2 전극 구조체; 및 상기 셀 어레이 영역에서 상기 제1 전극 구조체 및 상기 제2 전극 구조체를 덮는 데이터 저장막;을 포함하되, 상기 제1 전극 구조체는 상기 연결 영역에서 복수의 단차들을 포함하고, 상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치가 제공될 수 있다.
상기 제1 전극 구조체는 상기 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하고, 상기 제1 전극 패턴들의 상면들은 상기 연결 영역에서 노출되고, 상기 제1 전극 구조체의 연장 방향을 따라 배열되는 반도체 장치가 제공될 수 잇다.
상기 제2 전극 구조체는 상기 기판 상으로 연장하는 제2 절연 패턴 및 제2 전극 패턴을 포함하고, 상기 데이터 저장막은 상기 기판 상에서 상기 제2 전극 패턴의 상면을 노출하는 반도체 장치가 제공될 수 있다.
일 측면에 있어서, 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하는 제1 전극 구조체를 형성하는 것; 상기 제1 전극 구조체 상에 차례로 적층된 제2 절연 패턴 및 제2 전극 패턴을 포함하는 제2 전극 구조체를 형성하는 것; 및 제1 전극 구조체 및 제2 전극 구조체 상에 데이터 저장막을 형성하는 것;을 포함하되, 상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치의 제조 방법이 제공될 수 있다.
예시적인 실시예들에서, 상기 데이터 저장막을 형성하는 것은: 상기 제1 전극 구조체의 표면 및 상기 제2 전극 구조체의 표면 상에 산화막을 컨포멀하게 증착하는 것을 포함하는 반도체 장치의 제조 방법이 제공될 수 있다.
예시적인 실시예들에서, 상기 제1 전극 패턴들의 상면들이 노출되도록 상기 제1 전극 구조체의 단부에 단차들을 형성하는 것;을 더 포함하는 반도체 장치의 제조 방법이 제공될 수 있다.
예시적인 실시예들에서, 상기 제2 전극 구조체를 형성하는 것은: 상기 제1 전극 구조체 상에 제2 절연막 및 제2 전극막을 차례로 컨포멀하게 증착하는 것; 및 상기 제2 전극막 및 상기 제2 절연막에 차례로 식각 공정을 수행하여, 상기 제2 전극 패턴 및 상기 제2 절연 패턴을 각각 형성하는 것;을 포함하는 반도체 장치의 제조 방법이 제공될 수 있다.
본 개시는 집적도 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
본 개시는 전기적 특성이 개선된 반도체 장치를 제공할 수 있다.
본 개시는 집적도 및 신뢰성이 향상된 반도체 장치의 제조 방법을 제공할 수 있다.
본 개시는 전기적 특성이 개선된 반도체 장치의 제조 방법을 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예에 따른 반도체 장치의 사시도이다.
도 2a는 도 1의 I-I'선을 따른 단면도이다.
도 2b는 도 1의 II-II'선을 따른 단면도이다.
도 2c는 도 1의 III-III'선을 따른 단면도이다.
도 3은 도 2b의 AA 영역의 확대도이다.
도 4는 가변 저항 물질을 포함하는 데이터 저장막의 전압-전류 실험 그래프이다.
도 5는 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 6은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 7은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 8은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 9는 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 10은 도 9의 I-I'선을 따른 단면도이다.
도 11은 예시적인 실시예에 따른 반도체 장치의 사시도이다.
도 12a는 도 11의 I-I'선을 따른 단면도이다.
도 12b는 도 11의 II-II'선을 따른 단면도이다.
도 13은 도 12b의 BB 부분의 확대도이다.
도 14는 예시적인 실시예에 따른 반도체 장치의 사시도이다.
도 15a는 도 14의 I-I'선을 따른 단면도이다.
도 15b는 도 14의 II-II'선을 따른 단면도이다.
도 16은 도 15b의 CC 부분의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예에 따른 반도체 장치의 사시도이다. 도 2a는 도 1의 I-I'선을 따른 단면도이다. 도 2b는 도 1의 II-II'선을 따른 단면도이다. 도 2c는 도 1의 III-III'선을 따른 단면도이다. 도 3은 도 2b의 AA 영역의 확대도이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 반도체 장치(10)가 제공될 수 있다. 반도체 장치(10)는 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 장치(10)는 가변 저항 물질 또는 상 변화 물질을 이용하는 비휘발성 메모리 장치일 수 있다. 반도체 장치(10)는 기판(100), 제1 전극 구조체들(200), 제2 전극 구조체들(300), 및 데이터 저장막(400)을 포함할 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 한 쌍의 연결 영역들(CNR)을 포함할 수 있다. 한 쌍의 셀 어레이 영역(CAR)은 데이터를 저장하는 셀들이 배치되는 영역일 수 있다. 연결 영역(CNR)은 제1 콘택들(미도시)이 배치되는 영역일 수 있다. 제1 콘택들은 제1 전극 구조체들(200)에 전기적으로 연결될 수 있다. 예를 들어, 제1 콘택들은 도전 물질을 포함할 수 있다. 외부 전압은 제1 콘택들에 의해 제1 전극 구조체들(200)에 인가될 수 있다. 한 쌍의 연결 영역들(CNR)은 셀 어레이 영역(CAR)을 사이에 두고 서로 이격될 수 있다. 기판(100)은 절연 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 어느 하나를 포함할 수 있다.
제1 전극 구조체들(200)은 기판(100) 상에 제공될 수 있다. 제1 전극 구조체들(200)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)으로 연장할 수 있다. 제1 전극 구조체들(200)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 제2 방향(DR2)은 기판(100)의 상면(100u)에 평행할 수 있다.
제1 전극 구조체들(200)의 각각은 제1 절연 패턴들(210) 및 제1 전극 패턴들(220)을 포함할 수 있다. 제1 절연 패턴들(210)과 제1 전극 패턴들(220)은 기판(100)의 상면(100u)에 수직한 제3 방향(DR3)을 따라 교대로 적층될 수 있다. 제1 절연 패턴들(210)은 제1 전극 패턴들(220)을 서로 전기적으로 단선시킬 수 있다. 예시적인 실시예들에서, 제1 전극 구조체들(200)의 최하부 막들 및 최상부 막들은 제1 절연 패턴들(210)을 포함할 수 있다. 제1 절연 패턴들(210)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴들(210)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 어느 하나를 포함할 수 있다.
제1 전극 패턴들(220)은 워드 라인들(미도시)에 각각 전기적으로 연결될 수 있다. 예를 들어, 제1 전극 패턴들(220)과 워드 라인들 사이에 제1 콘택들이 각각 배치되어, 제1 전극 패턴들(220)과 워드 라인들을 전기적으로 연결할 수 있다. 제1 콘택들에 의해 외부 전압이 제1 전극 패턴들(220)에 인가될 수 있다. 제1 전극 패턴들(220)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극 패턴들(220)은 금속 또는 도핑된 반도체 물질을 포함할 수 있다. 제1 전극 패턴(220)이 금속을 포함하는 경우, 제1 전극 패턴(220)은, 예를 들어, Pt, Pd, Ti, Ta, W, 또는 이들의 조합을 포함할 수 있다. 제1 전극 패턴(220)이 도핑된 반도체 물질을 포함하는 경우, 제1 전극 패턴(220)은, 예를 들어, 도핑된 Si, 도핑된 Ge, 도핑된 GaAs, 또는 이들의 조합을 포함할 수 있다.
제1 전극 구조체(200)는 연결 영역(CNR)에서 단차들을 포함할 수 있다. 단차에 의해 정의되는 제1 전극 구조체(200)의 하나의 층은 제1 절연 패턴(210) 및 제1 전극 패턴(220)을 포함할 수 있다. 제1 전극 구조체(200)의 하나의 층 내의 제1 절연 패턴(210) 및 제1 전극 패턴(220)은 제3 방향(DR3)을 따라 서로 완전히 중첩할 수 있다. 다만, 최상층은 제1 절연 패턴(210)으로 구성될 수 있다. 다시 말해, 최상층은 제1 전극 패턴(220)을 포함하지 않을 수 있다.
연결 영역(CNR)에서 상대적으로 낮은 층의 제1 전극 패턴(220)은 상대적으로 높은 층의 제1 전극 패턴(220)으로부터 제1 방향(DR1)을 따라 돌출될 수 있다. 제1 전극 패턴들(220)은 연결 영역(CNR)에서 노출될 수 있다. 예를 들어, 제1 전극 패턴들(220)의 상면들은 연결 영역(CNR)에서 노출될 수 있다. 노출된 제1 전극 패턴(220)의 상면은 제1 콘택 영역(CR1)으로 지칭될 수 있다. 평면적 관점에서, 제1 콘택 영역들(CR1)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 콘택들은 제1 콘택 영역들(CR1)에 각각 전기적으로 연결될 수 있다. 예를 들어, 제1 콘택 영역들(CR1)은 제1 콘택들에 각각 직접 접할 수 있다.
제2 전극 구조체(300)는 기판(100) 상에 제공되어, 제2 방향(DR2)으로 연장할 수 있다. 제2 전극 구조체(300)는 제1 전극 구조체(200)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제2 전극 구조체(300)는 제1 전극 구조체(200)와 교차할 수 있다. 제2 전극 구조체(300)는 제1 전극 구조체(200)를 사이에 두고 기판(100)으로부터 이격될 수 있다. 제1 전극 구조체(200)는 제2 전극 구조체(300)와 기판(100) 사이에 제공될 수 있다.
제2 전극 구조체(300)는 제2 절연 패턴(310) 및 제2 전극 패턴(320)을 포함할 수 있다. 제2 절연 패턴(310)과 제2 전극 패턴(320)은 기판(100) 및 제1 전극 구조체(200) 상에서 차례로 적층될 수 있다. 제2 절연 패턴(310)은 기판(100) 상에 제공되어, 제2 방향(DR2)으로 연장할 수 있다. 제2 절연 패턴(310)은 제1 전극 구조체(200)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제2 절연 패턴(310)은 제1 전극 구조체(200)와 교차할 수 있다. 제2 절연 패턴(310)은 제2 전극 패턴(320)과 제1 전극 패턴들(220)이 서로 전기적으로 연결되는 것을 방지할 수 있다. 제2 전극 패턴(320)과 제1 전극 패턴들(220)은 제2 절연 패턴(310)에 의해 전기적으로 단선될 수 있다. 제2 절연 패턴(310)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연 패턴(310)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
제2 전극 패턴(320)은 제2 절연 패턴(320) 상에 제공될 수 있다. 제2 전극 패턴(320)은 제2 절연 패턴(310)을 따라 연장할 수 있다. 제2 전극 패턴(320)은 제2 절연 패턴(310)의 상면을 컨포멀하게 덮을 수 있다. 제2 전극 패턴(320)은 제2 콘택들(미도시)에 의해 비트 라인에 전기적으로 연결될 수 있다. 예를 들어, 제2 콘택들은 도전 물질을 포함할 수 있다. 외부 전압이 제2 콘택들에 의해 제2 전극 패턴(320)에 인가될 수 있다. 제2 전극 패턴(320)은 제2 콘택 영역들(CR2)을 포함할 수 있다. 예를 들어, 제2 콘택 영역들(CR2)은 제2 전극 패턴(320)의 제2 방향(DR2)을 따르는 양 단부들에 제공될 수 있다. 제2 콘택들은 제2 콘택 영역들(CR2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 콘택들은 제2 콘택 영역들(CR2)에 직접 접할 수 있다. 제2 전극 패턴(320)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 전극 패턴(320)은 금속 또는 도핑된 반도체 물질을 포함할 수 있다. 제2 전극 패턴(320)이 금속을 포함하는 경우, 제2 전극 패턴(320)은, 예를 들어, Pt, Pd, Ti, Ta, W, 또는 이들의 조합을 포함할 수 있다. 제2 전극 패턴(320)이 도핑된 반도체 물질을 포함하는 경우, 제2 전극 패턴(320)은, 예를 들어, 도핑된 Si, 도핑된 Ge, 도핑된 GaAs, 또는 이들의 조합을 포함할 수 있다.
제1 전극 구조체(200) 및 제2 전극 구조체(300) 상에 데이터 저장막(400)이 제공될 수 있다. 데이터 저장막(400)은 제1 전극 구조체(200) 및 제2 전극 구조체(300)를 덮을 수 있다. 예를 들어, 데이터 저장막(400)은 제1 전극 구조체(200)의 표면 및 제2 전극 구조체(300)의 표면을 컨포멀하게 덮을 수 있다. 도 3에 도시된 것과 같이, 데이터 저장막(400)은 제2 전극 패턴(320) 상에 제공되어, 제1 전극 패턴(220) 상으로 연장할 수 있다. 데이터 저장막(400)은 제2 전극 패턴(320), 제2 절연 패턴(310), 및 제1 전극 패턴(220)을 컨포멀하게 덮을 수 있다. 데이터 저장막(400)은 제1 전극 패턴들(220) 및 제2 전극 패턴(320)에 전기적으로 연결될 수 있다. 예를 들어, 데이터 저장막(400)은 제1 전극 패턴들(220) 및 제2 전극 패턴(320)에 직접 접할 수 있다.
데이터 저장막(400)은 가변 저항 특성을 가질 수 있다. 데이터 저장막(400)은 가변 저항 특성을 이용하여 데이터를 저장할 수 있다. 데이터 저장막(400)의 저항은 데이터 저장막(400) 내부의 산소 공공 또는 상(phase)에 의해 변화될 수 있다. 데이터 저장막(400)의 저항이 산소 공공에 의해 변하는 경우, 데이터 저장막(400)은 그 내부에서 산소 공공이 이동할 수 있는 유전막을 포함할 수 있다. 예를 들어, 데이터 저장막(400)은 산화막 또는 질화막을 포함할 수 있다. 데이터 저장막(400)이 산화막을 포함하는 경우, 데이터 저장막(400)은, 예를 들어, HfO2, Al2O3, Ta2O5, TiO2, 또는 이들의 조합을 포함할 수 있다. 데이터 저장막(400)이 질화막을 포함하는 경우, 데이터 저장막(400)은, 예를 들어, SiN를 포함할 수 있다. 일 예에서, 데이터 저장막(400)의 저항은 데이터 저장막(400) 내부의 산소 공공의 밀도에 따라 변할 수 있다. 데이터 저장막(400) 내부에 산소 공공의 밀도가 높은 경우, 데이터 저장막(400)은 저저항 상태를 가질 수 있다. 데이터 저장막(400) 내부에 산소 공공의 밀도가 낮은 경우, 데이터 저장막(400)은 고저항 상태를 가질 수 있다. 일 예에서, 데이터 저장막(400)의 저항은 데이터 저장막(400) 내부의 트랩에 전자가 갖히는지 여부에 따라 변할 수 있다. 상기 트랩은 산소 공공에 의해 형성될 수 있다. 데이터 저장막(400) 내부의 트랩에 전자가 갖히는 경우, 데이터 저장막(400)은 저저항 상태를 가질 수 있다. 데이터 저장막(400) 내부의 트랩에 전자가 갖히지 않는 경우, 데이터 저장막(400)은 고저항 상태를 가질 수 있다.
일 예에서, 데이터 저장막(400)은 상(phase) 변화 물질을 포함할 수 있다. 예를 들어, 데이터 저장막(400)은 GST(Ge2Sb2Te5)를 포함할 수 있다. 데이터 저장막(400)이 결정질 상태를 갖는 경우, 데이터 저장막(400)은 저저항 상태를 가질 수 있다. 데이터 저장막(400)이 비정질 상태를 갖는 경우, 데이터 저장막(400)은 고저항 상태를 가질 수 있다.
제1 전극 패턴(220)과 제2 전극 패턴(320)에 전압이 인가된 경우, 제1 전극 패턴(220) 및 제2 전극 패턴(320) 사이에서 데이터 저장막(400)의 저항이 변할 수 있다. 예를 들어, 데이터 저장막(400)은 저저항 상태 또는 고저항 상태를 가질 수 있다. 이에 따라, 제1 전극 패턴(220) 및 제2 전극 패턴(320) 사이의 전압-전류 특성이 변할 수 있다. 제1 전극 패턴(220) 및 제2 전극 패턴(320) 사이의 데이터 저장막(400)은 하나의 셀로 정의될 수 있다. 예를 들어, 도 2B에 도시된 것과 같이, 제1 전극 패턴(220)과 제2 전극 패턴(320) 사이에 데이터 저장막(400)의 네 부분이 배치될 수 있다. 상기 네 부분들은 하나의 셀일 수 있다. 셀의 면적은 데이터 저장막(400)의 두께 및 제1 전극 패턴(220)의 두께에 비례할 수 있다. 제1 전극 패턴(220)의 두께는 제3 방향(DR3)을 따르는 제1 패턴(220)의 크기일 수 있다. 예를 들어, 하나의 셀이 데이터 저장막(400)의 네 부분을 포함하는 경우, 셀의 면적은 아래와 같이 정의될 수 있다.
셀의 면적 = 4 X (데이터 저장막(400)의 두께) X (제1 전극 패턴(220)의 두께)
데이터 저장막(400)의 두께와 제1 전극 패턴(220)의 두께는 증착 공정에 의해 조절될 수 있다. 즉, 증착 공정의 조건이 제어되어, 셀의 면적을 조절할 수 있다. 리소그래피 공정의 선폭 한계로 인해 식각 공정에 의해 형성된 패턴의 크기는 약 10 나노미터 이상일 수 있다. 증착 공정에 의해 형성된 막은 1 내지 2 나노미터 이하의 두께를 가질 수 있다. 본 개시의 셀은 증착 공정에 의해 형성되므로, 식각 공정에 의해 형성되는 셀보다 작은 면적을 가질 수 있다. 셀의 면적이 작을수록 반도체 장치의 셀 집적도가 높을 수 있다. 본 개시는 셀 집적도가 향상된 반도체 장치(10)를 제공할 수 있다.
데이터 저장막(400)의 저항 가변 현상의 균일성 및 신뢰성은 저항 가변 현상이 발생하는 영역의 크기가 작을수록 클 수 있다. 본 개시의 저항 가변 현상은 제1 전극 패턴(220)과 제2 전극 패턴(320) 사이에 배치된 데이터 저장막(400)에서 발생될 수 있다. 데이터 저장막(400)은 증착 공정에 의해 얇은 두께로 형성될 수 있다. 본 개시는 저항 가변 현상의 균일성 및 신뢰성이 개선된 반도체 장치(10)를 제공할 수 있다.
데이터 저장막(400)의 저항을 바꾸는 공정에 의해 데이터를 셀들에 쓰거나 셀들로부터 소거할 수 있다. 제1 전극 패턴들(220)과 제2 전극 패턴(320) 사이의 전압-전류 특성을 측정하여, 셀들에 기록된 데이터를 읽을 수 있다.
도 4는 가변 저항 물질을 포함하는 데이터 저장막의 전압-전류 실험 그래프이다.
도 4를 참조하면, 초기 상태('Set' 선)를 갖는 데이터 저장막에 +6 볼트(V)의 전압이 인가되었다. 데이터 저장막은 저저항 상태('LRS' 선)로 변했다. 저저항 상태('LRS' 선)를 갖는 데이터 저장막에 -6 볼트(V)의 전압이 인가되었다. 데이터 저장막은 다시 초기 상태('Reset'선)로 변했다. 다시 초기 상태를 갖는 데이터 저장막에 -6 볼트(V)의 전압이 인가되었다. 데이터 저장막은 고저항 상태('HRS' 선)로 변했다.
도 5는 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 도 6은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 도 7은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 도 8은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 도 9는 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 도 10은 도 9의 I-I'선을 따른 단면도이다.
도 5를 참조하면, 기판(100) 상에 제1 예비 전극 구조체들(202)이 형성될 수 있다. 기판(100)은 셀 어레이 영역(CAR)과 한 쌍의 연결 영역들(CNR)을 포함할 수 있다. 기판(100)은 절연 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제1 예비 전극 구조체들(202)을 형성하는 것은 기판(100) 상에 제1 절연막들(미도시) 및 제1 전극막들(미도시)을 교대로 적층하는 공정 및 제1 절연막들 및 제1 전극막들을 패터닝하는 것을 포함할 수 있다. 제1 절연막들 및 제1 전극막들은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다. 제1 절연막들 및 제1 전극막들은 셀 어레이 영역(CAR) 및 한 쌍의 연결 영역들(CNR) 상에 증착될 수 있다. 제1 절연막들은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연막은 실리콘 산화물을 포함할 수 있다. 제1 전극막들은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극막들은 금속 또는 도핑된 반도체 물질을 포함할 수 있다. 제1 전극막들이 금속을 포함하는 경우, 제1 전극막들은, 예를 들어, Pt, Pd, Ti, Ta, W, 또는 이들의 조합을 포함할 수 있다. 제1 전극막들이 도핑된 반도체 물질을 포함하는 경우, 제1 전극막들은, 예를 들어, 도핑된 Si, 도핑된 Ge, 도핑된 GaAs, 또는 이들의 조합을 포함할 수 있다.
제1 절연막들 및 제1 전극막들을 패터닝하는 것은 식각 마스크(미도시)를 이용하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 기판(100)의 상면(100u)이 노출될 때까지 수행될 수 있다. 식각 마스크는 식각 공정 동안 또는 식각 공정 종료 후 제거될 수 있다. 제1 절연막들 및 제1 전극막들이 패터닝되어, 제1 예비 절연 패턴들(212) 및 제1 예비 전극 패턴들(222)을 각각 형성할 수 있다. 제1 예비 전극 구조체들(202)의 각각은 교대로 적층된 제1 예비 절연 패턴들(212) 및 제1 예비 전극 패턴들(222)을 포함할 수 있다.
도 6을 참조하면, 단차들이 제1 예비 전극 구조체들(도 5의 202)에 형성되어, 제1 전극 구조체들(200)을 형성할 수 있다. 단차들은 한 쌍의 연결 영역들(CNR)에 형성될 수 있다. 단차들은 제1 예비 전극 구조체들(도 5의 202)에 대해 부분별로 서로 다른 횟수로 수행되는 식각 공정에 의해 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR)에 가까운 부분에 대한 식각 공정 횟수는 셀 어레이 영역(CAR)에 먼 부분에 대한 식각 공정 횟수보다 적을 수 있다. 상기 식각 공정 동안 셀 어레이 영역(CAR) 상에 마스크(미도시)가 형성되어, 제1 전극 구조체들(200)을 덮을 수 있다. 제1 전극 구조체들(200)은 교대로 적층된 제1 절연 패턴들(210) 및 제1 전극 패턴들(220)을 포함할 수 있다.
도 7을 참조하면, 제1 전극 구조체들(200) 상에 제2 예비 전극 구조체(302)가 형성될 수 있다. 제2 예비 전극 구조체(302)는 셀 어레이 영역(CAR)에서 기판(100) 및 제1 전극 구조체들(200) 상에 형성될 수 있다. 제2 예비 전극 구조체(302)는 기판(100)의 상면(100u) 및 제1 전극 구조체(200)의 표면을 컨포멀하게 덮을 수 있다. 제2 예비 전극 구조체(302)를 형성하는 것은 기판(100) 및 제1 전극 구조체들(200) 상에 차례로 제2 예비 절연막(312) 및 제2 예비 전극막(322)을 증착하는 것을 포함할 수 있다. 상기 증착 공정은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 포함할 수 있다. 상기 증착 공정 수행 동안, 한 쌍의 연결 영역들(CNR) 상에 마스크(미도시)가 형성되어, 제1 전극 구조체들(200)의 단부들을 덮을 수 있다. 제2 예비 절연막(312)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 예비 절연막(312)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다. 제2 예비 전극막(322)은 도전 물질을 포함할 수 있다. 예를 들어, 제2 예비 전극막(322)은 금속 또는 도핑된 반도체 물질을 포함할 수 있다. 제2 예비 전극막(322)이 금속을 포함하는 경우, 제2 예비 전극막(322)은, 예를 들어, Pt, Pd, Ti, Ta, W, 또는 이들의 조합을 포함할 수 있다. 제2 예비 전극막(322)이 도핑된 반도체 물질을 포함하는 경우, 제2 예비 전극막(322)은, 예를 들어, 도핑된 Si, 도핑된 Ge, 도핑된 GaAs, 또는 이들의 조합을 포함할 수 있다.
도 8을 참조하면, 제2 예비 전극 구조체(도 7의 302)가 패터닝되어, 제2 전극 구조체들(300)을 형성할 수 있다. 제2 예비 전극 구조체(도 7의 302)는 제2 예비 전극막(도 7의 322) 및 제2 예비 절연막(도 7의 312)에 식각 마스크를 이용하는 식각 공정을 수행하는 것에 의해 패터닝될 수 있다. 상기 식각 공정은 제1 전극 구조체들(200)이 노출될 때까지 수행될 수 있다. 예를 들어, 제1 전극 구조체들(200)의 상면 및 측면들은 상기 식각 공정에 의해 노출될 수 있다. 제2 예비 전극막(도 7의 322)이 식각되어, 제2 전극 패턴들(320)을 형성할 수 있다. 제2 예비 절연막(도 7의 312)이 식각되어, 제2 절연 패턴들(310)을 형성할 수 있다.
도 9 및 도 10을 참조하면, 데이터 저장막(400)이 제1 전극 구조체(200) 및 제2 전극 구조체(300) 상에 형성될 수 있다. 데이터 저장막(400)은 제1 전극 구조체(200)의 표면 및 제2 전극 구조체(300)의 표면을 컨포멀하게 덮도록 셀 어레이 영역(CAR) 상에 증착될 수 있다. 예를 들어, 데이터 저장막(400)은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다. 데이터 저장막(400)의 저항은 데이터 저장막(400) 내부의 산소 공공 또는 상(phase)에 의해 변화될 수 있다. 데이터 저장막(400)의 저항이 산소 공공에 의해 변하는 경우, 데이터 저장막(400)은 그 내부에서 산소 공공이 이동할 수 있는 유전막을 포함할 수 있다. 예를 들어, 데이터 저장막(400)은 산화막 또는 질화막을 포함할 수 있다. 데이터 저장막(400)이 산화막을 포함하는 경우, 데이터 저장막(400)은, 예를 들어, HfO2, Al2O3, Ta2O5, TiO2, 또는 이들의 조합을 포함할 수 있다. 데이터 저장막(400)이 질화막을 포함하는 경우, 데이터 저장막(400)은, 예를 들어, SiN를 포함할 수 있다. 다른 예에서, 데이터 저장막(400)은 상 변화 물질을 포함할 수 있다. 예를 들어, 데이터 저장막(400)은 GST(Ge2Sb2Te5)를 포함할 수 있다.
도 1을 다시 참조하면, 데이터 저장막(400)의 일부가 제거되어, 제2 전극 패턴(320)의 상면을 노출할 수 있다. 예를 들어, 제2 전극 패턴(320)의 단부 상에서 데이터 저장막(400)에 식각 마스크(미도시)를 이용하는 식각 공정이 수행될 수 있다. 노출된 제2 전극 패턴(320)의 상면은 제2 콘택 영역(CR2)으로 지칭될 수 있다.
도 11은 예시적인 실시예에 따른 반도체 장치의 사시도이다. 도 12a는 도 11의 I-I'선을 따른 단면도이다. 도 12b는 도 11의 II-II'선을 따른 단면도이다. 도 13은 도 12b의 BB 부분의 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 11, 도 12a, 도 12b, 및 도 13을 참조하면, 기판(100), 제1 전극 구조체들(200), 제2 전극 구조체들(300), 및 데이터 저장막(400)을 포함하는 반도체 장치(12)가 제공될 수 있다. 기판(100) 및 제1 전극 구조체들(200)은 도 1 내지 도 3을 참조하여 설명된 기판(100) 및 제1 전극 구조체들(200)과 실질적으로 동일할 수 있다.
제2 전극 구조체들(300)의 각각은 제2 절연 패턴(310) 및 제3 전극 패턴(324)을 포함할 수 있다. 제2 절연 패턴(310)은 도 1 내지 도 3을 참조하여 설명된 제2 절연 패턴(310)과 실질적으로 동일할 수 있다. 제3 전극 패턴(324)은 형상에 관한 것을 제외하면, 도 1 내지 도 3을 참조하여 설명된 제2 전극 패턴(320)과 실질적으로 동일할 수 있다.
제3 전극 패턴(324)의 두께는 제2 방향(DR2)을 따라 변할 수 있다. 제3 전극 패턴(324)의 두께는 제3 방향(DR3)을 따르는 제3 전극 패턴(324)의 크기일 수 있다. 제3 전극 패턴(324)의 두께는 제3 전극 패턴(324)의 상면과 제3 전극 패턴(324)의 바닥면 사이의 거리일 수 있다. 제1 전극 구조체(200)와 제3 방향(DR3)을 따라 중첩하는 제3 전극 패턴(324)의 두께는 제1 전극 구조체(200)와 제3 방향(DR3)을 따라 중첩하지 않는 제3 전극 패턴(324)의 두께보다 작을 수 있다. 제3 전극 패턴(324)의 상면은 동일한 준위에 배치될 수 있다. 준위는 기판(100)의 상면(100u)으로부터의 거리일 수 있다. 다시 말해, 제3 전극 패턴(324)의 상면과 기판(100)의 상면(100u) 사이의 거리는 일정할 수 있다. 제3 전극 패턴(324)의 상면의 준위는 제2 절연 패턴(310)의 최상면의 준위보다 높을 수 있다.
본 개시는 셀 집적도, 균일성, 및 신뢰성이 향상된 반도체 장치(12)를 제공할 수 있다.
도 14는 예시적인 실시예에 따른 반도체 장치의 사시도이다. 도 15a는 도 14의 I-I'선을 따른 단면도이다. 도 15b는 도 14의 II-II'선을 따른 단면도이다. 도 16은 도 15b의 CC 부분의 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 3을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 14, 도 15a, 도 15b, 및 도 16을 참조하면, 기판(100), 제1 전극 구조체들(200), 제2 전극 구조체들(300), 선택 소자 구조체들(500), 및 데이터 저장막(400)을 포함하는 반도체 장치(14)가 제공될 수 있다. 기판(100), 제1 전극 구조체들(200), 및 제2 전극 구조체들(300)은 도 1 내지 도 3을 참조하여 설명된 기판(100), 제1 전극 구조체들(200), 및 제2 전극 구조체들(300)과 실질적으로 동일할 수 있다.
선택 소자 구조체들(500)은 제2 전극 패턴들(320) 상에 각각 제공될 수 있다. 선택 소자 구조체들(500)의 각각은 제2 전극 패턴(320) 상에 차례로 적층된 선택 소자 패턴(510) 및 선택 소자 전극 패턴(520)을 포함할 수 있다. 데이터 저장막(400)이 유니 폴라(uni-polar) 저항 스위칭 타입의 특성을 갖는 경우, 선택 소자 패턴(510)은 PN접합 다이오드 또는 쇼트키(Schottky) 다이오드를 포함할 수 있다. 데이터 저장막(400)이 바이 폴라(Bi-polar) 저항 스위칭 타입의 특성을 갖는 경우, 선택 소자 패턴(510)은 비-선형(Non-linear) 선택 소자 또는 문턱 스위칭(Threshold switching) 소자를 포함할 수 있다.
선택 소자 패턴(510)은 제2 전극 패턴(320) 및 선택 소자 전극 패턴(520)에 전기적으로 연결될 수 있다. 제2 전극 패턴(320)과 선택 소자 전극 패턴(520)은 선택 소자 패턴(510)의 전극들일 수 있다. 도 1 내지 도 3을 참조하여 설명된 것과 달리, 선택 소자 전극 패턴(520)은 제3 콘택(미도시)에 의해 비트 라인에 전기적으로 연결될 수 있다. 예를 들어, 제3 콘택은 도전 물질을 포함할 수 있다. 선택 소자 전극 패턴(520)은 제3 콘택 영역(CR3)을 포함할 수 있다. 예를 들어, 제3 콘택은 제3 콘택 영역(CR3)에 직접 접할 수 있다. 선택 소자 패턴(510)은 요구되는 조건에서 전류가 흐를 수 있다. 예를 들어, 선택 소자 패턴(510)이 PN접합 다이오드 또는 쇼트키 다이오드를 포함하는 경우, 선택 소자 패턴(510)에 순방향 바이어스 전압이 인가된 때 선택 소자 패턴(510)에 전류가 흐를 수 있다. 선택 소자 구조체(500)는 누설 전류를 감소시킬 수 있다.
데이터 저장막(400)은 제2 전극 구조체(300)의 측면에 제공될 수 있다. 도 1 내지 도 3을 참조하여 설명된 것과 달리, 데이터 저장막(400)은 제2 전극 구조체(300)의 상면 상에 제공되지 않을 수 있다. 데이터 저장막(400)은 제2 전극 구조체(300)의 제2 콘택 영역(CR2)을 노출할 수 있다. 데이터 저장막(400)은 선택 소자 구조체(500)로부터 이격될 수 있다. 즉, 데이터 저장막(400)은 선택 소자 패턴(510) 및 선택 소자 전극 패턴(520)에 접하지 않을 수 있다.
선택 소자 구조체(500)는 누설 전류를 감소시킬 수 있다. 이에 따라, 본 개시는 전기적 특성이 개선된 반도체 장치(14)를 제공할 수 있다. 본 개시는 셀 집적도, 균일성, 및 신뢰성이 향상된 반도체 장치(14)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 반도체 장치 100: 기판
200: 제1 전극 구조체 210: 제1 절연 패턴
220: 제1 전극 패턴 300: 제2 전극 구조체
310: 제2 절연 패턴 320: 제2 전극 패턴
400: 데이터 저장막 500: 선택 소자 구조체
510: 선택 소자 패턴 520: 선택 소자 전극 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하는 제1 전극 구조체;
    상기 제1 전극 구조체의 일 측면 상에 제공되는 제2 전극 패턴; 및
    상기 제2 전극 패턴의 측면 및 상면 상에 제공되는 데이터 저장막을 포함하되,
    상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 저장막은 상기 제1 전극 패턴 상으로 연장되어, 상기 제1 전극 패턴 및 상기 제2 전극 패턴을 전기적으로 연결하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 데이터 저장막 내부에 산소 공공이 제공되고,
    상기 데이터 저장막의 저항은 산소 공공에 의해 변하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 데이터 저장막은 그 내부에서 산소 공공이 이동하는 유전막을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 데이터 저장막은 상 변화 물질을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제2 전극 패턴과 상기 제1 전극 구조체 사이에 개재되는 제2 절연 패턴을 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제2 전극 패턴은 상기 제1 전극 구조체의 표면을 따라 연장하고,
    상기 제1 전극 구조체는 상기 제2 전극 패턴과 상기 기판 사이에 제공되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제2 전극 패턴은 일정한 두께를 갖는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제2 전극 패턴의 상면과 상기 기판의 상기 상면 사이의 거리는 일정한 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제1 전극 구조체는 복수 개로 제공되고,
    상기 제2 전극 패턴은 상기 복수의 제1 전극 구조체들과 교차하는 방향으로 연장되어, 상기 복수의 제1 전극 구조체들과 상기 기판의 상면에 수직한 방향을 따라 중첩하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제2 전극 패턴은 복수 개로 제공되고,
    상기 제1 전극 구조체는 상기 복수의 제2 전극 패턴들과 교차하는 방향으로 연장되어, 상기 복수의 제2 전극 패턴들과 상기 기판의 상면에 수직한 방향을 따라 중첩하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제2 전극 패턴은 상기 기판 상으로 연장하고,
    상기 데이터 저장막은 상기 기판 상에서 상기 제2 전극 패턴을 노출하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제2 전극 패턴에 대해 상기 제1 전극 구조체의 반대편에 배치되는 선택 소자 구조체를 더 포함하되,
    상기 데이터 저장막이 유니 폴라(uni-polar) 저항 스위칭 타입의 특성을 갖는 경우, 상기 선택 소자 구조체는 PN접합 다이오드 또는 쇼트키(Schottky) 다이오드를 포함하고,
    상기 데이터 저장막이 바이 폴라(Bi-polar) 저항 스위칭 타입의 특성을 갖는 경우, 상기 선택 소자 구조체는 비-선형(Non-linear) 선택 소자 또는 문턱 스위칭(Threshold switching) 소자를 포함하는 반도체 장치.
  14. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 셀 어레이 영역으로부터 상기 연결 영역까지 연장하는 제1 전극 구조체;
    상기 셀 어레이 영역에서 상기 제1 전극 구조체의 측면 상에 제공되는 제2 전극 구조체; 및
    상기 셀 어레이 영역에서 상기 제1 전극 구조체 및 상기 제2 전극 구조체를 덮는 데이터 저장막;을 포함하되,
    상기 제1 전극 구조체는 상기 연결 영역에서 복수의 단차들을 포함하고,
    상기 데이터 저장막은 상기 제2 전극 구조체의 측면 및 상면 상에 제공되고,
    상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 전극 구조체는 상기 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하고,
    상기 제1 전극 패턴들의 상면들은 상기 연결 영역에서 노출되고, 상기 제1 전극 구조체의 연장 방향을 따라 배열되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제2 전극 구조체는 상기 기판 상으로 연장하는 제2 절연 패턴 및 제2 전극 패턴을 포함하고,
    상기 데이터 저장막은 상기 기판 상에서 상기 제2 전극 패턴의 상면을 노출하는 반도체 장치.
  17. 기판 상에 교대로 적층된 제1 절연 패턴들 및 제1 전극 패턴들을 포함하는 제1 전극 구조체를 형성하는 것;
    상기 제1 전극 구조체 상에 차례로 적층된 제2 절연 패턴 및 제2 전극 패턴을 포함하는 제2 전극 구조체를 형성하는 것; 및
    제1 전극 구조체 및 제2 전극 구조체 상에 데이터 저장막을 형성하는 것;을 포함하되,
    상기 데이터 저장막은 가변 저항 특성을 갖는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 데이터 저장막을 형성하는 것은:
    상기 제1 전극 구조체의 표면 및 상기 제2 전극 구조체의 표면 상에 산화막을 컨포멀하게 증착하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제1 전극 패턴들의 상면들이 노출되도록 상기 제1 전극 구조체의 단부에 단차들을 형성하는 것;을 더 포함하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제2 전극 구조체를 형성하는 것은:
    상기 제1 전극 구조체 상에 제2 절연막 및 제2 전극막을 차례로 컨포멀하게 증착하는 것; 및
    상기 제2 전극막 및 상기 제2 절연막에 차례로 식각 공정을 수행하여, 상기 제2 전극 패턴 및 상기 제2 절연 패턴을 각각 형성하는 것;을 포함하는 반도체 장치의 제조 방법.
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