KR20230136321A - 반도체 장치 - Google Patents

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Abstract

본 실시예의 반도체 장치는, 제1 도전층; 상기 제1 도전층과 이격하는 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제1 도전층과 인접하게 배치되는 터널 절연층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제2 도전층과 인접하게 배치되는 전하 차단층; 및 상기 터널 절연층과 상기 전하 차단층 사이에 개재되는 선택 소자층을 포함하고, 자기 선택 메모리로 기능할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성이 우수하고 제조 공정이 용이한 자기 선택 메모리로 기능하는 메모리 셀을 포함하는 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 도전층; 상기 제1 도전층과 이격하는 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제1 도전층과 인접하게 배치되는 터널 절연층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제2 도전층과 인접하게 배치되는 전하 차단층; 및 상기 터널 절연층과 상기 전하 차단층 사이에 개재되는 선택 소자층을 포함하고, 자기 선택 메모리로 기능할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 터널 절연층; 전하 차단층; 및 상기 터널 절연층과 상기 전하 차단층 사이에 개재되는 선택 소자층을 포함하고, 상기 선택 소자층의 트랩 사이트에 전하가 트랩되는지 여부에 따라 서로 다른 저항 상태를 가질 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 장치에 의하면, 동작 특성이 우수하고 제조 공정이 용이한 자기 선택 메모리로 기능하는 메모리 셀을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 메모리 셀을 보다 상세히 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 도 2의 메모리 셀의 동작을 설명하기 위한 도면이다.
도 4는 도 2의 메모리 셀의 동작을 설명하기 위한 전류-전압 그래프이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 실시예의 반도체 장치는, 기판(100) 상에 배치되고 제1 방향으로 서로 평행하게 연장하는 복수의 제1 도전 라인(110), 복수의 제1 도전 라인(110) 상에서 복수의 제2 도전 라인(110)과 이격하여 배치되고 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장하는 복수의 제2 도전 라인(150), 및 제1 도전 라인(110)과 제2 도전 라인(150)의 사이에서 제1 도전 라인(110)과 제2 도전 라인(150)의 교차 영역과 각각 중첩하도록 배치되는 메모리 셀(MC)을 포함할 수 있다. 제1 방향 및 제2 방향은 기판(100)의 표면과 평행한 수평 방향일 수 있다.
기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100)은 요구되는 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 예컨대, 기판(100)은 제1 도전 라인(110) 및 제2 도전 라인(150)과 전기적으로 연결되어 이들을 구동하기 위한 구동 회로 등을 포함할 수 있다.
메모리 셀(MC)은 인접 메모리 셀(MC)과 분리되도록 기둥 형상을 가질 수 있다. 본 실시예에서 메모리 셀(MC)은 제1 방향에서 제2 도전 라인(150)의 양 측벽과 정렬되는 양 측벽 및 제2 방향에서 제1 도전 라인(110)의 양 측벽과 정렬되는 양 측벽을 갖는 사각 기둥 형상을 가질 수도 있다. 본 개시가 이에 한정되는 것은 아니며, 다른 실시예에서, 메모리 셀(MC)은 원 기둥 등의 형상을 가질 수도 있다.
메모리 셀(MC)은 터널 절연층(120), 선택 소자층(130), 및 전하 차단층(140)의 적층 구조를 포함함으로써, 메모리 소자로서의 기능과 선택 소자로서의 기능을 동시에 수행하는 자기 선택(self-selecting) 메모리로 동작할 수 있다. 보다 구체적으로, 자기 선택 메모리는, 메모리 셀(MC)의 양단 즉, 제1 도전 라인(110)과 제2 도전 라인(150)에 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항 특성을 가질 수 있다. 이와 동시에, 자기 선택 메모리는 문턱 스위칭 특성 즉, 메모리 셀(MC)의 양단에 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 소정 임계값을 문턱 전압이라고 하며, 자기 선택 메모리는 이 문턱 전압을 기준으로 턴온 또는 턴오프될 수 있다.
이때, 자기 선택 메모리의 문턱 전압은 자기 선택 메모리의 저항 상태에 의존적일 수 있다. 즉, 자기 선택 메모리는 상이한 저항 상태에 따라 상이한 문턱 전압을 가질 수 있다. 예컨대, 자기 선택 메모리가 저저항 상태인 경우 제1 문턱 전압을 가질 수 있고, 자기 선택 메모리가 고저항 상태인 경우 제1 문턱 전압과 상이한 제2 문턱 전압을 가질 수 있다. 이로써, 자기 선택 메모리가 메모리 소자로서의 기능과 선택 소자로서의 기능을 동시에 수행하는 것이 가능할 수 있다.
결과적으로, 자기 선택 메모리로 기능하는 복수의 메모리 셀(CM) 각각에 데이터가 저장될 수 있으면서, 제1 도전 라인(110) 또는 제2 도전 라인(150)을 공유하는 메모리 셀(MC) 사이에서 발생할 수 있는 전류 누설이 방지될 수 있다.
본 실시예에 의하는 경우, 메모리 셀(MC)이 메모리 소자로서의 기능 및 선택 소자로서의 기능을 동시에 수행하므로, 별도의 메모리 소자나 별도의 선택 소자를 추가 제조할 필요가 없어 공정 단순화가 가능할 수 있다. 또한, 이러한 메모리 셀(MC)을 포함하는 크로스 포인트 구조의 메모리 장치 구현이 용이하여 메모리 장치의 집적도가 확보될 수 있다.
이하에서는, 터널 절연층(120), 선택 소자층(130), 및 전하 차단층(140)을 포함하는 메모리 셀(MC)의 상세 구조와, 이러한 메모리 셀(MC)이 어떻게 자기 선택 메모리로 기능하는지에 대하여 보다 상세히 설명하기로 한다.
도 2는 도 1의 메모리 셀을 보다 상세히 설명하기 위한 단면도이다.
도 2를 참조하면, 메모리 셀(MC)은 제1 도전 라인(110)과 제2 도전 라인(120) 사이에 개재되고, 터널 절연층(120), 선택 소자층(130), 및 전하 차단층(140)을 포함할 수 있다.
제1 도전 라인(110) 및 제2 도전 라인(120) 각각은 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 티타늄(Ti) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
터널 절연층(120)은 전하 차단층(140)에 비하여 상대적으로 제1 도전 라인(110)과 인접하게 배치될 수 있고, 전하 차단층(140)은 터널 절연층(120)에 비하여 상대적으로 제2 도전 라인(150)과 인접하게 배치될 수 있다. 선택 소자층(130)은 터널 절연층(120)과 전하 차단층(140)의 사이에 배치될 수 있다. 도시하지는 않았지만, 메모리 셀(MC)은 제1 도전 라인(110)과 터널 절연층(120) 사이 및/또는 제2 도전 라인(150)과 전하 차단층(140) 사이에 배치되는 전극 물질을 더 포함할 수도 있다. 전극 물질은, 다양한 도전 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 티타늄(Ti) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 전극 물질은, 탄소를 포함할 수도 있다.
터널 절연층(120)은 메모리 셀(MC)의 양단에 인가되는 전압에 따라 전하의 터널링을 가능하게 할 수 있다. 터널 절연층(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
선택 소자층(130)은 제1 도전 라인(110) 또는 제2 도전 라인(150)을 공유하는 메모리 셀(MC) 사이에서 발생할 수 있는 전류 누설을 방지하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(130)은 문턱 스위칭 특성 즉, 선택 소자층(130)의 양단에 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(130)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(130)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다. 특히, 선택 소자층(130)은 터널 절연층(120)을 통하여 전달되는 전하를 트랩할 수 있는 복수의 트랩 사이트(trap site)를 포함하는 물질 예컨대, OTS 물질을 포함할 수 있다.
전하 차단층(140)은 선택 소자층(130)에 트랩된 전하가 제2 도전 라인(150)쪽으로 이동하는 것을 실질적으로 차단할 수 있다. 즉, 전하 차단층(140)을 통해 빠져나가는 전하는 0이거나 터널 절연층(120)을 통해 빠져나가는 전하의 양보다 작을 수 있다. 전하 차단층(140)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 터널 절연층(120)과 달리 전하 차단층(140)은 전하의 이동을 가급적 억제해야 하므로, 터널 절연층(120)과 전하 차단층(140)은 서로 상이한 특성을 갖도록 비대칭적으로 구현될 수 있다. 예컨대, 전하 차단층(140)의 두께(T2)는 터널 절연층(120)의 두께(T1)보다 클 수 있다. 이러한 경우, 터널 절연층(120)과 전하 차단층(140)은 동일한 물질 예컨대, 실리콘 이산화물을 포함할 수 있다. 또는, 예컨대, 전하 차단층(140)은 터널 절연층(120)보다 더 높은 유전율을 갖는 물질을 포함할 수 있다. 예컨대, 터널 절연층(120)은 실리콘 이산화물을 포함하고, 전하 차단층(140)은 이보다 높은 유전율을 갖는 고유전율(high-k) 물질 예컨대, 하프늄 이산화물을 포함할 수 있다. 또는, 예컨대, 터널 절연층(120) 및 전하 차단층(140)은 실리콘 이산화물보다 높은 유전율을 갖는 고유전율 물질을 포함하되, 전하 차단층(140)의 유전율이 터널 절연층(120)의 유전율보다 높을 수 있다. 또는, 전하 차단층(140)은 터널 절연층(120)보다 더 높은 유전율을 가지면서 터널 절연층(120)의 두께(T1)보다 더 큰 두께(T2)를 가질 수 있다.
만약, 제1 도전 라인(110)과 제2 도전 라인(150) 사이에 선택 소자층(130)만 존재한다면, 즉, 터널 절연층(120) 및 전하 차단층(140)이 생략된다면, 메모리 셀(MC)은 데이터를 저장하는 기능은 수행할 수 없고 선택 소자로서의 기능만 수행할 수 있다. 예컨대, 선택 소자층(130)이 OTS 물질을 포함하는 경우, 제1 도전 라인(110) 및 제2 도전 라인(150)을 통하여 인가되는 전압이 문턱 전압에 도달하면 선택 소자층(130)의 트랩 사이트에 전자가 트랩되어 선택 소자층(130)을 통한 급격한 전류 흐름이 발생할 수 있다. 즉, 선택 소자층(130)은 턴온될 수 있다. 반면, 제1 도전 라인(110) 및 제2 도전 라인(150)에 인가되는 전압을 제거하면, 선택 소자층(130)의 트랩 사이트로부터 전자가 방출되어 선택 소자층(130)은 턴오프될 수 있다. 이 경우, 메모리 셀(MC)은 별도의 메모리 소자를 필요로 할 수 있다.
반면, 본 실시예에서는 선택 소자층(130) 양측에 터널 절연층(120) 및 전하 차단층(140)을 부가함으로써 메모리 셀(MC)이 메모리 소자로서의 기능도 수행하게 할 수 있다. 이하, 도 3a 내지 도 3d를 참조하여 더 상세히 설명하기로 한다.
도 3a 내지 도 3d는 도 2의 메모리 셀의 동작을 설명하기 위한 도면이다.
도 3a를 참조하면, 메모리 셀(MC)은 선택 소자층(130) 내의 트랩 사이트에 전하가 트랩되지 않은 상태 즉, 고저항 상태를 가질 수 있다. 본 상태는 메모리 셀(MC)이 제조된 직후의 초기 상태 또는 후술하는 도 3d의 소거 동작 후의 상태에 해당할 수 있다.
제1 도전 라인(110) 및 제2 도전 라인(150)에 어떠한 전압도 인가되지 않는 경우, 터널 절연층(120)을 통하여 전하가 유입되지 않으므로 이러한 고저항 상태가 유지될 수 있다. 고저항 상태의 메모리 셀(MC)은 제2 문턱 전압을 가질 수 있다.
도 3b를 참조하면, 제1 도전 라인(110) 및 제2 도전 라인(150)에 쓰기 전압을 인가하여 쓰기 동작을 수행할 수 있다. 쓰기 동작은 메모리 셀(MC)의 고저항 상태를 저저항 상태로 변경하는 동작을 의미할 수 있다. 이를 위하여, 제1 도전 라인(110)에 비하여 제2 도전 라인(150)에 상대적으로 양의 전압이 인가될 수 있다. 예컨대, 제1 도전 라인(110)에는 접지 전압이 인가되고, 제2 도전 라인(150)에는 +V로 표시한 쓰기 전압이 인가될 수 있다.
쓰기 동작시, 제1 도전 라인(110)을 통하여 전하 예컨대, 전자가 터널 절연층(120)을 터널링하여 선택 소자층(130)으로 유입될 수 있다. 선택 소자층(130)으로 유입된 전하는 선택 소자층(130)의 트랩 사이트에 트랩될 수 있다. 선택 소자층(130)의 모든 트랩 사이트에 전하가 트랩된 경우, 메모리 셀(MC)을 통한 급격한 전류 흐름이 발생할 수 있다. 즉, 메모리 셀(MC)이 저저항 상태로 변경될 수 있다.
도 3c를 참조하면, 제1 도전 라인(110) 및 제2 도전 라인(150)에 인가되는 쓰기 전압을 제거하더라도, 터널 절연층(120) 및 전하 차단층(140)이 선택 소자층(130)의 전하를 속박하므로 메모리 셀(MC)은 저저항 상태를 유지할 수 있다. 저저항 상태의 메모리 셀(MC)은 제1 문턱 전압을 가질 수 있다. 제1 문턱 전압은 제2 문턱 전압보다 작을 수 있다.
도 3d를 참조하면, 제1 도전 라인(110) 및 제2 도전 라인(150)에 소거 전압을 인가하여 소거 동작을 수행할 수 있다. 소거 동작은 메모리 셀(MC)의 저저항 상태를 고저항 상태로 변경하는 동작을 의미할 수 있다. 이를 위하여, 제1 도전 라인(110)에 비하여 제2 도전 라인(150)에 상대적으로 음의 전압을 인가할 수 있다. 예컨대, 제1 도전 라인(110)에는 접지 전압이 인가되고, 제2 도전 라인(120)에는 -V로 표시한 소거 전압이 인가될 수 있다. 소거 전압은, 쓰기 전압과 크기는 실질적으로 동일하고 극성이 반대인 전압일 수 있다.
소거 동작시, 선택 소자층(130)의 전하가 터널 절연층(120)을 터널링하여 제1 도전 라인(110)으로 빠져나갈 수 있다. 그 결과, 선택 소자층(130)의 트랩 사이트가 비게 되어 선택 소자층(130)을 통한 전류 흐름이 차단될 수 있다. 즉, 메모리 셀(MC)은 고저항 상태로 변경되어 다시 도 3a의 상태를 갖게 될 수 있다.
요약하자면, 음 또는 양의 쓰기 전압을 인가하는 쓰기 동작시 메모리 셀(MC)은 저저항 상태 및 상대적으로 작은 크기의 제1 문턱 전압을 가질 수 있고, 쓰기 전압과 상이한 극성의 소거 전압을 인가하는 소거 동작시 메모리 셀(MC)은 고저항 상태 및 상대적으로 큰 크기의 제2 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 셀의 동작을 설명하기 위한 전류-전압 그래프이다.
도 4를 참조하면, 고저항 상태(HRS)의 메모리 셀은 제2 문턱 전압(Vth2)을 가질 수 있고, 저저항 상태(LRS)의 메모리 셀은 제2 문턱 전압(Vth2)보다 작은 크기의 제1 문턱 전압(Vth1)을 가질 수 있다.
이러한 메모리 셀에 대한 쓰기 동작 및 소거 동작은 동일한 크기를 가지면서 서로 반대 극성의 전압을 이용하여 수행될 수 있다. 그에 따라, 쓰기 동작시 제2 문턱 전압(Vth2) 이상의 크기를 갖는 양의 쓰기 전압(Vwrite)을 인가하고, 소거 동작시 제2 문턱 전압(Vth2) 이상의 크기를 갖는 음의 소거 전압(Verase)을 인가할 수 있다. 여기서, 쓰기 전압(Vwrite)은 도 3b의 +V로 표시된 전압과 대응하고, 소거 전압(Verase)은 도 3d의 -V로 표시된 전압과 대응할 수 있다.
읽기 동작시에는 제1 문턱 전압(Vth1)과 제2 문턱 전압(Vth2) 사이의 크기를 갖는 읽기 전압(Vread)이 인가될 수 있다. 읽기 전압(Vread)의 극성은 쓰기 전압의 극성과 동일할 수 있다. 즉, 양의 읽기 전압(Vread)이 인가될 수 있다.
한편, 음의 전압에서 메모리 셀이 턴온되기 위해서는 제2 문턱 전압(Vth2)보다 큰 크기를 갖는 제3 문턱 전압(Vth3)이 요구될 수 있다. 이는, 음의 전압에서 메모리 셀을 턴온시키기 위하여는 전하 차단층(140)을 통하여 선택 소자층(130)으로의 전하 공급이 요구되기 때문이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 5a는 단면도를 나타내고, 도 5b는 도 5a의 H1-H1' 선 높이에서 도시된 평면도를 나타낸다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 5a 및 도 5b를 참조하면, 기판(200) 상에 복수의 제2 도전층(250) 및 복수의 절연층(255)이 교대로 적층된 적층 구조물(ST)이 형성될 수 있다. 즉, 복수의 제2 도전층(250)은 기판(200)의 표면과 평행한 수평 방향으로 연장할 수 있다.
적층 구조물(ST) 내에는 적층 구조물(ST)을 관통하여 기판(200)을 노출시키는 복수의 홀(H)이 형성될 수 있다.
복수의 홀(H) 각각의 측벽 상에는 전하 차단층(240), 선택 소자층(230), 터널 절연층(220), 및 제1 도전층(210)이 순차적으로 형성될 수 있다. 그에 따라, 제1 도전층(210)은 기판(200)의 표면과 수직한 수직 방향으로 연장하는 기둥 형상을 가질 수 있고, 터널 절연층(220)은 제1 도전층(210)의 측벽을 둘러싸는 형상을 가질 수 있고, 선택 소자층(230)은 터널 절연층(220)의 측벽을 둘러싸는 형상을 가질 수 있고, 전하 차단층(240)은 선택 소자층(230)의 측벽을 둘러싸는 형상을 가질 수 있다.
복수의 제2 도전층(250) 각각은 전술한 실시예의 제2 도전 라인(도 1의 150 참조)와 실질적으로 대응할 수 있다. 복수의 제1 도전층(210) 각각은 전술한 실시예의 제1 도전 라인(도 1의 110 참조)과 실질적으로 대응할 수 있다. 전하 차단층(240), 선택 소자층(230), 및 터널 절연층(220)은 전술한 실시예의 전하 차단층(도 1의 140), 선택 소자층(도 1의 130), 및 터널 절연층(도 1의 120)과 각각 실질적으로 대응할 수 있다.
어느 하나의 제1 도전층(210) 및 어느 하나의 제2 도전층(250)의 사이에 위치하는 전하 차단층(240), 선택 소자층(230), 및 터널 절연층(220)이 메모리 셀(MC)을 형성할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110: 제1 도전 라인 120: 터널 절연층
130: 선택 소자층 140: 전하 차단층
150: 제2 도전 라인

Claims (19)

  1. 제1 도전층;
    상기 제1 도전층과 이격하는 제2 도전층;
    상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제1 도전층과 인접하게 배치되는 터널 절연층;
    상기 제1 도전층과 상기 제2 도전층 사이에 개재되고, 상기 제2 도전층과 인접하게 배치되는 전하 차단층; 및
    상기 터널 절연층과 상기 전하 차단층 사이에 개재되는 선택 소자층을 포함하고,
    자기 선택 메모리로 기능하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 큰 두께를 갖는
    반도체 장치.
  3. 제2 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 높은 유전율을 갖는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 높은 유전율을 갖는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 선택 소자층은, 전하의 트랩이 가능한 트랩 사이트를 포함하고,
    상기 트랩 사이트로의 상기 전하의 트랩 여부에 따라 저저항 상태와 고저항 상태 사이에서 스위칭하는
    반도체 장치.
  6. 제5 항에 있어서,
    상기 저저항 상태의 제1 문턱 전압은, 상기 고저항 상태의 제2 문턱 전압과 상이한
    반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 문턱 전압은 상기 제2 문턱 전압보다 작은
    반도체 장치.
  8. 제5 항에 있어서,
    제1 극성의 쓰기 전압에서 상기 고저항 상태에서 상기 저저항 상태로 변경되고, 상기 제1 극성과 상이한 제2 극성의 소거 전압에서 상기 저저항 상태에서 상기 고저항 상태로 변경되는
    반도체 장치.
  9. 제8 항에 있어서,
    상기 쓰기 전압의 크기와 상기 소거 전압의 크기는 동일한
    반도체 장치.
  10. 제8 항에 있어서,
    상기 쓰기 전압의 크기 및 상기 소거 전압의 크기는, 상기 제1 및 제2 문턱 전압 중 더 큰 것의 크기 이상인
    반도체 장치.
  11. 제8 항에 있어서,
    상기 반도체 장치의 저항 상태를 읽어내는 읽기 동작시, 상기 제1 문턱 전압과 상기 제2 문턱 전압 사이의 크기를 갖는 읽기 전압이 인가되는
    반도체 장치.
  12. 제11 항에 있어서,
    상기 읽기 전압의 극성은, 제1 극성과 동일한
    반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 도전층은, 기판 상에서 상기 기판의 표면과 평행한 제1 방향으로 연장하고,
    상기 제2 도전층은, 상기 기판의 표면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장하고,
    상기 터널 절연층, 상기 전하 차단층, 및 상기 선택 소자층은, 상기 제1 도전층과 상기 제2 도전층의 사이에서 상기 제1 도전층과 상기 제2 도전층의 교차 영역과 중첩하는
    반도체 장치.
  14. 제1 항에 있어서,
    상기 제1 도전층은, 기판 상에 절연층과 교대로 적층된 복수의 제1 도전층을 포함하고,
    상기 제2 도전층은, 상기 복수의 제1 도전층을 관통하는 기둥 형상을 갖고,
    상기 터널 절연층, 상기 전하 차단층, 및 상기 선택 소자층은, 상기 제1 도전층과 상기 제2 도전층의 사이에 개재되는
    반도체 장치.
  15. 터널 절연층;
    전하 차단층; 및
    상기 터널 절연층과 상기 전하 차단층 사이에 개재되는 선택 소자층을 포함하고,
    상기 선택 소자층의 트랩 사이트에 전하가 트랩되는지 여부에 따라 서로 다른 저항 상태를 갖는
    반도체 장치.
  16. 제15 항에 있어서,
    상기 터널 절연층을 통하여 터널링되는 전하의 양은 상기 전하 차단층에 비하여 큰
    반도체 장치.
  17. 제15 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 큰 두께를 갖는
    반도체 장치.
  18. 제17 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 높은 유전율을 갖는
    반도체 장치.
  19. 제15 항에 있어서,
    상기 전하 차단층은, 상기 터널 절연층보다 높은 유전율을 갖는
    반도체 장치.
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