CN116782755A - 包括选择器层的半导体器件 - Google Patents

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Abstract

本公开涉及包括选择器层的半导体器件。一种半导体器件可以包括：第一导电层；第二导电层，其与第一导电层间隔开；隧道绝缘层，其置于第一导电层和第二导电层之间并且被设置成邻近于第一导电层；电荷阻挡层，其置于第一导电层和第二导电层之间并且被设置成邻近于第二导电层；以及选择器层，其置于隧道绝缘层和电荷阻挡层之间，其中，半导体器件用作自选择存储器。

Description

包括选择器层的半导体器件
相关申请的交叉引用
本申请要求于2022年3月18日提交至韩国知识产权局的第10-2022-0033885号韩国专利申请的优先权，其整体通过引用合并于此。
技术领域
本专利文件涉及存储电路或存储器件及其在电子器件或电子系统中的应用。
背景技术
近期，随着电器趋向于小型化、低功耗、高性能、多功能化等，能够在多种电器(诸如计算机、便携式通信设备等)中存储信息的半导体器件已被本领域所需要，并且已对这种半导体器件进行了研究。这样的半导体器件包括能够利用其中电阻状态能够根据所施加的电压或电流而切换从而产生不同的电阻状态的特性来存储数据的半导体器件。这些半导体器件的示例包括：电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、以及--电熔丝(E-fuse)等。
发明内容
在实施方式中，半导体器件可以包括：第一导电层；第二导电层，其与第一导电层间隔开；隧道绝缘层，其置于第一导电层和第二导电层之间并且被设置成邻近于第一导电层；电荷阻挡层，其置于第一导电层和第二导电层之间并且被设置成邻近于第二导电层；以及选择器层，其置于隧道绝缘层和电荷阻挡层之间，其中，半导体器件用作自选择存储器。
在另一个实施方式中，半导体器件可以包括：隧道绝缘层；电荷阻挡层；以及选择器层，其置于隧道绝缘层和电荷阻挡层之间，其中，半导体器件根据电荷是否被捕获到选择器层的陷阱位而在不同的电阻状态之间切换。
附图说明
图1是示出根据本公开的实施方式的半导体器件的立体图。
图2是更详细地示出图1的存储单元的横截面图。
图3A至图3D是示出图2的存储单元的操作的视图。
图4是示出图2的存储单元的操作的电流-电压曲线图。
图5A和图5B是示出根据本公开的另一个实施方式的半导体器件的视图。
具体实施方式
在下文中，将参考附图详细描述本公开的多种实施方式。
附图未必按比例绘制。在一些实例中，附图中的至少一些结构的比例可以已被夸大以清楚地示出所描述的实施方式的具体特征。在附图或说明书中呈现的在多层结构中具有两个或更多个层的特定示例时，所示的这样的层的相对位置关系或布置层的顺序反映了用于所描述的或所示示例的特定实施，且不同的相对位置关系或布置层的顺序是可能的。此外，多层结构的所描述的或所示示例可以未反映存在于该特定多层结构中的所有层(例如，在两个所示层之间可以存在一个或更多个额外的层)。作为特定示例，当所描述的或所示的多层结构中的第一层被称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，而描述或图示也可以代表一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的结构。
图1是示出根据本公开的实施方式的半导体器件的立体图。
参考图1，半导体器件可以包括：多个第一导电线110，其设置在衬底100之上且在第一方向上彼此平行地延伸；多个第二导电线150，其设置在多个第一导电线110之上以与多个第一导电线110垂直地间隔开且在与第一方向交叉的第二方向上彼此平行地延伸；以及存储单元MC，其设置在第一导电线110和第二导电线150之间以分别与第一导电线110和第二导电线150的交叉区域重叠。第一方向和第二方向可以是与衬底100的表面平行的水平方向。
衬底100可以包括诸如硅的半导体材料。此外，衬底100可以包括期望的下部结构(未示出)。例如，衬底100可以包括电连接到第一导电线110和第二导电线150以驱动它们的驱动电路。
存储单元MC可以具有柱状并且可以与相邻的存储单元MC间隔开。在图1中，存储单元MC被示为具有四边形柱状，其具有在第一方向上与第二导电线150的两个侧壁对齐的两个侧壁和在第二方向上与第一导电线110的两个侧壁对齐的两个侧壁。然而，本公开不限于此，并且在其他实施方式中，存储单元MC可以具有圆柱状等。
存储单元MC可以包括隧道绝缘层120、选择器层130以及电荷阻挡层140的堆叠结构，并且因此可以作为自选择存储器来操作，该自选择存储器同时用作存储元件和选择器。更具体地，自选择存储器可以具有可变电阻特性，以通过根据施加到存储单元MC的两端(即，第一导电线110和第二导电线150)的电压而在不同的电阻状态之间切换来存储不同的数据。同时，自选择存储器可以具有阈值开关特性，即，当所施加的电压的幅值(magnitude)小于预定阈值时阻断或实质上限制电流以及当施加的电压的幅值超过阈值时允许电流突然地增大的特性。该阈值可以被成为阈值电压，且自选择存储器可以基于阈值电压而以导通状态或关断状态实施。
自选择存储器的阈值电压可以依赖于自选择存储器的电阻状态。即，自选择存储器可以根据不同的电阻状态而具有不同的阈值电压。例如，当自选择存储器处于低电阻状态时，其可以具有第一阈值电压，以及当自选择存储器处于高电阻状态时，其可以具有与第一阈值电压不同的第二阈值电压。因此，自选择存储器同时执行作为存储元件的功能和作为选择器的功能可以是可能的。
因此，数据可以被存储在用作自选择存储器的多个存储单元MC中的每一个中，并且可以防止或减小可能发生在共用第一导电线110或第二导电线150的存储单元MC之间的电流泄漏。
根据本文所公开的实施方式，由于存储单元MC同时执行作为存储元件的功能和作为选择器的功能，无需额外地制造另一个存储元件或另一个选择器，由此简化了制造工艺。此外，由于容易实施包括存储单元MC的具有交叉点结构的存储器件，所以存储器件的集成度可以得到增大或保证。
下文将更详细地描述包括隧道绝缘层120、选择器层130以及电荷阻挡层140的存储单元MC的详细结构和存储单元MC如何用作自选择存储器。
图2是更详细地示出图1的存储单元的横截面图。
参考图2，存储单元MC可以置于第一导电线110和第二导电线150之间，并且可以包括隧道绝缘层120、选择器层130以及电荷阻挡层140。
第一导电线110和第二导电线150中的每一个可以包括多种导电材料，例如，金属(诸如，铂(Pt)、钨(W)、铝(Al)、铜(Cu)、钽(Ta)或钛(Ti)等)、金属氮化物(诸如，钛氮化物(TiN)或钽氮化物(TaN))或其组合。
相比于电荷阻挡层140，隧道绝缘层120可以被设置成相对邻近于第一导电线110，以及相比于隧道绝缘层120，电荷阻挡层140可以被设置成相对邻近于第二导电线150。选择器层130可以设置在隧道绝缘层120和电荷阻挡层140之间。尽管未示出，存储单元MC还可以包括设置在第一导电线110和隧道绝缘层120之间和/或在第二导电线150和电荷阻挡层140之间的电极材料。电极材料可以包括多种导电材料，例如，金属(诸如，铂(Pt)、钨(W)、铝(Al)、铜(Cu)、钽(Ta)、或钛(Ti)等)、金属氮化物(诸如，钛氮化物(TiN)或钽氮化物(TaN))或其组合。在另一个实施方式中，电极材料可以包括碳。
隧道绝缘层120可以根据施加到存储单元MC两端的电压而开启电荷的隧穿。隧道绝缘层120可以包括多种绝缘材料，诸如，硅氧化物、硅氮化物或其组合。
选择器层130可以用于防止可能出现在共用第一导电线110或第二导电线150的存储单元MC之间的电流泄漏。为此，选择器层130可以具有阈值开关特性，即，当施加到选择器层130的两端的电压的幅值小于预定阈值时阻断或实质上限制电流以及当施加的电压的幅值超过阈值时允许电流突然地增大的特性。该阈值可以被称为阈值电压，并且选择器层130可以基于阈值电压而以导通状态或关断状态实施。选择器层130可以包括二极管、双向阈值开关(OTS)材料(诸如硫族化物基材料)、混合离子电子导电(MIEC)材料(诸如含金属硫族化物基材料)、金属绝缘体转变(MIT)材料(诸如NbO2或VO2)、具有相对宽的带隙的隧穿绝缘层(诸如SiO2或Al2O3等)。特别地，选择器层130可以包括这种材料：包括能够捕获通过隧道绝缘层120传输的电荷的多个陷阱位的材料，诸如，例如OTS材料。
电荷阻挡层140可以基本上阻挡被捕获在选择器层130中的电荷朝向第二导电线150移动。即，通过电荷阻挡层140逸出的电荷可以是零或者小于隧穿通过隧道绝缘层120的电荷量。电荷阻挡层140可以包括多种绝缘材料，诸如硅氧化物、硅氮化物或其组合。与隧道绝缘层120不同，电荷阻挡层140应抑制尽可能多的电荷的移动。因此，隧道绝缘层120和电荷阻挡层140可以不对称地实施以具有不同的特性。例如，电荷阻挡层140的厚度T2可以大于隧道绝缘层120的厚度T1。在这种情况下，隧道绝缘层120和电荷阻挡层140可以包括相同的材料，例如，二氧化硅。在另一个实施方式中，电荷阻挡层140可以包括具有介电常数比隧道绝缘层120的介电常数高的材料。例如，隧道绝缘层120可以包括二氧化硅，以及电荷阻挡层140可以包括具有比二氧化硅高的介电常数的高k材料，诸如，例如二氧化铪。在另一个示例中，隧道绝缘层120和电荷阻挡层140可以包括具有比二氧化硅高的介电常数的高k材料，并且电荷阻挡层140的介电常数可以比隧道绝缘层120的介电常数高。在另一个实施方式中，电荷阻挡层140可以具有比隧道绝缘层120高的介电常数，并且电荷阻挡层140的厚度T2可以比隧道绝缘层120的厚度T1大。
如果在第一导电线110和第二导电线150之间只有选择器层130被应用，即，如果隧道绝缘层120和电荷阻挡层140被省略，则存储单元MC不能执行存储数据的功能，而只能执行作为选择器的功能。例如，当选择器层130包括OTS材料时，如果通过第一导电线110和第二导电线150施加的电压达到阈值电压，则电子可以被捕获在选择器层130的陷阱位中，并且因此可以出现通过选择器层130的急速电流流。即，选择器层130可以被导通。另一方面，如果移除施加到第一导电线110和第二导电线150的电压，则可以从选择器层130的陷阱位发射电子，使得选择器层130可以被关断。在这种情况下，存储单元MC可能需要额外的存储元件。
在所公开的实施方式中，通过将隧道绝缘层120和电荷阻挡层140增加到选择器层130的两侧，存储单元MC还可以用作存储元件。在下文中，将参考图3A至图3D更详细地描述存储单元MC的功能。
图3A至图3D是示出图2的存储单元的操作的视图。
参考图3A，存储单元MC可以具有电荷未被捕获在选择器层130中的陷阱位中的状态，即，高电阻状态。该状态可以对应于存储单元MC一被制作后的初始状态或者稍后将要描述的图3D的擦除操作后的状态。
当没有电压被施加到第一导电线110和第二导电线150时，没有电荷流过隧道绝缘层120，而作为结果，可以维持高电阻状态。处于高电阻状态的存储单元MC可以具有第二阈值电压。
参考图3B，可以通过向第一导电线110和第二导电线150施加写入电压来执行写入操作。写入操作可以指的是将存储单元MC的高电阻状态改变为低电阻状态的操作。为此，相比于第一导电线110，相对正的电压可以被施加到第二导电线150。例如，接地电压可以被施加到第一导电线110，以及通过+V指示的写入电压可以被施加到第二导电线150。
在写入操作期间，电荷(诸如，例如电子)可以从第一导电线110隧穿通过隧道绝缘层120，并且可以被引入到选择器层130中。被引入选择器层130中的电荷可以被捕获在选择器层130的陷阱位中。当电荷被捕获在选择器层130的所有陷阱位中时，可能出现通过存储单元MC的急速电流流。即，存储单元MC可以变为低电阻状态。
参考图3C，甚至当施加到第一导电线110和第二导电线150的写入电压被移除时，隧道绝缘层120和电荷阻挡层140也限制选择器层130的电荷，因此存储单元MC可以维持低电阻状态。低电阻状态的存储单元MC可以具有第一阈值电压。第一阈值电压可以小于第二阈值电压。
参考图3D，可以通过向第一导电线110和第二导电线150施加擦除电压来执行擦除操作。擦除操作可以指的是将存储单元MC的低电阻状态改变为高电阻状态的操作。为此，相比于第一导电线110，导电线相对负的电压可以被施加到第二导电线150。例如，接地电压可以被施加到第一导电线110，以及通过-V指示的擦除电压可以被施加到第二导电线150。擦除电压可以在幅值上与写入电压基本相同，但极性相反。
在擦除操作期间，选择器层130的电荷可以隧穿通过隧道绝缘层120并且逸出到第一导电线110。因此，选择器层130的陷阱位可以为空，并且可以阻断通过选择器层130的电流流。即，存储单元MC可以变成高电阻状态而回到图3A所示的状态。
总之，施加负写入电压或正写入电压的写入操作导致具有低电阻状态的存储单元MC和相对小的第一阈值电压，以及在施加具有与写入电压的极性不同的极性的擦除电压的擦除操作期间，存储单元MC可以回到高电阻状态并且具有相对大的第二阈值电压。
图4是示出图2的存储单元的操作的电流-电压曲线图。
参考图4，处于高电阻状态HRS的存储单元可以具有第二阈值电压Vth2，以及处于低电阻状态LRS的存储单元可以具有第一阈值电压Vth1，第一阈值电压Vth1具有小于第二阈值电压Vth2的幅值。
可以使用具有相同幅值和相反极性的电压对存储单元执行写入操作和擦除操作。因此，在写入操作期间，可以施加具有大于或等于第二阈值电压Vth2的幅值的正写入电压Vwrite，而在擦除操作期间，可以施加具有大于或等于第二阈值电压Vth2的幅值的负擦除电压Verase。这里，写入电压Vwrite可以对应于图3B中通过+V指示的电压，而擦除电压Verase可以对应于图3D中通过-V指示的电压。
在读取操作期间，可以施加具有在第一阈值电压Vth1和第二阈值电压Vth2之间的幅值的读取电压Vread。读取电压Vread的极性可以与写入电压的极性相同。即，可以施加正读取电压Vread。
另外，为了在负电压下导通存储单元，可以需要具有大于第二阈值电压Vth2的幅值的第三阈值电压Vth3。这是因为需要通过电荷阻挡层140向选择器层130的电荷供应以在负电压下导通存储单元。
图5A和图5B是示出根据本公开的另一个实施方式的半导体器件的视图。图5A是横截面图，并且图5B是图5A沿H1-H1’线截取的平面图。将主要描述与上述实施方式的不同之处。
参考图5A和图5B，多个第二导电层250和多个绝缘层255交替地堆叠的堆叠结构ST可以形成在衬底200之上。即，多个第二导电层250可以在平行于衬底200的表面的水平方向上延伸。
穿透堆叠结构ST并且暴露衬底200的多个孔H可以形成在堆叠结构ST中。
电荷阻挡层240、选择器层230、隧道绝缘层220以及第一导电层210可以顺序地形成在多个孔H中的每一个的侧壁之上。因此，第一导电层210可以具有在与衬底200的表面正交的垂直方向上延伸的柱状，隧道绝缘层220可以具有围绕第一导电层210的侧壁的形状，选择器层230可以具有围绕隧道绝缘层220的侧壁的形状，以及电荷阻挡层240可以具有围绕选择器层230的侧壁的形状。
多个第二导电层250中的每一个可以实质上对应于上述实施方式的第二导电线(参考图1的150)。多个第一导电层210中的每一个可以实质上对应于上述实施方式的第一导电线(参考图1的110)。电荷阻挡层240、选择器层230以及隧道绝缘层220可以实质上分别对应于上述实施方式的电荷阻挡层(参考图1的140)、选择器层(参考图1的130)以及隧道绝缘层(参考图1的120)。
位于第一导电层210中任何一个和第二导电层250中的任何一个之间的电荷阻挡层240、选择器层230以及隧道绝缘层220可以形成存储单元MC。
根据本公开的如上实施方式，可以提供包括用作自选择存储器的存储单元的半导体器件，具有卓越操作特性和易制造工艺。
尽管为了说明性目的已对多种实施方式进行了描述，对那些本领域技术人员将明显的是在不脱离权利要求所定义的本教导的精神和范围的情况下可以做出多种改变和修改。

Claims (19)

1.一种半导体器件，包括：
第一导电层；
第二导电层，其与所述第一导电层间隔开；
隧道绝缘层，其置于所述第一导电层和所述第二导电层之间并且被设置成邻近于所述第一导电层；
电荷阻挡层，其置于所述第一导电层和所述第二导电层之间并且被设置成邻近于所述第二导电层；以及
选择器层，其置于所述隧道绝缘层和所述电荷阻挡层之间，
其中，所述半导体器件用作自选择存储器。
2.根据权利要求1所述的半导体器件，其中，所述电荷阻挡层具有大于所述隧道绝缘层的厚度的厚度。
3.根据权利要求2所述的半导体器件，其中，所述电荷阻挡层具有高于所述隧道绝缘层的介电常数的介电常数。
4.根据权利要求1所述的半导体器件，其中，所述电荷阻挡层具有高于所述隧道绝缘层的介电常数的介电常数。
5.根据权利要求1所述的半导体器件，其中，所述选择器层包括能够捕获电荷的陷阱位，以及
所述半导体器件根据被捕获到所述陷阱位的所述电荷而在低电阻状态和高电阻状态之间切换。
6.根据权利要求5所述的半导体器件，其中，所述低电阻状态的第一阈值电压不同于所述高电阻状态的第二阈值电压。
7.根据权利要求6所述的半导体器件，其中，所述第一阈值电压小于所述第二阈值电压。
8.根据权利要求6所述的半导体器件，其中，所述半导体器件在第一极性的写入电压下从所述高电阻状态变为所述低电阻状态，以及在与所述第一极性不同的第二极性的擦除电压下从所述低电阻状态变为所述高电阻状态。
9.根据权利要求8所述的半导体器件，其中，所述写入电压的幅值和所述擦除电压的幅值相同。
10.根据权利要求8所述的半导体器件，其中，所述写入电压的幅值和所述擦除电压的幅值等于或大于所述第一阈值电压和所述第二阈值电压中的较大者的幅值。
11.根据权利要求8所述的半导体器件，其中，在用于读取所述半导体器件的电阻状态的读取操作中，施加具有所述第一阈值电压和所述第二阈值电压之间的幅值的读取电压。
12.根据权利要求11所述的半导体器件，其中，所述读取电压的极性与所述第一极性相同。
13.根据权利要求1所述的半导体器件，其中，所述第一导电层形成在衬底之上并且在与所述衬底的表面平行的第一方向上延伸，
所述第二导电层在第二方向上延伸，所述第二方向与所述衬底的所述表面平行并且与所述第一方向交叉，以及
所述隧道绝缘层、所述电荷阻挡层以及所述选择器层在所述第一导电层和所述第二导电层之间与所述第一导电层和所述第二导电层的交叉区域重叠。
14.根据权利要求1所述的半导体器件，其中，所述第一导电层包括与绝缘层交替地堆叠在衬底之上的多个第一导电层，
所述第二导电层具有穿透所述多个第一导电层的柱状，以及
所述隧道绝缘层、所述电荷阻挡层以及所述选择器层置于所述第一导电层和所述第二导电层之间。
15.一种半导体器件，包括：
隧道绝缘层；
电荷阻挡层；以及
选择器层，其置于所述隧道绝缘层和所述电荷阻挡层之间，
其中，所述半导体器件根据电荷是否被捕获到所述选择器层的陷阱位而在不同的电阻状态之间切换。
16.根据权利要求15所述的半导体器件，其中，隧穿通过所述隧道绝缘层的电荷量大于通过所述电荷阻挡层逸出的电荷量。
17.根据权利要求15所述的半导体器件，其中，所述电荷阻挡层具有大于所述隧道绝缘层的厚度的厚度。
18.根据权利要求17所述的半导体器件，其中，所述电荷阻挡层具有高于所述隧道绝缘层的介电常数的介电常数。
19.根据权利要求15所述的半导体器件，其中，所述电荷阻挡层具有高于所述隧道绝缘层的介电常数的介电常数。
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