KR101656979B1 - 스위칭 디바이스 구조 및 방법 - Google Patents

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Abstract

스위칭 디바이스 구조 및 방법이 여기에서 설명된다. 스위칭 디바이스는 제1 전극과 제2 전극 사이에 형성된 재료를 포함하는 수직 적층체를 포함할 수 있다. 스위칭 디바이스는 수직 적층체에 결합되어 제1 전극과 제2 전극 사이 재료에서의 도전성 경로의 형성 상태를 제어하기 위하여 인가되는 전압을 수신하도록 구성된 제3 전극을 더 포함할 수 있되, 도전성 경로의 형성 상태는 온 상태와 오프 상태 사이에서 스위칭 가능하다.

Description

스위칭 디바이스 구조 및 방법{SWITCHING DEVICE STRUCTURES AND METHODS}
본 발명은 일반적으로는 스위칭 디바이스 구조 및 방법에 관한 것이다.
스위칭 디바이스는, 전류를 인터럽트하거나 그것을 하나의 도체로부터 다른 하나의 도체로 전환시켜, 전기 회로를 단절시킬 수 있는 전기 부품이다. 스위칭 디바이스는 양극성 접합 트랜지스터 또는 전계-효과 트랜지스터와 같은 반도체 디바이스 및 여러 단자를 포함할 수 있다. 제어 신호가 스위칭 디바이스에 인가될 때, 그것은 열리고 그리고/또는 닫힐 수 있다. 스위칭 디바이스가 닫힐 때, 여러 단자 간에 작은 잔류 저항이 남아있을 수 있다.
전형적으로 메모리 디바이스는 컴퓨터 또는 다른 전자 디바이스에 있어서 내부, 반도체, 집적 회로로 제공된다. 여러 다른 것들 중에서도 램(random access memory: RAM), 롬(read only memory; ROM), 동적 램(DRAM), 동기식 동적 램(SDRAM), 플래시 메모리, 및 저항성, 예를 들어, 가변 저항, 메모리를 포함하는 여러 다른 유형의 메모리가 많이 있다. 저항성 메모리의 유형은, 여러 다른 것들 중에서도, 프로그래밍가능한 도체 메모리, 위상 변화 램(PCRAM), 및 저항성 램(RRAM)을 포함한다.
메모리 디바이스는 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소모를 필요로 하는 광범위한 전자 애플리케이션에 대해 비-휘발성 메모리로 이용된다. 비-휘발성 메모리는, 예를 들어, 퍼스널 컴퓨터, 휴대용 메모리 스틱, 솔리드 스테이트 드라이브(SSD), 디지털 카메라, 셀룰러 전화, MP3 플레이어와 같은 휴대용 음악 플레이어, 영화 플레이어 및 다른 전자 디바이스에서 사용될 수 있다.
메모리 디바이스는 매트릭스, 예를 들어, 어레이로 배열된 여러 메모리 셀을 포함할 수 있다. 저항성 메모리 셀은 저항성 저장 엘리먼트 및 선택 디바이스를 포함할 수 있다. 일례로서, 선택 디바이스는 메모리 셀을 선택, 예를 들어, 액세스하는데 사용되는 여러 다른 스위칭 디바이스들 중에서도 다이오드, 전계 효과 트랜지스터(field effect transistor: FET) 또는 양극성 접합 트랜지스터(bipolar junction transistor: BJT)일 수 있다. 메모리 셀의 선택 디바이스는, 예를 들어, 어레이의 "행"(row)을 형성하는 액세스 라인, 예를 들어, 워드 라인에 결합되어 있을 수 있다. 각각의 메모리 셀의 저장 엘리먼트는 어레이의 "열"(column)에서의 데이터/감지 라인, 예를 들어, 비트 라인에 결합되어 있을 수 있다. 이러한 방식으로, 메모리 셀의 선택은 그 게이트에 결합된 워드 라인을 선택함으로써 메모리 셀의 행을 활성화하는 행 디코더를 통해 액세스될 수 있다. 선택된 메모리 셀의 행의 프로그래밍된 상태는 선택된 메모리 셀의 프로그래밍된 상태와 연관된 저항에 의존하여 다른 전류가 메모리 엘리먼트에서 흐르게 야기함으로써 결정, 예를 들어, 감지될 수 있다.
메모리 셀은 소망 상태로 프로그래밍, 예를 들어, 쓰기 행해질 수 있다. 즉, 여러 프로그래밍된 상태, 예를 들어, 저항 레벨 중 하나가 메모리 셀에 대해 설정될 수 있다. 예를 들어, 단일 레벨 셀(single level cell: SLC)은 2개의 논리 상태, 예를 들어, 1 또는 0 중 하나를 표현할 수 있다. 저항성 메모리 셀은 또한 2개보다 많은 2진 숫자들, 예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 또는 1110을 표현하는 것처럼 2개보다 많은 프로그래밍된 상태 중 하나로 프로그래밍될 수 있다. 그러한 셀은 다중 상태 메모리 셀, 멀티-디지트 셀 또는 멀티레벨 셀(multilevel cell: MLC)이라고 지칭될 수 있다.
도면의 간단한 설명
도 1a 내지 1c는 본 발명의 하나 이상의 실시예에 따라 스위칭 디바이스의 횡단면도를 예시한 도면;
도 2는 본 발명의 하나 이상의 실시예에 따라 도전성 경로를 형성하기 위한 방법의 일례를 예시한 순서도;
도 3은 본 발명의 하나 이상의 실시예에 따라 스위칭 디바이스를 포함하는 저항성 메모리 어레이의 일부의 도식적 선도.
스위칭 디바이스 구조 및 방법이 여기에서 설명된다. 하나 이상의 스위칭 디바이스는 제1 전극과 제2 전극 사이에 형성된 재료를 포함하는 수직 적층체(vertical stack)를 포함할 수 있다. 스위칭 디바이스는 수직 적층체에 결합되어 제1 전극과 제2 전극 사이의 재료에서의 도전성 경로의 형성 상태를 제어하기 위하여 당해 인가되는 전압을 수신하도록 구성된 제3 전극을 더 포함할 수 있되, 도전성 경로의 형성 상태는 온 상태와 오프 상태 사이에서 스위칭 가능하다.
본 발명의 실시예에 의하면, 스위칭 디바이스 구조 및 방법은, 예를 들어, 다이오드 및/또는 레지스터보다는 트랜지스터로서 기능할 수 있는 3-전극, 예를 들어, 3-단자 스케일링가능한 디바이스를 위해 제공할 수 있다. 여기에서 설명되는 실시예에 따른 다양한 스위칭 디바이스는 이전 스위칭 디바이스에 비해 다른 위치를 갖는 전극, 예를 들어, 게이트 전극을 포함할 수 있고, 이것은 이전 스위칭 디바이스에 비해 스위칭 디바이스 내 증가된 전계를 위해 제공할 수 있다. 전계는 또한 여러 다른 각도로 형성될 수 있어서, 대략 90도의 전계를 통해 동작하도록 설계된 디바이스들에 비해 더 작고 더 컴팩트형 디바이스의 결과를 초래한다. 예를 들어, 도전성 경로(예를 들어, 도전성 필라멘트)의 형성 및/ 단절이 90도로 작용하는 전계를 통해 수행되는 평면 디바이스는 본 발명의 실시예에 관하여 여기에서 더 설명되는 바와 같은 더 컴팩트형 수직 스위칭 디바이스에 비해 더 큰 디바이스의 결과를 초래할 수 있다.
여러 실시예에 있어서, 스위칭 디바이스는, 예를 들어, 트랜지스터와 유사하게 기능할 수 있고 전자 신호 및 전력을 증폭 및/또는 스위칭하도록 사용될 수 있다. 본 발명의 실시예에 의하면, 스위칭 디바이스는 동일 또는 유사한 스위칭 기능을 수행하는 이전 트랜지스터, 예를 들어, 전계 효과 트랜지스터(FET)에 비해 더 큰 면 밀도를 가질 수 있고 사이즈가 더 컴팩트형일 수 있다.
본 명세서의 이하의 상세한 설명에 있어서는, 그 일부를 형성하고 본 발명의 여러 실시예가 어떻게 실시될 수 있는지 예로써 도시되어 있는 수반 도면을 참조한다. 이들 실시예는 당업자가 본 발명의 여러 실시예를 실시가능하게 하도록 충분히 상세하게 설명되고, 다른 실시예가 이용될 수도 있고 본 발명의 범위로부터 벗어남이 없이 프로세스, 전기적 또는 기계적 변경이 이루어질 수도 있다고 이해되는 것이다.
인식될 바와 같이, 여기에서의 다양한 실시예에 도시된 엘리먼트는 본 발명의 여러 부가적 실시예를 제공하도록 부가, 교환 및/또는 제거될 수 있다. 이에 더하여, 인식될 바와 같이, 도면에서 제공된 엘리먼트의 비율 및 상대적 척도는 본 발명의 실시예를 예시하려는 의도이고, 한정의 의미로 받아들이지 않아야 한다. 여기에서 사용되는 바와 같이, "여러" 무엇은 하나 이상의 그러한 물건을 지칭할 수 있다. 예를 들어, 여러 메모리 디바이스는 하나 이상의 메모리 디바이스를 지칭할 수 있다.
재료를 사용하여 부품을 형성하는 것을 포함하는 여기에서 설명되는 다양한 프로세싱 단계는 업계에 알려져 있는 여러 방식으로 재료의 성막을 사용하는 것을 포함할 수 있다. 일부 예는 여러 다른 것들 중에서도 화학적 기상 증착(chemical vapor deposition: CVD) 및/또는 원자층 증착(atomic layer deposition: ALD)을 포함한다. 재료의 제거를 포함하는 프로세싱 단계는 당업자에 의해 인식될 바와 같이, 예를 들어, 포토리소그래피, 패터닝, 습식 및/또는 건식 에칭 등의 사용을 포함할 수 있다.
본 명세서에서 도면은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면에서의 엘리먼트 또는 컴포넌트를 식별하는 번호 매김 관례를 따른다. 서로 다른 도면들간 유사한 엘리먼트 또는 컴포넌트는 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, (100)은 도 1a 내지 도 1c에서 엘리먼트 "00"을 표기할 수 있고, 유사한 엘리먼트가 도 4에서는 (400)으로 표기될 수 있다. 인식될 바와 같이, 여기에서의 다양한 실시예에 도시된 엘리먼트는 본 발명의 여러 부가적 실시예를 제공하도록 부가, 교환 및/또는 제거될 수 있다. 이에 더하여, 인식될 바와 같이, 도면에서 제공된 엘리먼트의 비율 및 상대적 척도는 본 발명의 실시예를 예시하려는 의도이고, 한정의 의미로 받아들이지 않아야 한다.
도 1a 내지 1c는 본 발명의 하나 이상의 실시예에 따라 스위칭 디바이스(100)의 횡단면도 예시하고 있다. 여러 실시예에 있어서, 스위칭 디바이스(100)는, 이온 이동을 통하여, "온" 상태와 "오프" 상태 사이에서 동작, 예를 들어, 스위칭한다. 그와 같이, 스위칭 디바이스(100)는 나노이온 스위칭 디바이스라고 지칭될 수 있다. 도 1a 내지 도 1c에 예시된 바와 같이, 스위칭 디바이스(100)는 전극(102), 전극(104) 및 전극(106)을 포함할 수 있다. 전극(102, 104, 106)은, 예를 들어, 도전성 재료, 예를 들어, 텅스텐, 티타늄 질화물 등을 포함할 수 있다. 디바이스(100)는 다양한 다른 기판 재료들 중에서도 실리콘 기판, SOI(silicon on insulator) 기판 또는 SOS(silicon on sapphire)일 수 있는 기판(도시하지 않음) 상에 형성될 수 있다. 디바이스(100)는 여러 다른 것들 중에서도, 예를 들어, 필러(pillar)-형상 또는 메사(mesa) 형상일 수 있다.
도 1a, 도 1b 및 도 1c에 예시된 스위칭 디바이스(100-1, 100-2, 100-3)와 같은 스위칭 디바이스의 동작은, 각자, 이온, 예를 들어, 금속 이온의 확산의 결과를 초래하는 전기 신호의 인가, 및 도전성 경로, 예를 들어, 도전성 필라멘트 및/또는 금속 원자 브릿지를 형성 및/또는 소멸시키는 스위칭 동작에서의 그 환원 및/또는 산화 프로세스를 통하여 제어될 수 있다. 여러 실시예에 있어서, 도전성 경로는, 예를 들어, 인가된 필드 하에서 생성될 수 있는 어떠한 유형의 도전성 경로 및/또는 볼륨이라도 포함할 수 있다. 예를 들어, PCMO(PrxCayMgzO)와 같은 혼합된 원자가 산화물(mixed valence oxide: MVO) 재료에 있어서, 산소 공핍은 재료의 볼륨에서 인가된 전계 하에서 균일하게 이동하고 필라멘트를 형성함이 없이 그 저항을 변화시킬 수 있다.
도전성 경로는 스위칭 디바이스의 2개의 전극 사이에, 예를 들어, 온 상태로 도전성 경로를 생성할 수 있다. 여러 실시예에 있어서, 그러한 원자 스위칭 디바이스는 3 전극 디바이스일 수 있고 트랜지스터와 유사한 기능을 수행할 수 있다. 디바이스(100)는, 예를 들어, 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor: CMOS) 디바이스와 유사한 전기적 성능을 발휘할 수 있다.
도 1a는 스위칭 디바이스(100-1)의 횡단면도를 예시하고 있다. 스위칭 디바이스(100-1)는 전극(102)에 인접하여 둘러싸며 형성된 전극(106-1)을 포함한다. 여러 실시예에 있어서는, 전극(106-1)이 전극(102)에 인접하고는 있지만 둘러싸지는 않는다. 도 1a에 예시된 바와 같이, 절연 재료(103)는, 예를 들어, 전극(106-1)과 전극(102) 사이에 이들을 서로 격리시키기 위하여 형성될 수 있다. 재료(110)는 전극(104)과 전극(102, 106-1) 사이에 형성되고, 재료(110) 내에는 재료(111)가 있을 수 있다. 재료(110)는, 예를 들어, 질화물 유전체, 예를 들어, 실리콘 질화물(Si3N4)과 같은 층간 유전체일 수 있다. 여러 실시예에 있어서, 재료(111)는 가변 저항 재료를 포함할 수 있다. 재료(111)가 가변 저항 재료인 실시예에 있어서, 재료(111)는, 예를 들어, RRAM 재료일 수 있다. 여러 실시예에 있어서, 재료(111)는 전극(104, 102, 106-1) 사이에 형성될 수 있다.
RRAM 재료의 예는, 예를 들어, 지르코늄 이산화물(ZrO2) 또는 가돌리늄 산화물(GdOx)을 포함할 수 있다. 다른 RRAM 재료는, 예를 들어, Pr(1-x)CaxMnO3(PCMO), La(1-x)CaxMnO3(LCMO), 및 Ba(1-x)SrxTiO3와 같은 거대 자기저항성 재료를 포함할 수 있다. RRAM 재료는 또한 알칼리성 금속 산화물, 예를 들어, Li2O, Na2O, K2O, Rb2O, Cs2O, BeO, MgO, CaO, SrO 및 BaO, 굴절성 금속 산화물, 예를 들어, NbO, NbO2, Nb2O5, MoO2, MoO3, Ta2O5, W2O3, WO2, WO3, ReO2, ReO3 및 Re2O7, 및 이원계 금속 산화물, 예를 들어, CuxOy, WOx, Nb2O5, Al2O3, Ta2O5, TiOx, ZrOx, NixO 및 FexO와 같이 금속 산화물을 포함할 수 있다. RRAM 재료는 또한 GexSey, 및 고상 전해질 거동을 지원할 수 있는 다른 재료를 포함할 수 있다. 일부 실시예에 있어서, 이온 메모리를 위한 재료는 반응 이온 및 고체 전해질 재료를 포함할 수 있다. 전류 디바이스에서의 반응 이온은, 예를 들어, Cu, Ag 및/또는 Zn을 포함할 수 있다. 고체 전해질은, 예를 들어, 금속 황화물, Ge-계 칼코게나이드 및/또는 산화물을 포함할 수 있다.
다른 RRAM 재료는, 여러 다른 유형의 RRAM 재료들 중에서도, 도핑형 또는 미도핑형 SrTiO3, SrZrO3 및 BaTiO3와 같은 페로브스카이트 산화물, 및 Bengala Rose, AlQ3Ag, Cu-TCNQ, DDQ, TAPA 및 플루오레신-계 폴리머와 같은 폴리머 재료를 포함할 수 있다. 본 발명의 실시예들은 특정 유형의 RRAM 재료로 한정되는 것은 아니다.
도 1a에 도시된 바와 같이, 스위칭 디바이스(100-1)는 재료의 수직 적층체이다. 동작에 있어서는, 전압이 재료(111)에서 도전성 경로(108), 예를 들어, 도전성 필라멘트의 형성 상태를 제어하도록 전극(102, 104 및/또는 106-1)에 인가될 수 있다. 여러 실시예에 있어서, 도전성 경로(108)의 형성 상태는 온 상태, 예를 들어, 도전과 오프 상태, 예를 들어, 비-도전 사이에서 스위칭 가능하다. 전압은, 예를 들어, 전극(102/106-1)과 전극(104) 사이의 조합된 전압 차가 형성 상태를 제어하기에 충분한 전계를 생성하게 되도록 전극(102, 104 및/또는 106-1)에 인가될 수 있다.
여러 실시예에 있어서, 전극(102)은 소스 전극으로서 역할할 수 있고, 전극(104)은 드레인 전극으로서 역할할 수 있고, 전극(106-1)은 스위칭 디바이스(100-1)의 게이트 전극으로서 역할할 수 있다. 전극(102)은, 예를 들어, 콘택트 필러로서 형성될 수 있다. 전극(104, 106-1)은 도전성 라인으로서 형성될 수 있거나, 또는 스위칭 디바이스(100-1)는, 예를 들면, 수직 필러로서 형성될 수 있다. 도 1a에 도시된 예에 있어서, 전극(102, 106-1)은 서로 독립적으로 제어될 수 있다. 여러 실시예에 있어서, 전극(102, 106-1)은 함께 제어될 수 있고 단일 전극으로서 함께 기능할 수 있다.
도 1b는 스위칭 디바이스(100-2)의 횡단면도를 예시하고 있다. 스위칭 디바이스(100-2)는 재료(111) 및/또는 재료(110) 내에 형성된 전극(106-2)을 포함한다. 도 1b에 도시된 예에 있어서, 스위칭 디바이스(100-2)는 재료의 수직 적층체이다. 동작에 있어서는, 전압이 재료(111) 내 도전성 경로(108)의 형성 상태를 제어하도록 전극(102, 104 및/또는 106-2)에 인가될 수 있다. 전압은, 예를 들어, 전극(102/106-2)과 전극(104) 사이의 조합된 전압 차가 형성 상태를 제어하기에 충분한 전계를 생성하게 되도록 전극(102, 104 및/또는 106-2)에 인가될 수 있다.
도 1b에 도시된 바와 같이, 전극(106-2)은 전극(102)과 전극(104) 사이에 그리고 재료(110)의 일부 내에 형성된다. 일부 실시예에 있어서, 전극(106-2)은 재료(111)의 일부 내에 형성될 수 있다. 전극(102)과 전극(106-2) 사이의 거리(103)는 전극(102)과 전극(104) 사이의 거리(105)보다 더 작다. 이것은 도 1a에 관하여 도시된 스위칭 디바이스(100-1)의 전극(106-1, 104) 사이의 전계에 비해 전극(106-2, 104) 사이의 전계가 증가되는 결과를 초래할 수 있다. 전극(102, 106-2)은 서로 독립적으로 제어될 수 있다, 예를 들어, 별개의 전압이 전극(102, 106-2)에 인가될 수 있다.
도 1c는 스위칭 디바이스(100-3)의 횡단면도를 예시하고 있다. 스위칭 디바이스(100-3)는 재료(110)의 바깥에 형성된 전극(106-3)을 포함한다. 일부 예에 있어서, 전극(106-3)은 재료(111)의 바깥에 형성될 수 있다. 도 1b에 도시된 예에 있어서, 스위칭 디바이스(100-3)는 재료의 수직 적층체이다. 동작에 있어서는, 전압이 재료(111) 내 도전성 경로(108)의 형성 상태를 제어하도록 전극(102, 104 및/또는 106-3)에 인가될 수 있다. 도 1b에 예시된 바와 같이, 전극(106-3)은 전극(102)과 전극(104) 사이에 그리고/또는 재료(110)의 일부를 둘러싸서 형성된다. 일부 예에 있어서, 전극(106-3)은 전극(102)과 전극(104) 사이에 그리고/또는 재료(111)의 일부를 둘러싸서 형성될 수 있다. 여러 실시예에 있어서, 전극(102)과 전극(106-3) 사이의 거리(107)는 전극(102)과 전극(104) 사이의 거리(109)보다 더 작다. 이것은 도 1a에 도시된 스위칭 디바이스(100-1)의 전극(106-1, 104) 사이의 전계에 비해 전극(106-3, 104) 사이의 전계가 증가되는 결과를 초래할 수 있다. 전극(102, 106-3)은 서로 독립적으로 제어될 수 있다, 예를 들어, 별개의 전압이 전극(102, 106-3)에 인가될 수 있다.
여러 실시예에 있어서, 스위칭 디바이스(100-1, 100-2, 100-3)와 같은 스위칭 디바이스 구조는 메모리 셀로서 동작될 수 있다. 예를 들면, 전압은 프로그래밍된 상태를 표현할 수 있는 도전성 경로(108)의 형성, 및 소거된 상태를 표현할 수 있는 도전성 경로(108)의 소멸을 제어하도록 스위칭 디바이스의 전극에 인가될 수 있다.
여러 실시예에 있어서, 스위칭 디바이스(100-1, 100-2, 100-3)와 같은 스위칭 디바이스는 메모리 셀을 형성하도록 저장 엘리먼트에 결합될 수 있다. 도 3에 관하여 여기에서 더 논의될 바와 같이, 스위칭 디바이스는, 예를 들면, 저항성 저장 엘리먼트일 수 있는 저장 엘리먼트와 직렬로 결합될 수 있다.
도 2는 본 발명의 하나 이상의 실시예에 따라 도전성 경로를 형성하기 위한 방법(218)의 일례를 예시하는 순서도이다. (220)에서는, 제1 전극, 제2 전극, 제3 전극 및 제1 전극과 제2 전극 사이의 가변 저항 재료를 포함하는 수직 적층체가 형성된다. 여러 실시예에 있어서, 수직 적층체는 도 1a 내지 도 1c와 연관하여 설명된 디바이스(100-1, 100-2, 100-3)와 같은 스위칭 디바이스를 포함할 수 있다.
(222)에서는, 제1 전압이, 예를 들면, 소스 전극일 수 있는 제1 전극에 인가된다. (224)에서는, 제2 전압이, 예를 들면, 게이트 전극일 수 있는 제2 전극에 인가된다. 여러 실시예에 있어서, 제2 전압은 제1 전압보다 더 크다; 그렇지만, 실시예들이 그렇게 한정되는 것은 아니다. 제1 전극과 제2 전극에 인가된 전압은 제1/제2 전극과 제3 전극, 예를 들어, 드레인 전극 사이의 전계가, 예를 들면, 제1 전극과 제3 전극, 예를 들어, 소스 전극과 드레인 전극 사이에 도전성 경로의 형성의 결과를 초래하게 되도록 충분할 수 있다. 이것은 스위칭 디바이스가 트랜지스터로서 기능하는 결과를 초래할 수 있다. 여러 실시예에 있어서는, 제1 전극과 제2 전극이 별개로 제어될 수 있다. (226)에 예시된 바와 같이, 도전성 경로는 이온 이동을 통해 형성될 수 있고, 여러 실시예에서는, 스위칭 디바이스가 트랜지스터로서 기능하게 야기할 수 있다. 여러 실시예에 있어서, 제1/제2 전극과 제3 전극 사이의 총 전압 차는 제1 전극과 제2 전극에 다른 전압을 인가함으로써, 예를 들어, 제1 전극과 제2 전극을 별개로 제어함으로써 제어될 수 있다.
그와 같이, 도전성 경로는 게이트 전극과 드레인 전극 사이에 전압, 예를 들어, 필수 바이어스를 인가함으로써, 또는 스위칭 디바이스의 드레인 전극과 소스/게이트 전극 사이 누적 전계를 제어함으로써 제어될 수 있다. 스위칭 디바이스의 상태는 소스 전극과 드레인 전극 사이 전류를 측정함으로써 감지될 수 있다. 여러 실시예에 있어서, 스위칭 디바이스는 여러 다른 것들 중에서도 RRAM 또는 도전성-브릿징 RAM(CBRAM) 저장 엘리먼트에 결합될 수 있다.
도 3은 본 발명의 하나 이상의 실시예에 따라 스위칭 디바이스(300)를 포함하는 저항성 메모리 어레이(328)의 일부의 도식적 선도이다. 저항성 메모리 어레이(328)는 여러 메모리 셀(330)을 포함하고, 각각은 저항성 저장 엘리먼트(332)에 결합된 스위칭 디바이스(300)를 포함한다. 저항성 저장 엘리먼트(332)는 도 1a 내지 도 1c에 설명된 것들과 같은 가변 저항 재료를 포함할 수 있다. 저항성 저장 엘리먼트(332)는, 예를 들면, 한 쌍의 전극 사이 저장 재료를 포함하는 2-단자 가변 저항 저장 엘리먼트를 포함할 수 있다. 스위칭 디바이스는 여러 실시예에 있어서 메모리 셀에 대한 선택 디바이스로서 역할할 수 있다.
스위칭 디바이스(300)는 2개의 전극 사이에 형성된 재료를 포함하는 수직 적층체를 포함할 수 있고, 스위칭 디바이스(300)는 수직 적층체에 결합되어 도전성 경로, 예를 들어, 도전성 경로의 형성 상태를 제어하기 위하여 인가되는 전압을 수신하도록 구성된 제3 전극을 포함할 수 있다. 형성 상태는 여러 실시예에 있어서 온 상태와 오프 상태 사이에서 스위칭 가능할 수 있다.
도 3에 도시된 예에 있어서, 스위칭 디바이스(300)는 메모리 셀(330)을 형성하도록 저항성 저장 엘리먼트(332)와 직렬로 결합되어 있다. 스위칭 디바이스(300)는 도 1a 내지 도 1c에 설명된 것들과 같은 스위칭 디바이스일 수 있다. 메모리 셀(330)은 여기에서 설명된 실시예에 따라 형성될 수 있다.
도 3에 도시된 예에 있어서, 스위칭 디바이스(300)는 3 단자 스위칭 디바이스이다. 도 3에 도시된 바와 같이, 각각의 스위칭 디바이스(300)의 전극, 예를 들어, 게이트 전극은 여러 워드 라인(336-1(WL0), 336-2(WL1), ..., 336-N(WLN)) 중 하나에 결합되어 있다, 즉, 각각의 워드 라인(336-1, 336-2,..., 336-N)은 메모리 셀(330)의 행에 결합되어 있다. 지정자 "N"는 저항성 메모리 어레이(328)가 여러 워드 라인을 포함할 수 있음을 나타내도록 사용된다.
도 3에 도시된 예에 있어서, 각각의 저항성 저장 엘리먼트(432)는 여러 비트 라인(338-1(BLO), 338-2(BL1),..., 338-M(BLM)) 중 하나에 결합되어 있다, 즉, 각각의 비트 라인(338-1, 338-2,..., 338-M)은 메모리 셀(330)의 열에 결합되어 있다. 지정자 "M"은 저항성 메모리 어레이(328)가 여러 비트 라인을 포함할 수 있음을 나타내도록 사용된다. 지정자(M) 및 지정자(N)는 다양한 값을 가질 수 있다. 예를 들면, M 및 N은 64, 128 또는 256일 수 있다. 일부 실시예에 있어서, 비트 라인 방향은 워드 라인 방향에 직교한다, 예를 들어, 메모리 셀(330)의 행과 메모리 셀(330)의 열은 서로 직교한다.
스위칭 디바이스(300)는, 예를 들면, 데이터 프로그래밍, 예를 들어, 쓰기 및/또는 데이터 읽기 동작과 같은 동작을 수행하기 위해 메모리 셀(330)을 선택/선택해제하도록 동작, 예를 들어, 턴 온/오프될 수 있다. 동작에 있어서, 적합한 전압 및/또는 전류 신호, 예를 들어, 펄스는 메모리 셀(330)로부터 데이터를 읽고 그리고/또는 그에 데이터를 프로그래밍하기 위해 비트 라인 및 워드 라인에 인가될 수 있다. 일례로서, 어레이(328)의 메모리 셀(330)에 의해 저장된 데이터는 스위칭 디바이스(300)를 턴 온 하고 저항성 저장 엘리먼트(332)를 통하는 전류를 감지함으로써 결정될 수 있다. 스위칭 디바이스(300)는 위에서 더 설명된 바와 같이 도전성 경로의 형성/소멸의 결과를 초래하는 이온 이동을 통해 턴 온/오프 될 수 있다. 읽기 중인 선택된 메모리 셀(330)에 대응하는 비트 라인 상에서 감지된 전류는 저항성 저장 엘리먼트(332)의 가변 저항 재료의 저항 레벨에 대응하고, 이것은 차례로 특정 데이터 상태, 예를 들어, 2진 값에 대응할 수 있다. 저항성 메모리 어레이(328)는, 당업자에 의해 이해될 바와 같이, 도 3에 예시된 것 이외의 아키텍처를 가질 수 있다. 도 3에 도시된 예에 있어서, 스위칭 디바이스의 전극, 예를 들어, 드레인 전극은 그라운드 전압에 결합되어 있다. 그렇지만, 실시예들은 그렇게 한정되는 것은 아니다.
본 명세서에서는 특정 실시예가 예시되고 설명되었지만, 나타낸 특정 실시예에 대해 동일 결과를 달성하도록 계산된 배열이 대체될 수 있음을 당업자는 인식할 것이다. 이러한 개시는 본 발명의 다양한 실시예의 적응 또는 변종을 망라하려는 의도이다. 위의 설명은 제한적 방식이 아니라 예시적 방식으로 이루어졌음을 이해해야 한다. 위 실시예들의 조합, 및 본 명세서에서 구체적으로 설명되지는 않은 다른 실시예가 당업자에게는 위 설명을 검토할 때 명백하게 될 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 그러므로, 본 발명의 여러 실시예의 범위는 첨부된 청구범위와 더불어 그러한 청구범위가 권리를 갖는 균등물의 전 범위를 참조하여 결정되어야 한다.
이상의 상세한 설명에 있어서는, 개시를 능률화하려는 목적으로 다양한 특징이 단일 실시예에 함께 그룹화되어 있다. 본 명세서의 이러한 방식은 본 발명의 개시된 실시예가 각각의 청구항에서 명시적으로 열거되는 것보다 더 많은 특징을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 이하의 특허청구범위가 반영하는 바와 같이, 진보적 주제는 단일의 개시된 실시예의 모든 특징보다 더 적은 특징에 있는 것이다. 그러므로, 이로써 이하의 특허청구범위는 상세한 설명 내에 편입되는 것이고, 각각의 청구항은 별개의 실시예로서 독립하여 있는 것이다.

Claims (26)

  1. 저장 엘리먼트와 직렬로 결합되는 스위칭 디바이스로서,
    제2 재료 내에 형성된 제1 재료를 포함하고, 상기 제1 재료 및 상기 제2 재료는 제1 전극과 제2 전극 사이에 형성되며, 상기 제1 재료 및 상기 제2 재료는 상이한 재료인, 수직 적층체(vertical stack); 및
    상기 제1 전극에 인접하며, 상기 제1 전극을 둘러싸는 제3 전극으로서, 상기 수직 적층체에 결합되며, 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 재료에서의 도전성 경로의 형성 상태를 제어하기 위하여 인가되는 전압을 수신하도록 구성된 제3 전극을 포함하며,
    상기 도전성 경로의 형성 상태는 온 상태와 오프 상태 사이에서 스위칭 가능한 것인 스위칭 디바이스.
  2. 제1항에 있어서, 상기 제2 전극은 상기 형성 상태를 제어하기 위하여 상기 제3 전극에 인가되는 상기 전압과 조합하여 당해 인가되는 전압을 수신하도록 구성되는 것인 스위칭 디바이스.
  3. 제1항에 있어서, 상기 제1 전극과 상기 제3 전극 사이의 거리는 상기 제1 전극과 상기 제2 전극 사이의 거리보다 더 작은 것인 스위칭 디바이스.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제1 전극은 필러(pillar) 상에 형성되는 것인 스위칭 디바이스.
  9. 제1항에 있어서, 상기 제1 재료는 가변 저항 재료(resistance variable material)인 것인 스위칭 디바이스.
  10. 제1항에 있어서, 상기 제3 전극은 도전성 라인에 결합되어 있는 것인 스위칭 디바이스.
  11. 제1항에 있어서, 상기 제1 전극은 도전성 라인에 결합되어 있는 것인 스위칭 디바이스.
  12. 제1항에 있어서, 상기 디바이스는 나노이온 스위칭 디바이스인 것인 스위칭 디바이스.
  13. 제1항에 있어서, 상기 디바이스는 CMOS 디바이스인 것인 스위칭 디바이스.
  14. 제1항 내지 제3항 및 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 전극은 드레인 전극인 것인 스위칭 디바이스.
  15. 제1항 내지 제3항 및 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 제2 전극은 소스 전극인 것인 스위칭 디바이스.
  16. 제1항 내지 제3항 및 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 제3 전극은 게이트 전극인 것인 스위칭 디바이스.
  17. 제9항에 있어서, 상기 가변 저항 재료는 저항성 램 재료(resistive random-access memory material)인 것인 스위칭 디바이스.
  18. 제9항에 있어서, 상기 가변 저항 재료는 전이 금속 산화물 재료인 것인 스위칭 디바이스.
  19. 제9항에 있어서, 상기 가변 저항 재료는 금속 합금 재료인 것인 스위칭 디바이스.
  20. 메모리 셀로서,
    저장 엘리먼트; 및
    상기 저장 엘리먼트와 직렬로 결합된 스위칭 디바이스를 포함하되,
    상기 스위칭 디바이스는,
    제2 재료 내에 형성된 제1 재료를 포함하고, 상기 제1 재료 및 제2 재료는 제1 전극과 제2 전극 사이에 형성되며, 상기 제1 재료 및 상기 제2 재료는 상이한 재료인, 수직 적층체; 및
    상기 제1 전극에 인접하며, 상기 제1 전극을 둘러싸는 제3 전극으로서, 상기 수직 적층체에 결합되어 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 재료에서의 도전성 경로의 형성 상태를 제어하기 위하여 인가되는 전압을 수신하도록 구성된 제3 전극을 포함하며,
    상기 도전성 경로의 형성 상태는 온 상태와 오프 상태 사이에서 스위칭 가능한 것인 메모리 셀.
  21. 제20항에 있어서, 상기 저장 엘리먼트는 한 쌍의 전극 사이에 저장 재료를 포함하는 2-전극 가변 저항 저장 엘리먼트인 것인 메모리 셀.
  22. 제20항 또는 제21항에 있어서, 상기 스위칭 디바이스는 상기 메모리 셀에 대한 선택 디바이스로서 역할하는 것인 메모리 셀.
  23. 저장 엘리먼트와 직렬로 결합되는 스위칭 디바이스를 동작시키는 방법으로서,
    수직 적층체의 게이트 전극에 제1 전압을 인가하는 단계로서, 상기 수직 적층체는 제2 재료 내에 형성된 제1 재료를 포함하고, 상기 제1 재료 및 상기 제2 재료는 소스 전극과 드레인 전극 사이에 형성되며, 상기 제1 재료 및 상기 제2 재료는 상이한 재료이고, 상기 게이트 전극은 상기 소스 전극에 인접하며 상기 소스 전극을 둘러싸는, 상기 제1 전압을 인가하는 단계; 및
    상기 제1 재료에서의 도전성 경로의 형성 상태를 제어하기 위하여 상기 소스 전극과 상기 드레인 전극 사이에 제2 전압을 인가하는 단계를 포함하되,
    상기 제1 전압과 상기 제2 전압의 인가는 이온 이동을 통해 상기 스위칭 디바이스의 프로그래밍을 야기하는 것인, 스위칭 디바이스의 동작 방법.
  24. 도전성 경로를 형성하는 방법으로서,
    제1 전극, 제2 전극, 제3 전극, 및 제2 재료 내에 형성된 가변 저항 재료를 포함하는 수직 적층체를 형성하는 단계로서, 상기 가변 저항 재료 및 상기 제2 재료는 상기 제1 전극과 상기 제3 전극 사이에 있고, 상기 제2 전극은 상기 제1 전극에 인접하며 상기 제1 전극을 둘러싸는, 수직 적층제를 형성하는 단계;
    상기 제1 전극에 제1 전압을 인가하는 단계; 및
    상기 제2 전극에 제2 전압을 인가하는 단계를 포함하되,
    상기 제2 전압은 상기 제1 전압보다 더 크고,
    상기 제1 전압과 상기 제2 전압의 인가는 이온 이동을 통해 상기 제1 전극과 상기 제3 전극 사이에서 상기 가변 저항 재료에서의 도전성 경로의 형성을 야기하는 것인, 도전성 경로의 형성 방법.
  25. 제24항에 있어서, 상기 제1 전극과 상기 제3 전극 사이의 누적 전계를 제어함으로써 상기 도전성 경로를 제어하는 단계를 더 포함하는, 도전성 경로의 형성 방법.
  26. 제24항 또는 제25항에 있어서, 상기 제1 전극은 소스 전극을 포함하고, 상기 제2 전극은 게이트 전극을 포함하며, 상기 제3 전극은 드레인 전극을 포함하는 것인, 도전성 경로의 형성 방법.
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