KR101505495B1 - Cbram 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 제 1 전극과, 제 1 전극 상에 형성되며 복수의 금속 베이컨시를 갖는 반도체 산화물층과, 반도체 산화물층 상에 형성된 제 2 전극을 포함하고, 2 전극에 포지티브 전압이 인가되면 양이온이 상기 반도체 산화물층의 상기 금속 베이컨시에 환원되어 금속 브릿지가 형성되는 CBRAM 소자 및 그 제조 방법을 제시한다.

Description

CBRAM 소자 및 그 제조 방법{CBRAM device and method of manufacturing the same}

본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 금속 브릿지 형성에 의해 비휘발성 메모리 거동을 보이는 전도성 브릿징 랜덤 억세스 메모리(conductive bridging random access memory; CBRAM) 소자 및 그 제조 방법에 관한 것이다.

ReRAM은 DRAM 디램 및 플래쉬 메모리의 한계를 극복하기 위해 개발되고 있는 차세대 메모리 중의 하나로서, 상부 및 하부 전극 사이에 산화막이 위치하는 간단한 구조로서 가장 각광받고 있다. ReRAM은 상부 및 하부 전극 사이에 마련된 산화막의 산소 베이컨시(vacancy)를 조절하여 비휘발성 메모리 특성을 구현한다. 그러나, ReRAM은 산소 베이컨시의 낮은 전도성과 조절의 어려움으로 인해 전류 밀도가 낮고, 신뢰성이 낮은 문제가 있다.

이러한 ReRAM의 단점을 보완하기 위해 CBRAM이 연구되고 있다. CBRAM은 상부 및 하부 전극 사이에 고체 전해질층이 형성된 구조로서, 고체 전해질층 내에 금속 브릿지를 형성하여 높은 전류 밀도를 가질 수 있다. 이러한 CBRAM은 상부 전극에 양의 전압을 인가하여 고체 전해질층 안으로 금속 양이온이 드리프트(drift)되어 금속 브릿지를 형성함으로써 저저항 상태를 유지하고, 음의 전압을 인가하면 금속 브릿지의 일부분을 끊어줌으로써 고저항 상태를 유지하여 양방향성 스위칭 거동을 보이는 소자이다.

고체 전해질 물질로는 비정질 실리콘(amorphous silicon), 구리 도프트 징크 옥사이드(Cu-doped ZrO₂), 구리 도프트 실리콘 옥사이드(Cu-doped SiO₂), Ag-Ge-Se, Ag-Ge-S, Cu₂S, Ta₂O₅ 및 고분자 등이 사용된다. 예를 들어, 고체 전해질 물질로 비정질 실리콘을 이용하는 것이 NANO LETTERS 2009, Vol.9, No.2 870∼874에 제시되어 있다.

본 발명은 전류 밀도를 증가시키고, 데이터 유지 특성 및 인듀런스 특성을 향상시킬 수 있는 CBRAM 소자 및 그 제조 방법을 제공한다.

본 발명은 제 1 및 제 2 전극 사이에 복수의 금속 베이컨시를 갖는 반도체 산화물층을 형성하고, 금속 베이컨시를 조절하여 전류 밀도를 증가시킬 수 있는 CBRAM 소자 및 그 제조 방법을 제공한다.

본 발명의 실시 예들에 따른 CBRAM 소자는 제 1 전극; 상기 제 1 전극 상에 형성되며, 복수의 금속 베이컨시를 갖는 반도체 산화물층; 및 상기 반도체 산화물층 상에 형성된 제 2 전극을 포함한다.

상기 제 1 전극은 포지티브 전압을 인가하여도 상기 반도체 산화물층으로 양이온이 이동되지 않는 물질로 형성되고, 상기 제 2 전극은 포지티브 전압을 인가하면 상기 반도체 산화물층으로 양이온이 이동되는 물질로 형성된다.

상기 제 2 전극에 포지티브 전압이 인가되면 양이온이 상기 반도체 산화물층의 상기 금속 베이컨시에 환원되어 금속 브릿지가 형성된다.

상기 반도체 산화물층은 Cu_xO(1≤x≤2), NiO_x, TiO_x, Sn_xO, Co_xO_y,Zn_xO, Al_xO_y, IGZO 중의 적어도 어느 하나로 형성된다.

상기 Cu_xO(1≤x≤2)는 CuO 및 Cu₂O의 적어도 어느 하나를 포함한다.

상기 CuO, Cu₂O, NiO_x, TiO_x, Sn_xO, Co_xO_y,Zn_xO, Al_xO_y, IGZO의 적어도 어느 하나에 그 이외의 적어도 어느 하나의 비율을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절한다.

상기 반도체 산화물층의 두께, 형성 조건을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절한다.

상기 반도체 산화물층은 10㎚ 내지 45㎚의 두께로 형성되며, 상기 CuO는 10㎚ 내지 45㎚의 두께로 형성되고, 상기 Cu₂O는 25㎚ 내지 40㎚의 두께로 형성된다.

상기 메모리 소자는 전류 밀도가 2MA/㎠ 이상이고, 셋 전압이 0.2V 내지 2V이며, 리셋 전압이 -0.5V 내지 2V이다.

본 발명의 다른 실시 예들에 따른 CBRAM 소자의 제조 방법은 기판 상에 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 복수의 금속 베이컨시를 갖는 반도체 산화물층을 형성하는 단계; 상기 반도체 산화물층을 열처리하는 단계; 및 상기 반도체 산화물층 상에 제 2 전극을 형성하는 단계를 포함한다.

상기 반도체 산화물층은 CuO, Cu₂O, NiO_x, TiO_x, Sn_xO, Co_xO_y,Zn_xO, Al_xO_y, IGZO 중의 적어도 어느 하나로 형성된다.

상기 CuO, Cu₂O, NiO_x, TiO_x, Sn_xO, Co_xO_y,Zn_xO, Al_xO_y, IGZO의 적어도 어느 하나에 그 이외의 적어도 어느 하나의 비율을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절한다.

상기 반도체 산화물층의 두께, 형성 조건 및 열처리 조건을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절한다.

상기 CuO 및 Cu₂O는 CuO 타겟 및 Cu₂O 타겟을 이용한 스퍼터 방법으로 형성한다.

상기 CuO는 산소 및 불활성 가스를 공급하여 형성한다.

상기 산소 가스는 상기 불활성 가스 대비 5% 내지 10%의 농도로 공급한다.

상기 열처리 공정은 불활성 분위기에서 상온 내지 550℃의 온도에서 실시하며, 상기 CuO는 350℃ 내지 550℃의 온도에서 열처리하고, 상기 Cu₂O는 상온 내지 265℃의 온도에서 열처리한다.

상기 Cu₂O를 형성한 후 270℃ 내지 550℃의 온도에서 열처리하여 CuO로 변환시킨다.

본 발명의 실시 예들에 따른 메모리 소자는 서로 이격된 제 1 및 제 2 전극 사이에 복수의 금속 베이컨시를 갖는 반도체 산화물층을 포함하고, 제 2 전극에 포지티브 전압이 인가되면 제 2 전극의 양이온이 반도체 산화물층의 금속 베이컨시에 환원되어 금속 브릿지를 형성한다. 또한, 반도체 산화물층의 두께, 반도체 산화물층의 형성 조건 및 형성 후의 열처리 조건에 따라 금속 베이컨시의 양 및 크기를 조절할 수 있고, 그에 따라 전류 밀도, 셋 전압 및 리셋 전압 등을 조절할 수 있다.

따라서, 본 발명에 따른 메모리 소자는 2MA/㎠ 이상으로 전류 밀도가 크고, 그에 따라 데이터 유지 시간 및 인듀런스 특성을 향상시킬 수 있다. 또한, 메모리 소자의 특성을 공정 조건을 조절함으로써 용이하게 조절할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도.
도 2는 본 발명의 일 실시 예에 따라 반도체 산화물층으로 이용되는 CuO와 Cu₂O의 XRD 그래프.
도 3은 본 발명의 일 실시 예에 따른 메모리 소자의 전압-전류 특성 그래프.
도 4는 전원 인가에 따른 반도체 산화물층 내의 거동을 설명하기 위한 개략도.
도 5 및 도 6은 본 발명의 일 실시 예에 따른 메모리 소자의 제조 방법을 설명하기 위한 흐름도 및 단면도.
도 7 내지 도 9는 본 발명의 일 실시 예에 따른 CuO를 반도체 산화물층으로 이용한 메모리 소자의 특성 그래프.
도 10은 본 발명의 일 실시 예에 따른 CuO를 반도체 산화물층으로 이용하는 메모리 소자의 TEM 사진.
도 11 내지 도 13은 본 발명의 일 실시 예에 따른 CuO를 반도체 산화물층으로 이용한 메모리 소자의 산소 공급량에 따른 특성 그래프.
도 14 내지 도 16은 본 발명의 일 실시 예에 따른 CuO를 반도체 산화물층으로 이용한 메모리 소자의 두께에 따른 특성 그래프.
도 17은 열처리 온도에 따른 CuO의 XRD 그래프.
도 18 내지 도 20은 CuO의 열처리 온도에 따른 특성 그래프.
도 21 내지 도 23은 본 발명의 다른 실시 예에 따른 Cu₂O를 반도체 산화물층으로 이용하는 메모리 소자의 특성 그래프.
도 24는 본 발명의 다른 실시 예에 따라 Cu₂O를 반도체 산화물층으로 이용하는 메모리 소자의 TEM 사진.
도 25는 Cu₂O 증착 시 산소의 공급량에 따른 특성 변화를 도시한 XRD 그래프.
도 26은 Cu₂O의 열처리 온도에 따른 특성 변화를 도시한 XRD 그래프.
도 27 내지 도 29는 본 발명의 다른 실시 예에 따른 Cu₂O를 반도체 산화물층으로 이용하는 메모리 소자의 두께에 따른 특성 그래프.
도 30 및 도 31은 본 발명의 또다른 실시 예에 따른 반도체 산화물층으로 이용되는 NiO_x 및 TiO_x의 특성 그래프.
도 32는 본 발명에 따른 메모리 소자의 제 2 전극의 물질 변화에 전압-전류 특성 그래프.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100)과, 기판(100) 상에 형성된 제 1 전극(200)과, 제 1 전극(200) 상에 형성된 반도체 산화물층(300)과, 반도체 산화물층(300) 상에 형성된 제 2 전극(400)을 포함할 수 있다.

기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 실시 예에서는 실리콘 기판을 이용한다. 또한, 기판(100) 상에는 절연막(미도시)이 더 형성될 수 있으며, 절연막 상에는 확산 방지막(미도시)이 더 형성될 수 있다. 절연막은 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 적어도 1층으로 형성할 수 있고, 확산 방지막은 TiN막 등으로 형성할 수 있다.

제 1 전극(200)은 화학적으로 비활성인 도전성 물질을 이용하여 형성할 수 있다. 즉, 제 1 전극(200)에 포지티브 전압을 인가하여도 반도체 산화물층(300)으로 양이온이 이동되지 않는 물질로 형성될 수 있다. 화학적으로 비활성인 도전성 물질로는 백금(Pt), 루테늄(Ru), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 중에서 선택된 적어도 하나를 포함할 수 있다. 이러한 화학적으로 비활성인 도전성 물질을 이용하여 제 1 전극(200)은 단일층 또는 2층 이상의 적층 구조로 형성할 수 있다. 그런데, 본 실시 예는 제 1 전극(200)으로 백금을 이용한다.

반도체 산화물층(300)은 내부에 다수의 베이컨시(vacancy)를 가지며, 제 2 전극(400)으로부터 확산된 금속 이온에 의해 브릿지가 형성된다. 이러한 반도체 산화물층(300)은 p형 반도체 산화물 및 n형 반도체 산화물로 형성할 수 있다. p형 반도체 산화물은 CuO, Cu₂O의 적어도 어느 하나를 포함하는 Cu_xO(1≤x≤2)의 구리 산화물을 포함할 수 있다. 즉, 반도체 산화물층(300)은 CuO로 형성할 수 있고, Cu₂O로 형성할 수 있다. 또한, p형 반도체 산화물은 NiO, Sn_xO, Co_xO_y를 포함할 수 있고, n형 반도체 산화물은 TiO_x, Zn_xO, Al_xO_y, IGZO(indium galluim zinc oxide)를 포함할 수 있다. 따라서, 반도체 산화물층(300)은 p형 반도체 산화물 및 n형 반도체 산화물의 적어도 어느 하나를 이용하여 형성할 수 있다. 예를 들어, CuO에 Cu₂O 및 NiO의 적어도 어느 하나가 혼합되어 반도체 산화물층(300)을 형성할 수 있다. 이렇게 제 1 및 제 2 전극(200. 400) 사이에 반도체 산화물층(300)이 형성됨으로써 반도체 산화물층(300)의 금속 베이컨시를 통해 제 2 전극(400)으로부터의 양이온이 이동할 수 있고, 양이온이 금속 베이컨시에 환원되면서 반도체 산화물층(300) 내에 금속 브릿지가 형성될 수 있다. 여기서, CuO 및 Cu₂O가 p형 반도체 물질인 이유를 설명하면 다음과 같다. CuO 또는 Cu₂O는 산화되는 과정에서 구리(Cu) 양이온(cation)의 3d¹⁰ 오비탈과 산소(O) 음이온(anion)이 공유 결합을 하면서 에너지 레벨이 스플릿(split)된다. 스플릿된 에너지 레벨 중에서 가장 높은 에너지 레벨과 구리 양이온의 4s 오비탈이 각각 밸런스 밴드(valence band)와 컨덕션 밴드(conduction band)가 되고, 이 사이에서 반도체의 에너지 밴드갭을 형성한다. 박막 형성 시 네가티브 차지(negatively charge)되어 있는 구리 베이컨시가 형성되면서 이동이 가능한 홀(hole)을 만들므로 밸런스 밴드 위로 0.3eV에 억셉터 레벨을 형성하여 p형의 특성을 가진다. 여기서, CuO는 Cu₂O보다 금속 베이컨시가 많이 존재한다. 따라서, CuO는 Cu₂O보다 브릿지가 두껍게 형성될 수 있고, 다발성으로 형성될 수 있다. 브릿지가 두껍게 형성되면 저저항 상태로 만들기 위해 제 2 전극(400)에 인가되는 셋 전압을 낮게 인가할 수 있지만, 고저항 상태로 만들기 위한 리셋 전압을 높게 인가해야 한다. 즉, 낮은 전압이 인가되어도 브릿지가 생성되어 저저항 상태로 만들 수 있지만, 브릿지를 끊어 고저항 상태로 만들기 위해서는 높은 전압을 인가해야 한다. 반면, Cu₂O는 CuO보다 금속 베이컨시가 적어 브릿지가 얇게 형성될 수 있는데, 이 경우 저저항 상태로 만들기 위한 셋 전압이 크게 인가되지만, 고저항 상태로 만들기 위한 리셋 전압이 작게 인가될 수 있다. 한편, 반도체 산화물층(300)은 적어도 두 물질, 예를 들어 CuO 및 Cu₂O가 소정 비율로 혼합되어 형성될 수 있어 반도체 산화물층(300) 내의 금속 베이컨시의 양 및 크기를 조절할 수 있고, 그에 따라 셋/리셋 전압, 전류 밀도 등 메모리 소자의 특성을 조절할 수 있다. 여기서, CuO 및 Cu₂O의 비율을 조절하기 위해 반도체 산화물층(300)을 형성하기 위한 산소 분위기를 조절할 수 있고, 반도체 산화물층(300)을 형성한 후의 열처리 온도를 조절할 수도 있다. 물론, CuO 또는 Cu₂O 내의 금속 베이컨시를 조절할 수 있는데, 예를 들어 반도체 산화물층(300)을 형성한 후의 열처리에 의해 금속 베이컨시를 조절할 수 있다. 따라서, CuO 또는 Cu₂O를 단독으로 이용하면서 셋/리셋 전압 등의 메모리 소자의 특성을 조절할 수 있다. 또한, 반도체 산화물층(300)은 예를 들어 CuO, Cu₂O 및 NiO의 비율을 조절하여 형성할 수도 있고, 이를 위해 반도체 산화물층(300)을 형성하기 위한 물질의 비율, 산소 분위기, 열처리 온도 등을 조절할 수 있다.

제 2 전극(400)은 금속 이온이 발생되는 도전 물질을 포함할 수 있다. 즉, 제 2 전극(400)에 포지티브 전압을 인가하였을 때 양이온이 발생되어 반도체 산화물층(300)으로 이동하는 물질로 형성될 수 있다. 금속 이온이 발생되는 도전 물질은 구리(Cu) 및 은(Ag)을 포함할 수 있다. 본 실시 예는 제 2 전극(400)으로 은을 이용한다. 이러한 제 2 전극(400)에 포지티브(positive) 전압이 인가되면 제 2 전극(400)의 금속 양이온이 반도체 산화물층(300)의 금속 베이컨시를 따라 이동하면서 금속 베이컨시에 치환되고 그에 따라 브릿지가 형성된다. 금속 브릿지가 형성됨으로써 메모리 소자는 저저항 상태를 갖게 된다. 또한, 제 2 전극(400)에 네가티브(negative) 전압이 인가되면 양이온이 다시 제 2 전극(400)으로 이동하여 환원되고, 그에 따라 반도체 산화물층(300) 내에 형성된 금속 브릿지가 끊어지게 되어 메모리 소자는 고저항 상태를 갖게 된다.

도 2는 본 발명의 일 실시 예에 따라 반도체 산화물층으로 이용되는 CuO와 Cu₂O의 XRD 그래프이다. 도 2에 도시된 바와 같이 CuO는 모노클리닉(monoclinic) 구조로서 [002]면과 [200]면의 35.68°와 38.88°의 2θ값을 갖는다. 또한, Cu₂O는 큐빅(cubic) 구조로서 [111]면의 36.78°의 2θ값을 갖는다. 따라서, CuO를 이용하는 경우 반도체 산화물층 내에는 [002]면과 [200]면의 결정 구조를 갖는 복수의 폴리크리스탈이 존재하고, Cu₂O를 이용하는 경우 반도체 산화물층 내에는 [111]면의 결정 구조를 갖는 복수의 폴리크리스탈이 존재하게 된다. 또한, CuO 및 Cu₂O를 모두 이용하는 경우 반도체 산화물층 내에는 [002]면, [200]면 및 [111]면의 결정 구조를 갖는 복수의 폴리크리스탈이 존재하게 된다.

도 3 및 도 4는 본 발명의 일 실시 예에 따른 메모리 소자의 구동을 설명하기 위한 도면으로서, 도 3은 반도체 산화물층으로 Cu₂O를 이용하는 경우의 전압-전류 특성 그래프이고, 도 4는 전원 인가에 따른 반도체 산화물층 내의 거동을 설명하기 위한 개략도이다.

도 3 및 도 4(a)를 참조하면, 초기 상태에서 제 2 전극(400)에 포지티브 전압이 인가되고 제 1 전극(200)에 네가티브 전압이 인가되면 제 2 전극(400)으로부터 양이온이 반도체 산화물층(300)으로 이동된다. 양이온은 반도체 산화물층(300)의 금속 베이컨시를 따라 이동하면서 금속 베이컨시에 환원된다. 이렇게 제 2 전극(400)에 인가되는 포지티브 전압이 증가할수록 전류 밀도가 점점 증가하게 된다(A).

도 3 및 도 4(b)를 참조하면, 제 2 전극(400)을 통해 인가되는 포지티브 전압이 소정 이상일 경우 전류 밀도가 급격하게 증가하게 된다(B). 예를 들어, 제 2 전극(400)에 약 0.3V 이상의 전압이 인가되면 전류 밀도가 급격하게 증가하며, 2MA/㎠까지 전류 밀도를 증가시켜도 안정적인 특성을 보인다. 이는 도 4(b)에 도시된 바와 같이 제 2 전극(400)으로부터 이동되는 양이온이 반도체 산화물층(300) 내에 브릿지(310)를 형성하고, 브릿지(310)에 의해 제 1 및 제 2 전극(200, 300)이 연결되기 때문이다. 이렇게 소정 전압에서 전류 밀도가 급격하게 증가하는 상태가 메모리 소자의 저저항 상태, 즉 셋 상태이고, 이때의 전압이 셋 전압(Vset)이다. 따라서, 이때의 셋 전압은 0.3V 이상이 된다.

도 3 및 도 4(c)를 참조하면, 반도체 산화물층(300) 내에 브릿지(310)가 형성되어 저저항 상태를 유지한 후 제 2 전극(400)에 네가티브 전압을 인가하고 제 1 전극(200)에 포지티브 전압을 인가하면 반도체 산화물층(300) 내의 양이온이 제 2 전극(400) 쪽으로 이동된다. 이때, 전류 밀도는 셋 상태로부터 점점 줄어들게 된다(C). 이는 브릿지(310)의 일부가 끊어지고, 그에 따라 저항이 점점 높아지기 때문이다.

도 3 및 도 4(d)를 참조하면, 제 2 전극(400)에 인가되는 네가티브 전압이 소정 전압 이하일 경우 전류 밀도가 급격하게 줄어들게 된다(D). 예를 들어, 제 2 전극(400)에 약 -0.5V 이하의 네가티브 전압이 인가되면 전류 밀도가 급격히 감소하게 된다. 이는 반도체 산화물층(300) 내의 브릿지(300)가 제 2 전극(400) 쪽의 일부분이 끊어지기 때문이다. 이렇게 소정의 네가티브 전압에서 전류 밀도가 급격하게 감소하는 상태가 메모리 소자의 고저항 상태, 즉 리셋 상태이고, 이때의 전압이 리셋 전압(Vreset)이다. 따라서, 이때의 리셋 전압은 -0.5V 이하가 된다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100) 상에 이격 형성된 제 1 및 제 2 전극(200, 400) 사이에 복수의 금속 베이컨시를 갖는 반도체 산화물층(300)을 포함한다. 이러한 메모리 소자의 제 2 전극(400)에 포지티브 전압이 인가되면 제 2 전극(400)로부터 양이온이 반도체 산화물층(300)의 금속 베이컨시를 따라 이동하면서 금속 베이컨시에 환원되어 금속 브릿지를 형성하고, 그에 따라 메모리 소자를 저저항 상태로 만든다. 그리고, 메모리 소자의 제 2 전극(400)에 네가티브 전압이 인가되면 반도체 산화물층(300)의 금속 양이온이 제 2 전극(400)으로 이동하면서 환원되고, 그에 따라 금속 브릿지가 끊어져 메모리 소자를 고저항 상태로 만든다.

도 5 및 도 6은 본 발명의 일 실시 예에 따른 메모리 소자의 제조 방법을 설명하기 위한 흐름도 및 단면도이다.

도 5 및 도 6(a)를 참조하면, 기판(100) 상에 제 1 전극(200)을 형성한다(S100). 그런데, 제 1 전극(200)을 형성하기 이전에 기판(100) 상에 절연막(미도시)을 형성하고, 그 상부에 확산 방지막(미도시)을 형성할 수 있다. 절연막은 예를 들어 실리콘 산화막, 실리콘 질화막 등을 이용하여 형성할 수 있으며, 확산 방지막은 예를 들어 TiN막을 이용하여 형성할 수 있다. 제 1 전극(200)은 화학적으로 비활성인 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 백금(Pt), 루테늄(Ru), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 중에서 선택된 적어도 하나를 이용할 수 있다. 본 실시 예는 제 1 전극(200)으로 백금을 이용한다. 제 1 전극(200)은 다양한 방법으로 형성할 수 있는데, 예를 들어 증기 증착 방법으로 형성할 수 있다. 또한, 제 1 전극(200)은 기판(100) 상의 전면에 형성될 수 있고, 소정의 사진 및 식각 공정에 의해 일 방향으로 연장되는 다수의 라인 형상으로 패터닝될 수 있다.

이어서, 도 5 및 도 6(b)에 도시된 바와 같이 제 1 전극(200) 상부에 층간 절연막(110)을 형성한 후 층간 절연막(110)에 복수의 홀(120)을 형성한다(S200). 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 이용하여 형성할 수 있다. 또한, 복수의 홀(120)은 제 1 전극(200)이 노출되도록 층간 절연막(110)의 소정 영역을 패터닝하여 형성한다. 복수의 홀(120)을 형성하기 위해 층간 절연막(120) 상에 감광막을 형성한 후 소정의 마스크를 이용한 포토리소그라피 공정으로 감광막을 패터닝한 후 패터닝된 감광막을 식각 마스크로 층간 절연막(110)을 식각하여 형성할 수 있다. 이때, 복수의 홀(120)은 예를 들어 250㎚의 직경으로 형성될 수 있으며, 홀(120) 사이의 간격이 홀(120)의 직경보다 같거나 크게 형성될 수 있다.

이어서, 도 5 및 도 6(c)에 도시된 바와 같이 복수의 홀(120)이 매립되도록 반도체 산화물층(300)을 형성한다(S300). 반도체 산화물층(300)은 예를 들어 CuO 및 Cu₂O의 적어도 어느 하나로 형성할 수 있다. 즉, CuO 및 Cu₂O을 각각 이용하여 형성할 수 있고, CuO 및 Cu₂O을 소정 비율로 형성할 수도 있다. 이러한 반도체 산화물층(300)은 교류 자기 스퍼터 장비를 이용하여 형성할 수 있다. 이때, 스퍼터 타겟으로는 CuO 타겟 또는 Cu₂O 타겟을 이용할 수 있고, 40W 이하의 플라즈마 생성 파워를 인가할 수 있다. 예를 들어, CuO는 CuO 타겟을 이용하여 형성하거나 Cu₂O 타겟을 이용하고 O₂를 유입시키는 상태에서 형성할 수 있고, Cu₂O는 Cu₂O 타겟을 이용하여 형성할 수 있다. 또한, 균일한 두께의 반도체 산화물층(300)을 형성하기 위해 기판(100)을 지지하는 기판 홀더를 회전시킬 수 있는데, 예를 들어 분당 20회 내지 40회로 회전시킬 수 있다. 이렇게 하여 반도체 산화물층(300)은 10㎚∼45㎚의 두께로 형성할 수 있다. 예를 들어 CuO를 이용하는 경우 반도체 산화물층(300)은 10㎚∼45㎚의 두께로 형성할 수 있고, 바람직하게는 20㎚의 두께로 형성할 수 있다. 또한, Cu₂O를 이용하는 경우 25㎚∼40㎚의 두께로 형성할 수 있고, 바람직하게는 30㎚∼35㎚의 두께로 형성할 수 있다. 물론, 이러한 공정 조건 및 두께 조건은 실시 예에 따른 것이고, 메모리 소자의 특성 및 사이즈 등에 따라 조절 가능하다. 한편, 기판(100)이 안착된 챔버 내부로 플라즈마를 생성하기 위한 아르곤 가스를 공급하고, 산소 가스를 더 공급할 수 있다. 산소 가스는 CuO를 형성하기 위해 공급할 수 있다. 이때, 산소는 아르곤 대비 5% 내지 10%의 농도로 공급할 수 있는데, 바람직하게는 7.5% 이하의 농도로 공급한다. 즉, 아르곤을 예를 들어 40sccm의 양으로 공급할 때 산소는 3sccm의 양으로 공급할 수 있다. 챔버 내의 아르곤 대비 산소의 농도가 상기 범위 이상일 경우 CuO 내의 금속 베이컨시가 많아지고, 그에 따라 금속 브릿지가 굵게 형성되고, 다발성의 금속 브릿지가 형성되어 소자의 안정성을 저하시킬 수 있다. 한편, 반도체 산화물층(300)은 CuO, Cu₂O 뿐만 아니라 NiO, Sn_xO, Co_xO_y를 포함하는 p형 반도체 산화물과 TiO_x, Zn_xO, Al_xO_y, IGZO(indium galluim zinc oxide)를 포함하는 n형 반도체 산화물을 이용하여 형성할 수 있다. 또한, 적어도 둘 이상의 물질을 혼합하여 형성할 수 있는데, 예를 들어 CuO에 Cu₂O 및 NiO의 적어도 어느 하나를 더 이용하여 반도체 산화물층(300)을 형성할 수 있다. 또한, 반도체 산화물층(300)은 스퍼터 뿐만 아니라 화학기상증착(CVD) 방법을 이용하여 형성할 수 있다.

이어서, 도 5 및 도 6(d)에 도시된 바와 같이 반도체 산화물층(300)이 형성된 기판(100)을 열처리한다(S400). 열처리 공정은 질소 분위기 등의 불활성 분위기에서 실시할 수 있는데, 열처리 공정에 의해 반도체 산화물층(300) 내의 금속 베이컨시의 양을 조절할 수 있다. 열처리 공정은 350℃∼550℃의 온도에서 실시할 수 있다. 그런데, 반도체 산화물층(300) 물질에 따라 열처리 공정의 온도를 다르게 할 수 있다. 즉, CuO의 경우 350℃∼550℃의 온도에서 열처리할 수 있으며, 바람직하게는 450℃의 온도에서 열처리 공정을 실시한다. 또한, Cu₂O의 경우 상온∼265℃의 온도에서 실시할 수 있다. CuO의 경우 열처리 온도가 너무 낮을 경우 금속 베이컨시의 양이 너무 많아져 도전성을 갖게 되고, 열처리 온도가 너무 높을 경우 금속 베이컨시의 양이 너무 적어져 절연성을 갖게 된다. 따라서, CuO가 반도체 특성을 갖고 적절한 금속 베이컨시를 갖도록 열처리 공정의 온도를 조절할 수 있다. 또한, Cu₂O의 경우 열처리 온도가 너무 높으면 CuO로 변환된다. 따라서, Cu₂O가 CuO로 변환되지 않으면서 적절한 금속 베이컨스를 갖도록 열처리 공정의 온도를 조절할 수 있다. 이렇게 열처리 공정에 의해 반도체 산화물층(300) 내의 금속 베이컨시를 조절함으로써 금속 브릿지의 형성 조건, 즉 셋 전압 및 리셋 전압을 조절할 수 있고, 전류 밀도를 조절할 수 있다.

이어서, 도 5 및 도 6(e)에 도시된 바와 같이 반도체 산화물층(300) 상에 제 2 전극(400)을 형성한다. 제 2 전극(400)은 구리(Cu), 은(Ag) 등의 금속 이온을 발생하는 도전 물질을 이용하여 형성할 수 있다. 본 실시 예는 제 2 전극(400)으로 은을 이용한다. 제 2 전극(400)은 다양한 방법으로 형성할 수 있는데, 예를 들어 증기 증착 방법으로 형성할 수 있다. 또한, 제 2 전극(400)은 반도체 산화물층(300) 상에만 형성될 수 있고, 소정의 사진 및 식각 공정에 의해 제 1 전극(200)과 직교하는 타 방향으로 연장되는 다수의 라인 형상으로 패터닝될 수 있다.

CuO 의 특성

CuO를 p형 반도체 산화물층으로 이용하는 경우 CuO의 형성 조건에 따른 특성을 설명하면 다음과 같다.

도 7 내지 도 9는 본 발명의 p형 반도체 산화물층으로 이용되는 CuO의 특성 그래프들이다. 즉, 도 7는 전압-전류 특성 그래프이고, 도 8은 데이터 유지(retention) 특성 그래프이며, 도 9는 셋 및 리셋 횟수에 따른 인듀런스(endurance) 특성 그래프이다. 이때, 제 1 전극으로 백금을 형성하였고, 그 상부에 p형 반도체 산화물층으로 CuO를 20㎚의 두께로 형성하였으며, 그 상부에 제 2 전극으로 은을 형성하였다. 또한, CuO은 Cu2O 타겟을 이용하고 50sccm의 아르곤과 3sccm의 산소를 공급하여 교류 자기 스퍼터 방식으로 형성하였으며, 450℃의 온도에서 30분 열처리하였다. 이렇게 형성된 메모리 소자의 TEM 사진을 도 10에 도시하였다.

먼저, 도 7의 전압-전류 특성 그래프를 보면, 전류 밀도가 급격하게 증가하여 안정화되는 셋 전압은 약 1.88V 정도이고, 전류 밀도가 급격하게 감소하여 안정화되는 리셋 전압은 -0.58V 정도이다. 즉, 약 1.88V 이상의 전압에서 메모리 소자를 셋시킬 수 있고, 약 -0.58V 이하의 전압에서 메모리 소자를 리셋시킬 수 있다. 또한, 메모리 소자를 셋시킨 후 0.5V의 리드 전압을 인가했을 때의 온 전류(Ion)와 메모리 소자를 리셋시킨 후 0.5V의 리드 전압을 인가했을 때의 오프 전류(Ioff)의 비(Ion/Ioff)는 약 5.09×10⁴ 정도이다. 또한, 도 8의 데이터 유지 특성 그래프는 5V의 셋 전압을 인가한 후 0.5V의 리드 전압을 인가한 경우의 온 전류(Ion)의 시간에 따른 변화와 -5V이 리셋 전압을 인가한 후 0.5V의 리드 전압을 인가한 경우의 오프 전류(Ioff)의 시간에 따른 변화를 도시한 것이다. 도시된 바와 같이 온 전류와 오프 전류는 시간이 지나더라도 거의 그래로 유지하는 것을 알 수 있다. 이로부터 CuO를 p형 반도체 산화물층으로 이용하는 경우 안정적으로 셋 상태 및 리셋 상태를 유지함을 알 수 있다. 또한, 온 전류와 오프 전류 사이에 큰 전류차를 가지고 있으며, 온/오프 전류(Ion/Ioff)비는 5.09×10⁴ 정도이다. 그리고, 도 9의 인듀런스 특성 그래프로부터 알 수 있는 바와 같이 프로그램 및 소거, 즉 셋 및 리셋의 반복 횟수는 약 1500회 정도이다. 한편, 도 10에 도시된 바와 같이 CuO는 Pt와 Ag 사이에 복수의 폴리크리스탈 구조로 형성됨을 알 수 있다. 이렇게 CuO를 p형 반도체 산화물층으로 이용하는 경우 메모리 소자의 전류 밀도는 2MA/㎠ 정도이다.

도 11 내지 도 13은 p형 반도체 산화물층으로 CuO를 이용한 메모리 소자의 산소 공급량에 따른 특성 그래프들이다. 즉, 도 11은 전압-전류 특성 그래프이며, 도 12는 데이터 유지 특성 그래프이며, 도 13은 인듀런스 특성 그래프이다. 또한, 도 11의 (a)는 산소를 공급하지 않는 경우, (b)는 산소를 1sccm 공급하는 경우, (c)는 산소를 2sccm 공급하는 경우, (d)는 산소를 3sccm 공급하는 경우, (e)는 산소를 5sccm 공급하는 경우, (f)는 산소를 10sccm 공급하는 경우이다. 그러나, 도 12 및 도 13은 산소를 공급하지 않거나 산소를 10sccm 공급하지 않는 경우 특성이 나타나지 않으므로 (a)는 산소를 1sccm 공급하는 경우, (b)는 산소를 2sccm 공급하는 경우, (c)는 산소를 3sccm 공급하는 경우, (d)는 산소를 5sccm 공급하는 경우이다. 이때, CuO을 20nm의 두께로 형성하였고, 450℃의 온도에서 30분간 열처리를 실시하였다.

도 11에 도시된 바와 같이 산소를 공급하지 않은 경우 전류 밀도가 충분하지 않다. 그리고, 1sccm의 산소를 공급하는 경우 셋 전압은 0.92V이고 리셋 전압은 -1.04V이다. 또한, 2sccm의 산소를 공급하는 경우 셋 전압은 1.37V이고 리셋 전압은 -2.30V이다. 그리고, 3sccm의 산소를 공급하는 경우 셋 전압은 1.88V이고 리셋 전압은 -0.88V이다. 5sccm의 산소를 공급하는 경우 셋 전압은 2.14V이고 리셋 전압은 -1.50V이다. 또한, 10sccm의 산소를 공급하는 경우 셋 전압은 3.94V이고 리셋 전압은 -2.32V이다. 도 11로부터 알 수 있는 바와 같이 CuO의 형성 시 산소의 공급량이 증가할수록 셋 전압을 증가한다.

도 12에 도시된 바와 같이 데이터 유지 특성은 산소의 공급량이 3sccm일 때 가장 좋다. 즉, 온 전류(Ion)와 오프 전류(Ioff)가 안정적으로 유지됨을 알 수 있다. 그러나, 나머지의 경우 시간이 지날수록 온 전류(Ion) 및 오프 전류(Ioff)가 변화되고, 그로부터 데이터 유지 특성이 좋지 않음을 알 수 있다. 한편, 온/오프 전류비(Ion/Ioff)는 (a)의 경우 2.31×10⁴, (b)의 경우 3.64×10⁴, (c)의 경우 5.09×10⁴, (d)의 경우 2.72×10⁴ 정도로서, 산소를 3sccm 공급하여 형성한 경우 온/오프 전류비가 가장 크다.

도 13에 도시된 바와 같이 인듀런스 특성은 산소의 공급량이 3sccm일 때 가장 좋고, 나머지 경우 불안정하다. 즉, 산소가 1sccm 공급되는 경우 400회 정도의 인듀런스 사이클을 갖고, 3sccm의 경우 1600회 정도의 인듀런스 사이클을 갖는다. 그러나, 2sccm 및 5sccm의 산소가 공급되는 경우 인듀런스 특성이 나타나지 않는다.

도 11 내지 도 13을 통해 알 수 있는 바와 같이 CuO 형성 시 산소의 공급량에 따라 메모리 소자의 특성이 조절될 수 있는데, 산소를 3sccm 공급하는 경우 가장 안정적인 특성을 나타낸다.

도 14 내지 도 16은 p형 반도체 산화물층으로 CuO를 이용한 메모리 소자의 두께에 따른 특성 그래프들이다. 즉, 도 14는 전압-전류 특성 그래프이고, 도 15는 데이터 유지 특성 그래프이며, 도 16은 인듀런스 특성 그래프이다. 여기서, 각도의 (a)는 CuO를 10㎚의 두께로 형성하는 경우, (b)는 CuO를 15㎚의 두께로 형성하는 경우이며, (c)는 CuO를 20㎚의 두께로 형성하는 경우이다. 이때, CuO는 산소를 3sccm 공급하여 형성하였고, 450℃의 온도에서 30분간 열처리를 실시하였다.

도 14에 도시된 바와 같이 CuO를 10㎚의 두께로 형성하는 경우 셋 전압은 2.0V이고 리셋 전압은 -0.5V이다. 또한, 15㎚의 두께로 형성하는 경우 셋 전압은 2.0V이고 리셋 전압은 -0.46V이다. 그리고, 20㎚의 두께로 형성하는 경우 셋 전압은 1.88V이고 리셋 전압은 -0.58V이다. 도 13로부터 알 수 있는 바와 같이 CuO의 두께가 두꺼울수록 셋 전압은 낮아진다.

도 15에 도시된 바와 같이 데이터 유지 특성은 CuO의 모든 두께에서 안정적인 특성을 나타낸다. 그런데, 온/오프 전류비(Ion/Ioff)는 10㎚의 두께로 형성하는 경우 7.02×10⁴ 정도이고, 15㎚의 두께로 형성하는 경우 5.01×10⁴이며, 20㎚의 두께로 형성하는 경우 5.09×10⁴ 정도이다.

도 16에 도시된 바와 같이 인듀런스 특성은 CuO의 두께가 20㎚일 때 가장 좋다. 즉, 10㎚ 및 15㎚의 두께로 형성하는 경우 1000회 정도의 인듀런스 특성을 갖지만, 20㎚의 두께로 형성하는 경우 1600회 정도의 인듀런스 특성을 갖는다.

도 14 내지 도 16을 통해 알 수 있는 바와 같이 CuO의 두께를 20㎚의 두께로 형성할 때 가장 안정적인 특성을 갖는다.

도 17은 열처리 온도에 따른 CuO의 XRD 그래프이고, 도 18 내지 도 20은 CuO의 열처리 온도에 따른 특성 그래프이다. 즉, 도 18은 열처리 온도에 따른 CuO의 전압-전류 특성 그래프이고, 도 19는 데이터 유지 특성 그래프이며, 도 20은 인듀런스 특성 그래프이다.

도 17에 도시된 바와 같이 300℃의 온도에서 열처리 공정을 실시하는 경우 [002]면과 [200]면의 35.58°와 38.58°의 2θ값을 갖고, 400℃의 온도에서 열처리 공정을 실시하는 경우 [002]면과 [200]면의 35.58°와 38.64°의 2θ값을 가지며, 500℃의 온도에서 열처리 공정을 실시하는 경우 [002]면과 [200]면의 35.74°와 38.76°의 2θ값을 갖는다.

또한, 도 18(a) 내지 도 18(e)는 각각 300℃, 375℃, 450℃, 525℃ 및 600℃의 온도에서 열처리하는 경우의 전압-전류 특성 그래프이다. 도시된 바와 같이 300℃ 및 600℃의 열처리 온도에서는 전압 특성이 나타나지 않는데, 300℃에서 열처리하는 경우 금속 베이컨시가 너무 많아 도전성의 특성을 갖게 되며, 600℃에서 열처리하는 경우 금속 베이컨시가 너무 적어 절연성의 특성을 갖기 때문이다. 그러나, 375℃의 열처리 온도에서는 셋 전압이 3.43V, 리셋 전압이 -0.60V이고, 450℃의 열처리 온도에서는 셋 전압이 1.88V, 리셋 전압이 -0.58V이다. 또한, 525℃의 열처리 온도에서는 셋 전압이 4.16V, 리셋 전압이 -1.17V이다.

도 19 및 도 20의 (a)는 375℃, (b)는 450℃ 및 (c)는 525℃의 열처리 온도에서의 데이터 유지 특성 및 인듀런스 특성 그래프이다. 도 19에 도시된 바와 같이 데이터 유지 특성은 모두 우수하다. 그런데, 도 20에 도시된 바와 같이 인듀런스 특성은 450℃의 열처리에서 가장 우수하다. 즉, 375℃에서는 1000회의 사이클 특성을 갖고, 450℃에서는 1600회 정도의 사이클 특성을 갖는다. 그러나, 525℃에서는 사이클 특성이 나타나지 않는다.

도 18 내지 도 20을 통해 알 수 있는 바와 같이 CuO를 450℃의 온도에서 열처리하였을 때 가장 안정적인 특성을 갖는다.

Cu ₂ O 의 특성

Cu₂O를 p형 반도체 산화물층으로 이용하는 경우 Cu₂O의 형성 조건에 따른 특성을 설명하면 다음과 같다.

도 21 내지 도 23는 본 발명의 p형 반도체 산화물층으로 이용되는 Cu₂O의 특성 그래프들이다. 즉, 도 21은 전압-전류 특성 그래프이고, 도 22는 데이터 유지 특성 그래프이며, 도 23은 인듀런스 특성 그래프이다. 이때, 제 1 전극으로 백금을 형성하였고, 그 상부에 p형 반도체 산화물층으로 Cu₂O를 30㎚의 두께로 형성하였으며, 그 상부에 제 2 전극으로 은을 형성하였다. 또한, Cu₂O는 Cu₂O 타겟을 이용하고 산소를 공급하지 않고 50sccm의 아르곤을 공급하여 교류 자기 스퍼터 방식으로 형성하였으며, 250℃의 온도에서 30분 열처리하였다. 이렇게 형성된 메모리 소자의 TEM 사진을 도 24에 도시하였다.

먼저, 도 21의 전압-전류 특성 그래프를 보면, 전류 밀도가 급격하게 증가하여 안정화되는 셋 전압은 약 0.18V∼0.2V 정도이고, 전류 밀도가 급격하게 감소하여 안정화되는 리셋 전압은 -0.56∼-0.64V 정도이다. 또한, 메모리 소자를 셋시킨 후 0.1V의 리드 전압을 인가했을 때의 온 전류(Ion)와 메모리 소자를 리셋시킨 후 0.1V의 리드 전압을 인가했을 때의 오프 전류(Ioff)의 비(Ion/Ioff)는 약 9.11×10² 정도이다. 또한, 도 22의 데이터 유지 특성 그래프는 1V의 셋 전압을 인가한 후 0.1V의 리드 전압을 인가한 경우의 온 전류(Ion)의 시간에 따른 변화와 -1.5V이 리셋 전압을 인가한 후 0.1V의 리드 전압을 인가한 경우의 오프 전류(Ioff)의 시간에 따른 변화를 도시한 것이다. 도시된 바와 같이 온 전류와 오프 전류는 시간이 지나더라도 거의 그대로 유지하는 것을 알 수 있다. 이로부터 Cu₂O를 p형 반도체 산화물층으로 이용하는 경우 안정적으로 셋 상태 및 리셋 상태를 유지함을 알 수 있다. 또한, 온 전류와 오프 전류 사이에 큰 전류차를 가지고 있으며, 온/오프 전류(Ion/Ioff)비는 7.27×10² 정도이다. 그리고, 도 23의 인듀런스 특성 그래프로부터 알 수 있는 바와 같이 셋 및 리셋의 반복 횟수는 약 6800회 정도이다. 한편, 도 24에 도시된 바와 같이 Cu₂O는 Pt와 Ag 사이에 복수의 폴리크리스탈 구조로 형성됨을 알 수 있다. 이렇게 Cu₂O를 p형 반도체 산화물층으로 이용하는 경우 메모리 소자의 전류 밀도는 2MA/㎠ 정도이다.

도 25는 Cu₂O 증착 시 산소의 공급량에 따른 특성 변화를 도시한 XRD 그래프이다. Cu₂O 타겟을 사용하여 증착할 경우 도시된 바와 같이 산소를 공급하지 않으면 Cu₂O로 형성되지만, 산소를 공급하는 경우 CuO로 형성됨을 알 수 있다. 즉, 산소를 공급하지 않으면 [111]면의 36.68°의 2θ값을 갖는 Cu2O로 형성되지만, 산소를 공급하면 [002]면과 [200]면의 35.46°와 38.46°의 2θ값을 갖는 CuO로 형성된다.

도 26은 Cu₂O의 열처리 온도에 따른 특성 변화를 도시한 XRD 그래프이다. 도시된 바와 같이 250℃ 이하의 온도에서는 Cu₂O로 형성되지만, 275℃ 이상의 온도에서는 CuO로 형성된다. 즉, 열처리하지 않은 경우 [111]면의 36.68°의 2θ값을 갖는 Cu₂O로 형성되고, 200℃로 열처리하는 경우 36.84°의 2θ값을 갖는 Cu₂O로 형성되며, 250℃로 열처리하는 경우 36.78°의 2θ값을 갖는 Cu₂O로 형성된다. 그러나, 275℃로 열처리하는 경우 [002]면과 [200]면의 35.48°와 38.76°의 2θ값을 갖는 CuO로 형성되고, 300℃로 열처리하는 경우 35.58°와 38.76°의 2θ값을 갖는 CuO로 형성되며, 350℃로 열처리하는 경우 35.64°와 38.82°의 2θ값을 갖는 CuO로 형성된다. 또한, 400℃로 열처리하는 경우 35.68°와 38.88°의 2θ값을 갖는 CuO로 형성되고, 450℃로 열처리하는 경우 35.68°와 38.88°의 2θ값을 갖는 CuO로 형성된다.

도 27 내지 도 29는 p형 반도체 산화물층으로 Cu₂O를 이용한 메모리 소자의 두께에 따른 특성 그래프들이다. 즉, 도 27은 전압-전류 특성 그래프이고, 도 28은 데이터 유지 특성 그래프이며, 도 29는 인듀런스 특성 그래프이다. 여기서, 도 27 및 도 29의 (a) 내지 (e)는 Cu₂O를 각각 16.8㎚, 25㎚, 30㎚, 35㎚ 및 40㎚의 두께로 형성하는 경우이다. 또한, 인듀런스 특성은 Cu₂O를 16.8㎚의 두께로 형성한 경우 특성이 나타나지 않으므로 도 27의 (a) 내지 (d)는 Cu₂O를 각각 25㎚, 30㎚, 35㎚ 및 40㎚의 두께로 형성하는 경우이다.이때, CuO는 산소를 공급하지 않고 형성하였고, 250℃의 온도에서 30분간 열처리를 실시하였다.

도 27에 도시된 바와 같이 Cu₂O를 16.8㎚의 두께로 형성하는 경우 셋 전압은 0.18V∼0.2V이고 리셋 전압은 -0.46V∼-0.64V이다. 25㎚의 두께로 형성하는 경우 셋 전압은 0.18V∼0.26V이고 리셋 전압은 -0.42V∼-0.56V이다. 30㎚의 두께로 형성하는 경우 셋 전압은 0.18V∼0.2V이고 리셋 전압은 -0.56V∼-0.6V이다. 또한, 35㎚의 두께로 형성하는 경우 셋 전압은 0.18V∼0.28V이고 리셋 전압은 -0.52V∼-0.6V이다. 그리고, 40㎚의 두께로 형성하는 경우 셋 전압은 0.28V∼0.32V이고 리셋 전압은 -0.58V∼-0.9V이다. 도 25로부터 알 수 있는 바와 같이 Cu₂O의 두께가 두꺼울수록 셋 전압은 높아진다.

도 28에 도시된 바와 같이 데이터 유지 특성은 Cu₂O의 모든 두께에서 안정적인 특성을 나타낸다. 그러나, 16.8㎚의 두께로 형성하는 경우 특성이 나타나지 않는다.

도 29에 도시된 바와 같이 인듀런스 특성은 Cu₂O의 두께가 30㎚ 및 35㎚일 때 가장 좋다. 즉, 16.8㎚ 및 40㎚의 두께로 형성하는 경우 500회 정도의 인듀런스 특성을 갖고, 25㎚의 두께로 형성하는 경우 5000회 정도의 인듀런스 특성을 갖지만, 30㎚ 및 35㎚의 두께로 형성하는 경우 7000회 이상의 정도의 인듀런스 특성을 갖는다.

도 27 내지 도 29를 통해 알 수 있는 바와 같이 Cu₂O의 두께를 30㎚∼40㎚의 두께로 형성할 때 가장 안정적인 특성을 갖는다.

CuO 와 Cu ₂ O 의 비교

상기에서는 CuO와 Cu₂O를 p형 반도체 산화물층으로 각각 이용하는 CBRAM 소자의 특성을 설명하였으며, 이를 비교하여 정리하면 다음과 같다.

	CuO	Cu2O
산소 공급량	3sccm	0sccm
열처리 온도	450℃	250℃
두께	20㎚ 이하	30∼35㎚
온/오프 전류비	5.09×104	1.14×103
전류 밀도	2MA/㎠	2MA/㎠
셋 전압	약 2.0V	0.2∼0.3V
리셋 전압	-1∼-2V	-0.5∼-1.5V
인듀런스 사이클	1500cycles	7000cycles
데이터 유지 시간(상온)	1×105 sec	1×105 sec
HRS 전류 밀도	약 4×10A/㎠	약 2.8×102A/㎠

상기한 바와 같이 CuO는 3sccm의 산소를 공급하여 약 20㎚의 두께로 형성한 후 450℃에서 열처리하는 경우 최적의 특성을 갖게 되고, Cu₂O는 산소를 공급하지 않고 30∼35㎚의 두께로 형성한 후 250℃에서 열처리하는 경우 최적의 특성을 갖게 된다. 즉, CuO는 약 2V의 셋 전압과 약 1∼2V의 리셋 전압으로 구동되며 5.09×10⁴ 정도의 온/오프 전류비를 가지고, 2MA/㎠의 전류 밀도와 1×10⁵ sec의 데이터 유지 시간을 갖는다. 또한, Cu₂O는 약 0.2∼0.3V의 셋 전압과 약 0.5∼1.5V의 리셋 전압으로 구동되며 1.14×10³ 정도의 온/오프 전류비를 가지고, 2MA/㎠의 전류 밀도와 1×10⁵ sec의 데이터 유지 시간을 갖는다. 따라서, CuO와 Cu₂O는 거의 비슷한 특성을 갖는다. 그런데, CuO는 인듀런스 사이클이 1500회 정도로서 7000회 정도의 Cu₂O에 비해 적다. 따라서, Cu₂O가 CuO보다 더 우수한 특성을 갖는 것을 알 수 있다.

한편, 도 30 및 도 31은 본 발명의 반도체 산화물층으로 이용되는 NiO_x 및 TiO_x의 전압-전류 특성 그래프이다. 도 30의 NiO_x의 전압-전류 특성 그래프를 보면, 전류 밀도가 급격하게 증가하여 안정화되는 셋 전압은 약 1.2V∼1.5V 정도이고, 전류 밀도가 급격하게 감소하여 안정화되는 리셋 전압은 약 -1.55V∼-1.95V 정도이다. 즉, 약 1.2V 이상의 전압에서 메모리 소자를 셋시킬 수 있고, 약 -1.55V 이하의 전압에서 메모리 소자를 리셋시킬 수 있다. 또한, 메모리 소자를 셋시킨 후 0.1V의 리드 전압을 인가했을 때의 온 전류(Ion)와 메모리 소자를 리셋시킨 후 0.1V의 리드 전압을 인가했을 때의 오프 전류(Ioff)의 비(Ion/Ioff)는 약 1.43×10⁵ 정도이다. 또한, 도 31의 TiO_x의 전압-전류 특성 그래프를 보면, 전류 밀도가 급격하게 증가하여 안정화되는 셋 전압은 약 0.3V∼0.35V 정도이고, 전류 밀도가 급격하게 감소하여 안정화되는 리셋 전압은 약 -1.5V∼-1.9V 정도이다. 즉, 약 0.3V 이상의 전압에서 메모리 소자를 셋시킬 수 있고, 약 -1.5V 이하의 전압에서 메모리 소자를 리셋시킬 수 있다. 또한, 메모리 소자를 셋시킨 후 0.1V의 리드 전압을 인가했을 때의 온 전류(Ion)와 메모리 소자를 리셋시킨 후 0.1V의 리드 전압을 인가했을 때의 오프 전류(Ioff)의 비(Ion/Ioff)는 약 2.61×10⁵ 정도이다.

또한, 도 32는 제 2 전극의 물질에 따른 전압-전류 특성 그래프이다. 즉, 도 32(a)는 제 2 전극으로 백금(Pt)를 이용한 경우이고, 도 32(b)는 제 2 전극으로 구리(Cu)를 이용한 경우이며, 도 32(c)는 제 2 전극으로 은(Ag)을 이용한 경우이다. 이때, 제 1 전극은 백금(Pt)으로 형성하고, p형 반도체 산화물층은 Cu₂O를 25㎚의 두께로 형성한 후 250℃의 온도에서 열처리하였다.

도 32에 도시된 바와 같이 제 1 및 제 2 전극으로 모두 백금을 이용하는 경우 전압이 증가하여 인가됨에 따라 전류 밀도가 계속해서 증가하고 고저항 상태로 천이하지 않아 메모리 소자로서 동작하지 않는다. 또한, 제 2 전극으로 구리를 이용하는 경우 셋 전압이 0.1∼0.2V이고 리셋 전압이 -0.8∼-1.11V이며, 온/오프 전류비가 약 5.8×10² 정도이다. 그리고, 제 2 전극으로 은을 이용하는 경우 셋 전압이 0.18∼0.2V이고 리셋 전압이 -0.56∼-0.64V이며, 온/오프 전류비가 약 1.14×10³ 정도이다. 따라서, 제 2 전극으로 은을 이용하는 경우 구리를 이용하는 경우보다 전류 밀도가 더 높고 리셋 전압이 더 낮다.

본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

100 : 기판 200 : 제 1 전극
300 : 반도체 산화물층 400 : 제 2 전극

Claims (22)

1. 제 1 전극;
   상기 제 1 전극 상에 형성되며, 복수의 금속 베이컨시를 갖는 반도체 산화물층; 및
   상기 반도체 산화물층 상에 형성된 제 2 전극을 포함하고,
   상기 반도체 산화물층은 Cu_xO(1≤x≤2)를 포함하는 CBRAM 소자.
   
2. 청구항 1에 있어서, 상기 제 1 전극은 포지티브 전압을 인가하여도 상기 반도체 산화물층으로 양이온이 이동되지 않는 물질로 형성되는 CBRAM 소자.
   
3. 청구항 2에 있어서, 상기 제 2 전극은 포지티브 전압을 인가하면 상기 반도체 산화물층으로 양이온이 이동되는 물질로 형성되는 CBRAM 소자.
   
4. 청구항 3에 있어서, 상기 제 2 전극에 포지티브 전압이 인가되면 양이온이 상기 반도체 산화물층의 상기 금속 베이컨시에 환원되어 금속 브릿지가 형성되는 CBRAM 소자.
   
5. 삭제
6. 청구항 4에 있어서, 상기 Cu_xO(1≤x≤2)는 CuO 및 Cu₂O의 적어도 어느 하나를 포함하는 CBRAM 소자.
   
7. 청구항 6에 있어서, 상기 CuO, Cu₂O의 어느 하나에 그 이외의 어느 하나 및 NiO의 비율을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절하는 CBRAM 소자.
   
8. 청구항 6에 있어서, 상기 반도체 산화물층의 두께, 형성 조건을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절하는 CBRAM 소자.
   
9. 청구항 6에 있어서, 상기 반도체 산화물층은 10㎚ 내지 45㎚의 두께로 형성되는 CBRAM 소자.
   
10. 청구항 9에 있어서, 상기 CuO는 10㎚ 내지 45㎚의 두께로 형성되고, 상기 Cu₂O는 25㎚ 내지 40㎚의 두께로 형성되는 CBRAM 소자.
    
11. 청구항 1에 있어서, 셋 전압이 0.2V 내지 2V이며, 리셋 전압이 -0.5V 내지 2V인 CBRAM 소자.
    
12. 기판 상에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 복수의 금속 베이컨시를 갖는 반도체 산화물층을 형성하는 단계;
    상기 반도체 산화물층을 열처리하는 단계; 및
    상기 반도체 산화물층 상에 제 2 전극을 형성하는 단계를 포함하고,
    상기 반도체 산화물층은 CuO, Cu₂O의 적어도 어느 하나로 형성하는 CBRAM 소자의 제조 방법.
    
13. 삭제
14. 청구항 12에 있어서, 상기 CuO, Cu₂O의 어느 하나에 그 이외의 어느 하나 및 NiO의 비율을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절하는 CBRAM 소자의 제조 방법.
    
15. 청구항 12에 있어서, 상기 반도체 산화물층의 두께, 형성 조건 및 열처리 조건을 조절하여 상기 금속 베이컨시의 양 및 크기의 적어도 어느 하나를 조절하는 CBRAM 소자의 제조 방법.
    
16. 청구항 15에 있어서, 상기 CuO 및 Cu₂O는 CuO 타겟 및 Cu₂O 타겟을 이용한 스퍼터 방법으로 형성하는 CBRAM 소자의 제조 방법.
    
17. 청구항 16에 있어서, 상기 CuO는 산소 및 불활성 가스를 공급하여 형성하는 CBRAM 소자의 제조 방법.
    
18. 청구항 17에 있어서, 상기 산소 가스는 상기 불활성 가스 대비 5% 내지 10%의 농도로 공급하는 CBRAM 소자의 제조 방법.
    
19. 청구항 15에 있어서, 상기 열처리 공정은 불활성 분위기에서 상온 내지 550℃의 온도에서 실시하는 CBRAM 소자의 제조 방법.
    
20. 청구항 19에 있어서, 상기 CuO는 350℃ 내지 550℃의 온도에서 열처리하는 CBRAM 소자의 제조 방법.
    
21. 청구항 19에 있어서, 상기 Cu₂O는 상온 내지 265℃의 온도에서 열처리하는 CBRAM 소자의 제조 방법.
    
22. 청구항 19에 있어서, 상기 Cu₂O를 형성한 후 270℃ 내지 550℃의 온도에서 열처리하여 CuO로 변환시키는 CBRAM 소자의 제조 방법.
    

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