KR101423930B1 - 문턱 스위칭과 메모리 스위칭 특성을 동시에 갖는 저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이 - Google Patents
문턱 스위칭과 메모리 스위칭 특성을 동시에 갖는 저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 230000008859 change Effects 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 21
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 31
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 31
- 229910052760 oxygen Inorganic materials 0.000 claims description 48
- 239000001301 oxygen Substances 0.000 claims description 46
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 229910015189 FeOx Inorganic materials 0.000 claims description 10
- 229910003087 TiOx Inorganic materials 0.000 claims description 9
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 6
- 230000001747 exhibiting effect Effects 0.000 claims description 5
- 230000001706 oxygenating effect Effects 0.000 claims description 2
- 230000009257 reactivity Effects 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- -1 Oxygen ions Chemical class 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 230000001186 cumulative effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000005546 reactive sputtering Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/041—Modification of switching materials after formation, e.g. doping
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- H10N70/8833—Binary metal oxides, e.g. TaOx
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Abstract
저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이를 제공한다. 상기 저항 변화 메모리 소자는 제1 전극과 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극 사이에 하이브리드 스위칭막이 배치된다. 상기 하이브리드 스위칭막은 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막이다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 저항 변화 메모리 소자에 관한 것이다.
현재 저항 변화 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 저항 변화 메모리 소자들이 연구되고 있다. 상기 차세대 저항 변화 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기 메모리 소자(magnetic RAM; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.
상기 저항 변화 메모리 소자를 어레이로서 구현하기 위해서는, 메모리 특성을 나타내는 저항 변화 소자와 더불어서 이 저항 변화 소자에 전기적으로 연결된 선택 소자를 구비하는 것이 일반적이다. 상기 선택 소자는 트랜지스터 또는 다이오드일 수 있다. 그러나, 트랜지스터는 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)로 인해 소자 사이즈 감소에 한계가 있다. 또한, 다이오드는 한 방향으로만 전류를 흐르게 하므로, 저항 변화 소자와 같이 양 극성에서 저항 변화 특성을 나타내는 바이폴라 소자에는 적절하지 않은 단점이 있다.
또한, 이러한 선택 소자를 형성하기 위해서는 추가적으로 많은 공정들이 진행되어야 한다. 예를 들어, 트랜지스터의 경우, 게이트 전극의 형성, 소오스/드레인 영역들의 형성, 및 소오스/드레인 전극들을 형성하여야 한다. 또한, 다이오드의 경우, n형 반도체와 p형 반도체를 형성하여야 하고 또한 상기 저항변화 소자에 전기적으로 연결하기 위한 전극을 형성하여야 한다.
본 발명이 해결하고자 하는 과제는 선택 소자 특성을 포함하되 공정 단계 증가가 거의 없으면서도 집적도가 향상된 저항 변화 메모리 소자 및 저항 변화 메모리 소자 어레이를 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자를 제공한다. 상기 저항 변화 메모리 소자는 제1 전극과 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극 사이에 하이브리드 스위칭막이 배치된다. 상기 하이브리드 스위칭막은 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막이다.
상기 하이브리드 스위칭막은 FeOx (1≤x≤2), VOx(1≤X≤2.5), TiOx(1≤X≤2), 또는 NbOx(1≤X≤2.5)일 수 있다. 상기 하이브리드 스위칭막은 상기 제1 전극 상에 배치된 문턱 스위칭막과 상기 문턱 스위칭막 상에 배치된 메모리 스위칭막을 구비할 수 있다. 상기 문턱 스위칭막은 문턱 스위칭 특성을 가지며, 상기 메모리 스위칭막은 메모리 스위칭 특성을 갖는다. 상기 메모리 스위칭막과 상기 문턱 스위칭막은 동일한 금속의 산화물막이고, 상기 메모리 스위칭막의 산소의 조성비는 상기 문턱 스위칭막의 산소의 조성비에 비해 클 수 있다.
상기 문턱 스위칭막은 금속-절연체 전이 특성을 나타내는 막일 수 있다. 일 예로서, 상기 문턱 스위칭막은 FeOx(1≤X≤1.5), VOx(1≤X≤2), TiOx(1≤X≤1.75), 또는 NbOx(1≤X≤2) 일 수 있다. 구체적으로, 상기 문턱 스위칭막은 NbOx(1≤X≤2)일 수 있다.
상기 제2 전극은 적어도 상기 하이브리드 스위칭막과 접하는 영역에 배치된 전도성 산화물 영역을 포함할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자 제조방법을 제공한다. 먼저, 제1 전극을 형성한다. 상기 제1 전극 상에 금속 리치한 비화학양론적 금속 산화물막을 형성한다. 상기 금속 산화물막의 표면을 산소 처리하여, 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막인 하이브리드 스위칭막을 형성한다. 상기 하이브리드 스위칭막 상에 제2 전극을 형성한다.
상기 금속 리치한 비화학양론적 금속 산화물막은 금속-절연체 전이 특성을 나타내는 막일 수 있다. 일 예로서, 상기 금속 리치한 비화학양론적 금속 산화물막은 FeOx(1≤X≤1.5), VOx(1≤X≤2), TiOx(1≤X≤1.75), 또는 NbOx(1≤X≤2)일 수 있다.
상기 하이브리드 스위칭막은 상기 제1 전극 상에 배치되고 문턱 스위칭 특성을 갖는 문턱 스위칭막과 상기 문턱 스위칭막 상에 배치되고 메모리 스위칭 특성을 갖는 메모리 스위칭막을 구비할 수 있다. 상기 메모리 스위칭막과 상기 문턱 스위칭막은 동일한 금속의 산화물막이고, 상기 메모리 스위칭막의 산소의 조성비는 상기 문턱 스위칭막의 산소의 조성비에 비해 클 수 있다.
상기 제2 전극은 적어도 상기 하이브리드 스위칭막과 접하는 영역에서 상기 하이브리드 스위칭막 내에 함유된 금속에 비해 산소와의 반응성이 같거나 더 큰 금속을 함유할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자 어레이를 제공한다. 상기 저항 변화 메모리 소자 어레이는 복수 개의 제1 신호선들과 상기 제1 신호선들과 교차하는 복수 개의 제2 신호선들을 구비한다. 상기 각 제1 신호선과 상기 각 제2 신호선이 교차하는 부분에서, 상기 제1 신호선과 상기 제2 신호선 사이에 하이브리드 스위칭막이 배치된다. 상기 하이브리드 스위칭막은 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 가질 수 있다.
본 발명에 따르면, 저항 변화 메모리 소자는 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막인 하이브리드 스위칭막을 구비함으로써, 추가적인 선택 소자 없이 크로스 포인트 어레이로 형성하더라도 셀간 간섭없이 프로그래밍된 데이터를 읽어낼 수 있다.
도 1a 및 도 1e는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 제조방법을 순차적으로 나타낸 사시도들이다.
도 2a 내지 도 2e는 도 1a 내지 도 1e의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 특성을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 그래프이다.
도 5는 도 1a 내지 도 1e 및 도 2a 내지 도 2e를 참조하여 설명한 저항 변화 메모리 소자 어레이를 간략하게 나타낸 사시도이다.
도 6a는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 소거 방법을 설명하기 위한 개략도이다.
도 6b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 쓰기 방법을 설명하기 위한 개략도이다.
도 6c는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 읽기 방법을 설명하기 위한 개략도이다.
도 7a는 상기 제조예 1에 따른 메모리 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 7b는 상기 제조예 1에 따른 메모리 스위칭 소자의 전류-전압 그래프이다.
도 8a는 상기 제조예 2에 따른 문턱 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 8b는 상기 제조예 2에 따른 문턱 스위칭 소자의 전류-전압 그래프이다.
도 8c는 제조예 2에 따른 문턱 스위칭 소자를 반복적으로 스위칭할 때 문턱 전압과 유지 전압에서의 전류의 누적 분포를 나타낸 그래프이다.
도 8d는 제조예 2에 따른 문턱 스위칭 소자의 열적 안정성을 나타낸 그래프이다.
도 8e는 제조예 2에 따른 문턱 스위칭 소자의 스위칭 속도를 나타낸 그래프이다.
도 8f는 제조예 2에 따른 문턱 스위칭 소자의 스케일 다운 가능 여부를 나타낸 그래프이다.
도 9a는 제조예 3에 따른 하이브리드 소자의 단면을 촬영한 TEM 사진이다.
도 9b는 제조예 3에 따른 하이브리드 소자의 열적 안정성을 나타낸 그래프이다.
도 9c는 제조예 3에 따른 다수 개의 하이브리드 소자들을 반복적으로 스위칭할 때의 전류의 누적 분포를 나타낸 그래프이다.
도 2a 내지 도 2e는 도 1a 내지 도 1e의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 특성을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 그래프이다.
도 5는 도 1a 내지 도 1e 및 도 2a 내지 도 2e를 참조하여 설명한 저항 변화 메모리 소자 어레이를 간략하게 나타낸 사시도이다.
도 6a는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 소거 방법을 설명하기 위한 개략도이다.
도 6b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 쓰기 방법을 설명하기 위한 개략도이다.
도 6c는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 읽기 방법을 설명하기 위한 개략도이다.
도 7a는 상기 제조예 1에 따른 메모리 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 7b는 상기 제조예 1에 따른 메모리 스위칭 소자의 전류-전압 그래프이다.
도 8a는 상기 제조예 2에 따른 문턱 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 8b는 상기 제조예 2에 따른 문턱 스위칭 소자의 전류-전압 그래프이다.
도 8c는 제조예 2에 따른 문턱 스위칭 소자를 반복적으로 스위칭할 때 문턱 전압과 유지 전압에서의 전류의 누적 분포를 나타낸 그래프이다.
도 8d는 제조예 2에 따른 문턱 스위칭 소자의 열적 안정성을 나타낸 그래프이다.
도 8e는 제조예 2에 따른 문턱 스위칭 소자의 스위칭 속도를 나타낸 그래프이다.
도 8f는 제조예 2에 따른 문턱 스위칭 소자의 스케일 다운 가능 여부를 나타낸 그래프이다.
도 9a는 제조예 3에 따른 하이브리드 소자의 단면을 촬영한 TEM 사진이다.
도 9b는 제조예 3에 따른 하이브리드 소자의 열적 안정성을 나타낸 그래프이다.
도 9c는 제조예 3에 따른 다수 개의 하이브리드 소자들을 반복적으로 스위칭할 때의 전류의 누적 분포를 나타낸 그래프이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 또는 옆쪽, 측(부), 측면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1e는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 제조방법을 순차적으로 나타낸 사시도들이다. 도 2a 내지 도 2e는 도 1a 내지 도 1e의 절단선 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 1a 및 도 2a를 참조하면, 기판(100) 상에 제1방향으로 서로 평행하게 배열된 복수 개의 제1 신호선들(110)을 형성할 수 있다. 상기 제1 신호선들(110)은 Pt, Ru, Au, TiN, 또는 TaN일 수 있다.
도 1b 및 도 2b를 참조하면, 상기 제1 신호선들(110) 상에 절연막(120)을 형성할 수 있다. 상기 절연막(120) 내에 상기 제1 신호선들(110)의 일부 영역들을 노출시키는 홀들(120a)을 형성할 수 있다. 상기 홀들(120a)은 단위 셀 영역들을 정의할 수 있다. 상기 절연막(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성할 수 있다.
도 1c 및 도 2c를 참조하면, 상기 홀들(120a)을 갖는 절연막(120) 상에 금속 산화물막(130)을 형성할 수 있다. 상기 금속 산화물막(130)은 금속이 상대적으로 풍부한 비화학양론막으로서, 문턱 스위칭 특성을 나타내는 막일 수 있다. 일 예로서, 상기 금속 산화물막(130)은 금속-절연체 전이를 나타내는 막으로서, V, Ti, Nb, Fe 또는 이들 중 둘 이상의 산화물막일 수 있다. 상기 금속 산화물막(130)은 FeOx(1≤X≤1.5, 구체적으로 1≤X≤1.4), VOx(1≤X≤2), TiOx(1≤X≤1.75, 구체적으로 1≤X≤1.5), 또는 NbOx(1≤X≤2)일 수 있다. 구체적 예로서, 상기 금속 산화물막(130)은 NbOx(1≤X≤2)일 수 있다.
상기 금속 산화물막(130)을 형성하는 것은 물리 기상 증착법, 또는 화학 기상 증착법을 사용하여 수행할 수 있다. 일 예로서, 상기 금속 산화물막(130)을 형성하는 것은 스퍼터링법 구체적으로, 반응성 스퍼터링법을 사용하여 수행할 수 있다.
도 1d 및 도 2d를 참조하면, 상기 금속 산화물막(130)의 표면을 산소처리한다. 상기 금속 산화물막(130)의 표면을 산소처리하는 것은 일 예로서, 금속 산화물막(130)을 증착하는 증착 장비 내에서, 증착된 금속 산화물막(130) 상에 산소 기체를 공급할 수 있다. 다른 예로서, 상기 금속 산화물막(130)이 형성된 기판을 공기 중에 놓아둘 수 있다. 그 결과, 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 하이브리드 스위칭막(135)이 형성될 수 있다. 상기 하이브리드 스위칭막(135)은 FeOx (1≤x≤2), VOx(1≤X≤2.5), TiOx(1≤X≤2), 또는 NbOx(1≤X≤2.5)일 수 있다. 상기 하이브리드 스위칭막(135)은 5 내지 50nm 의 두께를 가질 수 있다.
구체적으로, 상기 하이브리드 스위칭막(135)의 하부 영역은 도 1c 및 도 2c를 참조하여 설명한 금속 산화물막(130)과 거의 동일한 조성을 갖는 막으로서, 문턱 스위칭 특성을 갖는 문턱 스위칭막(135a)일 수 있다. 또한, 상기 하이브리드 스위칭막(135)의 상부 영역은 상기 산소처리에 의해, 상기 문턱 스위칭 금속막(135a)에 비해 상대적으로 금속과 산소의 원자비가 화학양론비에 가까워진 막으로서, 메모리 스위칭 특성을 갖는 메모리 스위칭막(135b)일 수 있다. 또한, 상기 메모리 스위칭막(135b)은 상기 문턱 스위칭막(135a)과 동일한 금속의 산화물막이되, 상기 메모리 스위칭막(135b)의 산소의 조성비는 상기 문턱 스위칭막(135a)의 산소의 조성비에 비해 클 수 있다. 상기 문턱 스위칭막(135a)은 2 내지 30nm의 두께를 가질 수 있고, 상기 메모리 스위칭막(135b)은 2 내지 30nm의 두께를 가질 수 있다.
상기 문턱 스위칭막(135a)은 금속-절연체 전이(Metal-Insulator Transition) 특성을 나타내는 막일 수 있다. 이러한 문턱 스위칭막(135a)은 특정한 온도(문턱 온도) 또는 전압(문턱 전압) 이상에서, 전기 저항이 약 104 내지 105 배 정도로 급격하게 감소할 수 있어, 절연체에서 금속으로 전이될 수 있다.
일 예로서, 상기 문턱 스위칭막(135a)은 FeOx(1≤X≤1.5, 구체적으로 1≤X≤1.4), VOx(1≤X≤2), TiOx(1≤X≤1.75, 구체적으로 1≤X≤1.5), 또는 NbOx(1≤X≤2)일 수 있다. 이 때, 상기 메모리 스위칭막(135b)은 상기 하이브리드 스위칭막(135)의 조성비 내에서, 상기 문턱 스위칭막(135a)의 산소의 조성비에 비해 큰 산소 조성비를 가질 수 있다. 일 예로서, 상기 메모리 스위칭막(135b)은 FeOx(1≤X≤2, 구체적으로 1.4<X≤2), VOx(1≤X≤2.5, 구체적으로 2<X≤2.5), TiOx(1≤X≤2, 구체적으로 1.75<X≤2.5), 또는 NbOx(1≤X≤2.5, 구체적으로 2<X≤2.5)일 수 있다.
구체적 예로서, 상기 문턱 스위칭막(135a)은 NbOx(1≤X≤2)일 수 있고, 상기 메모리 스위칭막(135b)은 NbOx(1≤X≤2.5)의 조성비 내에서 상기 문턱 스위칭막(135a)의 산소의 조성비에 비해 큰 산소 조성비를 가질 수 있다. 나아가, 상기 메모리 스위칭막은 NbOx(2<X≤2.5)일 수 있다.
도 1e 및 도 2e를 참조하면, 상기 하이브리드 스위칭막(135) 상에 상기 제1 신호선들(110)을 가로지르면서 서로 평행하게 배열된 복수 개의 제2 신호선들(140)을 형성할 수 있다.
상기 제2 신호선들(140)은 적어도 상기 하이브리드 스위칭막(135)(구체적으로는, 상기 메모리 스위칭막(135b))과 접하는 영역에서는, 상기 하이브리드 스위칭막(135) 내에 함유된 금속에 비해 산소와의 반응성이 같거나 더 큰 금속을 함유할 수 있다. 부연하면, 상기 제2 신호선들(140)은 적어도 상기 하이브리드 스위칭막(135)과 접하는 영역에서는, 산화물 생성을 위한 깁스 자유 에너지가 상기 하이브리드 스위칭막(135) 내에 함유된 금속의 산화물 생성을 위한 깁스 자유 에너지에 비해 같거나 낮은 금속을 함유할 수 있다. 그 결과, 상기 하이브리드 스위칭막(135) 구체적으로는, 상기 메모리 스위칭막(135b) 내의 산소는 상기 제2 신호선들(140) 내로 이동할 수 있고, 상기 제2 신호선들(140)의 상기 메모리 스위칭막(135b)과 접하는 영역은 금속 리치한 전도성 산화물 영역(141)으로 변환될 수 있다. 이 때, 상기 메모리 스위칭막(135b) 내에는 산소 공공이 축적될 수 있다.
상기 제1 신호선들(110)과 상기 제2 신호선들(140)이 교차에 의해 단위 셀(UC)이 정의될 수 있다. 상기 단위 셀(UC) 내에서 상기 제1 신호선(110)은 제1 전극으로 명명될 수 있고, 상기 제2 신호선(140)은 제2 전극으로 명명될 수 있다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 특성을 설명하기 위한 단면도들이다. 도 4은 본 발명의 일 실시예에 따른 저항 변화 메모리 단위 셀의 전류-전압 그래프이다.
도 3a 및 도 4를 참조하면, 제1 전극(110)에 기준전압 예를 들어, 그라운드 전압(V0)을 인가한 상태에서, 제2 전극(140)에 OV에서 제1 문턱 전압(Vth(+)) 미만까지의 양의 스윕 전압(Vp)을 인가한다(P1). 이 때, 제1 및 제2 전극들(110, 140) 사이에 걸린 양의 전계로 인해 메모리 스위칭막(135b) 내의 산소이온은 상기 제2 전극(140) 내로 이동하여, 상기 제2 전극(140)의 하부 영역을 산화시킴에 따라 전도성 산화물 영역(141)의 두께를 증가시킬 수 있다. 이와 동시에 상기 메모리 스위칭막(135b) 내에 유입된 산소공공은 산소공공 필라멘트(Fa)를 성장시킬 수 있다. 그러나, 상기 산소공공 필라멘트(Fa)는 상기 제2 전극(140)에 접촉할 수 있을 정도로 성장하지는 못한다. 그 결과, 상기 메모리 스위칭막(135b)은 고저항 상태(HRS)를 유지한다. 한편, 문턱 스위칭막(135a)에는 유효한 양의 전계가 인가되지 못하여, 오프(off) 상태를 유지한다(P1 상태: HRS/OFF).
도 3b 및 도 4를 참조하면, 상기 제2 전극(140)에 제1 문턱 전압(Vth(+))에서 셋 전압(Vset) 미만까지의 양의 스윕 전압(Vp)을 인가한다(P2). 상기 제2 전극(140)에 제1 문턱 전압(Vth(+))이 인가될 때, 상기 문턱 스위칭막(135a)은 저항이 크게 감소하여 온(on) 상태로 변화된다. 도면 내에서 전도성 필라멘트(C)를 도시하였으나, 이는 실제로 생성되는 것은 아니며 온(on) 상태로 변화됨을 암시하는 것에 불과하다. 이 때, 상기 메모리 스위칭막(135b) 내의 산소이온은 상기 제2 전극(140) 방향으로 이동하여, 전도성 산화물 영역(141)의 두께를 증가시킬 수 있다. 이와 동시에 상기 메모리 스위칭막(135b) 내에 유입된 산소공공은 산소공공 필라멘트(Fa)를 성장시킬 수 있으나, 상기 산소공공 필라멘트(Fa)는 상기 제2 전극(140)에 접촉할 수 있을 정도로 성장하지는 못한다. 따라서, 상기 메모리 스위칭막(135b)은 고저항 상태(HRS)를 유지한다(P2 상태: HRS/ON).
도 3c 및 도 4를 참조하면, 상기 제2 전극(140)에 셋 전압(Vset)에서 제1 유지 전압(Vhold(+)) 미만까지의 양의 스윕 전압(Vp)을 인가한다(P3). 상기 메모리 스위칭막(135b) 내에는 계속적으로 축적된 산소공공으로 인해 상기 산소공공 필라멘트(Fa)가 상기 제2 전극(140)에 접촉하게 되고, 이에 따라 상기 메모리 스위칭막(135b)은 저저항 상태(LRS)로 스위칭된다. 그 후에도 이러한 저저항 상태(LRS)가 유지된다. 한편, 문턱 스위칭막(135a)은 온(on) 상태를 유지한다(P3 상태: LRS/ON).
도 3d 및 도 4를 참조하면, 상기 제2 전극(140)에 제1 유지 전압(Vhold(+))에서 OV까지의 양의 스윕 전압(Vp)을 인가한다(P4). 상기 문턱 스위칭막(135a)은 상기 제2 전극(140)에 제1 유지 전압(Vhold(+))이 인가될 때, 저항이 크게 증가하여 오프(off) 상태로 변화된다. 한편, 상기 메모리 스위칭막(135b) 내에는 축적된 산소공공으로 인해 상기 산소공공 필라멘트(Fa)가 상기 제2 전극(140)에 접촉한 저저항 상태(LRS)가 유지된다(P4 상태: LRS/OFF).
도 3e 및 도 4를 참조하면, 상기 제2 전극(140)에 OV에서 제2 문턱 전압(Vth(-)) 미만(절대값 기준)까지의 음의 스윕 전압(Vm)을 인가한다(P5). 이 때, 상하부 전극들(110, 140) 사이에 걸린 음의 전계로 인해 상기 제2 전극(140)으로부터 상기 메모리 스위칭막(135b)으로 산소 이온이 유입되나, 유효한 음의 전계가 인가되지 못하여 상기 산소공공 필라멘트(Fa)는 상기 제2 전극(140)으로부터 떨어지지 않고 유지될 수 있다. 그 결과, 상기 메모리 스위칭막(135b)은 저저항 상태(LRS)를 유지한다. 한편, 문턱 스위칭막(135a)에는 유효한 음의 전계가 인가되지 못하여, 오프(off) 상태를 유지한다(P5 상태: LRS/OFF)
도 3f 및 도 4를 참조하면, 상기 제2 전극(140)에 제2 문턱 전압(Vth(-))에서 리셋 전압(Vreset) 미만(절대값 기준)까지의 음의 스윕 전압(Vm)을 인가한다(P6). 상기 제2 전극(140)에 제2 문턱 전압(Vth(-))이 인가될 때, 상기 문턱 스위칭막(135a)은 저항이 크게 감소하여 온(on) 상태로 변화된다. 도면 내에서 전도성 필라멘트(C)를 도시하였으나, 이는 실제로 생성되는 것은 아니며 온(on) 상태로 변화됨을 암시하는 것에 불과하다. 한편, 제1 및 제2 전극들(110, 140) 사이에 걸린 음의 전계로 인해 상기 제2 전극(140)으로부터 상기 메모리 스위칭막(135b)으로 산소 이온이 계속 유입되나, 유효한 음의 전계가 인가되지 못하여 상기 산소공공 필라멘트(Fa)는 상기 제2 전극(140)으로부터 떨어지지 않고 유지될 수 있다. 그 결과, 상기 메모리 스위칭막(135b)은 저저항 상태(LRS)를 유지한다(P6 상태: LRS/ON).
도 3g 및 도 4를 참조하면, 상기 제2 전극(140)에 리셋 전압(Vreset)에서 제2 유지 전압(Vhold(-)) 미만(절대값 기준)까지의 음의 스윕 전압(Vm)을 인가한다(P7). 상기 제2 전극(140)에 리셋 전압(Vreset)이 인가될 때, 상기 메모리 스위칭막(135b) 내의 산소공공 필라멘트(Fa)의 끝단은 완전히 산화되어 상기 제2 전극 (140)으로부터 이탈된다. 이에 따라, 상기 메모리 스위칭막(135b)은 고저항 상태(HRS)로 스위칭되고, 그 후에도 이러한 고저항 상태(HRS)가 유지된다. 한편, 문턱 스위칭막(135a)은 온(on) 상태를 유지한다(P7 상태: HRS/ON).
도 3h 및 도 4를 참조하면, 상기 제2 전극(140)에 제2 유지 전압(Vhold(-))에서 OV까지의 음의 스윕 전압(Vm)을 인가한다(P8). 상기 제2 전극(140)에 제2 유지 전압(Vhold(-))이 인가될 때, 상기 문턱 스위칭막(135a)은 저항이 크게 증가하여 오프(off) 상태로 변화된다. 한편, 상기 메모리 스위칭막(135b) 내로 산소 이온이 계속적으로 유입되므로, 상기 메모리 스위칭막(135b) 내의 산소공공 필라멘트(Fa)의 산화가 계속된다. 그 결과, 따라서, 상기 메모리 스위칭막(135b)은 고저항 상태(HRS)를 유지한다(P8 상태: HRS/OFF).
도 5는 도 1a 내지 도 1e 및 도 2a 내지 도 2e를 참조하여 설명한 저항 변화 메모리 소자 어레이를 간략하게 나타낸 사시도이다.
도 5를 참조하면, 기판(미도시) 상에 일 방향으로 제1 신호선들(110)이 평행하게 배열될 수 있다. 상기 제1 신호선들(110)은 워드라인들(Wn, Wn+1, Wn+2)일 수 있다. 상기 제1 신호선들(110)을 가로지르는 방향으로 제2 신호선들(140)이 평행하게 배열될 수 있다. 상기 제2 신호선들(140)은 비트라인들(Bm, Bm+1, Bm+2)일 수 있다. 상기 제1 신호선들(110)과 상기 제2 신호선들(140)이 교차하는 각 영역에서, 상기 한 쌍의 제1 및 제2 신호선들(110, 140) 사이에 문턱 스위칭막(135a)과 메모리 스위칭막(135b)이 배치될 수 있다. 상기 제2 신호선들(140)은 상기 메모리 스위칭막(135b)에 접하는 영역에서 전도성 산화물 영역(미도시)을 구비할 수 있다. 상기 신호선들(110, 140), 상기 문턱 스위칭막(135a), 상기 메모리 스위칭막(135b), 및 상기 전도성 산화물 영역에 대한 구체적 설명은 도 1a 내지 도 1e 및 도 2a 내지 도 2e를 참조하여 설명한 부분을 참조하기로 한다.
도 6a는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 쓰기 방법을 설명하기 위한 개략도이다.
도 6a를 참조하면, 비트라인들 중 선택된 비트라인(Bm+1)에 Vwrite를 인가하고, 선택되지 않은 비트라인들(Bm, Bm+2)은 플로팅시킨다. 워드라인들 중 선택된 워드라인(Wn+1)에 그라운드 전압을 인가하고, 선택되지 않은 워드라인들(Wn, Wn+2)은 플로팅시킨다. 상기 Vwrite는 도 3a 내지 도 3h, 및 도 4를 참조하여 설명한 셋 전압(Vset) 이상의 전압(또는 리셋 전압(Vreset)보다 절대값이 같거나 큰 음의 전압)으로 설정된다. 그 결과, 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1) 사이의 Vwrite가 인가된 선택된 단위 셀 내에서, 메모리 스위칭막(도 5의 135b)은 저저항 상태(LRS)(또는 고저항 상태(HRS))로 변화될 수 있다. 그러나, 접속하는 비트라인과 워드라인 중 적어도 어느 하나가 플로팅된, 선택되지 않은 셀들은 종전의 상태를 유지할 수 있다.
도 6b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 읽기 방법을 설명하기 위한 개략도이다.
도 6b를 참조하면, 비트라인들 중 선택된 비트라인(Bm+1)에 1/2 Vread를 인가하고, 선택되지 않은 비트라인들(Bm, Bm+2)에는 그라운드 전압을 인가한다. 워드라인들 중 선택된 워드라인(Wn+1)에 -1/2 Vread를 인가하고, 선택되지 않은 워드라인들(Wn, Wn+2)에는 그라운드 전압을 인가한다. 이 때, Vread는 도 3a 내지 도 3h, 및 도 4를 참조하여 설명한 제1 문턱 전압(Vth(+))과 셋 전압(Vset) 사이의 전압이거나, 제2 문턱 전압(Vth(-))과 리셋 전압(Vreset) 사이의 전압으로 설정된다.
그 결과, 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1) 사이의 선택된 셀에는 Vread가 인가되고, 선택되지 않은 셀들에는 1/2 Vread 또는 OV가 인가될 수 있다.
다시 도 4를 참조하면, 만약 Vread가 제1 문턱 전압(Vth(+))과 셋 전압(Vset) 사이의 전압이거나, 제2 문턱 전압(Vth(-))과 리셋 전압(Vreset) 사이의 전압인 경우에, 선택된 단위 셀의 문턱 스위칭막(도 5의 135a)은 턴온될 수 있어 선택된 단위 셀에는 메모리 스위칭막(도 5의 135b)의 저항상태에 따른 전류가 흐를 수 있다. 구체적으로, 상기 메모리 스위칭막(도 5의 135b)이 저저항 상태로 프로그래밍되었다면, Vread가 인가된 선택된 셀에 흐르는 전류는 I1(데이터 1)이다. 또한, 상기 메모리 스위칭막(도 5의 135b)이 고저항 상태로 프로그래밍되었다면, Vread가 인가된 선택된 셀에 흐르는 전류는 I2(데이터 2)이다. 한편, 선택되지 않은 셀들 중 제1 또는 제2 문턱 전압(Vth(+), Vth(-))보다 작은(절대값 기준) 1/2 Vread가 인가되는 셀의 문턱 스위칭막(도 5의 135a)는 턴오프될 수 있어, 이 단위 셀에 흐르는 전류는 I0로 I1에 비해 1000배 정도 낮고 I2에 비해 10배 정도 낮을 수 있다. 또한, 선택되지 않은 셀들 중 OV가 인가되는 셀들의 문턱 스위칭막(도 5의 135a) 또한 턴오프될 수 있어, 이들 셀들에 흐르는 전류는 거의 O 에 가깝다. 여기서, 선택되지 않은 셀들에 흐르는 전류(I0 또는 0) 대비 선택된 셀에 흐르는 전류(I1, I2)는 매우 커서, 상기 선택된 비트라인(Bm+1) 끝단에서 상기 선택된 셀에 흐르는 전류를 안정적으로 센싱할 수 있다.
이와 같이, 저항 변화 메모리 소자를 추가적인 선택 소자 없이 크로스 포인트 어레이로 형성하더라도, 셀간 간섭없이 프로그래밍된 데이터를 읽어낼 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<실험예들; examples>
<제조예 1 : 메모리 스위칭 소자 제조>
기판 상에 RF 마그네트론 스퍼터링법을 사용하여 제1 전극인 Pt막을 50nm의 두께로 형성하였다. 이 후, 실리콘 산화막을 약 100nm의 두께로 형성한 후, 상기 실리콘 산화막 내에 상기 Pt막을 노출시키는 직경 약 250nm의 홀을 형성하였다. 상기 홀 내에 노출된 상기 Pt막 및 상기 실리콘 산화막 상에 스퍼터법을 사용하여 Nb막을 10nm의 두께로 적층한 후, RTA법을 사용하여 상기 Nb막을 산소 분압 50sccm, 500℃ 조건에서 10분간 산소 처리하여 금속 산화물막을 형성하였다. 이 후, 상기 산소 처리된 Nb막 상에 스퍼터법을 사용하여 제2 전극인 약 40nm 두께의 W막을 형성하였다.
<제조예 2 : 문턱 스위칭 소자 제조>
기판 상에 RF 마그네트론 스퍼터링법을 사용하여 제1 전극인 Pt막을 50nm의 두께로 형성하였다. 이 후, 실리콘 산화막을 약 100nm의 두께로 형성한 후, 상기 실리콘 산화막 내에 상기 Pt막을 노출시키는 직경 250nm의 홀을 형성하였다. 상기 홀 내에 노출된 상기 Pt막 및 상기 실리콘 산화막 상에 2sccm, 500℃ 조건에서 10분간 의 반응성 스퍼터법을 사용하여 NbO2-x막을 10nm의 두께로 적층하였다. 이 후, 상기 NbO2-x막 상에 스퍼터법을 사용하여 제2 전극인 약 40nm두께의 W막을 형성하였다.
<제조예 3 : 하이브리드 소자 제조>
기판 상에 RF 마그네트론 스퍼터링법을 사용하여 제1 전극인 Pt막을 50nm의 두께로 형성하였다. 이 후, 실리콘 산화막을 약 100nm의 두께로 형성한 후, 상기 실리콘 산화막 내에 상기 Pt막을 노출시키는 직경 250nm의 홀을 형성하였다. 상기 홀 내에 노출된 상기 Pt막 및 상기 실리콘 산화막 상에 2sccm, 500℃ 조건에서 10분간 의 반응성 스퍼터법을 사용하여 NbO2-x막을 10nm의 두께로 적층하였다. 이 후, 상기 NbO2-x막을 공기 중에 노출시켜 산소 처리하였다. 이 후, 산소 처리된 NbO2-x막 상에 스퍼터법을 사용하여 제2 전극인 약 40nm두께의 W막을 형성하였다.
도 7a는 상기 제조예 1에 따른 메모리 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 7b는 상기 제조예 1에 따른 메모리 스위칭 소자의 전류-전압 그래프이다.
도 7a를 참조하면, 제조예 1에 따른 메모리 스위칭 소자의 금속 산화물막은 Nb와 O의 원자비가 약 1:1.47인 것으로 나타났다.
도 7b를 참조하면, 제조예 1에 따른 메모리 스위칭 소자는 약 1.3V에서 셋되어 고저항 상태(HRS)에서 저저항 상태(LRS)로 변화되고, 약 -1.9V에서 리셋되어 저저항 상태(LRS)에서 고저항 상태(HRS)로 변화되었다. 이를 참고할 때, 원자비가 약 1:1.47인 Nb 산화물막은 메모리 특성을 갖는 것을 알 수 있다.
도 8a는 상기 제조예 2에 따른 문턱 스위칭 소자의 각 층의 조성을 분석한 그래프이고, 도 8b는 상기 제조예 2에 따른 문턱 스위칭 소자의 전류-전압 그래프이다.
도 8a를 참조하면, 제조예 2에 따른 스위칭 소자의 금속 산화물막은 Nb와 O의 원자비가 약 1:1인 것으로 나타났다.
도 8b를 참조하면, 제조예 2에 따른 스위칭 소자는 약 1.55V의 제1 문턱 전압에서 턴-온되고, 약 1.38V의 제1 유지 전압에서 턴-오프되는 것으로 나타났으며, 또한 약 -1.57V의 제2 문턱 전압에서 턴-온되고, 약 -1.38V의 제2 유지 전압에서 턴-오프되는 것으로 나타났다. 이와 같이, 제조예 2에 따른 스위칭 소자는 양쪽 극성의 전계에서 모두 턴온 및 턴오프 될 수 있는 바이폴라 특성을 나타내었다. 이를 참고할 때, 원자비가 약 1:1인 Nb 산화물막은 바이폴라 스위칭 특성을 갖는 것을 알 수 있다.
한편, 제조예 3에 따른 하이브리드 소자의 전류-전압 그래프는 도 4에 도시되었다. 도 4를 다시 참조하면, 제조예 3에 따른 하이브리드 소자는 도 7b 또는 도 8b와 다른 형태 즉, 선택 특성과 메모리 특성이 모두 나타나는 전류-전압 그래프를 나타냄을 알 수 있다.
도 8c는 제조예 2에 따른 문턱 스위칭 소자를 반복적으로 스위칭할 때 문턱 전압과 유지 전압에서의 전류의 누적 분포를 나타낸 그래프이다. 상기 문턱 전압은 소자를 턴-온시키기 위해 필요한 인가 전압이고, 상기 유지 전압은 소자를 턴-오프시키는데 필요한 인가전압이다. 도 8c를 참조하면, 반복적인 스위칭에도 불구하고 문턱 전압들과 유지 전압들에서 소자에 흐르는 전류는 균일한 분포를 갖는 것으로 나타났다.
도 8d는 제조예 2에 따른 문턱 스위칭 소자의 열적 안정성을 나타낸 그래프이다. 도 8d를 참조하면, 제조예 2에 따른 문턱 스위칭 소자는 433K(160℃)에 이르기까지 안정한 문턱 스위칭 특성을 나타내는 것을 알 수 있다.
도 8e는 제조예 2에 따른 문턱 스위칭 소자의 스위칭 속도를 나타낸 그래프이다. 도 8e를 참조하면, 제조예 2에 따른 문턱 스위칭 소자는 약 22ns의 매우 빠른 스위칭 속도를 나타내었다.
도 8f는 제조예 2에 따른 문턱 스위칭 소자의 스케일 다운 가능 여부를 나타낸 그래프이다. 도 8f를 참조하면, 제1 전극과의 접촉 면적(제조예 2에서의 홀의 직경)이 10nm로 크게 줄어드는 경우에도 0.25V에서 10-8 정도의 읽기 전류를 나타낼 수 있어, 스케일 다운 가능성이 매우 좋은 것으로 나타났다.
도 9a는 제조예 3에 따른 하이브리드 소자의 단면을 촬영한 TEM 사진이다. 도 9a를 참조하면, 약 10nm의 하이브리드 스위칭막인 NbOx가 형성된 것을 알 수 있다.
도 9b는 제조예 3에 따른 하이브리드 소자의 열적 안정성을 나타낸 그래프이다. 도 9b를 참조하면, 제조예 3에 따른 하이브리드 소자는 125℃에 이르기까지 안정한 특성을 갖는 것을 알 수 있다.
도 9c는 제조예 3에 따른 다수 개의 하이브리드 소자들을 반복적으로 스위칭할 때의 전류의 누적 분포를 나타낸 그래프이다.
도 9c를 참조하면, 1/2 Vread에 해당하는 0.7V에서의 전류, Vread에 해당하는 1.4V에서의 고저항 상태(HRS) 전류와 저저항 상태(LRS) 전류는 반복적인 스위칭에도 불구하고 균일한 분포를 갖는 것으로 나타났다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 제1 전극 120: 절연막
130: 금속 산화물막 135a: 문턱 스위칭막
135b: 메모리 스위칭막 135: 하이브리드 스위칭막
140: 제2 전극 141: 전도성 산화물 영역
130: 금속 산화물막 135a: 문턱 스위칭막
135b: 메모리 스위칭막 135: 하이브리드 스위칭막
140: 제2 전극 141: 전도성 산화물 영역
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- 삭제
- 삭제
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- 삭제
- 삭제
- 삭제
- 삭제
- 제1 전극을 형성하는 단계;
상기 제1 전극 상에 금속 리치한 비화학양론적 금속 산화물막을 형성하는 단계;
상기 금속 산화물막의 표면을 산소 처리하여, 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막인 하이브리드 스위칭막을 형성하는 단계; 및
상기 하이브리드 스위칭막 상에 제2 전극을 형성하는 단계를 포함하되,
상기 제2 전극은 적어도 상기 하이브리드 스위칭막과 접하는 영역에서 상기 하이브리드 스위칭막 내에 함유된 금속에 비해 산소와의 반응성이 같거나 더 큰 금속을 함유하는 저항 변화 메모리 소자 제조방법. - 제8항에 있어서,
상기 금속 리치한 비화학양론적 금속 산화물막은 금속-절연체 전이 특성을 나타내는 막인 저항 변화 메모리 소자 제조방법. - 제8항에 있어서,
상기 금속 리치한 비화학양론적 금속 산화물막은 FeOx(1≤X≤1.5), VOx(1≤X≤2), TiOx(1≤X≤1.75), 또는 NbOx(1≤X≤2)인 저항 변화 메모리 소자 제조방법. - 제8항에 있어서,
상기 하이브리드 스위칭막은
상기 제1 전극 상에 배치되고, 문턱 스위칭 특성을 갖는 문턱 스위칭막; 및
상기 문턱 스위칭막 상에 배치되고, 메모리 스위칭 특성을 갖는 메모리 스위칭막을 포함하되,
상기 메모리 스위칭막의 산소의 조성비는 상기 문턱 스위칭막의 산소의 조성비에 비해 큰 저항 변화 메모리 소자 제조방법. - 삭제
- 복수 개의 제1 신호선들;
상기 제1 신호선들과 교차하는 복수 개의 제2 신호선들; 및
상기 각 제1 신호선과 상기 각 제2 신호선이 교차하는 부분에서, 상기 제1 신호선과 상기 제2 신호선 사이에 배치되고, 문턱 스위칭 특성과 메모리 스위칭 특성을 함께 갖는 금속 산화물막인 하이브리드 스위칭막을 포함하되,
상기 제2 전극은 적어도 상기 하이브리드 스위칭막과 접하는 영역에 배치된 전도성 산화물 영역을 포함하는 저항 변화 메모리 소자 어레이. - 제13항에 있어서,
상기 하이브리드 스위칭막은 FeOx (1≤x≤2), VOx(1≤X≤2.5), TiOx(1≤X≤2), 또는 NbOx(1≤X≤2.5)인 저항 변화 메모리 소자 어레이. - 제13항 또는 제14항에 있어서,
상기 하이브리드 스위칭막은
상기 제1 전극 상에 배치되고, 문턱 스위칭 특성을 갖는 문턱 스위칭막; 및
상기 문턱 스위칭막 상에 배치되고, 메모리 스위칭 특성을 갖는 메모리 스위칭막을 포함하되,
상기 메모리 스위칭막과 상기 문턱 스위칭막은 동일한 금속의 산화물막이고, 상기 메모리 스위칭막의 산소의 조성비는 상기 문턱 스위칭막의 산소의 조성비에 비해 큰 저항 변화 메모리 소자 어레이. - 제15항에 있어서,
상기 문턱 스위칭막은 금속-절연체 전이 특성을 나타내는 막인 저항 변화 메모리 소자 어레이. - 제15항에 있어서,
상기 문턱 스위칭막은 FeOx(1≤X≤1.5), VOx(1≤X≤2), TiOx(1≤X≤1.75), 또는 NbOx(1≤X≤2)인 저항 변화 메모리 소자 어레이. - 제15항에 있어서,
상기 문턱 스위칭막은 NbOx(1≤X≤2)인 저항 변화 메모리 소자 어레이. - 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120039566A KR101423930B1 (ko) | 2012-04-17 | 2012-04-17 | 문턱 스위칭과 메모리 스위칭 특성을 동시에 갖는 저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이 |
| US13/864,548 US9269901B2 (en) | 2012-04-17 | 2013-04-17 | Resistance change memory device having threshold switching and memory switching characteristics, method of fabricating the same, and resistance change memory device including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120039566A KR101423930B1 (ko) | 2012-04-17 | 2012-04-17 | 문턱 스위칭과 메모리 스위칭 특성을 동시에 갖는 저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130117380A KR20130117380A (ko) | 2013-10-28 |
| KR101423930B1 true KR101423930B1 (ko) | 2014-07-28 |
Family
ID=49324258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120039566A KR101423930B1 (ko) | 2012-04-17 | 2012-04-17 | 문턱 스위칭과 메모리 스위칭 특성을 동시에 갖는 저항 변화 메모리 소자, 이의 제조방법, 및 이를 포함하는 저항 변화 메모리 소자 어레이 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9269901B2 (ko) |
| KR (1) | KR101423930B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101998673B1 (ko) * | 2012-10-12 | 2019-07-11 | 삼성전자주식회사 | 저항성 메모리 장치 및 그것의 구동방법 |
| KR20160102642A (ko) * | 2015-02-23 | 2016-08-31 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US10679122B2 (en) * | 2015-12-30 | 2020-06-09 | SK Hynix Inc. | Neuromorphic device |
| US10565497B2 (en) * | 2015-12-30 | 2020-02-18 | SK Hynix Inc. | Synapse and neuromorphic device including the same |
| KR102594412B1 (ko) * | 2016-08-03 | 2023-10-30 | 삼성전자주식회사 | 임계 스위칭 소자를 갖는 반도체 소자 형성 방법 |
| WO2018057012A1 (en) * | 2016-09-23 | 2018-03-29 | Intel Corporation | Threshold switching selector based memory |
| US10636552B2 (en) * | 2017-03-20 | 2020-04-28 | Gwangju Institute Of Science And Technology | Multi-function electronic device having memristor and memcapacitor and method for manufacturing the same |
| US10600961B2 (en) * | 2017-07-27 | 2020-03-24 | Hrl Laboratories, Llc | Scalable and low-voltage electroforming-free nanoscale vanadium dioxide threshold switch devices and relaxation oscillators with current controlled negative differential resistance |
| US10312441B1 (en) | 2018-04-09 | 2019-06-04 | International Business Machines Corporation | Tunable resistive element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20070076676A (ko) * | 2006-01-19 | 2007-07-25 | 삼성전자주식회사 | 배리스터를 포함하는 저항성 메모리 소자 및 그 동작 방법 |
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| KR20090037277A (ko) * | 2007-10-10 | 2009-04-15 | 삼성전자주식회사 | 크로스 포인트 메모리 어레이 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682908B1 (ko) * | 2004-12-21 | 2007-02-15 | 삼성전자주식회사 | 두개의 저항체를 지닌 비휘발성 메모리 소자 |
| KR100982424B1 (ko) * | 2006-11-28 | 2010-09-15 | 삼성전자주식회사 | 저항 메모리 소자의 제조 방법 |
| US7629198B2 (en) * | 2007-03-05 | 2009-12-08 | Intermolecular, Inc. | Methods for forming nonvolatile memory elements with resistive-switching metal oxides |
| KR101317755B1 (ko) * | 2007-03-23 | 2013-10-11 | 삼성전자주식회사 | 문턱 스위칭 특성을 지니는 저항체를 포함하는 비휘발성메모리 소자, 이를 포함하는 메모리 어레이 및 그 제조방법 |
| KR101257365B1 (ko) * | 2011-07-22 | 2013-04-23 | 에스케이하이닉스 주식회사 | 문턱 스위칭 동작을 가지는 저항 변화 메모리 및 이의 제조방법 |
| US8569104B2 (en) * | 2012-02-07 | 2013-10-29 | Intermolecular, Inc. | Transition metal oxide bilayers |
-
2012
- 2012-04-17 KR KR1020120039566A patent/KR101423930B1/ko active IP Right Grant
-
2013
- 2013-04-17 US US13/864,548 patent/US9269901B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070076676A (ko) * | 2006-01-19 | 2007-07-25 | 삼성전자주식회사 | 배리스터를 포함하는 저항성 메모리 소자 및 그 동작 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US9269901B2 (en) | 2016-02-23 |
| US20130270509A1 (en) | 2013-10-17 |
| KR20130117380A (ko) | 2013-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180625 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190702 Year of fee payment: 6 |