JP2013157444A - 不揮発性抵抗変化素子、書込み方法、および不揮発性メモリ - Google Patents

Abstract

【課題】動作ばらつきを抑えることを可能にする。
【解決手段】本実施形態による不揮発性抵抗変化素子は、第１電極と、金属元素を有する第２電極と、前記第１電極と前記第２電極との間に設けられた可変抵抗層と、前記可変抵抗層の対向する少なくとも一対の側面に設けられた絶縁膜と、前記可変抵抗層の対向する前記少なくとも一対の側面に前記絶縁膜を挟んで設けられた第３電極と、を備えている。
【選択図】図１

Description

本実施形態は、不揮発性抵抗変化素子、書込み方法、および不揮発性メモリに関する。

近年、ＲｅＲＡＭ(Resistive Random Access Memory)に代表される二端子の不揮発性抵抗変化素子の開発が盛んに行われている。この不揮発性抵抗変化素子は、低電圧動作、高速スイッチング動作および微細化が可能である。このため、上記不揮発性抵抗変化素子は、フローティングゲート型ＮＡＮＤフラッシュメモリ等の既存製品の置き換えが可能な次世代の大容量記憶装置として有力視されている。しかし、この不揮発性抵抗変化素子においては、動作特性のばらつきが大きいという問題がある。

また、制御ゲートを有する三端子の不揮発性抵抗変化素子が知られている。しかし、この三端子の不揮発性抵抗変化素子においても、動作特性のばらつきを抑制することができていない。

特開２０１０−１５３５９１号公報

本実施形態は、動作特性のばらつきを抑制することのできる不揮発性抵抗変化素子、書込み方法、および不揮発性メモリを提供する。

本実施形態による不揮発性抵抗変化素子は、第１電極と、金属元素を有する第２電極と、前記第１電極と前記第２電極との間に設けられた可変抵抗層と、前記可変抵抗層の対向する少なくとも一対の側面に設けられた絶縁膜と、前記可変抵抗層の対向する前記少なくとも一対の側面に前記絶縁膜を挟んで設けられた第３電極と、を備えていることを特徴とする。

図１（ａ）、１（ｂ）は、第１実施形態による不揮発性抵抗変化素子を示す図。 図２（ａ）、２（ｂ）は、第３電極に制御電圧を印加しない場合の不揮発性抵抗変化素子の抵抗状態の変化を示す図。 図３（ａ）、３（ｂ）は、第３電極に制御電圧を印加した場合の不揮発性抵抗変化素子の抵抗状態の変化を示す図。 図４（ａ）、４（ｂ）は、第１実施形態の不揮発性抵抗変化素子の書込み、読出しおよび消去の波形を示す図。 図５（ａ）、５（ｂ）、５（ｃ）はシミュレーションに用いた不揮発性抵抗変化素子の形状を示す図。 シミュレーション結果を示す図。 第１実施形態の第１変形例による不揮発性抵抗変化素子を説明する断面図。 書込み方法の手順を示すフローチャート。 書込み時におけるプログラム電圧および制御電圧のレベルを示す図。 制御電圧が第１印加方法で印加される場合における制御電圧およびプログラム電圧の波形図。 制御電圧が第２印加方法で印加される場合における制御電圧およびプログラム電圧の波形図。 図１２（ａ）、１２（ｂ）は、第１実施形態の不揮発性抵抗変化素子の製造工程を示す斜視図。 図１３（ａ）、１３（ｂ）は、第１実施形態の不揮発性抵抗変化素子の製造工程を示す斜視図。 図１４（ａ）、１４（ｂ）は、第１実施形態の不揮発性抵抗変化素子の製造工程を示す斜視図。 第１実施形態の不揮発性抵抗変化素子の製造工程を示す斜視図。 図１６（ａ）、１６（ｂ）は、第１実施形態の不揮発性抵抗変化素子の製造工程を示す断面図。 第１実施形態の第２変形例による不揮発性抵抗変化素子を説明する断面図。 第１実施形態の第３変形例による不揮発性抵抗変化素子を説明する断面図。 第２実施形態の不揮発性メモリを示す斜視図。 第３実施形態の不揮発性メモリを示す平面図。 第３実施形態による不揮発性メモリのメモリセルを示す断面図。 第３実施形態による不揮発性メモリの書込みを行う場合の電圧設定を示す図。 第３実施形態による不揮発性メモリの読み出しを行う場合の電圧設定を示す図。 第３実施形態による不揮発性メモリの消去を行う場合の電圧設定を示す図。

以下に、図面を参照して実施形態を説明する。

（第１実施形態）
第１実施形態による不揮発性抵抗変化素子（以下、抵抗変化素子ともいう）を図１（ａ）、１（ｂ）に示す。図１（ａ）は第１実施形態の抵抗変化素子１の縦断面図であり、図１（ｂ）は図１（ａ）に示す切断面Ａ−Ａで切断した断面図である。この実施形態の抵抗変化素子１は、第１電極１１上に可変抵抗層１２が設けられ、この可変抵抗層１２上に第２電極１３が設けられた構成を有している。可変抵抗層１２と第２電極１３の平面形状は同一であり、例えば四角形となっている。すなわち、第２電極１３は可変抵抗層１２を挟んで第１電極１１に対向するように設けられている。また、可変抵抗層１２および第２電極１３の側面と、可変抵抗層１２が設けられている領域を除く第１電極１１の上面上には、絶縁膜１４が形成されている。そして、可変抵抗層１２の側部には、絶縁膜１４をその間に挟んで可変抵抗層１２を取り囲むように第３電極１５が設けられている。なお、第３電極１５の厚さは少なくとも可変抵抗層１２と層厚と同じかまたは厚くなるように構成される。第３電極１３は絶縁膜１３によって第１電極１１および第２電極１３とは電気的に絶縁される。

第１電極１１は、導電率の高い半導体材料で形成される。例えば、不純物がドープされたシリコンを用いることができる。この不純物がドープされたシリコンは、高濃度にボロン、ヒ素、またはリン等の不純物が注入されたシリコンを熱処理によって上記不純物を活性化させて形成することができる。なお、第１電極１１は、非晶質半導体であってもよいし、多結晶半導体であってもよいし、単結晶半導体であってもよい。

第２電極１３は金属元素を含む材料である。例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、およびＩｒの金属元素を含む単体金属、上記金属元素のうちの少なくとも１つを含む合金、上記金属元素のうちの少なくとも１つを含む窒化物、炭化物、あるいはカルコゲナイドの材料などを用いることができる。

第３電極１５は金属材料または導電率の高い半導体材料で形成される。例えば、Ｔｉ、Ｈｆ、Ｚｒ、Ｔａ、Ａｌ、Ｗ、Ｔｉ、Ｃｏなど絶縁膜１４に拡散しにくい金属材料、または不純物がドープされたポリシリコンを用いることができる。

可変抵抗層１２は、半導体材料から形成され、この半導体材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、非晶質半導体であってもよいし、多結晶半導体であってもよいし、単結晶半導体であってもよい。また、半導体材料にＮ（窒素）またはＯ（酸素）が添加されていてもよい。

可変抵抗層１２は、第２電極１３に含まれる金属元素が出入りすることで高抵抗状態と低抵抗状態が可逆的に変化することが可能である。すなわち、可変抵抗層１２は、第１電極１１に第２電極１３よりも低い電圧を印加することで、第２電極１３から金属元素が可変抵抗層１２に供給されて導電性フィラメントが可変抵抗層１２に形成される。これにより、可変抵抗層１２は、高抵抗状態から低抵抗状態に変化する。また、第２電極１３に第１電極１１よりも低い電圧を印加することで、可変抵抗層１２に形成された導電性フィラメントを構成する金属元素が第２電極１３に回収され、可変抵抗層１２に形成された導電性フィラメントが消滅する。これにより、可変抵抗層１２は低抵抗状態から高低抵抗状態に変化する。

第３電極１５は制御ゲートとして、可変抵抗層１２における導電性フィラメントの形状を制御する。すなわち、第３電極１５は制御ゲートとして、可変抵抗層１２の側面を取り囲むように設けられているので、第３電極１５に印加された制御電圧により、第２電極１３から供給される金属元素は第２電極１３から第１電極１１までの移動ルートが制御されて、可変抵抗層１２に形成される導電性フィラメントの形状が一定になり、高抵抗状態から低抵抗状態に変化するときのばらつきを抑えることができる。なお、第３電極１５に印加される制御電圧は、導電性フィラメントを形成する際の第１電極に印加される電圧よりも高く、第２電極に印加される電圧よりも低い電圧であってかつ可変抵抗層１２の抵抗状態に影響を与えない電圧とする。第３電極１５に印加される制御電圧は、第２電極１３に含まれる金属元素により異なる。例えば、第２電極１３がＡｇを含む電極の場合、２．５Ｖ以下の電圧が用いられる。

第１実施形態による抵抗変化素子１のオン状態を図２（ａ）に示し、オフ状態を図２（ｂ）に示す。この場合、第３電極１５には電圧を印加しないものとする。抵抗変化素子１が図１（ａ）に示す状態にあるものとする。このとき、第１電極１１に対して正となる電圧を第２電極１３に印加することにより、第２電極１３の金属元素がイオン化され、金属イオンが可変抵抗層１２に拡散するとともに、第１電極１１を介して電子が可変抵抗層１２に供給される。そして、可変抵抗層１２において、金属イオンと電子とが結合することにより、第２電極１３の金属元素からなる導電性フィラメント１６が形成され、可変抵抗層１２が高抵抗状態から低抵抗状態にセットされる（図２（ａ）参照）。すなわち、抵抗変化素子１は、オン状態に設定される。

この図２（ａ）に示す状態から、第１電極１１に対して負となる電圧を第２電極１３に印加すると、図２（ｂ）に示すように、第１電極１１を介してホールが可変抵抗層１２に供給されることで、可変抵抗層１２内で導電性フィラメント１６の金属元素がイオン化される。そして、その金属イオンが第２電極１３に回収され、可変抵抗層１２内で導電性フィラメント１６が消滅されることで、可変抵抗層１２が高抵抗状態にリセットされる。すなわち、抵抗変化素子１は、オフ状態に設定される。

図２（ｂ）に示す状態において第１電極１１に対して正となる電圧を第２電極１３に再度印加すると、図２（ａ）に示すように、可変抵抗層１２に導電性フィラメント１６が再度形成される。すなわち、図２（ａ）に示す状態と図２（ｂ）に示す状態とは可逆的に制御可能となる。図２（ａ）、２（ｂ）に示す状態は、第３電極１５に制御電圧が印加されていないため、導電性フィラメント１６の形状にばらつきが生じ、これにより抵抗変化素子１の動作がばらつく。

次に、第１実施形態による抵抗変化素子１の動作ばらつきを抑制する方法について説明する。

上述したように、可変抵抗層１２において、第２電極１３から供給される金属元素が第１電極１１まで拡散して導電性フィラメント１６を形成するか、第１電極１１に到達する導電性フィラメント１６が消滅するかは、第１電極１１に対して第２電極１３に印加される電圧によって決まる。導電性フィラメント１６の形成は基本的に可変抵抗層１２における電界によって制御される。すなわち、第３電極１５に電圧を印加することにより、可変抵抗層１２に生じる電界を制御し抵抗変化素子１の動作ばらつきを抑えることが実現できる。

第１実施形態による抵抗変化素子１のオン状態を図３（ａ）に示し、オフ状態を図３（ｂ）に示す。この場合、第３電極１５に電圧が印加されている。

抵抗変化素子１が図１（ａ）に示す状態にあるものとする。このとき、第１電極１１に対して正となる電圧を第２電極１３に印加する同時に、第３電極１５に制御電圧を印加することより、イオン化された第２電極１３の金属元素が可変抵抗層１２の中央部付近に位置するように制限されて拡散するとともに、第１電極１１を介して電子が可変抵抗層１２に供給される。そして、可変抵抗層１２において、金属イオンと電子とが結合することにより、第２電極１３の金属元素からなる導電性フィラメント１６が形成され、可変抵抗層１２が高抵抗状態から低抵抗状態にセットされる。すなわち、可変抵抗層１２の側面を取り囲んでいる第３電極１５に電圧を印加することにより、導電性フィラメント１６の形成される領域が可変抵抗層１２の中央部付近に制限されるので、抵抗変化素子１の動作ばらつきを抑えることができる。

この図３（ａ）に示す状態において、第１電極１１に対して負となる電圧を第２電極１３に印加すると、図３（ｂ）に示すように、第１電極１１からホールが可変抵抗層１２に供給されることで、可変抵抗層１２内で導電性フィラメント１６の金属元素がイオン化され金属イオンとなる。そして、その金属イオンが第２電極１３に回収されることにより、可変抵抗層１２内で第１電極１１に到達する導電性フィラメント１６が消滅する。これにより、可変抵抗層１２が高抵抗状態にリセットされる。

図３（ｂ）に示す状態において、第３電極１５に制御電圧を印加したまま、第１電極１１に対して正となる電圧を第２電極１３に再度印加すると、図３（ａ）に示すように、可変抵抗層１２の中央部付近に第１電極１１に到達する導電性フィラメント１６が再度形成される。すなわち、図３（ａ）に示す状態と図３（ｂ）に示す状態とは可逆的に制御可能となる。

以上説明したように、第３電極１５に制御電圧を印加することにより、導電性フィラメント１６の形成途中にイオン化された金属元素が動いて導電性フィラメントの形成ルートに影響を与えるので、導電性フィラメント１６の断面形状を制御することができる。

次に、第１実施形態による抵抗変化素子１の書込み、読出し、データ消去時における電圧の印加方法を図４（ａ）、４（ｂ）を参照して説明する。図４（ａ）は、第３電極（制御ゲート）１５に電圧を印加しない場合の波形図であり、図４（ｂ）は第３電極（制御ゲート）１５に電圧を印加する場合の波形図である。

図４（ａ）に示すように、書込み時は、第１電極１１に印加される電圧Ｖ１を０Ｖとし、第２電極１３に印加される電圧Ｖ２を書込み電圧（プログラム電圧ともいう）Ｖｓｅｔ（例えば、６Ｖ）とする。これにより、図２（ａ）に示すように可変抵抗層１２にはおけるイオン化された金属元素からなる導電性フィラメント１６が形成される。しかし、イオン化された金属元素の動くルートがばらつき、動作特性がばらつく。なお、書込み電圧Ｖｓｅｔの印加時間は例えば５０ｎｓとする。

図４（ａ）に示すように、読出し時は、第１電極１１に印加される電圧Ｖ１を０Ｖとし、第２電極１３に印加される電圧Ｖ２を読出し電圧Ｖｒｅａｄ（例えば、２Ｖ）とする。なお、読出し電圧Ｖｒｅａｄの印加時間は例えば５０ｎｓとする。

また、図４（ａ）に示すように、データ消去時は、第１電極１１に印加される電圧Ｖ１を消去電圧Ｖｒｅｓｅｔ（例えば、４Ｖ）とし、第２電極１３に印加される電圧Ｖ２を０Ｖとする。なお、消去電圧Ｖｒｓｅｔの印加時間は例えば５０ｎｓとする。

一方、第３電極１５に電圧を印加する場合は、書込み時に行い、他の動作時は、図４（ａ）に示す場合と同様である。書込み時は、図４（ｂ）に示すように、第３電極１５に制御電圧Ｖｇａｔｅが印加された後に、第２電極１３に書込み電圧Ｖｓｅｔを印加する。制御電圧Ｖｇａｔｅは書込み電圧Ｖｓｅｔよりも低く、書込み電圧Ｖｓｅｔの０．１〜０．８倍である。図４（ｂ）においては、制御電圧Ｖｇａｔｅを印加して５０ｎｓ後に書込み電圧Ｖｓｅｔを第２電極に印加し、５０ｎｓ経過後に、第２電極１３に印加する電圧Ｖ２を０Ｖとし、その５０ｎｓ後に第３電極１５に印加する電圧Ｖ３を０Ｖとしている。図４（ｂ）に示すように、制御電圧Ｖｇａｔｅが印加される前に書込み電圧Ｖｓｅｔを印加する必要はなく、制御電圧Ｖｇａｔｅが印加されている間に印加されるように構成すればよい。すなわち、制御電圧Ｖｇａｔｅが第３電極１５に印加された後、書込み電圧Ｖｓｅｔを第２電極１３に印加すると、書込み電圧が印加されることにより第２電極１３から発生したイオン金属は、制御電圧Ｖｇａｔｅの影響を受けて可変抵抗層１２の中央部付近が通り道となり、第１電極１１に到達する導電性フィラメント１６を形成する。

第３電極１５に印加する制御電圧Ｖｇａｔｅは書込み電圧Ｖｓｅｔが第２電極１３に印加される前に印加するほうが好ましいが、制御電圧Ｖｇａｔｅと書込み電圧Ｖｓｅｔの印加タイミングが同時であってもよい。なお、第３電極１５に印加される制御電圧Ｖｇａｔｅは読出し動作および消去動作の際に、第３電極１５に印加してもかまわない。

次に、第１実施形態による抵抗変化素子において、書込み動作時に第３電極１５に制御電圧を印加することにより、導電性フィラメントの形状のばらつきが抑制されることをシミュレーションによって確かめた。このシミュレーションに用いた抵抗変化素子１の形状を図５（ａ）、５（ｂ）、５（ｃ）に示す。図５（ａ）は抵抗変化素子１を示す斜視図、図５（ｂ）は図５（ａ）に示すＸ−Ｚ平面２１で切断した断面図、図５（ｃ）は図５（ａ）に示すＹ−Ｚ平面２２で切断した断面図である。このシミュレーションに用いた抵抗変化素子１の寸法は、絶縁膜１４の厚さが３ｎｍ、可変抵抗層１２の縦、横、高さがそれぞれ１０ｎｍとした（図５（ｂ）、５（ｃ））。

抵抗変化素子１のシミュレーション結果を図６（ａ）、６（ｂ）に示す。図６（ａ）は可変抵抗層１２のＹ−Ｚ平面内におけるポテンシャルのシミュレーション結果を示す図、図６（ｂ）は可変抵抗層１２内におけるポテンシャル分布のシミュレーション結果を示す図である。このシミュレーション結果は、可変抵抗層１２の中心に１個のクーロン電荷を置いて、第３電極１５に２Ｖの制御電圧を印加させた状態で、ＴＣＡＤ(Technology Computer Aided Design)を用いてシミュレーションした結果である。図６（ｂ）に示すように、可変抵抗層１２の周辺が高く、中央部に近づくにつれて低くなり、中心に近づきにつれて高くなるポテンシャル分布を有している。可変抵抗層１２の中心のポテンシャルが高くなっているのは、可変抵抗層１２の中心に１個のクーロン電荷を置いているためである。したがって、可変抵抗層１２の中心に１個のクーロン電荷を置かなければ、可変抵抗層１２の周辺が高く、中央部に近づくにつれて低くなるポテンシャル分布を有している。

この図６（ａ）、６（ｂ）に示すシミュレーション結果に基づいて、第３電極１５に制御電圧を印加することにより抵抗変化素子の動作ばらつきを抑制することが可能であることを説明する。

制御電圧を第３電極１５に印加せずに、書込み電圧を第２電極１３に印加すると、可変抵抗層１２内において、第２電極１３からイオン化された金属元素が第１電極１１まで縦方向（Ｘ軸方向）に拡散するが横方向（Ｙ−Ｚ面方向）にも拡散する。イオン化された金属元素の横方法の拡散はばらばらとなり、第２電極１３から第１電極１１までに抵抗変化層１２に形成される導電性フィラメント１６のＹ−Ｚ面における断面形状は深さ方向（Ｘ軸方向）により異なる。したがって、制御電圧を第３電極に印加しないで、リセット動作（データ消去動作）を行った後に、セット動作（書込み動作）を行うことを繰り返すと、セット動作を行う毎に導電性フィラメント１６の形成ルートと、その横断面形状が変化する。これが、抵抗変化素子に動作ばらつきが生じる本質な原因の一つであると考えられる。横方向の拡散を制限して、可変抵抗層１２の中央部に拡散するようにすれば、導電性フィラメント１６の形成ルートと断面形状を制御することができ、動作ばらつきを抑えることが可能となると、本発明者達は考えた。そこで、可変抵抗層１２の側面に、絶縁膜１４を介して可変抵抗層１２を取り囲むように第３電極１５を設け、この第３電極１５に制御電圧を印加すれば、可変抵抗層１２においては、周辺ポテンシャルより中央部付近のポテンシャルが低くなる。イオン化された金属元素はポテンシャルが低い場所に拡散しやすいので、可変抵抗層１２の低いポテンシャルを有する中央部にイオン化された金属元素が集中する。しかし、横方向のポテンシャルが高いため、横方向にはイオン化された金属元素は拡散しにくくなる。このため、導電性フィラメントの形成ルートおよび断面形状にばらつきが生じるのを抑制することが可能となり、動作ばらつきを抑えることができる。

なお、本実施形態では、第３電極１５は図１（ｂ）に示すように、可変抵抗層１２の側面に、絶縁膜１４を介して可変抵抗層１２を取り囲むように設けられていた。しかし、上述の説明からわかるように、図７に示す第１変形例のように、可変抵抗層１２の対向する１対の側面に絶縁膜１４を介して一対の第３電極１５を設けるように、抵抗変化素子を形成しても、第１実施形態と同様の効果を得ることができる。なお、図７は図１（ａ）に示す切断面Ａ−Ａで切断した断面を示している。

次に、第１実施形態による可変抵抗素子１の書込み方法について、図８乃至図１１を参照して説明する。図８は、書込み方法の手順を示すフローチャートである。まず、制御電圧を第３電極１５に印加する（Ｓ１）。続いて第２電極１３にプログラム電圧を印加し、書込みを行う（Ｓ２）。書込み後、第３電極１５に印加する制御電圧を０Ｖにする（Ｓ３）。書込みが正常に行われたか否かを確かめるためのベリファイ動作を行う（Ｓ４）。このベリファイ動作は、第２電極１３に読出し電圧を印加して読出しを行い、読出し結果に基づいて、書込みが正常に行われたか否かを確認する。書込みが正常に行われている場合には、書込みを終了する。書込みが正常に行われなかった場合は、プログラム電圧を増加させる（Ｓ５）。このとき、制御電圧を増加させずに行ってもよいし、増加させてもよい。その後、手順Ｓ１に戻り、上述した手順を繰り返す。

プログラム電圧の増加レベルを図９に示す。また、図９には、プログラム電圧を増加させたときに、制御電圧を増加させずに行う第１印加方法、制御電圧を増加させる第２印加方法を示す制御電圧のレベルを示している。なお、図９においては、ベリファイ動作を考慮していないので、プログラム電圧および制御電圧は増加するレベルを示している。実際のプログラム電圧および制御電圧の波形は図１０または図１１に示すようになる。なお、図１０は制御電圧が第１印加方法によって印加される場合の波形図であり、図１１は制御電圧が第２印加方法によって印加される場合の波形図である。図１０および図１１に示すように、プログラム電圧および制御電圧がともに立ち下がったところでベリファイ動作を行っている。

次に、第１実施形態の抵抗変化素子１の製造方法について図１２（ａ）乃至図１６（ｂ）を参照して説明する。なお、この製造方法においては、第１電極１１としｐ型シリコン、第２電極１３として銀（Ａｇ）、第３電極１５としてタングステン（Ｗ）、可変抵抗層１２としてアモルファスシリコンを用いた場合を例にとって説明する。

図１２（ａ）に示すように、シリコン単結晶基板１０にＢ^＋イオンを注入し、その後、活性化アニールを施したｐ型Ｓｉ領域を第１電極１１とする。なお、イオンを注入していない領域は基板１０とする。続いて、例えば化学気相成長法（以下、ＣＶＤともいう）を用いて可変抵抗層１２となるアモルファスシリコンをｐ型Ｓｉ領域１１上に堆積する。

次に、リソグラフィー技術を用いてｐ型Ｓｉ領域上に図示しないフォトレジストからなるレジストパターンを形成し、このレジストパターンをマスクとして、例えばドライエッチングを用いてアモルファスシリコンとｐ型シリコン領域をパターニングし、可変抵抗層１２および第１電極１１を形成する（図１２（ｂ））。

次に、上記レジストパターンを除去した後、図１３（ａ）に示すように、例えばＣＶＤを用いて犠牲層３０となる酸化膜を堆積し、その後、ＣＭＰ(Chemical Mechanical Polishing)を用いて酸化膜の上面を平坦化処理する。その後、図１３（ｂ）に示すように、例えばＣＶＤを用いて、第２電極１３となるＡｇ層を可変抵抗層１２上に堆積する。

続いて、リソグラフィー技術を用いてＡｇ層上に図示しないフォトレジストからなるレジストパターンを形成し、このレジストパターンをマスクとして、例えばドライエッチングを用いて、Ａｇ層をパターニングして第２電極１３を形成する（図１４（ａ））。その後、ドライエッチングを用いて犠牲層３０と可変抵抗層１２をパターニングする（図１４（ｂ））。

次に、図１５に示すように、例えばウェットエッチングを用いて、第２電極１３下の犠牲層３０をエッチングする。

次に、例えばＣＶＤを用いて、絶縁膜１４となるＳｉＮ或いは酸化膜を第２電極１３の上面および側面、可変抵抗層１２の側面、露出している第１電極１１の上面を覆うように堆積する（図１５（ａ））。

次に、第２電極１３の上面に形成された絶縁膜１４上に、リソグラフィー技術を用いて図示しないフォトレジストからなるレジストパターンを形成する。その後、例えばＣＶＤを用いて、第３電極１５となるＷ膜を堆積し、上記レジストパターンを除去することにより、抵抗変化層１２の側面に、絶縁膜１４を介して、抵抗変化層１２の側面を取り囲むように、Ｗからなる第３電極が形成される。これにより、第１実施形態の抵抗変化素子１が完成する。

以上、説明したように、第１実施形態によれば、動作特性のばらつきを抑制することができる。

（第２変形例）
次に、第１実施形態の第２変形例による抵抗変化素子を図１７に示す。この第２変形例による抵抗変化素子においては、図１に示す第１実施形態と異なり、第３電極１５が可変抵抗層１２の側面だけでなく、第２電極１３の側面および上面に、絶縁膜１４を介して設けられている。なお、第３電極１５を覆うように層間絶縁膜１９が設けられている。

このように、第３電極１５が第２電極の側面にも絶縁膜１４を介して設けられているので、可変抵抗層１２の側面を完全に覆うことが可能となり、導電性フィラメントの形成をより精度よく行うことができ、動作特性のばらつきをより抑制することができる。

この第２変形例も第１実施形態と同様に、動作特性のばらつきを抑制することができる。

（第３変形例）
次に、第１実施形態の第３変形例による抵抗変化素子を図１８に示す。この第３変形例による抵抗変化素子においては、図１に示す第１実施形態と異なり、可変抵抗層１２が第３電極１５に絶縁膜１４を介して取り囲まれているだけでなく、第３電極１５の上面にも絶縁膜１４を介して設けられている。そして、この可変抵抗層１２上に第２電極１３が設けられている。この第２電極は、第１電極１１の延在する方向と略直交する方向に延在している。

この第３変形例の可変抵抗素子は、第２電極１３と第３電極１５の距離が離れるので、両者のカップリングや耐圧等の影響が少なくなり、電圧制御の制約が緩くなる。

また、この第３変形例の可変抵抗素子は、後述するクロスポイント型の不揮発性メモリを構成するメモリセルに用いる場合には、第１電極および第２電極にそれぞれ接続する配線を設けなくともよい。この場合、第１電極および第２電極がそれぞれ配線を兼用することになる。

この第３変形例も第１実施形態と同様に、動作特性のばらつきを抑制することができる。

（第２実施形態）
第２実施形態による不揮発性メモリについて図１９を参照して説明する。第２実施形態の不揮発性メモリは、メモリセルが図１に示す第１実施形態の抵抗変化素子１であるクロスポイント型の不揮発性メモリであり、メモリセルアレイ４０を図１９に示す。すなわち、この第２実施形態の不揮発性メモリは、図１７に示すように、基板１０の上に、第１方向（Ｙ軸方向）に延在する第１電極１１が複数個、並列に配置されている。また、第１方向と直交する第２方向（Ｚ軸方向）に延在する第２電極１３が複数個、並列に配置されている。すなわち、第１電極１１と第２電極１３は交差するように配置される。第１電極１１と第２電極１３との交差領域に、第１電極１１と第２電極１３に挟まれるように、可変抵抗層１２が設けられている。各可変抵抗層１２の側面に、図示しない絶縁膜を介して、可変抵抗層１２の側面を取り囲むように、第３電極１５が設けられている。この第３電極１５は、メモリセル毎に分離するように設けても良いし、複数のメモリセルに対して共有される構成であってもよい。

この第２実施形態の不揮発性メモリも、第１実施形態と同様に、動作特性のばらつきを抑制することができる。

（第３実施形態）
第３実施形態の不揮発性メモリについて図２０乃至図２４を参照して説明する。この第３実施形態の不揮発性メモリは、図２０に示すように、メモリセルアレイ５０と、制御部６１と、制御部６３と、パット部６４と、制御部６５とを備えている。メモリセルアレイ５０は、列方向に延在し行方向に並列に配置された複数の第１配線５１と、行方向に延在し列方向に並列に配置された複数の第２配線５３と、第１配線５１と第２配線５３との交差領域に設けられた抵抗変化素子（図示せず）を備えている。第１配線５１と第２配線５３との交差領域に設けられるメモリセルの断面を図２１に示す。図２１に示すように、第１配線５１と第２配線５３との間に設けられた抵抗変化素子は、第１実施形態の抵抗変化素子１であって、第１電極１１が第１配線５１に接続され、第２電極１３が第２配線５３に接続された構成となっている。なお、第３実施形態において、第１配線５１を第１電極１１が兼用し、第２配線５３を第２電極１３が兼用した構成が第２実施形態の不揮発性メモリである。

図２１に示す抵抗変化素子１の第３電極１５は、パット部６４に電気的に接続される。なお、パット部６４は、図２０においては、１個であるが、第３配線の必要な数に応じて複数個設けることができる。

制御部６１は、複数の第１配線５１のうちの一つを選択し、選択した第１配線に、書込み、読み出し、またはデータ消去用の電圧を印加する。制御部６３は、複数の第２配線５３のうちの一つを選択し、選択した第２配線に、書込み、読み出し、またはデータ消去用の電圧を印加する。制御部６５は、パット部６４を介して第３配線に制御電圧を印加する。

第３実施形態の不揮発性メモリの選択セルの書き込み時の電圧設定方法について図２２を参照して説明する。まず、選択セルの書き込みを行う場合、選択された列の第１配線５１にセット電圧Ｖｓｅｔを制御部６１によって印加し、非選択の列の第１配線５１にセット電圧Ｖｓｅｔの１／２の電圧を制御部６１によって印加する。また、選択された行の第２配線５３に０Ｖを印加し、非選択の行の第２配線５３にセット電圧Ｖｓｅｔの１／２の電圧を印加する。ここで、選択したメモリセルに書き込み時におけるばらつきを抑えるために、行選択を行う制御部６３および列選択を行う制御部６１から電圧印加する前に、制御部６４によってパット部６４を介して制御ゲート（第３電極１５）に電圧Ｖｇを印加する。

この結果、選択された列および選択された行で指定された選択セルにはセット電圧Ｖｓｅｔが印加され、書き込みが行われる。なお、制御ゲートに印加される制御電圧Ｖｇにより、書き込みのばらつきを抑える。一方、非選択列および選択行で指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加され、書き込みが禁止される。また、選択列および非選択行で指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加され、書き込みが禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、書き込みが行われない。

第３実施形態の不揮発性メモリにおける選択セルの読み出し時の電圧設定方法について図２３を参照して説明する。選択セルの読み出しを行う場合、選択列の第１配線５１にリード電圧Ｖｒｅａｄの１／２の電圧を印加し、非選択列の第１配線５１に０Ｖを印加する。また、選択行の第２配線５３にリード電圧Ｖｒｅａｄの−１／２の電圧を印加し、非選択行の第２配線５３に０Ｖを印加する。ここで、制御ゲートには電圧を印加しない。

この結果、選択列および選択行で指定される選択セルにはリード電圧Ｖｒｅａｄが印加され、読み出しが行われる。一方、非選択列および選択行で指定される半選択セルにはリード電圧Ｖｒｅａｄの−１／２の電圧が印加され、読み出しが禁止される。また、選択列および非選択行で指定される半選択セルにはリード電圧Ｖｒｅａｄの１／２の電圧が印加され、読み出しが禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、読み出しが行われない。

第３実施形態の不揮発性メモリにおける選択セルの消去時の電圧設定方法について図２４を参照して説明する。選択セルの消去を行う場合、選択列の第１配線５１にリセット電圧Ｖｒｅｓｅｔを印加し、非選択列の第１配線５１にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。また、選択行の第２配線５３に０Ｖを印加し、非選択行の第２配線５３にリセット電圧Ｖｒｅｓｅｔの１／２の電圧を印加する。ここで、制御ゲートに電圧を印加しない。

この結果、選択列および選択行で指定される選択セルにはリセット電圧Ｖｒｅｓｅｔが印加され、消去が行われる。一方、非選択列および選択行で指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加され、消去が禁止される。また、選択列および非選択行で指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加され、消去が禁止される。また、非選択列および非選択行で指定される非選択セルには０Ｖが印加され、消去が行われない。

以上説明したように、第３実施形態の不揮発性メモリによれば、第１実施形態と同様に、動作特性のばらつきを抑制することができる。

なお、第３実施形態で説明した書込み、読み出し、データ消去の電圧設定を第２実施形態も不揮発性メモリにも適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 抵抗変化素子
１０ 基板
１１ 第１電極
１２ 可変抵抗層
１３ 第２電極
１４ 絶縁膜
１５ 第３電極
１６ 導電性フィラメント
３０ 犠牲層
４０ メモリセルアレイ
５０ メモリセルアレイ
５１ 第１配線
５３ 第２はい線
６１ 制御部
６３ 制御部
６４ パット部
６５ 制御部

Claims (5)

1. 第１電極と、
   金属元素を有する第２電極と、
   前記第１電極と前記第２電極との間に設けられた可変抵抗層と、
   前記可変抵抗層の対向する少なくとも一対の側面に設けられた絶縁膜と、
   前記可変抵抗層の対向する前記少なくとも一対の側面に前記絶縁膜を挟んで設けられた第３電極と、
   を備えていることを特徴とする不揮発性抵抗変化素子。
2. 前記絶縁膜は前記可変抵抗層の側面を取り囲むように設けられ、前記第３電極は、前記絶縁膜を挟んで前記可変抵抗層の側面を取り囲むように設けられていることを特徴とする請求項１記載の不揮発性抵抗変化素子。
3. 請求項１または２記載の不揮発性抵抗変化素子の書込み方法であって、
   書込み時に第３電極に制御電圧を印加した後に、前記第１電極に書込み電圧を印加することを特徴とする書込み方法。
4. 書込み動作は前記書込み電圧の印加とベリファイ動作とを交互に繰り返して行い、前記書込み電圧は前記ベリファイ動作を行う毎に増加させるとともに、前記制御電極は前記ベリファイ動作を行う毎に増加させることを特徴とする請求項３記載の書込み方法。
5. 請求項１または２記載の不揮発性抵抗変化素子であるメモリセルが複数個、マトリクス状に配列され、前記複数のメモリセルのそれぞれの第３電極が共有されていることを特徴とする不揮発性メモリ。