JP2015521382A - スイッチングデバイスの構造および方法 - Google Patents

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スイッチングデバイスの構造および方法が本明細書に説明される。スイッチングデバイスは、第１および第２の電極の間に形成される材料を備える垂直積層体を含み得る。スイッチングデバイスはまた、垂直積層体に結合され、かつ、そこに印加される電圧を受信して、第１および第２の電極の間の材料における導電経路の形成状態を制御するように構成される第３の電極をさらに含み、導電経路の形成状態が、オン状態とオフ状態との間で切替可能である。【選択図】図２

Description

本開示は、概して、スイッチングデバイスの構造および方法に関する。
スイッチングデバイスは、電気回路を開いて、電流を遮断することができる、または電流をある導体から別の導体へ分流することができる電気部品である。スイッチングデバイスは、バイポーラ接合トランジスタまたは電界効果トランジスタなどの半導体デバイスと、いくつかの端子とを含み得る。スイッチングデバイスに制御信号が印加されると、これは、開いたり閉じたりし得る。スイッチングデバイスが閉じられると、微小な残留抵抗がいくつかの端子間に残り得る。
メモリデバイスは、典型的には、コンピュータまたはその他の電子デバイスにおける内部半導体集積回路として提供される。多くの異なるタイプのメモリが存在し、特に、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックランダムメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、および、例えば可変抵抗などの抵抗メモリを含む。抵抗メモリのタイプには、特に、プログラマブルコンダクタメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、および抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））が含まれる。
メモリデバイスは、高記憶密度、高信頼性、および低消費電力を必要とする、幅広い電子的な応用のために、不揮発性メモリとして利用されている。不揮発性メモリは、例えば、パーソナルコンピュータ、携帯用メモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤなどの携帯音楽プレーヤ、動画プレーヤおよびその他の電子機器において用いられ得る。
メモリデバイスは、例えば配列などのマトリクスに配置されたいくつかのメモリセルを含み得る。抵抗メモリセルは、抵抗記憶素子と、選択デバイスとを備え得る。例として、選択デバイスは、例えばメモリセルにアクセスするなど、メモリセルを選択するために用いられるその他のスイッチングデバイスの中でも、ダイオード、電界効果トランジスタ（ＦＥＴ）、またはバイポーラ接合トランジスタ（ＢＪＴ）であり得る。メモリセルの選択デバイスは、例えば、配列の「行」を形成する、例えばワード線などのアクセス用の線に結合され得る。各メモリセルの記憶素子は、配列の「列」における、例えばビット線などのデータ／センス線に結合され得る。このようにして、メモリセルの選択は、それらのゲートに結合されるワード線を選択することによって、メモリセルの行をアクティブにする行デコーダを介してアクセスされ得る。選択されたメモリセルの行のプログラム状態は、選択されたメモリセルのプログラム状態に関係する抵抗に応じて、異なる電流をメモリ素子に流すことによって、例えば感知され得るなど、判定され得る。
メモリセルは、所望の状態に、例えば書き込みされるなど、プログラムされ得る。つまり、メモリセルのために、いくつかのプログラム状態のうちの１つ、例えば、抵抗レベルが設定され得る。例えば、シングルレベルセル（ＳＬＣ）は、２つの論理状態、例えば、１または０のうちの１つを表し得る。抵抗メモリセルはまた、３つ以上のプログラム状態のうちの１つにプログラムされて、３つ以上の二進数、例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、または１１１０を表すようにすることができる。このようなセルは、マルチステートメモリセル、マルチディジットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれることもある。
本開示の１つまたは２つ以上の実施形態によるスイッチングデバイスの断面図である。 本開示の１つまたは２つ以上の実施形態によるスイッチングデバイスの断面図である。 本開示の１つまたは２つ以上の実施形態によるスイッチングデバイスの断面図である。 本開示の１つまたは２つ以上の実施形態による導電経路を形成するための方法の例を示すフローチャートである。 本開示の１つまたは２つ以上の実施形態によるスイッチングデバイスを含む抵抗メモリ配列の一部分の概略図である。
スイッチングデバイスの構造および方法が、本明細書に説明される。１つまたは２つ以上のスイッチングデバイスは、第１および第２の電極の間に形成される材料を備える、垂直積層体を含み得る。スイッチングデバイスはまた、垂直積層体に結合され、かつ、そこに印加される電圧を受信して、第１および第２の電極の間の材料における導電経路の形成状態を制御するように構成される第３の電極をさらに含み、導電経路の形成状態が、オン状態とオフ状態との間で切替可能である。
本開示の実施形態によるスイッチングデバイスの構造および方法は、例えば、ダイオードや抵抗器ではなくトランジスタとして機能し得る、例えば三端子などの三電極スケーラブルデバイスを提供し得る。本明細書に説明される実施形態による様々なスイッチングデバイスは、従来型のスイッチングデバイスとは異なる位置にある、例えばゲート電極などの電極を備え得る。このことは、従来型のスイッチングデバイスよりも、スイッチングデバイス内の電界を強め得る。電界はまた、いくつかの異なる角度で形成され得、その結果、約９０度の電界によって動作するように設計されたデバイスよりも、小型でコンパクトなデバイスが得られる。例えば、導電経路（例えば、導電フィラメント）の導通および遮断の両方、またはいずれか一方が、９０度で作用する電界を介してなされる平面デバイスは、本明細書において本開示の実施形態を参照してさらに説明される、よりコンパクトな垂直型のスイッチングデバイスよりも、大型のデバイスとなり得る。
いくつかの実施形態では、スイッチングデバイスは、例えば、トランジスタと同様に機能することができ、電気信号および電力の増幅および切替の両方、またはいずれか一方をなすのに用いられ得る。本開示の実施形態によるスイッチングデバイスは、例えば、同じまたは同様の切替機能を行う電界効果トランジスタ（ＦＥＴ）などの従来型のトランジスタよりも、寸法がコンパクトであり得、かつ大きい面密度を有し得る。
本開示の以下の詳細な説明では、本明細書の一部分を形成し、本開示のいくつかの実施形態がどのように実施され得るかを例として示す添付の図面を参照する。これらの実施形態は、当業者が本開示のいくつかの実施形態を実施できるよう十分に詳細に説明され、当然のことながら、その他の実施形態が利用されてもよく、また工程変更、電気的変更、または機械的変更は、本開示の範囲から逸脱することなくなされ得る。
理解されるように、本明細書の様々な実施形態において示される要素は、本開示のいくつかのさらなる実施形態を提供するように、追加、または交換、または省略、あるいはこれらの組み合わせが行われ得る。さらに、理解されるように、図示の要素の比率および相対的な大きさは、本発明の実施形態を説明することを意図しているため、限定的な意味で解釈されるべきではない。本明細書で用いる場合、「いくつかの」なにか（“ａ ｎｕｍｂｅｒ ｏｆ” ｓｏｍｅｔｈｉｎｇ）とは、１つまたは２つ以上のそのようなものを指し得る。例えば、いくつかのメモリデバイスとは、１つまたは２つ以上のメモリデバイスを指し得る。
材料を用いる構成要素の形成を含む、本明細書に説明される様々な処理段階は、当技術分野で知られるいくつかの方法による材料の堆積の使用を含み得る。一部の例には、特に、化学蒸着（ＣＶＤ）および原子層堆積（ＡＬＤ）の両方、またはいずれか一方が含まれる。材料の除去を含む処理段階には、例えば、当業者には理解されるように、フォトリソグラフィー、パターニング、ウェットエッチングおよびドライエッチングの両方、またはいずれか一方などの使用が含まれ得る。
本明細書の図は、最初の数字（ｄｉｇｉｔ ｏｒ ｄｉｇｉｔｓ）が図面の図番号に対応し、残りの数字が図面中の要素または部品を特定する番号付け規則に従う。異なる図の間における類似の要素または部品は、類似の数字を使用することによって特定され得る。例えば、１００は、図１Ａ〜図１Ｃにおいて、要素「００」を指すことがあり、また図４において、類似の要素を４００として指すこともある。理解されるように、本明細書の様々な実施形態において示される要素は、本開示のいくつかのさらなる実施形態を提供するように、追加、または交換、または省略、あるいはこれらの組み合わせが行われ得る。さらに、理解されるように、図示の要素の比率および相対的な大きさは、本発明の実施形態を説明することを意図しているため、限定的な意味で解釈されるべきではない。
図１Ａ〜図１Ｃは、本開示の１つまたは２つ以上の実施形態によるスイッチングデバイス１００の断面図を示している。いくつかの実施形態では、スイッチングデバイス１００は、イオン移動により、「オン」状態と「オフ」状態との間で、例えば切り替わるなど、動作する。そのため、スイッチングデバイス１００は、ナノイオニクススイッチングデバイスと呼ばれ得る。図１Ａ〜図１Ｃに示されるように、スイッチングデバイス１００は、電極１０２と、電極１０４と、電極１０６とを含み得る。電極１０２、１０４、および１０６は、例えば、タングステン、窒化チタンなどの導電材料を含み得る。デバイス１００は、基板（図示せず）上に形成され得、基板は、様々なその他の基板材料の中でも、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、またはシリコンオンサファイア（ＳＯＳ）であり得る。デバイス１００は、例えば、特に、柱形またはメサ形状などであり得る。
図１Ａ、図１Ｂ、および図１Ｃにそれぞれ示されるスイッチングデバイス１００−１、１００−２、および１００−３などのスイッチングデバイスの動作は、電気信号の印加によって制御され得、その結果、例えば金属イオンなどのイオンの拡散をもたらし、また切替動作においてそれらの還元過程および酸化過程の両方、またはいずれか一方をもたらして、例えば導電フィラメントおよび金属原子架橋の両方、またはいずれか一方などの導電経路を形成する、または消滅させる、あるいはこれらの両方を行う。いくつかの実施形態では、導電経路は、例えば、印加された電界下で生じ得る任意のタイプの導電性の通路および体積の両方、またはいずれか一方を含み得る。例えば、ＰＣＭＯ（ＰｒｘＣａｙＭｇｚＯ）などの材料である混合原子価酸化物では、酸素空孔は、材料体積中において印加された電界の下で一様に移動し、フィラメントを形成することなく、その抵抗を変化し得る。
導電経路は、例えばオン状態において、スイッチングデバイスの２つの電極間に導電性の通路を生成し得る。いくつかの実施形態では、このような原子スイッチングデバイスは、三電極デバイスであり得、トランジスタと同様の機能を行い得る。デバイス１００は、例えば、相補型金属酸化物半導体（ＣＭＯＳ）デバイスと同様の電気性能を示し得る。
図１Ａは、スイッチングデバイス１００−１の断面図を示している。スイッチングデバイス１００−１は、電極１０２に隣接し、かつこれを囲繞して形成される電極１０６−１を含む。いくつかの実施形態では、電極１０６−１は、電極１０２に隣接するが、これを囲繞しない。図１Ａに示されるように、例えば、絶縁材料１０３は、電極１０６−１と電極１０２との間に形成されて、それらを互いに絶縁し得る。材料１１０は、電極１０４と電極１０２および１０６−１との間に形成され、材料１１０の内部には、材料１１１が存在し得る。材料１１０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）などの窒化物絶縁体などの層間絶縁膜であり得る。いくつかの実施形態では、材料１１１は、可変抵抗材料を含み得る。材料１１１が可変抵抗材料である実施形態では、材料１１１は、例えば、ＲＲＡＭ材料であり得る。いくつかの実施形態では、材料１１１は、電極１０４、１０２、および１０６−１の間に形成され得る。
ＲＲＡＭ材料例には、例えば、二酸化ジルコニウム（ＺｒＯ２）または酸化ガドリニウム（ＧｄＯｘ）が含まれ得る。その他のＲＲＡＭ材料には、例えば、Ｐｒ（１−Ｘ）ＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ（１−Ｘ）ＣａｘＭｎＯ３（ＬＣＭＯ）、およびＢａ（１−Ｘ）ＳｒｘＴｉＯ３などの巨大磁気抵抗材料が含まれ得る。ＲＲＡＭ材料にはまた、アルカリの金属酸化物、例えば、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｃｓ２Ｏ、ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、およびＢａＯ、屈折性の金属酸化物、例えば、ＮｂＯ、ＮｂＯ２、Ｎｂ２Ｏ５、ＭｏＯ２、ＭｏＯ３、Ｔａ２Ｏ５、Ｗ２Ｏ３、ＷＯ２、ＷＯ３、ＲｅＯ２、ＲｅＯ３、およびＲｅ２Ｏ７、ならびに二元系金属酸化物、例えば、ＣｕｘＯｙ、ＷＯｘ、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯｘ、ＺｒＯｘ、ＮｉｘＯ、およびＦｅｘＯなどの金属酸化物が含まれ得る。ＲＲＡＭ材料にはまた、ＧｅｘＳｅｙ、および固相電解質の挙動を支持し得るその他の材料が含まれ得る。一部の実施形態では、イオニクスメモリのための材料には、反応性イオンおよび固体電解質材料が含まれ得る。現行のデバイスにおける反応性イオンには、例えば、Ｃｕ、またはＡｇ、またはＺｎ、あるいはこれらの組み合わせが含まれ得る。固体電解質には、例えば、金属硫化物、またはＧｅ系カルコゲナイド、または酸化物、あるいはこれらの組み合わせが含まれ得る。
その他のＲＲＡＭ材料には、その他のタイプのＲＲＡＭ材料の中でも、ドープされた、またはドープされていないＳｒＴｉＯ３、ＳｒＺｒＯ３、およびＢａＴｉＯ３などのペロブスカイト酸化物、ならびにローズベンガル、ＡｌＱ３Ａｇ、Ｃｕ−ＴＣＮＱ、ＤＤＱ、ＴＡＰＡ、およびフルオレセイン系ポリマーなどのポリマー材料が含まれ得る。本開示の実施形態は、特定のタイプのＲＲＡＭ材料に限定されない。
図１Ａに示されるように、スイッチングデバイス１００−１は、材料の垂直積層体である。動作中、電圧は、電極１０２、または１０４、または１０６−１、あるいはこれらの組み合わせに印加されて、材料１１１における例えば導電フィラメントなどの導電経路１０８の形成状態を制御し得る。いくつかの実施形態では、導電経路１０８の形成状態は、オン状態、例えば導電性と、オフ状態、例えば非導電性との間で切替可能である。電圧は、例えば、電極１０２、または１０４、または１０６−１、あるいはこれらの組み合わせに印加されて、電極１０２／１０６−１と１０４との間の合成の電位差が、形成状態を制御するのに十分な電界を生じるようにし得る。
いくつかの実施形態では、電極１０２は、スイッチングデバイス１００−１のソース電極としての機能を果たし得、電極１０４は、ドレイン電極としての機能を果たし得、電極１０６−１は、ゲート電極としての機能を果たし得る。電極１０２は、例えば、接点用のピラーとして形成され得る。電極１０４および１０６−１は、導電線として形成され得る、あるいはスイッチングデバイス１００−１は、例えば、垂直なピラーとして形成され得る。図１Ａに示される例では、電極１０２および１０６−１は、互いに独立に制御され得る。いくつかの実施形態では、電極１０２および１０６−１は、一緒に制御され得、単一の電極として一緒に機能し得る。
図１Ｂは、スイッチングデバイス１００−２の断面図を示している。スイッチングデバイス１００−２は、材料１１０および材料１１１の両方、またはいずれか一方の内部に形成される電極１０６−２を含む。図１Ｂに示される例では、スイッチングデバイス１００−２は、材料の垂直積層体である。動作中、電圧は、電極１０２、または１０４、または１０６−２、あるいはこれらの組み合わせに印加されて、材料１１１内の導電経路１０８の形成状態を制御し得る。電圧は、例えば、電極１０２、または１０４、または１０６−２、あるいはこれらの組み合わせに印加されて、電極１０２／１０６−２と１０４との間の合成の電位差が、形成状態を制御するのに十分な電界を生じるようにし得る。
図１Ｂに示されるように、電極１０６−２は、電極１０２と１０４との間かつ材料１１０の一部分の内部に形成される。一部の実施形態では、電極１０６−２は、材料１１１の一部分の内部に形成され得る。電極１０２と１０６−２との間の距離１０３は、電極１０２と１０４との間の距離１０５よりも短い。これにより、図１Ａに示されるスイッチングデバイス１００−１の電極１０６−１と１０４との間の電界と比べて、電極１０６−２と１０４との間の電界を強め得る。電極１０２と１０６−２とは、互いに独立に制御され得、例えば、電極１０２と１０６−２とには、別個の電圧が印加され得る。
図１Ｃは、スイッチングデバイス１００−３の断面図を示している。スイッチングデバイス１００−３は、材料１１０の外側に形成される電極１０６−３を含む。一部の実施形態では、電極１０６−３は、材料１１１の外側に形成され得る。図１Ｂに示される例では、スイッチングデバイス１００−３は、材料の垂直積層体である。動作中、電圧は、電極１０２、または１０４、または１０６−３、あるいはこれらの組み合わせに印加されて、材料１１１における導電経路１０８の形成状態を制御し得る。図１Ｂに示されるように、電極１０６−３は、電極１０２と１０４との間に、または材料１１０の一部分を囲繞して、あるいはこれらの両方で形成され得る。一部の例では、電極１０６−３は、電極１０２と１０４との間に、または材料１１１の一部分を囲繞して、あるいはこれらの両方で形成され得る。いくつかの実施形態では、電極１０２と１０６−３との間の距離１０７は、電極１０２と１０４との間の距離１０９よりも短い。これにより、図１Ａに示されるスイッチングデバイス１００−１の電極１０６−１と１０４との間の電界と比べて、電極１０６−３と１０４との間の電界を強め得る。電極１０２と１０６−３とは、互いに独立に制御され得、例えば、電極１０２と１０６−３とには、別個の電圧が印加され得る。
いくつかの実施形態では、スイッチングデバイス１００−１、１００−２、および１００−３などのスイッチングデバイス構造は、メモリセルとして動作させ得る。例えば、電圧は、スイッチングデバイスの電極に印加されて、プログラム状態を表し得る、導電経路１０８の形成と、消去状態を表し得る、導電経路１０８の消滅とを制御し得る。
いくつかの実施形態では、スイッチングデバイス１００−１、１００−２、および１００−３などのスイッチングデバイスは、記憶素子に結合されて、メモリセルを形成し得る。本明細書において図３を参照してさらに説明されるように、スイッチングデバイスは、例えば抵抗記憶素子であり得る記憶素子と直列に結合され得る。
図２は、本開示の１つまたは２つ以上の実施形態による導電経路を形成するための方法２１８の例を示すフローチャートである。２２０において、第１の電極と、第２の電極と、第３の電極と、第１および第２の電極間の可変抵抗材料とを備える垂直積層体が形成される。いくつかの実施形態では、垂直積層体は、図１Ａ〜図１Ｃに関連して説明したデバイス１００−１、１００−２、および１００−３などのスイッチングデバイスを備え得る。
２２２において、第１の電圧は、例えばソース電極であり得る第１の電極に印加される。２２４において、第２の電圧は、ゲート電極であり得る第２の電極に印加される。いくつかの実施形態では、第２の電圧は、第１の電圧よりも大きい。しかしながら、実施形態はそのように限定されるものではない。第１および第２の電極に印加される電圧は、例えば、第１／第２の電極と、例えばドレイン電極などの第３の電極との間の電界が、例えばソースおよびドレイン電極などの第１および第３の電極の間に導電経路を形成するようにするのに十分であり得る。これにより、トランジスタとして機能するスイッチングデバイスをもたらし得る。いくつかの実施形態では、第１および第２の電極は、別個に制御され得る。２２６において示されるように、導電経路は、イオン移動により形成され得、またいくつかの実施形態では、スイッチングデバイスをトランジスタとして機能させ得る。いくつかの実施形態では、第１／第２の電極と第３の電極との間の合計の電位差は、例えば、第１および第２の電極を別個に制御するなど、異なる電圧を第１および第２の電極に印加することによって制御され得る。
このように、導電経路は、例えば必要とされるバイアスなどの電圧をゲート電極とドレイン電極との間に印加することによって、あるいはスイッチングデバイスのドレイン電極とソース／ゲート電極との間の累積電界を制御することによって制御され得る。スイッチングデバイスの状態は、ソース電極とドレイン電極との間の電流を測定することによって感知され得る。いくつかの実施形態では、スイッチングデバイスは、特に、ＲＲＡＭまたは導電性ブリッジＲＡＭ（ＣＢＲＡＭ）記憶素子に結合され得る。
図３は、本開示の１つまたは２つ以上の実施形態によるスイッチングデバイス３００を含む抵抗メモリ配列３２８の一部分の概略図である。抵抗メモリ配列３２８は、いくつかのメモリセル３３０を含み、各メモリセル３３０が、抵抗記憶素子３３２に結合されるスイッチングデバイス３００を含む。抵抗記憶素子３３２は、図１Ａ〜図１Ｃに説明されたものなどの可変抵抗材料を含み得る。抵抗記憶素子３３２は、例えば、一対の電極間に記憶材料を備える二端子可変抵抗記憶素子を含み得る。スイッチングデバイスは、いくつかの実施形態では、メモリセルのための選択デバイスとしての機能を果たし得る。
スイッチングデバイス３００は、２つの電極の間に形成される材料を備える垂直積層体を含み得、またスイッチングデバイス３００は、垂直積層体に結合され、そこに印加される電圧を受信するように構成されて、例えば導電経路などの導電経路の形成状態を制御する第３の電極を含み得る。形成状態は、いくつかの実施形態では、オン状態とオフ状態との間で切替可能であり得る。
図３に示される例では、スイッチングデバイス３００は、抵抗記憶素子３３２と直列に結合されて、メモリセル３３０を形成し得る。スイッチングデバイス３００は、図１Ａ〜図１Ｃに説明されたものなどのスイッチングデバイスであり得る。メモリセル３３０は、本明細書に説明される実施形態によって形成され得る。
図３に示される例では、スイッチングデバイス３００は、三端子スイッチングデバイスである。図３に示されるように、例えば各スイッチングデバイス３００のゲート電極などの電極は、いくつかのワード線３３６−１（ＷＬ０）、３３６−２（ＷＬ１）、．．．、３３６−Ｎ（ＷＬＮ）のうちの１つに結合される。すなわち、各ワード線３３６−１、３３６−２、．．．、３３６−Ｎは、メモリセル３３０の行に結合される。指定子「Ｎ」は、抵抗メモリ配列３２８がいくつかのワード線を含み得ることを表すのに用いられている。
図３に示される例では、各抵抗記憶素子４３２は、いくつかのビット線３３８−１（ＢＬ０）、３３８−２（ＢＬ１）、．．．、３３８−Ｍ（ＢＬＭ）のうちの１つに結合される。すなわち、各ビット線３３８−１、３３８−２、．．．、３３８−Ｍは、メモリセル３３０の列に結合される。指定子「Ｍ」は、抵抗メモリ配列３２８がいくつかのビット線を含み得ることを表すのに用いられている。指示子ＭおよびＮは、様々な値を有し得る。例えば、ＭおよびＮは、６４、１２８、または２５６であり得る。一部の実施形態では、ビット線の方向は、ワード線の方向に垂直であり、例えば、メモリセル３３０の行と、メモリセル３３０の列とは互いに垂直である。
スイッチングデバイス３００は、例えば、例えば書き込みなどのデータプログラミングおよびデータ読み出し動作の両方、またはいずれか一方などの動作を実行するために、例えばオン／オフにさせるなど、動作させて、メモリセル３３０を選択／選択解除し得る。動作中、データをメモリセル３３０にプログラムする、またはメモリセル３３０からデータを読み出す、あるいはこれらの両方を行うために、例えばパルスなどの適切な電圧信号および電流信号の両方、またはいずれか一方が、ビット線およびワード線に印加され得る。例として、配列３２８のメモリセル３３０によって記憶されたデータは、スイッチングデバイス３００をオンにし、抵抗記憶素子３３２を通して電流を感知することによって、測定され得る。スイッチングデバイス３００は、詳細に上記したように、導電経路の形成／消滅をもたらすイオン移動により、オン／オフされ得る。読み出される選択されたメモリセル３３０に対応するビット線上で感知される電流は、抵抗記憶素子３３２の可変抵抗材料の抵抗レベルに対応し、ひいては、例えば二進値などの特定のデータ状態に対応し得る。当業者には理解されるように、抵抗メモリ配列３２８は、図３に示されたもの以外のアーキテクチャを有し得る。図３に示される例では、例えばドレイン電極などのスイッチングデバイスの電極は、接地電圧に結合される。しかしながら、実施形態はそのように限定されるものではない。
本明細書において特定の実施形態について図示および説明してきたが、当業者であれば、示された特定の実施形態の代わりに、同じ結果を達成するように計算された配置構成を用いることができることを理解するであろう。本開示は、本開示の様々な実施形態の適合例または改変例を包含することを意図している。上記の説明は例示的なものであり、限定的なものではないことが理解される。上記の実施形態および本明細書に特に記載されていないその他の実施形態の組み合わせについては、上記の説明を検討すれば、当業者にとって明らかとなる。本開示の様々な実施形態の範囲は、上記の構造および方法が用いられるその他の用途を含む。したがって、本開示の様々な実施形態の範囲は、添付の特許請求の範囲と、このような特許請求の範囲が権利を有するあらゆる均等物とに基づいて決定されるべきである。
上記の詳細な説明において、本開示の円滑化の目的のため、様々な特徴を一緒にして単一の実施形態としている。本開示の方法は、本開示の開示された実施形態が各請求項中に明示的に記載された特徴よりも多数の特徴を用いなければならないとの意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が示すように、発明の主題は、単一の開示された実施形態におけるすべての特徴よりも少数である。したがって、以下の特許請求の範囲は、詳細な説明に援用され、各請求項は、別個の実施形態として独立して成立する。

Claims (26)

  1. スイッチングデバイスであって、
    第１および第２の電極の間に形成される材料を備える垂直積層体と、
    前記垂直積層体に結合され、かつ、そこに印加される電圧を受信して、前記第１および前記第２の電極の間の前記材料における導電経路の形成状態を制御するように構成される第３の電極と
    を備え、
    前記導電経路の前記形成状態が、オン状態とオフ状態との間で切替可能である、スイッチングデバイス。
  2. 前記第２の電極が、そこに印加される電圧を、前記第３の電極に印加される前記電圧と共に受信して、前記形成状態を制御するように構成される、請求項１に記載のデバイス。
  3. 前記第１および第３の電極の間の距離が、前記第１および第２の電極の間の距離よりも短い、請求項１に記載のデバイス。
  4. 前記第３の電極が前記第２の電極に隣接する、請求項１に記載のデバイス。
  5. 前記第３の電極が、前記第２の電極に隣接し、かつ前記第２の電極を囲繞する、請求項１に記載のデバイス。
  6. 前記第３の電極が、前記１および前記第２の電極の間かつ前記材料の一部分の内部に形成される、請求項１に記載のデバイス。
  7. 前記第３の電極が、前記１および前記第２の電極の間に形成され、かつ前記材料の一部分を囲繞する、請求項１に記載のデバイス。
  8. 前記第２の電極がピラー上に形成される、請求項１〜７のいずれか１項に記載のデバイス。
  9. スイッチングデバイスであって、
    第１および第２の電極の間に形成される可変抵抗材料を備える垂直積層体であって、前記第２の電極が、ピラー上に形成される、垂直積層体と、
    前記垂直積層体に結合され、かつ、そこに印加される電圧を受信して、前記第１および前記第２の電極の間の前記可変抵抗材料における導電経路の形成状態を制御するように構成される第３の電極と
    を備え、
    前記導電経路の前記形成状態が、オン状態とオフ状態との間で切替可能である、スイッチングデバイス。
  10. 前記第３の電極が導電線に結合される、請求項９に記載のデバイス。
  11. 前記第１の電極が導電線に結合される、請求項９に記載のデバイス。
  12. 前記デバイスがナノイオニクススイッチングデバイスである、請求項９に記載のデバイス。
  13. 前記デバイスがＣＭＯＳデバイスである、請求項９に記載のデバイス。
  14. 前記第１の電極がドレイン電極である、請求項９〜１３のいずれか１項に記載のデバイス。
  15. 前記第２の電極がソース電極である、請求項９〜１３のいずれか１項に記載のデバイス。
  16. 前記第３の電極がゲート電極である、請求項９〜１３のいずれか１項に記載のデバイス。
  17. 前記可変抵抗材料が、抵抗ランダムアクセスメモリ材料である、請求項９〜１３のいずれか１項に記載のデバイス。
  18. 前記可変抵抗材料が遷移金属酸化物材料を含む、請求項９〜１３のいずれか１項に記載のデバイス。
  19. 前記可変抵抗材料が金属合金材料を含む、請求項９に記載のデバイス。
  20. メモリセルであって、
    記憶素子と、
    前記記憶素子と直列に結合されるスイッチングデバイスであって、前記スイッチングデバイスが、
    第１および第２の電極の間に形成される材料を備える垂直積層体と、
    前記垂直積層体に結合され、かつ、そこに印加される電圧を受信して、前記第１および前記第２の電極の間の前記材料における導電経路の形成状態を制御するように構成される第３の電極と
    を備え、
    前記導電経路の前記形成状態が、オン状態とオフ状態との間で切替可能である、スイッチングデバイスとを備えるメモリセル。
  21. 前記記憶素子が、一対の電極の間に記憶材料を備える二電極の可変抵抗記憶素子である、請求項２０に記載のメモリセル。
  22. 前記スイッチングデバイスが、前記メモリセルのための選択デバイスとしての機能を果たす、請求項２０〜２１のいずれか１項に記載のメモリセル。
  23. スイッチングデバイスの動作方法であって、
    垂直積層体のゲート電極に第１の電圧を印加するステップであって、前記垂直積層体が、ソース電極とドレイン電極との間に形成される材料を備える、第１の電圧を印加するステップと、
    導電経路の形成状態を制御するために、前記ソース電極と前記ドレイン電極との間に第２の電圧を印加するステップとを備え、
    前記第１および第２の電圧の印加が、前記スイッチングデバイスをイオン移動によりプログラミングさせる、スイッチングデバイスの動作方法。
  24. 導電経路の形成方法であって、
    第１の電極と、第２の電極と、第３の電極と、前記第１および第２の電極の間の可変抵抗材料とを備える垂直積層体を形成するステップと、
    第１の電圧を前記第１の電極に印加するステップと、
    第２の電圧を前記第２の電極に印加するステップであって、前記第２の電圧が前記第１の電圧よりも大きい、第２の電圧を前記第２の電極に印加するステップとを備え、
    前記第１および第２の電圧の印加が、前記第１および第３の電極の間にイオン移動により導電経路を形成させる、導電経路の形成方法。
  25. 前記第１および第３の電極の間の累積電界を制御することによって前記導電経路を制御するステップをさらに備える、請求項２４に記載の方法。
  26. 前記第１の電極がソース電極を含み、前記第２の電極がゲート電極を含み、前記第３の電極がドレイン電極を含む、請求項２４〜２５のいずれか１項に記載の方法。
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