JP6714512B2 - ２ターミナルメモリーのためのセレクター素子 - Google Patents

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Description

関連出願の相互参照
特許に関するこの出願は、2014年12月31日に出願したSELECTOR DEVICE FOR TWO-TERMINAL MEMORYの名称の米非仮特許出願番号第14/588,185号及び2014年3月11日に出願したSELECTOR DEVICE FOR TWO TERMINAL DEVICEの名称の米仮出願番号第61/951,454号及び2014年7月7日に出願したSELECTOR DEVICE FOR TWO-TERMINAL MEMORYの名称の米仮出願番号第62/021660号の優先権を主張し、それぞれは、それらの全部及び全ての目的のために本願明細書に引用したものとする。
技術分野
この開示は、概して、電子メモリーに関するものであり、例えば、この開示は、非線形電流電圧応答をメモリー素子に提供するように構成されたセレクター素子を記載する。
背景
集積回路技術の分野における昨今のイノベーションは、抵抗性メモリーである。抵抗性メモリー技術の多くが発展段階にある一方、抵抗性メモリーに関する様々な技術的コンセプトは、本発明の譲受人によって示され、このコンセプトは、関連する1又は複数の理論を証明したり覆したりする1又は複数の検証段階にある。それでも、抵抗性メモリー技術は、半導体エレクトロニクス産業の競合技術に勝る実質的な利点を保有している可能性がある。
抵抗性ランダムアクセスメモリー(RRAM)は、抵抗性メモリーの一例である。本開示の発明者達は、RRAMが高密度不揮発性情報記憶技術としての潜在性を有すると考えている。一般的に、RRAMは、互いに異なる抵抗状態を制御可能にスイッチすることによって情報を保存する。譲受人によって証明された様々なメモリーモデルが提供するように、単一の抵抗性メモリーは、単一ビット又は複数ビット情報を保存することができ、1回限りのプログラム可能セル又はプログラム可能且つ消去可能な素子として構成することができる。
様々な理論が、抵抗性スイッチングの現象を説明するために、発明者達によって提唱されてきた。かかる理論の一つによれば、抵抗性スイッチングは、他の電気絶縁体中の導電性構造の形成の結果である。導電性構造は、イオン、適切な状況(例えば、適切な電界)下でイオン化可能な原子又は他の電荷伝達メカニズムから形成可能である。かかる理論の別のものによれば、フィールド支援原子拡散は、抵抗性メモリーセルに印加した適切な電位に応じて発生することができる。本発明者達によって提唱された更に別の理論によれば、導電性フィラメントの形成は、二元酸化物(例えば、NiO、TiO2等)のジュール加熱及び電気化学プロセスに応答して、又は、酸化物、カルコゲニド、ポリマー等を含むイオン伝導体に関するレドックス法によって発生させることができる。
本発明者達は、良好な耐久性及びライフサイクルを示す電極絶縁体電極モデルに基づく抵抗性素子を期待している。更に、本発明者達は、高オンチップ密度を有するかかる素子を期待している。従って、抵抗性素子は、デジタル情報記憶装置のために使用される金属酸化物半導体(MOS)トランジスターの実行可能な代案であってもよい。対象となる特許出願の発明者達は、例えば、抵抗性スイッチングメモリー素子のモデルが不揮発性フラッシュMOS素子に勝る幾つかの潜在的な技術的利点を提供するものと考えている。
上記の点を考慮して、本発明者達は、メモリー技術及び抵抗性メモリーを更に改良することに務めている。
概要
本明細書の幾つかの態様に関する基礎的な知識を提供するために、本明細書の簡単な要約を以下に示す。この要約は、本明細書の網羅的な概要でない。これは、本明細書の鍵となる又は重要な要素を特定する意図も任意の特定の実施形態の範囲又は請求項の任意の範囲を詳細に描画する意図もない。その目的は、本開示において示されるより詳細な説明の前書きとして、簡単な形で本明細書の幾つかの概念を提示することである。
本開示の様々な実施形態において、ソリッドステートメモリー用途のためのセレクター素子が提供される。上記セレクター素子は、各種実施形態において、非線形電流-電圧(I〜V)関係があるように構成することができる。更に、上記セレクター素子は、絶縁時に、第一電気条件に応じた第一電気状態と第一電気条件ではない第二電気状態を有する揮発性素子でありえる。
1又は複数の実施形態において、不揮発性メモリー素子と直列に形成されたモノリシックソリッドステート構造物を開示している。上記モノリシックソリッドステート構造物は、本願明細書に提供しているように、セレクター素子とすることができる。更に、上記セレクター素子は、不揮発性メモリー素子の漏れ電流を低減するのに適した実質的非線形I〜V応答を提供することができる。従って、少なくともいくつかの実施形態において、モノリシックソリッドステート構造物と不揮発性メモリー素子の直列の組み合わせは、1-トランジスター、多レジスター(1T-nR)抵抗性メモリーセルアレイにおけるメモリーセルセットの1つ(例えば、1-セレクター、1-レジスター(1S-1R)構成であるメモリーセル)の役割を果すことができる。
更なる追加の実施形態において、種々の極性信号に対して非線形I〜V関係を示すように構成されたセレクター素子を開示している。例えば、上記セレクター素子は、第一極性の信号に応じた第一非線形I〜V関係及び第二極性の第二信号に応じた第二非線形I〜V関係を示すことができる。いくつかの実施形態において、第一非線形I〜V関係及び第二非線形I〜V関係は、同一又は類似の曲線性を有することができる一方で、他の実施形態において、第一非線形I〜V関係及び第二非線形I〜V関係は、種々の曲線性を有することができる。上記セレクター素子は、更なる実施形態において、バイポーラメモリー素子と直列に提供することができる。このような実施形態において、上記セレクター素子は、第二極性の消去操作と第一極性のリードライト操作に関する非線形応答を提供することができる。
更なる態様において、2-ターミナルメモリー素子のためのセレクター素子を形成する方法が提供される。この方法は、第一金属物質を含む第一層構造物を提供する工程と、第一層構造物と接触するセレクター部材の層を提供する工程と、を有することができる。更に、上記方法は、第二金属物質を含み且つセレクター部材の層と接触する第二層構造物を提供する工程を有することができる。各種実施形態において、第一金属物質又は第二金属物質は、それぞれ、第一層構造物及び第二層構造物にわたって印加される第一極性又は第二極性の電圧に応じてセレクター部材に伝導性イオンを提供するように構成でき、そして、セレクター部材は、第一層構造物及び第二層構造物にわたって印加される電圧に応じてセレクター部材の層中に伝導性イオンが透過することができるように構成される。代替物又は追加の実施形態において、第一層構造物、セレクター部材の層及び第二層構造物は、セレクター素子を形成し、上記セレクター素子は、2-ターミナルメモリー素子と電気的に直列に配置される。
更に他の開示された実施形態において、対象となる開示は、2-ターミナルメモリー用セレクター素子を提供する。上記セレクター素子は、第一金属物質を含む第一層構造物と、第一層構造物と接触するセレクター部材の層と、を備えることができる。更に、上記セレクター素子は、セレクター部材の層と接触し且つ第二金属物質を含む第二層構造物を備えることができる。いくつかの実施形態において、第一金属物質又は第二金属物質は、それぞれ、第一層構造物及び第二層構造物にわたって印加される第一極性又は第二極性の閾値電圧に応じてセレクター部材に伝導性イオンを提供するように構成することができる。他の実施態様において、セレクター部材は、第一層構造物及び第二層構造物にわたって印加される閾値電圧に応じてセレクター部材の層中に伝導性イオンが透過することができるように構成される。更に他の実施形態によれば、上記セレクター素子は、2-ターミナルメモリー素子と電気的に直列に配置される。
更に、上記に関して、本開示は、複数の2-ターミナルメモリー素子及び複数のセレクター素子を含むクロスバーメモリーアレイを作動させる方法を提供するものであり、上記複数の2-ターミナルメモリー素子の各々は、上記複数のセレクター素子の1つのセレクター素子と直列で関連し、各セレクター素子は、閾値電圧未満の印加電圧に応じて第一電気的特性と関連し、閾値電圧以上の印加電圧に応じて第二電気的特性と関連する。上記方法は、閾値電圧超えの第一電圧を、第一セレクター素子と直列の第一2-ターミナルメモリー素子を含む第一メモリー構造物に印加するステップを含むことができる。上記方法は、加えて、第二セレクター素子と直列の第二2-ターミナルメモリー素子を含む第二メモリー構造物に、閾値電圧未満の第二電圧を印加するのと同時に第一電圧を印加するステップを含むことができる。更に、上記方法は、第二電圧を印加するのと同時に第一電圧を印加するステップに応じて電流を決定するステップを含むことができる。少なくとも一つの実施形態において、上記電流は、第一セレクター素子と関連した第一電流と第二セレクター素子と関連した第二電流を含む。1又は複数の追加の実施形態において、第二電流に対する第一電流の電流比は、約1,000〜約10,000、約10,000〜約100,000、約100,000〜約1,000,000及び約1,000,000〜約10,000,000からなる範囲の群より選択される比率の範囲内にある。本開示を考慮すると、10,000,000を超える電流比は、想定内である。
以下の記述及び図面は、本明細書のある種の解説となる態様を記載している。これらの態様は、本明細書の原理を使用することができるほんの数例を様々な方法で示している。本明細書の他の利点及び新規の特徴は、図面と関連付けながら考慮すると、本明細書の以下の詳細な説明から明白になる。
本開示の様々な態様又は特徴は、図面を参照しながら記載されており、同じ参照符号の使用は、全体にわたって同じ要素を表す。本明細書において、多数の特定の詳細事項が、本開示の詳細な知識を提供するために記載されている。しかしながら、対象となる開示におけるある種の態様が、これらの特定の詳細事項なしに実行し得るし、他の方法、コンポーネント、物質等と共に実行し得ることを理解すべきである。他の例において、周知の構造物及び素子は、対象となる開示の記載を容易にするために、ブロック図の形態で示している。
図1は、様々な開示の実施形態による、ソリッドステートセレクター素子を提供する例示的なモノリシック構造物のブロック図を表している。
図2は、第一極性の電気的特性に応じた実例のセレクター素子挙動のブロック図を示している。
図3は、第二極性の電気的特性に応じた実例のセレクター素子挙動のブロック図を示している。
図4は、本開示の他の追加の態様による、実例のセレクター素子のブロック図を示している。
図5は、いくつかの実施形態における、セレクター素子の例示的な電流-電圧(I〜V)応答の線図を表している。
図6は、他の開示の実施形態における、セレクター素子の実例のI〜V応答の線図を表している。
図7は、一実施形態による、メモリー素子と共に提供される例示的なセレクター素子のブロック図を表している。
図8は、2-ターミナルメモリーと直列の、各セレクター素子を含むメモリーセルの例示的な配置のブロック図を示している。
図9は、漏れ電流の効果及び非線形I〜V応答の利益を示している実例のクロスバーメモリーアーキテクチャーの線図を表している。
図10は、様々な開示の実施形態による、セレクター素子を製造する実例の方法のフローチャートを示している。
図11は、2-ターミナルメモリー素子と直列のソリッドステートセレクター素子を製造する例示的な方法のフローチャートを表している。
図12は、更なる開示の実施形態による、メモリーセルのアレイを作動させる例示的な方法のフローチャートを示している。
図13は、様々な開示の実施形態による、メモリー素子に関する実例の動作及び制御環境のブロック図を表している。
図14は、様々な実施形態と共に実施することができる例示的なコンピューティング環境のブロック図を示している。
詳細な説明
本開示は、デジタル情報記憶装置に使用される2-ターミナルメモリーセルのセレクター素子に関する。いくつかの実施形態において、2-ターミナルメモリーセルは、抵抗技術(例えば抵抗性スイッチング2-ターミナルメモリーセル)を有することができる。抵抗性スイッチング2-ターミナルメモリーセル(別名、抵抗性スイッチングメモリーセル又は抵抗性スイッチングメモリー)は、本願明細書で利用されるように、2つの導電性接触子の間に活性領域を有する、導電性接触子を具備する回路コンポーネントを備える。2-ターミナルメモリー素子の活性領域は、抵抗性スイッチングメモリーの内容において、複数の安定又は半安定抵抗状態(それぞれ互いに異なる電気抵抗を有する抵抗状態)を示す。更に、複数の状態のそれぞれのものは、2つの導電性接触子に印加される適切な電気信号に応じて形成又は活性化できる。適切な電気信号は、電圧値、電流値、電圧若しくは電流極性等又はその適した組み合わせとすることができる。抵抗性スイッチング2-ターミナルメモリー素子の例としては、網羅的ではないが、抵抗性ランダムアクセスメモリー(RRAM)、相変化RAM(PCRAM)及び磁性RAM(MRAM)を挙げることができる。
対象となる開示の実施形態は、不揮発性メモリーセルと一体化できる揮発性セレクター素子を提供することができる。各種実施形態において、揮発性セレクター素子又は不揮発性メモリーセルは、フィラメント系(filamentary-based)素子とすることができる。フィラメント系素子の1つの例として、金属ドープp型(又は、n型)シリコン(Si)を含む層(例えば、p型又はn型多結晶シリコン、p型又はn型多結晶質SiGe等)、抵抗性スイッチング層(RSL)及びイオン化可能な活性金属層といった導電層を挙げることができる。適切な条件下で、活性金属層は、RSLにフィラメント形成イオンを提供することができる。このような実施形態において、(例えば、イオンによって形成される)導電性フィラメントは、少なくともRSLのサブセットを通る導電性を促進することができ、フィラメント系素子の抵抗は、フィラメントと導電層との間のトンネル型抵抗によって決定することができる。
本開示のメモリーセルに関する様々な実施形態において、p型又はn型Si層は、p型又はn型多結晶シリコン、p型又はn型多結晶質SiGe等を有することができる。RSL(この技術分野における別名、抵抗性スイッチング媒体(RSM))は、例えば、非ドープアモルファスSi層、内因性の特徴を有する半導体層、Si亜酸化物(例えば、SiOx(xは0.1から2の間の値)等を含むことができる。RSLに適した物質の他の例として、SiXGeYOZ(X、Y及びZは、それぞれの適切な正数)、酸化シリコン(例えば、SiON(Nは、適切な正数))、アモルファスSi(a-Si)、アモルファスSiGe(a-SiGe)、TaOB(Bは、適切な正数)、HfOC(Cは、適切な正数)、TiOD(Dは、適切な数)及びAl2OE(Eは、適切な正数)等又はその適切な組み合わせを挙げることができる。各種実施形態において、RSLは、多くの物質ボイド又は欠陥を含む。
フィラメント系メモリーセルのための活性金属層として、とりわけ、銀(Ag)、金(Au)、チタン(Ti)、窒化チタン(TiN)又はチタン、ニッケル(Ni)、銅(Cu)、アルミニウム(Al)、クロム(Cr)、タンタル(Ta)、鉄(Fe)、マンガン(Mn)、タングステン(W)、バナジウム(V)、コバルト(Co)、プラチナ(Pt)、ハフニウム(Hf)及びパラジウム(Pd)の他の適切な化合物を挙げることができる。他の適切な導電物質と、化合物、合金又は前述若しくは類似の物質の組み合わせは、対象となる開示のある態様において、活性金属層に使用することができる。前述の例に類似する対象となる開示の実施形態に関連する幾つかの詳細事項は、本特許出願の譲受人にライセンスを与えている以下の米国特許出願：2007年10月19日に出願した出願番号第11/875,541号及び2009年10月8日に出願した出願番号第12/575,921号、で見つけることができ、それぞれは、それらの全部及び全ての目的のために本願明細書に引用したものとする。
様々な開示の実施形態において、フィラメント系スイッチング素子を開示し、それらの動作を記載している。いくつかの実施形態において、フィラメント系スイッチング素子は、適切な外部刺激の非存在下において第一の測定可能に互いに異なる状態を示し且つ適切な外部刺激に応答して第二の測定可能に互いに異なる状態を示す揮発性スイッチング素子とすることができる。揮発性フィラメント系スイッチング素子は、本願明細書において、しばし、セレクター素子又は選択素子、フィラメントセレクター素子、フィラメント系セレクター素子等と称される。そのような素子であっても、それらの構成又は用途は、この専門用語によって限定されるものではない。他の実施態様において、フィラメント系スイッチング素子は、適切な第一外部刺激を印加して不揮発性スイッチング素子を第二の測定可能に互いに異なる状態に変化させるまで、第一の測定可能に互いに異なる状態を示す不揮発性スイッチング素子とすることができる。次に、不揮発性スイッチング素子は、適切な第二外部刺激が印加されるまで、第二の測定可能に互いに異なる状態を示す。本開示は、概して、バイナリケースに関するにもかかわらず、不揮発性フィラメント系スイッチング素子は、2又は3以上の測定可能に互いに異なる状態を有することができ、これによって、マルチレベルセル機能が引き出される。不揮発性フィラメント系スイッチング素子は、本願明細書において概して、メモリーセル、抵抗性メモリーセル、フィラメント系メモリーセル等と称されるが、再度述べることになるが、かかる素子の構成、機能又は用途は、この専門用語によって限定されるものではない。
フィラメントセレクター素子は、適切な外部刺激の非存在下で第一状態(例えば、第一電気抵抗又は他の適切な測定可能な特徴)を示すことができる。上記刺激は、刺激を印加する間、フィラメントセレクター素子を第一状態から第二状態への変化を誘導するかかる値の閾値又は範囲を有することができる。閾値(又は、閾値の範囲)未満の刺激に応じて、フィラメントセレクター素子は、第一状態に戻る。ある開示の実施形態において、フィラメント系セレクター素子は、種々の極性(又は、方向、エネルギー流、エネルギー源配向等)外物刺激に応じて異なる挙動をとる、バイポーラ様式で作動することができる。例示として、第一閾値電圧(又は、電圧セット)超えの第一極性刺激に応じて、フィラメントセレクター素子は、第一状態から第二状態に変化することができる。更に、第二閾値電圧超えの第二極性刺激に応じて、フィラメントセレクター素子は、第一状態から第三状態に変化することができる。ある実施形態において、第三状態は、同一又は類似の測定可能に互いに異なる特徴(例えば、導電率等)を有する又は(異極性又は方向であろうとなかろうと)同一若しくは類似の閾値刺激の大きさを有する等の第一状態と実質的に同一とすることができる。他の実施態様において、第三状態は、測定可能な特徴(例えば、順分極と比較して逆分極に応じた種々の電気的導電率の値)の点、又は、第一状態から移行することと関連した閾値刺激(例えば、第三状態への移行に必要とされる負電圧の大きさと比較した第二状態への移行に必要とされる種々の正電圧の大きさ)の点のいずれかで第二状態から区別することができる。
いくつかの実施形態において、そして、一例として、開示のフィラメント系セレクター素子は、適切な外部刺激に応答して比較的高い抵抗部分を通る導電路又はフィラメントを形成することができる。外部刺激によって、活性金属層内の金属粒子が、フィラメントセレクター素子のRSL層の中で移動する(又は、イオン化する)。更に、RSLは、揮発性フィラメントスイッチング素子に関する比較的小さな物理的欠陥位置を有するように選択することができ、これによって、RSL中での金属粒子の運動性が比較的良好になる。従って、関連した閾値刺激(又は、狭い閾値範囲)未満において、金属粒子は、RSL中に分散し、RSLを通る充分な導電路の形成によって第一状態と関連した高い抵抗性が低下するのを阻害することができる。閾値超えにおいて、外部刺激は、導電路を提供するのに充分な形態に金属粒子を維持し、第二状態の比較的低い抵抗性を引き出す。同様のメカニズムは、バイポーラの内容において第三状態の動作を制御することができる。
不揮発性フィラメント系抵抗性スイッチングメモリーセルに関して、RSLは、適切な外部刺激の非存在下で、適切な粒子をトラップするようにその中の充分な物理的欠陥サイトを有するために選択することができ、これによって、粒子の運動性及び分散性が低下する。メモリーセルにわたって印加される適切なプログラム電圧に応じて、導電路又はフィラメントがRSLを通じて形成される。特に、プログラムバイアス電圧を印加すると、金属イオンは、活性金属層から発生してRSL層に移動する。より具体的には、金属イオンは、RSL層中のボイド又は欠陥サイトに移動する。いくつかの実施形態において、バイアス電圧を除くと、金属イオンは、中性金属粒子になり、RSL層のボイド又は欠陥中に閉じ込められたままになる。充分な量の粒子がトラップされると、フィラメントが形成され、メモリーセルは、比較的高い抵抗状態から比較的低い抵抗状態にスイッチする。より具体的には、トラップされた金属粒子は、RSL層を通じて導電路又はフィラメントを提供し、抵抗は、一般的にRSL層を通じたトンネル型抵抗によって決定される。ある抵抗性スイッチング素子において、導電性フィラメントを少なくとも部分的に変形させて、メモリーセルを低い抵抗状態から高い抵抗状態に戻すイレーズ法が実施される。より具体的には、消去バイアス電圧を印加すると、RSLのボイド又は欠陥中にトラップされた金属粒子が動きやすくなり活性金属層の方に戻るように移動する。この状態変化は、メモリーの内容において、バイナリビットのそれぞれの状態と関連することができる。多重メモリーセルのアレイに関して、メモリーセルのワード、バイト、ページ、ブロック等は、バイナリ情報の0又は１を表し、そして、長時間バイナリ情報を保存する効力でそれらの状態を保持することによってプラグラム又は消去することができる。各種実施形態において、マルチレベル情報(例えば、マルチビット)は、かかるメモリーセルに保存してもよい。
本願明細書の様々な実施形態は、種々の物理的性質を有する様々なメモリーセル技術を利用することができることを理解すべきである。例えば、種々の抵抗性スイッチングメモリーセル技術は、プログラム可能な種々のディスクリート抵抗と、種々の関連プログラム/消去電圧と、他の識別特徴と、を有することができる。例えば、対象となる開示の様々な実施形態は、第一極性の電気信号に対する第一スイッチング応答(例えば、一組のプログラム状態のうちの1つに対するプログラミング)及び第二極性を有する電気信号に対する第二スイッチング応答(例えば、消去状態に対する消去)を示すバイポーラスイッチング素子を使用することができる。バイポーラスイッチング素子は、例えば、同じ極性及び種々の大きさを有する電気信号に応じた第一スイッチング応答(例えば、プログラム)及び第二スイッチング応答(例えば、消去)を示すユニポーラ素子と対照的である。
特定のメモリーセル技術又はプログラム/消去電圧が本願明細書において様々な態様及び実施形態に関して特定されていない場合、かかる態様及び実施形態は、当業者にとって公知又は本願明細書に提供されている内容によって当業者にとって公知となったように、任意の適切なメモリーセル技術を組み込んで、その技術に適したプログラム/消去電圧によって作動することが意図されている。種々のメモリーセル技術を置換することが、当業者には公知である回路修正又は当業者には公知である動作信号レベルに対する変更を必要とする場合、置換されたメモリーセル技術又は信号レベルの変更を含む実施形態は、対象となる開示の範囲内であると更に理解すべきである。
対象となる本願の発明者は、抵抗性メモリーに加えて追加の不揮発性2-ターミナルメモリー構造物に精通している。例えば、強誘電体メモリー(RAM)は、一例である。いくつかのその他のものとして、磁気抵抗RAM、有機RAM、相変化RAM及び導電性ブリッジRAM等が挙げられる。2-ターミナルメモリー技術には、種々の長所及び短所があり、長所短所間のトレードオフは一般的なものである。抵抗性スイッチングメモリー技術は、本願明細書に開示される多くの実施形態と共に言及されているが、当業者の都合がよい場合は、他の2-ターミナルメモリー技術を、開示される実施形態のいくつかのために利用することができる。
メモリーの高密度集積化は、多くの場合、アレイ構造物を利用し、複数セルを、統合チップの導電ライン(例えばビットライン、ワードライン、データライン、ソースライン等)に沿って接続する。本開示の発明者は、共通導電ラインに複数セルを接続することによってメモリー密度を高めることができる一方で、かかる配置は、また、電気的問題(例えば、漏れ電流(例：以下の図8を参照)、センシングマージンの低下、過度の電力消費等)を引き起こし得る。これは、低い抵抗状態にプログラムされるメモリーセルに関して特に明白となり得る。例として、標的メモリーセル及びいくつかの非標的メモリーセルに一般的に接続される、選択された導電ラインに印加した動作電圧は、低い抵抗状態の非標的メモリーセルに膨大な電流を流すことができる。多数の非標的メモリーセルが(例えば、高メモリー密度を成し遂げるために)選択された導電ラインに接続した場合、電力がこの電流によって膨大に消費される。加えて、動作電圧によって引き起こされる導電ライン付近の容量電圧は、導電ライン付近から選択された導電ラインへの漏れ電流となり得る。追加の電力を消費することに加えて、この漏れ電流は、標的メモリーセルで実行されるメモリー動作のセンシングマージンを低下させる。
メモリーアレイの過剰電力消費及び漏れ電流を減らすために、トランジスターは、各メモリーセルに接続してもよく、これは、場合によっては、1トランジスター-1メモリーセルアーキテクチャーと称される。トランジスターは、メモリーセルを通る電流を閉ざす非活性状態とすることができ、これによって、そのメモリーセルでの漏れ電流を最小にすることができる。しかしながら、各メモリーセルに関するトランジスターの追加は、メモリーセルのサイズを著しく増加させ得る(そして、メモリーの関連アレイの密度を低下させ得る)。あるメモリーアレイは、1トランジスター-nメモリーセルアーキテクチャー(nは、1超えの整数)を実施することによって、メモリー密度と漏れ電流とのバランスをとっている。このアーキテクチャーにおいて、トランジスター当たりのメモリーセルの数(n)を増加させることは、メモリー密度と漏れ電流と電力消費との間のトレードオフである。従って、本発明者は、増加したメモリー密度を成し遂げる従来の試みは、消費電力及び関連したジュール加熱の増加、センシングマージンの低下並びに他の問題の解決となり得ることを理解している。
本開示の様々な実施形態は、セレクター素子(例えば、揮発性スイッチング素子)を提供するものであり、これは、セレクター素子と関連したメモリーセル(例えば、不揮発性スイッチング素子)に関する非線形電流-電圧(I〜V)応答を提供するように構成されている。特に、非線形I〜V応答は、関連したメモリーセルでの漏れ電流を著しく減らすことができる。更に、セレクター素子は、メモリーセルのサイズを実質的には増加させない関連したメモリーセルと共に製造されるモノリシックソリッドステート構造物とすることができる。抵抗性メモリーセル技術の内容において、開示されたセレクター素子は、高メモリー密度を有する1トランジスター-nレジスター(1T-nR)アーキテクチャーを容易にすることができる。いくつかの実施形態において、トランジスター当たりのメモリーセルの数(n)は、メモリーアレイの漏れ電流に著しい影響を与えることなく、512、102又はそれよりも多くすることができる。従って、開示されたセレクター素子は、漏れ電流が低く、消費電力が低く、そして、センシングマージンが良好な高メモリー密度を容易にすることができる。
ここで図面を参照する。図1は、本開示の1又は複数の実施形態による、例示的なセレクター素子100のブロック図を示している。セレクター素子100は、セレクター素子100の1又は複数の2-ターミナルに印加される適切な電気信号に応じて作動可能に構成された2-ターミナル素子とすることができる。様々な開示の実施形態において、セレクター素子100は、非線形I〜V応答を有することができ、セレクター素子100は、電圧に関する第一範囲に応じた第一範囲内の電流及び電圧に関する第二範囲に応じた第二範囲(例えば、電圧が、第一範囲よりも非常に高い)内の電流を示す(例えば、以下の図5及び6を参照)。電圧の第一範囲及び電圧の第二範囲は、一例として、閾値電圧又は閾値電圧の範囲(例えば、電圧に関する第一範囲と電圧に関する第二範囲との間の電圧)によって、区別することができる。更なる実施形態において、セレクター素子100は、モノリシック製造プロセス(例えば、フォトリソグラフィープロセス、マスク及びエッチングプロセス等)の一部として、2-ターミナルメモリー素子と直列で製造することができる(以下の図7及び8を参照)。これらの後の実施形態において、セレクター素子100は、セレクター素子100のそれぞれのものと直列にあるかかるメモリーセルのアレイのメモリー密度の向上を容易にしつつ、漏れ電流を低減及び電力消費を低下させる、2-ターミナルメモリー素子に関する非線形I〜V応答を提供するように構成することができる。例えば、2-ターミナル抵抗性メモリーセルの場合、セレクター素子100は、漏れ電流を低減し、1T-nRメモリーアレイのための電力消費を低下させつつ、比較的nの値が高い高密度1T-nRメモリーアレイを容易にすることができる。各種実施形態において、セレクター素子100は、本特許出願の現在の譲受人によって現在開発中のFASTTMセレクター素子として具体化してもよい。
セレクター素子100は、図1では、上部電極102及び下部電極106を有するように表されている。上部電極102及び下部電極106は、電気伝導体であり、電流の導通を促進する適切な物質からなる。1又は複数の実施形態において、上部電極102及び下部電極106は、適切な刺激に応じて移動可能原子又はイオンを提供する又はその供給を容易にする物質を含むことができる。適切な刺激の例として、電気フィールド(例えばプログラム電圧)、ジュール加熱、磁界又は粒子運度を誘導又は部分的に誘導する他の適切な刺激が挙げられる。少なくとも一つの実施形態において、粒子の運動性は、無誘導又は部分的に無誘導の分散又は類似の現象に応じ得る。
上部電極102又は下部電極106に適した物質の例として、貴金属(例えば、Ag、Pd、Pt、Au等)又は部分的に貴金属を含む金属合金(例えば、Ag-Al、Ag-Pd-Cu、Ag-W、Ag-Ti、Ag-TiN、Ag-TaN等)。貴金属又はその合金は、例えば、上部電極102又は下部電極106とセレクター層104との間の相互作用の低減を容易にするために用いることができる。この低減された粒子相互作用(例えば、セレクター層104の粒子と上部電極102又は下部電極106の粒子との化学的結合を低減又は回避すること)は、一例として、セレクター素子100の寿命及び信頼性の向上を容易にすることができる。上部電極102又は下部電極106に適した物質の他の例として、比較的急速に拡散する粒子を有する物質を挙げることができる。より急速な拡散は、例えば、凝集力を欠く比較的急速な拡散粒子の分散を容易にする、固体中の欠陥サイト(例えば、分子物質中のボイド又はギャップ)の中を動く能力を含むことができる。比較的急速に拡散する粒子を有する物質は、より低いバイアス値で、(例えば、非導電状態から導電状態への)セレクター素子100の急速な状態切り替えを容易にすることができる。適切な急速拡散物質の例として、Ag、Cu、Au、Co、Ni、Al若しくはFe等、適切なそれらの合金又は前述したものの適切な組み合わせが挙げられる。
少なくとも一つの実施形態において、上部電極102は、下部電極106と同一の物質又は実質的に同一の物質からなっていてもよい。他の実施態様において、上部電極102及び下部電極106は、互いに異なる物質であってもよい。更に他の実施形態において、上部電極102及び下部電極106は、少なくとも部分的に同一の物質及び部分的に異なる物質であってもよい。例えば、上部電極102は、適切な導電物質を含むことができ、例として、下部電極106は、適切な導電物質の合金又は他の適切な伝導体と組み合わせた適切な導電物質を少なくとも部分的に含むことができる。
上述のものの他に、セレクター素子100は、セレクター層104を含む。上部電極102又は下部電極106と対照的に、セレクター層104は、電気的絶縁体又はイオン伝導体とすることができる。更に、セレクター層104は、少なくとも上部電極102又は下部電極106の粒子に対して透過性が低い物質(例えば、酸化物)とすることができる。いくつかの実施形態において、セレクター層104は、不定比物質とすることができる。セレクター層104に適した物質の例として、SiOX、TiOX、AlOX、WOX、TiXNYOZ、HfOx、TaOx、NbOx等、又は、適切なそれらの組み合わせを挙げることができ、x、y及びzは、適切な不定比値とすることができる。いくつかの実施形態において、セレクター層104は、カルコゲニド又は一若しくは複数のGe、Sb、S、Teを含む固体電解質物質とすることができる。更に別の実施形態において、セレクター部材として、上述した複数の物質のスタック(例えばSiOx/GeTe、TiOx/AlOx)を挙げることができる。本開示の少なくとも一つの実施形態において、セレクター層104は、上部又は下部電極からの金属イオン注入を容易にするために、製造の間、金属をドープすることができる。
動作中、適切な電気信号を上部電極102又は下部電極106に印加してセレクター素子100の状態変化を誘導することができる。状態変化は、例えば、抵抗性又は導電性の変化とすることができる。1つの例示として、電圧、フィールド、電流等を、セレクター素子100の状態変化の誘導に関連した閾値を少なくとも有している上部電極102又は下部電極106に印加することができる。閾値でのかかる信号に応じて、セレクター素子100は、高電気抵抗及び第一電流(又は、第一範囲の電流)を有する不導電状態から低電気抵抗及び第二電流(又は、第二範囲の電流)を有する比較的導電状態に移行することができる。各種実施形態において、第二電流に対する第一電流の電流比は、少なくとも約1,000以上である。例えば、一実施形態において、電流比は、約1,000〜約10,000の電流比の範囲より選択することができる。別の実施形態において、電流比は、約10,000〜約100,000の電流比の範囲より選択することができる。更に別の実施形態において、電流比は、約100,000〜約1,000,000の電流比の範囲より選択することができる。更に他の実施形態において、電流比は、約1,000,000〜約10,000,000以上の電流比の範囲より選択することができる。他の適切な電流比を、様々な他の適切な実施形態におけるセレクター素子100に提供することができる。
図2は、本開示の追加の実施形態による、印加された信号に応じたセレクター素子200の動作挙動を描いているブロック図を表している。例えば、セレクター素子200は、描画の通り、上部電極202、セレクター層204及び下部電極206を備えている。少なくともいくつかの実施形態において、セレクター素子200は、以下の図1のセレクター素子100と実質的に類似のものとすることができるが、対象となる開示は、これらに限定されるものではない。
図2の上側において、セレクター素子200は、セレクター素子200に印加した第一信号202Aと共に示されている。第一信号202Aは、セレクター素子200の非線形I〜V応答と関連した閾値より大きい。各種実施形態において、閾値は、閾値の狭い範囲として具体化してもよい(例えば、下記参照)。セレクター素子の非線形I〜V応答と関連した閾値(例えば、電圧)という本願明細書での言及には、I〜V応答が線形(又は、略線形)挙動から非線形挙動に移行する閾値の狭い範囲(例えば、電圧値の範囲)を挙げることができることを理解すべきである。閾値の範囲は、セレクター素子のコンポーネントに関して選択される、種々の物質セット、かかる物質の配置、かかる物質の特徴(例えば、厚さ、面積、導電性)等の適合性に応じて変えることができる。
第一信号202Aは、例えば、上部電極電圧VTEがセレクター素子200の第一閾値電圧VTH1より大きい電圧として描画されているが、他の実施形態において第一信号202Aとして、上部電極202又は下部電極206の粒子の粒子運動性を誘導する他の信号(例えば、電気フィールド又は電流ジュール、更に、加熱と関連した温度)を挙げることができる。前述のものに加えて、第一信号202Aは、(例えば、少なくとも電気的な意味で)第一極性とすることができる。例えば、第一信号202Aは、上部電極202から下部電極206に印加される正の勾配を有することができる(例えば、上部電極202での正電圧又はフィールド及び206でのアース又は負電圧又はフィールド、上部電極202から下部電極206への電流の流れ等)。
第一信号202A(下部電極206に対する上部電極202)に応じて、上部電極202(又は、下部電極206)の粒子は、描画の通り、セレクター層204の中で導電路又はフィラメントを形成することができる。いくつかの実施形態において、粒子は、第一信号202Aに応じて、上部電極202(又は、下部電極206)からセレクター層204に移動することができる。他の実施形態において、例えば、セレクター層204が金属粒子によってドープされている場合、セレクター層204中の粒子は、第一信号202Aに応じて、イオン化又は整列配置(例えば、導電路に沿って空間的に組織)することができる。更に他の実施形態において、セレクター層に金属粒子がドープされている場合、粒子は、第一信号202Aに応じてイオン化又は整列配置された、セレクター層204中の既存の粒子と共に上部電極202(又は、下部電極206)から移動し、導電路を形成することができる。導電路の形成は、セレクター素子200の非線形I〜V応答と関連した、非導電状態から導電状態への移行を容易にすることができる。更に、導電路は、第一閾値を満たしている又は超えている第一信号202Aの大きさに応じて、適切に形成することができる。従って、第一閾値は、導電状態への移行を引き起こすことに関連している。
図2の下側において、セレクター素子200は、(下部電極206に対して)上部電極202に印加した第二信号202Bが認められる。第二信号202Bは、第一閾値より小さくする(例えば、VTE ＜ VTH1、例えばVTE ≒ 0V)ことができ、それに応じて、セレクター素子200は、(高)導電性の状態から(比較的)非導電性の状態に移行することができる。また、各種実施形態で、第一閾値は、狭い閾値範囲にわたっていてもよい。第一信号202Aに応じて形成された導電路は、図2の下側のセレクター層204中に表しているように、第二信号202Bに応じて、又は、第一信号202Aの除去に応じて、少なくとも部分的に消散させることができる。消散は、外力(例えば、第二信号202B)が、(上部電極202から下部電極206への)セレクター層204を通る導電路における粒子を保持するのに十分な強さでない場合、セレクター層204の中又はその外を移動する粒子の傾向の結果として発生させることができる。従って、狭い閾値範囲の最も低い閾値を下回る一実施形態において、導電路は、少なくとも部分的に変形する一方で、狭い閾値範囲の最も高い閾値以上の場合、セレクター素子200に導電状態を引き起こすのには十分な導電路を十分形成することができる。上述のことの繰り返しであるが、本願明細書での様々な実施形態において、閾値電圧に関する言及は、実際のところ、導電路の形成及び変形と関連した閾値電圧のセット(例えば、狭い電圧範囲内)を指すことができることを理解すべきである。
上述の通り、セレクター素子200は、非導電状態から導電状態に移行し、そして、揮発性様式で非導電状態へ戻ることができる。言い換えると、セレクター素子200は、セレクター素子200に印加される、第一閾値を有する第一信号202Aに応じて、導電状態となることができる。セレクター素子200は、セレクター素子200に印加される、第一閾値より小さい第二信号202Bに応じて、非導電状態となることができる。
幾つかの実施形態において、セレクター素子200は、2-ターミナルメモリーセル(例えば、抵抗性スイッチングメモリー)と電気的に直列に接続することができる。セレクター素子200は、2-ターミナルメモリーセルと直列で提供される場合、非線形I〜V特性を2-ターミナルメモリーセルに提供することができる。更に、非線形I〜V特性は、2-ターミナルメモリーセルが導電状態又は非導電状態にあるかどうかで提供することができる。例えば、第一閾値未満の信号は、非導電状態にあるセレクター素子200を引き起こす。非導電状態において、セレクター素子200は、信号が第一閾値未満の場合、直列接続のセレクター素子200及び2-ターミナルメモリーセルを通る電流を妨げる。信号が閾値以上の場合、セレクター素子200は、導電性であり、2-ターミナルメモリーセルの状態は、直列接続のセレクター素子200及び2-ターミナルメモリーセルの電気的特性を決定することができる。従って、セレクター素子200の活性化は、2-ターミナルメモリーセルへの操作アクセスを容易にする。セレクター素子200の非活性化は、(例えば、直列接続を通る電流を阻害することによって、及び、直列接続をわたって印加される大部分の電圧を降下させることによって)2-ターミナルメモリーセルへの操作アクセスを阻害する。セレクター素子200は、揮発性であり、第一閾値を有する信号がない場合は不導電状態にあるため、2-ターミナルメモリーセルにはアクセスできず、情報が保持される(例えば、その電流状態が保持される)。セレクター素子200は、一方で、非線形I〜V応答を直列接続で提供することによって、漏れ電流を阻害し、高密度メモリーアレイを容易にする。
図3は、対象となる開示の更なる態様による、例示的セレクター素子300の動作挙動を描いているブロック図を表している。1又は複数の実施形態において、セレクター素子300は、セレクター素子100又はセレクター素子200と実質的に類似するものとすることができる。しかしながら、対象となる開示は、これらに限定されるものではない。
セレクター素子300の動作挙動は、第二極性の信号に応じて示しており、前述の図2に関して記載されている第一信号202A及び第二信号202Bの第一極性とは異なる。例えば、各種実施形態において、第二極性は、第一極性と反対又は略反対とすることができる。示す通り、第二極性は、下部電極306の測定値が大きく上部電極302の測定値が小さい信号勾配(例えば、電圧勾配、電流勾配、ジュール熱勾配)を含むことができる。
図3の上側において、第二閾値(又は、適合する場合、第二閾値範囲)以上の第一信号302Aは、上部電極302に対して下部電極306に印加されている。下部電極306の粒子は、第一信号302Aに応じて、セレクター層304の中及びそこを通じて移動する。第二閾値は、セレクター素子300の導電状態を誘導する、下部電極306から上部電極302へのセレクター層304にわたる導電路の適切な形成に関連している。いくつかの実施形態において、第二閾値(又は、閾値範囲)は、上述の図2に示す上部電極202から下部電極206への導電路の形成と関連した第一閾値(又は、閾値範囲)と異なるもの(異なる値)とすることができる点に留意すべきである。閾値の相違は、例えば、上部電極と下部電極が、異なる粒子運動性、異なるイオン強度、異なるサイズ又は異なる形状等を有する異なる材質で形成されている場合に発生し得る。上部電極302又は下部電極306に関する上記相違、異なる材質の使用、物質の順序(例えば、セレクター層304と上部電極302又は下部電極306との間の追加層(例：バリア層)の追加)、物質の性質又は特性によって、(図3に描画する)下部電極306から上部電極302へのフィラメント形成に関連した閾値電圧と、(図2に描画する)上部電極202から下部電極206へのフィラメント形成に関連した閾値電圧との相違を引き起こすことができる。
図3に描画するように、導電路の形成は、下部電極306から上部電極302へのセレクター層304を通じて移動する下部電極306の適切な粒子又は導電路を形成するために整列配置/移動するセレクター層304中の既存の金属粒子(例えば、セレクター層にドープされた金属粒子)を含むことができる。図3の下側において、第二閾値(又は、閾値範囲)より小さい第二信号302Bは、下部電極306に印加される。第二信号に応じて、導電路の粒子は、セレクター層304を通じて(又は、下部電極306の方へ/の中で)分散して、導電路が少なくとも部分的に変形する。これによって、セレクター素子300の非導電状態が誘導される。従って、狭い閾値範囲の最も低い閾値を下回る一実施形態において、導電路は、少なくとも部分的に変形する一方で、狭い閾値範囲の最も高い閾値以上の場合、セレクター素子300に導電状態を引き起こすのには十分な導電路を十分形成することができる。上述のことの繰り返しであるが、本願明細書での様々な実施形態において、閾値電圧に関する言及は、実際のところ、導電路が形成又は変形するかどうかに依存する、(狭い電圧範囲からの)閾値電圧のセットを指すことができることを理解すべきである。
他の実施態様において、電圧源の極性が上部電極302及び下部電極306に対して正から負と規定する場合、狭い閾値範囲の最も低い閾値を下回ると、セレクター素子300に導電状態を引き起こすのには十分な導電路を十分形成することができる一方で狭い閾値範囲の最も高い閾値以上の場合、導電路は、少なくとも部分的に変形する。以下で、この例を示す。
各種実施形態において、セレクター素子300は、第一極性の信号に応じて、セレクター素子200に関して上述した性質を有することができる。従って、セレクター素子300は、第一極性の信号に応じて、上部電極302からセレクター層304を通って延在する、粒子を含む導電路を形成することができ、第二極性の信号に応じて、下部電極306からセレクター層304を通って延在する、粒子を含む第二導電路を形成することができる。少なくともいくつかの実施形態において、導電路は、下部電極306の粒子を少なくとも部分的に(例えば、下部電極306の境界付近で)含むことができ、同様に、第二導電路は、上部電極302の粒子を少なくとも部分的に(例えば、上部電極302の境界付近で)含むことができる。従って、セレクター素子300は、第一極性に沿った第一導電状態への移行を促進する第一閾値及び第二極性に沿った第二導電状態への移行を促進する第二閾値を有することができる。この動作は、バイポーラメモリーセルと共に実施して、第二極性信号と第一極性信号に関する非線形I〜V特性を提供することができる。実際的な条件において、双方向性非線形I〜V特性は、正又は負極性信号由来の漏れ電流の阻害を容易にすることができる。従って、直列接続のセレクター素子300及び2-ターミナルメモリーセルは、(例えば、第一極性を有する)プログラム信号若しくはリード信号又は(例えば、第二極性を有する)消去信号から生じる漏れ電流を低減することができる。少なくともいくつかの実施形態において、セレクター素子300に関するこの記述(及び図3の他の適切な記述)は、上述の図2のセレクター素子200と同様に適用可能であることを理解すべきである。また、その反対も同様であり、セレクター素子200に関して記載されている例示の実施形態は、適切な実施形態であるセレクター素子300に適用することができる。従って、図3及び2に記載されている例示的実施形態は、適合する場合、互いに置換可能であると考えるべきである。
各種実施形態において、セレクター素子300は、動作パラメーターのセット内で作動することができる。いくつかの実施形態において、動作パラメーターのセットは、(例えば、閾値信号を下回ると少なくとも部分的に変形する比較的弱いフィラメントを形成することによって)セレクター層304の揮発性状態スイッチングを維持する、長寿命のスイッチングを提供する、目標の電力消費を達成する等のように又はその適切な組み合わせとなるように選択することができる。いくつかの実施形態において、セレクター素子300(そして、例えば、直列接続のセレクター素子300及び2-ターミナルメモリーセル)を通る電流は、最大電流値に限定することができる。
例えば、最大電流値は、300マイクロアンペア(μA)若しくはそれ未満、300μA若しくはそれ未満又は他の適切な最大値に限定することができる。他の実施態様において、セレクター層304は、目標の厚さ範囲内に維持される厚さを有することができる。例えば、セレクター層304の厚さは、約0.5ナノメートル(nm)から約50nmとすることができる。各種実施形態において、現在の実験データに基づくと、約1ボルトの閾値電圧に基づく驚くほど効果的な結果を提供する典型的な厚さは、約1〜約20nm、より詳しくは約1nm〜約10nmの範囲内であってもよい。少なくとも一つの実施形態において、セレクター層304(又は、例えば、以下の図2のセレクター層204)の厚さは、目標値を有する又は目標範囲内のセレクター素子300の状態スイッチングと関連した信号閾値(例えば、電圧閾値、電流閾値、フィールド強度閾値等)が提供されるように選択することができる。1つの例示的な例として、厚さは、約0.1ボルト〜約4ボルトの、状態スイッチングと関連した閾値電圧が提供されるように選択することができる。閾値電圧を目標値に維持することによって、不揮発性フィラメントの形成を低減又は回避することができる。
いくつかの実施形態において、セレクター層304(又は、セレクター層204)に利用した物質の化学量論的値は、目標値で提供することができる。例えば、SiOxセレクター層304(又は、セレクター層204)の「x」に関する化学量論的値は、約0.5〜約2とすることができる。少なくとも一つの実施形態において、化学量論的値は、セレクター層304(又は、セレクター層204)を通る導電路(例えば、フィラメント)の目標幅が成し遂げられるように選択することができる。いくつかの実施形態において、セレクター層304(又は、セレクター層204)に利用される物質の化学量論的値の増加は、セレクター層304又は204の欠陥密度(例えば、ダングリングボンドの密度、粒子ボイドの密度等)を減らすことができ、化学量論的値は、標的幅の導電路をもたらす目標欠陥密度を成し遂げられるように選択することができる。少なくとも一つの開示の実施形態において、セレクター層の厚さ及び化学量論的値は、最大閾値電圧と最大欠陥密度との間の目標妥協点を成し遂げられるように、それぞれ選択することができる。
図4は、本開示の代替又は追加の態様による、例示的ソリッドステートスイッチング素子400のブロック図を示している。1又は複数の実施形態において、ソリッドステートスイッチング素子400は、2-ターミナルメモリー素子と直列の揮発性スイッチング素子として作動するように構成することができる。他の実施態様において、ソリッドステートスイッチング素子400は、スタンドアローンソリッドステート電子回路コンポーネント(例えば揮発性スイッチ)として、又は、1又は複数の他の電子素子と共に(例えば、CMOS基板に又はその上で製造させた1又は複数のCMOS素子と共に作動可能な)電子回路コンポーネントとして作動するように構成することができる。
描画の通り、ソリッドステートスイッチング素子400は、上部電極402、イオン伝導層1404、セレクター層406、イオン伝導層2408及び下部電極410を備えることができる。様々な代替実施形態において、ソリッドステートスイッチング素子400は、イオン伝導層1404又はイオン伝導層2408を、両方ともというよりはむしろ、一方又はもう片方を備えることができる。代替又は追加の実施形態において、上部電極402、セレクター層406及び下部電極410は、上述の図3及び2の同じような名前の層と実質的に類似するものとすることができるが、対象となる開示では、これに限定されるものではなく、種々の物質又は特性を、本開示の範囲内でセレクター層406に関連させる(セレクター層406がイオン伝導層1404又はイオン伝導層2408に隣接する場合の適合性のために選択する)ことができる。
上部電極402又は下部電極410としては、貴金属、部分的に貴金属を含む適切な金属合金、急速に拡散する物質(例えば、Cu、Al、Ti、Co、Ni、Ag等)若しくは急速な拡散する金属の適切な合金等又はその適切な組み合わせが挙げられる。各種実施形態において、上部電極402又は下部電極410は、活性金属とすることができる一方で、他の実施形態において、上部電極402又は下部電極410は、集積回路配線金属(例えば、W、Al、Cu、TiN、TiW、TaN、WN等)とすることができる。いくつかの実施形態において、上部電極402及び下部電極410は、同一の材質とすることができ、他の実施形態において、上部電極402及び下部電極410は、異なる材質とすることができる。
上述のことに加えて、ソリッドステートスイッチング素子400は、セレクター層406を含むことができる。セレクター層406は、上部電極402又は下部電極410のイオンに対する透過性が低い電気抵抗物質を有することができる。低透過性は、本願明細書に記載されているように、閾値未満の信号に応じて、セレクター層406中の伝導性イオンの信頼性が高い変形又は分散を促進することができる。言い換えると、低透過性は、セレクター層406中で導電路の揮発性形成及び変形を促進することができる。
上述のことに加えて、ソリッドステートスイッチング素子400は、イオン伝導層1404及びイオン伝導層2408を含むことができる。イオン伝導層1404又はイオン伝導層2408は、固体電解質(例えば、Ag-Ge-S、Cu-Ge-S、Ag-Ge-Te、Cu-Ge-Te、GeSb等)、金属酸化物合金(例えば、AgSiO2、CuAl2Ox等)を有することができる。いくつかの実施形態において、ソリッドステートスイッチングイオン伝導層1404は、上部電極402のイオンの拡散係数メトリックに少なくとも部分的に依存することができる。別の実施形態において、イオン伝導層2408の存在は、下部電極410のイオンの拡散係数メトリックに少なくとも部分的に依存することができる。更なる実施形態において、イオン伝導層1404又はイオン伝導層2408は、上部電極402又は下部電極408と比較して、セレクター層406のより急速なイオン発生(つまり、より急速なスイッチング又はより低い電圧スイッチング)をもたらすように選択することができる。
図5は、本願明細書に記載されている1又は複数の追加の実施形態による、セレクター素子に関する例示的な電気的応答500の線図を示している。特に、電気的応答500は、本願明細書に記載されているセレクター素子のセレクター層と関連し得る。描画の通り、電気的応答500の縦軸は、セレクター素子全体(例えば、上部電極から下部電極)に導かれる電流(アンペア[A])を表し、電気的応答500の横軸は、セレクター素子にわたって印加される電圧(ボルト[V])を表す。(例えば、上部電極で測定すると)横軸の左側が負電圧となり、横軸の右側が正電圧となることに留意されたい。
電流値の鋭い非線形変曲点は、正閾値電圧Vth1付近及び負閾値電圧Vth2付近で生じる。いくつかの実施形態において、正閾値電圧Vth1は、負閾値電圧Vth2と同じ又は実質的に同じ電圧を有することができる。しかしながら、他の実施形態において、正閾値電圧Vth1は、負閾値電圧Vth2と異なる大きさを有することができる。
各種実施形態において、セレクター「オフ」電流502とラベルが付されている青い矢は、電流の変曲点を示すものであり、下の部分は電圧に対して電流がゆっくりと低下し、上の部分は電圧の増加と共に非常に急速に電流が(例えば、テスター又は外部入力装置によってセットされた)電流コンプライアンスレベル506まで増加する。セレクター「オン」電流504は、Vth1又はVth2よりわずかに高い電圧で成し遂げられる。図5の例において、0から約1.5ボルトの間に、オフ状態電流が、約1E-9アンペアより低く示されている。他の実験において、低オフ状態電流は、約1ボルトの変曲点電圧を有する実施形態において、例えば、1E-10アンペアより低い値又は1E-11アンペアより低い値等で成し遂げられた。
前記の通り、Vth1は、Vth2と類似していても異なっていてもよい。更に、逆分極(例えばV＜0)での変曲点に関する電流の量は、V＞0の変曲点に関する電流と異なっていてもよい。図5の例において、オフ状態電流は、約5E-9より低くてもよい。他の実験において、低オフ状態電流は、約-0.5ボルトの変曲点電圧を有する実施形態において、例えば、1E-10アンペアより低い値又は1E-11アンペアより低い値等で成し遂げられた。各種実施形態において、電気的応答500は、Vth1(Vth1は狭い電圧範囲を指す)の範囲より低い電圧と比較して、電圧がVth1の範囲を満たす又はそれを超える且つ電流コンプライアンスの前までの、電圧の関数としての電流の比較的急な変化によって特徴づけることができる。例えば、電気的応答500は、電圧当たりの電流の桁数(例えば、電流の桁の変化)又はIDECADE/Vの関数として、又は、電流の桁数当たりの電圧(V/IDECADE)の関数として測定される電流増加を有することができる。いくつかの実施形態において、電気的応答500は、Vth1以上の電圧のサブセットに関して、100ミリボルト(mV)当たりの約3.5桁から約4桁、又は、約0.035桁/mVから約0.04桁/mV増加することができる。
あるいは、電気的応答500は、約25から約29Vの間の変化/Vthで最も低い値からVthの最も高い値の間の桁数によって特徴づけることができる。他の実施態様において、電気的応答500は、Vth2以下の負電圧のサブセットに関して、約0.030桁/mVから約0.040桁/mVの間の(例えば、負電圧に応じた)電気的応答500を有することができる。異なる言及として、電気的応答500は、Vth2の範囲の電圧のサブセットに関して約25mV/桁数から約33mV/桁数の間とすることができる。他の実験において、電気的応答は、約17mV/桁数(6桁数当たり約100mVのVth範囲)又は約0.06桁数/mvであると測定された。このような実施形態において、名目上のVth値は、約1ボルト程度ある。本開示を考慮すると、約10mV/桁数から約100mV/桁数の範囲内の電気的応答500が現状で達成可能である。更に、0.1mV/桁数から約0.01mV/桁数程度の電気的応答が現状で有効であると考えられる。
電気的応答500に関する名目上の閾値電圧は、約1.5ボルトから約2ボルトの間にある。いくつかの実施形態において、名目上の閾値電圧は、約1.5ボルトから約1.8ボルトの間とすることができる。これらの閾値電圧範囲に関して、図5において、セレクター「オフ」電流502及びセレクター「オン」電流504の大きさの差異は、正電圧に関して約4桁(例えば、1x104又は10,000)であり、負電圧に関して約3及び1/2桁(例えば、5x103又は5,000)である。低閾値電圧Vth1及びVth2を有する一実施形態において、セレクター「オフ」電流502対セレクター「オン」電流504の大きさに非常に大きい差異を成し遂げることができる。例えば、名目上の閾値電圧Vth1が約1.1ボルトである実施形態において、電気的応答は、約16mV/桁数である。
各種実施形態において、電気的応答500は、種々のセレクター素子に応じて変化し得る。例えば、セレクター素子に使用される物質のバリエーションは、セレクター「オフ」電流502、セレクター「オン」電流504及び正並びに負閾値電圧を含む電気的応答500のバリエーションとなり得る。別の実施形態において、セレクター部材層の厚さは、電気的応答500に付加的に影響を及ぼし得る。従って、目標とする電気的応答500は、セレクター素子に関して適切な上部電極物質、セレクター層部材若しくは厚さ又は下部電極物質を選択することによってある程度成し遂げることができる。
図6は、対象となる開示の追加の実施形態による、セレクター素子に関する電気的応答600の線図を描いている。電気的応答600の縦軸は、セレクター素子によって導かれる電流(A)を表し、電気的応答600の横軸は、セレクター素子にわたって印加される電圧(V)を表す。セレクター「オフ」電流602は、電流コンプライアンス606でのセレクター「オン」電流604に対して約6〜約10桁の範囲内のオン/オフ比を有し、1x10-11アンペア(10.0x10-12)から1x10-4アンペア(100.0x10-6)にかけて、非常に急激な非線形応答によって示されている。一例において、「オフ」電流に対する「オン」電流の7桁の電流比又は10,000,000の比率が成し遂げられる。この比率は、ほんの300ミリボルト未満の名目上の正閾値電圧又はVth1と、約-200ミリボルトの名目上の負閾値電圧又はVth2で成し遂げられる。適切なセレクター及び上部電極又は下部電極物質を備えるセレクター素子600を利用することによって、「オフ」電流に対する「オン」電流のより小さい比率を成し遂げることができる。例えば、一実施形態において、1,000,000〜約10,000,000の範囲の電流比を成し遂げることができる。別の実施形態において、約100,000〜約1,000,000の範囲の電流比を成し遂げることができる。更に別の実施形態において、約10,000〜約100,000の範囲の電流比を成し遂げることができる。更に他の実施形態において、約1,000〜約10,000の範囲の電流比を成し遂げることができる。少なくとも一つの開示された実施形態において、約100,000以上の電流比を成し遂げることができる。少なくとも一つの更なる実施形態において、約10.0x10-9と同じ大きさの電流比を成し遂げることができる。
電気的応答600は、電圧の関数としての電流の増加によって特徴づけることもでき、その逆も同じである。Vth1以上の電圧のサブセットに関して、電気的応答600は、一実施形態において、約3.5mV/桁数から約14mV/桁数の間に電気的応答600を有することができる。別の実施形態において、電気的応答600は、Vth1以上の電圧のサブセットに関して、約0.07桁数/mVから約0.25桁数/mVの間に電気的応答600を有することができる。更なる実施形態において、Vth2以下の電圧の第二サブセットに関して、電気的応答600は、約7mV/桁数から約7.5mV/桁数の間とすることができる。別の実施形態において、電圧の第二サブセットに関して、電気的応答600は、約0.15桁数/mVから約0.12桁数/mVの間とすることができる。少なくとも一つの追加の例において、開示されたセレクター素子の電気的応答は、約1.5mV/桁数又は約0.7桁数/mVとすることができる。更なる実施形態において、電気的応答は、約1mV/桁数から約60mV/桁数の範囲より選択することができる。更に別の実施形態において、電気的応答は、約1桁数/mVから約0.15桁数/mVの範囲より選択することができる。
図7は、本開示の更なる実施形態による、例示的メモリー素子700のブロック図を示している。メモリー素子700は、セレクター素子706と電気的に直列の2-ターミナルメモリーコンポーネント702を備えることができる。加えて、メモリー素子700は、メモリー素子700にわたる動作信号(例えば、リード信号、消去信号、プログラム信号及びリライト信号等)を印加するための第一ターミナル702A及び第二ターミナル702Bを備えることができる。
メモリー素子700は、不揮発性2ターミナルスイッチング素子とすることができる。抵抗性メモリー、抵抗性スイッチングメモリー(例えば抵抗性ランダムアクセスメモリー(RRAM))、位相変化メモリー(PCRAM)、磁気抵抗メモリー(MRAM)、強誘電性メモリー(FeRAM)、有機メモリー(ORAM)、導電性ブリッジメモリー(CBRAM)、ワンタイムプログラマブルメモリー(OTP)等を例として挙げることができる。特定の実施形態において、メモリー素子700は、バイポーラメモリー素子とすることができる。従って、メモリー素子700は、第一極性の信号に応じて、プログラム又はライトを行なうことができる。更に、メモリー素子700は、第二極性の信号に応じて消去することができる。各種実施形態によれば、セレクター素子706は、バイポーラスイッチング素子として構成することができる。このような実施形態において、セレクター素子706は、第一極性閾値である閾値1(例えば、第一極性閾値電圧Vth1等)を超える第一極性の信号に応じて、不導電状態から導電状態へスイッチすることができる。更に、セレクター素子706は、第二極性閾値である閾値2(例えば、第二極性閾値電圧Vth2等)を超える第二極性の第二信号に応じて、不導電状態から導電状態へスイッチすることができる。
各種実施形態において、セレクター素子706は、2-ターミナルメモリーコンポーネント702の関連オフ状態(例えば、消去状態)の電気抵抗よりも不導電状態の電気抵抗のほうが高いようにすることができる。同様に、セレクター素子706は、2-ターミナルメモリーコンポーネント702の関連オン状態(例えば、プログラム状態)の導電率よりも導電状態の導電率のほうが高くなるようにすることができる。従って、セレクター素子706は、メモリー素子700の活性化/非活性化コンポーネントとしての役割を果すことができ、不導電状態の場合、2-ターミナルメモリーコンポーネント702でのメモリー動作を阻害し、導電状態の場合、2-ターミナルメモリーコンポーネント702でのメモリー動作を有効にする。2-ターミナルメモリーコンポーネント702及びセレクター素子706がバイポーラスイッチング素子である実施形態に関して、セレクター素子706の活性化/非活性化効果は、第二極性の信号(例えば、消去信号等)だけでなく、第一極性の信号(例えば、リード信号、プログラム信号等)に応じて生じることができる。
少なくとも一実施形態において、メモリー素子700の活性化/非活性化は、分圧器によって特徴づけることができる。例えば、オフ状態の場合、セレクター素子706は、2-ターミナルメモリーコンポーネント702よりも適切に大きい抵抗を有するように選択することができる。従って、オフ状態の場合、セレクター素子706は、2つの末端ターミナル702Aと702Bとの間に印加される大部分の電圧が降下するように構成することができ、これによって、2-ターミナルメモリーコンポーネント702のプログラミング、消去又はリーディングに適した電圧から2-ターミナルメモリーコンポーネント702が絶縁される。第一極性閾値超えの電圧は、セレクター素子706をオン状態にし、2-ターミナルメモリーコンポーネント702よりも低い抵抗へセレクター素子706の抵抗を低下させる。これによって、メモリー素子700に印加される信号が2-ターミナルメモリーコンポーネント702に影響を与えるようになる。セレクター素子706がバイポーラ素子である実施形態において、セレクター素子706は、第二極性の信号であって、(2-ターミナルメモリーコンポーネント702をかかる信号から絶縁する)第二極性閾値未満又は(2-ターミナルメモリーコンポーネント702をかかる信号にさらす)第二極性閾値超えの信号に対して、第一極性の信号に関して上述したのと同様に応答することができる。しかしながら、いくつかの実施形態において、セレクター素子706は、第一極性と第二極性信号に関して少なくとも部分的に異なって応答することができる。一例として、セレクター素子706は、第二極性信号に応じる第二閾値と比較して、第一極性信号に応じる第一閾値を異なるものとすることができる。他の例において、セレクター素子706は、第二極性信号等又は適切なそれらの組み合わせに関する関連非線形応答と比較して、第一極性信号に関する非線形応答を異なるものとすることができる。
本開示の発明者達は、メモリー素子700が、高密度メモリーを先端技術ノードにもたらす他の提案された又は理論立てられたメカニズムに勝る有意な利点を提供することができると考えている。本願明細書に記載されている通り、セレクター素子706は、非線形I〜V応答を2-ターミナルメモリーコンポーネント702にもたらすことができる。非線形応答は、大きな値のn(例えば、nは、512、1024、又は、それ超え)を有する1T-nRメモリーアレイに関する漏れ電流を非常に低減することができる(例えば、以下の図9を参照)。
加えて、セレクター素子706は、他の非線形電子回路コンポーネント(例えばソリッドステートダイオード)に勝る有意な利点を提供することができる。一例として、セレクター素子706は、比較的低い温度で製造することができる一方で、ソリッドステートダイオードは一般的に摂氏500℃を超える必要がある。高温は、かかる温度が集積回路のサーマルバジェットを超える場合、集積回路の上でのバックエンドデバイス製造(例えば、配線工程)を阻害し得る。セレクター素子706は、多くの集積回路のサーマルバジェット内で製造することができる一方で、ソリッドステートダイオードは一般的にそうすることができない。いくつかの実施形態において、セレクター素子706は、400℃未満で製造することができ、他の実施形態において、セレクター素子706は、300℃未満で製造することができ、更に他の実施形態において、セレクター素子706は、200℃又は200℃未満で製造することができる。これらの温度によって、製造済みCMOS素子若しくはシリコンオンインシュレーター(SoI)素子等又は適切なそれらの組み合わせ(例えば、以下の図8を参照)を含む多くの集積回路上でのメモリー素子700のバックエンド製造が可能になる。
前述のものに加えて、ソリッドステートダイオードは、22nm又はそれ未満の技術ノードでは、確実に製造することも確実に作動させることもできない。対照的に、セレクター素子706は、いくつかの実施形態において22nm技術ノードで作動することができ、追加の実施形態において、セレクター素子706は、14nm技術ノードで作動することができ、更に他の実施形態において、セレクター素子706は、10nm技術ノード、7nm技術ノード又は5nm技術ノード等(又は、22nmより小さい適切なハーフノード)で作動することができる。更に、ソリッドステートダイオードは、正極性信号及び負極性信号に応じて高抵抗から低抵抗にスイッチするバイポーラ様式では一般的に作動しない。従って、ソリッドステートダイオードは、リライタブルメモリー用途のためにバイポーラメモリーと共に一般的に用いることができない。セレクター素子706は、限定するものではないが、非直線的な特性をバイポーラメモリーに提供することができ、これによって、第二極性の消去信号に関する非線形I〜V応答に加えて、第一極性のプログラム又はリード信号に関する非線形I〜V応答を容易にすることができる。上記のものに関して、セレクター素子706は、二次元アレイに加えて、メモリー素子700の三次元アレイに利用することができ、これによって、二次元アレイで限定されていた技術よりも非常に大きなメモリー密度をもたらされる。
本開示の代替又は追加の実施形態において、セレクター素子706は、セレクター素子706と関連した閾値電圧よりも小さい印加電圧に応じる第一電流と関連したセレクター部材を備えることができる。更に、セレクター部材は、閾値電圧以上の印加電圧に応じて、第二電流と関連することができる。第一電流に対する第二電流の比率は、一又は複数の実施形態において、約1,000〜約10,000の比率の範囲より選択することができる。他の実施形態において、第一電流に対する第二電流の比率は、約10,000〜約100,000の比率の範囲より選択することができる。更に別の実施形態において、第一電流に対する第二電流の比率は、約100,000〜約1,000,000の比率の範囲より選択することができる。更なる実施形態によれば、第一電流に対する第二電流の比率は、約1,000,000〜約10,000,000の比率の範囲より選択することができる。
他の開示された実施形態によれば、セレクター素子706は、第一金属からなる上部電極708及び第二金属からなる下部電極716を備えることができる。各種実施形態において、第一金属は、第二金属と類似するものとすることができる一方で、少なくとも一つの実施形態において、第一金属は、第二金属と同じにすることができる。更なる実施形態において、第一金属又は第二金属は、活性金属、W、Al、Cu、TiN、TaN、WN及びTiWからなる群より選択することができる。他の実施形態において、セレクター素子706は、第一イオン伝導体710又は第二イオン伝導体714を備えることができる。一実施形態において、第一イオン伝導体710又は第二イオン伝導体714は、イオン伝導体、電解質(例えば、固体電解質)、カルコゲニド、金属酸化物及び金属酸化物合金からなる群より選択することができる。
追加の実施形態によれば、セレクター素子706は、セレクター層712を備えることができる。セレクター層712は、セレクター部材を備えることができ、セレクター部材は、上部電極708及び下部電極716にわたる電圧に応じてセレクター層712のセレクター部材中に伝導性イオンが透過することができるように構成されている。更なる実施形態において、セレクター部材は、絶縁体、不定比酸化物、固体電解質、カルコゲニド、及び金属ドープ物質からなる群より選択される物質を含むことができる。
他の実施形態によれば、セレクター素子706は、2-ターミナルメモリーコンポーネント702のプログラム電圧の約半分である、第一極性の閾値電圧又は第二極性の第二閾値電圧を有することができる。このような実施形態において、2-ターミナルメモリーコンポーネント702のリード電圧は、プログラム電圧より小さく且つ第一極性の閾値電圧又は第二極性の第二閾値電圧より大きくすることができる。
図8は、対象となる開示の1又は複数の実施形態による、2-ターミナルメモリー素子の多重アレイを備え、このアレイの伝導体上の漏れ電流を低減するように構成された例示的なメモリーアーキテクチャー800の側面からのブロック図を示している。いくつかの実施形態において、メモリーアーキテクチャー800は、先端技術ノード(例えば、22nm及びそれ未満)でもメモリー密度の向上を容易にすることができる。他の実施態様において、メモリーアーキテクチャー800は、非常に安価な製造コストで、製造済み電子回路コンポーネントを含む集積回路と一体化した、大容量で、急速なスイッチングが可能な高寿命メモリーの製造を容易にすることができる。
描画の通り、メモリー素子800は、基板802を備えることができる。基板802は、シリコンウェーハ、又は基板802上、その中又は部分的にその中の1又は複数の電子素子804の製造に利用される他の適切な絶縁半導体物質とすることができる(例えば、電子素子804として、複数の電子素子若しくはSoI素子等又はその適切な組み合わせを挙げることができる)。図8の例において、電子素子804は、少なくとも部分的に基板802内に形成することができる。電子素子804は、完全に基板802内に示されているが、電子素子804が基板802(例えば、基板工程層)上又はそれよりも上に少なくとも部分的に構築することができることを理解すべきである。例えば、1又は複数の電子素子804は、基板802内に形成されたソース又はドレイン接点を有するトランジスター又は基板802より上の層のフローティングゲート等を備えることができる。1又は複数である電子素子804は、駆動回路、論理回路、処理素子又はアレイ論理等であってもよい。配線工程は、1又は複数の絶縁体807層内に形成したり、その間に点在させたりすることができる。配線工程としては、導電層、メモリー層(例えば、抵抗性スイッチング層又は他の適切な2-ターミナルメモリー活性領域層)、セレクター層、バリア層、導電コンタクト層若しくは絶縁体層等、又は、適切なそれらの組み合わせを挙げることができる。
メモリー素子800は、メモリー素子800のメモリーセル812を活性化又は非活性化するための1又は複数のセレクトトランジスター806を備えることができる。セレクトトランジスター806は、第一ビア層であるビア1808を通じて、メモリーセル812と関連する第一ビットラインであるビットライン1810に接続することができる。セレクトトランジスター806が活性化されると、適切な信号(例えば、プログラム信号、リード信号、消去信号等)は、ビア1808を通じて、ビットライン1810に印加することができる。ビットライン1810は、メモリーセル812の第一セット(図8で表されるメモリーセルの下部セット)の第一接点のそれぞれに順番に接続している。セレクトトランジスター806の非活性化によって、動作信号からビットライン1810を隔離することができ、これによって、ビア1808上の電流が阻害される。従って、セレクトトランジスター806は、1T-nRメモリーアーキテクチャーにおける1Tトランジスターの役割を果すことができる(nは、セレクトトランジスター806によって活性化されるメモリーセル812の数によって規定される)。
第一(下部)アレイにおけるメモリーセルは、ビットライン1810に接続した各第一接点と、ワードライン818の各々に接続した各第二接点を有する。各メモリーセル812は、メモリーコンポーネント816と電気的に直列のセレクターコンポーネント814を備えることに留意されたい。メモリーコンポーネント816は、例えば、上述の図7の2-ターミナルメモリーコンポーネント702に関して説明した2-ターミナルスイッチング素子(例えば、抵抗性メモリー、位相変化メモリー及び磁気抵抗メモリー等)を備えることができる。同様に、セレクターコンポーネント814は、1又は複数の電極を有する本願明細書(例えば、上述の図1、2、3、4、7を参照)に記載されているセレクター素子、セレクター層及び任意に1又は複数のイオン導体層を備えることができる。
加えて、セレクターコンポーネント814及びメモリーコンポーネント816の配向は逆転させることができる、例えば、メモリーセル812の第一アレイは、メモリーコンポーネント816下にセレクターコンポーネント814を示して、メモリーセル812の第二アレイ(上部アレイ)は、メモリーコンポーネント816上にセレクターコンポーネント814を示すことができることを理解すべきである。メモリーセル812は、描かれた配置に限定されるものではなく、代替の実施形態において、メモリーセル812は、各メモリーコンポーネント816下にそれぞれのセレクターコンポーネント814を一様に備えることができ、他の実施形態は、各メモリーコンポーネント816上にそれぞれのセレクターコンポーネント814を一様に備えることができ、更に他の実施形態は、前述の組み合わせを備えることができ、更なる実施形態は、メモリーセル812のサブセットに関して、各セレクターコンポーネント814及びメモリーコンポーネント816の均一でない配向を含むことができることを理解すべきである。
メモリーセル812の第二アレイ(上部アレイ)は、それぞれのメモリーコンポーネント816でワードライン818の各々に接続し、関連セレクターコンポーネント814で第二ビットラインであるビットライン2820に接続している。ビットライン2820は、(セレクトトランジスターによって活性化される)第一層ビア1806、第二層ビア2822及び第三層ビア3824を含む一連のビアを通じて活性化できる。他の実施態様において、より多くのビア又はより少ないビアを、ビットライン2820とその関連セレクトトランジスター806とを接続するために利用することができる。
いくつかの実施形態において、ビア1806、ビア2822又はビア3824(あわせてビア層806、822、824と称する)は、本技術分野では周知の通り、又は、本願明細書に提供される内容によって当業者には公知の通り、ビットライン810、820又はワードライン818、ソースライン(不図示)等を、電子素子804のコンポーネント又は2-ターミナルスイッチング素子812に接続することができる。ビア層806、822、824は、金属及び導電性シリコン系物質等を有することができる。いくつかの開示された実施形態において、ビア層806、822、824又はその他のビア層(不図示)は、非線形メモリーセル812の1又は複数の層の形成に利用することができる(例えば、メモリーコンポーネント814又はセレクターコンポーネント816の1又は複数の層は、ビア層806、822、824と共に少なくとも部分的に製造することができる)。
メモリー素子800は、二次元又は三次元アレイといった更なるディメンションにて推定されるメモリーセル812のアレイを備えることができることを理解すべきである。例えば、メモリー素子800は、図8の内外にメモリーセル812の追加のアレイを備えることができる。更なる実施形態において、メモリー素子800は、ビットライン2820上にビットライン及びワードラインの追加の層を、その間のメモリーセル812の各アレイと共に備えることができ、これによって、垂直方向のメモリーセル812の数を増やすことができる。
メモリーセル812は、垂直配置(例えば、セレクターコンポーネント816上にメモリーコンポーネント814)として示されており、他の実施形態において、非線形メモリーセル812は、傾斜角に沿って配置することができる点に留意されたい。例えば、メモリーコンポーネント816、セレクターコンポーネント814又は前述のソリッドステート層のサブセットは、基板802の上面に対して垂直でない方向に沿って順次配置することができる。少なくとも一つの実施形態において、メモリーコンポーネント814及びセレクターコンポーネント816は、基板802の上面に対して平行又は略平行である方向又は他の適切な方向に配置することができる。このような実施形態において、ワードライン818又はビットライン1810又はビットライン2820は、斜め配向に適応させるのに適切な方法で(例えば、ビア中のフィルム又は充填物として)再配向させることができる。
本開示の発明者達は、非線形電子コンポーネントを製造するためのある従来技術が非常に高い温度(例えば、500℃、600℃又はそれを超える温度)を伴うものと理解している。本発明者達は、これらの高温工程が先進のCMOS処理とは一般的に相容れないと理解している(例えば、最大許容工程温度は、< 370〜430℃である)。従って、本発明者達は、メモリー素子800の製造には、従来、非モノリシック工程が必要であったと理解している。しかしながら、本発明者達は、非モノリシック製造が、例えば、モノリシック工程よりも複雑で、高コストで、製造時間が長く、諸経費が高いと考えている。対照的に、モノリシック製造は、一例として、単一の集積チップ(その中(又はその上)に製造済みの電子素子804を備えている)に非線形メモリーセル812(又は、例えば、インターコネクト層806、ビア層810、812又は金属導体818)を形成する追加のマスク又はエッチング工程のセットを単に伴うだけである。
図9は、本開示の追加の実施形態において、メモリーセルの例示的なアレイ900のブロック図を示している。描画の通り、アレイ900は、第一セットの伝導体であるビットライン902と第二セットの伝導体であるワードライン904と2-ターミナルメモリー素子を備えるクロスバーメモリーアレイとすることができ、第一セットの伝導体であるビットライン902は、第二セットの伝導体であるワードライン904と実質的に平行であり、各2-ターミナルメモリー素子は、各ビットライン902とワードライン904との交点に存在する。アレイ900は、ビットライン間電位(例えば、容量電圧)によって引き起こされるスニークパス電流に加えて、ワードライン904のうちの選択された1つに印加されたプログラム供給信号によって引き起こされるスニークパス電流(本願では別名、漏れ電流)を示している。アレイ900は、スニークパス電流に関する問題を示している。従って、アレイ900は、2-ターミナルメモリーの非直線的な特性の利益を示すのに役に立つ。
前述の通り、アレイ900は、ワードライン904のセットに対して実質的に直交するビットライン902のセットを備える。それぞれのビットライン902A、902B、902Cがワードライン904A、904B、904Cの1つと交差する場所において、非線形2-ターミナルメモリーセルは、ビットライン902の1つに接続した第一ターミナルと、ワードライン904の1つに接続した第二ターミナルを有するように配置されている。更に、選択セル906は、プログラム操作の標的となる非線形2-ターミナルメモリーセルである。特に、プログラム操作は、ワードライン904Bに印加される約3ボルトのプログラム信号910を含む。いくつかの実施形態において、約1.5ボルトの中程度の信号は、非選択ワードライン904A、904Cに印加し得る一方で、他の実施形態において、ワードライン904A、904Cはフローティングのままにすることができる。加えて、ビットライン902Bは、ゼロボルトが加えられる(例えば、選択セル906にわたって3ボルトの電位差を提供する)一方で、ビットライン902A、902Cは、1.5ボルトを加えることができる(又は、例えば、少なくとも一つの実施形態においてフローティングのままにすることができる)。ビットライン902A、902C及びワードライン904間の容量結合は、ゼロボルト超え3ボルト未満の電圧をビットライン902A、902Cに誘導する。
プログラム動作電圧は、複数のスニークパス電流；信号プログラム910によって引き起こされるスニークパス(プログラムスニーク電流912と称する)、及びビットライン902B上のスニークパス(ビットラインスニーク電流914と称する)を引き起こす可能性がある。ビットラインスニーク電流912は破線によって描かれている一方で、プログラムスニーク電流912は幅が狭い実線によって描かれている。ワードライン904A、904C上の非選択セル908を通るビットラインスニーク電流914のために2つの経路が描かれている。ビットラインスニーク電流914の各々は、それぞれの経路の共通コンポーネントとしてビットライン902Bを共有する。プログラムスニーク電流912は、それぞれ、選択局所ワードライン904Bを通じてビットライン902A、902Cに伝わる。
メモリーアレイ900の選択ワードライン904B以外のワードライン上のプログラム供給電流スニークパスは描いていない点に留意されたい。非選択ワードライン904A、904Cがフローティングできる場合、容量結合は、いくつかの実施形態において、(例えば、ワードライン間キャパシタンスに応じて)非選択ワードライン904A、904C上の電圧を1.5ボルトに誘導することができる。これらの非選択ワードライン上のスニークパスは、実在し得るが、センシングマージンに小さな影響を及ぼす可能性があり、そして、このことは描いていない。
非選択セル908及び選択セル906に利用する図5で描かれているI〜V応答を有する非線形メモリーセルに関して、ビットライン902A、902C及びワードライン904A、904Cに対する約1.5ボルトは、メモリーセルのセレクターコンポーネントの閾値電圧より小さい(図5によるものは、1.5ボルトを超えている)。従って、非選択セル908のメモリーコンポーネント918が「オン」メモリー状態という事実にもかかわらず、アレイ900のスニークパス電流の大きさは、非常に小さく、選択セル908のセンシングマージンに対する影響は無視できる。これは、非選択セル908のセレクターコンポーネント916が不導電状態にあるためであり、これによって、非選択セル908のメモリーコンポーネント918が比較的導電性の状態にプログラムされているにもかかわらず、非選択セル906を通る電流が約4桁減少する。他の実施態様において、ビットライン間及びワードライン間の容量結合の効果は、(例えば、アレイ900の少ないキャパシタンスを有する比較的小さな局所ワードライン又は局所ビットラインを利用することによって)更に低減させることができる。容量結合効果は、フローティングビットライン902A、902C又はフローティングワードライン904A、904Cがそれぞれ約200ミリボルト未満の電圧を有するように低減され(又は、プログラム電圧が低減され)る場合、図6のI〜V応答を有する非線形メモリーセルを、アレイ900のために利用することができる。この場合、スニークパス電流の大きさは、それぞれのセレクターコンポーネント916によって更に(例えば、最高約7桁)低減させることができる。この大きな電流の減少は、1T-nRアレイアーキテクチャーにおけるメモリーセルの数nを非常に大きくすることができる一方で、選択セル908に関して許容可能なセンシングマージンが維持される。従って、かかる1T-nRアーキテクチャーは、先端技術ノード(例えば、22nm又はそれより小さいもの)であっても、非常に良好なメモリー密度を提供することができる。
上述した線図は、メモリーセル、その導電層又はかかるメモリーセル/導電層からなるメモリーアーキテクチャーのいくつかのコンポーネント(例えば、層)間での相互作用に関して記載している。対象とある開示のある適切な代替態様において、かかる線図には、その中に特定のコンポーネント及び層指、いくつかの特定のコンポーネント/層又は追加のコンポーネント/層を含めることができることを理解すべきである。サブコンポーネントは、親コンポーネント/層の中に含まれるよりは、むしろ別のサブコンポーネントに電気的に接続するように実装することもできる。例えば、中間層を、1又は複数の開示した層に隣接して設けることができる。一例として、予想外の酸化を低減又は制御する適切なバリア層を、1又は複数の開示した層の間に配置することができる。更に他の実施形態において、開示されたメモリースタック又はフィルム層のセットは、描いているものよりも少ない層を有することができる。例えば、スイッチング層は、電極層で挟むというよりは、伝導ワイヤーと電気的に直接接触することができる。加えて、1又は複数の開示された工程は、集合機能を提供する単一の工程に組み合わることができることに留意されたい。開示されたアーキテクチャーのコンポーネントは、本願明細書に具体的に記載されていないが、当業者によって知られている1又は複数の他のコンポーネントと相互作用することもできる。
上述した例示的な線図を考慮すると、開示された主題に従って実装できる処理方法は、図10-12のフローチャートを参照することにより、よりよく理解される。説明を単純にするために、図10-12の方法は、一連のブロックとして表示且つ記載している一方で、あるブロックは、異なる順番で存在したり、本願明細書に描画及び記載されているもの由来の他のブロックと同時に存在したりしてもよいため、請求の主題は、ブロック順に限定されることはない点を理解し認識すべきである。更に、示された全てのブロックが、本願明細書に記載されている方法を実施するのに必ずしも必要というわけではない。加えて、本明細書全体にわたって開示される方法のいくつか又は全ては、かかる手順を電子装置に移動及び転送することを容易にするために製品に記憶させることができることを更に理解すべきである。使用した製品という用語は、任意のコンピューター可読装置、キャリアと連動する装置又は記録媒体からアクセス可能なコンピュータープログラムを含むことを意図とする。
図10は、ソリッドステートセレクター素子を製造する例示的な方法1000のフローチャートを示している。1002において、方法1000は、第一金属物質を含む第一層構造物を提供する工程を有することができる。1004において、方法1000は、第一層構造物に隣接するようにセレクター部材の層を提供する工程を有することができる。少なくとも一つの実施形態において、セレクター部材の層は、第一層構造物と接触していることができる。1006において、方法1000は、セレクター部材の層に隣接するように、第二金属物質を含む第二層構造物を提供する工程を有することができる。少なくとも一つの実施形態において、第二層構造物は、セレクター部材の層と接触していることができる。代替又は追加の実施形態において、第一金属物質は、第一層構造物及び第二層構造物にわたって印加する電圧に応じて、セレクター部材に伝導性イオンを提供するように構成することができる。他の実施態様において、セレクター部材は、第一層構造物及び第二層構造物にわたって印加する電圧に応じてセレクター部材の層中に伝導性イオンが透過できるように構成することができる。更に他の実施形態によれば、第一層構造物、セレクター部材の層及び第二層構造物は、ソリッドステートセレクター素子を形成することができる。なお更なる実施形態において、セレクター素子は、2-ターミナルメモリー素子と電気的に直列に配置することができる。
他の実施形態によれば、第二金属物質は、第一層構造物及び第二層構造物にわたって印加される電圧とは異なる極性(例えば、反対の極性)の第二電圧に応じて、セレクター部材に更なる伝導性イオンを提供するように構成することができる。少なくとも一実施形態において、上記更なる伝導性イオンは、閾値電圧未満の電圧又は第二電圧に応じて、セレクター部材の層から少なくとも部分的に消散させることができる。更なる実施形態において、セレクター部材の層の導電性は、セレクター部材の層からの上記更なる伝導性イオンの少なくとも部分的な消散に応じて低下することができる。
更に他の実施形態において、第一金属物質は、貴金属(例えばPt、Pd、Ag、Au)、貴金属を部分的に含む金属合金、急速な電場増強拡散体(例えばNi、Cu、Ag、Co、Fe)及びCMOS配線金属(例えばW、Al、Ti、TiN、TaN、WN)からなる群より選択することができる。別の実施形態において、セレクター部材の層は、絶縁体、不定比酸化物、カルコゲニド、Ge、Sb、S及びTeを1又は複数含有する固体電解質、及び金属ドープ物質からなる群より選択することができる。更に別の実施形態において、第一層構造物を提供する工程は、活性金属、W、Al、Cu、TiN及びTiWからなる群より選択される金属物質を含む第一電極を提供する工程を更に含むことができる。更に別の実施形態において、第一層構造物を提供する工程は、加えて、セレクター部材の層と、イオン伝導体、電解質、金属酸化物、及び金属酸化物合金からなる第二群より選択される金属物質との間に配置される第一イオン伝導体を提供する工程を含むことができる。
更なる実施形態によれば、方法1000は、半導体基板上に複数の2-ターミナルメモリー素子を形成する工程と、複数のセレクター素子を形成する工程と、を追加的に有することができる。1又は複数の実施形態において、2-ターミナルメモリー素子の各々は、複数のセレクター素子からの少なくとも一つのセレクター素子と関連することができる。他の実施形態において、複数の2-ターミナルメモリー素子は、2-ターミナルメモリー素子を含むことができ、複数のセレクター素子は、セレクター素子を含むことができる。他の実施態様において、上記方法は、複数の2-ターミナルメモリー素子及び複数のセレクター素子からクロスバーメモリー構造物を形成する工程を追加的に有することができる。
図11は、本開示の追加の実施形態による、非線形I〜V特性を有する2-ターミナルメモリーを製造する例示的な方法1100のフローチャートを示している。1102において、方法1100は、第一金属物質を含む第一層構造物を基板上に形成する工程を有することができる。少なくとも一実施形態において、上記基板は、そこ又はその上に形成された1又は複数の電子素子(例えば、CMOS素子及びSOI素子等)を備えることができる。1104において、方法1100は、第一層構造物と接触するイオン伝導層を形成する工程を有することができる。加えて、1106において、方法1100は、イオン伝導層と接触するセレクター部材の層を形成する工程を有することができる。1108において、方法1100は、セレクター部材と接触する第二イオン伝導層を形成する工程を有することができる。更に、1110において、方法1100は、金属物質を有し且つ第二イオン伝導体と接触する第二層構造物を形成する工程を有することができる。上述のものに加えて、1112において、方法1100は、第二層構造物と電気的に直列の2-ターミナルメモリー素子を形成する工程を有することができる。1114において、方法1100は、メモリー素子の第一伝導体を第一層構造物に接続する工程を有することができる。1116において、方法1100は、メモリー素子の第二伝導体を2-ターミナルメモリー素子に接続する工程を有することができる。
図12は、対象となる開示の更なる実施形態による、クロスバーメモリーアレイを作動させる例示的な方法1200のフローチャートを示している。例えば、クロスバーメモリーアレイは、複数の2-ターミナルメモリー素子及び複数のセレクター素子を備えることができ、複数の2-ターミナルメモリー素子の各々は、複数のセレクター素子からの1つのセレクター素子と直列に関連することができ、各セレクター素子は、閾値電圧未満の印加電圧に応じて第一電気的特性と関連し、閾値電圧以上の印加電圧に応じて、第二電気的特性と関連することができる。1202において、方法1200は、閾値電圧超えの第一電圧を、第一セレクター素子と直列の第一2-ターミナルメモリー素子を含む第一メモリー構造物に印加するステップを有することができる。1204において、方法1200は、第二セレクター素子と直列の第二2-ターミナルメモリー素子を含む第二メモリー構造物に、閾値電圧未満の第二電圧を印加するのと同時に第一電圧を印加するステップを有することができる。1206において、方法1200は、第二電圧を印加するのと同時に第一電圧を印加することに応じて、電流を決定するステップを有することができる。各種実施形態において、上記電流は、第一セレクター素子と関連した第一電流及び第二セレクター素子と関連した第二電流を含む。更に、第二電流に対する第一電流の電流比は、約1,000〜約10,000、約10,000〜約100,000、約100,000〜約1,000,000及び約1,000,000〜約10,000,000からなる範囲の群より選択される比率の範囲内とすることができる。更なる実施形態において、第一2-ターミナルメモリー素子及び第二2-ターミナルメモリー素子は、両方とも、プログラムされた状態とすることができる。
1又は複数の追加の実施形態によれば、複数のセレクター素子のうちのセレクター素子は、第一活性金属層、第二活性金属層及び第一活性金属層と第二活性金属層との間に配置される選択層を備えることができる。他の実施形態において、第二電圧を印加するのと同時に第一電圧を印加するステップは、閾値電圧超えの第一電圧を第一セレクター素子に印加し、これによって、第一活性金属層の金属イオン粒子の導電性フィラメントが第一セレクター素子の選択層中に形成されるステップと、閾値電圧未満の第二電圧を第二セレクター素子に印加するステップと、を更に有し、第一活性金属層の金属イオン粒子の導電性フィラメントは、第二セレクター素子の選択層中に形成されない(又は、第二セレクター素子の選択層のサブセット内にだけ形成され、第二セレクター素子の選択層を通る導電路を提供しない)。
更なる実施形態によれば、閾値電圧は、約0.1ボルト〜約2ボルト及び約2ボルト〜約4ボルトからなる範囲の群より選択される範囲内とすることができる。他の実施形態において、第二電流は、約1x10-8アンペアから約1x10-14アンペアの範囲より選択することができる。更に他の実施形態において、第一電流は、約1x10-3アンペアから約1x10-6アンペアの範囲より選択することができる。
追加の実施形態において、第二電圧を印加するのと同時に第一電圧を印加するステップは、閾値電圧未満の第二電圧を、(複数のセレクター素子とは異なる)第二の複数のセレクター素子と直列の(複数の2-ターミナルメモリー素子とは異なる)第二の複数の2-ターミナルメモリー素子)に印加するステップを更に有することができる。別の実施形態において、第二の複数の2-ターミナルメモリー素子における2-ターミナルメモリー素子の数は、約1,000〜約250,000の範囲より選択することができる。更に他の実施形態において、第一2-ターミナルメモリー素子及び第二2-ターミナルメモリー素子の両方は、消去状態にある。更に別の実施形態において、2-ターミナルメモリー素子は、フィラメント系抵抗性メモリー素子を含む。
対象となる開示の様々な実施形態において、開示されたメモリー又はメモリーアーキテクチャーは、CPU又はマイクロコンピューターと共に独立型又は一体型内蔵メモリー素子として使用することができる。ある実施形態は、例えば、コンピューターメモリー(例えば、ランダムアクセスメモリー、キャッシュメモリー、リードオンリーメモリー又は記憶メモリー等)の一部として実装することができる。他の実施形態は、例えば、携帯用メモリー素子として実装することができる。適切な携帯用メモリー素子の例として、リムーバブルメモリー(例えば、セキュアデジタル(SD)カード、ユニバーサルシリアルバス(USB)メモリースティック若しくはコンパクトフラッシュ(CF)カード等又は適切な前述の組み合わせ)を挙げることができる。(以下の図13及び14を参照)。
NAND FLASHは、コンパクトFLASHデバイス、USBデバイス、SDカード、ソリッドステートドライブ(SSD)及びストレージクラスメモリー並びに他のフォームファクターに用いられる。NANDは、過去数十年にわたって、より小さいデバイス及びより高いチップ密度にスケールダウンさせることに成功した技術であることを証明してきたが、スケールダウン技術が25ナノメートル(nm)メモリーセル技術を超えたあたりから、いくつかの構造的な問題、性能問題及び信頼性に関する問題が明らかになった。これらのサブセット又は類似の考慮点は、開示された態様によって対処される。
開示された主題の様々な態様に関する内容を提供するために、図13及び以下の説明は、開示された主題の様々な態様を実装又は処理することができる適切な環境に関する簡潔で一般的な記述を提供することを目的とする。主題については、ソリッドステートメモリー及び半導体アーキテクチャー並びかかるメモリー又はアーキテクチャーを製造及び操作するための処理手順の一般的な内容にて上述した一方で、当業者は、対象となる開示を他のアーキテクチャー又は処理手順と組み合わせて実装することもできることを認識するであろう。更に、当業者には明らかなように、開示された処理は、処理システム又はコンピュータープロセッサーを単独又はホストコンピューター(例えば、以下の図14のコンピューター1402)と共に実行することができ、これには、単一プロセッサー又はマルチプロセッサーコンピューターシステム、ミニコンピューティングデバイス、メインフレームコンピューターだけでなく、パーソナルコンピューター、携帯コンピューティング装置(例えば、PDA、スマートフォン、腕時計)及びマイクロプロセッサー型又はプログラム可能な家庭用又は産業用電子機器等を含むことができる。示された態様は、通信網を通じてリンクした遠隔処理デバイスによってタスクが実行される分散計算処理環境において実施してもよい。しかしながら、対象となる全ての態様とまではいかないが主要な新機軸のいくつかの態様、そうでなければ全ての態様は、スタンドアローン電子デバイス(例えばメモリーカード、フラッシュメモリーモジュール又はリムーバブルメモリー等)において実行することができる。分散計算処理環境において、プログラムモジュールは、ローカル及び遠隔メモリー記憶モジュール又はデバイスに設置することができる。
図13は、対象となる開示の態様による、メモリーセルアレイ1302の例示的な動作及び制御環境1300のブロック図を示している。対象となる開示の少なくとも一つの態様において、メモリーセルアレイ1302は、様々なメモリーセル技術を含むことができる。少なくとも一つの実施形態において、メモリーセル技術のメモリーセルは、本願明細書に記載されているように、非線形I〜V応答を有する2-ターミナルメモリーを含むことができる。別の実施形態において、メモリーセルアレイ1302は、セレクター素子と電気的に直列の2-ターミナルメモリーセルを電気的に直列させるように構成された動作を記憶することができる。
列コントローラー1306は、メモリーセルアレイ1302に隣接するように形成することができる。更に、列コントローラー1306は、メモリーセルアレイ1302のビットラインに電気的に接続することができる。列コントローラー1306は、それぞれのビットラインを制御することができ、これによって、適切なプログラム、消去又はリード電圧を、選択されたビットラインに印加することができる。
加えて、動作及び制御環境1300は、行コントローラー1304を含むことができる。行コントローラー1304は、列コントローラー1306に隣接するように形成され、且つ、メモリーセルアレイ1302のワードラインと電気的に接続することができる。行コントローラー1304は、適切な選択電圧と共にメモリーセルの特定の行を選択することができる。更に、行コントローラー1304は、選択されたワードラインに適切な電圧を印加することによって、プログラム、消去又はリード操作を容易にすることができる。
クロックソース1308は、各クロックパルスを提供して行コントローラー1304及び列コントローラー1306のリード、ライト、プラグラム操作を容易にすることができる。クロックソース1308は、動作及び制御環境1300が受け取った外部又は内部コマンドに応じて、ワードライン又はビットラインの選択を更に容易にすることができる。入力/出力バッファー1312は、I/Oバッファー又は他のI/O通信インターフェースを経由してコンピューター又は他の処理デバイス等の外部ホスト装置(描画していないが、例えば、以下の図12のコンピューター802を参照)に接続することができる。入力/出力バッファー1312は、ライトデータを受信するように、消去命令を受信するように、リードアウトデータを出力するように、アドレスデータ及びコマンドデータを受信するように、そして、各命令に関するアドレスデータを受信するように構成することができる。アドレスデータは、アドレスレジスター1310によって行コントローラー1304及び列コントローラー1306から転送することができる。加えて、入力データは、信号入力ラインを介してメモリーセルアレイ1302に伝送され、出力データは、信号出力ラインを介してメモリーセルアレイ1302から受信する。入力データは、ホスト装置から受信することができ、出力データは、I/Oバッファーを経てホスト装置に送ることができる。
ホスト装置から受信されたコマンドは、コマンドインターフェース1314に提供することができる。コマンドインターフェース1314は、ホスト装置からの外部制御信号を受信するように構成することができ、入力/出力バッファー1312へのデータ入力がライトデータ、コマンド又はアドレスであるか否かを決定することができる。入力コマンドは、ステートマシン1316に転送することができる。
ステートマシン1316は、メモリーセルアレイ1302のプログラミング及び再プログラミングを管理するように構成することができる。ステートマシン1316は、入力/出力バッファー1312及びコマンドインターフェース1314を介してホスト装置からのコマンドを受信し、メモリーセルアレイ1302と関連するリード、ライト、消去、データ入力、データ出力及び類似の機能を管理する。いくつかの態様において、ステートマシン1316は、様々なコマンドの受取又は実行に関する肯定応答及び否定応答を送受信することができる。
リード、ライト、入力、出力等の機能を実装するために、ステートマシン1316は、クロックソース1308を制御することができる。クロックソース1308の制御は、行コントローラー1304及び列コントローラー1306が特定の機能を実施することを容易にするように構成された出力パルスを引き起こすことができる。例えば、出力パルスは、例えば、選択されたビットラインに列コントローラー1306によって、又は、例えば、ワードラインに行コントローラー1304によって転送することができる。
図14に関して、以下に記載するシステム及び処理は、単一の集積回路(IC)チップ、複数のIC、特定用途向け集積回路(ASIC)などの、ハードウェア内に埋め込まれ得る。更に、各処理内でいくつか又はすべての処理ブロックが現れる順序は、限定的なものと考えるべきでない。むしろ、すべてはここに明示的に図示されていないかも知れない、いくつかの処理ブロックが、さまざまな順序で実行され得ることを理解すべきである。
図14を参照すると、特許請求の主題のさまざまな特徴を実行するために適切な動作環境1400は、コンピューター1402を含む。コンピューター1402は、処理ユニット1404、システムメモリー1406、コーデック1435、及びシステムバス1408を含む。システムバス1408は、システムメモリー1406を含むがこれに限定されないシステムコンポーネントを、処理ユニット1404に結合する。処理ユニット1404は、種々の利用可能なプロセッサーのいずれかであり得る。デュアルマイクロプロセッサー及び他の多重プロセッサーアーキテクチャも、処理ユニット1404として用いられ得る。
システムバス1408は、業界標準アーキテクチャー（ISA）、マイクロチャネルアーキテクチャー（MSA）、拡張ISA（EISA）、インテリジェントドライブエレクトロニクス（IDE）、VESAローカルバス（VLB）、ペリフェラルコンポーネントインターコネクト（PCI）、カードバス、ユニバーサルシリアルバス（USB）、アドバンストグラフィックスポート（AGP）、パーソナルコンピュータメモリーカードインターナショナルアソシエーションバス（PCMCIA）、ファイアワイヤー（IEEE 1394）、及び、小規模コンピュータシステムインターフェース（SCSI）を含むが、これらに限られない、利用可能な多様なバスアーキテクチャーを使用する、メモリバスもしくはメモリーコントローラ、周辺バスもしくは外部バス、及び/又は、ローカルバスを含むさまざまな種類のバス構造のいずれかであり得る。
システムメモリー1406は、さまざまな実施形態に開示のメモリーアーキテクチャーの1つ以上を用い得る、揮発性メモリー1410及び不揮発性メモリー1414を含む。起動時などにコンピューター1402内の構成要素間で情報を伝達するためのベーシックルーチンを含む、基本入出力システム（BIOS）は、不揮発性メモリー1412に格納される。加えて、本革新に従うと、コーデック1435は、エンコーダ又はデコーダの少なくとも一方を含んでよく、ここで、エンコーダ又はデコーダの少なくとも一方は、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアの組み合わせで構成されてよい。コーデック1435は別個のコンポーネントと図示されているが、コーデック1435は、不揮発性メモリー1412に包含されてもよい。限定ではなく例示として、不揮発性メモリー1412は、読み取り専用メモリー（ROM）、プログラマブルROM（PROM）、電気的プログラマブルROM（EPROM）、電気的消去可能プログラマブルROM（EEPROM）、又はフラッシュメモリーを含み得る。不揮発性メモリー1412は、少なくともいくつかの開示の実施形態において、1つ以上の開示のメモリーアーキテクチャーを用い得る。更に、不揮発性メモリー1412は、コンピューターメモリー（たとえば、コンピューター1402またそのメインボードと物理的に一体化される）、又は、取り外し可能なメモリーであり得る。開示の実施形態を実施することが可能な、適切な取り外し可能なメモリーの例は、セキュアデジタル（SD）カード、コンパクトフラッシュ（CF）カード、ユニバーサルシリアルバス（USB）メモリースティックなどを含み得る。揮発性メモリー1410は、外部キャッシュメモリーとして作動するランダムアクセスメモリー（RAM）を含み、さまざまな実施形態に開示のメモリーアーキテクチャーの1つ以上を用い得る。限定でなく例示として、RAMは、スタティックRAM（SRAM）、ダイナミックRAM（DRAM）、シンクロナスDRAM（SDRAM）、倍データレートSDRAM（DDR SDRAM）及びエンハンストSDRAM（ESDRAM）などの、多くの形態で利用可能である。
コンピューター1402は、取り外し可能／取り外し不能な揮発性／不揮発性のコンピューターストレージ媒体も含んでよい。図14は、たとえば、ディスクストレージ1414を示す。ディスクストレージ1414は、磁気ディスクドライブ、ソリッドステートディスク（SSD）、フロッピーディスクドライブ、テープドライブ、Jazドライブ、Zipドライブ、LS−100ドライブ、フラッシュメモリーカード、又はメモリースティックのなどの装置を含むが、これらに限られない。加えて、ディスクストレージ1414は、ストレージ媒体を、別個に、又は、コンパクトディスクROM装置（CD−ROM）、CD記録可能ドライブ（CD−Rドライブ）、CD書き換え可能ドライブ（CD−RWドライブ）、又は、デジタルバーサタイルディスクROMドライブ（DVD−ROM）などの他の光学ディスクドライブとの組み合わせで含み得るが、これらに限られることのない、他のストレージ媒体と組み合わせて含み得る。ディスクストレージ1414のシステムバス1408への接続を容易にするために、インターフェース1416などの取り外し可能又は取り外し不能のインターフェースが一般的に用いられる。ディスクストレージ1414がユーザーに関する情報を格納し得ることを理解すべきである。そのような情報は、サーバーに、もしくは、ユーザーの装置で作動するアプリケーションに、格納又は提供されるかも知れない。1つの実施形態において、ユーザーは、ディスクストレージ1414に格納され、及び/又は、サーバー又はアプリケーションに送られる情報の種類を、（たとえば、出力装置1436経由で）知らされ得る。ユーザーは、収集され、及び/又は、サーバーもしくはアプリケーションと共有される情報を有することを、オプトイン又はオプトアウトする機会を、（たとえば、入力装置1428からの入力経由で）提供され得る。
図14は、ユーザーと、適切な動作環境1400中の記載された基本的コンピューター資源との間で、媒介として作動するソフトウェアを説明していることを理解すべきである。このようなソフトウェアは、オペレーティングシステム1418を含む。オペレーティングシステム1418は、ディスクストレージ1414に格納し得、コンピューター1402の資源を制御し割り当てるよう作動する。アプリケーション1420は、プログラムモジュール1424、及び、システムメモリー1406又はディスクストレージ1414に格納された、ブート／シャットダウントランザクションテーブルなどの、プログラムデータ1426を通じて、オペレーティングシステム1418による資源の管理を利用する。特許請求する主題は、種々のオペレーティングシステム又はオペレーティングシステムの組み合わせで実施され得ることを理解すべきである。
ユーザーは、入力装置1428を通じて、命令又は情報をコンピューター1402に入力する。入力装置1428は、マウス、トラックボール、スタイラス、タッチパッド、キーボード、マイクロフォン、ジョイスティック、ゲームパッド、サテライトディッシュ、スキャナ、TVチューナカード、デジタルカメラ、デジタルビデオカメラ、ウェブカメラなどの、ポインティングデバイスを含むが、これに限られない。これらの及び他の入力装置は、インターフェースポート1430経由でシステムバス1408を通じて、処理ユニット1404に接続する。インターフェースポート1430は、たとえば、シリアルポート、パラレルポート、ゲームポート、及びユニバーサルシリアルバス（USB）を含む。出力装置1436は、入力装置1428と同じ種類のポートのいくつかを使用する。よって、たとえば、USBポートが、コンピューター1402に入力を提供するために、及び、コンピューター1402から出力装置1436に情報を出力するために、使用されてよい。他の出力装置のほかに、モニタ、スピーカー、及びプリンターなどの、特別なアダプターを必要とするいくつかの出力装置があることを示すために、出力アダプター1434が設けられる。出力アダプター1434は、限定ではなく例示のために、出力装置1436とシステムバス1408との接続の手段を提供する、ビデオ及びサウンドカードを含むことができる。リモートコンピューター1438などの、他の装置及び/又は装置のシステムが、入力能力及び出力能力の双方を提供することに留意すべきである。
コンピューター1402は、リモートコンピューター1438などの、1つ以上のリモートコンピューターへの論理結合を使用するネットワーク環境において作動し得る。リモートコンピューター1438は、パーソナルコンピューター、サーバー、ルーター、ネットワークPC、ワークステーション、マイクロプロセッサー系機器、ピア装置、スマートフォン、タブレット、又は他のネットワークノードであり得、一般に、コンピューター1402に関して説明した要素の多くを含む。簡潔さのために、メモリーストレージ装置1440のみが、リモートコンピューター1438と共に図示されている。リモートコンピューター1438は、ネットワークインターフェース1442を通じてコンピューター1402に論理結合され、次いで、通信接続1444経由で接続される。ネットワークインターフェース1442は、ローカルエリアネットワーク（LAN）及びワイドエリアネットワーク（WAN）ならびにセルラーネットワークなどの、有線及び/又は無線の通信ネットワークを包含する。LAN技術は、光ファイバ分散データインターフェース（FDDI）、より線分散データインターフェース（CDDI）、イーサネット、トークンリングなどを含む。WAN技術は、ポイントツウポイントリンク、総合デジタル通信網（ISDN）及びその変形物などのサーキットスイッチングネットワーク、パケット交換ネットワーク、ならびに、デジタル加入者線（ADSL）を含むが、これらに限られない。
通信接続1444は、ネットワークインターフェース1442をシステムバス1408に接続するために用いられるハードウェア／ソフトウェアを指す。通信接続1444は、明瞭化のために、コンピューター1402の内側に示されているが、コンピューター1402の外部にも存在し得る。ネットワークインターフェース1442への接続に必要なハードウェア／ソフトウェアは、例示のみの目的で、通常の電話等級モデム、ケーブルモデム及びDSLモデムを含むモデム、ISDNアダプター、有線及び無線のイーサネットカード、ハブ、ならびに、ルーターなどの内部技術及び外部技術を含む。
示された開示の態様は、通信網を通じてリンクした遠隔処理デバイスによってある種のタスクが実行される分散計算処理環境において実施してもよい。分散計算処理環境において、プログラムモジュール又は記憶情報又は命令等は、ローカル又は遠隔記憶装置に位置することができる。
更に、本願明細書に記載されている様々なコンポーネントは、対象となる開示の実施形態を実施するために、適切な値のコンポーネント及び回路素子を含むことができる電気回路を備えることができることを理解すべきである。更に、様々なコンポーネントの多くが1又は複数のICチップ上に実装することができることは、理解し得ることである。例えば、一実施形態において、コンポーネントのセットを単一のICチップに実装することができる。他の実施態様において、一又は複数の各コンポーネントは、別々のICチップ上に製作又は実装される。
ここで使用する、「コンポーネント」、「システム」、「アーキテクチャー」などの用語は、ハードウェア、ハードウェアとソフトウェアの組み合わせ、ソフトウェア（たとえば、実行時）、又はファームウェアのいずれかの、コンピューター又はエレクトロニクス関連物を指すことが意図されている。たとえば、コンポーネントは、1つ以上のトランジスター、メモリーセル、トランジスター又はメモリーセルの配置、ゲートアレイ、プログラマブルゲートアレイ、特定用途向け集積回路、コントローラー、プロセッサー、プロセッサー上で作動するプロセス、オブジェクト、実行可能ファイル、プログラム、もしくは、半導体メモリーにアクセスする又は干渉するアプリケーション、コンピューターなど、又は、これらの適切な組み合わせであり得る。コンポーネントは、消去可能なプログラミング（たとえば、消去可能メモリーに少なくとも部分的に格納されたプロセス命令）、又は、ハードプログラミング（たとえば、製造時に消去不能メモリーに焼かれたプロセス命令）を含み得る。
例示のために、メモリーから実行されるプロセス及びプロセッサーは、共にコンポーネントであり得る。他の例として、アーキテクチャーは、電子ハードウェア（たとえば、パラレルトランジスター又はシリアルトランジスター）の配置、プロセス命令及びプロセッサーを含み得、プロセッサーは、プロセス命令を電子ハードウェアの配置に適する態様で実行する。加えて、アーキテクチャーは、単一のコンポーネント（たとえば、トランジスター、ゲートアレイなど）、又は、コンポーネントの配置（たとえば、トランジスターのシリアル又はパラレル配置、プログラム回路に接続されたゲートアレイ、電力リード線、電気的接地、入力信号線、及び出力信号線など）を含み得る。システムは、1つ以上のコンポーネントに加えて、1つ以上のアーキテクチャーを含み得る。1つのシステムの例は、交差した入力／出力線及びパスゲートトランジスターのほか、電源、信号生成器、通信バス、コントローラー、I／Oインターフェース、アドレスレジスターなどを含むスイッチングブロックアーキテクチャーを含み得る。定義においてはいくらかの重複が予期され、アーキテクチャー又はシステムは、スタンドアローンのコンポーネント、又は、他のアーキテクチャー、システムなどのコンポーネントであり得る、ことを理解すべきである。
上記に加えて、開示の主題は、開示の主題を実施する電子装置を制御するための、ハードウェア、ファームウェア、ソフトウェア、もしくは、それらの適切な組み合わせを生産するための、一般的な製造技術、プログラミング技術又はエンジニアリング技術を使用した、方法、装置又は製品として実施され得る。ここで使用する「装置」及び「製品」の用語は、電子装置、半導体装置、コンピューター、コンピューター読み取り可能なあらゆる装置からアクセス可能なコンピュータープログラム、担体、又は媒体、を包含することが意図されている。コンピューター読み取り可能な媒体は、ハードウェア媒体又はソフトウェア媒体を含み得る。加えて、媒体は、非一時的媒体又は輸送媒体を含み得る。1つの例において、非一時的媒体は、コンピューター読み取り可能なハードウェア媒体を含み得る。コンピューター読み取り可能なハードウェア媒体の具体的な例は、磁気ストレージ装置（たとえば、ハードディスク、フロッピーディスク、磁気ストリップなど）、光学ディスク（たとえば、コンパクトディスク（CD）、デジタルバーサタイルディスク（DVD）など）、スマートカード、及び、フラッシュメモリー装置（たとえば、カード、スティック、キードライブなど）を含み得るが、これらに限定されない。コンピューター読み取り可能な輸送媒体は、搬送波などを含み得る。もちろん、当業者は、開示の主題の範囲及び精神から逸脱することなく、この構成に多くの変更が加えられ得ることを認識するであろう。
上記で説明したことは、本革新の例を含む。本革新を説明するために、コンポーネント又は技法の考えられるあらゆる組み合わせを記載することは、当然、不可能であるが、当業者は、本革新の他のさらなる組み合わせ及び並べ替えが、可能であることを認識し得る。従って、開示の主題は、本明細書の精神及び範囲に入る修正、変更、及び変化をすべて包含すると意図されている。更に、「含む（includes）」、「含んでいる（including）」、「有する（has）」又は「有している（having）」の用語及びそれらの変化形が、発明の詳細な説明又は特許請求の範囲のいずれかで使用されている範囲内で、それらの用語は、「含む（comprising）」という用語が特許請求の範囲の転換語として用いられるときに解釈されるように、「含む（comprising）」と同様に包括的であることが意図されている。
更に、「例示の（exemplary）」の用語は、本明細書では、例（example）、例（instance）又は例（illustration）として役立つという意味で、使用されている。本明細書において「例示の（exemplary）」として記載されたあらゆる特徴又は設計は、他の特徴又は設計よりも好ましい又は有利であると、必ずしも解釈すべきでない。むしろ、「例示の（exemplary）」の用語の使用は、概念を具体的な形態で提示することが意図されている。本出願で使用する「又は」の用語は、排他的「又は」ではなく包括的「又は」の意味であると意図されている。つまり、他に規定されず、又は、文脈から明瞭ない限り、「XがA又はBを用いる」は、あらゆる自然な包括的配置を意味する意図である。すなわち、「XがAを用いる」、「XがBを用いる」、又は「XがAとBの両方を用いる」場合、これらのいずれの例においても、「XがA又はBを用いる」は満たされる。加えて、本出願明細書及び添付の特許請求の範囲で使用する冠詞「a」及び「an」は、単数形を示すことが他に規定されず、又は、文脈から明瞭ない限り、一般に、「1つ以上」を意味すると解釈すべきである。
加えて、発明の詳細な説明のいくつかの部分は、アルゴリズム又は電子メモリー内のデータビットの処理操作の観点で表されている。これらの処理の説明又は記載は、自分の仕事の実体を同等に熟練した他の人に効果的に伝達することを知っている当技術分野の人によって用いられる機構である。処理とは、ここでは、一般に、所望の結果に至る首尾一貫した一連の行為であると考えられる。その行為とは、物理量の物理的操作を必要とする行為である。必ずではないが、一般に、これらの量は、格納、移転、結合、比較、及び／又は他の態様で操作され得る、電気的及び/又は磁気的信号の形態を取る。
主に普通の使用という理由で、これらの信号を、ビット、値、要素、符号、文字、用語、数などと呼ぶことが便利であることが判っている。しかし、これらの又は類似の用語のすべては、適切な物理量に関連しており、それらの量に付される便利な標識に過ぎないことを、覚えておくべきである。他に具体的に述べず、前述の説明から明らかでない限り、開示の主題全体を通じて、処理する、計算する、複製する、模倣する、決定する、又は伝達するなどの用語を用いた説明は、電子装置の回路、レジスター又はメモリー内の物理（電気的又は電子的）量として表されるデータ又は信号を操作又は変形して、機械又はコンピューターシステムの、メモリーもしくはレジスター又は他のそのような情報格納装置、伝達装置及び／又は表示装置内の物理量として同様に表される他のデータ又は信号とする、処理システム及び／又は類似の消費者の又は産業上の電子装置もしくは機械の、動作及び処理を述べていることを理解すべきである。
上述のコンポーネント、アーキテクチャー、回路、プロセスなどによってなされる種々の機能に関して、それらのコンポーネントを説明するために使用される用語（「手段」への言及を含む）は、他に示されない限り、実施形態の例示の特徴に示した機能を行う開示の構造と構造的には等価でなくても、記載のコンポーネントの規定の機能を行うあらゆるコンポーネントに相当する（たとえば、機能的同等性）と意図されている。加えて、特定の特徴が、いくつかの実施態様の中の1つのみに関して開示されてきたかも知れないが、そのような特徴は、所望のとおりに、また、あらゆる所与の又は特定の用途に有利になるように、他の実施態様の1つ以上の他の特徴と組み合わされてよい。実施形態は、システムのみならず、種々の処理の動作及び／又はイベントを行うためのコンピューター実行可能な命令を含む、コンピューター読み取り可能な媒体を含むことも、認識すべきである。

Claims (15)

  1. 2-ターミナルメモリー素子用セレクター素子を形成する方法であって、
    第一金属物質を含む第一層構造物を提供する工程と、
    前記第一層構造物と接触するセレクター部材の層を提供する工程と、
    第二金属物質を含み且つ前記セレクター部材の層と接触する第二層構造物を提供する工程と、
    を有し、
    前記第一金属物質は、前記第一層構造物及び前記第二層構造物にわたって印加される電圧に応じて前記セレクター部材に伝導性イオンを提供するように構成され、
    前記セレクター部材は、導電性フィラメントを形成する閾値を満たしている又は超えている第１の大きさを有する前記第一層構造物及び前記第二層構造物にわたって印加される電圧に応じて前記セレクター部材の層中に前記伝導性イオンが透過し、前記セレクター部材にわたって前記第一金属物質の前記伝導性イオンの前記導電性フィラメントが形成されることで前記セレクター素子が導電状態となることができるように構成され、
    前記導電性フィラメントは、前記閾値の電圧より小さくゼロより大きい第２の大きさに電圧が低下するのに応じて少なくとも部分的に変形することで前記セレクター素子が非導電状態となり、
    前記第一層構造物、前記セレクター部材の層及び前記第二層構造物は、前記セレクター素子を形成し、
    前記セレクター素子は、電圧が閾値に達する前は非導電状態であり、前記第１の大きさの電圧に応じて導電状態となり、電圧が第２の大きさに低下するのに応じて非導電状態になり、
    前記セレクター素子は、前記2-ターミナルメモリー素子と電気的に直列に配置される、
    2-ターミナルメモリー素子用のセレクター素子を形成する方法。
  2. 前記第二金属物質は、前記第一層構造物及び前記第二層構造物にわたって印加される、前記電圧とは極性が異なる第二電圧に応じて前記セレクター部材に第二伝導性イオンを提供するように構成され、
    少なくとも一部の前記第二伝導性イオンは、前記第二電圧がゼロよりも大きい、減少した第二電圧へ減少するのに応じて前記セレクター部材の層から分散し、
    前記セレクター部材の層の導電性は、前記セレクター部材の層から分散する少なくとも一部の前記第二伝導性イオンに応じて低下する、
    請求項１に記載の方法。
  3. 前記第一金属物質若しくは前記第二金属物質の少なくとも1つは、貴金属、少なくとも一部に貴金属を含む金属合金、Ni、Cu、Ag、Co、Fe、W、Al、Ti、TiN、TaN、WN及び上述の1又は複数の合金からなる群より選択され、
    又は
    前記セレクター部材の層は、絶縁体、不定比酸化物、カルコゲニド、Ge、Sb、S及びTeを含む固体電解質、並びに、金属ドープ物質からなる群より選択される、
    請求項１に記載の方法。
  4. 前記第一層構造物又は前記第二層構造物を提供する工程は、
    Co、Ni、Fe、Ag、Ti、W、Al、Cu、TiN、TaN、TiW及び上述のうちの1又は複数の合金からなる群より選択される前記第一金属物質又は第二金属物質をそれぞれに有する第一電極又は第二電極を提供する工程と、
    イオン伝導体、固体電解質、金属酸化物、及び 金属酸化物合金からなる第二群より選択される前記第一電極と前記セレクター部材の層との間に配置される第一イオン伝導体を提供する工程
    又は、
    前記第二群より選択される前記第二電極と前記セレクター部材の層との間に配置される第二イオン伝導体を提供する工程のうちの少なくとも1つと、を更に有する、
    請求項１に記載の方法。
  5. 半導体基板上に複数の2-ターミナルメモリー素子を形成する工程と、
    複数のセレクター素子を形成する工程と、
    前記複数の2-ターミナルメモリー素子及び前記複数のセレクター素子からクロスバーメモリー構造物を形成する工程と、を更に備え、
    前記2-ターミナルメモリー素子の各々は、前記複数のセレクター素子の少なくとも1つのセレクター素子と直列で電気的に接続しており、
    前記複数の2-ターミナルメモリー素子は、前記2-ターミナルメモリー素子を備え、
    前記複数のセレクター素子は、前記セレクター素子を備える、請求項１に記載の方法。
  6. 2-ターミナルメモリーのためのセレクター素子であって、
    第一金属物質を含む第一層構造物と、
    前記第一層構造物と接触するセレクター部材の層と、
    前記セレクター部材の層と接触し且つ第二金属物質を含む第二層構造物と、を備え、
    前記第一金属物質は、前記第一層構造物及び前記第二層構造物にわたって印加される、閾値電圧の範囲内の活性化電圧に応じて前記セレクター部材に伝導性イオンを提供するように構成され、
    前記第二層構造物は、前記第一層構造物と前記第二層構造物にわたって印加される、前記活性化電圧とは極性が異なる第二電圧に応じて前記セレクター部材に追加の伝導性イオンを提供するように構成され、
    前記セレクター部材は、前記第一層構造物及び前記第二層構造物にわたって印加される活性化電圧に応じて前記セレクター部材の層中に前記伝導性イオンが透過することができるように構成され、且つ、前記第二電圧に応じてセレクター部材の層内に前記追加の伝導性イオンが透過することができるように構成され、
    前記セレクター素子は、前記2-ターミナルメモリーと電気的に直列に配置される、
    2-ターミナルメモリーのためのセレクター素子。
  7. 前記セレクター部材は、前記閾値電圧の範囲未満の印加電圧に応じて第一電流が流れ、
    前記セレクター部材は、前記閾値電圧の範囲以上の印加電圧に応じて第二電流が流れ、
    前記第一電流に対する第二電流の比率は、1,000以上である、
    請求項６に記載のセレクター素子。
  8. 前記セレクター部材は、前記閾値電圧の範囲以上から、前記閾値電圧の範囲未満の正電圧への前記印加電圧の変化に応じて前記第二電流から前記第一電流が流れる状態に変化する、
    請求項７のセレクター素子。
  9. 前記追加の伝導性イオンは、前記第二電圧に応じて前記セレクター部材中に透過して導電性サブ領域を形成し、
    前記セレクター部材の層は、前記セレクター部材内の前記追加の伝導性イオンの透過に応じて電流が増加し、
    少なくとも一部の前記追加の伝導性イオンは、閾値電圧の第二範囲未満の前記第二電圧に応じて前記セレクター部材の層の前記導電性サブ領域を消失させ、
    前記セレクター部材の層は、前記導電性サブ領域を消失させる少なくとも一部の前記追加のイオンに応じて電流が減少し、
    電流の増加に対する電流の減少の比は、1,000又は1,000超えである、
    請求項６のセレクター素子。
  10. 前記活性化電圧は、0.1ボルト〜4ボルトの範囲より選択され、
    前記セレクター素子の電気的応答は、1ミリボルト(mV)/桁数から60mV/桁数又は0.15桁数/mVから1桁数/mVの範囲のうちの少なくとも1つの間にある、
    請求項６のセレクター素子。
  11. 前記セレクター部材は、0.5nm〜50nmの範囲より選択される厚さを有する、
    請求項６のセレクター素子。
  12. 前記セレクター部材の層を提供する工程は、前記伝導性イオンをトラップするのに適したセレクター部材の体積当たりの欠陥サイトが、前記2-ターミナルメモリー素子よりも少なくなるように前記セレクター部材の層を形成する工程を更に含む、請求項１に記載の方法。
  13. 前記電圧の大きさは、前記第二電圧の第２の大きさと同じである、請求項２に記載の方法。
  14. 前記第一層構造物を提供する工程と前記第二層構造物を提供する工程は、前記第一金属物質と前記第二金属物質と同じ金属を含む物質を選択する工程を更に含む、請求項１３に記載の方法。
  15. 前記電圧は、前記第二電圧の第２の大きさと異なり、
    前記第一層構造物を提供する工程と前記第二層構造物を提供する工程は、前記第一金属物質と前記第二金属物質とは異なる金属を含む物質を採用する工程を更に含む、
    請求項２に記載の方法。
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