KR101357847B1 - 싱글 폴리 이이피롬 메모리 - Google Patents

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김영희
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Abstract

본 발명은 싱글 폴리 이이피롬 메모리에 관한 것으로, 통상의 CMOS(Complementary metal-oxide-semiconductor) 공정 기반에서 특성 저하 없이 싱글 폴리 이이피롬 셀(single poly EEPROM cell)의 사이즈를 줄이는 한편, 사용된 MOS 소자의 수를 감축시킨 싱글 폴리 이이피롬 메모리에 관한 것이다.
본 발명은 FN 터널링 방식으로 플로팅게이트(FG)의 전자를 방출시키는 시지 모스 커패시터(MC1)와 티지_센스 트랜지스터(MN1) 및 과소거 되었을 때 비트선(BL)에서의 off-누설전류를 감소시키는 셀렉트 트랜지스터(MN2)를 포함하여 이루어지되, 셀 어레이의 딥엔웰영역(DNW, Deep N-Well)을 공유하며, 상기 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)의 P형웰영역(PW)을 공유하는 싱글 폴리 이이피롬 셀로 이루어진 것을 특징으로 한다.
본 발명은 쓰기 모드(write mode)에서 RFID태그칩의 인식 거리를 증가시키기 위하여 FN터널링 방식을 이용하되, 0.18㎛ 공정을 이용하여 레이아웃(layout)된 이이피롬 셀의 사이즈는 7.6㎛ㅧ3.67㎛(=27f.89㎛2)으로 기존 cell에 비해 비트 셀(bit cell) 사이즈를 32.4% 축소시키는 한편, 사용된 MOS 소자의 수를 감축시키는 효과를 얻는다.

Description

싱글 폴리 이이피롬 메모리{Single Poly EEPROM}
본 발명은 싱글 폴리 이이피롬 메모리에 관한 것으로, 통상의 CMOS(Complementary metal-oxide-semiconductor) 공정 기반에서 특성 저하 없이 싱글 폴리 이이피롬 셀(single poly EEPROM cell)의 사이즈를 줄이는 한편, 사용된 MOS 소자의 수를 감축시킨 싱글 폴리 이이피롬 메모리에 관한 것이다.
일반적으로, EEPROM(Electrically Erasable Programmable Read Only Memory)은 전기적으로 소거와 쓰기가 가능하며 전원 전압이 오프 되어도 데이터가 보존된다. 터널링(Tunneling)을 이용하여 전기적으로 소거(Erase)와 프로그래밍(Programming)이 가능하기 때문에 사용자가 정보 변경이 가능하다. 그러나, 2개의 트랜지스터로써 1셀(cell)을 구성해야 하기 때문에 이피롬(EPROM)에 비하여 면적이 크고 고가이다.
한편, RFID(Radio-Frequency Identification)는 사물에 부착된 태그(Tag)로부터 전파를 이용하여 사물의 정보 및 주변정보를 수집, 저장, 수정 및 추적함으로써 다양한 서비스를 제공하는 무선 주파수 인식 기술이다.
이때, 수동형 RFID 태그는 배터리가 필요없어 저가격ㆍ소형화에 유리하고, 수동형 UHF RFID 태그는 도 1에서 보는 바와 같이, 안테나와 태그 칩으로 구성되어 있다.
상기, 태그 칩은 아날로그 회로, 로직 회로, 메모리IP(Intellectual Property)로 구성되어 있으며, 메모리IP는 읽기/쓰기(read/write)가 가능하고 파워 다운(power-down)시 저장된 정보를 유지할 수 있는 비휘발성 메모리인 이이피롬이 주로 사용되며, 태그 칩의 원가 감소를 위해 저면적의 싱글 폴리 이이피롬 셀을 이용한 이이피롬 IP를 필요로 한다.
한편, 도 2(a)는 FN 터널링 방식을 이용한 기존의 싱글 폴리 이이피롬 셀의 회로도이고 도 2(b)는 싱글 폴리 이이피롬 셀의 공정 단면도이다. 기존의 이이피롬 셀의 회로도는 그림 2(a)에서 보는 바와 같이 3.3V의 시지 모스 커패시터(CG MOS capacitor ; C1), 티지 모스 커패시터(TG MOS capacitor ; C2), 센스 트랜지스터(sense transistor ; MN1), 그리고 과소거(over-erase) 되었을 때 비트선(BL)에서의 off 누설전류(leakage current)를 줄이기 위해 셀렉트 트랜지스터(select transistor ; MN2)로 구성되어 있다.
또한, 소거 모드(Erase mode)에서는 선택된 셀의 CG(Control Gate)와 TG(Tunnel Gate)에 각각 -4.75V, +4.75V를 인가하여 FN 터널링 방식으로 FG(Floating Gate)의 전자(electron)를 방출(ejection) 시킨다.
그리고, 프로그램 모드에서는 선택된 셀의 CG와 TG에 각각 +4.75V, -4.75V를 인가하여 소거와 동일한 FN 터널링 방식으로 FG에 전자를 방출시킨다.
그리고, 읽기 모드에서 소거된 셀은 비트선에 0V를 출력하는 반면, 프로그램 된 셀은 VDD를 출력한다. 기존의 싱글 폴리 이이피롬 셀은 도 2(b)에서 보는 바와 같이, 셀 어레이(array)의 DNW(Deep N-Well)을 하나로 공유하였지만 비트 셀(bit cell)의 PW(P형의 웰 영역)은 PW_CG, PW_TG, PW_VSS 3개가 사용되어 셀 면적이 큰 단점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위한 본 발명은 통상의 CMOS(Complementary metal-oxide-semiconductor) 공정 기반에서 특성 저하 없이 싱글 폴리 이이피롬 셀(single poly EEPROM cell)의 사이즈를 줄이는 한편, 사용된 MOS 소자의 수를 감축시킨 싱글 폴리 이이피롬 메모리를 제공하는데 목적을 두고 있다.
본 발명에 따른 싱글 폴리 이이피롬 메모리는 FN 터널링 방식으로 플로팅 게이트(Floating Gate ; FG)의 전자를 방출시키는 시지 모스 커패시터(CG MOS capacitor ; MC1)와 티지_센스 트랜지스터(TG_SENSE transistor ; MN1) 및 과소거(over-erase) 되었을 때 비트선(BL)에서의 off-누설전류(leakage current)를 감소시키는 셀렉트 트랜지스터(select transistor ; MN2)를 포함하여 이루어지되, 셀 어레이(cell array)의 딥엔웰영역(DNW, Deep N-Well)을 공유하며, 상기 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)의 P형웰영역(PW)을 공유하는 싱글 폴리 이이피롬 셀(1)로 이루어짐을 특징으로 한다.
또한, 본 발명은 에 따른 싱글 폴리 이이피롬 메모리의 다른 실시예는 싱글 폴리 이이피롬 셀(1)은 제1 단자, 제2 단자 및 제4 단자에 컨트롤 게이트(CG)가 입력되고, 제3 단자는 플로팅게이트(FG)에 연결된 시지 모스 커패시터(MC1), 제2 단자 및 제4 단자에 터널 게이트(TG)가 입력되고, 제3 단자는 플로팅게이트(FG)와 연결되는 티지_센스 트랜지스터(MN1) 및 제1 단자에 비트선(BL)이 입력되고, 제2 단자는 티지_센스 트랜지스터(MN1)의 제1 단자와 연결되며, 제3 단자는 워드 라인(WL)이 입력되고, 제4 단자는 터널 게이트(TG)가 입력되는 셀렉트 트랜지스터(MN2)로 구성되며, 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)는 P형웰영역(PW)을 공유하는 것을 특징으로 한다.
상기와 같은 과제해결수단에 의한 본 발명은 쓰기 모드(write mode)에서 RFID태그칩의 인식 거리를 증가시키기 위하여 FN터널링 방식을 이용하되, 0.18㎛ 공정을 이용하여 레이아웃(layout)된 이이피롬 셀의 사이즈는 7.6㎛ x 3.67㎛(=27f.89㎛2)으로 기존 cell에 비해 비트 셀(bit cell) 사이즈를 32.4% 축소시키는 한편, 사용된 MOS 소자의 수를 감축시키는 효과를 얻는다.
도 1은 RFID 태그 칩의 구조도.
도 2의 (a)는 종래 싱글 폴리 이이피롬 셀의 회로도, (b)는 종래 싱글 폴리 이이피롬 셀의 공정 단면도.
도 3의 (a)는 본 발명의 실시예에 따른 싱글 폴리 이이피롬 셀의 회로도, (b)는 본 발명의 실시예에 따른 싱글 폴리 이이피롬 셀의 공정 단면도, (c)는 싱글 폴리 이이피롬 셀의 레이아웃.
도 4는 본 발명의 실시예에 따른 이이피롬 셀의 20 rows x 16 columns 어레이 회로도.
도 5는 본 발명의 실시예에 따른 이이피롬 메모리의 블록도.
도 6의 (a)는 본 발명의 실시예에 따른 동작모드별 타이밍 다이어그램, (b)는 지우기 모드, (c)는 프로그램 모드, (d) 리셋 모드를 도시한 파형도.
도 7의 (a)는 본 발명의 실시예에 따른 컨트롤 게이트의 드라이버, (b)는 터널 게이트의 드라이버.
도 8은 본 발명의 실시예에 따른 비트라인 스위치 회로도.
도 9는 본 발명의 실시예에 따른 비트라인 스위치의 선택 회로도.
도 10은 본 발명의 실시예에 따른 버퍼의 회로도.
도 11은 본 발명의 실시예에 따른 디시-디시 컨버터의 회로도.
도 12는 본 발명의 실시예에 따라 설계된 이이피롬 메모리의 레이아웃.
도 13은 본 발명의 실시예에 따른 쓰기 모드에서의 셀 컨트롤 신호에 대한 시뮬레이션 결과를 도시한 파형도로서, (a)는 소거 모드 (b)는 프로그램 모드.
도 14는 본 발명의 실시예에 따른 읽기 모드에서의 주요 경로에 대한 모의실험 결과를 도시한 파형도로서, (a)는 '0'로 프로그램 된 셀의 경우 (b)는 '1'로 프로그램 된 셀의 경우.
도 15는 본 발명의 실시예에 따른 쓰기 타임에 대한 VT 측정 결과를 도시한 그래프로서, (a)는 소거 특성 (b)는 프로그램 특성.
도 16은 본 발명의 실시예에 따른 이이피롬 테스트 칩의 성능 측정을 도시한 파형도.
이와 같이 제시하는 첨부 도면을 참고로 하여 본 발명을 구체적으로 설명하면 다음과 같다.
먼저, 본 발명은 첨부 도면 도 3에 도시된 바와 같이, FN 터널링 방식으로 플로팅 게이트(Floating Gate ; FG)의 전자를 방출시키는 시지 모스 커패시터(CG MOS capacitor ; MC1)와 티지_센스 트랜지스터(TG_SENSE transistor ; MN1) 및 과소거(over-erase) 되었을 때 비트선(BL)에서의 off-누설전류(leakage current)를 감소시키는 셀렉트 트랜지스터(select transistor ; MN2)를 포함하여 이루어지되, 셀 어레이(cell array)의 딥엔웰영역(DNW, Deep N-Well)을 공유하며, 상기 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)의 P형웰영역(PW)을 공유하는 싱글 폴리 이이피롬 셀(1)로 이루어질 수 있다.
싱글 폴리 이이피롬 셀(1)은 도 3(a)에서 보는 바와 같이, FN 터널링 방식으로 플로팅 게이트(Floating Gate ; FG)의 전자를 방출시키는 3.3V의 시지 모스 커패시터(MC1)와 티지_센스 트랜지스터(MN1) 및 과소거 되었을 때 비트 라인(BL)에서의 off-누설전류를 줄이기 위해 셀렉트 트랜지스터(MN2)로 구성되어 있다.
본 발명은 CMOS 공정 기반에서 싱글 폴리 이이피롬 셀(1)의 사이즈를 줄이기 위해 320bit 셀 어레이(10)의 딥엔웰영역(DNW, Deep N-Well)을 공유하였으며, 사용된 MOS소자의 수를 3개로 감축시켰다.
또한, 상기 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)의 P형웰영역(PW)을 공유한다.
이때, 상기 티지_센스 트랜지스터(MN1)는 소거 모드와 프로그램 모드에서 터널링이 일어나는 티지 트랜지스터 역할을 하는 반면, 읽기 모드에서는 센스 트랜지스터 역할을 한다.
또한, 0.18㎛ 공정을 이용하여 레이아웃된 이이피롬 셀(1)의 사이즈는 7.6㎛ㅧ3.67㎛(=27.89㎛2)으로 기존 셀에 비해 bit 셀 사이즈를 32.4% 감축시킬 수 있다.
그리고, 상기 셀 어레이(10)는 첨부 도면 도 4에 도시된 바와 같이, 20 rows x 16 columns의 형태로 배열시킬 수 있다.
아래의 [표 1]은 싱글 폴리 이이피롬 셀(1)의 동작 모드별 바이어스 전압 조건을 나타낸 것으로, 소거 모드에서는 선택된 셀의 컨트롤 게이트(CG)와 터널 게이트(TG)에 각각 -4.75V, +4.75V를 인가하여, FN tunneling 방식으로 플로팅 게이트(FG)의 전자(electron)를 방출(ejection) 시킨다.
그리고, 프로그램 모드에서는 선택된 셀의 컨트롤 게이트(CG)와 터널 게이트(TG)에 각각 +4.75V, -4.75V를 인가하여, 소거와 동일한 FN 터널링 방식으로 플로팅 게이트(FG)에 전자를 방출시킨다.
그리고, 읽기 모드에서 소거된 셀은 비트 라인(BL)에 0V를 출력하는 반면, 프로그램 된 셀은 비트 라인 스위치(BLSW)의 엔모스 트랜지스터(NMOS transistor)의 역치전압(threshold voltage ; 어떠한 기준점의 전압)인 VT loss로 인해 VDD-VT 만큼 pull-up된다.
[표 1] 제안된 싱글 폴리 이이피롬 셀의 동작모드별 바이어스 전압 조건.
(a)지우기 모드 (b) 프로그램 모드 (c) 읽기 모드
Figure 112012072389882-pat00001
Figure 112012072389882-pat00002
한편, 본 발명은 첨부 도면 도 5에 도시된 바와 같이, 싱글 폴리 이이피롬 셀(1)이 20rows x 16columns로 배열되는 이이피롬 셀 어레이(EEPROM cell array ; 10); 동작 모드에 따라 컨트롤 신호(control signal)를 발생시키는 컨트롤로직(control logic ; 20); 어드레스(address)A[4:0]에 따라 20개의 row 중에 하나를 선택하여 워드 라인(Word-Line ; WL)과 컨트롤 게이트(CG)의 노드에 전압을 공급하는 로우 드라이버(row driver ; 30); 읽기 모드(read mode)에서 비트라인(BL)의 데이터를 버퍼(DOUT buffer ; 50)의 입력인 데이터 라인(DL)에 전달하는 비트 라인 스위치(BLSW ; 40); 읽기 데이터(read data)를 데이터 라인(DL)으로부터 읽어내는 버퍼(DOUT buffer ; 50); 터널 게이트 드라이버(TG driver ; 60) 및 쓰기 기능에 필요한 고전압인 VPP(+4.75V), VNN(-4.75V), VNNL(=VNN/2) 전압을 공급해주는 디시-디시 컨버터(DC-DCconverter ; 70); 를 포함하여 구성될 수 있다.
본 발명의 이이피롬 셀(1)을 사용하여 설계된 320b EEPROM 메모리의 주요 특징은 아래 [표 2]와 같다. 이이피롬 셀 어레이(10)는 상기와 같이 20R x 16C이다. 공급전압은 VDD(=1.2V)와 VDDP(=2.2V)의 전원공급장치(dual power supply)를 사용하였으며, 동작 모드는 erase, program, read, reset mode를 지원한다. 싱글 폴리 이이피롬의 write time은 1.2ms이다.
[표 2] 320b EEPROM IP의 주요 특징.
Figure 112012072389882-pat00003
이와 같은 본 발명은 첨부 도면 도 6의 (a)는 소거 타이밍 다어어그램(erase timing diagram)으로서, 소거할 어드레스를 먼저 인가한 뒤 소거 신호를 VDD로 인가하면, 선택된 워드 셀(word cell)의 데이터를 지우게 된다. 소거 타임은 디시-디시 컨버터(70)의 settling time을 고려하여 1.2ms이다.
한편, 첨부 도면 도 6의 (b)는 프로그램 타이밍 다이어그램으로서, 어드레스와 입력 데이터를 먼저 인가한 상태에서 프로그램 신호를 VDD로 인가하면, 선택된 워드 셀에 입력 데이터 DIN[15:0]을 프로그램하게 된다.
한편, 첨부 도면 도 6의 (c)는 리드 타이밍 다이어그램으로서, 읽기 동작은 읽어낼 어드레스를 먼저 인가한 후, 읽기 신호를 VDD로 인가하면, 선택된 워드 셀의 워드 데이터가 access time인 tAC 시간이 지난 이후 DOUT[15:0] port로 출력된다.
그리고, 첨부 도면 도 6의 (d)는 리셋 모드의 타이밍 다이어그램으로서, RSTb 신호에 tRST (Reset Time) 만큼 low 펄스를 인가하면 된다. 리셋 모드는 회로적으로 디시-디시 컨버터(70)를 차단시키는 동시에 EEPROM 메모리를 대기 상태로 만든다.
참고로, 0.18㎛ generic CMOS 공정은 1,000번의 write cycles, 10년의 data retention 특성을 보장하기 위해서 소자에 인가되는 최대 전압을 5.5V 이내로 제한하고 있다.
따라서, 이러한 3.3V 소자의 신뢰성을 만족하는 CG와 TG 드라이버가 요구되며, 이는 첨부 도면 도 7의 (a)(b)에서 도시된 바와 같다.
먼저, 컨트롤 게이트 드라이버는 첨부 도면 도 7의 (a)에 도시된 바와 같이, 4.75V 이하의 스위칭 전압을 갖도록 하기 위해 VDD - VNNL_CG, CG_HV - VNNL_CG, CG_HV - CG_LV의 3-stages 전압레벨변환기(voltage level translator)를 사용하였다. 각 스테이지(stage)에 있는 전압레벨변환기의 스위칭 전압은 아래 [표 3]에 도시된 바와 같이, 각각의 동작 모드에 대해 모두 4.75V 이하인 것을 알 수 있다. 아래 [표 3]은 동작 모드에 따른 스위칭 파원의 출력전압을 보여주고 있다.
또한, 첨부 도면 도 7(b)에 도시된 바와 같이, 터널 게이트 드라이버는 컨트롤 게이트 드라이버와 마찬가지로 3-stages 전압 레벨 변환기를 사용하므로, 3.3V 소자에 인가되는 최대 전압을 4.75V 이하가 되도록 설계하였다. 상기 컨트롤 게이트 드라이버와 터널 게이트 드라이버의 딥엔웰영역(DNW, Deep N-Well) 전압은 VSS에 연결되어 있다.
[표 3] 동작 모드에 따른 스위칭 파워의 출력전압.
Figure 112012072389882-pat00004
한편, 첨부 도면 도 8의 비트 라인 스위치(BLSW ; 40)는 읽기 모드에서 이이피롬 셀 어레이(10)의 리드 데이터인 비트 라인(BL)의 전압을 버퍼(DOUT buffer ; 50)의 입력인 데이터 라인(DL)에 전달해 주는 역할을 한다. 그래서 비트 라인 스위치(40)는 읽기 모드에서 ON 상태를 유지하고, 쓰기(erase와 program) 모드에서 OFF 상태를 유지한다.
그리고 비트 라인 스위치(40)는 쓰기 모드에서 5.5V 이내로 제한되어야 한다. 비트 라인 스위치(40)는 ON 상태에서 비트 라인(BL) 전압을 데이터 라인(DL)에 전달하기 위한 NMOS 스위치 MN0, OFF 상태에서 데이터 라인(DL) 전압을 0V로 바이어싱 하기 위한 클램프 트랜지스터(MP1, MN1)로 구성된다.
이때, 첨부 도면 도 9에 도시된 바와 같이, 비트 라인 스위치(40) 선택회로로 3단 전압레벨변환기를 사용하므로, 전압레벨변환기의 스위칭 전압을 모두 4.75V 이하가 되도록 설계 가능하다.
여기서, 아래 [표 4]는 비트 라인 스위치(40) 관련 동작모드에 따른 바이어스 전압을 나타낸 것이다.
[표 4] 비트 라인 스위치 관련 동작모드에 따른 바이어스 전압.
Figure 112012072389882-pat00005
한편, 첨부 도면 도 10은 데이터 라인(DL)의 데이터를 래치하여 DOUT 포트로 출력하는 버퍼(50)이다. 읽기 모드에서 워드 라인(WL)이 활성화(activation) 되기 이전에 BL_PCGb 신호에 짧은 펄스(Short Pulse)가 인가되어, PMOS 트랜지스터(MP0)에 의해 먼저 데이터 라인(DL)을 VDD로 precharge 시킨 후, 워드 라인(WL)이 활성화되면서 프로그램 된 셀은 전류가 흐르지 않으므로, 데이터 라인(DL)은 VDD를 유지하여 출력으로 나오는 반면, 소거된 이이피롬 셀(1)은 ON 전류가 흘러 데이터 라인(DL)은 거의 0V의 출력이 나온다.
이때, 데이터 라인(DL)에 데이터가 충분이 전달되면, SAENb 신호가 0V로 인에이블(enable)되어 데이터 라인(DL)의 데이터를 읽어낸다. 부하 트랜지스터(Load Transistor ; MP1)은 워드 라인(WL)이 선택되어 있는 동안 활성화되어 프로그램된 이이프롬 셀(1)이 OFF 상태에서 누설전류(leakage current)에 의해 데이터 라인(DL)이 low level로 떨어지는 것을 방지하기 위한 높은 임피던스의 active load 역할을 한다.
한편, 상기 디시-디시 컨버터(70)는 첨부 도면 도 11에 도시된 바와 같이, 기준 전압 디바이더(reference voltage divider), 상승 전압(Boosted Voltage ; VPP)발생기와 하강 전압(Negative Voltage ; VNN)발생기로 구성되어 있다.
상기, 기준전압 디바이더는 VREF_VPP와 VREF_VNN 전압을 공급한다. 또한, 상기 상승 전압(Boosted Voltage ; VPP)발생기와 하강 전압(Negative Voltage ; VNN)발생기는 네거티브 피드백(negative feedback) 방식으로 각각 5 x VREF_VPP, -13.57 x VREF_VNN 전압으로 발생된다. VNNL은 VNN 발생회로에서 VNN/2의 전압을 발생시킨다.
참고로, 첨부 도면 12는 0.18㎛ generic 공정을 이용하여 설계된 320b 이이피롬 메모리의 레이아웃사진을 나타낸 것이며, 면적은 278.65㎛ x 316.605㎛(=0.088mm2)이다.
한편, 첨부 도면 도 13은 소거 모드와 프로그램 모드에서의 320bit 이이피롬 메모리에 대한 전압파형의 모의실험 결과를 나타낸 것이다. 모의실험 결과 소거 모드에서 선택된 컨트롤 게이트(CG)와 선택되지 않은 컨트롤 게이트(CG) 전압은 각각 -4.75V와 +4.75V가 출력되는 것을 볼 수 있다. 그리고, 터널 게이트(TG)는 +4.75V가 출력되는 것을 볼 수 있다.
프로그램 모드에서는 선택된 컨트롤 게이트(CG)와 프로그램되는 터널 게이트(TG)는 +4.75V, -4.75V가 출력되는 것을 볼 수 있다. 그리고 선택되지 않는 컨트롤 게이트(CG)와 프로그램 되지 않는 컨트롤 게이트(CG)와 터널 게이트(TG)는 모두 0V임을 알 수 있다.(그림 13의 모의실험 결과 파형은 표 2의 EEPROM cell 바이어스 전압처럼 나오는 것을 확인할 수 있다.)
읽기 모드에서의 모의실험 결과는 첨부 도면 도 14에서 도시된 바와 같으며, 이이피롬 메모리에 인가되는 제어신호인 READ, row driver의 출력 신호인 워드 라인(WL)과 컨트롤 라인(CG)이 활성화되면서 이이피롬 셀(1)의 비트 라인(BL) 데이터가 비트 라인 스위치(40)를 통해 데이터 라인(DL)에 충분히 전달되면 SAENb 신호가 low로 활성화되면서 버퍼(DOUT buffer ; 50)에 의해 데이터 라인(DL)의 데이터는 센싱 되어 DOUT 노드로 출력되는 것을 볼 수 있다. 상기 워드 라인(WL)이 활성화되면 이이피롬 셀(1)의 프로그램 데이터에 따라 '0'로 프로그램된 이이피롬 셀의 비트 라인(BL)은 'L'로 떨어지고, '1'로 프로그램된 이이피롬 셀의 비트 라인(BL)은 'H' 전압 레벨을 유지한다.
이때, 도 14(a)는 '0'으로 프로그램된 경우이고, 그림 14(b)는 '1'로 프로그램된 경우에 대한 모의실험 결과이다. 도 13의 모의실험 조건은 VDD=1.08V, VDDP=1.8V, slow 모델 파라미터, temperature=85℃이며, 이 모의실험 조건에서 액세스 시간은 최대 143㎱으로 UHF RFID 태그 칩에 사용하는데 충분하다.
아래의 [표 5]은 동작 모드에 따른 동작 전류(operating current)와 파워 소모를 시뮬레이션한 결과이다. Typical simulation 조건에서 read, program, erase mode의 동작 전류는 각각 1.73㎼, 23.55㎼, 23.62㎼이다.
[표 5] 동작모드에 따른 동작전류에 대한 모의실험 결과.
Figure 112012072389882-pat00006
한편, 첨부 도면 도 15는 0.18㎛ generic 공정을 이용하여 제작된 이이피롬 셀의 쓰기 타임에 대한 VT 측정 결과를 보여주고 있다. 도 15(a)에서 보는 바와 같이, 1ms의 소거 타임으로 컨트롤 게이트(CG)와 터널 게이트(TG)에 각각 -4.75V, 4.75V 펄스를 인가한 뒤, VT는 -1.2V로 읽기 모드 시 1.2V의 컨트롤 게이트(CG) 전압을 인가하면, 티지_센스 트랜지스터(MN1)는 ON되는 특성을 보이고 있다. 그리고 도 15(b)는 1ms의 프로그램 타임에 대해 컨트롤 게이트(CG)와 터널 게이트(TG)에 각각 4.75V, -4.75V 펄스를 인가하면, VT는 2.8V로 읽기 모드에서 티지_센스 트랜지스터(MN1)는 OFF 상태를 유지한다.
한편, 첨부 도면 도 16은 0.18㎛ generic 공정을 이용하여 제작된 320b 이이피롬 메모리를 성능 테스트 결과로 소거, 읽기, 프로그램, 읽기를 연속적으로 수행한 결과 소거 셀은 '0', 프로그램한 셀은 '1' 데이터를 출력하는 것을 확인하였다. 그리고 어드레스를 변경하면서 320b 이이피롬 메모리에 대해 측정한 결과 이이피롬 기능을 정상적으로 수행하는 것을 확인할 수 있다.
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다.
그 밖에도, 첨부된 청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다.
따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
1 : 이이피롬 셀 10 : 이이피롬 셀 어레이
20 : 컨트롤로직 30 : 로우 드라이버
40 : 비트라인 스위치 50 : 버퍼
60 : 터널 게이트 드라이버 70 : 디시-디시 컨버터
CG : 컨트롤 게이트 TG : 터널 게이트
FG : 플로팅 게이트 BL : 비트 라인
DL : 데이터 라인 MN1 : 티지_센스 트랜지스터
MN2 : 셀렉트 트랜지스터

Claims (8)

  1. FN 터널링 방식으로 플로팅게이트(FG)의 전자를 방출시키거나 플로팅게이트로 전자를 주입하는 티지_센스 트랜지스터(MN1);
    커플링 커패시터 역할을 하는 시지 모스 커패시터(MC1); 및 과소거 되었을 때 비트선(BL)에서의 off-누설전류를 감소시키는 셀렉트 트랜지스터(MN2);를 구비하되,
    셀 어레이의 딥엔웰영역(DNW)을 공유하면서 3개의 MOS소자를 가지며, 상기 티지_센스 트랜지스터(MN1)와 셀렉트 트랜지스터(MN2)의 P형웰영역(PW)을 공유하는 싱글 폴리 이이피롬 셀(1)로 이루어진 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  2. 제 1항에 있어서,
    상기 싱글 폴리 이이피롬 셀(1)을 포함하는 이이피롬 셀 어레이(10);
    동작 모드에 따라 컨트롤 신호를 발생시키는 컨트롤로직(20);
    어드레스에 따라 다수개의 row 중에 하나를 선택하여 워드 라인(WL)과 컨트롤 게이트(CG)의 노드에 전압을 공급하는 로우 드라이버(30);
    읽기 모드에서 비트 라인(BL)의 데이터를 버퍼(50)의 입력인 데이터 라인(DL)에 전달하는 비트 라인 스위치(40);
    읽기 데이터를 데이터 라인(DL)으로부터 읽어내는 버퍼(50);
    터널 게이트 드라이버(60); 및
    쓰기 기능에 필요한 고전압인 VPP(+4.75V), VNN(-4.75V), VNNL(=VNN/2) 전압을 공급해주는 디시-디시 컨버터(70);를 추가로 더 포함하여 구성되는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  3. 싱글 폴리 이이피롬 메모리에 있어서,
    상기 싱글 폴리 이이피롬 메모리는 싱글 폴리 이이피롬 셀(1)로 구성되고,
    상기 싱글 폴리 이이피롬 셀(1)은
    제1 단자 및 제2 단자에 컨트롤 게이트(CG)가 연결되고, 제3 단자는 플로팅게이트(FG)에 연결된 시지 모스 커패시터(MC1);
    제2 단자에 터널 게이트(TG)가 연결되고, 제3 단자는 상기 플로팅게이트(FG)와 연결되는 티지_센스 트랜지스터(MN1); 및
    제1 단자에 비트선(BL)이 연결되고, 제2 단자는 티지_센스 트랜지스터(MN1)의 제1 단자와 연결되며, 제3 단자는 워드 라인(WL)이 연결되는 셀렉트 트랜지스터(MN2);로 구성되며,
    상기 티지_센스 트랜지스터(MN1)와 상기 셀렉트 트랜지스터(MN2)는 P형웰영역(PW)을 공유하는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  4. 제 3항에 있어서, 상기 티지_센스 트랜지스터(MN1)는
    FN 터널링 방식으로 상기 플로팅게이트(FG)의 전자를 방출시키거나 상기 플로팅게이트(FG)로 전자를 주입하는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  5. 제 3항에 있어서, 상기 시지 모스 커패시터(MC1)는
    커플링 커패시터 역할을 하는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  6. 제 3항에 있어서, 셀렉트 트랜지스터(MN2)는
    과소거 되었을 때 비트선(BL)에서의 off-누설전류를 감소시키는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  7. 제 3항에 있어서,
    상기 시지 모스 커패시터(MC1), 상기 티지_센스 트랜지스터(MN1) 및 상기 셀렉트 트랜지스터(MN2)의 딥엔웰영역(DNW)을 공유하는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
  8. 제 3항에 있어서,
    상기 싱글 폴리 이이피롬 셀(1)을 포함하는 이이피롬 셀 어레이(10);
    동작 모드에 따라 컨트롤 신호를 발생시키는 컨트롤로직(20);
    어드레스에 따라 다수개의 row 중에 하나를 선택하여 워드 라인(WL)과 컨트롤 게이트(CG)의 노드에 전압을 공급하는 로우 드라이버(30);
    읽기 모드에서 비트 라인(BL)의 데이터를 버퍼(50)와 연결된 데이터 라인(DL)에 전달하는 비트 라인 스위치(40);
    읽기 데이터를 데이터 라인(DL)으로부터 읽어내는 버퍼(50); 및
    터널 게이트 드라이버(60) 및 쓰기 기능에 필요한 고전압인 VPP(+4.75V), VNN(-4.75V), VNNL(=VNN/2) 전압을 공급해주는 디시-디시 컨버터(70);를 추가로 더 포함하여 구성되는 것을 특징으로 하는 싱글 폴리 이이피롬 메모리.
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