KR101618732B1 - 피엠아이씨용 엠티피 메모리 - Google Patents

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KR101618732B1 KR1020140158749A KR20140158749A KR101618732B1 KR 101618732 B1 KR101618732 B1 KR 101618732B1 KR 1020140158749 A KR1020140158749 A KR 1020140158749A KR 20140158749 A KR20140158749 A KR 20140158749A KR 101618732 B1 KR101618732 B1 KR 101618732B1
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Abstract

본 발명의 일실시예는 BCD 백본 공정 기반에서 HV 소자를 사용하지 않고 MTP 설계가 가능하도록 하기 위해 MTP 셀 관점에서 펌핑 전압인 부스트 전압과 네가티브 전압을 이용한 프로그램(write/erase) 방식의 MTP 셀을 구현하는 것이다.
본 발명의 다른 실시예는 MTP 셀의 사이즈를 줄이기 위해 터널게이트 옥사이드와 센스 트랜지스터를 하나로 병합하고, 동작전압이 5V인 소자의 신뢰성을 보증해주는 3-스테이지 전압 레벨 트랜지스터 회로, VNN 전하 펌핑 회로 및 VNN 프리차지 회로를 구현하는 것이다.
본 발명의 또 다른 실시예는 MTP 메모리 영역이 디자이너 메모리 영역과 사용자 영역으로 분리되어 있는 듀얼 메모리 구조를 구현하는 것이다.

Description

피엠아이씨용 엠티피 메모리{MULTI-TIME PROGRAMMABLE MEMORY FOR POWER MANAGEMENT IC}
본 발명은 PMIC용 MTP 메모리의 설계 기술에 관한 것으로, 특히 HV(High- Voltage) 소자를 사용하지 않고 MTP 메모리의 설계가 가능하도록 하기 위해 MTP 셀(Multi-Time Programmable cell) 관점에서 부스트 전압과 네가티브 전압을 이용하여 라이트(write) 방식의 MTP 셀을 구현하고, MTP 셀의 사이즈를 줄이기 위해 터널게이트 옥사이드(Tunnel Gate oxide)와 센스 트랜지스터를 하나로 병합할 수 있도록 한 피엠아이씨용 엠티피 메모리에 관한 것이다.
PMIC(Power Management IC)는 휴대폰, 노트북 PC, TV와 모니터 등의 정보기기에서 입력전원을 공급받아 시스템에서 요구하는 안정적이고 효율적인 전원으로 변환하여 공급하는 칩이다.
PMIC 칩은 다중 컨버터에서 개별 컨버터의 파워 온, 파워 오프의 시퀀스를 결정하고, 출력전압 설정, 출력 풀다운 저항값 설정, 돌입전류에 따른 회로 보호 및 동작의 신뢰성 향상을 위한 소프트 스타트 타임 설정(soft-start time setting) 등의 기능을 수행하는데, 이를 위해 EEPROM 메모리 IP가 요구된다.
일반적으로 PMIC 칩에 비트 셀 사이즈(bit cell size)가 0.99㎛2 정도의 SSTC(Side-wall Selective Transistor Cell) 셀인 더블-폴리(double-poly) EEPROM 셀을 사용하는 비휘발성(NVM: Non-Volatile Memory) 메모리는 BCD 백본(backbone) 공정에서 5~8개의 엑스트라 마스크 레이어(extra mask layer)를 필요로 한다.
따라서, PMIC 칩에 사용되는 NVM 메모리 IP는 비트 셀 사이즈가 수 십 ㎛2 정도의 싱글 폴리(single-poly) EEPROM인 MTP 셀(MTP 메모리에 배열된 셀)이 사용되며, 대부분 한 개 또는 두 개의 마스크 레이어가 추가된다. MTP 메모리는 공정이 단순하고 가격 경쟁력이 있기 때문에 많은 PMIC 칩에 사용되고 있다.
그런데, 종래 기술에 의한 MTP 메모리에서는 동작전압이 소정 전압(예: 5V)인 소자의 신뢰성을 확보해 주기 위해 부가적으로 HV 트랜지스터를 필요로 하므로, 이에 의해 MTP 메모리의 사이즈가 커지고 그에 따른 비용이 추가되는 문제점이 있다.
또한, 터널 옥사이드 커패시터와 센스 트랜지스터가 별도로 존재하여 셀 사이즈가 증가되고, 커플링 커패시터의 실효 정전용량이 작아서 프로그램 시간이 길어지는 단점이 있다.
본 발명이 해결하고자 하는 제1과제는 BCD 백본(backbone) 공정 기반에서 HV 소자를 사용하지 않고 MTP 설계가 가능하도록 하기 위해 MTP 셀 관점에서 펌핑 전압인 부스트 전압(Boosted Voltage)과 네가티브 전압(Negative Voltage)을 이용한 프로그램(write/erase) 방식의 MTP 셀을 구현하는데 있다.
본 발명이 해결하고자 하는 제2과제는 MTP 셀의 사이즈를 줄이기 위해 터널게이트 옥사이드(Tunnel Gate oxide)와 센스 트랜지스터를 하나로 병합하는데 있다.
본 발명이 해결하고자 하는 제3과제는 동작전압이 5V인 소자의 신뢰성을 보증해주는 3-스테이지 전압 레벨 트랜지스터 회로, VNN 전하 펌핑 회로 및 VNN 프리차지 회로를 구현하는데 있다.
본 발명이 해결하고자 하는 제4과제는 메모리 영역이 디자이너 메모리 영역과 사용자 영역으로 분리되어 있는 듀얼 메모리 구조를 구현하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 피엠아이씨용 엠티피 메모리는, 매트릭스 형태로 배열된 MTP(Multi-Time Programmable) 셀을 구비하는 MTP 메모리; 피엠아이씨용 엠티피 메모리 내의 각부에 동작 모드에 따른 제어신호를 공급하는 제어 로직부; 선택된 어드레스에 따라 상기 MTP 메모리 상의 워드라인 및 컨트롤 게이트 노드에 전압을 공급하되, HV(High Volatage) 소자를 사용하지 않고 소자의 신뢰성을 유지하면서 MV(Middle Volatage) 소자만 이용하여 피엠아이씨용 엠티피 메모리를 구현하기 위해서는 MV 소자에 일정 레벨 이내의 바이어스 전압을 공급하는 컨트롤 게이트 구동부; 읽기 모드에서 상기 어드레스를 디코딩하여 비트라인의 데이터를 디멀티플렉싱된 형태의 리드데이터와 바이트 리드데이터로 출력하는 비트라인 스위치; 상기 MTP 메모리로부터 리드되는 데이터를 병렬 형태로 출력하기 위한 병렬데이터용 버퍼; 상기 MTP 메모리로부터 리드되는 데이터를 바이트 형태로 출력하기 위한 바이트데이터용 버퍼; 및 피엠아이씨용 엠티피 메모리의 각부에서 필요로 하는 전압을 공급하는 직류-직류 변환기;를 포함한다.
본 발명은 MTP 셀 관점에서 펌핑 전압인 부스트 전압(Boosted Voltage)과 네가티브 전압(Negative Voltage)을 이용하여 프로그램(write/erase) 방식의 MTP 셀을 구현함으로써, BCD 백본(backbone) 공정 기반에서 HV 소자를 사용하지 않고 MTP 설계가 가능한 효과가 있다.
또한, MTP 메모리를 설계함에 있어서, 터널게이트 옥사이드(Tunnel Gate oxide)와 센스 트랜지스터를 하나로 병합함으로써 MTP 셀의 사이즈를 줄일 수 있는 효과가 있다.
또한, 3-스테이지 전압 레벨 트랜지스터 회로, VNN 전하 펌핑 회로 및 VNN 프리차지 회로를 구현하여 동작전압이 5V인 소자의 신뢰성을 보증할 수 있는 효과가 있다.
또한, MTP 메모리를 설계할 때 메모리 영역이 디자이너 메모리 영역과 사용자 영역으로 분리된 듀얼 메모리 구조로 구현함으로써, 사용자에 편이성을 제공할 수 있는 효과가 있다
도 1은 본 발명의 실시예에 따른 피엠아이씨용 엠티피 메모리의 블록도이다.
도 2a는 본 발명에 따른 MTP 메모리의 어드레스 맵피 예시도이다
도 2b는 본 발명에 따른 MTP 메모리의 4 × 64 MTP 셀 어레이의 디코딩 예시도이다.
도 3a 내지 도 3d는 삭제, 프로그램, 병렬데이터 읽기, 바이트 데이터 읽기 동작 모드별 타이밍도이다.
도 4a는 컨트롤 게이트 구동부에 대한 실시예의 회로도이다.
도 4b는 컨트롤 게이트 구동부에 대한 다른 실시예의 회로도이다.
도 5a는 터널게이트 구동부에 대한 실시예의 회로도이다.
도 5b는 터널게이트 구동부에 대한 다른 실시예의 회로도이다.
도 6은 병렬데이터용 버퍼에 대한 실시예의 회로도이다.
도 7은 바이트데이터용 버퍼에 대한 실시예의 회로도이다.
도 8은 VNN 전하 펌프회로에 대한 실시예의 블록도이다.
도 9a는 VNN 전하펌프부의 첫 번째 단의 VNN 전하펌프 회로도이다.
도 9b는 VNN 전하펌프부의 첫 번째 단 이후의 VNN 전하펌프 회로도이다
도 10a 및 10b는 부스트 클럭신호 발진기의 회로도이다.
도 11은 VNN 전하펌프에 적용된 레벨 검출기의 회로도이다.
도 12는 본 발명에 따른 VNN 프리차지 회로도이다.
도 13은 본 발명에 따른 256b MTP IP의 레이아웃 사진이다.
도 14의 (a),(b)는 삭제 모드와 프로그램 모드에서의 256b MTP IP의 전압파형에 대한 모의실험 결과를 나타낸 파형도이다
도 15의 (a),(b)는 읽기 모드에서의 주요 경로에 대하여 '0'로 프로그램 된 셀의 모의실험 결과를 나타낸 파형도이다.
도 16의 (a),(b)는 25℃와 125℃에서 각각의 테스트 칩에 대해 삭제 모드시 VNN 전압을 측정하여 주파수와 VNN 전압 관계를 나타낸 그래프이다.
도 17은 마그나칩 반도체 0.18μm 공정을 이용하여 제작된 256b MTP IP를 성능 테스트 결과를 나타낸 파형도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 피엠아이씨용 엠티피 메모리의 블록도로서 이에 도시한 바와 같이 피엠아이씨용 엠티피 메모리(100)는, 요구된 용량의 MTP 셀들이 매트릭스 형태로 배열된 MTP 메모리(110); 동작 모드에 따른 제어신호를 발생하는 제어 로직부(120); 어드레스에 따라 워드라인(WL) 및 컨트롤 게이트 노드(CG)에 전압을 공급하는 컨트롤 게이트 구동부(130); 읽기 모드(read mode)에서 상기 어드레스를 디코딩하여 비트라인의 데이터를 디멀티플렉싱된 형태의 리드데이터(PDL)와 바이트 리드데이터(BDL)로 출력하는 비트라인 스위치(140); 상기 MTP 메모리(110)로부터 리드(read)되는 데이터를 병렬 형태로 출력하기 위한 병렬데이터용 버퍼(150); 상기 MTP 메모리(110)로부터 리드되는 데이터를 바이트(byte) 형태로 출력하기 위한 바이트데이터용 버퍼(160); 피엠아이씨용 엠티피 메모리(100)의 각부에서 필요로 하는 전압을 공급하는 직류-직류 변환기(170); 터널게이트 구동부(180); 및 터널게이트 스위치(190)를 포함한다.
스마트폰의 디스플레이 모듈에 탑재되는 PMIC 칩의 MTP 메모리(110)는 PMIC에 사용되는 아날로그 회로의 트리밍과 사용자가 사용하는 디스플레이 구동 칩의 아날로그 트리밍을 위한 듀얼 메모리(dual memory) 구조의 설계 기술이 요구되고 있다. 따라서, 본 발명에서는 이에 대응하여 MTP 메모리(110)를 64 bit의 디자이너 메모리(110A)와 192 bit의 사용자 메모리(110B)의 영역으로 분리하였다. 도 2a는 상기와 같이 분리 운용되는 MTP 메모리(110)의 어드레스 맵피예를 나타낸 것이다.
상기 디자이너 메모리(110A)는 1.8V 정도의 저전압에서 64bit의 병렬데이터에 대한 읽기 동작이 가능한 구조로 되어 있고, 64 bit의 읽기 데이터(read data)에 대한 래치 기능을 가지고 있다. 상기 디자이너 메모리(110A)에 래치된 병렬 데이터는 PMIC 내부에 설계되는 밴드갭 기준전압 발생기 회로를 포함한 아날로그 회로를 트리밍 한다.
반면, 상기 사용자 메모리(110B)는 8bit 단위로 읽기 동작이 가능한 구조로 되어 있고,I2C 인터페이스를 통해 디스플레이 구동 칩의 트리밍으로 사용된다. 이와 같은 듀얼 메모리 구조는 종래 기술에 의한 싱글 메모리(single memory)의 구조에 비해 사용자에 편이성을 제공할 수 있다. 사용자 메모리(110B)는 사용자 메모리 영역이 필요 없는 어플리케이션에서는 싱글 메모리와 같이 동작이 가능하다.
결국, 상기 MTP 메모리(110)는 듀얼 메모리 구조와 싱글 메모리 구조를 스위칭하여 선택적으로 사용할 수 있도록 하는 구조를 갖는다.
상기 MTP 메모리(110)에 구비된 MTP 셀을 사용하여 설계된 256 MTP IP의 주요 특징은 아래의 [표 1]과 같다. 여기서, 셀 어레이는 4R×64C 이다. 공급전압은 VDD의 싱글 파워 서플라이(single power supply)를 사용하였으며, 동작 모드로써 read(parallel data read, byte data read), write(erase, program), write-verify -read(program-verify-read,erase-verify-read),기타(stand-by,power-down,reset) 모드를 지원한다. 상기 VDD 전압은 리드 모드(read mode)에서 1.8~5.5V의 광대역 전압 범위(wide voltage range)이고, 라이트 모드(write mode), 라이트-베리파이-리드(write-verify-read) 모드에서는 3V~5.5V의 범위이다. MTP IP의 라이트 타임은 5ms이고 억세스 타임은 500ns이다.
Figure 112014109851676-pat00001
도 2b는 MTP 메모리(110)의 로우(row) 어드레스 A[4:3]에 의한 4R × 64C MTP 셀 어레이의 디코딩 예를 나타낸 것이다. A[4:3]이 11인 경우에는 디자이너 메모리(110A)가 지정되고, A[4:3]이 00, 01, 10인 경우는 사용자 메모리(110B)가 지정된다.
어드레스 A[4:3]의 로우(row) 디코딩에 의해 선택된 메모리 영역의 셀 데이터가 비트라인 BL[63:0]에 디벨롭(develop)된 경우, 선택된 메모리 영역에 따라 디자이너 메모리(110A)의 영역이면 비트라인 스위치(140)가 BL[63:0]의 데이터를 병렬데이터용 버퍼(150)에 병렬 리드 데이터 PDL[63:0]로 전달해 주는 반면, 사용자 메모리(110B) 영역이면 BL[63:0]의 데이터 중 A[2:0]의 컬럼 디코딩에 의해 선택되는 바이트 데이터가 바이트데이터용 버퍼(160)에 바이트 데이터 BDL[7:0]로 전달해 준다.
피엠아이씨용 엠티피 메모리(100)에서의 인터페이스 신호로서 제어신호(PDb, RSTb, READ, ERS, PGM, EVR, PVR), 어드레스 신호 A[4:0], 입력데이터 DIN[7:0], 64bit 병렬 리드 데이터 PD[63:0] 및 바이트 리드 데이터 BD[7:0]이 있다. MTP 메모리(110)에 대한 프로그램 즉, 쓰기(write) 동작은 byte 단위로 수행된다. 그리고, 듀얼 메모리와 싱글 메모리에 대한 선택은 DM_SMb(Dual Memory_Single Memory bar) 입력 신호를 VDD 또는 0V로 인가하는 것에 의해 결정된다.
상기 MTP 셀에 대한 삭제 모드, 프로그램 모드, 병렬데이터 읽기 모드 및 바이트 데이터 읽기 모드의 동작을 도 3a 내지 도 3d를 참조하여 설명하면 다음과 같다. 상기 MTP 셀에 데이터를 프로그램하기 전에 삭제 모드를 통해 삭제 동작을 수행하게 되는데, 이를 위해 도 3a에서와 같이 삭제할 어드레스 A[4:0]를 먼저 인가한 뒤 삭제신호를 VDD로 인가하면 선택된 바이트 셀(byte cell)의 데이터가 지워진다. 삭제 타임은 직류-직류 변환기(170)를 고려하여 5ms로 설정될 수 있다.
프로그램 모드에서는 도 3b와 같이 먼저 어드레스 A[4:0]와 입력데이터 DIN [7:0]를 인가한 상태에서 프로그램 신호 PGM을 VDD로 인가하면 선택된 바이트 셀에 입력 데이터 DIN[7:0]이 프로그램된다.
그리고, 병렬데이터 읽기 모드에서는 도 3c와 같이 먼저 읽어낼 어드레스 A[4:0]를 인가한 후 리드 신호(READ)를 VDD로 인가하면 선택된 셀의 데이터가 액세스 타임인 tAC가 지난 이후 포트 PD[63:0]로 출력되는 동시에 데이터가 래치된다.
또한, 바이트 데이터 읽기 모드는 도 3d와 같이 진행되며, tAC 시간이 지난 후 리드된 데이터가 포트 BD[7:0]으로 출력된다.
HV 소자를 사용하지 않고 소자의 신뢰성을 유지하면서 5V의 MV(Middle Volatage) 소자만 이용하여 피엠아이씨용 엠티피 메모리(100)를 구현하기 위해서는 MV 소자의 VDS(Drain-Source Voltage)와 VGS(Gate-Source Voltage)에 각각 7.5V, 10V 이내의 바이어스 전압이 걸리도록 해야 하는데, 이를 위해 도 4a와 같은 컨트롤 게이트 구동부(130)를 사용하게 된다.
도 4a를 참조하면, 본 발명에 따른 컨트롤 게이트 구동부(130)는 브레이크 다운(Break Down)전압인 BVDSS 이하의 스위칭 전압을 갖도록 하기 위해 전압 레벨 시프트 회로를 사용하였으며, 게이트가 VSS에 연결된 피채널 모스트랜지스터(이하, 인용부호를'PM'으로 기재하고, '트랜지스터'라 칭함)(MP43,MP44)와 게이트가 스위칭 파워인 NG_VRD에 연결된 엔채널 모스트랜지스터(이하, 인용부호를'NM'으로 기재하고, '트랜지스터'라 칭함)(MN41, MN42)를 구비한다.
상기 4개의 트랜지스터(MP43, MP33),(MN41, MN42)로 인하여 전압 레벨 시프터의 각 트랜지스터의 VDS 전압을 6.5V 이하로 제한할 수 있다. 이에 따라, 트랜지스터에 과전압이 걸려 신뢰성 문제가 야기되는 것을 해소할 수 있다.
삭제 모드에서, 트랜지스터(MN43,MN44) 중에서 일부 트랜지스터의 게이트-소스 간에 8.17V(= 2.17V-(-6V))의 전압이 걸리지만 게이트 옥사이드(gate oxide) BV에는 문제가 없다.
이에 따라 전압 레벨 시프터의 스위칭 파워 전압은 각각의 동작 모드에 대해 모두 6.5V 이하로 유지된다.
도 4b는 상기 컨트롤 게이트 구동부(130)에 대한 다른 실시예의 회로도이다. 상기 도 4b는 상기 도 4a와 비교해 볼 때, 반전출력단자(OUTb)와 트랜지스터(MN43)의 사이에 연결된 트랜지스터(MN41)과 출력단자(OUT)와 트랜지스터(MN42)의 사이에 연결된 트랜지스터(MN42)가 생략된 것이 다른 점이다.
마찬가지로, 터널게이트 구동부(180)는 전압 레벨 시프터를 사용하여 동작전압이 5V인 소자에 인가되는 최대 VDS 전압이 6.5V 이하가 되도록 하였다.
즉, 상기 전압 레벨 시프터는 도 5a에서와 같이 하이전원단자(VHIGH)와 로우전원단자(VLOW)의 사이에 다이오드 결합형 트랜지스터(MP51),(MP52),(MN51),(MN52)가 직렬로 연결되고, 상기 트랜지스터(MP51),(MN52)의 게이트에는 입력단자(IN)가 연결되며, 상기 트랜지스터(MP52)의 게이트에 VSS가 연결되고, 상기 트랜지스터(MN51)의 게이트에 상기 스위칭 파워인 NG_VRD가 연결되며, 상기 트랜지스터(MP52)의 타측단자(드레인)와 트랜지스터(MN51)의 일측단자(소스)의 연결점에 출력단자(OUT)가 연결된 구조를 갖는다.
도 5b는 상기 터널게이트 구동부(180)에 대한 다른 실시예의 회로도이다. 상기 도 5b를 상기 도 5a와 비교해 볼 때, 출력단자(OUT)와 상기 트랜지스터(MN52)의 사이에 연결된 트랜지스터(MN51)가 생략된 것이 다른 점이다.
병렬데이터용 버퍼(150)는 상기 MTP 메모리(110)로부터 리드(read)되는 데이터를 병렬 형태로 출력하는 역할을 한다. 도 6은 상기 병렬데이터용 버퍼(150)가 PDL 데이터를 래치하여 병렬데이터 포트(PD)로 출력하는 실시예를 나타낸 회로도로서 이의 작용을 설명하면 다음과 같다.
읽기 모드에서 워드라인(WL)이 활성화되기 이전에 PDL_PCGb 신호로서 짧은 펄스(short pulse)가 인가되어 트랜지스터(MP61)에 의해 먼저 리드데이터(PDL)가 VDD로 프리차지된 후 워드라인(WL)이 활성화되면서 프로그램 된 셀은 전류가 흐르지 않으므로 상기 리드데이터(PDL)는 VDD 레벨로 출력된다. 이이 비하여, 삭제된 MTP 셀은 온(ON) 전류가 흘러 리드데이터(PDL)는 거의 0V의 레벨로 출력된다. 상기 리드데이터(PDL)의 포트에 상기와 같은 리드 데이터가 충분이 전달되면 PDL_SAENb 신호가 0V로 인에이블되어 상기 리드데이터(PDL)를 읽어 낸다.
하이 임피던스(High impedance)의 부하 트랜지스터(load transistor)(MP62)는 읽기 모드에서 프로그램된 셀이 선택되었을 때 비트라인 스위치를 통해 비트라인(BL)에 연결된 MTP 셀의 누설전류(leakage current)에 의해 상기 리드데이터(PDL)가 로우 레벨(low level)로 떨어지는 것을 방지하기 위한 액티브 로드(active load) 역할을 한다. 그리고, 트랜지스터(MN61)는 프로그램 모드에서 리드데이터(PDL)의 전압 레벨을 드레쉬홀드전압 -VT 로 클램핑하는 역할을 수행한다.
바이트데이터용 버퍼(160)는 상기 MTP 메모리(110)로부터 리드되는 데이터를 바이트(byte) 형태로 출력하는 역할을 한다. 도 7은 바이트데이터용 버퍼(160)의 실시예를 나타낸 회로도이다.
도 7을 참조하면, 데이터 래치(161)의 다음 단에는 상기 데이터 래치(161)로부터 출력되는 바이트 리드데이터(BDL)를 래치하여 바이트 데이터 포트(BD)로 출력하는 3상태 버퍼(162)가 연결되어 있다. 드레쉬홀드전압(VT) 측정 모드에서 상기 3상태 버퍼(162)는 CVT_MEAS 신호가 '하이'로 천이되면서 하이 임피던스 상태를 유지하게 된다. 이때, 트랜지스터(MP75)를 통해 바이트 데이터 포트(BD)로 선택된 MTP 셀의 전류가 흐르게 된다.
직류-직류 변환기(170)는 피엠아이씨용 엠티피 메모리(100)의 각부에서 필요로 하는 VPP(boosted voltage)(=+6.5V), VNN(Negative Voltage)(=-6.5V), VPPL(low boosted voltage)(=2.17V), VNNL(= -2.17V) 전압을 공급하는 역할을 수행한다. 이를 위해 상기 직류-직류 변환기(170)는 LDO(Low Drop Output Regulator) 회로인 VPPL 회로, VRD회로, VPVR 회로 및 VREG_CP 회로와, 전하 펌핑 회로인 VPP 전하 펌프회로, VNN(Negative Voltage) 전하 펌프회로 및 VNNL 전하 펌프회로를 구비한다.
VPPL 회로의 출력전압은 프로그램 모드(write mode)에서 플러스 인히비트 전압(plus inhibit voltage)으로 사용되고 2×VREG_CP의 레귤레이션된 전압을 공급한다.
VPVR(Program-verify-Read Voltage)회로의 출력전압은 프로그램 확인 읽기 모드(program- verify-read mode)에서 프로그램된 셀의 마진 테스트(margin test)를 위한 전압으로 사용되며, VRD보다 최소 0.7V이상 높은 2.3V~2.5V 전압으로 공급된다.
VREG_CP 회로는 1V~1.083V의 정전압을 생성하여 전하 펌프 회로(VPP, VNN과 VNNL)의 기준전압으로 공급한다.
VRD(Read Voltage) 회로는 읽기 모드에서 선택되는 동작모드(Operating Mode) 중에서 아래의 [표 2]에서 와 같이 파워 다운 모드(power-down mode)를 제외하고는 1.4V~1.6V의 전압을 공급한다.
Figure 112014109851676-pat00002
VPP 전하 펌프회로와 VNN 전하 펌프회로는 부궤환(negative feedback) 방식으로 각각 6×VREG_CP, -6×VREG_CP 전압을 생성한다.
VNNL 전하 펌프회로는 프로그램 모드에서 상기 VPPL 회로와 같이 마이너스 인히비트 전압(minus inhibit voltage)으로 사용되는 -2×VREG_CP의 전압을 부궤환 방식으로 생성한다.
도 8은 상기 VNN 전하 펌프회로의 실시예를 나타낸 블록도로서 이에 도시한 바와 같이, VREG_CP 회로의 출력전압 레벨을 검출하는 레벨 검출기(171); 상기 레벨 검출기(171)의 출력전압에 상응되는 주파수의 신호를 발진하는 링 발진기(172); 상기 링 발진기(172)로부터 공급되는 발진신호를 이용하여 전하펌프 제어신호를 출력하는 제어 로직부(173); 및 상기 전하펌프 제어신호에 따라 전하를 펌핑하는 직렬연결된 복수 개의 VNN 전하펌프를 구비한 VNN 전하펌프부(174);를 구비한다.
VNN 전하 펌프회로를 상기와 같은 구성으로 구현함으로써, 종래의 직류-직류 변환기에서와 달리 직류-직류 변환기(170)에서 HV 소자와 MIM(Metal- Insulator- Metal) 커패시터를 생략할 수 있다.
상기와 같이 직류-직류 변환기(170)에서 HV 소자를 생략할 수 있도록하고 동작전압이 5V인 소자의 신뢰성을 확보하기 위해서 VNN 전하펌프부(174)에서 첫 번째 단의 VNN 전하 펌프와 그 이후의 VNN 전하 펌프 회로를 서로 상이한 구조를 갖도록 하였다.
상기 VNN 전하펌프부(174)에서 각 단(stage)에 위치한 VNN 전하 펌프의 출력전압은 VNN 출력포트에 가까울수록 낮아지고 구성 소자에 과전압이 걸릴 수 있다. 이에 비하여, 첫 번째 단의 VNN 전하 펌프는 펌핑 전압이 낮으므로 전하이동 소자(charge transfe)의 게이트전압이 높을수록 잘 전달된다.
이와 같은 점들을 고려하여 상기 첫 번째 단의 VNN 전하펌프 회로를 도 9a와 같은 구조로 설계하였다. 도 9a에서, 전하 전달 소자인 트랜지스터(MN92),(MN94)는 외부로부터 게이트에 공급되는 전원전압(VDD)에 의해 각각 턴온되는 것이 아니라, LDO 출력전압인 VPPL(=2.17V)에 의해 각각 턴온된다.
즉, 상기 트랜지스터(MN92)는 반전클럭신호(CLKb)에 의해 턴온된 트랜지스터(MP91)를 통해 게이트에 공급되는 VPPL에 의해 턴온되어 VSS를 중간노드(N1)에 전달한다. 그리고, 상기 트랜지스터(MN94)는 클럭신호(CLK)에 의해 턴온된 트랜지스터(MP92)를 통해 게이트에 공급되는 VPPL에 의해 턴온되어 상기 중간노드(N1)의 전압을 출력전압(VOUT)으로 전달한다. 상기 중간노드(N1)는 상기 반전클럭신호(CLKb)에 의해 동작이 제어되는 트랜지스터(MP91),(MN91,MN92)로 이루어진 회로의 출력단 노드를 의미한다.
이에 비하여, 상기 첫 번째 단 이후에 직렬연결된 VNN 전하펌프 회로를 도 9b와 같은 구조로 설계하였다. 도 9b에서, 전하 전달 소자인 트랜지스터(MN98)는 게이트에 공급되는 VSS 전압에 의해 턴온된다.
즉, 상기 트랜지스터(MN98)는 클럭신호(BCLK)에 의해 턴온된 트랜지스터(MP93)를 통해 공급되는 VSS에 의해 턴온되어 입력전압(VIN)을 출력전압(VOUT)으로 전달한다.
이와같이 상기 트랜지스터(MN98)를 턴온시키기 위하여 VDD 대신 VSS 전압을 인가하므로 상기 트랜지스터(MN98)가 턴온될 때 게이트에 걸리는 전압을 낮출 수 있게 된다.
여기서, 상기 VSS를 트랜지스터(MP93)를 통해 상기 트랜지스터(MN98)의 게이트에 전달하게 되는데, 상기 트랜지스터(MP93)의 게이트 신호로서 네가티브 부스트 클럭신호(negative boosted clock)(BCLK)를 사용하였다.
그리고, 상기 VNN 전하펌프부(174)에서 MIM(metal insulator metal) 커패시터 대신 마스크 추가도 없고 단위 면적당 커패시턴스(capacitance)가 큰 트랜지스터 구조의 전하 저장용 커패시터(CR121),(CR122)를 사용하여 레이아웃 면적을 줄일 수 있도록 하였다.
그런데, 상기와 같이 전하 저장용 커패시터(CR92)를 사용하는 경우 마지막 단의 VNN 전하펌프 회로의 전하 저장용 커패시터는 BCLK이 '하이'일 때 게이트 양단에 고전압이 걸리는 문제점이 발생될 수 있다. 이와 같은 문제점을 해결하기 위하여, 도 10a 및 도 10b에서와 같이 상기 부스트 클럭신호(BCLK),(BCLKb)의 구동전압으로서 VDD를 사용하는 대신 VPPL을 사용하였다.
상기 VNN 전하 펌프회로에서 출력되는 VNN 전압이 PVT(Process, Volatage, Temperature) 변동에 둔감하도록 하기 위하여, 직류-직류 변환기(170)에 도 11과 같은 VNN 레벨 검출기를 구비하였다.
도 11을 참조하면, 전압 분배부(174A)는 직렬 연결된 복수개의 다이오드 결합형 트랜지스터(MN111-MN116)로 VNN 전압을 분배하여 분배된 전압(VFB_VNN)을 출력한다. 비교부(174B)는 상기 분배된 전압(VFB_VNN)을 VSS 전압과 비교하여 그에 따른 비교결과를 출력한다. 버퍼회로부(174C)는 상기 비교부(174B)의 출력신호에 따른 인에이블신호(VNN_EN)를 출력하게 되는데, 이 인에이블신호(VNN_EN)에 의해 상기 VNN 전하 펌프회로의 구동이 제어되어 VNN 전압이 PVT 변동에 둔감하게 된다. 프로그램 모드에서 VFB_VNN 전압은 (VREG_CP-VNN)/7의 분배 전압으로 정상 상태(steady state)에서 0V가 된다. VFB_VNN 전압이 0V가 되면 VNN 전압은 타겟 전압(target voltage)인 -6.5V(=-6×VREG_CP)가 된다.
직류-직류 변환기(170)에 구비되는 VNNL 레벨 검출기는 상기 도 11과 같은 VNN 레벨 검출기에서 전압 분배부(174A)에 구비된 트랜지스터의 개수가 6개에서 3개로 줄어든 것을 제외하고 VNN 레벨 검출기와 동일한 구성을 갖는다.
상기 VREG_CP 회로는 VREG_CP 전압을 이용하여 VPP, VNN 및 VNNL 회로를 LDO 회로로 만들어주므로 VPP, VNN 및 VNNL 전압도 PVT 변동에 둔감하게 된다.
도 12는 상기 VNN 전압을 프리차지하는 VNN 프리차지 회로의 실시예를 나타낸 것이다. 도 12를 참조하면, 트랜지스터 구조의 전하 저장용 커패시터(CR121)는 프로그램 모드로 진입할 때 N2 노드 전압을 VRD(=1.5V)에서 0V로 커플링시켜 트랜지스터(MN124)가 턴오프되고, 이와 동시에 트랜지스터(MN122),(MN123)의 게이트-소스 간 전압이 6.5V 이하가 되게 한다.
그리고, 프로그램 모드에서 빠져 나올 때 상기 전하 저장용 커패시터(CR121)에 의해 트랜지스터(MP122)의 소스와 드레인 사이의 전압이 6.5V 이하로 유지된다.
트랜지스터(MN122),(MN123)를 직렬로 연결한 이유도 프로그램 모드에서 빠져 나올 때 이들의 VDS(Drain-Source Voltage)가 6.5V 이내로 유지되도록 하기 위한 것이다.
도 13은 0.18㎛ 제네릭 마그나칩(generic Magnachip) 반도체 공정을 이용하여 설계된 256b MTP IP의 레이아웃 사진을 나타낸 것이다. 여기서, MTP IP의 레이아웃 면적은 480㎛×668.89㎛(=0.321mm2)이다.
도 14의 (a),(b)는 삭제 모드와 프로그램 모드에서의 256b MTP IP의 전압파형에 대한 모의실험 결과를 나타낸 것이다. 실험 결과 삭제 모드에서 선택된 CG와 선택되지 않은 CG 전압은 각각 VNN과 VPPL로 출력되는 것을 확인할 수 있다. 그리고 TG로 VPP가 출력되는 것을 확인할 수 있다. 프로그램 모드에서 DIN이 '0'인 경우 선택된 CG와 프로그램 되는 TG는 VPP, VNN이 출력되는 것을 확인할 수 있다. 그리고 선택되지 않는 CG와 프로그램 되지 않는 CG와 TG는 각각 VNNL, VPPL이다.
도 15의 (a),(b)는 읽기 모드에서의 주요 경로에 대하여 '0'로 프로그램 된 셀의 모의실험 결과를 나타낸 것이다. 여기서, 병렬 데이터 읽기 모드의 경우 MTP IP에 인가되는 리드 제어신호(READ), 로우 드라이버(row driver)의 출력 신호인 WL과 CG, WL이 활성화 되면서 MTP 셀의 BL 데이터가 비트라인 스위치(140)를 통해 PDL에 충분히 전달되면 PDL_SAENb 신호가 '로우'로 활성화되면서 병렬데이터용 버퍼(150)로부터 출력되는 리드데이터(PDL)가 센싱되어 PD 노드로 출력되는 것을 확인할 수 있다. WL이 활성화되면 MTP 셀의 프로그램 데이터에 따라 '0'로 프로그램된 셀의 BL은 '로우'로 떨어지고, '1'로 프로그램된 셀의 BL은 '하이' 전압 레벨을 유지한다. 도 15의 (b)는 바이트 데이터 읽기모드에 대한 모의실험 결과를 나타낸 것으로, BDL의 데이터는 바이트데이터용 버퍼(160)에 의해 센싱되어 BD 노드로 출력된다. 도 15의 모의실험 조건은 VDD=1.8V, 슬로우(slow) 모델 파라미터, 온도=125℃이며, 이 모의실험 조건에서 액세스 시간은 최대 459㎱로 PMIC 칩에 사용하는데 충분하다. 최악의 시뮬레이션(Worst simulation) 조건에서 동작 모드에 따른 동작 전류(operating current)를 시뮬레이션한 결과 병렬데이터 리드(parallel data read), 바이트 데이터 리드(byte data read), 프로그램(program), 삭제 모드의 동작 전류는 각각 1.46㎃, 0.23㎃, 199.9μA, 175.5μA이다.
도 16의 (a),(b)는 25℃의 실내 온도(room temperature)와 125℃의 고온(hot temperature)에서 소정 개수의 테스트 칩에 대해 삭제 모드시 VNN 전압을 측정하여 주파수와 VNN 전압 관계를 나타낸 것이다. 실내온도에서 VNN의 평균 전압은 -6.539V이고, 3σ는 0.317V이다. 그리고 고온에서 VNN의 평균 전압은 -6.54V이고, 3σ는 0.272V이다. 프로그램 모드에서의 VNN 전압은 상기 삭제 모드에서의 VNN 결과와 유사하며, MTP IP에 적용할 수 있는 양호한 결과를 보여주고 있다.
도 17은 마그나칩 반도체 0.18μm 공정을 이용하여 제작된 256b MTP IP를 성능 테스트 결과를 나타낸 것이다. 여기서, 삭제, 읽기, 프로그램 모드를 연속적으로 수행한 결과 삭제된 MTP 셀은 '0'의 데이터로, 프로그램된 MTP 셀은 '1'의 데이터를 출력되는 것을 확인할 수 있다.
제어 로직부(120)는 동작 모드에 따라 상기 컨트롤 게이트 구동부(130), 비트라인 스위치(140), 병렬데이터용 버퍼(150) 및 바이트데이터용 버퍼(160)가 상기와 같이 구동하도록 제어신호를 출력하는 역할을 수행한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
100 : 피엠아이씨용 엠티피 메모리 110 : MTP 메모리
120 : 제어 로직부 130 : 컨트롤 게이트 구동부
140 : 비트라인 스위치 150 : 병렬데이터용 버퍼
160 : 바이트데이터용 버퍼 170 : 직류-직류 변환기
180 : 터널게이트 구동부 190 : 터널게이트 스위치

Claims (21)

  1. 매트릭스 형태로 배열된 MTP(Multi-Time Programmable) 셀을 구비하는 MTP 메모리;
    피엠아이씨용 엠티피 메모리 내의 각부에 동작 모드에 따른 제어신호를 공급하는 제어 로직부;
    선택된 어드레스에 따라 상기 MTP 메모리 상의 워드라인 및 컨트롤 게이트 노드에 전압을 공급하되, HV(High Volatage) 소자를 사용하지 않고 소자의 신뢰성을 유지하면서 MV(Middle Volatage) 소자만 이용하여 피엠아이씨용 엠티피 메모리를 구현하기 위해 상기 MV 소자에 일정 레벨 이내의 바이어스 전압을 공급하는 컨트롤 게이트 구동부;
    읽기 모드에서 상기 어드레스를 디코딩하여 비트라인의 데이터를 디멀티플렉싱된 형태의 리드데이터와 바이트 리드데이터로 출력하는 비트라인 스위치;
    상기 MTP 메모리로부터 리드되는 데이터를 병렬 형태로 출력하기 위한 병렬데이터용 버퍼;
    상기 MTP 메모리로부터 리드되는 데이터를 바이트 형태로 출력하기 위한 바이트데이터용 버퍼; 및
    피엠아이씨용 엠티피 메모리의 각부에서 필요로 하는 전압을 공급하는 직류-직류 변환기;를 포함하되,
    상기 MTP 메모리는
    디자이너 메모리와 사용자 메모리로 분리되어 있는 듀얼 메모리 구조를 갖는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  2. 제1항에 있어서, 상기 MTP 셀은
    CMOS 공정 기반에서 사이즈를 줄이기 위해 256bit 셀 어레이의 DNW(Deep N-Well)를 공유하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  3. 삭제
  4. 제1항에 있어서, 상기 디자이너 메모리는
    병렬 데이터를 래치하여 PMIC(Power Management IC) 내부에 설계되는 밴드갭 기준전압 발생기 회로를 포함한 아날로그 회로를 트리밍하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  5. 제1항에 있어서, 상기 사용자 메모리는
    사용자 메모리 영역이 필요 없을 때 싱글 메모리와 같이 동작하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  6. 제1항에 있어서, 상기 컨트롤 게이트 구동부에서의 일정 레벨 이내의 바이어스 전압은, MV(Middle Volatage) 소자의 VDS(Drain-Source Voltage)로 공급되는 7.5V 이내의 바이어스 전압과, 상기 MV 소자의 VGS(Gate-Source Voltage)로 공급되는 10V 이내의 바이어스 전압을 포함하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  7. 제1항에 있어서, 상기 컨트롤 게이트 구동부는
    상기 MTP 메모리를 대상으로 프로그램 모드 또는 삭제 모드를 수행할 때 펌핑 전압인 부스트 전압(Boosted Voltage)과 네가티브 전압(Negative Voltage)을 이용하여 상기 워드라인 및 컨트롤 게이트 노드에 전압을 공급하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  8. 제1항에 있어서, 상기 컨트롤 게이트 구동부는
    브레이크 다운 전압 이하의 스위칭 전압을 갖도록 하기 위해 3-스테이지 전압 레벨 시프트 회로를 사용하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  9. 제1항에 있어서, 상기 병렬데이터용 버퍼는
    읽기 모드에서 워드라인이 활성화되기 이전에 트랜지스터를 통해 리드데이터를 VDD 레벨로 프리차지시킨 후 워드라인이 활성화될 때 상기 VDD 레벨로 프리차지된 리드데이터를 출력하도록 구성된 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  10. 제1항에 있어서, 상기 바이트데이터용 버퍼는
    데이터 래치로부터 출력되는 바이트 리드데이터를 래치하여 바이트 데이터 포트로 출력하는 3상태 버퍼를 구비한 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  11. 제1항에 있어서, 상기 직류-직류 변환기는
    피엠아이씨용 엠티피 메모리의 각부에서 필요로 하는 전압을 공급하기 위해 LDO(Low Drop Output Regulator) 회로인 VPPL 회로, VRD(Read Voltage) 회로, VPVR (Program-verify-Read Voltage) 회로 및 VREG_CP 회로와, 전하 펌핑 회로인 VPP 전하 펌프회로, VNN(Negative Voltage) 전하 펌프회로 및 VNNL 전하 펌프회로를 구비하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  12. 제11항에 있어서, 상기 VPPL 회로의 출력전압은 프로그램 모드(write mode)에서 플러스 금지 전압(plus inhibit voltage)으로 사용되는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  13. 제11항에 있어서, 상기 VPVR회로의 출력전압은 프로그램 확인 읽기 모드(program- verify-read mode)에서 프로그램된 셀의 마진 테스트를 위한 전압으로 사용되는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  14. 제11항에 있어서, 상기 VREG_CP 회로는 1V~1.083V의 정전압을 생성하여 상기 VPP 전하 펌프회로, VNN 전하 펌프회로 및 VNNL 전하 펌프회로의 기준전압으로 공급하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  15. 제11항에 있어서, 상기 VRD(Read Voltage) 회로는 읽기 모드에서 선택되는 동작모드 중에서 파워 다운 모드를 제외하고 1.4V~1.6V의 전압을 공급하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  16. 제11항에 있어서, 상기 VNNL 전하 펌프회로는 프로그램 모드에서 마이너스 금지 전압(minus inhibit voltage)으로 사용되는 -2×VREG_CP의 전압을 부궤환 방식으로 생성하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  17. 제11항에 있어서, 상기 VNNL 전하 펌프회로는
    상기 VREG_CP 회로의 출력전압 레벨을 검출하는 레벨 검출기;
    상기 레벨 검출기의 출력전압에 상응되는 주파수의 신호를 발진하는
    링 발진기;
    상기 링 발진기로부터 공급되는 발진신호를 이용하여 전하펌프 제어신호를 출력하는 제어 로직부; 및
    상기 전하펌프 제어신호에 따라 전하를 펌핑하는 직렬연결된 복수 개의 VNN 전하펌프를 구비한 VNN 전하펌프부;를 구비한 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  18. 제17항에 있어서, 상기 직렬연결된 복수 개의 VNN 전하펌프 중에서 첫 번째 단의 VNN 전하펌프는
    반전클럭신호에 의해 턴온된 제1피모스 트랜지스터를 통해 게이트에 공급되는 VPPL(low boosted voltage) 전압에 의해 턴온되어 VSS 전압을 중간노드에 전달하는 제2엔모스 트랜지스터 및,
    클럭신호에 의해 턴온된 상기 제2엔모스 트랜지스터를 통해 게이트에 공급되는 VPPL 전압에 의해 턴온되어 상기 중간노드의 전압을 출력전압으로 전달하는 제4엔모스 트랜지스터를 포함하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  19. 제17항에 있어서, 상기 직렬연결된 복수 개의 VNN 전하펌프 중에서 첫 번째 단 이후의 VNN 전하펌프는
    클럭신호에 의해 턴온된 제3피모스 트랜지스터를 통해 공급되는 VSS 전압에 의해 턴온되어 입력전압을 출력전압으로 전달하는 제8엔모스 트랜지스터를 포함하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  20. 제11항에 있어서, 상기 직류-직류 변환기는
    다이오드 결합형 트랜지스터를 이용하여 VNN 전압을 분배하는 전압 분배부;
    상기 전압 분배부에 의해 분배된 전압을 VSS 전압과 비교하여 그에 따른 비교결과를 출력하는 비교부; 및
    상기 비교부의 출력신호에 따른 인에이블신호를 생성하고, 상기 인에이블신호로 상기 VNN 전하 펌프의 구동을 제어하여 VNN 전압이 PVT(Process, Volatage, Temperature) 변동에 둔감하도록 하는 버퍼회로부;를 포함하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
  21. 제20항에 있어서, 상기 버퍼회로부는 상기 VNN 전압을 프리차지하기 위한 VNN 프리차지 회로를 구비하되, 프로그램 모드로 진입하거나 프로그램모드로부터 빠져나올 때 상기 프리차지 회로의 출력전압을 제어하는 전하 저장용 커패시터를 포함하는 것을 특징으로 하는 피엠아이씨용 엠티피 메모리.
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