KR20010085522A

KR20010085522A - 마이너스 전위 검지 회로, 및 마이너스 전위 검지 회로를구비한 반도체 기억 장치

Info

Publication number: KR20010085522A
Application number: KR1020010009199A
Authority: KR
Inventors: 구리야마마사오
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 2000-02-24
Filing date: 2001-02-23
Publication date: 2001-09-07
Also published as: JP3943790B2; JP2001243785A; US20020039313A1; US6480427B2

Abstract

본 발명은 회로 설계, 내압 설계를 간략화하면서, 검지 감도, 소비 전류의 점에서 우수한 마이너스 전위 검지 회로 및 이 마이너스 전위 검지 회로를 구비한 반도체 기억 장치를 제공하는 것이다.

외부 전원 Vcc를 받아 일정 전류 I를 출력하는 정전류원(10)의 출력단과, 마이너스의 전위 VBBO를 발생시키는 마이너스 전위 전원사이에 직렬로 접속된 저항 R10, R11, 상기 저항 R10과 R11의 접속 노드와, 일정 전위 Vx를 발생시키는 기준 전원사이에 접속된 저항 R12, 정전류원(10)과 저항 R10의 접속 노드의 전위와 기준 전위 Vref를 비교함으로써 마이너스 전위 VBBO의 레벨을 검지하는 연산 증폭기 OP10을 구비하는 것을 특징으로 한다.

Description

마이너스 전위 검지 회로, 및 마이너스 전위 검지 회로를 구비한 반도체 기억 장치{NEGATIVE POTENTIAL DETECTION CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE NEGATIVE POTENTIAL DETECTION CIRCUIT}

본 발명은 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 관한 것으로, 특히 반도체 기억 장치의 전원 시스템에 사용되는 것이다.

종래의 마이너스 전위 검지 회로에 대해 도 18을 이용하여 설명한다. 도시된 바와 같이 반도체 칩 내에 일정한 플러스 전위 VP를 제공하는 VP 전원에 일단이 접속된 저항 R100과, 이 저항 R100의 타단에 일단이 접속되고, 타단이 마이너스 전위 VBBO를 발생시키는 마이너스 전위 전원에 접속된 저항 R101과, 이들 저항 R100,R101의 접속 노드의 전위 V0이 반전 입력단(-)에 입력되고, 비반전 입력단(+)에는 기준 전위 Vref가 입력된 연산 증폭기 OP100을 구비하고 있다. 그리고, 상기 연산 증폭기 OP100에서 기준 전위 Vref와, 저항 R100, R101의 접속 노드의 전위 VO를 비교하여, 마이너스 전위 VBBO가 원하는 레벨에 있는지의 여부를 검지한다.

상기 구성의 마이너스 전위 검지 회로에서 연산 증폭기 OP100에 입력되는 전위 VO는 저항 R100, R1O1의 저항치를 각각 r100, r101이라고 하면, 다음 식으로 나타낸다.

또한, 저항 R100, R101 각각의 저항치 r100, r101은 마이너스 전위 VBBO가 원하는 전위 VBB가 되었을 때에 전위 VO가 기준 전위 Vref와 같아지도록 설정되어 있다. 그 때문에, 마이너스 전위 VBBO가 VBB가 되면 연산 증폭기 OP100의 출력 SVBB가 반전하여, 마이너스 전위 VBBO가 원하는 전위에 있는 것을 검지한다.

그러나, 도 18에 도시된 구성의 마이너스 전위 검지 회로에는 이하의 문제점이 있다.

(1) 검지 레벨의 정밀도는, 식 1으로부터 r101/(r100+r101)이고, 1 이하가 된다. 즉, VO의 전위가 저항 R100, R101의 분압비에 따라 결정되기 때문에 VBBO의 변화의 일부밖에 VO에 반영되지 않아 검지 레벨이 악화된다.

(2) VP 전원을 이용하기 때문에 회로 내의 전원이 증가하고, 회로가 복잡화한다. 즉, 플러스 전위 VP는 일정 전위일 필요가 있기 때문에 외부 전원 Vcc를 차지 펌프하여 일정 전위에 유지하도록 구성을 갖는 VP 전원을 설치해야 하고, 회로가 복잡화한다. 또한, VP-VBBO 사이의 전위차가 커진 경우 저항 R100, R101을 구성하는 확산층의 내압을 넘어버릴 우려가 있다. 그 때문에, 저항 R100, R101이 되는 확산층을 둘러싼 웰 영역에 플러스 전위 VP와 마이너스 전위 VBBO의 중간 전위를 인가해야하고, 이 중간 전위를 공급하기 위한 전원을 새롭게 설치할 필요가 있어, 회로 구성이 복잡화된다.

(3) 게이트 산화막이 두꺼워 내압이 높은 트랜지스터를 사용하기 때문에 검지 감도가 악화한다. 이것은, 전위 VO가 마이너스 전위 VBBO에 의해 크게 변동하는 것에 기인한다. 전위 VO는 마이너스 전위 VBBO가 GND 레벨일 때에는 VP 부근의 고전위로, VBBO가 깊은 마이너스 전위가 될 때에는 Vref의 레벨보다도 낮아져 마이너스 전위가 되는 경우가 있다. 그 때문에, V0이 마이너스가 되어도 대응할 수 있도록, 연산 증폭기 OP100을 구성하는 트랜지스터에는 게이트 산화막이 두껍게 내압이 높은 것을 사용할 필요가 있어 검지 감도가 악화한다.

그래서, 상기된 문제점을 해결하기 위한 마이너스 전위 검지 회로가 Mihara 등에 의해 제안되어 있고, ISSCC99 digest of technical papers, pp.114-115, Feb.1999, "A 29mm²1.8V-only 16Mb DINOR Flash Memory with Gate-Protected Protected Poly-Diode(GPPD) Charge Pump"에 기재되어 있다. 이 Mihara 등의 마이너스 전위 검지 회로를 도 19에 도시한다.

이 마이너스 전위 검지 회로는 소스가 외부 전원 Vcc에 접속된 pMOS 트랜지스터 QP200과, 이 트랜지스터 QP200의 드레인에 일단이 접속되어 타단이 마이너스 전위 VBBO를 생성하는 마이너스 전위 전원에 접속된 저항 R200과, 트랜지스터 QP200의 드레인과 저항 R200와의 접속 노드의 전위 VO가 반전 입력단(-)에 입력되고, 비반전 입력단(+)에 기준 전위 Vref가 입력되어 있는 연산 증폭기 OP200을 구비하고, 트랜지스터 QP200의 게이트는 연산 증폭기 OP201의 출력에 의해 제어되고, 이 연산 증폭기 OP201의 출력은 소스가 외부 전원 Vcc에 접속된 pMOS 트랜지스터 QP201의 게이트에도 입력되어 있다. 이 트랜지스터 QP201의 드레인에는 타단이 접지된 저항 R201의 일단이 접속되어 있고, 트랜지스터 QP201과 저항 R201의 접속 노드의 전위는 연산 증폭기 OP201의 비반전 입력단(+)에 입력되고, 반전 입력단(-)에는 기준 전위 Vref가 입력된다.

상기 구성의 마이너스 전위 검지 회로에서는 pMOS 트랜지스터 QP201과 저항 R201와의 접속 노드의 전위는 Vref로 유지되고, pMOS 트랜지스터 QP201, QP200은 저항 R201의 저항치를 r201로 하면 일정전류 I'=Vref/r201을 공급하는 정전류원(200)이 된다. 또한, 저항 R200의 저항치 r200은 마이너스 전위 VBBO의 원하는 검지 레벨을 VBB로 하면, 다음 식과 같이 설정된다.

그 때문에 pMOS 트랜지스터 QP200의 드레인과 저항 R200의 접속 노드에서의전압 V0은 다음 식과 같아진다.

VO=VBBO+Vref-VBB

예를 들면, 원하는 검지 전위 VBB=-2.5V, 기준 전위 Vref=1.25V의 경우를 생각한다. -VBB/Vref=2이기 때문에 r200=3r201이 된다. 저항 R200에서의 전압 강하를 생각하면 R200·I'=1.25V이기 때문에 3r200·I'=3.75V가 된다. 전위 VO=1.25V=Vref이라고 하면, 이 때 VBBO=-2.5V=VBB가 될 것이다.

이러한 마이너스 전위 검지 회로는 도 18에 도시된 회로에 대해 이하의 이점이 있다.

(1) 검지 레벨의 정밀도는 ΔVO/ΔVBBO=1이 된다. 즉, 전위 VO에 직접 VBBO의 변화가 생기기 때문에 검지 정밀도가 높다.

(2) VP 전원을 필요로 하지 않기 때문에 회로 구성을 간략화할 수 있음과 함께 저항을 형성하는 확산층의 내압의 문제를 해결할 수 있다.

그러나, 전위 VO의 상한은 Vcc이지만 하한은 마이너스 전위 VBBO에 의존하여, 역시 깊은 마이너스 전위가 되는 경우가 있다. 그 때문에, VO를 받는 정전류원(200) 및 연산 증폭기 OP200을 구성하는 트랜지스터에는 게이트 산화막이 두꺼워 내압이 높은 것을 사용할 필요가 있어, 검지 감도가 악화한다고 하는 문제가 남아 있다.

상기 종래의 마이너스 전위 검지 회로는 연산 증폭기에서 기준 전위 Vref와비교되는 전위 VO의 전위가 마이너스 전위 VBBO에 크게 의존하며, VBBO가 깊은 마이너스 전위가 될 때, VO의 전압 강하가 Vref에서 정지하지 않고 마이너스 전위가 되는 경우가 있다. 그 때문에, 전위 VO를 발생시키기 위한 정전류원이나 Vref와 VO를 비교하는 연산 증폭기를 구성하는 트랜지스터에는 게이트 산화막이 두꺼워 내압이 높은 것을 사용할 필요가 있었다. 그 때문에, 검지 감도의 악화나 소비 전류가 증대한다고 하는 문제가 있다.

본 발명은 상기 사정에 감안하여 이루어진 것으로 그 목적은 회로 설계, 내압 설계를 간략화하면서 검지 감도, 소비 전류측면에서 우수한 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 포함한 반도체 기억 장치를 제공하는 것에 있다.

도 1은 본 발명의 제1 실시예에 따른 마이너스 전위 검지 회로의 회로도.

도 2는 본 발명의 제1 실시예에 따른 마이너스 전위 검지 회로에 대해 설명하기 위한 것으로, 도 1에서 정전류원을 구체화한 마이너스 전위 검지 회로의 회로도.

도 3은 본 발명의 제1 실시예에 따른 마이너스 전위 검지 회로의 동작에 관해 설명하기 위한 것으로, 마이너스 전위 VBBO가 검지 레벨 VBB인 경우의, 회로 내의 전류, 전압의 관계를 나타내고, 도 3a는 종래의 마이너스 전위 검지 회로, 도 3b는 본 실시예에 따른 마이너스 전위 검지 회로.

도 4는 본 발명의 제1 실시예에 따른 마이너스 전위 검지 회로의 동작에 관해 설명하기 위한 것으로, 전위 VO가 GND의 경우의, 회로 내의 전류, 전압의 관계를 나타내고 있으며, 도 4a는 종래의 마이너스 전위 검지 회로, 도 4b는 본 실시예에 따른 마이너스 전위 검지 회로.

도 5는 본 발명의 제2 실시예에 따른 마이너스 전위 검지 회로의 회로도.

도 6은 본 발명의 제2 실시예에 따른 마이너스 전위 검지 회로에 대해 설명하기 위한 것으로, 도 5에서 정전류원을 구체화한 마이너스 전위 검지 회로의 회로도.

도 7은 본 발명의 제2 실시예에 따른 마이너스 전위 검지 회로의 동작에 대해 설명하기 위한 것으로, 마이너스 전위 VBBO가 검지 레벨 VBB인 경우의 회로 내의 전류, 전압의 관계를 나타내며, 도 7a는 종래의 마이너스 전위 검지 회로, 도 7b는 본 실시예에 따른 마이너스 전위 검지 회로.

도 8은 본 발명의 제2 실시예에 따른 마이너스 전위 검지 회로의 동작에 대해 설명하기 위한 것으로, 전위 VO가 GND인 경우의 회로 내의 전류, 전압의 관계를 나타내며, 도 8a는 종래의 마이너스 전위 검지 회로, 도 8b는 본 실시예에 따른 마이너스 전위 검지 회로.

도 9는 본 발명의 제1, 제2 실시예에 따른 마이너스 전위 검지 회로에 대해 설명하기 위한 것으로 연산 증폭기의 구성예.

도 10은 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 관해서 설명하기 위한 것으로, 불휘발성 반도체 메모리의 칩 내부의 일 구성예를 나타내는 블록도.

도 11은 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 불휘발성 반도체 메모리의 기입, 소거 및 판독시의 메모리 셀의 컨트롤 게이트 전위, 드레인 전위, 및 소스 전위의 각 동작 전압의 관계도.

도 12는 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 불휘발성 반도체 메모리에서의 전압 인가 시스템의 개략도.

도 13은 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 도 12에서의 리드(READ)용 전원, 및 라이트(WRITE)/소거(ERASE)용 전원의 구성예.

도 14는 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 도 13에서의 플러스 전위를 생성하는 차지 펌프(charge pump) 회로의 전원 제어 회로의 구성 예.

도 15는 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 도 13에서의 조절기 제어 회로의 구성예.

도 16은 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 도 13에서의 마이너스 전위를 생성하는 차지 펌프 회로의 전원 제어 회로의 구성 예.

도 17은 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명하기 위한 것으로, 도 16의 정전류원을 구체화한 마이너스 전위 검지 회로의 회로도.

도 18은 종래의 마이너스 전위 검지 회로의 회로도.

도 19는 종래의 다른 마이너스 전위 검지 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 정전류원

20 : 메모리 셀 어레이

21 : 어드레스 버퍼

22 : 로우 디코더

23 : 컬럼 디코더

24 : 소스 디코더

25 : 입출력 컨트롤 회로

26 : 컬럼 선택기

27 : 기입 회로

28 : 감지 증폭기

29 : I/O 버퍼

30 : 커맨드/사용자 인터페이스 회로

31 : 내부 컨트롤 회로

32 : 내부 전원/승압 회로

40a : 리드용 전원

40b : 라이트/소거용 전원

41 : 기준 전위 발생 회로

42a, 42b-1∼3 : 전원선

43, 44-1∼3 : 전원 제어 회로

45a, 45b-1∼3 : 차지 펌프 회로

46 : 조절기(regulator) 제어 회로

47 : 스위치 회로

48 : 라이트 스테이트 머신

50 : 플러스 전위 전위 검지 회로

52, 71 : 버퍼

60 : 조절기 본체

61 : 스위치

70 : 마이너스 전위 검지 회로

본 발명의 청구항 1에 기재된 마이너스 전위 검지 회로는 플러스 전위 전원에 접속된 정전류원과, 일단이 상기 정전류원에 접속된 제1 저항과, 한쪽의 입력 단자가 상기 정전류원과 상기 제1 저항과의 접속 노드에 접속되고, 타단의 입력 단자에 검지 레벨을 설정하기 위한 제1 기준 전위가 인가된 제1 비교기와, 일단이 상기 제1 저항의 타단에 접속되고, 타단이 전위 검지의 대상이 되는 마이너스 전위 전원에 접속된 제2 저항과, 일단이 상기 제1 저항의 타단에 접속되고, 타단에 제2 기준 전위가 인가된 제3 저항을 포함하고, 상기 제1 비교기로 상기 정전류원과 상기 제1 저항과의 접속 노드의 전위와 상기 제1 기준 전위를 비교함으로써 상기 마이너스 전위 전원에서의 마이너스 전위의 레벨을 판정하는 것을 특징으로 한다.

청구항 2에 기재된 바와 같이 청구항 1에 기재된 마이너스 전위 검지 회로에서 상기 제1 저항의 저항치를 r1, 상기 제1, 제2 기준 전위를 각각 Vref, Vx로 했을 때에 상기 정전류원으로부터 출력되는 전류 I는, I=(Vref-Vx)/r1인 관계를 만족하는 것을 특징으로 한다.

또한, 청구항 3에 기재한 바와 같이, 청구항 l에 기재한 마이너스 전위 검지 회로에서, 상기 제1, 제2 저항의 저항치를 각각 r1, r2, 상기 제1, 제2 기준 전위를 각각 Vref, Vx, 상기 마이너스 전위 전원의 마이너스 전위의 검지 레벨을 VBB로 했을 때에 상기 제1 저항의 저항치 r1과 상기 제2 저항의 저항치 r2와의 비는

r1 : r 2=(Vref-Vx) : (Vx-VBB)의 관계를 만족하는 것을 특징으로 한다.

또한, 청구항 4에 기재된 바와 같이 청구항 1 내지 3중 어느 한 항에 기재된 마이너스 전위 검지 회로에서 상기 제2 기준 전위는 접지 전위인 것을 특징으로 한다.

청구항 5에 기재된 바와 같이 청구항 1 내지 4중 어느 한 항에 기재된 마이너스 전위 검지 회로에서 상기 제2 기준 전위는 상기 제1 비교기에 있어서의 로우 레벨의 전원 전위와 같고, 상기 제2 기준 전위를 발생시키는 기준 전위 전원을 공용하는 것을 특징으로 한다.

청구항 6에 기재된 바와 같이 청구항 1 내지 3중 어느 한 항에 기재된 마이너스 전위 검지 회로에서 상기 플러스 전위 전원은 외부 전원이고, 상기 외부 전원을 상기 제1 비교기에서의 하이 레벨의 전원과 공용하는 것을 특징으로 한다.

청구항 7에 기재된 바와 같이 청구항 1 내지 6중 어느 한 항에 기재된 마이너스 전위 검지 회로에서 상기 정전류원은 소스가 상기 플러스 전위 전원에 접속되고, 게이트와 소스사이의 전위가 일정하게 유지된 제1 p채널 MOS 트랜지스터를 포함하는 것을 특징으로 한다.

청구항 8에 기재된 바와 같이 청구항 7에 기재된 마이너스 전위 검지 회로에서 상기 제1 p채널 MOS 트랜지스터를 게이트와 소스사이의 전위가 일정해지도록 제어하는 제2 비교기를 더 포함하는 것을 특징으로 한다.

청구항 9에 기재된 바와 같이 청구항 8에 기재된 마이너스 전위 검지 회로에서 소스가 상기 플러스 전위 전원에 접속된 제2 p채널 MOS 트랜지스터와, 일단이 상기 제2 p채널 MOS 트랜지스터의 드레인에 접속되고, 타단이 접지된 제4 저항을 더 포함하고, 상기 제2 비교기의 한쪽 입력 단자는 상기 제2 p채널 MOS 트랜지스터의 드레인과 상기 제4 저항과의 접속 노드에 접속되고, 다른 입력 단자에는 제3 기준 전위가 인가되고, 출력 단자가 상기 제1, 제2 p채널 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 한다.

청구항 10에 기재된 바와 같이 청구항 9에 기재된 마이너스 전위 검지 회로에서 상기 제1, 제2, 제3 기준 전위를 각각 Vref, Vx, Vref3로 했을 때에 상기 제1 저항의 저항치 r1과 상기 제4 저항의 저항치 r4와의 비는 r1:r4=(Vref-Vx) : Vref3의 관계를 만족하는 것을 특징으로 한다.

청구항 11에 기재된 바와 같이 청구항 9 또는 10에 기재된 마이너스 전위 검지 회로에서 상기 제1 기준 전위와 상기 제3 기준 전위는 실질적으로 같은 것을 특징으로 한다.

본 발명의 청구항 12에 기재된 마이너스 전위 검지 회로는 플러스 전위 전원에 접속된 정전류원과, 상기 정전류원과 전위 검지의 대상이 되는 마이너스 전위 전원사이에 설치되고, 분압 전위를 생성하는 분압 수단과, 검지 노드인 상기 분압 수단과 상기 정전류원과의 접속점의 전위와, 검지 레벨을 설정하기 위한 전위를 비교하여, 상기 마이너스 전위 전원에서의 마이너스 전위의 레벨을 판정하는 비교 수단과, 상기 분압 수단으로 생성한 분압 전위의 출력 노드와 기준 전위 전원사이에 접속되고, 상기 마이너스 전위 전원의 전위가 변동했을 때에 상기 검지 노드의 전위가 플러스의 값을 유지하도록 상기 분압 수단에서의 분압 전위의 출력 노드의 전위를 제어하는 전위 제어 수단을 포함하는 것을 특징으로 한다.

청구항 13에 기재된 바와 같이 청구항 12에 기재된 마이너스 전위 검지 회로에서 상기 분압 수단은 상기 정전류원으로부터 공급되는 전류에 의해 상기 분압 수단으로 생성한 분압 전위와 상기 기준 전위 전원의 기준 전위사이의 전위차에 의해 발생하는 전류에 의해 생기는 전압 강하에 따라 상기 출력 노드의 전위를 제어하는 것을 특징으로 한다.

또한, 본 발명의 청구항 14에 기재된 반도체 기억 장치는 외부에서의 전원 전압을 입력 전압으로 하고, 내부 제어 신호에 기초하여 메모리 셀 어레이에서의 기억 데이터의 기입, 판독, 및 소거중 적어도 어느 하나에 이용되는 마이너스의 승압 전압을 생성하고, 로우 디코더, 컬럼 디코더, 및 소스 디코더중 어느 하나에 입력하는 승압 수단과, 상기 승압 수단으로부터 로우 디코더, 컬럼 디코더, 및 소스 디코더중 어느 하나에 입력하는 마이너스의 승압 전위를 제어하는 제어 수단을 갖는 전원 회로를 포함하고, 상기 제어 수단은 플러스 전위 전원에 접속된 정전류원과, 일단이 상기 정전류원에 접속된 제1 저항과, 한쪽의 입력 단자가 상기 정전류원과 상기 제1 저항과의 접속 노드에 접속되고, 다른 입력 단자에 검지 레벨을 설정하기 위한 제1 기준 전위가 인가된 비교기와, 일단이 상기 제1 저항의 타단에 접속되고, 타단이 상기 승압 회로가 생성하는 마이너스의 승압 전위에 접속된 제2 저항과, 일단이 상기 제1 저항의 타단에 접속되고, 타단에 제2 기준 전위가 인가된 제3 저항을 포함하는 마이너스 전위 검지 회로를 포함하며, 상기 비교기에서 상기 정전류원과 상기 제1 저항과의 접속 노드의 전위와 상기 제1 기준 전위를 비교함으로써, 상기 마이너스의 승압 전위를 판정하여, 상기 승압 전위를 제어하는 것을 특징으로 한다.

청구항 15에 기재된 바와 같이 청구항 14에 기재된 반도체 기억 장치에 있어서 상기 승압 수단은 상기 기억 데이터의 판독용 플러스의 승압 전위를 생성하는 제1 차지 펌프 회로와, 상기 기억 데이터의 기입 또는 소거에 이용하는 마이너스의 승압 전위를 생성하는 제2 차지 펌프 회로를 포함하고, 상기 마이너스 전위 검지 회로는 상기 승압 전위가 소정의 값보다 높을 때에 상기 제2 차지 펌프를 구동하고, 상기 승압 전위가 소정의 값보다도 낮게 되었을 때에 상기 제2 차지 펌프 회로의 구동을 정지하는 것을 특징으로 한다.

청구항 16에 기재된 바와 같이 청구항 15에 기재된 반도체 기억 장치에 있어서 상기 제2 차지 펌프 회로의 출력단에 설치되고, 상기 제2 차지 펌프 회로로부터 출력되는 마이너스의 승압 전위와 제3 기준 전위를 전환하는 전환 회로를 더 포함하고, 상기 전환 회로는 상기 제2 차지 펌프 회로의 동작이 정지되는 기간에 상기 제3 기준 전위를 출력하는 것을 특징으로 한다.

청구항 17에 기재된 바와 같이 청구항 15에 기재된 반도체 기억 장치에 있어서 상기 승압 수단은 상기 기억 데이터의 기입 또는 소거에 이용하는 플러스의 승압 전위를 생성하는 제3 차지 펌프 회로와, 상기 제3 차지 펌프 회로로부터 출력되는 플러스의 승압 전위에 기초하여 제1, 제2 전위를 생성하는 조절기(regulator)를 더 포함하고, 상기 조절기로부터 출력되는 제1, 제2 전위를 교대로 이용하여 자동 기입과 검증 판독 동작을 반복하는 것을 특징으로 한다.

청구항 18에 기재된 바와 같이 청구항 17에 기재된 반도체 기억 장치에서 상기 승압 수단은 상기 기억 데이터의 기입 또는 소거에 이용하는 플러스의 승압 전위를 생성하는 제4 차지 펌프 회로를 더 포함하는 것을 특징으로 한다.

청구항 19에 기재된 바와 같이 청구항 14 내지 18항 중 어느 한항에 기재된 반도체 기억 장치에 있어서 상기 메모리 셀 어레이 내의 메모리 셀은 불휘발성 메모리 셀인 것을 특징으로 한다.

청구항 1과 같은 마이너스 전위 검지 회로에 따르면, 제1 저항과 제2 저항과의 접속 노드와, 제2 기준 전위사이에 제3 저항을 설치한다. 마이너스 전위 전원이 공급하는 전위가 깊은 마이너스 전위가 될 때에는 이 제3 저항으로부터 전류가 유입됨으로써 제2 저항에서의 전압 강하량을 증가시켜, 정전류원과 제1 저항과의 접속 노드의 전위를 플러스 전위로 유지할 수 있다. 그 때문에, 정전류원이나 비교기를, 얇은 게이트 산화막을 갖는 트랜지스터로 구성할 수 있기 때문에 마이너스전위 검지 회로의 검지 감도의 향상, 동작 전류의 저감을 도모할 수 있다. 또한, 정전류원에 전압을 공급하는 전원은 외부 전원을 직접 사용할 수 있기 때문에 회로 내부에 새롭게 전원을 설치할 필요가 없어 회로 구성을 간단화할 수 있다.

청구항 2 및 3과 같이 정전류원이 공급하는 전류를 제1, 제2 기준 전위의 전위차와 상기 제1 저항과의 관계로 결정되는 전류로 설정하고, 제1, 제2 저항의 저항치의 비율을, 제2 기준 전위와 제1 기준 전위의 전위차와, 제1 기준 전위와 마이너스 전위가 원하는 레벨의 전위차와의 비와 같게 함으로써 마이너스 전위가 원하는 레벨에 달했을 때에 제3 저항의 양단에 전위차를 생기게 하지 않는다. 그 때문에, 제3 저항을 부가해도 검지 레벨에는 영향을 주지 않는다.

또한, 청구항 4 내지 6과 같이 제2 기준 전위를 접지 전위로 하고, 제2 기준 전위를 발생시키는 전원을 제1 비교기의 로우 레벨의 전원과 공용하고, 또한 외부 전원을 제1 비교기의 하이 레벨의 전원과 공용함으로써, 회로 구성을 간단화할 수 있다.

또한, 청구항 7 내지 11과 같은 구성에 의해 일정한 전류를 공급하는 정전류원과, 그 전류치를 결정하는 회로를 실현할 수 있다.

청구항 12와 같은 마이너스 전위 검지 회로에 따르면, 전위 제어 수단이 마이너스 전위 전원의 전위가 변동했을 때 검지 노드의 전위가 플러스의 값을 유지하 도록 제어하므로, 정전류원이나 비교기를 얇은 게이트 산화막을 갖는 트랜지스터로 구성할 수 있다. 따라서, 마이너스 전위 검지 회로의 검지 감도의 향상, 동작 전류의 저감을 도모할 수 있다. 또한, 정전류원으로 전압을 공급하는 전원은 외부전원을 직접 사용할 수 있기 때문에 회로 내부에 새롭게 전원을 설치할 필요가 없어 회로 구성을 간단화할 수 있다.

청구항 13과 같이 분압 수단으로 생성한 분압 전위와 기준 전위 전원의 기준 전위사이의 전위차에 의해 발생하는 전류에 의해 생기는 전압 강하에 의해 출력 노드의 전위를 제어할 수 있다.

청구항 14와 같은 구성의 반도체 기억 장치에 따르면, 메모리 셀 어레이의 로우 디코더, 컬럼 디코더, 또는 소스 디코더로 입력하는 전압을 생성하는 전원 회로내의 승압 수단을 마이너스 전위 검지 회로를 포함하는 제어 수단에 의해 감시하고 있다. 이 마이너스 전위 검지 회로에서 승압 수단이 생성하는 마이너스 전위가 소정의 마이너스 전위인지의 여부를 비교하는 비교기로 입력되는 전위는 플러스의 값에 유지되고 있다. 그 때문에, 마이너스 전위 검지 회로 내의 정전류원이나 비교기를, 얇은 게이트 절연막을 갖는 트랜지스터로 구성할 수 있다. 이에 따라 검지 감도의 향상, 동작 전류의 저감을 도모할 수 있고, 반도체 기억 장치의 동작 신뢰성을 향상시킬 수 있다.

청구항 15와 같이 승압 수단은 메모리 셀 어레이의 기억 데이터의 소거시에 이용하는 마이너스의 승압 전위를 생성하는 제2 차지 펌프 회로를 구비하며, 마이너스 전위 검지 회로는 이 마이너스의 승압 전위가 소정의 값보다 높을 때에는 제2 차지 펌프를 구동시키고, 소정의 값보다도 낮게 되었을 때에는 제2 차지 펌프 회로의 구동을 정지함으로써 승압 전위를 소정의 전위로 설정할 수 있다.

청구항 16과 같이 제2 차지 펌프 회로로부터 출력되는 마이너스의 승압 전위와 제3 기준 전위를 전환하는 전환 회로를 설치하고, 제2 차지 펌프 회로의 동작이 정지하는 동안에는 제3 기준 전위를 출력함으로써 소거시에만 메모리 셀 트랜지스터의 게이트에 마이너스 전위를 공급할 수 있다.

청구항 17과 같이 플러스의 승압 전위를 생성하는 제3 차지 펌프 회로와 제1, 제2 전위를 생성하는 조절기를 설치함에 따라 안정된 자동 기입과 검증 판독 동작을 행할 수 있다.

청구항 18과 같이 기억 데이터의 기입 또는 소거에 이용하는 플러스의 승압 전위를 생성하는 제4 차지 펌프 회로를 설치함에 따라 기입, 소거시에 메모리 셀 트랜지스터의 각각 드레인, 소스에 플러스 전위를 공급할 수 있다.

청구항 19과 같이 본 발명은 불휘발성 반도체 기억 장치에 적용할 수 있다.

<발명의 실시의 형태>

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 이 설명을 할 때, 전도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.

본 발명의 제1 실시예에 따른 마이너스 전위 검지 회로에 대해 도 1을 이용하여 설명한다. 마이너스 전위 검지 회로는 외부 전원 Vcc를 받아 일정전류 I를 출력하는 정전류원(10), 일단이 정전류원(10)의 출력 단자에 접속된 저항 R10(제1 저항), 일단이 저항 R10의 타단에 접속되고, 타단이 마이너스의 전위 VBBO를 발생시키는 마이너스 전위 전원에 접속된 저항 R11(제2 저항), 일단이 저항 R10과 R11의 접속 노드에 접속되고, 타단이 일정 전위 Vx(제2 기준 전위)를 발생시키는 기준 전원에 접속된 저항 R12(제3 저항, 전위 제어 수단), 반전 입력단(-)이정전류원(10)과 저항 R10과의 접속 노드에 접속되고, 비반전 입력단(+)이 일정 전위 Vref(제1 기준 전위)를 발생시키는 기준 전원에 접속된 연산 증폭기 OP10(제1 비교기, 비교 수단)을 구비하고 있다. 또, 저항 R10, R11의 저항치 r10, r11의 비는 검지해야 할 마이너스 전위를 VBBO=VBB(검지 레벨)라고 하면, (Vref-Vx) : (Vx-VBB)에 설정되고, 연산 증폭기 OP10은 정전류원(10)과 저항 R10의 접속 노드의 전위 VO와, 기준 전위 Vref를 비교하여 그 비교 결과를 SVBB로서 출력하고, 마이너스 전위 전원이 발생하는 전위 VBBO의 원하는 검지 레벨 VBB를 검지한다.

도 2는 도 1의 정전류원(10)을 구체화한 마이너스 전위 검지 회로의 구성예이다. 정전류원(10)은 소스가 외부 전원 Vcc에 접속되고, 전류의 출력단이 드레인인 pMOS 트랜지스터 QP10(제1 p채널 MOS 트랜지스터)로 구성된다. 이 트랜지스터 QP10의 게이트는 연산 증폭기 OP11(제2 비교기)의 출력에 의해 제어되어 있다. 또한, 연산 증폭기 OP11의 출력은 마찬가지로 소스가 외부 전원 Vcc에 접속된 pMOS 트랜지스터 QP11(제2 p채널 MOS 트랜지스터)의 게이트에도 입력되어 있고, 트랜지스터 QP11의 드레인에는 타단이 접지된 저항 R13(제4 저항)의 일단이 접속되어 있다. 이 연산 증폭기 OP11의 반전 입력단(-)은 일정 전위 Vref를 발생시키는 기준 전원에 접속되고, 비반전 입력단(+)은 트랜지스터 QP11의 드레인과 저항 R13의 접속 노드에 접속되어 있다. 따라서, 트랜지스터 QP11은 저항 R13의 저항치를 r13이라고 하면, Vref/r13의 일정 전류 I를 공급하는 정전류원이고, 트랜지스터 QP10도 동일값의 전류 I=Vref/r13을 공급한다. 저항 R10, R11의 저항치의 비는 상술된 바와 같이 (Vref-Vx) : (Vx-VBB)이고, 정전류원(10)이 공급하는 일정 전류 I는Vref/r13이므로 저항 R10, R11의 저항치 r10, r11은 각각 다음 식으로 표시된다.

또한, 전류 I의 관계는 다음 식과 같이 표시된다.

또, pMOS 트랜지스터 QP10가 식 6으로 표시되는 일정 전류 I를 공급할 수 있으면, 전류 I의 전류치를 설정하는 회로는 도 2의 회로 구성에 한정되는 것은 아니다.

이어서, 이 마이너스 전위 검지 회로의 동작 및 그 효과를 종래예에서 설명한 Mihara 등의 회로와 비교하여 설명한다. 도 3a는 Mihara 등이 제안한 마이너스 전위 검지 회로, 도 3b는 본 실시예에 따른 마이너스 전위 검지 회로이고, 설명을 간단하게 하기 위해 주요부를 추출하여 나타내고 있다.

본 실시예에 따른 마이너스 전위 검지 회로는, Mihara 등의 회로에서의 저항R200(저항치 r200=(1+(-VBB/Vref))·r201)을 (Vref-Vx) : (Vx-VBB)의 비의 저항치를 갖는 2개의 저항 R10, R11로 분할하고, 이 저항 R10과 R11의 접속 노드에 일단이 일정 전위 Vx를 공급하는 기준 전위에 접속된 저항 R12를 부가한 구성으로 되어있다(r200= r10+r11).

우선, 마이너스 전위 VBBO가 원하는 검지 레벨 VBB가 된 경우에 대해 생각한다. 이 경우, 어떤 회로도 각각 연산 증폭기 OP200, OP10의 반전 입력단(-)으로 입력되는 전위 VO는 기준 전위 Vref와 같아진다. 도 3b에 도시된 본 실시예의 마이너스 전위 검지 회로에서는 저항 R10과 R11의 저항치의 비가 (Vref-Vx) : (Vx-VBB)가 되고, VO와 VBB사이의 전위차가 Vref-VBB 이므로, 저항 R10에서의 전압 강하 ΔV1은 Vref-Vx, R11에서의 전압 강하 ΔV2는 Vx-VBB가 되고, 저항 R10과 R11과의 접속 노드의 전위 V1은 Vx가 된다. 즉, VBBO=VBB일 때에는 저항 R12의 양단에 전위차가 생기지 않기 때문에, 새롭게 부가한 저항 R12는 검지 레벨에 전혀 영향을 주지 않는 것을 알 수 있었다.

이어서, 마이너스 전위 VBBO가 더욱 저하하고, 연산 증폭기 OP200, OP10의 각각의 반전 입력단으로 입력되는 전위 VO가 GND 레벨이 된 경우에 대해 도 4의 (a), (b)를 이용하여 설명한다. 도 4의 (a), (b)는 도 3의 (a), (b)와 같이 각각 Mihara 등이 제안한 마이너스 전위 검지 회로, 본 실시예에 따른 마이너스 전위 검지 회로이다. 도 4a의 Mihara 등의 회로에서는 정전류원(200)이 공급하는 전류 I'는 Vref/r201, 저항 R200의 저항치 r200은 (1+(-VBB/Vref)·r201)이므로 저항 R200에서의 전압 강하는 Vref-VBB가 되고, 마이너스 전위 VBBO는 VBB-Vref가 되는 것을알 수 있다. 즉, 마이너스 전위 VBBO가 이 이상 저하하면, 연산 증폭기 OP200에 입력되는 전위 V0가 마이너스의 값이 되기 때문에 얇은 게이트 산화막을 이용한 트랜지스터로서는 대응할 수 없게 된다.

그에 대해 도 4b의 회로에서는 식 4 및 식 6에 도시된 바와 같이 r10=(Vref-Vx)·r13/Vref, I=Vref/r13의 관계로부터 저항 R10에서의 전압 강하 ΔV1은 Vref-Vx가 된다. 그렇게 하면, VO의 전위가 GND이므로 저항 R10과 R11의 접속 노드의 전위 V1은 Vx-Vref가 된다. 즉, 저항 R12의 양단에는 Vref의 전위차가 발생하게 된다. 여기서, 저항 R12의 저항치를 저항 R13과 동일하게 설정하면, 저항 R12에는 저항 R10과 R11의 접속 노드를 향해 유입되는 전류 I가 발생한다. 그 때문에 저항 R11에는 정전류원(10)이 공급하는 전류 I와, 저항 R12로부터 공급되는 전류 I를 정합하여 2I가 되는 전류가 흐르게 된다. 저항 R11의 저항치 r11은 식 5로부터 (Vx-X/BB)·r13/Vref이고, 이 저항 R11에 전류 2I=2Vref/r13이 유입되므로 저항 R11에서의 전압 강하 ΔV2는 2(Vx-VBB)가 된다. 따라서, 마이너스 전위 VBBO는 2VBB-X/ref-Vx가 되고, Mihara 등의 회로보다 깊은 마이너스 전위까지 전위 VO을 플러스로 유지할 수 있다.

상기된 바와 같은 마이너스 전위 검지 회로에 따르면, 외부 전원 Vcc를 그대로 이용할 수 있기 때문에 회로 내에서 사용하는 전원을 최소한으로 할 수 있고, 회로 설계, 내압 설계를 간단화할 수 있다. 또한, 마이너스 전위 VBBO가 원하는 전위 VBB보다도 더욱 깊은 마이너스 전위로 저하했을 때에도 검지점의 전위 VO를 플러스로 유지할 수 있다. 그 때문에, 정전류원(10)이나 연산 증폭기 OP10, OP11을 얇은 게이트 산화막의 MOS 트랜지스터로 구성할 수 있어, 회로 구성을 단순화할 수 있으며, 동작 전류의 저감, 검지 감도의 향상을 도모할 수 있다.

이어서, 본 발명의 제2 실시예에 따른 마이너스 전위 검지 회로에 대해 도 5를 이용하여 설명한다. 도시된 바와 같이 본 실시예는 상기 제1 실시예에서의 도 1의 마이너스 전위 검지 회로의 기준 전위 Vx를 GND로 한 것이다. 또한, 도 6에는 도 5의 정전류원(10)을 구체화한 마이너스 전위 검지 회로의 구성예를 나타낸다. 회로 구성에 대해서는 기준 전위 Vx를 접지 전위로 한 것 외에는 모두 제1 실시예와 마찬가지기 때문에 설명을 생략한다. 또한, 저항 R10, R11 각각의 저항치 r10, r11의 비는 Vref : -VBB로 설정되어 있다. 또한 정전류원(10)은 Vref/r13의 일정 전류를 공급한다. 즉, 저항 R10, R11의 저항치 r10, r11은 각각 다음 식과 같다.

r10=r13

전류 I의 관계는,

이지만, 물론 제1 실시예에서 진술한 바와 같이 pMOS 트랜지스터 QP10이 식 9로 표시되는 일정 전류 I를 공급할 수 있으면, 전류 I의 전류치를 설정하는 회로는 도 6의 회로 구성에 한정되는 것이 아니다.

이어서, 이 마이너스 전위 검지 회로의 동작 및 그 효과를 Mihara 등의 마이너스 전위 검지 회로와 비교하여 설명한다. 도 7a는 Mihara 등이 제안한 마이너스 전위 검지 회로, 도 7b는 본 실시예에 따른 마이너스 전위 검지 회로이며, 설명을 간단하게 하기 위해 주요부를 추출하여 나타내고 있다.

본 실시예에 따른 마이너스 전위 검지 회로는 Mihara 등의 회로에서의 저항 R200을 Vref : -VBB의 비의 저항치를 갖는 2개의 저항 R10 및 R11로 분할하고, 이 저항 R10과 R11의 접속 노드에 일단이 GND에 접속된 저항 R12를 부가한 구성으로 되어 있다.

우선, 마이너스 전위 VBBO의 원하는 검지 레벨 VBB가 된 경우에 대해 생각한다. 이 경우, 어떤 회로도 각각 연산 증폭기 OP200, OP10의 반전 입력단(-)으로 입력되는 전위 VO는 기준 전위 Vref와 같아진다. 도 7b에 도시된 본 실시예의 마이너스 전위 검지 회로에서는 저항 R10, R11의 저항치의 비가 Vref : -VBB가 되고, VO와 VBB 사이의 전위차가 Vref-VBB 이므로, 저항 R10에서의 전압 강하 ΔV1은 Vref, r11에서의 전압 강하 ΔV2는 -VBB가 되고, 저항 R10과 R11와의 접속 노드의 전위 V1은 GND가 된다. 즉, VBBO=VBB일 때에는 저항 R12의 양단에 전위차가 생기지 않기 때문에, 새롭게 부가한 저항 R12는 검지 레벨에 전혀 영향을 주지 않는다는 것을 알 수 있다.

이어서, 마이너스 전위 VBBO가 더욱 저하하고, 연산 증폭기 OP200, OP10의 반전 입력단으로 입력되는 전위 VO가 GND 레벨이 된 경우에 대해, 도 8a, 도 8b를이용하여 설명한다. 도 8a, 도 8b는 도 7a, 도 7b와 같이 각각 Mihara 등이 제안한 마이너스 전위 검지 회로, 본 실시예에 따른 마이너스 전위 검지 회로이다. 도 8a의 회로에서는 제1 실시예에서 설명한 바와 같이 VO=GND가 될 때에는 VBBO=VBB-Vref가 된다.

그것에 대해 도 8b의 회로에서는 식 7 및 식 9에 도시된 바와 같이 r10=r13, I=Vref/r10의 관계식으로부터, 저항 R10에서의 전압 강하 ΔV1은 Vref가 된다. 그렇게 하면, VO의 전위가 GND이므로 저항 R10과 R11의 접속 노드의 전위 V1은 -Vref가 된다. 즉, 저항 R12의 양단에는 Vref의 전위차가 발생하게 된다. 여기서, 저항 R12의 저항치를 저항 R13과 동일하게 설정하면, 저항 R12에는 저항 R10과 R11의 접속 노드를 향해 유입되는 전류 I가 발생한다. 그 때문에, 저항 R11에는 정전류원(10)이 공급하는 전류 I와, 저항 R12로부터 공급되는 전류 I를 정합한, 2I가 되는 전류가 흐르게 된다. 저항 R11의 저항치 r11은 식 8로부터 -VBB·r13/Vref이고, 이 저항 R11에 전류 2I=2Vref/r13가 유입되는 것이므로 저항 R11에서의 전압 강하로 V2는 -2VBB가 된다. 따라서, 마이너스 전위 VBBO는 2VBB-Vref가 되고, Mihara 등의 회로보다 깊은 마이너스 전위까지 전위 VO를 플러스로 유지할 수 있다.

상기된 바와 같은 마이너스 전위 검지 회로에 따르면, 제1 실시예와 동일한 효과를 얻는 것이 가능함과 함께 기준 전위 Vx를 GND로 설정함으로써 회로 구성을 더욱 간단하게 할 수 있다. 그 때문에, 정전류원(10)이나 연산 증폭기 OP10, OP11을 얇은 게이트 산화막의 MOS 트랜지스터로 구성할 수 있고, 회로 구성을 단순화할수 있으며, 동작 전류의 저감, 검지 감도의 향상을 도모할 수 있다.

또한, 상기 제1, 제2 실시예의 마이너스 전위 검지 회로에서는 저항 R10과 R11의 접속 노드에 부가한 저항 R12의 저항치 r12를 R13의 저항치 r13과 동일한 것으로서 설명했지만, R12의 저항치 r12를 더욱 낮은 저항으로함으로써, 보다 깊은 마이너스 전위의 VBBO에 대응할 수 있다.

또한, 저항 R12를 부가함으로써 검지 노드의 진폭(ΔVO/ΔVBBO)이 약간 저하하지만, 이것은 도 9의 회로에 도시된 전류 미러·OP-앰프 등을 이용함으로써 해결할 수 있다. 이 전류 미러·OP-앰프는 소스를 외부 전원 Vcc에 접속하고, 게이트와 드레인을 단락한 pMOS 트랜지스터 QP20과, 이 트랜지스터 QP20의 드레인에 드레인을 접속하고, 게이트를 비반전 입력단(+)으로 한 nMOS 트랜지스터 QN20, 트랜지스터 QP20의 게이트에 게이트를 접속한 pMOS 트랜지스터 QP21과, 이 트랜지스터 QP21의 드레인에 드레인을 접속하고 게이트를 반전 입력단(-)으로 한 nMOS 트랜지스터 QN21을 구비하고, pMOS 트랜지스터 QP21과 nN4OS 트랜지스터 QN21와의 접속 노드를 출력 OUT으로 한다. 상기된 바와 같은 구성과 같은 고증폭율 OP-앰프를 연산 증폭기 OP10에 이용하면 실용상, 검지 정밀도에 문제는 발생하지 않는다.

또한, 상기 실시예에서는 VBBO=VBB일 때에는 저항 R12의 양단에는 전위차가 발생하지 않는 것으로서 설명했지만, 회로 구성은 이 조건에만 한정되는 것도 아니다. 또한, 저항 R12의 양단에 발생하는 전위차에 의해 흐르는 전류도, 저항 R11로 유입되는 방향뿐 아니라, 저항 R10과 R11의 접속 노드로부터 저항 R12로 흘러 나오는 방향이라도 좋다. 이들 전류, 전압의 관계는 저항 R10, R11의 저항치의 관계에따라 보상할 수 있기 때문이다. 연산 증폭기 OP10, OP11에 입력되는 기준 전압 Vref도, 양자가 반드시 동일 기준 전위일 필요는 없다. 이것은 흐리는 전류치가 저항치에 따라 설정될 수 있기 때문이다. 또한, 저항에는 확산 저항 외에 수 10㏀∼수 10㏁ 정도의 저항치를 얻을 수 있으면 금속이나 반도체 재료에 의해 형성한 것을 이용해도 된다.

이어서 본 발명의 제3 실시예에 따른 마이너스 전위 검지 회로 및 이 마이너스 전위 검지 회로를 구비한 반도체 기억 장치에 대해 설명한다. 본 실시예는 상기 제1 또는 제2 실시예에서 설명한 마이너스 전위 검지 회로를 불휘발성 반도체 메모리의 전원 시스템에 응용한 것이다.

도 10은 불휘발성 반도체 메모리의 칩 내부의 일 구성예를 나타내는 블록도이다.

도 10에서 메모리 셀 어레이(20)내에는 각각 복수의 비트선 BL 및 워드선 WL(각각 1개만 도시)과, 각각 부유 게이트, 컨트롤 게이트, 소스 및 드레인을 지니고, 부유 게이트에 전자를 주입함으로써 컨트롤 게이트로부터 본 임계치 전압이 변화함으로써 데이터의 프로그램(기입)이 행해지고, 데이터 소거가 전기적으로 행해지는 복수의 메모리 셀(플래시 셀: 1개만 도시) MC가 설치되어 있다. 또, 각 메모리 셀 MC의 컨트롤 게이트는 복수의 워드선 WL중 1개에 접속되고, 드레인은 비트선 BL중 하나에 접속되어 있다. 또한, 각 메모리 셀 MC의 소스는, 예를 들면 비트선 단위, 워드선 단위 혹은 블록 단위로 공통의 소스선(도시하지 않음)에 접속되어 있다.

어드레스 버퍼(21)는 외부로부터의 어드레스 신호를 수신하여 내부 어드레스 신호를 발생시킨다. 어드레스 버퍼(21)에서 발생되는 내부 어드레스 신호는, 로우 디코더(22), 컬럼 디코더(23) 및 소스 디코더(24)로 각각 공급된다.

입출력 컨트롤 회로(25)는 외부로부터 입력되는 칩 인에이블 신호 /CE, 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE를 수신하여 이들 입력 신호에 기초하여 내부 회로의 동작을 제어하기 위한 각종 제어 신호를 발생시킨다. 예를 들면, 칩 인에이블 신호 /CE에 기초한 제어 신호는 어드레스 버퍼(21)로 공급되어, 어드레스 버퍼(21)에서는 이 제어 신호에 기초하여 내부 어드레스 신호의 발생 동작이 가능해진다. 또한, 출력 인에이블 신호 /OE에 기초한 제어 신호는 후술된 I/O 버퍼로 공급되어, I/O 버퍼로서는 이 제어 신호에 기초하여 데이터의 출력 동작이 가능해진다. 기록 인에이블 신호 /WE에 기초한 제어 신호는 후술된 기입 회로로 공급되어, 기입 회로로서는 이 제어 신호에 기초하여 데이터의 기입 동작이 가능해진다.

상기 로우 디코더(22)는 상기 내부 어드레스 신호(내부 로우 어드레스 신호)에 기초하여 상기 메모리 셀 어레이(20) 내의 워드선 WL을 선택한다.

컬럼 선택기(26)는 상기 컬럼 디코더(23)로부터의 디코드 출력에 기초하여, 상기 메모리 셀 어레이(20) 내의 비트선 BL을 선택한다.

상기 소스 디코더(24)는 상기 내부 어드레스 신호에 기초하여 상기 메모리 셀 어레이(20) 내의 소스선을 선택하고, 이 선택한 소스선에 소정의 전압을 공급한다.

기입 회로(27)는 데이터의 기입시에 상기 메모리 셀 어레이(20) 내의 선택된 메모리 셀에 대해 기입 데이터를 공급하여 데이터를 기입한다.

감지 증폭기 회로(S/A : 28)는 데이터의 판독시에 상기 메모리 셀 어레이(20) 내의 선택된 메모리 셀에서의 판독 데이터를 감지한다.

I/O 버퍼(29)는 데이터의 기입시에는 외부에서 공급되는 데이터를 상기 기입 회로(27)로 공급하고, 데이터의 판독시에는 상기 감지 증폭기 회로(28)로 감지되는 데이터를 외부로 출력한다. 또한, 이 I/O 버퍼(29)에는 각 동작 모드, 즉 데이터의 기입/소거/판독의 각 동작 모드나 복수의 모드 제품을 품종 전개할 때의 제품 모드를 설정하기 위한 커맨드 데이터가 공급된다.

또한, 상기 I/O 버퍼(29)에는 커맨드/사용자 인터페이스 회로(30)가 접속되어 있다. 이 커맨드/사용자 인터페이스 회로(30)에는 상기 입출력 컨트롤 회로(25)로부터 출력되는 제어 신호도 입력되어 있다. 이 커맨드/사용자 인터페이스 회로(30)는 상기 기록 인에이블 신호 /WE가 활성화되는 타이밍시에 I/O 버퍼(29)로부터 입력되는 커맨드 데이터를 수신한다. 그리고, 이 커맨드/사용자 인터페이스 회로(30)의 출력은 내부 컨트롤 회로(31)로 공급된다. 내부 컨트롤 회로(31)는 상기 커맨드/사용자 인터페이스 회로(30)가 수신한 커맨드 데이터에 따른 내부 제어 신호를 발생한다. 그리고, 이 내부 제어 신호는 내부 전원/승압 회로(32)로 공급된다.

상기 내부 전원/승압 회로(32)는 외부로부터의 전원 전압을 받아, 이밖에 부 전원 전압으로부터 내부 전원 전압이나 차지 펌프를 이용한 승압 전압을 상기 내부제어 신호에 기초하여 발생하는 것으로, 여기서 발생되는 내부 전원 전압/승압 전압은 동일한 칩 내의 각 회로로 분배된다.

이어서, 상기 불휘발성 반도체 메모리에서의 구체적인 전원 시스템을 설명한다. 그 설명에 앞서, 기입, 소거 및 판독시의 메모리 셀의 컨트롤 게이트(Vg), 드레인(Vd), 및 소스(Vs)의 각 동작 전압의 관계를 나타내면 도 11과 같다. 기입시에는 게이트(워드선 WL)에 승압 전위 8V, 드레인에 5V, 소스에 0V를 인가하고, 드레인, 소스사이에 발생하는 열전자를 부유 게이트에 주입한다. 데이터 소거시에는 드레인을 오픈하고, 워드선 WL에 -7V, 소스에 5V를 인가하고, 부유 게이트, 소스 사이의 고전압에 의해 FN 터널링에 의해 전자를 방출시킨다. 데이터 판독 시에는 메모리 셀의 워드선 WL에 승압 전위 5V, 소스에 0V를 인가하고, 메모리 셀에 흐르는 전류를 감지 증폭기 S/A에서 검출한다.

도 12는 메모리 셀에 대한 기입, 소거 및 판독의 전압 인가 시스템의 개략적으로 나타낸다. 메모리 셀의 워드선 WL은 로우 디코더에 의해 구동된다. 이 로우 디코더의 고전위 레벨은 스위치 SW1에 의해 판독 시에는 Vddr=5V, 기입 시에는 VSW=8V에 접속된다. 한편, 저전위 레벨은 스위치 SW3에 의해 소거 시에는 VBB=-7V에 접속된다. 이에 따라, 워드선 WL, 즉 메모리 셀의 게이트 G에는 판독 시에는 5V, 기입 시에는 8V, 소거 시에는 -7V가 인가된다.

메모리 셀의 드레인 D는 판독시에는 감지 증폭기에 접속되고, 감지 증폭기를 통해 1V가 인가된다. 또한, 기입시에는 부하 LOAD에 접속되고, 이것을 통해 5V가 인가된다. 소거시에는 드레인 D는 오픈된다.

메모리 셀의 소스 S는 소거 시에는 부하 LOAD를 통해 5V가 인가되고, 다른 모드에서는 접지된다. 또한, 부하 LOAD는 스위치 SW2를 통해 Vdd와 차지 펌프 출력 Vddp에 접속된다.

도 13은, 도 12에서 전원 Vddr, VSW, Vddp, VBB를 공급하는 리드용 전원(40a), 및 라이트/소거용 전원(40b)의 구성예이다. 리드용 전원(40a) 및 라이트/소거용 전원(40b)은, 예를 들면 밴드 갭 레퍼런스(BGR) 회로를 이용한 기준 전위 발생 회로(41)를 기초로 하여 원하는 레벨이 발생된다. 이 때, 원하는 레벨의 발생법에는 다음의 3개의 케이스가 있다.

케이스(1) : 차지 펌프 회로를 온/오프한다.

케이스(2) : 케이스(1)에서 얻어지는 출력을 조절기로 더 제어한다.

케이스(3) : 케이스(1)에서 얻어지는 출력과 정전위(예를 들면 VSS)를 스위치한다.

도 13에서 리드용 전원(40a)의 전원선(42a) 및 라이트/소거용 전원(40b)의 3개의 전원선(42b-1∼3) 내의 전원선(42b-2)의 2개가 상기 케이스(1)에 해당한다. 즉, 리드용 전원선(42a) 및 라이트/소거용 전원선(42b-2)에서는 차지 펌프 회로의 온/오프 제어를 하는 전원 제어 회로(43, 44-2)와, 이들에 의해 제어되어 플러스 전위를 생성하는 차지 펌프 회로 CP45a, 45b-2에 의해 구성된다. 이들 전원 회로에서는 전원 레벨이 원하는 레벨 이하이면, 차지 펌프 회로 CP를 구동하여 원하는 레벨에 달하면 차지 펌프 회로 CP의 동작을 정지하는 제어가 이루어진다.

라이트/소거용 전원선(42b-1)은 상기 케이스(2)에 해당하며, 차지 펌프 회로의 온/오프 제어를 행하는 전원 제어 회로(44-1)와, 이에 따라 제어되어 플러스 전위를 생성하는 차지 펌프 회로 CP45b-1, 및 차지 펌프 회로 CP45b-1의 출력 레벨 VCP를 제어하는 조절기 제어 회로(46)를 갖는다. 이것은, 구체적으로는 8V의 기입 전압과, 6.5V의 검증 판독 전압을 이용하여 기입과 검증을 반복하는, 자동 데이터 기입 동작 등에 이용됨으로써 그와 같은 전압 제어에 조절기 제어 회로(46)가 이용된다.

라이트/소거용 전원선(42b-3)은 상기 케이스(3)에 해당하며 차지 펌프 회로의 온/오프 제어를 행하는 전원 제어 회로(44-3)와, 이에 따라 제어되어 마이너스 전위를 생성하는 차지 펌프 회로 NCP45b-3 및 이 차지 펌프 회로 NCP45b-3의 출력 VCP를 스위치하는 스위치 회로 SW47을 갖는다. 스위치 회로 SW47은 차지 펌프 회로 NCP45b-3이 동작하지 않을 때에 VSS를 출력하기 위해 설치되어 있다.

이상의 3계통의 라이트/소거용 전원(40b)은 라이트 스테이트 머신(48)에 의해 출력되는 자동 컨트롤 신호에 의해 기입/소거의 동작 모드에 따라 활성화된다.

도 14는 도 13에서 플러스 전위를 생성하는 차지 펌프 회로 CP45a, 45b-1, 2의 온/오프 제어를 행하는 전원 제어 회로(43, 44-1, 2)의 구성예이다. 도시된 바와 같이 이 전원 제어 회로는 플러스 전위 검지 회로(50)와, 이 플러스 전위 검지 회로(50)의 출력을 받는 버퍼(51)로 구성되어 있다. 플러스 전위 검지 회로(50)는 차지 펌프 회로 CP45a, 45b-1, 2가 생성된 플러스의 전위 VCP와 GND 사이에 직렬로 설치된 2개의 저항 Rload, Rref를 지니고, 이 2개의 저항 Rload와 Rref의 접속 노드의 전위가 반전 입력단(-)에 입력되고, 비반전 입력단(+)에 기준 전위 Vref가 입력된 연산 증폭기 OP20을 갖고 있다.

이 플러스 전위 검지 회로(50)는 차지 펌프 회로 CP45a, 45b-1, 2가 생성한 플러스의 전위 VCP를 저항 Rload, Rref의 분압 회로에 의해 분압하고, 이 분압 회로에 의해 얻어진 전위와 기준 전압 Vref를 연산 증폭기 OP20로써 비교한다. 그리고, 연산 증폭기 OP20의 출력이 버퍼(51)를 통해 차지 펌프 인에이블 신호 CPENB로서 출력된다. 이 차지 펌프 인에이블 신호 CPENB는 차지 펌프 회로 CP45a, 45b-1, 2가 생성한 전위 VCP가 원하는 전압 미만이면, 차지 펌프 회로 CP를 구동시키고, VCP가 원하는 전압이면 차지 펌프 회로 CP의 동작을 정지시킨다.

또한, 도 15는 도 13에서의 조절기 제어 회로(46)의 일례이다. 조절기 본체(60)는 차지 펌프 회로 CP45b-1의 출력 VCP를 레벨 제어하여 추출하는 차동 회로 구성의 pMOS 트랜지스터 QN30, QN31과 이것을 출력 레벨에 따라 제어하기 위한 2개의 연산 증폭기 OP30, OP31을 갖는다. 출력 레벨은 저항 Rload 및 Rref의 분압 출력으로서 감시하고, 이것을 연산 증폭기 OP30, OP31로 귀환하여 소정의 전압 레벨을 얻는 구조로 되어 있다. 저항 Rload는 모드 신호 MODE1∼MODE4에 의해 제어되는 스위치(61)에 의해 전환 가능해지고, 이에 따라 필요한 전원 레벨이 제어된다.

이어서, 도 13에서 마이너스 전위를 생성하는 차지 펌프 회로 NCP45b-3의 온/오프 제어를 행하는 전원 제어 회로(44-3)의 구성에 대해 도 16을 이용하여 설명한다. 이 전원 제어 회로(44-3)는 마이너스 전위 검지 회로(70)와, 이 마이너스 전위 검지 회로(70)의 출력을 받는 버퍼(71)로 구성되어 있다. 도시된 바와 같이이 마이너스 전위 검지 회로(70)는 제1, 제2 실시예에서 설명한 구성이므로, 그 구성 및 동작에 대해서는 설명을 생략한다. 그리고, 마이너스 전위 검지 회로(70)의 연산 증폭기 OP10의 출력은 버퍼(71)를 통해 차지 펌프 인에이블 신호 CPENB로서 출력된다. 또한, 마이너스 전위 VBBO는 차지 펌프 회로 NCP45b-3이 생성하는 마이너스 전위 VCP이다.

상기 구성에 의해 전원 제어 회로(44-3)는 끊임없이 차지 펌프 회로(45b-3)의 출력을 받아 그 마이너스 전위 출력 VBBO를 감시하고 있다. 그리고, 마이너스 전위 VBBO가 원하는 마이너스 전위 VBB 미만이면, 차지 펌프 회로 NCP45b-3을 구동시키기 위한 CPENB 신호를 출력하고, VBBO=VBB로 되면, 차지 펌프 회로 NCP45b-3의 동작을 정지시킨다.

또한, 도 17에는 도 16의 마이너스 전위 검지 회로(70)의 정전류원(10)을 구체화한 구성예를 나타낸다. 또한, 구성 및 동작에 대해서는 제1, 제2 실시예와 마찬가지이므로 설명은 생략한다.

상기된 바와 같이 본 발명에 따른 마이너스 전위 검지 회로를 셀 소거시에 부유 게이트에 인가하는 마이너스 전위를 생성하는 차지 펌프 회로의 제어용에 적용함으로써 차지 펌프 회로의 동작 정밀도를 향상시킬 수 있다.

또한, 상기 제3 실시예에서는 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)을 예로 들어 설명했지만, 물론 이것에 한정되는 것이 아니고, 본 발명의 범주를 이탈하지 않은 범위에서 적절하게 변경하여 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 회로 설계, 내압 설계를 간략화하면서, 검지 감도, 소비 전류의 측면에서 우수한 마이너스 전위 검지 회로 및 상기 마이너스 전위 검지 회로를 구비한 반도체 기억 장치를 제공할 수 있다.

Claims

마이너스 전위 검지 회로에 있어서,

플러스 전위 전원에 접속된 정전류원과,

일단이 상기 정전류원에 접속된 제1 저항과,

한쪽의 입력 단자가 상기 정전류원과 상기 제1 저항과의 접속 노드에 접속되고, 타단의 입력 단자에 검지 레벨을 설정하기 위한 제1 기준 전위가 인가된 제1 비교기와,

일단이 상기 제1 저항의 타단에 접속되고, 타단이 전위 검지의 대상이 되는 마이너스 전위 전원에 접속된 제2 저항과,

일단이 상기 제1 저항의 타단에 접속되고, 타단에 제2 기준 전위가 인가된 제3 저항

을 포함하고,

상기 제1 비교기로 상기 정전류원과 상기 제1 저항과의 접속 노드의 전위와 상기 제1 기준 전위를 비교함으로써 상기 마이너스 전위 전원에 있어서의 마이너스 전위의 레벨을 판정하는

것을 특징으로 하는 마이너스 전위 검지 회로.
제1항에 있어서,

상기 제1, 제2 저항의 각각의 저항치를 r1, r2, 상기 제1, 제2 기준 전위를각각 Vref, Vx로 했을 때에 상기 정전류원으로부터 출력되는 전류 I는,

I=(Vref-Vx)/r1

의 관계를 만족하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제1항에 있어서,

상기 제1, 제2 저항의 저항치를 각각 r1, r2, 상기 제1, 제2 기준 전위를 각각 Vref, Vx, 상기 마이너스 전위 전원의 마이너스 전위의 검지 레벨을 VBB로 했을 때에 상기 제1 저항의 저항치 r1과 상기 제2 저항의 저항치 r2와의 비는,

r1 : r2=(Vref-Vx) : (Vx-VBB)

의 관계를 만족하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 제2 기준 전위는 접지 전위인 것을 특징으로 하는 마이너스 전위 검지 회로.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 제2 기준 전위는 상기 제1 비교기에 있어서의 로우 레벨의 전원 전위와 같고, 상기 제2 기준 전위를 발생시키는 기준 전위 전원을 공용하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 플러스 전위 전원은 외부 전원이고, 상기 외부 전원을 상기 제1 비교기에 있어서의 하이 레벨의 전원과 공용하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 정전류원은 소스가 상기 플러스 전위 전원에 접속되고, 게이트와 소스사이의 전위가 일정하게 유지된 제1 p채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제7항에 있어서,

상기 제1 p채널 MOS 트랜지스터를 게이트와 소스사이의 전위가 일정해지도록 제어하는 제2 비교기를 더 포함하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제8항에 있어서,

소스가 상기 플러스 전위 전원에 접속된 제2 p채널 MOS 트랜지스터와,

일단이 상기 제2 p채널 MOS 트랜지스터의 드레인에 접속되고, 타단이 접지된 제4 저항을 더 포함하고,

상기 제2 비교기의 한쪽의 입력 단자는 상기 제2 p채널 MOS 트랜지스터의 드레인과 상기 제4 저항과의 접속 노드에 접속되고, 다른 입력 단자에는 제3 기준 전위가 인가되며, 출력 단자가 상기 제1, 제2 p채널 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 마이너스 전위 검지 회로.
제9항에 있어서,

상기 제1, 제2, 제3 기준 전위를 각각 Vref, Vx, Vref3로 했을 때에 상기 제1 저항의 저항치 r1과 상기 제4 저항의 저항치 r4와의 비는

r1 : r4=(Vref-Vx) : Vref3

의 관계를 만족하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제9항 또는 제10항에 있어서,

상기 제1 기준 전위와 상기 제3 기준 전위는, 실질적으로 동일한 것을 특징으로 하는 마이너스 전위 검지 회로.
마이너스 전위 검지 회로에 있어서,

플러스 전위 전원에 접속된 정전류원과,

상기 정전류원과 전위 검지의 대상이 되는 마이너스 전위 전원사이에 설치되어, 분압 전위를 생성하는 분압 수단과,

검지 노드인 상기 분압 수단과 상기 정전류원과의 접속점의 전위와, 검지 레벨을 설정하기 위한 전위를 비교하여, 상기 마이너스 전위 전원에 있어서의 마이너스 전위의 레벨을 판정하는 비교 수단과,

상기 분압 수단으로 생성한 분압 전위의 출력 노드와 기준 전위 전원사이에 접속되고, 상기 마이너스 전위 전원의 전위가 변동했을 때에 상기 검지 노드의 전위가 플러스의 값을 유지하도록 상기 분압 수단에서의 분압 전위의 출력 노드의 전위를 제어하는 전위 제어 수단

을 포함하는 것을 특징으로 하는 마이너스 전위 검지 회로.
제12항에 있어서,

상기 분압 수단은 상기 정전류원으로부터 공급되는 전류에 의해 상기 분압 수단으로 생성한 분압 전위와 상기 기준 전위 전원의 기준 전위사이의 전위차에 따라 발생하는 전류에 의해 생기는 전압 강하에 의해 상기 출력 노드의 전위를 제어하는 것을 특징으로 하는 마이너스 전위 검지 회로.
반도체 기억 장치에 있어서,

외부로부터의 전원 전압을 입력 전압으로 하고, 내부 제어 신호에 기초하여 메모리 셀 어레이에 있어서의 기억 데이터의 기입, 판독 및 소거중 적어도 어느 하나에 이용되는 마이너스의 승압 전압을 생성하고, 로우 디코더, 컬럼 디코더, 및 소스 디코더중 어느 하나에 입력되는 승압 수단과,

상기 승압 수단으로부터 로우 디코더, 컬럼 디코더 및 소스 디코더중 어느 하나에 입력되는 마이너스의 승압 전위를 제어하는 제어 수단을 포함하는 전원 회로

를 포함하고,

상기 제어 수단은,

플러스 전위 전원에 접속된 정전류원과,

일단이 상기 정전류원에 접속된 제1 저항과,

한쪽의 입력 단자가 상기 정전류원과 상기 제1 저항과의 접속 노드에 접속되고, 다른 입력 단자에 검지 레벨을 설정하기 위한 제1 기준 전위가 인가된 비교기와,

일단이 상기 제1 저항의 타단에 접속되고, 타단이 상기 승압 회로가 생성하는 마이너스의 승압 전압에 접속된 제2 저항과,

일단이 상기 제1 저항의 타단에 접속되고, 타단에 제2 기준 전위가 인가된 제3 저항을 포함하는 마이너스 전위 검지 회로

를 포함하며,

상기 비교기로 상기 정전류원과 상기 제1 저항과의 접속 노드의 전위와 상기 제1 기준 전위를 비교함으로써 상기 마이너스의 승압 전위를 판정하여, 상기 승압 전위를 제어하는

것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서,

상기 승압 수단은 상기 기억 데이터의 판독용의 플러스의 승압 전위를 생성하는 제1 차지 펌프 회로와,

상기 기억 데이터의 기입 또는 소거에 이용하는 마이너스의 승압 전위를 생성하는 제2 차지 펌프 회로를 포함하고,

상기 마이너스 전위 검지 회로는 상기 승압 전위가 소정의 값보다 높을 때에 상기 제2 차지 펌프를 구동하고, 상기 승압 전위가 소정의 값보다도 낮아졌을 때에 상기 제2 차지 펌프 회로의 구동을 정지하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 제2 차지 펌프 회로의 출력단에 설치되고, 상기 제2 차지 펌프 회로로부터 출력되는 마이너스의 승압 전위와 제3 기준 전위를 전환하는 전환 회로를 더 포함하고,

상기 전환 회로는 상기 제2 차지 펌프 회로의 동작이 정지되는 기간에 상기 제3 기준 전위를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서,

상기 승압 수단은 상기 기억 데이터의 기입 또는 소거에 이용하는 플러스의 승압 전위를 생성하는 제3 차지 펌프 회로와,

상기 제3 차지 펌프 회로로부터 출력되는 플러스의 승압 전위에 기초하여 제 1, 제2 전위를 생성하는 조절기(regulator)를 더 포함하고,

상기 조절기로부터 출력되는 제1, 제2 전위를 교대로 이용하여, 자동 기입과검증 판독 동작을 반복하는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서,

상기 승압 수단은 상기 기억 데이터의 기입 또는 소거에 이용하는 플러스의 승압 전위를 생성하는 제4 차지 펌프 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제14항 내지 제18항중 어느 한 항에 있어서,

상기 메모리 셀 어레이중의 메모리 셀은 불휘발성 메모리 셀인 것을 특징으로 하는 반도체 기억 장치.