JP3943790B2 - 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置 - Google Patents
負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置に関するもので、特に半導体記憶装置の電源システムに使用されるものである。
【0002】
【従来の技術】
従来の負電位検知回路について、図18を用いて説明する。図示するように、半導体チップ内に一定の正電位VPを与えるVP電源に一端が接続された抵抗R100と、この抵抗R100の他端に一端が接続され、他端が負電位VBBOを発生する負電位電源に接続された抵抗R101と、これらの抵抗R100、R101の接続ノードの電位VOが反転入力端(−)に入力され、非反転入力端(+)には基準電位Vrefが入力された演算増幅器OP100とを備えている。そして、上記演算増幅器OP100で、基準電位Vrefと、抵抗R100、R101の接続ノードの電位VOとを比較して、負電位VBBOが所望のレベルにあるか否かを検知する。
【0003】
上記構成の負電位検知回路において、演算増幅器OP100に入力される電位VOは、抵抗R100、R101の抵抗値をそれぞれr100、r101とすれば、次式で表される。
【0004】
【数1】
【0005】
なお、抵抗R100、R101のそれぞれの抵抗値r100、r101は、負電位VBBOが所望の電位VBBとなったときに、電位VOが基準電位Vrefに等しくなるよう設定されている。そのため、負電位VBBOがVBBになると演算増幅器OP100の出力SVBBが反転し、負電位VBBOが所望の電位にあることを検知する。
【0006】
しかし、図18に示した構成の負電位検知回路には以下の問題点がある。
【0007】
(1)検知レベルの精度は、1式よりr101/(r100+r101)であり、1以下となる。すなわち、VOの電位が抵抗R100、R101の分圧比によって決まるため、VBBOの変化の一部しかVOに反映されず、検知レベルが悪化する。
【0008】
(2)VP電源を用いるため、回路内の電源が増加し、回路が複雑化する。すなわち、正電位VPは一定電位である必要があるため、外部電源Vccをチャージポンプして一定電位に保つような構成を有するVP電源を設けなければならず、回路が複雑化する。また、VP−VBBO間の電位差が大きくなった場合、抵抗R100、R101を構成する拡散層の耐圧を越えてしまう恐れがある。そのため、抵抗R100、R101となる拡散層を取り囲むウェル領域に正電位VPと負電位VBBOの中間電位を印加せざるを得ず、この中間電位を供給するための電源を新たに設ける必要があり、回路構成が複雑化する。
【0009】
(3)ゲート酸化膜が厚く耐圧の高いトランジスタを使うため、検知感度が悪化する。これは、電位VOが負電位VBBOにより大きく変動することに起因する。電位VOは、負電位VBBOがGNDレベルの時はVP付近の高電位に、VBBOが深い負電位になった時はVrefのレベルよりも低くなり負電位となる場合がある。そのため、VOがマイナスに振れても対応できるよう、演算増幅器OP100を構成するトランジスタには、ゲート酸化膜が厚く耐圧の高いものを使う必要があり、検知感度が悪化する。
【0010】
そこで、上記の問題点を解決するための負電位検知回路がMiharaらによって提案されており、ISSCC99 digest of technical papers, pp114-115, Feb.1999 “A 29mm2 1.8V-only 16Mb DINOR Flash Memory with Gate-Protected Poly-Diode(GPPD) Charge Pump” に記載がある。このMiharaらの負電位検知回路を図19に示す。
【0011】
この負電位検知回路は、ソースが外部電源Vccに接続されたpMOSトランジスタQP200と、このトランジスタQP200のドレインに一端が接続され、他端が負電位VBBOを生成する負電位電源に接続された抵抗R200と、トランジスタQP200のドレインと抵抗R200との接続ノードの電位VOが反転入力端(−)に入力され、非反転入力端(+)に基準電位Vrefが入力されている演算増幅器OP200とを備えており、トランジスタQP200のゲートは演算増幅器OP201の出力により制御され、この演算増幅器OP201の出力は、ソースが外部電源Vccに接続されたpMOSトランジスタQP201のゲートへも入力されている。このトランジスタQP201のドレインには、他端が接地された抵抗R201の一端が接続されており、トランジスタQP201と抵抗R201の接続ノードの電位は、演算増幅器OP201の非反転入力端(+)に入力され、反転入力端(−)には基準電位Vrefが入力されている。
【0012】
上記構成の負電位検知回路では、pMOSトランジスタQP201と抵抗R201との接続ノードの電位はVrefに保たれ、pMOSトランジスタQP201、QP200は、抵抗R201の抵抗値をr201とすると、一定電流I’=Vref/r201を供給する定電流源200となる。また、抵抗R200の抵抗値r200は、負電位VBBOの所望の検知レベルをVBBとすると、次式のように設定される。
【0013】
【数2】
【0014】
そのため、pMOSトランジスタQP200のドレインと抵抗R200との接続ノードにおける電圧VOは次式のようになる。
【0015】
【数3】
【0016】
例えば、所望の検知電位VBB=−2.5V、基準電位Vref=1.25Vの場合を考える。−VBB/Vref=2であるから、r200=3r201となる。抵抗R200での電圧降下を考えると、R200・I’=1.25Vであるから、3r200・I’=3.75Vになる。電位VO=1.25V=Vrefであるとすれば、この時VBBO=−2.5V=VBBになるはずである。
【0017】
このような負電位検知回路は、図18に示した回路に対して以下の利点がある。
【0018】
(1)検知レベルの精度は、ΔVO/ΔVBBO=1となる。すなわち、電位VOに直接VBBOの変化が効いてくるため、検知精度が高い。
【0019】
(2)VP電源を必要としないため、回路構成が簡略化できるとともに、抵抗を形成する拡散層の耐圧の問題をクリアできる。
【0020】
しかし、電位VOの上限はVccであるが、下限は負電位VBBOに依存し、やはり深い負電位になる場合がある。そのため、VOを受ける定電流源200及び演算増幅器OP200を構成するトランジスタには、ゲート酸化膜が厚く耐圧が高いものを使う必要があり、検知感度が悪化するという問題が残っている。
【0021】
【発明が解決しようとする課題】
上記従来の負電位検知回路は、演算増幅器において基準電位Vrefと比較される電位VOの電位が負電位VBBOに大きく依存し、VBBOが深い負電位になった時、VOの電圧降下がVrefで停止せずに負電位になることがある。そのため、電位VOを発生させるための定電流源や、VrefとVOとを比較する演算増幅器を構成するトランジスタには、ゲート酸化膜が厚く耐圧が高いものを使用する必要があった。そのため、検知感度の悪化や消費電流が増大するという問題があった。
【0022】
この発明は、上記事情に鑑みてなされたもので、その目的は、回路設計、耐圧設計を簡略化しつつ、検知感度、消費電流の点で優れる負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置を提供することにある。
【0023】
【課題を解決するための手段】
この発明の請求項1に記載した負電位検知回路は、正電位電源に接続された定電流源と、一端が前記定電流源に接続された第1の抵抗と、一方の入力端子が前記定電流源と前記第1の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第1の基準電位が印加された第1の比較器と、一端が前記第1の抵抗の他端に接続され、他端が電位検知の対象となる負電位電源に接続された第2の抵抗と、一端が前記第1の抵抗の他端に接続され、他端に第2の基準電位が印加された第3の抵抗とを具備し、前記第1の比較器で、前記定電流源と前記第1の抵抗との接続ノードの電位と前記第1の基準電位とを比較することにより、前記負電位電源における負電位のレベルを判定することを特徴としている。
【0024】
請求項2に記載したように、請求項1に記載した負電位検知回路において、前記第1の抵抗の抵抗値をr1、前記第1、第2の基準電位をそれぞれVref、Vxとしたときに、前記定電流源から出力される電流Iは、I=(Vref−Vx)/r1なる関係を満たすことを特徴としている。
【0025】
また、請求項3に記載したように、請求項1または2に記載した負電位検知回路において、前記第1、第2の抵抗の抵抗値をそれぞれr1、r2、前記第1、第2の基準電位をそれぞれVref、Vx、前記負電位電源の負電位の検知レベルをVBBとしたときに、前記第1の抵抗の抵抗値r1と前記第2の抵抗の抵抗値r2との比は、r1:r2=(Vref−Vx):(Vx−VBB)なる関係を満たすことを特徴としている。
【0026】
更に、請求項4に記載したように、請求項1乃至3いずれか1項記載の負電位検知回路において、前記第2の基準電位は、接地電位であることを特徴としている。
【0027】
請求項5に記載したように、請求項1乃至4いずれか1項記載の負電位検知回路において、前記第2の基準電位は、前記第1の比較器におけるローレベルの電源電位と等しく、前記第2の基準電位を発生する基準電位電源を共用することを特徴としている。
【0028】
請求項6に記載したように、請求項1乃至5いずれか1項記載の負電位検知回路において、前記正電位電源は外部電源であり、該外部電源を前記第1の比較器におけるハイレベルの電源と共用することを特徴としている。
【0029】
請求項7に記載したように、請求項1乃至6いずれか1項記載の負電位検知回路において、前記定電流源は、ソースが前記正電位電源に接続され、ゲートとソースとの間の電位が一定に保持された第1のpチャネルMOSトランジスタを備えることを特徴としている。
【0030】
請求項8に記載したように、請求項7記載の負電位検知回路において、前記第1のpチャネルMOSトランジスタをゲートとソースとの間の電位が一定となるように制御する第2の比較器を更に具備することを特徴としている。
【0031】
請求項9に記載したように、請求項8記載の負電位検知回路において、ソースが前記正電位電源に接続された第2のpチャネルMOSトランジスタと、一端が前記第2のpチャネルMOSトランジスタのドレインに接続され、他端が接地された第4の抵抗とを更に備え、前記第2の比較器の一方の入力端子は、前記第2のpチャネルMOSトランジスタのドレインと前記第4の抵抗との接続ノードに接続され、他方の入力端子には第3の基準電位が印加され、出力端子が前記第1、第2のpチャネルMOSトランジスタのゲートに接続されることを特徴としている。
【0032】
請求項10に記載したように、請求項9記載の負電位検知回路において、前記第1、第2、第3の基準電位をそれぞれVref、Vx、Vref3としたときに、前記第1の抵抗の抵抗値r1と前記第4の抵抗の抵抗値r4との比は、r1:r4=(Vref−Vx):Vref3なる関係を満たすことを特徴としている。
【0033】
請求項11に記載したように、請求項9または10記載の負電位検知回路において、前記第1の基準電位と前記第3の基準電位は、実質的に等しいことを特徴としている。
【0034】
この発明の請求項12に記載した負電位検知回路は、正電位電源に接続された定電流源と、この定電流源と電位検知の対象となる負電位電源との間に設けられ、分圧電位を生成する分圧手段と、検知ノードである前記分圧手段と前記定電流源との接続点の電位と、検知レベルを設定するための電位とを比較して、前記負電位電源における負電位のレベルを判定する比較手段と、前記分圧手段で生成した分圧電位の出力ノードと基準電位電源間に接続され、前記負電位電源の電位が変動したときに、前記検知ノードの電位が正の値を保持するように、前記分圧手段における分圧電位の出力ノードの電位を制御する電位制御手段とを具備することを特徴としている。
【0035】
請求項13に記載したように、請求項12記載の負電位検知回路において、前記分圧手段は、前記定電流源から供給される電流により、この分圧手段で生成した分圧電位と前記基準電位電源の基準電位との間の電位差により発生する電流により生ずる電圧降下により、前記出力ノードの電位を制御することを特徴としている。
【0036】
また、この発明の請求項14に記載した半導体記憶装置は、外部からの電源電圧を入力電圧とし、内部制御信号に基づき、メモリセルアレイにおける記憶データの書き込み、読み出し、及び消去の少なくともいずれか1つに用いられる負の昇圧電圧を生成して、ロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか1つに入力する昇圧手段と、この昇圧手段からロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか1つに入力する負の昇圧電位を制御する制御手段とを有する電源回路を備え、前記制御手段は、正電位電源に接続された定電流源と、一端が前記定電流源に接続された第1の抵抗と、一方の入力端子が前記定電流源と前記第1の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第1の基準電位が印加された比較器と、一端が前記第1の抵抗の他端に接続され、他端が前記昇圧回路が生成する負の昇圧電圧に接続された第2の抵抗と、一端が前記第1の抵抗の他端に接続され、他端に第2の基準電位が印加された第3の抵抗とを具備する負電位検知回路を含み、前記比較器で、前記定電流源と前記第1の抵抗との接続ノードの電位と前記第1の基準電位とを比較することにより、前記負の昇圧電位を判定し、該昇圧電位を制御することを特徴としている。
【0037】
請求項15に記載したように、請求項14記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの読み出し用の正の昇圧電位を生成する第1のチャージポンプ回路と、前記記憶データの書き込みまたは消去に用いる負の昇圧電位を生成する第2のチャージポンプ回路とを備え、前記負電位検知回路は、前記昇圧電位が所定の値より高いときに前記第2のチャージポンプを駆動し、前記昇圧電位が所定の値よりも低くなったときに前記第2のチャージポンプ回路の駆動を停止することを特徴としている。
【0038】
請求項16に記載したように、請求項15記載の半導体記憶装置において、前記第2のチャージポンプ回路の出力端に設けられ、前記第2のチャージポンプ回路から出力される負の昇圧電位と第3の基準電位とを切り替える切り替え回路を更に具備し、前記切り替え回路は、前記第2のチャージポンプ回路の動作が停止されている期間に、前記第3の基準電位を出力することを特徴としている。
【0039】
請求項17に記載したように、請求項15記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第3のチャージポンプ回路と、前記第3のチャージポンプ回路から出力される正の昇圧電位に基づいて第1、第2の電位を生成するレギュレータとを更に具備し、このレギュレータから出力される第1、第2の電位を交互に用いて、自動書き込みとベリファイ読み出し動作を繰り返すことを特徴としている。
【0040】
請求項18に記載したように、請求項17記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第4のチャージポンプ回路を更に具備することを特徴としている。
【0041】
請求項19に記載したように、請求項14乃至18いずれか1項記載の半導体記憶装置において、前記メモリセルアレイ中のメモリセルは、不揮発性のメモリセルであることを特徴としている。
【0042】
請求項1のような負電位検知回路によれば、第1の抵抗と第2の抵抗との接続ノードと、第2の基準電位との間に第3の抵抗を設けている。負電位電源が供給する電位が深い負電位となった際には、この第3の抵抗から電流が流れ込むことで第2の抵抗での電圧降下量を増加させ、定電流源と第1の抵抗との接続ノードの電位を正電位に保つことができる。そのため、定電流源や比較器を、薄いゲート酸化膜を有するトランジスタで構成できるため、負電位検知回路の検知感度の向上、動作電流の低減を図ることができる。また、定電流源に電圧を供給する電源は、外部電源を直接使用できるため、回路内部に新たに電源を設ける必要がなく、回路構成を簡単化出来る。
【0043】
請求項2、3のように、定電流源が供給する電流を、第1、第2の基準電位の電位差と前記第1の抵抗との関係で決まる電流に設定し、第1、第2の抵抗の抵抗値の比率を、第2の基準電位と第1の基準電位の電位差と、第1の基準電位と負電位の所望のレベルの電位差との比に等しくすることで、負電位が所望のレベルに達した際に、第3の抵抗の両端に電位差を生じさせずに済む。そのため、第3の抵抗を付加しても検知レベルには影響を与えない。
【0044】
また、請求項4乃至6のように、第2の基準電位を接地電位にし、第2の基準電位を発生する電源を第1の比較器のローレベルの電源と共用し、更に、外部電源を第1の比較器のハイレベルの電源と共用することで、回路構成を簡単化出来る。
【0045】
更に、請求項7乃至11のような構成により、一定の電流を供給する定電流源と、その電流値を決定する回路を実現できる。
【0046】
請求項12のような負電位検知回路によれば、電位制御手段が、負電位電源の電位が変動したときに、検知ノードの電位が正の値を保持するよう制御するので、定電流源や比較器を、薄いゲート酸化膜を有するトランジスタで構成できる。よって、負電位検知回路の検知感度の向上、動作電流の低減を図ることができる。また、定電流源に電圧を供給する電源は、外部電源を直接使用できるため、回路内部に新たに電源を設ける必要がなく、回路構成を簡単化出来る。
【0047】
請求項13のように、分圧手段で生成した分圧電位と基準電位電源の基準電位との間の電位差により発生する電流により生ずる電圧降下により、出力ノードの電位を制御できる。
【0048】
請求項14のような構成の半導体記憶装置によれば、メモリセルアレイのロウデコーダ、カラムデコーダ、またはソースデコーダに入力する電圧を生成する電源回路内の昇圧手段を、負電位検知回路を含む制御手段により監視している。この負電位検知回路において、昇圧手段が生成する負電位が所定の負電位であるかどうかを比較器する比較に入力される電位は正の値に保持されている。そのため、負電位検知回路内の定電流源や比較器を、薄いゲート絶縁膜を有するトランジスタで構成できる。これにより検知感度の向上、動作電流の低減を図ることが出来、半導体記憶装置の動作信頼性を向上できる。
【0049】
請求項15のように、昇圧手段は、メモリセルアレイの記憶データの消去の際に用いる負の昇圧電位を生成する第2のチャージポンプ回路を備えており、負電位検知回路は、この負の昇圧電位が所定の値より高いときには第2のチャージポンプを駆動し、所定の値よりも低くなったときには第2のチャージポンプ回路の駆動を停止することで、昇圧電位を所定の電位に設定できる。
【0050】
請求項16のように、第2のチャージポンプ回路から出力される負の昇圧電位と第3の基準電位とを切り替える切り替え回路を設け、第2のチャージポンプ回路の動作が停止している間は、第3の基準電位を出力することで、消去時にのみメモリセルトランジスタのゲートに負電位を供給できる。
【0051】
請求項17のように、正の昇圧電位を生成する第3のチャージポンプ回路と、第1、第2の電位を生成する
レギュレータとを設けることにより、安定した自動書き込みとベリファイ読み出し動作を行うことが出来る。
【0052】
請求項18のように、記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第4のチャージポンプ回路を設けることにより、書き込み、消去時にメモリセルトランジスタのそれぞれドレイン、ソースに正電位を供給できる。
【0053】
請求項19のように、本発明は不揮発性半導体記憶装置に適用できる。
【0054】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0055】
この発明の第1の実施形態に係る負電位検知回路について図1を用いて説明する。負電位検知回路は、外部電源Vccを受けて一定電流Iを出力する定電流源10、一端が定電流源10の出力端子に接続された抵抗R10(第1の抵抗)、一端が抵抗R10の他端に接続され、他端が負の電位VBBOを発生する負電位電源に接続された抵抗R11(第2の抵抗)、一端が抵抗R10とR11の接続ノードに接続され、他端が一定電位Vx(第2の基準電位)を発生する基準電源に接続された抵抗R12(第3の抵抗、電位制御手段)、反転入力端(−)が定電流源10と抵抗R10との接続ノードに接続され、非反転入力端(+)が一定電位Vref(第1の基準電位)を発生する基準電源に接続された演算増幅器OP10(第1の比較器、比較手段)を備えている。なお、抵抗R10、R11の抵抗値r10、r11の比は、検知すべき負電位をVBBO=VBB(検知レベル)とすれば、(Vref−Vx):(Vx−VBB)に設定され、演算増幅器OP10は、定電流源10と抵抗R10の接続ノードの電位VOと、基準電位Vrefとを比較して、その比較結果をSVBBとして出力し、負電位電源が発生する電位VBBOの所望の検知レベルVBBを検知する。
【0056】
図2は図1の定電流源10を具体化した負電位検知回路の構成例である。定電流源10は、ソースが外部電源Vccに接続され、電流の出力端がドレインであるpMOSトランジスタQP10(第1のpチャネルMOSトランジスタ)で構成される。このトランジスタQP10のゲートは、演算増幅器OP11(第2の比較器)の出力により制御されている。また、演算増幅器OP11の出力は、同じくソースが外部電源Vccに接続されたpMOSトランジスタQP11(第2のpチャネルMOSトランジスタ)のゲートにも入力されており、トランジスタQP11のドレインには、他端が接地された抵抗R13(第4の抵抗)の一端が接続されている。この演算増幅器OP11の反転入力端(−)は、一定電位Vrefを発生する基準電源に接続され、非反転入力端(+)は、トランジスタQP11のドレインと抵抗R13の接続ノードに接続されている。よって、トランジスタQP11は、抵抗R13の抵抗値をr13とすれば、Vref/r13の一定電流Iを供給する定電流源であり、トランジスタQP10も同じ値の電流I=Vref/r13を供給する。抵抗R10、R11の抵抗値の比は前述のとおり、(Vref−Vx):(Vx−VBB)であり、定電流源10が供給する一定電流IはVref/r13であるから、抵抗R10、R11の抵抗値r10、r11はそれぞれ次式で表される。
【0057】
【数4】
【0058】
【数5】
【0059】
また、電流Iの関係は次式のように表される。
【0060】
【数6】
【0061】
なお、pMOSトランジスタQP10が6式で表される一定電流Iを供給できれば、電流Iの電流値を設定する回路は図2の回路構成に限定されるものではない。
【0062】
次に、この負電位検知回路の動作及びその効果を、従来例で説明したMiharaらの回路と比較して説明する。図3(a)はMiharaらの提案した負電位検知回路、図3(b)は本実施形態に係る負電位検知回路であり、説明の簡単化のために、要部を抽出して示している。
【0063】
本実施形態に係る負電位検知回路は、Miharaらの回路における抵抗R200(抵抗値r200=(1+(−VBB/Vref))・r201)を(Vref−Vx):(Vx−VBB)の比の抵抗値を持つ2つの抵抗R10、R11に分割し、この抵抗R10とR11の接続ノードに、一端が一定電位Vxを供給する基準電位に接続された抵抗R12を付加した構成となっている(r200=r10+r11)。
【0064】
まず、負電位VBBOが所望の検知レベルVBBとなった場合について考える。この場合、どちらの回路も、それぞれ演算増幅器OP200、OP10の反転入力端(−)へ入力される電位VOは、基準電位Vrefに等しくなる。図3(b)に示した本実施形態の負電位検知回路においては、抵抗R10とR11の抵抗値の比が(Vref−Vx):(Vx−VBB)となっており、VOとVBB間の電位差がVref−VBBであるから、抵抗R10での電圧降下ΔV1はVref−Vx、R11での電圧降下ΔV2はVx−VBBとなり、抵抗R10とR11との接続ノードの電位V1はVxとなる。すなわち、VBBO=VBBの際には、抵抗R12の両端に電位差が生じないため、新たに付加した抵抗R12は検知レベルに全く影響しないことが分かる。
【0065】
次に、負電位VBBOが更に低下し、演算増幅器OP200、OP10のそれぞれの反転入力端へ入力される電位VOがGNDレベルになった場合について、図4(a)、(b)を用いて説明する。図4(a)、(b)は図3(a)、(b)と同様に、それぞれMiharaらの提案した負電位検知回路、本実施形態に係る負電位検知回路である。図4(a)のMiharaらの回路においては、定電流源200が供給する電流I’はVref/r201、抵抗R200の抵抗値r200は(1+(−VBB/Vref)・r201)であるから、抵抗R200での電圧降下はVref−VBBとなり、負電位VBBOはVBB−Vrefとなることが分かる。すなわち、負電位VBBOがこれ以上低下すると、演算増幅器OP200に入力される電位VOが負の値になるため、薄いゲート酸化膜を用いたトランジスタでは対応できなくなる。
【0066】
それに対して、図4(b)の回路では、4式及び6式に示したように、r10=(Vref−Vx)・r13/Vref、I=Vref/r13の関係より、抵抗R10での電圧降下ΔV1はVref−Vxとなる。すると、VOの電位がGNDであるから、抵抗R10とR11の接続ノードの電位V1はVx−Vrefとなる。すなわち、抵抗R12の両端にはVrefの電位差が発生することになる。ここで、抵抗R12の抵抗値を抵抗R13と同じに設定すれば、抵抗R12には抵抗R10とR11の接続ノードに向かって流れ込む電流Iが発生する。そのため、抵抗R11には、定電流源10が供給する電流Iと、抵抗R12から供給される電流Iとを合わせた、2Iなる電流が流れることになる。抵抗R11の抵抗値r11は5式より、(Vx−VBB)・r13/Vrefであり、この抵抗R11に電流2I=2Vref/r13が流れ込むので、抵抗R11での電圧降下ΔV2は2(Vx−VBB)となる。従って、負電位VBBOは2VBB−Vref−Vxとなり、Miharaらの回路より深い負電位まで電位VOを正に保つことができる。
【0067】
上記のような負電位検知回路によれば、外部電源Vccをそのまま用いることができるため、回路内で使用する電源を最小限に出来、回路設計、耐圧設計を簡単化できる。また、負電位VBBOが所望の電位VBBよりも更に深い負電位に低下した際にも、検知点の電位VOを正に保つことができる。そのため、定電流源10や演算増幅器OP10、OP11を、薄いゲート酸化膜のMOSトランジスタで構成することができ、回路構成を単純化でき、また、動作電流の低減、検知感度の向上を図ることができる。
【0068】
次に、この発明の第2の実施形態に係る負電位検知回路について、図5を用いて説明する。図示するように、本実施形態は、上記第1の実施形態における図1の負電位検知回路の基準電位VxをGNDにしたものである。また、図6には、図5の定電流源10を具体化した負電位検知回路の構成例を示す。回路構成については、基準電位Vxを接地電位としたほかは全て第1の実施形態同様であるため説明を省略する。なお、抵抗R10、R11のそれぞれの抵抗値r10、r11の比はVref:−VBBに設定されている。また定電流源10は、Vref/r13の一定電流を供給する。すなわち、抵抗R10、R11の抵抗値r10、r11はそれぞれ次式のようになる。
【0069】
【数7】
【0070】
【数8】
【0071】
電流Iの関係は、
【0072】
【数9】
【0073】
であるが、勿論、第1の実施形態で述べたように、pMOSトランジスタQP10が9式で表される一定電流Iを供給できれば、電流Iの電流値を設定する回路は図6の回路構成に限定されるものではない。
【0074】
次に、この負電位検知回路の動作及びその効果を、Miharaらの負電位検知回路と比較して説明する。図7(a)はMiharaらの提案した負電位検知回路、図7(b)は本実施形態に係る負電位検知回路であり、説明の簡単化のために要部を抽出して示している。
【0075】
本実施形態に係る負電位検知回路は、Miharaらの回路における抵抗R200をVref:−VBBの比の抵抗値を持つ2つの抵抗R10及びR11に分割し、この抵抗R10とR11の接続ノードに、一端がGNDに接続された抵抗R12を付加した構成となっている。
【0076】
まず、負電位VBBOが所望の検知レベルVBBとなった場合について考える。この場合、どちらの回路も、それぞれ演算増幅器OP200、OP10の反転入力端(−)へ入力される電位VOは、基準電位Vrefに等しくなる。図7(b)に示した本実施形態の負電位検知回路においては、抵抗R10、R11の抵抗値の比がVref:−VBBとなっており、VOとVBB間の電位差がVref−VBBであるから、抵抗R10での電圧降下ΔV1はVref、R11での電圧降下ΔV2は−VBBとなり、抵抗R10とR11との接続ノードの電位V1はGNDとなる。すなわち、VBBO=VBBの際には、抵抗R12の両端に電位差が生じないため、新たに付加した抵抗R12は検知レベルに全く影響しないことが分かる。
【0077】
次に、負電位VBBOが更に低下し、演算増幅器OP200、OP10の反転入力端へ入力される電位VOがGNDレベルになった場合について、図8(a)、(b)を用いて説明する。図8(a)、(b)は図7(a)、(b)と同様に、それぞれMiharaらの提案した負電位検知回路、本実施形態に係る負電位検知回路である。図8(a)の回路においては、第1の実施形態で説明したように、VO=GNDとなる際には、VBBO=VBB−Vrefとなる。
【0078】
それに対して、図8(b)の回路では、7式、9式に示したように、r10=r13、I=Vref/r10の関係式から、抵抗R10での電圧降下ΔV1はVrefとなる。すると、VOの電位がGNDであるから、抵抗R10とR11の接続ノードの電位V1は−Vrefとなる。すなわち、抵抗R12の両端にはVrefの電位差が発生することになる。ここで、抵抗R12の抵抗値を抵抗R13と同じに設定すれば、抵抗R12には抵抗R10とR11の接続ノードに向かって流れ込む電流Iが発生する。そのため、抵抗R11には、定電流源10が供給する電流Iと、抵抗R12から供給される電流Iとを合わせた、2Iなる電流が流れることになる。抵抗R11の抵抗値r11は8式より、−VBB・r13/Vrefであり、この抵抗R11に電流2I=2Vref/r13が流れ込むわけだから、抵抗R11での電圧降下ΔV2は−2VBBとなる。従って、負電位VBBOは2VBB−Vrefとなり、Miharaらの回路より深い負電位まで電位VOを正に保つことができる。
【0079】
上記のような負電位検知回路によれば、第1の実施形態と同様の効果を得ることが出来ると共に、基準電位VxをGNDに設定することで、回路構成を更に簡単化できる。そのため、定電流源10や演算増幅器OP10、OP11を、薄いゲート酸化膜のMOSトランジスタで構成することができ、回路構成を単純化でき、また、動作電流の低減、検知感度の向上を図ることができる。
【0080】
なお、上記第1、第2の実施形態の負電位検知回路においては、抵抗R10とR11の接続ノードに付加した抵抗R12の抵抗値r12をR13の抵抗値r13と同様のものとして説明したが、R12の抵抗値r12を更に低抵抗とすることで、より深い負電位のVBBOに対応できる。
【0081】
また、抵抗R12を付加することで、検知ノードの振幅(ΔVO/ΔVBBO)が若干低下するが、これは図9の回路に示す、カレントミラー・オペアンプ等を用いることで解決できる。このカレントミラー・オペアンプは、ソースを外部電源Vccに接続し、ゲートとドレインを短絡したpMOSトランジスタQP20と、このトランジスタQP20のドレインにドレインを接続し、ゲートを非反転入力端(+)としたnMOSトランジスタQN20、トランジスタQP20のゲートにゲートを接続したpMOSトランジスタQP21と、このトランジスタQP21のドレインにドレインを接続し、ゲートを反転入力端(−)としたnMOSトランジスタQN21とを備え、pMOSトランジスタQP21とnMOSトランジスタQN21との接続ノードを出力OUTとしている。上記のような構成のような高増幅率オペアンプを演算増幅器OP10に用いれば、実用上、検知精度に問題は発生しない。
【0082】
更に、上記実施形態では、VBBO=VBBの際には抵抗R12の両端には電位差が発生しないものとして説明したが、回路構成はこの条件のみに限られるものでもない。また、抵抗R12の両端に発生する電位差により流れる電流も、抵抗R11へ流れ込む方向に限らず、抵抗R10とR11の接続ノードから抵抗R12へ流れ出る方向であってもよい。これらの電流、電圧の関係は、抵抗R10、R11の抵抗値の関係によって補償できるからである。演算増幅器OP10、OP11に入力される基準電圧Vrefも、両者が必ずしも同じ基準電位である必要はない。これも流す電流値は抵抗値により設定できるからである。更に、抵抗には拡散抵抗の他、数10kΩ〜数10MΩ程度の抵抗値が得られるものであれば、金属や半導体材料によって形成したものを用いてもよい。
【0083】
次にこの発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明する。本実施形態は、上記第1または第2の実施形態で説明した負電位検知回路を不揮発性半導体メモリの電源システムに応用したものである。
【0084】
図10は不揮発性半導体メモリのチップ内部の一構成例を示すブロック図である。
【0085】
図10において、メモリセルアレイ20内には、それぞれ複数のビット線BL及びワード線WL(それぞれ1本のみ図示)と、それぞれフローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートから見たしきい値電圧が変化することによってデータのプログラム(書き込み)が行われ、データ消去が電気的に行われる複数のメモリセル(フラッシュセル:1個のみ図示)MCが設けられている。なお、各メモリセルMCのコントロールゲートは複数のワード線WLのうち1つに接続され、ドレインはビット線BLの内の1つに接続されている。また、各メモリセルMCのソースは、例えばビット線単位、ワード線単位若しくはブロック単位で共通のソース線(図示せず)に接続されている。
【0086】
アドレスバッファ21は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ21で発生される内部アドレス信号は、ロウデコーダ22、カラムデコーダ23及びソースデコーダ24にそれぞれ供給される。
【0087】
入出力コントロール回路25は、外部から入力されるチップイネーブル信号/CE、ライトイネーブル信号/WE及びアウトプットイネーブル信号/OEを受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号/CEに基づく制御信号はアドレスバッファ21に供給され、アドレスバッファ21ではこの制御信号に基づいて内部アドレス信号の発生動作が可能にされる。また、アウトプットイネーブル信号/OEに基づく制御信号は後述するI/Oバッファに供給され、I/Oバッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号/WEに基づく制御信号は後述する書き込み回路に供給され、書き込み回路ではこの制御信号に基づいてデータの書き込み動作が可能にされる。
【0088】
上記ロウデコーダ22は、上記内部アドレス信号(内部ロウアドレス信号)に基づいて、上記メモリセルアレイ20内のワード線WLを選択する。
【0089】
カラムセレクタ26は、上記カラムデコーダ23からのデコード出力に基づいて、上記メモリセルアレイ20内のビット線BLを選択する。
【0090】
上記ソースデコーダ24は、上記内部アドレス信号に基づいて、上記メモリセルアレイ20内のソース線を選択し、この選択したソース線に所定の電圧を供給する。
【0091】
書き込み回路27は、データの書き込み時に、上記メモリセルアレイ20内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。
【0092】
センスアンプ回路(S/A)28は、データの読み出し時に、上記メモリセルアレイ20内の選択されたメモリセルからの読み出しデータをセンスする。
【0093】
I/Oバッファ29は、データの書き込み時には外部から供給されるデータを上記書き込み回路27に供給し、データの読み出し時には上記センスアンプ回路28でセンスされるデータを外部に出力する。また、このI/Oバッファ29には各動作モード、すなわちデータの書き込み/消去/読み出しの各動作モードや、複数のモード製品を品種展開する際の製品モードを設定するためのコマンドデータが供給される。
【0094】
また、上記I/Oバッファ29にはコマンド/ユーザインターフェース回路30が接続されている。このコマンド/ユーザインターフェース回路30には上記入出力コントロール回路25から出力される制御信号も入力されている。このコマンド/ユーザインターフェース回路30は、前記ライトイネーブル信号/WEが活性化されるタイミング時にI/Oバッファ29から入力されるコマンドデータを受ける。そして、このコマンド/ユーザインターフェース回路30の出力は内部コントロール回路31に供給される。内部コントロール回路31は、上記コマンド/ユーザインターフェース回路30が受けたコマンドデータに応じた内部制御信号を発生する。そして、この内部制御信号は内部電源/昇圧回路32に供給される。
【0095】
上記内部電源/昇圧回路32は、外部からの電源電圧を受け、この外部電源電圧から内部電源電圧やチャージポンプを用いた昇圧電圧を上記内部制御信号に基づいて発生するものであり、ここで発生される内部電源電圧/昇圧電圧は同一チップ内の各回路に分配される。
【0096】
次に、上記不揮発性半導体メモリでの具体的な電源システムを説明する。その説明に先立って、書き込み、消去、及び読み出し時におけるメモリセルのコントロールゲート(Vg)、ドレイン(Vd)、及びソース(Vs)の各動作電圧の関係を示すと、図11のようになる。書き込み時は、ゲート(ワード線WL)に昇圧電位8V、ドレインに5V、ソースに0Vを印加し、ドレイン、ソース間に発生するホットエレクトロンをフローティングゲートに注入する。データ消去時は、ドレインをオープンとし、ワード線WLに−7V、ソースに5Vを印加し、フローティングゲート、ソース間の高電圧によりFNトンネリングによって電子を放出させる。データ読み出し時は、メモリセルのワード線WLに昇圧電位5V、ソースに0Vを印加し、メモリセルに流れる電流をセンスアンプS/Aで検出する。
【0097】
図12は、メモリセルに対する書き込み、消去、及び読み出しの電圧印加システムの概略を示す。メモリセルのワード線WLは、ロウデコーダにより駆動される。このロウデコーダの高電位レベルは、スイッチSW1により読み出し時はVddr=5V、書き込み時はVSW=8Vに接続される。一方、低電位レベルは、スイッチSW3により、消去時はVBB=−7Vに接続される。これにより、ワード線WL、すなわちメモリセルのゲートGには、読み出し時は5V、書き込み時は8V、消去時は−7Vが印加される。
【0098】
メモリセルのドレインDは、読み出し時はセンスアンプに接続され、センスアンプを介して1Vが印加される。また、書き込み時は負荷LOADに接続され、これを介して5Vが印加される。消去時にはドレインDはオープンとされる。
【0099】
メモリセルのソースSは、消去時は負荷LOADを介して5Vが印加され、他のモードでは接地される。なお、負荷LOADはスイッチSW2を介して、Vddとチャージポンプ出力Vddpに接続される。
【0100】
図13は、図12において電源Vddr、VSW、Vddp、VBBを供給するリード用電源40a、及びライト/イレーズ用電源40bの構成例である。リード用電源40a及びライト/イレーズ用電源40bは、例えばバンドギャップリファレンス(BGR)回路を用いた基準電位発生回路41を基に所望のレベルが発生される。この時、所望のレベルの発生法には、次の3つのケースがある。
【0101】
ケース(1):チャージポンプ回路をオン/オフする。
【0102】
ケース(2):ケース(1)で得られる出力を更にレギュレータで制御する。
【0103】
ケース(3):ケース(1)で得られる出力と定電位(たとえばVSS)とをスイッチする。
【0104】
図13において、リード用電源40aの電源線42a及び、ライト/イレーズ用電源40bの3つの電源線42b−1〜3のうちの電源線42b−2の2つが、上記ケース(1)に当たる。すなわち、リード用電源線42a及びライト/イレーズ用電源線42b−2では、チャージポンプ回路のオン/オフ制御をする電源制御回路43、44−2と、これらにより制御されて正電位を生成するチャージポンプ回路CP45a、45b−2により構成される。これらの電源回路では、電源レベルが所望のレベル以下であれば、チャージポンプ回路CPを駆動し、所望のレベルに達したらチャージポンプ回路CPの動作を停止させるという制御がなされる。
【0105】
ライト/イレーズ用電源線42b−1は、上記ケース(2)に該当し、チャージポンプ回路のオン/オフ制御を行う電源制御回路44−1と、これにより制御されて正電位を生成するチャージポンプ回路CP45b−1、及びチャージポンプ回路CP45b−1の出力レベルVCPを制御するレギュレータ制御回路46を有する。これは、具体的には、8Vの書き込み電圧と、6.5Vのベリファイ読み出し電圧を用いて書き込みとベリファイを繰り返す、自動データ書き込み動作等に用いられるもので、そのような電圧制御にレギュレータ制御回路46が用いられる。
【0106】
ライト/イレーズ用電源線42b−3は、上記ケース(3)に該当し、チャージポンプ回路のオン/オフ制御を行う電源制御回路44−3と、これにより制御されて負電位を生成するチャージポンプ回路NCP45b−3及び、このチャージポンプ回路NCP45b−3の出力VCPをスイッチするスイッチ回路SW47を有する。スイッチ回路SW47は、チャージポンプ回路NCP45b−3が動作していないときに、VSSを出力するために設けられている。
【0107】
以上の3系統のライト/イレーズ用電源40bは、ライトステートマシーン48により出力されるオートコントロール信号により、書き込み/消去の動作モードに応じて活性化される。
【0108】
図14は、図13において正電位を生成するチャージポンプ回路CP45a、45b−1、2のオン/オフ制御を行う電源制御回路43、44−1、2の構成例である。図示するように、この電源制御回路は正電位検知回路50と、この正電位検知回路50の出力を受けるバッファ51とから構成されている。正電位検知回路50は、チャージポンプ回路CP45a、45b−1、2が生成した正の電位VCPとGND間に直列に設けられた2つの抵抗Rload、Rrefを有し、この2つの抵抗RloadとRrefの接続ノードの電位が反転入力端(−)に入力され、非反転入力端(+)に基準電位Vrefが入力された演算増幅器OP20を有している。
【0109】
この正電位検知回路50は、チャージポンプ回路CP45a、45b−1、2が生成した正の電位VCPを抵抗Rload、Rrefの分圧回路により分圧して、この分圧回路により得られた電位と基準電圧Vrefとを演算増幅器OP20にて比較する。そして、演算増幅器OP20の出力がバッファ51を介して、チャージポンプイネーブル信号CPENBとして出力される。このチャージポンプイネーブル信号CPENBは、チャージポンプ回路CP45a、45b−1、2が生成した電位VCPが所望の電圧未満であれば、チャージポンプ回路CPを駆動させ、VCPが所望の電圧であればチャージポンプ回路CPの動作を停止させる。
【0110】
また、図15は、図13におけるレギュレータ制御回路46の一例である。レギュレータ本体60は、チャージポンプ回路CP45b−1の出力VCPをレベル制御して取り出す差動回路構成のpMOSトランジスタQN30、QN31と、これを出力レベルに応じて制御するための2つの演算増幅器OP30、OP31を有する。出力レベルは、抵抗Rload及びRrefの分圧出力として監視し、これを演算増幅器OP30、OP31に帰還して所定の電圧レベルを得る構造となっている。抵抗Rloadは、モード信号MODE1〜MODE4により制御されるスイッチ61により切り替え可能とされ、これにより必要な電源レベルが制御される。
【0111】
次に、図13において負電位を生成するチャージポンプ回路NCP45b−3のオン/オフ制御を行う電源制御回路44−3の構成について、図16を用いて説明する。この電源制御回路44−3は負電位検知回路70と、この負電位検知回路70の出力を受けるバッファ71とから構成されている。図示するように、この負電位検知回路70は第1、第2の実施形態で説明した構成であるので、その構成及び動作については説明を省略する。そして、負電位検知回路70の演算増幅器OP10の出力は、バッファ71を介してチャージポンプイネーブル信号CPENBとして出力される。なお、負電位VBBOは、チャージポンプ回路NCP45b−3が生成する負電位VCPである。
【0112】
上記構成により、電源制御回路44−3は、絶えずチャージポンプ回路45b−3の出力を受け、その負電位出力VBBOを監視している。そして、負電位VBBOが所望の負電位VBB未満であれば、チャージポンプ回路NCP45b−3を駆動させるためのCPENB信号を出力し、VBBO=VBBとなっていれば、チャージポンプ回路NCP45b−3の動作を停止させる。
【0113】
また、図17には、図16の負電位検知回路70の定電流源10を具体化した構成例を示す。なお、構成及び動作については第1、第2の実施形態と同様であるため、説明は省略する。
【0114】
上記のように、この発明に係る負電位検知回路を、セル消去時にフローティングゲートに印加する負電位を生成するチャージポンプ回路の制御用に適用することで、チャージポンプ回路の動作精度を向上できる。
【0115】
なお、上記第3の実施形態においてはフラッシュEEPROM(Electrically Erasable Programmable Read Only Memory)を例に挙げて説明したが、勿論これに限られるものではなく、本発明の主旨を逸脱しない範囲で適宜変更して実施することができる。
【0116】
【発明の効果】
以上説明したように、この発明によれば、回路設計、耐圧設計を簡略化しつつ、検知感度、消費電流の点で優れる負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る負電位検知回路の回路図。
【図2】この発明の第1の実施形態に係る負電位検知回路について説明するためのもので、図1において、定電流源を具体化した負電位検知回路の回路図。
【図3】この発明の第1の実施形態に係る負電位検知回路の動作について説明するためのもので、負電位VBBOが検知レベルVBBである場合における、回路内の電流、電圧の関係を示しており、(a)図は従来の負電位検知回路、(b)図は本実施形態に係る負電位検知回路。
【図4】この発明の第1の実施形態に係る負電位検知回路の動作について説明するためのもので、電位VOがGNDの場合における、回路内の電流、電圧の関係を示しており、(a)図は従来の負電位検知回路、(b)図は本実施形態に係る負電位検知回路。
【図5】この発明の第2の実施形態に係る負電位検知回路の回路図。
【図6】この発明の第2の実施形態に係る負電位検知回路について説明するためのもので、図5において、定電流源を具体化した負電位検知回路の回路図。
【図7】この発明の第2の実施形態に係る負電位検知回路の動作について説明するためのもので、負電位VBBOが検知レベルVBBである場合における、回路内の電流、電圧の関係を示しており、(a)図は従来の負電位検知回路、(b)図は本実施形態に係る負電位検知回路。
【図8】この発明の第2の実施形態に係る負電位検知回路の動作について説明するためのもので、電位VOがGNDである場合における、回路内の電流、電圧の関係を示しており、(a)図は従来の負電位検知回路、(b)図は本実施形態に係る負電位検知回路。
【図9】この発明の第1、第2の実施形態に係る負電位検知回路について説明するためのもので、演算増幅器の構成例。
【図10】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリのチップ内部の一構成例を示すブロック図。
【図11】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリにおける、書き込み、消去、及び読み出し時のメモリセルのコントロールゲート電位、ドレイン電位、及びソース電位の各動作電圧の関係図。
【図12】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリにおける電圧印加システムの概略図。
【図13】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図12におけるリード用電源、及びライト/イレーズ用電源の構成例。
【図14】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図13における正電位を生成するチャージポンプ回路の電源制御回路の構成例。
【図15】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図13におけるレギュレータ制御回路の構成例。
【図16】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図13における負電位を生成するチャージポンプ回路の電源制御回路の構成例。
【図17】この発明の第3の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図16の定電流源を具体化した負電位検知回路の回路図。
【図18】従来の負電位検知回路の回路図。
【図19】従来の別の負電位検知回路の回路図。
【符号の説明】
10…定電流源
20…メモリセルアレイ
21…アドレスバッファ
22…ロウデコーダ
23…カラムデコーダ
24…ソースデコーダ
25…入出力コントロール回路
26…カラムセレクタ
27…書き込み回路
28…センスアンプ
29…I/Oバッファ
30…コマンド/ユーザインターフェース回路
31…内部コントロール回路
32…内部電源/昇圧回路
40a…リード用電源
40b…ライト/イレーズ用電源
41…基準電位発生回路
42a、42b−1〜3…電源線
43、44−1〜3…電源制御回路
45a、45b−1〜3…チャージポンプ回路
46…レギュレータ制御回路
47…スイッチ回路
48…ライトステートマシーン
50…正電位電位検知回路
52、71…バッファ
60…レギュレータ本体
61…スイッチ
70…負電位検知回路
Claims (17)
- 正電位電源に接続された定電流源と、
一端が前記定電流源に接続された第1の抵抗と、
一方の入力端子が前記定電流源と前記第1の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第1の基準電位が印加された第1の比較器と、
一端が前記第1の抵抗の他端に接続され、他端が電位検知の対象となる負電位電源に接続された第2の抵抗と、
一端が前記第1の抵抗の他端に接続され、他端に第2の基準電位が印加された第3の抵抗と
を具備し、
前記第1の比較器で、前記定電流源と前記第1の抵抗との接続ノードの電位と前記第1の基準電位とを比較することにより、前記負電位電源における負電位のレベルを判定する
ことを特徴とする負電位検知回路。 - 前記第1、第2の抵抗のそれぞれの抵抗値をr1、r2、前記第1、第2の基準電位をそれぞれVref、Vxとしたときに、前記定電流源から出力される電流Iは、
I=(Vref−Vx)/r1
なる関係を満たすことを特徴とする請求項1記載の負電位検知回路。 - 前記第1の抵抗の抵抗値をr1、前記第1、第2の基準電位をそれぞれVref、Vx、前記負電位電源の負電位の検知レベルをVBBとしたときに、前記第1の抵抗の抵抗値r1と前記第2の抵抗の抵抗値r2との比は、
r1:r2=(Vref−Vx):(Vx−VBB)
なる関係を満たすことを特徴とする請求項1または2記載の負電位検知回路。 - 前記第2の基準電位は、接地電位である
ことを特徴とする請求項1乃至3いずれか1項記載の負電位検知回路。 - 前記第2の基準電位は、前記第1の比較器におけるローレベルの電源電位と等しく、前記第2の基準電位を発生する基準電位電源を共用する
ことを特徴とする請求項1乃至4いずれか1項記載の負電位検知回路。 - 前記正電位電源は外部電源であり、該外部電源を前記第1の比較器におけるハイレベルの電源と共用する
ことを特徴とする請求項1乃至5いずれか1項記載の負電位検知回路。 - 前記定電流源は、ソースが前記正電位電源に接続され、ゲートとソースとの間の電位が一定に保持された第1のpチャネルMOSトランジスタを備えること
を特徴とする請求項1乃至6いずれか1項記載の負電位検知回路。 - 前記第1のpチャネルMOSトランジスタをゲートとソースとの間の電位が一定となるように制御する第2の比較器を更に具備する
ことを特徴とする請求項7記載の負電位検知回路。 - ソースが前記正電位電源に接続された第2のpチャネルMOSトランジスタと、
一端が前記第2のpチャネルMOSトランジスタのドレインに接続され、他端が接地された第4の抵抗と
を更に備え、
前記第2の比較器の一方の入力端子は、前記第2のpチャネルMOSトランジスタのドレインと前記第4の抵抗との接続ノードに接続され、他方の入力端子には第3の基準電位が印加され、出力端子が前記第1、第2のpチャネルMOSトランジスタのゲートに接続される
ことを特徴とする請求項8記載の負電位検知回路。 - 前記第1、第2、第3の基準電位をそれぞれVref、Vx、Vref3としたときに、前記第1の抵抗の抵抗値r1と前記第4の抵抗の抵抗値r4との比は、
r1:r4=(Vref−Vx):Vref3
なる関係を満たすことを特徴とする請求項9記載の負電位検知回路。 - 前記第1の基準電位と前記第3の基準電位は、実質的に等しい
ことを特徴とする請求項9または10記載の負電位検知回路。 - 外部からの電源電圧を入力電圧とし、内部制御信号に基づき、メモリセルアレイにおける記憶データの書き込み、読み出し、及び消去の少なくともいずれか1つに用いられる負の昇圧電圧を生成して、ロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか1つに入力する昇圧手段と、
この昇圧手段からロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか1つに入力する負の昇圧電位を制御する制御手段とを有する電源回路を備え、
前記制御手段は、
正電位電源に接続された定電流源と、
一端が前記定電流源に接続された第1の抵抗と、
一方の入力端子が前記定電流源と前記第1の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第1の基準電位が印加された比較器と、
一端が前記第1の抵抗の他端に接続され、他端が前記昇圧回路が生成する負の昇圧電圧に接続された第2の抵抗と、
一端が前記第1の抵抗の他端に接続され、他端に第2の基準電位が印加された第3の抵抗と
を具備する負電位検知回路を含み、
前記比較器で、前記定電流源と前記第1の抵抗との接続ノードの電位と前記第1の基準電位とを比較することにより、前記負の昇圧電位を判定し、該昇圧電位を制御する
ことを特徴とする半導体記憶装置。 - 前記昇圧手段は、前記記憶データの読み出し用の正の昇圧電位を生成する第1のチャージポンプ回路と、
前記記憶データの書き込みまたは消去に用いる負の昇圧電位を生成する第2のチャージポンプ回路とを備え、
前記負電位検知回路は、前記昇圧電位が所定の値より高いときに前記第2のチャージポンプを駆動し、前記昇圧電位が所定の値よりも低くなったときに前記第2のチャージポンプ回路の駆動を停止する
ことを特徴とする請求項12記載の半導体記憶装置。 - 前記第2のチャージポンプ回路の出力端に設けられ、前記第2のチャージポンプ回路から出力される負の昇圧電位と第3の基準電位とを切り替える切り替え回路を更に具備し、
前記切り替え回路は、前記第2のチャージポンプ回路の動作が停止されている期間に、前記第3の基準電位を出力する
ことを特徴とする請求項13記載の半導体記憶装置。 - 前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第3のチャージポンプ回路と、
前記第3のチャージポンプ回路から出力される正の昇圧電位に基づいて第1、第2の電位を生成するレギュレータとを更に具備し、
このレギュレータから出力される第1、第2の電位を交互に用いて、自動書き込みとベリファイ読み出し動作を繰り返すことを特徴とする請求項13記載の半導体記憶装置。 - 前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第4のチャージポンプ回路を更に具備する
ことを特徴とする請求項15記載の半導体記憶装置。 - 前記メモリセルアレイ中のメモリセルは、不揮発性のメモリセルである
ことを特徴とする請求項12乃至16いずれか1項記載の半導体記憶装置。
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