JP4663094B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4663094B2 JP4663094B2 JP2000314369A JP2000314369A JP4663094B2 JP 4663094 B2 JP4663094 B2 JP 4663094B2 JP 2000314369 A JP2000314369 A JP 2000314369A JP 2000314369 A JP2000314369 A JP 2000314369A JP 4663094 B2 JP4663094 B2 JP 4663094B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- transistor
- electrically connected
- potential
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Description
【０００１】
【発明が属する技術分野】
本発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically Erasable and Programmable Read Only Memoryともいう）に関する。なお、本発明は、特に多値技術を用いた半導体不揮発性メモリに対して有効である。また、本発明は半導体不揮発性メモリを具備する半導体装置に関する。
【０００２】
本明細書において、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、文字通り、電気的な書き込みおよび電気的な消去が可能な半導体不揮発性メモリの全体を指し、例えばフル機能ＥＥＰＲＯＭ、或はフラッシュメモリをその範疇に含む。また、特に断りのない場合、不揮発性メモリおよび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。また、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、マイクロプロセッサ、液晶表示装置および発光装置に代表される電気光学装置、ならびにマイクロプロセッサあるいは電気光学装置を搭載した電子機器をその範疇に含む。
【０００３】
【従来の技術】
近年、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）、特にフラッシュメモリが磁気ディスクあるいはＤＲＡＭに置き代わる有力なメモリの候補として注目を浴びている。なかでも、個々のメモリ素子が３値以上データを記憶する、いわゆる多値の不揮発性メモリが大容量メモリとして注目されている。
【０００４】
不揮発性メモリは、その回路構成や動作方法の違いによって、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、或はＤＩＮＯＲ型といった種類に分けられる。また、不揮発性メモリを構成するメモリ素子としては、フローティングゲートを有するメモリトランジスタ、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）構造あるいはＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリトランジスタ等が知られている。
【０００５】
従来の不揮発性メモリは、代表的な書き込み動作として、ホットエレクトロン注入の方法（ＨＥ注入方式と呼ぶ）と、ＦＮトンネル電流による電荷注入の方法（ＦＮ電流方式と呼ぶ）とが挙げられる。ＨＥ注入方式では、メモリトランジスタに高いコントロールゲート電圧と高いドレイン電圧を印加して、インパクトイオン化を起こし、発生したホットエレクトロンをゲート電極側に引き込むことによってメモリトランジスタに電荷を注入する。一方、ＦＮ電流方式では、コントロールゲート電極と基板との間に高電圧を印加しＦＮトンネル電流を流すことによって、メモリトランジスタに電荷を注入する。
【０００６】
いずれの場合においても、書き込み後のしきい値電圧が所定の範囲内にあることを確かめるために、通常はベリファイ書き込みが行われる。特に、多値の不揮発性メモリにおいては、書き込み後のしきい値電圧を高精度に制御する必要が有るためにベリファイ書き込みが不可欠である。ベリファイ書き込みは、少量の電荷注入としきい値電圧を確認するための読み出しとを交互に行う方法である。そして、書き込み後のしきい値電圧が所定の範囲内に納まるまでこの動作が繰り返される。
【０００７】
【発明が解決しようとする課題】
上述した電荷注入の方法は、電荷注入量を精度よく制御することが難しいという問題があった。これは、メモリトランジスタに同じ動作電圧を印加した場合でも、メモリトランジスタの電荷蓄積量、つまりしきい値電圧が異なると、電荷注入速度が異なるためである。
【０００８】
そのため、しきい値電圧の異なるメモリトランジスタはもちろん、同一のメモリトランジスタであっても時間と共に電荷注入速度が変化する。例えば、電子を注入する場合、しきい値電圧は増加し、チャネル領域からみた実行的なゲート電圧が減少するので、電荷注入速度は減少する。
【０００９】
さらに、トンネル酸化膜の膜質のばらつきなどの要因によって電荷注入速度がばらつくと、書き込み前のメモリトランジスタのしきい値電圧が等しかったとしても、徐々に電荷蓄積量に差が生じることになる。そして、しきい値電圧に差が生じると、さらに電荷注入量がばらつくという悪循環が生じる。
【００１０】
ベリファイ書き込みは、このような問題を解決する方法の一つである。ベリファイ書き込みでは、少量の電荷を注入する毎にしきい値電圧の確認を行うので、電荷注入量を高精度に制御する必要がない。しかしながら、ベリファイ書き込みは、電荷注入の動作を分割し、その間に読み出し動作を行うために、本質的に時間がかかるという問題点がある。
【００１１】
なお、ベリファイ書き込みにおいても、電荷注入量を精度よく制御することは重要である。電荷注入量を高精度に制御することによって、電荷注入の動作の分割を少なくすることができ、ベリファイ書き込み時間を短縮することができる。
【００１２】
本発明は、上記問題点を鑑みてなされたものである。本発明では、電荷注入量を高精度に制御することができるな書き込み動作を行う不揮発性メモリを提供することを課題とする。そして、ベリファイ書き込み時間の短縮、さらにはベリファイ方式を用いない書き込み方式によって、書き込み時間の大幅な短縮を実現する不揮発性メモリを提供することを課題とする。またこのような不揮発性メモリを具備する半導体装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
既に述べたように、従来の書き込み方法では、電荷注入速度がメモリトランジスタの電荷蓄積量、従ってしきい値電圧に依存してしまう。その結果、異なる状態のメモリトランジスタはもちろん、同一のメモリトランジスタであっても時間と共に電荷注入速度は変化し、電荷注入量の制御が難しくなっていた。
【００１４】
このことは逆に、電荷注入量を高精度に制御するためには、メモリトランジスタの電荷蓄積量、つまりしきい値電圧に依存しない電荷注入速度を有する書き込み方法が有効であることを意味する。本発明者は、電荷注入速度がメモリトランジスタのしきい値電圧に依存するのは、書き込み時にメモリトランジスタのコントロールゲート電圧を直接制御するためであると考え、新たな書き込み方法として、メモリトランジスタのドレイン電圧とドレイン電流を制御する方法を考案した。
【００１５】
つまり、本発明の不揮発性メモリは、メモリトランジスタのドレイン電圧とドレイン電流とを制御することによってホットエレクトロン注入方式の書き込み動作を行うことを特徴とする。この書き込み方法は、コントロールゲート電圧を直接制御するのではなく、ドレイン電流が一定となるように間接的にコントロールゲート電圧を制御することを特徴とし、電荷注入速度がしきい値電圧に依存しないことを特徴とする。
【００１６】
本発明の不揮発性メモリにおける書き込み動作を理解するために、一つのメモリ素子に書き込みを行う簡単な回路を例にとって、その動作方法を説明する。説明には図１（ａ）若しくは（ｂ）を用いる。
【００１７】
メモリ素子としては、図２６に示すような様々な素子を用いることができる（詳細は実施例３を参照）。図２６（ａ）は、活性領域２６０１上に第１の絶縁膜２６０２と、半導体または導体のクラスタ２６０４によって構成されるクラスタ層２６０３と、第２の絶縁膜２６０５と、コントロールゲート電極２６０６とが順に積層されてなるメモリトランジスタであり、以下ではクラスタ層を有するメモリトランジスタと呼ぶ。また、図２６（ｄ）は、活性領域２６１６上に第１の絶縁膜２６１７と、半導体膜または導体膜によって構成されるフローティングゲート電極２６１８と、第２の絶縁膜２６１９と、コントロールゲート電極２６２０とが順に積層されてなるメモリトランジスタであり、以下、フローティングゲートを有するメモリトランジスタと呼ぶ。また、図２６（ｂ）、（ｃ）はそれぞれＭＮＯＳ構造のメモリトランジスタ及びＭＯＮＯＳ構造のトランジスタである。
【００１８】
ここでは、メモリ素子として、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造のメモリトランジスタ、あるいはＭＯＮＯＳ構造のメモリトランジスタを用いた回路図の例を図１（ａ）に、またフローティングゲートを有するメモリトランジスタを用いた回路図の例を図１（ｂ）に示してある。それぞれのメモリ素子の記号が象徴するように、図１（ａ）に示したメモリトランジスタは電荷を蓄積する領域が空間的に離散的であることを特徴とし、図１（ｂ）に示したメモリトランジスタは電荷を蓄積する領域が連続的であることを特徴とする。いずれの場合も、動作方法は全く同じであり、ここでは図１（ａ）を例にとって説明を行う。
【００１９】
図１（ａ）に示した回路図は、メモリトランジスタ１０１（ａ）、電流量Ｉを供給する定電流源１０２、およびオペアンプ１０３によって構成されている。メモリトランジスタ１０１（ａ）のコントロールゲート電極にはオペアンプ１０３の出力が、ドレイン電極には定電流源１０２が接続されており、ソース電極は接地されている。また、オペアンプ１０３の２つの入力端子には、定電流源１０２と電圧Ｖpgmとがそれぞれ接続されている。
【００２０】
図１に示した回路は負帰還の特性を有しており、オペアンプ１０３に入力される２つの電位は常に等しい状態で動作する。その結果、図１に示した回路図においてメモリトランジスタ１０１（ａ）は、ドレイン電圧がＶpgmに等しく、またドレイン電流がＩに等しい状態で動作する。
【００２１】
実際に、メモリトランジスタ１０１（ａ）のドレイン電圧がＶpgmより高い場合には、オペアンプ１０３からは正の電流が出力され、メモリトランジスタ１０１（ａ）のコントロールゲート電圧が上昇する。その結果、メモリトランジスタ１０１（ａ）のコンダクタンスが増加し、ドレイン電圧は引き下げられる。また逆に、メモリトランジスタ１０１（ａ）のドレイン電圧がＶpgmより低い場合には、オペアンプ１０３からは負の電流が出力され、メモリトランジスタ１０１（ａ）のコントロールゲート電圧が低下する。その結果、メモリトランジスタ１０１（ａ）のコンダクタンスが減少し、ドレイン電圧は引き上げられることがわかる。
【００２２】
本発明では、以上のようにメモリトランジスタのドレイン電圧とドレイン電流とを制御することによって、ＨＥ注入方式の書き込み動作を行う。なお、Ｖpgmを書き込み電圧、Ｉを書き込み電流と呼ぶ。
【００２３】
上述した書き込み方法を用い、ドレイン電圧とドレイン電流とを一定とすると、メモリトランジスタのチャネル領域はフローティングゲートの電荷蓄積量に依らずに同じ状態をとる。つまり、コントロールゲート電圧はしきい値電圧のシフトと同じ量だけシフトし、チャネル領域からみた実行的なゲート電圧は常に一定に保たれた状態となる。さらに、ドレイン電圧とドレイン電流が一定であれば、一定量のホットエレクトロンが発生するため、フローティングゲートへの電荷注入速度は一定となる。
【００２４】
このことは、書き込み電圧Ｖpgmと書き込み電流Ｉが一定の場合、メモリトランジスタのしきい値電圧のシフトΔＶthと書き込み時間ｔwとが、図２の曲線２０１に示すような直線で表されることを意味する。その結果、本発明の不揮発性メモリは、書き込み時間を制御することによって、しきい値電圧を高精度に制御することが可能となる。
【００２５】
なお、図２には、従来の書き込み方法におけるしきい値電圧のシフトと書き込み時間の関係も示されている（図２の曲線２０２）。従来の書き込み方法において、コントロールゲート電圧を一定とした場合には、チャネル領域からみた実行的なゲート電圧が時間と共に減少するために、しきい値電圧のシフト量は減少する。このため、書き込み時間を制御することによってしきい値電圧のシフトを高精度で制御することが難しいことがわかる。
【００２６】
本発明において、書き込み時の電荷注入速度は、メモリトランジスタのドレイン電圧とドレイン電流とを適切な値に設定することにより最適化することができる。本発明における書き込み方法はホットエレクトロン注入であるから、ドレイン電圧としてはホットエレクトロンが発生する程度の大きさが必要である。一方で、多量のホットエレクトロンが発生してしまうと電荷注入量の制御性が低下してしまうため、ドレイン電圧が大きすぎても好ましくない。メモリトランジスタのドレイン電圧は、メモリトランジスタのサイズにも依るが、３Ｖ以上であることが好ましく、また、線形領域に比較的近い飽和領域で動作することが好ましい。さらに、そのような領域において、書き込み電圧Ｖpgmと書き込み電流Ｉとを大きな値に設定することによって書き込み速度は向上し、逆に小さな値に設定することによって消費電流を抑えることが可能となる。書き込み電圧Ｖpgmと書き込み電流Ｉは、不揮発性メモリの用途に応じてそれぞれ最適な動作点の設定を行えば良い。
【００２７】
また、上述した書き込み方法はホットエレクトロン注入の方法であるから、トンネル酸化膜によるエネルギー障壁よりも遥かに高いエネルギーを有する電子が主に関与する。そのため、トンネル酸化膜の膜質のばらつきはホットエレクトロンの注入量にほとんど影響を与えず、ＦＮトンネル電流による電荷注入の方法と比較して、ばらつきの少ないしきい値制御が可能となる。
【００２８】
本発明の不揮発性メモリは、上述した書き込み動作を用いることによって、以下のように書き込み時間の大幅な短縮が可能となる。
【００２９】
まず、図３を参照する。図３は、しきい値電圧の揃ったメモリトランジスタに対して、従来の書き込みと、本発明における書き込みとをベリファイ動作無しで行った後のしきい値分布を定性的に表したものである。分布３０２は従来の書き込み後のしきい値電圧の分布を、分布３０１は本発明における書き込み後のしきい値電圧の分布を表す。また、Ｖtarは設定した書き込み後のしきい値電圧である。図３において、本発明における書き込み後の分布３０２を従来の書き込み後の分布３０１と比較すると、分布の中心とＶtarとのずれ、および分布幅がいずれも小さくなっている（ΔＶ＜ΔＶ'かつδｖ＜δｖ'）。
【００３０】
一般に、異なる状態を表すしきい値電圧の差が、書き込み後の分布幅および中心のずれと比較して小さい場合には、一度の書き込みで全てのメモリセルを所定の状態にすることができないため、ベリファイ書き込みが必要となる。また、逆にしきい値電圧の差が書き込み後の分布幅および中心のずれより大きい場合には、一度の書き込み動作で書き込みを行うことができる。なお、ベリファイ書き込みとは、書き込みを一度で行うのではなく、少量の書き込みとしきい値を確認するための読み出しとを交互に行う方法を言う。そして、所定のしきい値に達するまでこの動作を繰り返す。
【００３１】
従来の書き込み方法は、図３に示したように書き込み後の分布幅δｖ'および中心のずれΔＶ'が大きいために、通常、ベリファイ書き込みの方法が用いられる。
【００３２】
本発明における書き込み方法を用いた場合には、図３に示したように書き込み後の分布幅δｖおよび中心のずれΔＶが小さいために、従来の書き込み方法ではベリファイ動作が必要であるようなしきい値電圧の差であっても、ベリファイ動作を行わない書き込み動作を行うことが可能となる。具体的には、異なる状態間のしきい値電圧の差が本発明における書き込み後のしきい値電圧の分布幅δｖ及び中心のずれΔＶより大きい場合にベリファイ動作を行わない書き込み動作が可能となる。
【００３３】
また、多値の不揮発性メモリのように、異なる状態を表すしきい値電圧の差が小さい場合には、本発明による書き込み方法を用いる場合においてもベリファイ動作が必要となる。この場合には、書き込み動作をベリファイ動作を行わない第１の書き込み動作とベリファイ動作を行う第２の書き込み動作によって構成するとよい。具体的には、まず第１の書き込み動作によって最終的なしきい値電圧よりもわずかに低い（δｖまたはΔＶ程度）状態への書き込みを行い、次に残ったしきい値電圧の不足分（δｖまたはΔＶ程度）についてベリファイ書き込みを行う。第２の書き込み動作で書き込む量はごく僅かであるため、従来のベリファイ書込と比較してベリファイ回数を大幅に減らすことができる。
【００３４】
このように、本発明における書き込み方法を用いる場合、ベリファイを行わない書き込み動作はもちろん、ベリファイを行う書き込み動作においても、ベリファイ回数を減らすことができ、書き込み時間を大幅に短縮することが可能となる。
【００３５】
また、従来の書き込み方法では、図２に示すように、しきい値電圧が増加すると電荷注入速度が低下し、書き込み動作が遅くなるが、本発明における書き込み方法では、高いしきい値電圧においても電荷注入速度は一定であり、高速な書き込み動作が可能となる。
【００３６】
以下に、本発明の構成を示す。
【００３７】
活性領域とコントロールゲート電極との間に電荷蓄積領域を有するメモリ素子によって構成される電気的書き込みおよび消去可能な不揮発性メモリにおいて、前記メモリ素子を流れる電流量と該メモリ素子のドレイン電圧とを制御することによって前記電荷蓄積領域への電荷注入量を制御することを特徴とする不揮発性メモリが提供される。
【００３８】
活性領域とコントロールゲート電極との間に電荷蓄積領域を有するメモリ素子によって構成される電気的書き込みおよび消去可能な不揮発性メモリにおいて、前記電荷蓄積領域への電荷注入は、前記メモリ素子を流れる電流量と該メモリ素子のドレイン電圧とを一定とすることによって行い、前記メモリ素子に電流が流れる時間を制御することによって前記電荷蓄積領域への電荷注入量を制御することを特徴とする不揮発性メモリが提供される。
【００３９】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを制御することによって書き込み動作を行うことを特徴とする不揮発性メモリが提供される。
【００４０】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ機能を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ時間を制御することによって書き込み動作を行うことを特徴とする不揮発性メモリが提供される。
【００４１】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記メモリ素子は、２値以上であるｋ値の状態を、しきい値電圧Ｖｔｈ０を有する消去状態、及び前記消去状態よりも高い（ｋ−１）個の異なるしきい値電圧Ｖｔｈ１、Ｖｔｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態によって記憶し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ機能を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ書き込み時間を制御することによって書き込み動作を行い、前記消去状態から前記しきい値電圧Ｖｔｈ１、Ｖｔｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態への書き込み時間ｔｗ１、ｔｗ２、〜、ｔｗ（ｋ−１）の比は、ｔｗ１：ｔｗ２：〜：ｔｗ（ｋ−１）＝（Ｖｔｈ１−Ｖｔｈ０）：（Ｖｔｈ２−Ｖｔｈ０）：〜：（Ｖｔｈ（ｋ−１）−Ｖｔｈ０）であることを特徴とする不揮発性メモリが提供される。
【００４２】
前記メモリ素子は多値データを記憶してもよい。
【００４３】
前記不揮発性メモリは前記メモリ素子のゲート電圧を読み出すことによって読み出し動作を行ってもよい。
【００４４】
前記不揮発性メモリの書き込み動作では、ベリファイ動作を行わなくてもよい。
【００４５】
前記不揮発性メモリの書き込み動作は第１の書き込み動作と第２の書き込み動作からなり、前記第１の書き込み動作ではベリファイ動作を行わず、前記第２の書き込み動作ではベリファイ動作を行なってもよい。
【００４６】
前記不揮発性メモリを構成するメモリ素子は、活性領域上に第１の絶縁膜と、半導体膜または導体膜によって構成されるフローティングゲート電極と、第２の絶縁膜と、コントロールゲート電極とが順に積層されてなるメモリトランジスタであってもよい。
【００４７】
前記不揮発性メモリを構成するメモリ素子は、活性領域上に第１の絶縁膜と、半導体または導体からなるクラスタを電荷の捕獲中心として絶縁物内部に有するクラスタ層と、第２の絶縁膜と、コントロールゲート電極とが順に積層されてなるメモリトランジスタであってもよい。
【００４８】
前記不揮発性メモリを構成するメモリ素子はＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタであってもよい。
【００４９】
前記不揮発性メモリを記録媒体として利用することを特徴とする半導体装置が提供される。
【００５０】
前記半導体装置として、マイクロプロセッサが提供される。
【００５１】
前記半導体装置として、ディスプレイ、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００５２】
【発明の実施の形態】
本実施の形態では、上述した書き込み動作を行う不揮発性メモリの回路構成と動作方法について説明を行う。なお、ここでは、簡単のため２値の不揮発性メモリの場合について、またベリファイ動作を行わない書き込み方法について述べるが、多値の不揮発性メモリに対しても、またベリファイ書き込みを行う場合においても本実施の形態を適用することは容易である。
【００５３】
図４には、ｍ行ｎ列（ｍ、ｎはそれぞれ１以上の整数）のメモリセルアレイを有する本発明の不揮発性メモリの回路図の一例を示す。図４に示した不揮発性メモリは、メモリセルアレイ４０１、Ｘアドレスデコーダ４０２、Ｙアドレスデコーダ４０３、制御回路４０４（１）〜４０４（ｎ）、読み出し・書き込み回路４０５、および他の周辺回路（図示せず）によって構成される。他の周辺回路には、アドレスバッファ回路、電源発生回路、昇圧回路、電源制御回路、その他の制御回路、等が含まれ、必要に応じて設けられる。
【００５４】
なお、本明細書において、書き込み回路とは書き込み動作に関与する回路全体を指すが、書き込み動作に関与する一部分だけを取り出して書き込み回路と呼ぶ場合もある。例えば、図４に示した不揮発性メモリの回路図において、書き込み回路は、書込・読出回路４０５と制御回路４０４とを含む書き込み動作に関与する回路全体を指すが、その一部分である書込・読出回路４０５だけを指す場合もある。また、読み出し回路に関しても同様であり、読み出し回路とは、読み出し動作に関与する回路全体を指すが、その一部分だけを取り出して読み出し回路と呼ぶ場合もある。いずれを指すか明確ではない場合には、動作全体に関与する広い意味での書き込み回路および読み出し回路を指すものとする。
【００５５】
本実施の形態の不揮発性メモリは、各メモリセルがメモリトランジスタＭＴｒ及び選択トランジスタＳＴｒによって構成される。メモリトランジスタＭＴｒはフローティングゲートを有するメモリトランジスタ（実施例３参照）であり、選択トランジスタＳＴｒは通常のトランジスタである。なお、メモリトランジスタＭＴｒとしては、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタのような電荷蓄積領域が空間的に離散的であるようなメモリ素子を用いることもできる（実施例３）。各メモリセルが１ビットのデータを記憶する場合には、本実施の形態の不揮発性メモリはｍ×ｎビットの記憶容量を有することになる。
【００５６】
図４において、メモリセル（ｉ，ｊ）（１≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード線ＷＬｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続されている。具体的には、メモリトランジスタＭＴｒのコントロールゲート電極にワード線ＷＬｊが、ソース電極に共通ソース線ＳＣが接続されており、また、選択トランジスタＳＴｒのゲート電極に選択線ＳＬｉが、ドレイン電極にビット線ＢＬｉが接続されている。また、メモリセル（ｉ，ｊ）を構成するメモリトランジスタＭＴｒと選択トランジスタＳＴｒとは直列に接続されている。選択線ＳＬ１〜ＳＬｍはＹアドレスでコーダ４０３に、また、ワード線ＷＬｊとビット線ＢＬｊは制御回路４０４（ｊ）（１≦ｊ≦ｎ）に接続されている。また制御回路４０４（１）〜４０４（ｎ）はＸアドレスデコーダ４０２、及び読み出し・書き込み回路４０５に接続されている。
【００５７】
次に、制御回路４０４（１）〜（ｎ）について説明する。ｎ個の制御回路は全て同じであるため、以下、一つを代表して制御回路４０４と書く。図５には、制御回路４０４の回路図の一例が示されており、制御回路４０４はオペアンプ５０１、定電流源５０２及び複数のスイッチトランジスタ５０３〜５１０によって構成されている。オペアンプ５０１は、入力の一方が電圧Ｖinと接続されており、他方が定電流源５０２、及びスイッチトランジスタ５０６と５０８を介してビット線ＢＬと接続されている。また、ワード線ＷＬは、スイッチトランジスタ５０５と５０７を介してオペアンプ５０１の出力、スイッチトランジスタ５０３と５１０を介して消去電圧Ｖerase、およびスイッチトランジスタ５０４、５０９を介して読み出し電位Ｖout、と接続されている。
【００５８】
また、スイッチトランジスタ５０３および５０４〜５０６はＸアドレスデコーダの出力信号Ｖxdec(b)およびVxdec(a)にそれぞれ接続されており、スイッチトランジスタ５０７、５０８は書込・読出信号Ｓw/rに、スイッチトランジスタ５０９は読み出し信号Ｓreadに、またスイッチトランジスタ５１０は消去信号Ｓeraseに接続されている。さらに、Ｘアドレスデコーダの出力信号Ｖxdec(a)と書込・読出信号Ｓw/rが、オペアンプ５０１に接続されている。
【００５９】
オペアンプ５０１と定電流源５０２としては、例えば図６及び図７に示した回路図を用いることができる。図６（ａ）には、オペアンプ５０１の記号が書かれており、端子Ａ、Ｂ、Ｃ、Ｄ、Ｅが定義されている。図６（ｂ）には、オペアンプ５０１の回路図が示されている。オペアンプ５０１は、２つのｐチャネル型トランジスタ６０２、６０３と２つのｎチャネル型トランジスタ６０４、６０５、および定電流源６０１によって構成される差動増幅回路である。さらに、オペアンプのスイッチとして、ｎチャネル型のスイッチトランジスタ６０６、６０７が定電流源に直列に接続されている。また、図６（ｃ）には、定電流源６０１として、負荷抵抗６１０と２つのｎチャネル型トランジスタ６０８、６０９からなるカレントミラー型の定電流源が示されている。また図７には、図５における定電流源５０２の回路図として、負荷抵抗７０３と２つのｐチャネル型トランジスタ７０１、７０２からなるカレントミラー型の定電流源が示されている。もちろん、オペアンプ５０１と定電流源５０２として、他の公知の回路を用いてもよい。
【００６０】
次に、本実施の形態の不揮発性メモリの動作方法について述べる。ここでは、メモリセル（１，１）への書き込みおよび読み出しと、一列目のメモリセル（１，１）〜（１，ｍ）の一括消去について説明する。もちろん、他のメモリセルに対しても同様の動作を行うことができる。なお、本実施の形態では、各メモリトランジスタは２値のデータを記憶し、また書き込み時にはベリファイ動作を行わない場合について述べる。
【００６１】
まず、各動作が行われる前に、一列目のメモリセルがＸアドレスデコーダによって選択される。具体的には、Ｘアドレスデコーダの出力信号によって、制御回路４０４（１）を構成するスイッチトランジスタ５０３〜５０６がオンとなると共に、制御回路４０４（２）〜４０４（ｎ）を構成するスイッチトランジスタ５０３〜５０６は全てオフとなる。また、制御回路４０４（１）が選択されると同時に、消去信号Ｓerase、書込・読出信号Ｓw/r、及び読み出し信号Ｓreadによって制御回路４０４（１）の動作モードが選択される。
【００６２】
書き込み動作では、消去信号Ｓeraseと読み出し信号Ｓreadに接続されるスチッチトランジスタ５０９、５１０は全てオフとなる。以下、信号線に接続される全てのスイッチトランジスタがオフとなる信号をオフの信号、信号線に接続される全てのスイッチトランジスタがオンとなる信号をオンの信号、と呼ぶ。つまり、消去信号Ｓeraseと読み出し信号Ｓreadにはオフの信号が入力される。一方、書込・読出信号Ｓw/rにはオンの信号が入力される。その結果、メモリセル（１，１）への書き込み動作に関与する回路構成は、図８のように表すことができる。図８において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖpgmは書き込み電位、Ｉは定電流源が供給する電流である。図８に示した回路図は、選択トランジスタＳＴｒを除いて図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【００６３】
書き込み時の動作電圧としては、例えば、Ｖsel＝１０Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６Ｖ、Ｉ＝１０ｍＡとすればよい。この場合のメモリトランジスタの動作点を図９に示す。曲線９０１および９０２はそれぞれメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭＴｒの動作点は２本の曲線の交点Ｐで表される。ここでは、選択トランジスタＳＴｒのコンダクタンスをメモリトランジスタＭＴｒのコンダクタンスよりも十分大きく設定した。書き込み時の動作電圧は、このように、書き込み電圧Ｖpgmを弱いインパクトイオン化が起こる程度の大きさとし、また、メモリトランジスタの動作点が線形領域に近い飽和領域となるように設定することが好ましい。
【００６４】
上述した書き込み方法によって、メモリセル（１，１）への、電荷注入速度が一定の書き込み動作が可能となる。本実施の形態において、メモリトランジスタは１ビット（“０”または“１”の２値）の情報を記憶するものとし、“０”を書き込む場合には何もせず、“１”を書き込む場合には時間ｔwだけ上述した書き込み動作を行う。なお、書き込み動作はしきい値電圧Ｖthの良く揃った状態に対して行われるものとする。また、時間ｔwは、“１”の状態を得るのに必要な書き込み時間であり、あらかじめ調べられている。本実施の形態では、このようにベリファイ動作を行わず時間ｔwの書き込み動作を行うだけであるため、書き込み時間は従来のベリファイ書き込みと比較して大幅に短縮することができる。もちろん、このような書き込み動作が可能となるのは、本発明における書き込み方法によって、高精度かつ分布幅の小さいしきい値分布が得られるためである。
【００６５】
なお、書き込みを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。さらに、書き込み時のワード線の電位ＶWLが、メモリセル（２，１）〜（ｍ，１）においてトンネル電流による誤書き込みが行われない程度であるように書き込み時の動作電圧を設定する必要がある。また、一列目以外のメモリセルに関しては、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【００６６】
次に、読み出し動作について述べる。読み出し動作では、消去信号Ｓeraseにはオフの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオンの信号が入力される。その結果、メモリセル（１，１）への読み出し動作に関与する回路構成は、図１０のように表すことができる。図１０において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖoutは出力される読み出し電位である。またオペアンプ１００１には電位Ｖreadが入力され、定電流源１００２からは定電流Ｉが供給される。図１０に示した回路図は、選択トランジスタＳＴｒと読み出し電位Ｖoutの出力部分を除いて、図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【００６７】
読み出し時の動作電圧としては、例えば、Ｖsel＝３Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１Ｖ、Ｉ＝１ｍＡとすればよい。この場合のメモリトランジスタの動作点を図１１に示す。曲線１１０１および１１０２はそれぞれメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭＴｒの動作点は２つの曲線の交点Ｐで表される。なお、選択トランジスタＳＴｒのコンダクタンスはメモリトランジスタＭＴｒのコンダクタンスよりも十分大きく設定してある。読み出し時の動作電圧としては、インパクトイオン化によってホットエレクトロンが発生しない条件とする必要がある。そのためには、図１１に示すように、Ｖreadを低く設定するとよい。
【００６８】
そして、この動作電圧のもとで読み出し電位Ｖoutを読み出すことによって、メモリセルに格納されているデータを読み出すことができる。この読み出し動作では、メモリトランジスタＭＴｒのしきい値電圧がΔＶthだけ増加すると、制御回路４０４（１）の負帰還の特性によってメモリトランジスタＭＴｒのコントロールゲート電圧、つまり読み出し電位ＶoutもΔＶthだけ増加することを利用する。
【００６９】
なお、読み出しを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。その結果、読み出し電位Ｖoutはメモリセル（１，１）のみで決まり、誤読み出しの心配は無い。また、動作電圧が低いために誤書き込みの問題も無い。一列目以外のメモリセルについても、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【００７０】
なお、本実施の形態では、読み出し方法としてワード線電位を読み出す方法を採用したが、ビット線電位を読み出す方法を用いることも可能である。
【００７１】
最後に、消去動作について述べる。消去動作時には、消去信号Ｓeraseにはオンの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオフの信号が入力される。その結果、メモリセル（１，１）〜（ｍ，１）への消去動作に関与する回路構成は、図１２のように表される。図１２において、ＶWLはワード線の電位、Ｖscは共通ソース線の電位、Ｖsel（１）〜Ｖsel（ｍ）は選択線の電位である。図１２に示すように、消去動作においてはオペアンプおよび定電流源は関与しない。
【００７２】
消去時の動作電圧としては、例えば、ＶWL＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel（ｍ）を０Ｖ、および基板電位（またはウェル電位）を８Ｖとすればよい。その結果、一列目のメモリセルを構成するメモリトランジスタのコントロールゲート−基板間には高い電位差が生じ、ＦＮトンネル電流によってフローティングゲートに蓄積されていた電荷が基板へ引き抜かれる。なお、選択トランジスタはオフであり、メモリトランジスタのドレイン領域は浮遊状態となっている。また、一列目以外のメモリセルについては、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ワード線が浮遊状態となっているために誤消去の問題はない。なお、基板電位を８Ｖとするかわりに、メモリトランジスタのソース領域とフローティングゲートとの間に一部重なる領域（オーバーラップ領域）を設けて、共通ソース電位Ｖscを８Ｖとすることも可能である。
【００７３】
ベリファイを行わない書き込み動作後の分布幅を小さくするには、当然、書き込みを行う前しきい値電圧の分布幅が小さいことが必要である。しかしながら、上述した消去動作では、通常狭い分布幅を実現することは困難である。そこで、本実施の形態においては、ＦＮトンネルによる消去動作の後に、新たに消去状態へのベリファイ書き込みを行うこととする。この消去状態のしきい値電圧としては、消去後の分布のよりもわずかに高い値とすることが好ましい。なお、消去状態へのベリファイ書き込みには、公知の回路構造と公知の動作方法を用いると良い。
【００７４】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。本実施の形態で説明した動作電圧をまとめると、表１のようになる。なお、表１には、消去方法としてソース領域へ電荷を引き抜く場合の動作電圧が書かれている。
【００７５】
【表１】
【００７６】
本実施の形態では、２値の不揮発性メモリについて述べた。しかしながら、本発明は２値の不揮発性メモリに限られるわけではない。むしろ、本発明の不揮発性メモリの特徴は高精度のしきい値制御性にあるから、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて特にその効果を発揮する。本発明を多値の不揮発性メモリに応用することにより、従来の比較して書き込み時間を短縮することができ、また、高い多値度を実現することが可能となる。本発明を多値のメモリに応用した例については実施例１を参照することができる。なお、本明細書では、一つのメモリセルが記憶できる状態数を多値度と呼ぶ。
【００７７】
また、本実施の形態ではベリファイ動作を用いない書き込み方法について述べたが、もちろん、ベリファイ動作を用いた書き込み方法を行っても良い。その場合には、書き込み動作をベリファイ動作を行わない第１の書き込み動作とベリファイ動作を行う第２の書き込み動作によって構成するとよい。具体的には、まず第１の書き込み動作では、高精度のしきい値制御特性を活かして、最終的なしきい値電圧よりもわずかに低い状態への書き込みを行い、次に残ったしきい値電圧の不足分についてベリファイ書き込みを行うことが好ましい。その結果、従来のベリファイ書き込みと比較して、ベリファイ動作の回数を少なくすることができ、ベリファイ書き込みの時間を短縮することが可能となる。なお、ベリファイ書き込みとしては、公知の回路構造と公知の動作方法を用いると良い。
【００７８】
また、本実施の形態ではメモリセル（１，１）への書き込みと読み出し及び一列目のメモリセル（１，１）〜（ｍ，１）の一括消去の方法を述べたが、これらの動作を複数列に渡って同時に行うことも可能である。特に、制御回路４０４（１）〜４０４（ｎ）を全て選択することによって、一行目のメモリセル（１，１）〜（１，ｎ）への同時書き込みと同時読み出し、及び全てのメモリセルの一括消去を行うことが可能である。もちろん、書き込み・読み出し回路４０５としては、ｎビットのデータを並列に扱うことのできる回路が必要となる。また、各動作において同時に流れる電流量の合計が、回路の電流駆動能力を越えないことが必要である。
【００７９】
なお、本発明における書き込み方法は、負帰還を利用するために、動作電圧が安定するまでに時間がかかる場合が有る。このため、必要に応じて、制御回路にディスチャージ回路やプリチャージ回路を設け、動作電圧が安定するまでの時間を短縮することが好ましい。
【００８０】
（実施例１）
本実施例では、本発明の不揮発性メモリを多値に応用した例について説明する。
本発明の不揮発性メモリは、しきい値電圧の制御性に優れた書き込み動作を特徴としており、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて、特にその効果を発揮する。本発明を応用した多値の不揮発性メモリは、従来と比較して書き込み時間を短縮することができ、また、高い多値度を実現することができる。
【００８１】
多値の不揮発性メモリは、３つ以上の状態を記憶することのできるメモリ素子によって構成される。例えば、メモリ素子のしきい値電圧を３つ以上の状態に区別する方法や、複数の箇所に電荷を蓄積することのできるメモリ素子を用いる方法等がある。本実施例では、メモリ素子のしきい値電圧を４つの状態に区別して、“０”（消去状態），“１”，“２”，“３”の４状態を記憶する４値の不揮発性メモリについて説明する。図１３には、４つの状態を表すしきい値電圧の分布が示されている。図１３において、Ｖth0，Ｖth1，Ｖth2，Ｖth3はそれぞれ、状態“０”，“１”，“２”，“３”のしきい値分布の中心の値である。
【００８２】
図１４には、本発明の書き込み方法を用いた場合のメモリ素子のしきい値電圧と書き込み時間の関係が示されている。図１４において、時間ｔw1、ｔw2、ｔw3はそれぞれ、消去状態“０”から、“１”，“２”，“３”への書き込み時間を表す。しきい値電圧と書き込み時間は線形の関係にあるから、４状態のしきい値電圧の間隔が等しい場合には、ｔw1、ｔw2、ｔw3の比は、ｔw1：ｔw2：ｔw3＝１：２：３となる。このように、本発明の書き込み方法では、書き込み時間を制御することによって、容易にかつ高精度にそれぞれの状態への書き込みを行うことができる。より一般的には、一度の書き込み動作によって書き込みを行う場合、必要な書き込み時間の比は各状態のしきい値電圧の間隔の比と一致させればよい。
【００８３】
以下に、本発明の４値の不揮発性メモリの回路構成と動作方法について説明する。簡単のため、４値の状態を表すしきい値分布は図１３に示したものとし、各状態のしきい値電圧の間隔は等しいとする。
【００８４】
多値の不揮発性メモリの回路構成は、基本的には２値の不揮発性メモリと同じとすればよく、メモリセルアレイ、アドレスデコーダおよび制御回路等は、図４〜図７に示した回路図と同じものを用いることができる。多値の回路構成が２値の場合と異なるのは、主に読み出し回路と書き込み回路である。４値の不揮発性メモリでは、読み出し回路は４つの状態を区別して２ビットデータとして読み出し、書き込み回路は２ビットのデータに基づいて４つの状態への書き込みを行う必要がある。従って、読み出し回路および書き込み回路は、多値度の異なる不揮発性メモリ（２値を含む）毎に異なったものとなる。
【００８５】
書き込み方法として、ベリファイ動作を行わない一回の書き込み動作を考える。
この場合には、入力される２ビットのデータに基づいて、書き込み時間が０、ｔw1、ｔw2またはｔw3であるような書き込み動作を行えばよい。書き込み動作は実施の形態で説明した方法と同様とすればよく、書込・読出信号には幅が０、ｔw1、ｔw2またはｔw3のオンのパルス信号を入力すればよい。もちろん、動作電圧は書き込み時間等によって決まる最適な値を用いることが望ましい。本発明における書き込み方法は、電荷注入速度が一定であるため、４状態への書き込み時間の比が０：１：２：３となる簡単な時間制御によって書き込みを行うことができる。
【００８６】
読み出し方法としては、まず、２値のメモリと同様にして制御回路から読み出し電位Ｖoutを読み出す。読み出し回路では、読み出されたＶoutの値によって、状態“０”、“１”、“２”、“３”を判断し、２ビットのデータへの変換を行えばよい。読み出し回路には、従来の多値の不揮発性メモリに用いられる公知の読み出し回路を用いることができる。
【００８７】
消去方法は、メモリ素子の状態に関わらず“０”（消去状態）への消去を行えば良いので、２値のメモリと同様、ＦＮトンネル電流による消去動作を行えばよい。なお、書き込みにおいてベリファイ動作を行わない場合には、書き込み前のしきい値電圧を揃える必要があるため、実施の形態において説明を行ったのと同様に、ＦＮトンネル消去後に、消去状態“０”へのベリファイ書き込みを行うことが好ましい。消去状態“０”へのベリファイ書き込みには、公知の回路構成と公知の動作方法を用いると良い。
【００８８】
書き込み動作の例をもう少し詳しく説明する。図１５は書き込み回路図の一例を示したものである。書き込み回路１５０１は、ラッチ１５０２、パルス発生回路１５０３等によって構成される。書き込み回路１５０１に２ビットの書き込みデータが入力されると、ラッチ１５０２に保持されると共に、パルス発生回路１５０３によって複数の信号が形成される。これらの信号は、ラッチ１５０２に保持されたデータに従って適切に選択され、書き込みパルス信号Ｓwと書き込み終了信号Ｓwfとして出力される。
【００８９】
図１６には、書き込みパルス信号Ｓwと書き込み終了信号Ｓwfのタイミングチャートが示されている。図１６に示すように、書き込みパルス信号Ｓwは、入力されたデータに基づいてそれぞれ異なるパルス幅を有し、書き込み終了信号Ｓwfは、書き込みパルスが立ち下がった後に立ち上がって書き込み終了を伝える。具体的には、状態“０”、“１”、“２”、“３”に対応するデータが入力された場合には、書き込み信号Ｓwは、それぞれ０、ｔw1、ｔw2、ｔw3のパルス幅を有する。
【００９０】
出力された書き込みパルス信号Ｓwは、オペアンプの入力端子と、Ｖpgm及びＧＮＤとの接続を切り替えるスイッチトランジスタへ接続される。書き込みパルス信号Ｓwがオンの場合にＶpgmがオペアンプの入力端子に接続され、オフの場合にＧＮＤがオペアンプの入力端子に接続される。
【００９１】
上述したパルス発生回路１５０３では、例えば、シフトレジスタによってｔw1，ｔw2およびｔw3だけ時間をずらした３つの立ち上がり信号を作成し、もとの信号とのイクスクルーシブオア（ＸＯＲ）を取ることによって幅の異なるパルスを作成することができる。そして、書き込みパルス信号Ｓwは幅の異なるパルス信号から、また書き込み終了信号Ｓwfは時間をずらした立ち上がり信号から、入力データに基づいて選択すればよい。
【００９２】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。
【００９３】
本実施例では、多値メモリを代表して４値の場合について説明を行ったが、８値、１６値、或はそれ以上の多値メモリに対しても本実施例と全く同様に本発明を応用することが可能である。また、本実施例では、多値の状態を表すしきい値分布の間隔が均等である場合について述べたが、多値の状態を表すしきい値分布の間隔が均等でない場合においても書き込みパルス幅を変えるだけで全く同様な動作を行うことが可能である。
【００９４】
本発明における書き込み動作は、従来と比較して書き込み後のしきい値電圧の分布幅が小さく、分布の制御性に優れるため、多値の不揮発性メモリにおいても、ベリファイ動作を行わない一度の書き込み動作によって書き込みを行うことが可能となりうる。また、ベリファイ動作を行う場合であっても、まず書き込み後の状態よりわずかにしきい値電圧が低い状態への書き込み（第1の書き込み）を行い、次いでベリファイ書き込み（第２の書き込み）を行うことによって、書き込みの時間を大幅に短縮することが可能となる。なお、ベリファイ書き込みは、書き込み終了信号Ｓwfの立ち上がりを確認して始めれば良い。ベリファイ書き込み回路は図示しないが、公知の回路構造と公知の動作方法を用いればよい。
【００９５】
また、上述した多値メモリの動作方法は、複数列にわたって同時に行うことも可能である。その場合には、図１７に示すような書き込み回路図を用いることができる。図１７において、ラッチ１７０２は各列毎に設けられており、ラッチ１７０２に保持されたデータに従って、共通のパルス発生回路１７０１から適切な書き込みパルス信号を選択する構成となっている。書き込み終了信号Ｓwfとしては、例えば書き込み時間ｔw3の後に立ち上がる信号を用いると良い。このように書き込み動作、読み出し動作および消去動作の並列化を行うことによって、動作の高速化を図ることができる。
【００９６】
なお、しきい値電圧を高精度に制御する方法としては、上述したような時間による制御方法が好ましいが、より一般的には、書き込み電圧Ｖpgmと書き込み時間を自由に設定して、多値のそれぞれの状態への書き込み動作を行えばよい。
【００９７】
（実施例２）
本実施例では、実施の形態で説明を行った不揮発性メモリの回路構成とは異なる例について述べる。図１８には、ｍ行ｎ列（ｍ、ｎはそれぞれ１以上の整数）のメモリセルアレイを有する本実施例の不揮発性メモリの回路図を示す。図１８に示した不揮発性メモリは、メモリセルアレイ１８０１、Ｘアドレスデコーダ１８０２、Ｙアドレスデコーダ１８０３、制御回路１８０４（１）〜１８０４（ｎ）、読み出し・書き込み回路１８０５、および他の周辺回路（図示せず）によって構成される。他の周辺回路には、アドレスバッファ回路、電源発生回路、昇圧回路、電源制御回路、その他の制御回路、等が含まれ、必要に応じて設けられる。
【００９８】
各メモリセルは、メモリトランジスタＭＴｒ及び選択トランジスタＳＴｒによって構成される。メモリトランジスタＭＴｒはフローティングゲートを有するトランジスタであり、選択トランジスタＳＴｒは通常のトランジスタである。なお、メモリトランジスタＭＴｒとしては、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタを用いてもよい（実施例３参照）。
【００９９】
図１８において、メモリセル（ｉ，ｊ）（１≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード線ＷＬｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続されている。具体的には、メモリトランジスタＭＴｒのコントロールゲート電極に選択トランジスタＳＴｒのソース・ドレイン電極の一方が、ソース電極に共通ソース線ＳＣが、ドレイン電極にビット線ＢＬｉが接続されており、また、選択トランジスタＳＴｒのソース・ドレイン電極の残る一方にワード線ＷＬｊが、ゲート電極に選択線ＳＬｉが接続されている。選択線ＳＬ１〜ＳＬｍはＹアドレスでコーダ１７０３に、ワード線ＷＬｊとビット線ＢＬｊは制御回路１８０４（ｊ）（１≦ｊ≦ｎ）に接続されている。また制御回路１８０４（１）〜１８０４（ｎ）はＸアドレスでコーダ１８０２および読み出し・書き込み回路１８０５に接続されている。
【０１００】
次に、制御回路１８０４（１）〜（ｎ）について説明する。ｎ個の制御回路は全て同じであるため、以下、一つを代表して制御回路１８０４と書く。図１９には、制御回路１８０４の回路図の一例が示されており、制御回路１８０４はオペアンプ１９０１、定電流源１９０２及び複数のスイッチトランジスタ１９０３〜１９１１によって構成されている。制御回路１８０４を構成するオペアンプ１９０１、定電流源１９０２及び複数のスイッチトランジスタ１９０３〜１９１０については、図５に示した制御回路と全く同様であるため説明を省略する。また、オペアンプ１９０１および定電流源１９０２の回路図としては、例えば、図６及び図７に示した回路図を用いることができる。もちろん、他の公知の回路を用いることもできる。制御回路１８０４が図５に示した制御回路と異なる点はディスチャージ回路を有する点にある。つまり、ワード線ＷＬはスイッチトランジスタ１９１１を介してＧＮＤと接続されている。スイッチトランジスタ１９１１のゲート電極はディスチャージ信号Ｓdcと接続されている。
【０１０１】
次に、本実施例の不揮発性メモリの動作方法について述べる。ここでは、メモリセル（１，１）への書き込みおよび読み出しと、一列目のメモリセル（１，１）〜（１，ｍ）の一括消去について説明する。もちろん、他のメモリセルに対しても同様の動作を行うことができる。なお、本実施例では、各メモリトランジスタは２値のデータを記憶し、また書き込み時にはベリファイ動作を行わない場合について述べる。
【０１０２】
まず、各動作が行われる前に、一列目のメモリセルがＸアドレスデコーダによって選択される。具体的には、Ｘアドレスデコーダの出力信号によって、制御回路１８０４（１）を構成するスイッチトランジスタ１９０３〜１９０６がオンとなると共に、制御回路１８０４（２）〜１８０４（ｎ）を構成するスイッチトランジスタ１９０３〜１９０６は全てオフとなる。また、制御回路１８０４（１）が選択されると同時に、消去信号Ｓerase、書込・読出信号Ｓw/r、及び読み出し信号Ｓreadによって制御回路１８０４（１）の動作モードが選択される。
【０１０３】
本実施例のメモリセルの回路の特徴は、メモリトランジスタＭＴｒのコントロールゲート電極とワード線ＷＬとの間に選択トランジスタが接続されている点にある。以下に述べるように、書き込みおよび読み出し動作では、動作を行わない行を構成する選択トランジスタはオフの状態とするため、メモリトランジスタＭＴｒのコントロールゲート電極は浮遊状態となる。本実施例の駆動方法では、これらのメモリセルにおいて誤動作が起こらないようにするために、書き込みおよび読み出し動作において選択トランジスタをオフとする前に、全てのメモリトランジスタＭＴｒのコントロールゲート電極を、ディスチャージ回路を用いてＧＮＤに落とすことにする。
【０１０４】
まず、書き込み動作では、消去信号Ｓerase、読み出し信号Ｓreadにはオフの信号が入力され、書込・読出信号Ｓw/rにはオンの信号が入力される。その結果、メモリセル（１，１）への書き込み動作に関与する回路構成は、図２０のように表される。図２０において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖpgmは書き込み電位、Ｉは定電流源が供給する電流、Ｓdcはディスチャージ信号である。図２０に示した回路図は、選択トランジスタＳＴｒとディスチャージ回路を除いて図１に示した回路図と一致し、その動作原理については既に説明を行ったので省略する。
【０１０５】
書き込み時の動作電圧としては、例えば、Ｓdc＝０Ｖ、Ｖsel＝１２Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６Ｖ、Ｉ＝１０ｍＡとすればよい。この場合のメモリトランジスタの動作点は、実施の形態で示した例（図９参照）とほぼ同様であると考えて良い。書き込み時の動作電圧は、書き込み電圧Ｖpgmを弱いインパクトイオン化が起こる程度の大きさとし、また、メモリトランジスタの動作点が線形領域に近い飽和領域となるように設定することが好ましい。
【０１０６】
本実施例において、メモリトランジスタは１ビット（“０”または“１”の２値）の情報を記憶するものとし、“０”を書き込む場合には何もせず、“１”を書き込む場合にはあらかじめ調べられた時間ｔwだけ上述した書き込み動作を行う。なお、書き込み動作はしきい値電圧Ｖthが正であり、かつ良く揃った状態に対して行われるものとする。
【０１０７】
本実施例では、このようにベリファイ動作を行わず時間ｔwの書き込み動作を行うため、従来のベリファイ書き込みと比較して書き込み時間を大幅に短縮することができる。もちろん、このような書き込み動作が可能となるのは、本発明における書き込み方法によって、高精度かつ分布幅の小さいしきい値分布が得られるためである。
【０１０８】
書き込み動作を時間ｔwだけ行った後には、次のように書き込み動作を終了する。まず、制御回路において、書込・読出信号Ｓw/rにオフの信号を入力すると共に、ディスチャージ信号Ｓdcにオンの信号を入力し、全てのワード線ＷＬの電位をＧＮＤに落とす。同時に全ての選択線ＳＬの電位Ｖselを３Ｖとして、全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とした後、全ての選択線ＳＬの電位Ｖselを０Ｖに落とす。同時にディスチャージ信号Ｓdcにオフの信号を入力する。
【０１０９】
なお、書き込み動作において、書き込みを行わないメモリセル（２，１）〜（ｍ，１）は、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。この場合、メモリセル（２，１）〜（ｍ，１）を構成するメモリトランジスタのコントロールゲート電極は浮遊状態となるが、上述したようにコントロールゲートの電位は０Ｖとなっており、また、メモリトランジスタのしきい値電圧Ｖthは正に揃えられているために、メモリトランジスタはオフとなり誤動作の心配はない。また、一列目以外のメモリセルに関しては、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【０１１０】
次に、読み出し動作について述べる。読み出し動作では、消去信号Ｓeraseにはオフの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオンの信号が入力される。その結果、メモリセル（１，１）への読み出し動作に関与する回路構成は、図２１のように表すことができる。図２１において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖoutは出力される読み出し電位、Ｓdcはディスチャージ信号である。またオペアンプ２１０１には電位Ｖreadが入力され、定電流源２1０２からは定電流Ｉが供給される。図２１に示した回路図は、選択トランジスタＳＴｒ、ディスチャージ回路及び読み出し電位Ｖoutの出力部分を除いて、図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【０１１１】
読み出し時の動作電圧としては、例えば、Ｓdc＝０Ｖ、Ｖsel＝５Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１Ｖ、Ｉ＝１ｍＡとすればよい。この場合のメモリトランジスタの動作点は、実施の形態で示した例（図１１参照）とほぼ同様であると考えて良い。読み出し時の動作電圧としては、インパクトイオン化によってホットエレクトロンが発生しない条件とする必要がある。そのためには、Ｖreadを低く設定するとよい。
【０１１２】
そして、この動作電圧のもとで読み出し電位Ｖoutを読み出すことによって、メモリセルに格納されているデータを読み出すことができる。この読み出し動作では、メモリトランジスタのしきい値電圧がΔＶthだけ増加すると、制御回路１８０４（１）の負帰還の特性によってメモリトランジスタのコントロールゲート電圧、つまり読み出し電位ＶoutもΔＶthだけ増加することを利用する。
【０１１３】
読み出し動作を行った後も、ディスチャージ動作によって全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とす。まず、制御回路において、書込・読出信号Ｓw/rにオフの信号を入力すると共に、ディスチャージ信号Ｓdcにオンの信号を入力し、全てのワード線ＷＬの電位をＧＮＤに落とす。同時に全ての選択線ＳＬの電位Ｖselを３Ｖとして、全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とした後、全ての選択線ＳＬの電位Ｖselを０Ｖに落とす。同時にディスチャージ信号Ｓdcにオフの信号を入力する。
【０１１４】
なお、読み出しを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。その結果、メモリセル（２，１）〜（ｍ，１）を構成するメモリトランジスタはオフとなり、読み出し電位Ｖoutはメモリセル（１，１）のみで決まるため、誤読み出しの心配は無い。また、動作電圧が低いために誤書き込みの問題も無い。一列目以外のメモリセルについても、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【０１１５】
なお、本実施例では、読み出し方法としてワード線電位を読み出す方法を採用したが、ビット線電位を読み出す方法を用いることも可能である。
【０１１６】
最後に、消去動作について述べる。消去動作時には、消去信号Ｓeraseにはオンの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオフの信号が入力される。また、ディスチャージ信号Ｓdcにはオフの信号が入力される。その結果、メモリセル（１，１）〜（ｍ，１）への消去動作に関与する回路構成は、図２２のように表される。図２２において、ＶWLはワード線の電位、Ｖscは共通ソース線の電位、Ｖsel（１）〜Ｖsel（ｍ）は選択線の電位である。図２２に示すように、消去動作においてはオペアンプおよび定電流源は関与しない。
【０１１７】
消去時の動作電圧としては、例えば、ＶWL＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel（ｍ）を０Ｖ、および基板電位（またはウェル電位）を８Ｖとすればよい。その結果、一列目のメモリセルを構成する選択トランジスタはオンとなり、メモリトランジスタのコントロールゲート−基板間には１６Ｖ程度の高い電位差が生じる。その結果、ＦＮトンネル電流によってフローティングゲートに蓄積されていた電荷が基板へ引き抜かれる。なお、ビット線は浮遊状態となっている。一列目以外のメモリセルについては、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ワード線が浮遊状態となっているために誤消去の問題はない。なお、基板電位を８Ｖとするかわりに、メモリトランジスタのソース領域とフローティングゲートとの間に一部重なる領域（オーバーラップ領域）を設けて、共通ソース電位Ｖscを８Ｖとすることも可能である。
【０１１８】
ベリファイを行わない書き込み動作後の分布幅を小さくするには、当然、書き込みを行う前しきい値電圧の分布幅が小さいことが必要である。しかしながら、上述した消去動作では、通常狭い分布幅を実現することは困難である。そこで、本実施例においては、ＦＮトンネルによる消去動作の後に、新たに消去状態へのベリファイ書き込みを行うこととする。この消去状態のしきい値電圧は、０Ｖ以上であり、消去後の分布のよりもわずかに高い値とすることが好ましい。なお、消去状態へのベリファイ書き込みには、公知の回路構造と公知の動作方法を用いると良い。また、消去状態へのベリファイ書き込み後には、ディスチャージ動作によって、全てのメモリセルのコントロールゲートの電位を０Ｖとする。
【０１１９】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。
【０１２０】
本実施例では２値の不揮発性メモリについて述べたが、本発明の不揮発性メモリの特徴は高精度のしきい値制御性にあるから、むしろ、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて特にその効果を発揮する。本実施例を実施例１と組み合わせることによって、書き込み時間の短い、また、多値度の高い不揮発性メモリを実現することが可能となる。
【０１２１】
なお、本実施例ではベリファイ動作を用いない書き込み方法について述べたが、もちろん、ベリファイ書き込みを行っても良い。また、本実施例ではメモリセル（１，１）への書き込みと読み出し及び一列目のメモリセル（１，１）〜（ｍ，１）の一括消去の方法を述べたが、これらの動作を複数列に渡って同時に行うことも可能である。これらの応用については、実施の形態で説明を行った通りである。
【０１２２】
なお、本実施例では、消去状態におけるメモリトランジスタのしきい値電圧を正としたが、本発明はこの場合に限られるわけではない。消去状態におけるメモリトランジスタのしきい値電圧が負の場合には、ディスチャージ動作によって、コントロールゲートの電位を消去状態のしきい値電圧より低くすることによって、本実施例と全く同様に動作を行うことができる。この他、メモリトランジスタをスプリットゲート構造とすることも有効である。
【０１２３】
（実施例３）
本発明は、活性領域とコントロールゲート電極の間に電荷蓄積領域を有する様々なメモリ素子に対して適用することが可能である。特に、電化蓄積領域として半導体のクラスタ層、金属のクラスタ層、あるいは窒化膜を設けたメモリ素子に対しても適用することができる。これらのメモリ素子は、電荷を蓄積する領域が空間的に離散的に設けられていることを特徴とする
【０１２４】
電荷を蓄積する領域として半導体または導体のクラスタ層を用いるメモリ素子としては、例えば、特開昭４９−２２３５６号公報に開示されている。その代表的な断面構造を図２６（ａ）に示す。図２６（ａ）に示したメモリ素子は、活性領域２６０１上に、第１の絶縁膜２６０２と、クラスタ層２６０３と、第２の絶縁膜２６０５と、コントロールゲート電極２６０６とが順に積層されてなるメモリトランジスタである。クラスタ層２６０３は、離散的な塊状の半導体または導体（クラスタと呼ぶ）によって構成される層であり、この離散的なクラスタ２６０４が電荷の捕獲中心としての役割を果たす。
【０１２５】
また、電荷を蓄積する領域として窒化膜等を用いるメモリ素子としては、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）等が知られている。ＭＮＯＳ及びＭＯＮＯＳの代表的な断面構造を図２６（ｂ）及び（ｃ）にそれぞれ示す。図２６（ｂ）示したメモリ素子は、活性領域上２６０７に、酸化膜２６０８、窒化膜２６０９、コントロールゲート電極２６１０が積層されてなる。また、図２６（ｃ）示したメモリ素子は、活性領域２６１１上に、酸化膜２６１２、窒化膜２６１３、酸化膜２６１４、コントロールゲート電極２６１５が積層されてなる。いずれにおいても、窒化膜中の空間的に離散的な不純物準位が電荷の捕獲中心としての役割を果たす。
【０１２６】
このようなメモリ素子を本発明の不揮発性メモリに応用する場合においても、実施の形態で説明を行った回路構成と動作方法をそのまま用いることができる。もちろん、動作電圧と動作電流はそれぞれの素子において最適な値を用いることが好ましい。
【０１２７】
メモリ素子として、電荷を蓄積する領域が離散的に設けられている素子を用いた場合、電荷保持特性がトンネル酸化膜の欠陥やピンホールの影響を受けにくいという効果がある。例えば、図２６（ｄ）に示すような、フローティングゲートを有するメモリトランジスタのように、電荷を蓄積する領域が連続的に設けられている場合には、トンネル酸化膜に一箇所のピンホールがあると、フローティングゲートに蓄積された電荷は全てそのピンホールからリークしてしまうため、メモリトランジスタの電荷保持特性に大きく影響する。しかし、電荷を蓄積する領域が離散的に設けられている素子を用いた場合には、ピンホールの影響を受ける領域は限定され、多くの電荷蓄積領域はそのピンホールの影響を受けないため、メモリ素子の電荷保持特性への影響は少ない。
【０１２８】
なお、フローティングゲートを有するメモリトランジスタとは、図２６（ｄ）に示すように、活性領域２６１６上に第１の絶縁膜２６１７と、半導体膜または導体膜によって構成されるフローティングゲート電極２６１８と、第２の絶縁膜２６１９と、コントロールゲート電極２６２０とが順に積層されてなるメモリトランジスタをいう。
【０１２９】
本実施例のメモリ素子を本発明の不揮発性メモリに応用する場合には、特に多値のメモリに応用することが好ましい。多値の不揮発性メモリは、異なる状態を表すしきい値電圧のマージンが少ないために、書き込み時や消去時における高精度のしきい値制御や、良好な電荷保持特性が必要となることは良く知られている。
そして、本発明の不揮発性メモリは、しきい値電圧の制御性に優れるために、多値の不揮発性メモリに対して特に有効であることは、実施の形態及び実施例１で述べた通りである。
【０１３０】
他方、多値の不揮発性メモリのもう一つの問題点である電荷保持特性については、本実施例のメモリ素子を用いることによって、大幅に改善することが可能となる。このように、本実施例で述べたメモリ素子は、本発明を多値の不揮発性メモリに応用する場合に特に好ましいということができる。
【０１３１】
なお、本実施例の構成は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【０１３２】
（実施例４）
本実施例では本発明の不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１３３】
図２３に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２３０１、フラッシュメモリ２３０４（ＲＡＭでも良い）、クロックコントローラ２３０３、キャッシュメモリ２３０２、キャッシュコントローラ２３０５、シリアルインターフェース２３０６、Ｉ／Ｏポート２３０７等から構成される。勿論、図２３に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１３４】
図２３に示すマイクロプロセッサではＣＰＵコア２３０１、クロックコントローラ２３０３、キャッシュコントローラ２３０５、シリアルインターフェース２３０６、Ｉ／Ｏポート２３０７をＣＭＯＳ回路で構成している。また、フラッシュメモリ２３０４には本発明の不揮発性メモリが用いられている。フラッシュメモリ２３０４としては、実施の形態及び実施例１〜３のいずれの構成とも組み合わせることが可能である。なお、キャッシュメモリ２３０２に本発明の不揮発性メモリを利用することも可能である。
【０１３５】
なお、本実施例のマイクロプロセッサは、実施例１〜３のどのような組み合わせからなる構成を用いても良い。
【０１３６】
（実施例５）
本発明の不揮発性メモリはデータの記憶・読み出しを行う記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１３７】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２４、２５に示す。
【０１３８】
図２４（Ａ）はディスプレイであり、筐体２４０１、支持台２４０２、表示部２４０３等を含む。本発明は表示部２４０３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１３９】
図２４（Ｂ）はビデオカメラであり、本体２４１１、表示部２４１２、音声入力部２４１３、操作スイッチ２４１４、バッテリー２４１５、受像部２４１６で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１４０】
図２４（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２４２１、信号ケーブル２４２２、頭部固定バンド２４２３、表示部２４２４、光学系２４２５、表示装置２４２６等を含む。本発明は表示装置２４２６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４１】
図２４（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４３１、記録媒体２４３２、操作スイッチ２４３３、表示部２４３４、２４３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１４２】
図２４（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４４１、表示部２４４２、アーム部２４４３を含む。本発明は表示部２４４２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４３】
図２４（Ｆ）はパーソナルコンピュータであり、本体２４５１、筐体２４５２、表示部２４５３、キーボード２４５４等で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１４４】
図２５（Ａ）は携帯電話であり、本体２５０１、音声出力部２５０２、音声入力部２５０３、表示部２５０４、操作スイッチ２５０５、アンテナ２５０６を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１４５】
図２５（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２５１１、表示部２５１２、操作スイッチ２５１３、２５１４を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１４６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１４７】
【発明の効果】
本発明の不揮発性メモリは、メモリ素子のドレイン電圧とドレイン電流とを制御することによって、書き込み動作において高精度のしきい値制御を行うことが可能となる。
【０１４８】
その結果、ベリファイ書き込みにおいてベリファイ回数を減らすこと、さらにはベリファイ方式を用いない書き込み方法が可能となり、従来と比較して書き込み時間の大幅な短縮を実現することが可能となる。
【０１４９】
本発明は、特に多値の不揮発性メモリに応用した場合に、書き込み時間短縮の効果は大きい。さらに、メモリ素子として、離散的な電荷蓄積領域を有するトランジスタを用いた場合には、電荷保持特性に優れ、書き込み時のしきい値制御性にも優れた多値の不揮発性メモリを提供することができる。
【０１５０】
本発明のしきい値制御性の優れた不揮発性メモリを搭載することによって、高速書き込み動作が可能な不揮発性メモリを具備する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図２】 本発明の不揮発性メモリのしきい値電圧と書き込み時間の関係を示す図。
【図３】 本発明の不揮発性メモリの書き込み動作後のしきい値分布を表す図。
【図４】 本発明の不揮発性メモリの全体構成を示す図。
【図５】 本発明の不揮発性メモリの部分構成を示す図。
【図６】 本発明の不揮発性メモリの部分構成を示す図。
【図７】 本発明の不揮発性メモリの部分構成を示す図。
【図８】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図９】 本発明の不揮発性メモリの書き込み時の動作点を示す図。
【図１０】 本発明の不揮発性メモリの読み出し動作を説明する回路図。
【図１１】 本発明の不揮発性メモリの読み出し時の動作点を示す図。
【図１２】 本発明の不揮発性メモリの消去動作を説明する回路図。
【図１３】 本発明の不揮発性メモリのしきい値分布を表す図。
【図１４】 本発明の不揮発性メモリのしきい値電圧と書き込み時間の関係を示す図。
【図１５】 本発明の不揮発性メモリの書き込み回路図。
【図１６】 本発明の不揮発性メモリの書き込み時のタイミングチャート。
【図１７】 本発明の不揮発性メモリの書き込み回路図。
【図１８】 本発明の不揮発性メモリの全体構成を示す図。
【図１９】 本発明の不揮発性メモリの部分構成を示す図。
【図２０】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図２１】 本発明の不揮発性メモリの読み出し動作を説明する回路図。
【図２２】 本発明の不揮発性メモリの消去動作を説明する回路図。
【図２３】 本発明の不揮発性メモリを用いた半導体回路を示す図。
【図２４】 本発明の不揮発性メモリを用いた電子機器を示す図。
【図２５】 本発明の不揮発性メモリを用いた電子機器を示す図。
【図２６】 本発明の不揮発性メモリを構成するメモリ素子の断面図。
【符号の説明】
１０１ メモリトランジスタ
１０２ 定電流源
１０３ オペアンプ
【発明が属する技術分野】
本発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically Erasable and Programmable Read Only Memoryともいう）に関する。なお、本発明は、特に多値技術を用いた半導体不揮発性メモリに対して有効である。また、本発明は半導体不揮発性メモリを具備する半導体装置に関する。
【０００２】
本明細書において、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、文字通り、電気的な書き込みおよび電気的な消去が可能な半導体不揮発性メモリの全体を指し、例えばフル機能ＥＥＰＲＯＭ、或はフラッシュメモリをその範疇に含む。また、特に断りのない場合、不揮発性メモリおよび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。また、半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、マイクロプロセッサ、液晶表示装置および発光装置に代表される電気光学装置、ならびにマイクロプロセッサあるいは電気光学装置を搭載した電子機器をその範疇に含む。
【０００３】
【従来の技術】
近年、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）、特にフラッシュメモリが磁気ディスクあるいはＤＲＡＭに置き代わる有力なメモリの候補として注目を浴びている。なかでも、個々のメモリ素子が３値以上データを記憶する、いわゆる多値の不揮発性メモリが大容量メモリとして注目されている。
【０００４】
不揮発性メモリは、その回路構成や動作方法の違いによって、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、或はＤＩＮＯＲ型といった種類に分けられる。また、不揮発性メモリを構成するメモリ素子としては、フローティングゲートを有するメモリトランジスタ、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）構造あるいはＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のメモリトランジスタ等が知られている。
【０００５】
従来の不揮発性メモリは、代表的な書き込み動作として、ホットエレクトロン注入の方法（ＨＥ注入方式と呼ぶ）と、ＦＮトンネル電流による電荷注入の方法（ＦＮ電流方式と呼ぶ）とが挙げられる。ＨＥ注入方式では、メモリトランジスタに高いコントロールゲート電圧と高いドレイン電圧を印加して、インパクトイオン化を起こし、発生したホットエレクトロンをゲート電極側に引き込むことによってメモリトランジスタに電荷を注入する。一方、ＦＮ電流方式では、コントロールゲート電極と基板との間に高電圧を印加しＦＮトンネル電流を流すことによって、メモリトランジスタに電荷を注入する。
【０００６】
いずれの場合においても、書き込み後のしきい値電圧が所定の範囲内にあることを確かめるために、通常はベリファイ書き込みが行われる。特に、多値の不揮発性メモリにおいては、書き込み後のしきい値電圧を高精度に制御する必要が有るためにベリファイ書き込みが不可欠である。ベリファイ書き込みは、少量の電荷注入としきい値電圧を確認するための読み出しとを交互に行う方法である。そして、書き込み後のしきい値電圧が所定の範囲内に納まるまでこの動作が繰り返される。
【０００７】
【発明が解決しようとする課題】
上述した電荷注入の方法は、電荷注入量を精度よく制御することが難しいという問題があった。これは、メモリトランジスタに同じ動作電圧を印加した場合でも、メモリトランジスタの電荷蓄積量、つまりしきい値電圧が異なると、電荷注入速度が異なるためである。
【０００８】
そのため、しきい値電圧の異なるメモリトランジスタはもちろん、同一のメモリトランジスタであっても時間と共に電荷注入速度が変化する。例えば、電子を注入する場合、しきい値電圧は増加し、チャネル領域からみた実行的なゲート電圧が減少するので、電荷注入速度は減少する。
【０００９】
さらに、トンネル酸化膜の膜質のばらつきなどの要因によって電荷注入速度がばらつくと、書き込み前のメモリトランジスタのしきい値電圧が等しかったとしても、徐々に電荷蓄積量に差が生じることになる。そして、しきい値電圧に差が生じると、さらに電荷注入量がばらつくという悪循環が生じる。
【００１０】
ベリファイ書き込みは、このような問題を解決する方法の一つである。ベリファイ書き込みでは、少量の電荷を注入する毎にしきい値電圧の確認を行うので、電荷注入量を高精度に制御する必要がない。しかしながら、ベリファイ書き込みは、電荷注入の動作を分割し、その間に読み出し動作を行うために、本質的に時間がかかるという問題点がある。
【００１１】
なお、ベリファイ書き込みにおいても、電荷注入量を精度よく制御することは重要である。電荷注入量を高精度に制御することによって、電荷注入の動作の分割を少なくすることができ、ベリファイ書き込み時間を短縮することができる。
【００１２】
本発明は、上記問題点を鑑みてなされたものである。本発明では、電荷注入量を高精度に制御することができるな書き込み動作を行う不揮発性メモリを提供することを課題とする。そして、ベリファイ書き込み時間の短縮、さらにはベリファイ方式を用いない書き込み方式によって、書き込み時間の大幅な短縮を実現する不揮発性メモリを提供することを課題とする。またこのような不揮発性メモリを具備する半導体装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
既に述べたように、従来の書き込み方法では、電荷注入速度がメモリトランジスタの電荷蓄積量、従ってしきい値電圧に依存してしまう。その結果、異なる状態のメモリトランジスタはもちろん、同一のメモリトランジスタであっても時間と共に電荷注入速度は変化し、電荷注入量の制御が難しくなっていた。
【００１４】
このことは逆に、電荷注入量を高精度に制御するためには、メモリトランジスタの電荷蓄積量、つまりしきい値電圧に依存しない電荷注入速度を有する書き込み方法が有効であることを意味する。本発明者は、電荷注入速度がメモリトランジスタのしきい値電圧に依存するのは、書き込み時にメモリトランジスタのコントロールゲート電圧を直接制御するためであると考え、新たな書き込み方法として、メモリトランジスタのドレイン電圧とドレイン電流を制御する方法を考案した。
【００１５】
つまり、本発明の不揮発性メモリは、メモリトランジスタのドレイン電圧とドレイン電流とを制御することによってホットエレクトロン注入方式の書き込み動作を行うことを特徴とする。この書き込み方法は、コントロールゲート電圧を直接制御するのではなく、ドレイン電流が一定となるように間接的にコントロールゲート電圧を制御することを特徴とし、電荷注入速度がしきい値電圧に依存しないことを特徴とする。
【００１６】
本発明の不揮発性メモリにおける書き込み動作を理解するために、一つのメモリ素子に書き込みを行う簡単な回路を例にとって、その動作方法を説明する。説明には図１（ａ）若しくは（ｂ）を用いる。
【００１７】
メモリ素子としては、図２６に示すような様々な素子を用いることができる（詳細は実施例３を参照）。図２６（ａ）は、活性領域２６０１上に第１の絶縁膜２６０２と、半導体または導体のクラスタ２６０４によって構成されるクラスタ層２６０３と、第２の絶縁膜２６０５と、コントロールゲート電極２６０６とが順に積層されてなるメモリトランジスタであり、以下ではクラスタ層を有するメモリトランジスタと呼ぶ。また、図２６（ｄ）は、活性領域２６１６上に第１の絶縁膜２６１７と、半導体膜または導体膜によって構成されるフローティングゲート電極２６１８と、第２の絶縁膜２６１９と、コントロールゲート電極２６２０とが順に積層されてなるメモリトランジスタであり、以下、フローティングゲートを有するメモリトランジスタと呼ぶ。また、図２６（ｂ）、（ｃ）はそれぞれＭＮＯＳ構造のメモリトランジスタ及びＭＯＮＯＳ構造のトランジスタである。
【００１８】
ここでは、メモリ素子として、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造のメモリトランジスタ、あるいはＭＯＮＯＳ構造のメモリトランジスタを用いた回路図の例を図１（ａ）に、またフローティングゲートを有するメモリトランジスタを用いた回路図の例を図１（ｂ）に示してある。それぞれのメモリ素子の記号が象徴するように、図１（ａ）に示したメモリトランジスタは電荷を蓄積する領域が空間的に離散的であることを特徴とし、図１（ｂ）に示したメモリトランジスタは電荷を蓄積する領域が連続的であることを特徴とする。いずれの場合も、動作方法は全く同じであり、ここでは図１（ａ）を例にとって説明を行う。
【００１９】
図１（ａ）に示した回路図は、メモリトランジスタ１０１（ａ）、電流量Ｉを供給する定電流源１０２、およびオペアンプ１０３によって構成されている。メモリトランジスタ１０１（ａ）のコントロールゲート電極にはオペアンプ１０３の出力が、ドレイン電極には定電流源１０２が接続されており、ソース電極は接地されている。また、オペアンプ１０３の２つの入力端子には、定電流源１０２と電圧Ｖpgmとがそれぞれ接続されている。
【００２０】
図１に示した回路は負帰還の特性を有しており、オペアンプ１０３に入力される２つの電位は常に等しい状態で動作する。その結果、図１に示した回路図においてメモリトランジスタ１０１（ａ）は、ドレイン電圧がＶpgmに等しく、またドレイン電流がＩに等しい状態で動作する。
【００２１】
実際に、メモリトランジスタ１０１（ａ）のドレイン電圧がＶpgmより高い場合には、オペアンプ１０３からは正の電流が出力され、メモリトランジスタ１０１（ａ）のコントロールゲート電圧が上昇する。その結果、メモリトランジスタ１０１（ａ）のコンダクタンスが増加し、ドレイン電圧は引き下げられる。また逆に、メモリトランジスタ１０１（ａ）のドレイン電圧がＶpgmより低い場合には、オペアンプ１０３からは負の電流が出力され、メモリトランジスタ１０１（ａ）のコントロールゲート電圧が低下する。その結果、メモリトランジスタ１０１（ａ）のコンダクタンスが減少し、ドレイン電圧は引き上げられることがわかる。
【００２２】
本発明では、以上のようにメモリトランジスタのドレイン電圧とドレイン電流とを制御することによって、ＨＥ注入方式の書き込み動作を行う。なお、Ｖpgmを書き込み電圧、Ｉを書き込み電流と呼ぶ。
【００２３】
上述した書き込み方法を用い、ドレイン電圧とドレイン電流とを一定とすると、メモリトランジスタのチャネル領域はフローティングゲートの電荷蓄積量に依らずに同じ状態をとる。つまり、コントロールゲート電圧はしきい値電圧のシフトと同じ量だけシフトし、チャネル領域からみた実行的なゲート電圧は常に一定に保たれた状態となる。さらに、ドレイン電圧とドレイン電流が一定であれば、一定量のホットエレクトロンが発生するため、フローティングゲートへの電荷注入速度は一定となる。
【００２４】
このことは、書き込み電圧Ｖpgmと書き込み電流Ｉが一定の場合、メモリトランジスタのしきい値電圧のシフトΔＶthと書き込み時間ｔwとが、図２の曲線２０１に示すような直線で表されることを意味する。その結果、本発明の不揮発性メモリは、書き込み時間を制御することによって、しきい値電圧を高精度に制御することが可能となる。
【００２５】
なお、図２には、従来の書き込み方法におけるしきい値電圧のシフトと書き込み時間の関係も示されている（図２の曲線２０２）。従来の書き込み方法において、コントロールゲート電圧を一定とした場合には、チャネル領域からみた実行的なゲート電圧が時間と共に減少するために、しきい値電圧のシフト量は減少する。このため、書き込み時間を制御することによってしきい値電圧のシフトを高精度で制御することが難しいことがわかる。
【００２６】
本発明において、書き込み時の電荷注入速度は、メモリトランジスタのドレイン電圧とドレイン電流とを適切な値に設定することにより最適化することができる。本発明における書き込み方法はホットエレクトロン注入であるから、ドレイン電圧としてはホットエレクトロンが発生する程度の大きさが必要である。一方で、多量のホットエレクトロンが発生してしまうと電荷注入量の制御性が低下してしまうため、ドレイン電圧が大きすぎても好ましくない。メモリトランジスタのドレイン電圧は、メモリトランジスタのサイズにも依るが、３Ｖ以上であることが好ましく、また、線形領域に比較的近い飽和領域で動作することが好ましい。さらに、そのような領域において、書き込み電圧Ｖpgmと書き込み電流Ｉとを大きな値に設定することによって書き込み速度は向上し、逆に小さな値に設定することによって消費電流を抑えることが可能となる。書き込み電圧Ｖpgmと書き込み電流Ｉは、不揮発性メモリの用途に応じてそれぞれ最適な動作点の設定を行えば良い。
【００２７】
また、上述した書き込み方法はホットエレクトロン注入の方法であるから、トンネル酸化膜によるエネルギー障壁よりも遥かに高いエネルギーを有する電子が主に関与する。そのため、トンネル酸化膜の膜質のばらつきはホットエレクトロンの注入量にほとんど影響を与えず、ＦＮトンネル電流による電荷注入の方法と比較して、ばらつきの少ないしきい値制御が可能となる。
【００２８】
本発明の不揮発性メモリは、上述した書き込み動作を用いることによって、以下のように書き込み時間の大幅な短縮が可能となる。
【００２９】
まず、図３を参照する。図３は、しきい値電圧の揃ったメモリトランジスタに対して、従来の書き込みと、本発明における書き込みとをベリファイ動作無しで行った後のしきい値分布を定性的に表したものである。分布３０２は従来の書き込み後のしきい値電圧の分布を、分布３０１は本発明における書き込み後のしきい値電圧の分布を表す。また、Ｖtarは設定した書き込み後のしきい値電圧である。図３において、本発明における書き込み後の分布３０２を従来の書き込み後の分布３０１と比較すると、分布の中心とＶtarとのずれ、および分布幅がいずれも小さくなっている（ΔＶ＜ΔＶ'かつδｖ＜δｖ'）。
【００３０】
一般に、異なる状態を表すしきい値電圧の差が、書き込み後の分布幅および中心のずれと比較して小さい場合には、一度の書き込みで全てのメモリセルを所定の状態にすることができないため、ベリファイ書き込みが必要となる。また、逆にしきい値電圧の差が書き込み後の分布幅および中心のずれより大きい場合には、一度の書き込み動作で書き込みを行うことができる。なお、ベリファイ書き込みとは、書き込みを一度で行うのではなく、少量の書き込みとしきい値を確認するための読み出しとを交互に行う方法を言う。そして、所定のしきい値に達するまでこの動作を繰り返す。
【００３１】
従来の書き込み方法は、図３に示したように書き込み後の分布幅δｖ'および中心のずれΔＶ'が大きいために、通常、ベリファイ書き込みの方法が用いられる。
【００３２】
本発明における書き込み方法を用いた場合には、図３に示したように書き込み後の分布幅δｖおよび中心のずれΔＶが小さいために、従来の書き込み方法ではベリファイ動作が必要であるようなしきい値電圧の差であっても、ベリファイ動作を行わない書き込み動作を行うことが可能となる。具体的には、異なる状態間のしきい値電圧の差が本発明における書き込み後のしきい値電圧の分布幅δｖ及び中心のずれΔＶより大きい場合にベリファイ動作を行わない書き込み動作が可能となる。
【００３３】
また、多値の不揮発性メモリのように、異なる状態を表すしきい値電圧の差が小さい場合には、本発明による書き込み方法を用いる場合においてもベリファイ動作が必要となる。この場合には、書き込み動作をベリファイ動作を行わない第１の書き込み動作とベリファイ動作を行う第２の書き込み動作によって構成するとよい。具体的には、まず第１の書き込み動作によって最終的なしきい値電圧よりもわずかに低い（δｖまたはΔＶ程度）状態への書き込みを行い、次に残ったしきい値電圧の不足分（δｖまたはΔＶ程度）についてベリファイ書き込みを行う。第２の書き込み動作で書き込む量はごく僅かであるため、従来のベリファイ書込と比較してベリファイ回数を大幅に減らすことができる。
【００３４】
このように、本発明における書き込み方法を用いる場合、ベリファイを行わない書き込み動作はもちろん、ベリファイを行う書き込み動作においても、ベリファイ回数を減らすことができ、書き込み時間を大幅に短縮することが可能となる。
【００３５】
また、従来の書き込み方法では、図２に示すように、しきい値電圧が増加すると電荷注入速度が低下し、書き込み動作が遅くなるが、本発明における書き込み方法では、高いしきい値電圧においても電荷注入速度は一定であり、高速な書き込み動作が可能となる。
【００３６】
以下に、本発明の構成を示す。
【００３７】
活性領域とコントロールゲート電極との間に電荷蓄積領域を有するメモリ素子によって構成される電気的書き込みおよび消去可能な不揮発性メモリにおいて、前記メモリ素子を流れる電流量と該メモリ素子のドレイン電圧とを制御することによって前記電荷蓄積領域への電荷注入量を制御することを特徴とする不揮発性メモリが提供される。
【００３８】
活性領域とコントロールゲート電極との間に電荷蓄積領域を有するメモリ素子によって構成される電気的書き込みおよび消去可能な不揮発性メモリにおいて、前記電荷蓄積領域への電荷注入は、前記メモリ素子を流れる電流量と該メモリ素子のドレイン電圧とを一定とすることによって行い、前記メモリ素子に電流が流れる時間を制御することによって前記電荷蓄積領域への電荷注入量を制御することを特徴とする不揮発性メモリが提供される。
【００３９】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを制御することによって書き込み動作を行うことを特徴とする不揮発性メモリが提供される。
【００４０】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ機能を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ時間を制御することによって書き込み動作を行うことを特徴とする不揮発性メモリが提供される。
【００４１】
複数のメモリセルがマトリクス状に配置されたメモリセルと、書き込み回路とを有する電気的書き込みおよび消去可能な不揮発性メモリであって、前記複数のメモリセルはそれぞれメモリ素子と選択トランジスタとを有し、前記メモリ素子は活性領域とコントロールゲート電極との間に電荷蓄積領域を有し、前記メモリ素子は、２値以上であるｋ値の状態を、しきい値電圧Ｖｔｈ０を有する消去状態、及び前記消去状態よりも高い（ｋ−１）個の異なるしきい値電圧Ｖｔｈ１、Ｖｔｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態によって記憶し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ機能を有し、前記書き込み回路は、前記メモリ素子を流れる電流量と前記メモリ素子のドレイン電圧とを一定に保つ書き込み時間を制御することによって書き込み動作を行い、前記消去状態から前記しきい値電圧Ｖｔｈ１、Ｖｔｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態への書き込み時間ｔｗ１、ｔｗ２、〜、ｔｗ（ｋ−１）の比は、ｔｗ１：ｔｗ２：〜：ｔｗ（ｋ−１）＝（Ｖｔｈ１−Ｖｔｈ０）：（Ｖｔｈ２−Ｖｔｈ０）：〜：（Ｖｔｈ（ｋ−１）−Ｖｔｈ０）であることを特徴とする不揮発性メモリが提供される。
【００４２】
前記メモリ素子は多値データを記憶してもよい。
【００４３】
前記不揮発性メモリは前記メモリ素子のゲート電圧を読み出すことによって読み出し動作を行ってもよい。
【００４４】
前記不揮発性メモリの書き込み動作では、ベリファイ動作を行わなくてもよい。
【００４５】
前記不揮発性メモリの書き込み動作は第１の書き込み動作と第２の書き込み動作からなり、前記第１の書き込み動作ではベリファイ動作を行わず、前記第２の書き込み動作ではベリファイ動作を行なってもよい。
【００４６】
前記不揮発性メモリを構成するメモリ素子は、活性領域上に第１の絶縁膜と、半導体膜または導体膜によって構成されるフローティングゲート電極と、第２の絶縁膜と、コントロールゲート電極とが順に積層されてなるメモリトランジスタであってもよい。
【００４７】
前記不揮発性メモリを構成するメモリ素子は、活性領域上に第１の絶縁膜と、半導体または導体からなるクラスタを電荷の捕獲中心として絶縁物内部に有するクラスタ層と、第２の絶縁膜と、コントロールゲート電極とが順に積層されてなるメモリトランジスタであってもよい。
【００４８】
前記不揮発性メモリを構成するメモリ素子はＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタであってもよい。
【００４９】
前記不揮発性メモリを記録媒体として利用することを特徴とする半導体装置が提供される。
【００５０】
前記半導体装置として、マイクロプロセッサが提供される。
【００５１】
前記半導体装置として、ディスプレイ、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００５２】
【発明の実施の形態】
本実施の形態では、上述した書き込み動作を行う不揮発性メモリの回路構成と動作方法について説明を行う。なお、ここでは、簡単のため２値の不揮発性メモリの場合について、またベリファイ動作を行わない書き込み方法について述べるが、多値の不揮発性メモリに対しても、またベリファイ書き込みを行う場合においても本実施の形態を適用することは容易である。
【００５３】
図４には、ｍ行ｎ列（ｍ、ｎはそれぞれ１以上の整数）のメモリセルアレイを有する本発明の不揮発性メモリの回路図の一例を示す。図４に示した不揮発性メモリは、メモリセルアレイ４０１、Ｘアドレスデコーダ４０２、Ｙアドレスデコーダ４０３、制御回路４０４（１）〜４０４（ｎ）、読み出し・書き込み回路４０５、および他の周辺回路（図示せず）によって構成される。他の周辺回路には、アドレスバッファ回路、電源発生回路、昇圧回路、電源制御回路、その他の制御回路、等が含まれ、必要に応じて設けられる。
【００５４】
なお、本明細書において、書き込み回路とは書き込み動作に関与する回路全体を指すが、書き込み動作に関与する一部分だけを取り出して書き込み回路と呼ぶ場合もある。例えば、図４に示した不揮発性メモリの回路図において、書き込み回路は、書込・読出回路４０５と制御回路４０４とを含む書き込み動作に関与する回路全体を指すが、その一部分である書込・読出回路４０５だけを指す場合もある。また、読み出し回路に関しても同様であり、読み出し回路とは、読み出し動作に関与する回路全体を指すが、その一部分だけを取り出して読み出し回路と呼ぶ場合もある。いずれを指すか明確ではない場合には、動作全体に関与する広い意味での書き込み回路および読み出し回路を指すものとする。
【００５５】
本実施の形態の不揮発性メモリは、各メモリセルがメモリトランジスタＭＴｒ及び選択トランジスタＳＴｒによって構成される。メモリトランジスタＭＴｒはフローティングゲートを有するメモリトランジスタ（実施例３参照）であり、選択トランジスタＳＴｒは通常のトランジスタである。なお、メモリトランジスタＭＴｒとしては、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタのような電荷蓄積領域が空間的に離散的であるようなメモリ素子を用いることもできる（実施例３）。各メモリセルが１ビットのデータを記憶する場合には、本実施の形態の不揮発性メモリはｍ×ｎビットの記憶容量を有することになる。
【００５６】
図４において、メモリセル（ｉ，ｊ）（１≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード線ＷＬｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続されている。具体的には、メモリトランジスタＭＴｒのコントロールゲート電極にワード線ＷＬｊが、ソース電極に共通ソース線ＳＣが接続されており、また、選択トランジスタＳＴｒのゲート電極に選択線ＳＬｉが、ドレイン電極にビット線ＢＬｉが接続されている。また、メモリセル（ｉ，ｊ）を構成するメモリトランジスタＭＴｒと選択トランジスタＳＴｒとは直列に接続されている。選択線ＳＬ１〜ＳＬｍはＹアドレスでコーダ４０３に、また、ワード線ＷＬｊとビット線ＢＬｊは制御回路４０４（ｊ）（１≦ｊ≦ｎ）に接続されている。また制御回路４０４（１）〜４０４（ｎ）はＸアドレスデコーダ４０２、及び読み出し・書き込み回路４０５に接続されている。
【００５７】
次に、制御回路４０４（１）〜（ｎ）について説明する。ｎ個の制御回路は全て同じであるため、以下、一つを代表して制御回路４０４と書く。図５には、制御回路４０４の回路図の一例が示されており、制御回路４０４はオペアンプ５０１、定電流源５０２及び複数のスイッチトランジスタ５０３〜５１０によって構成されている。オペアンプ５０１は、入力の一方が電圧Ｖinと接続されており、他方が定電流源５０２、及びスイッチトランジスタ５０６と５０８を介してビット線ＢＬと接続されている。また、ワード線ＷＬは、スイッチトランジスタ５０５と５０７を介してオペアンプ５０１の出力、スイッチトランジスタ５０３と５１０を介して消去電圧Ｖerase、およびスイッチトランジスタ５０４、５０９を介して読み出し電位Ｖout、と接続されている。
【００５８】
また、スイッチトランジスタ５０３および５０４〜５０６はＸアドレスデコーダの出力信号Ｖxdec(b)およびVxdec(a)にそれぞれ接続されており、スイッチトランジスタ５０７、５０８は書込・読出信号Ｓw/rに、スイッチトランジスタ５０９は読み出し信号Ｓreadに、またスイッチトランジスタ５１０は消去信号Ｓeraseに接続されている。さらに、Ｘアドレスデコーダの出力信号Ｖxdec(a)と書込・読出信号Ｓw/rが、オペアンプ５０１に接続されている。
【００５９】
オペアンプ５０１と定電流源５０２としては、例えば図６及び図７に示した回路図を用いることができる。図６（ａ）には、オペアンプ５０１の記号が書かれており、端子Ａ、Ｂ、Ｃ、Ｄ、Ｅが定義されている。図６（ｂ）には、オペアンプ５０１の回路図が示されている。オペアンプ５０１は、２つのｐチャネル型トランジスタ６０２、６０３と２つのｎチャネル型トランジスタ６０４、６０５、および定電流源６０１によって構成される差動増幅回路である。さらに、オペアンプのスイッチとして、ｎチャネル型のスイッチトランジスタ６０６、６０７が定電流源に直列に接続されている。また、図６（ｃ）には、定電流源６０１として、負荷抵抗６１０と２つのｎチャネル型トランジスタ６０８、６０９からなるカレントミラー型の定電流源が示されている。また図７には、図５における定電流源５０２の回路図として、負荷抵抗７０３と２つのｐチャネル型トランジスタ７０１、７０２からなるカレントミラー型の定電流源が示されている。もちろん、オペアンプ５０１と定電流源５０２として、他の公知の回路を用いてもよい。
【００６０】
次に、本実施の形態の不揮発性メモリの動作方法について述べる。ここでは、メモリセル（１，１）への書き込みおよび読み出しと、一列目のメモリセル（１，１）〜（１，ｍ）の一括消去について説明する。もちろん、他のメモリセルに対しても同様の動作を行うことができる。なお、本実施の形態では、各メモリトランジスタは２値のデータを記憶し、また書き込み時にはベリファイ動作を行わない場合について述べる。
【００６１】
まず、各動作が行われる前に、一列目のメモリセルがＸアドレスデコーダによって選択される。具体的には、Ｘアドレスデコーダの出力信号によって、制御回路４０４（１）を構成するスイッチトランジスタ５０３〜５０６がオンとなると共に、制御回路４０４（２）〜４０４（ｎ）を構成するスイッチトランジスタ５０３〜５０６は全てオフとなる。また、制御回路４０４（１）が選択されると同時に、消去信号Ｓerase、書込・読出信号Ｓw/r、及び読み出し信号Ｓreadによって制御回路４０４（１）の動作モードが選択される。
【００６２】
書き込み動作では、消去信号Ｓeraseと読み出し信号Ｓreadに接続されるスチッチトランジスタ５０９、５１０は全てオフとなる。以下、信号線に接続される全てのスイッチトランジスタがオフとなる信号をオフの信号、信号線に接続される全てのスイッチトランジスタがオンとなる信号をオンの信号、と呼ぶ。つまり、消去信号Ｓeraseと読み出し信号Ｓreadにはオフの信号が入力される。一方、書込・読出信号Ｓw/rにはオンの信号が入力される。その結果、メモリセル（１，１）への書き込み動作に関与する回路構成は、図８のように表すことができる。図８において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖpgmは書き込み電位、Ｉは定電流源が供給する電流である。図８に示した回路図は、選択トランジスタＳＴｒを除いて図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【００６３】
書き込み時の動作電圧としては、例えば、Ｖsel＝１０Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６Ｖ、Ｉ＝１０ｍＡとすればよい。この場合のメモリトランジスタの動作点を図９に示す。曲線９０１および９０２はそれぞれメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭＴｒの動作点は２本の曲線の交点Ｐで表される。ここでは、選択トランジスタＳＴｒのコンダクタンスをメモリトランジスタＭＴｒのコンダクタンスよりも十分大きく設定した。書き込み時の動作電圧は、このように、書き込み電圧Ｖpgmを弱いインパクトイオン化が起こる程度の大きさとし、また、メモリトランジスタの動作点が線形領域に近い飽和領域となるように設定することが好ましい。
【００６４】
上述した書き込み方法によって、メモリセル（１，１）への、電荷注入速度が一定の書き込み動作が可能となる。本実施の形態において、メモリトランジスタは１ビット（“０”または“１”の２値）の情報を記憶するものとし、“０”を書き込む場合には何もせず、“１”を書き込む場合には時間ｔwだけ上述した書き込み動作を行う。なお、書き込み動作はしきい値電圧Ｖthの良く揃った状態に対して行われるものとする。また、時間ｔwは、“１”の状態を得るのに必要な書き込み時間であり、あらかじめ調べられている。本実施の形態では、このようにベリファイ動作を行わず時間ｔwの書き込み動作を行うだけであるため、書き込み時間は従来のベリファイ書き込みと比較して大幅に短縮することができる。もちろん、このような書き込み動作が可能となるのは、本発明における書き込み方法によって、高精度かつ分布幅の小さいしきい値分布が得られるためである。
【００６５】
なお、書き込みを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。さらに、書き込み時のワード線の電位ＶWLが、メモリセル（２，１）〜（ｍ，１）においてトンネル電流による誤書き込みが行われない程度であるように書き込み時の動作電圧を設定する必要がある。また、一列目以外のメモリセルに関しては、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【００６６】
次に、読み出し動作について述べる。読み出し動作では、消去信号Ｓeraseにはオフの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオンの信号が入力される。その結果、メモリセル（１，１）への読み出し動作に関与する回路構成は、図１０のように表すことができる。図１０において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖoutは出力される読み出し電位である。またオペアンプ１００１には電位Ｖreadが入力され、定電流源１００２からは定電流Ｉが供給される。図１０に示した回路図は、選択トランジスタＳＴｒと読み出し電位Ｖoutの出力部分を除いて、図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【００６７】
読み出し時の動作電圧としては、例えば、Ｖsel＝３Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１Ｖ、Ｉ＝１ｍＡとすればよい。この場合のメモリトランジスタの動作点を図１１に示す。曲線１１０１および１１０２はそれぞれメモリトランジスタＭＴｒおよび選択トランジスタＳＴｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭＴｒの動作点は２つの曲線の交点Ｐで表される。なお、選択トランジスタＳＴｒのコンダクタンスはメモリトランジスタＭＴｒのコンダクタンスよりも十分大きく設定してある。読み出し時の動作電圧としては、インパクトイオン化によってホットエレクトロンが発生しない条件とする必要がある。そのためには、図１１に示すように、Ｖreadを低く設定するとよい。
【００６８】
そして、この動作電圧のもとで読み出し電位Ｖoutを読み出すことによって、メモリセルに格納されているデータを読み出すことができる。この読み出し動作では、メモリトランジスタＭＴｒのしきい値電圧がΔＶthだけ増加すると、制御回路４０４（１）の負帰還の特性によってメモリトランジスタＭＴｒのコントロールゲート電圧、つまり読み出し電位ＶoutもΔＶthだけ増加することを利用する。
【００６９】
なお、読み出しを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。その結果、読み出し電位Ｖoutはメモリセル（１，１）のみで決まり、誤読み出しの心配は無い。また、動作電圧が低いために誤書き込みの問題も無い。一列目以外のメモリセルについても、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【００７０】
なお、本実施の形態では、読み出し方法としてワード線電位を読み出す方法を採用したが、ビット線電位を読み出す方法を用いることも可能である。
【００７１】
最後に、消去動作について述べる。消去動作時には、消去信号Ｓeraseにはオンの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオフの信号が入力される。その結果、メモリセル（１，１）〜（ｍ，１）への消去動作に関与する回路構成は、図１２のように表される。図１２において、ＶWLはワード線の電位、Ｖscは共通ソース線の電位、Ｖsel（１）〜Ｖsel（ｍ）は選択線の電位である。図１２に示すように、消去動作においてはオペアンプおよび定電流源は関与しない。
【００７２】
消去時の動作電圧としては、例えば、ＶWL＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel（ｍ）を０Ｖ、および基板電位（またはウェル電位）を８Ｖとすればよい。その結果、一列目のメモリセルを構成するメモリトランジスタのコントロールゲート−基板間には高い電位差が生じ、ＦＮトンネル電流によってフローティングゲートに蓄積されていた電荷が基板へ引き抜かれる。なお、選択トランジスタはオフであり、メモリトランジスタのドレイン領域は浮遊状態となっている。また、一列目以外のメモリセルについては、制御回路４０４（２）〜４０４（ｎ）が非選択の状態であり、ワード線が浮遊状態となっているために誤消去の問題はない。なお、基板電位を８Ｖとするかわりに、メモリトランジスタのソース領域とフローティングゲートとの間に一部重なる領域（オーバーラップ領域）を設けて、共通ソース電位Ｖscを８Ｖとすることも可能である。
【００７３】
ベリファイを行わない書き込み動作後の分布幅を小さくするには、当然、書き込みを行う前しきい値電圧の分布幅が小さいことが必要である。しかしながら、上述した消去動作では、通常狭い分布幅を実現することは困難である。そこで、本実施の形態においては、ＦＮトンネルによる消去動作の後に、新たに消去状態へのベリファイ書き込みを行うこととする。この消去状態のしきい値電圧としては、消去後の分布のよりもわずかに高い値とすることが好ましい。なお、消去状態へのベリファイ書き込みには、公知の回路構造と公知の動作方法を用いると良い。
【００７４】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。本実施の形態で説明した動作電圧をまとめると、表１のようになる。なお、表１には、消去方法としてソース領域へ電荷を引き抜く場合の動作電圧が書かれている。
【００７５】
【表１】
本実施の形態では、２値の不揮発性メモリについて述べた。しかしながら、本発明は２値の不揮発性メモリに限られるわけではない。むしろ、本発明の不揮発性メモリの特徴は高精度のしきい値制御性にあるから、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて特にその効果を発揮する。本発明を多値の不揮発性メモリに応用することにより、従来の比較して書き込み時間を短縮することができ、また、高い多値度を実現することが可能となる。本発明を多値のメモリに応用した例については実施例１を参照することができる。なお、本明細書では、一つのメモリセルが記憶できる状態数を多値度と呼ぶ。
【００７７】
また、本実施の形態ではベリファイ動作を用いない書き込み方法について述べたが、もちろん、ベリファイ動作を用いた書き込み方法を行っても良い。その場合には、書き込み動作をベリファイ動作を行わない第１の書き込み動作とベリファイ動作を行う第２の書き込み動作によって構成するとよい。具体的には、まず第１の書き込み動作では、高精度のしきい値制御特性を活かして、最終的なしきい値電圧よりもわずかに低い状態への書き込みを行い、次に残ったしきい値電圧の不足分についてベリファイ書き込みを行うことが好ましい。その結果、従来のベリファイ書き込みと比較して、ベリファイ動作の回数を少なくすることができ、ベリファイ書き込みの時間を短縮することが可能となる。なお、ベリファイ書き込みとしては、公知の回路構造と公知の動作方法を用いると良い。
【００７８】
また、本実施の形態ではメモリセル（１，１）への書き込みと読み出し及び一列目のメモリセル（１，１）〜（ｍ，１）の一括消去の方法を述べたが、これらの動作を複数列に渡って同時に行うことも可能である。特に、制御回路４０４（１）〜４０４（ｎ）を全て選択することによって、一行目のメモリセル（１，１）〜（１，ｎ）への同時書き込みと同時読み出し、及び全てのメモリセルの一括消去を行うことが可能である。もちろん、書き込み・読み出し回路４０５としては、ｎビットのデータを並列に扱うことのできる回路が必要となる。また、各動作において同時に流れる電流量の合計が、回路の電流駆動能力を越えないことが必要である。
【００７９】
なお、本発明における書き込み方法は、負帰還を利用するために、動作電圧が安定するまでに時間がかかる場合が有る。このため、必要に応じて、制御回路にディスチャージ回路やプリチャージ回路を設け、動作電圧が安定するまでの時間を短縮することが好ましい。
【００８０】
（実施例１）
本実施例では、本発明の不揮発性メモリを多値に応用した例について説明する。
本発明の不揮発性メモリは、しきい値電圧の制御性に優れた書き込み動作を特徴としており、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて、特にその効果を発揮する。本発明を応用した多値の不揮発性メモリは、従来と比較して書き込み時間を短縮することができ、また、高い多値度を実現することができる。
【００８１】
多値の不揮発性メモリは、３つ以上の状態を記憶することのできるメモリ素子によって構成される。例えば、メモリ素子のしきい値電圧を３つ以上の状態に区別する方法や、複数の箇所に電荷を蓄積することのできるメモリ素子を用いる方法等がある。本実施例では、メモリ素子のしきい値電圧を４つの状態に区別して、“０”（消去状態），“１”，“２”，“３”の４状態を記憶する４値の不揮発性メモリについて説明する。図１３には、４つの状態を表すしきい値電圧の分布が示されている。図１３において、Ｖth0，Ｖth1，Ｖth2，Ｖth3はそれぞれ、状態“０”，“１”，“２”，“３”のしきい値分布の中心の値である。
【００８２】
図１４には、本発明の書き込み方法を用いた場合のメモリ素子のしきい値電圧と書き込み時間の関係が示されている。図１４において、時間ｔw1、ｔw2、ｔw3はそれぞれ、消去状態“０”から、“１”，“２”，“３”への書き込み時間を表す。しきい値電圧と書き込み時間は線形の関係にあるから、４状態のしきい値電圧の間隔が等しい場合には、ｔw1、ｔw2、ｔw3の比は、ｔw1：ｔw2：ｔw3＝１：２：３となる。このように、本発明の書き込み方法では、書き込み時間を制御することによって、容易にかつ高精度にそれぞれの状態への書き込みを行うことができる。より一般的には、一度の書き込み動作によって書き込みを行う場合、必要な書き込み時間の比は各状態のしきい値電圧の間隔の比と一致させればよい。
【００８３】
以下に、本発明の４値の不揮発性メモリの回路構成と動作方法について説明する。簡単のため、４値の状態を表すしきい値分布は図１３に示したものとし、各状態のしきい値電圧の間隔は等しいとする。
【００８４】
多値の不揮発性メモリの回路構成は、基本的には２値の不揮発性メモリと同じとすればよく、メモリセルアレイ、アドレスデコーダおよび制御回路等は、図４〜図７に示した回路図と同じものを用いることができる。多値の回路構成が２値の場合と異なるのは、主に読み出し回路と書き込み回路である。４値の不揮発性メモリでは、読み出し回路は４つの状態を区別して２ビットデータとして読み出し、書き込み回路は２ビットのデータに基づいて４つの状態への書き込みを行う必要がある。従って、読み出し回路および書き込み回路は、多値度の異なる不揮発性メモリ（２値を含む）毎に異なったものとなる。
【００８５】
書き込み方法として、ベリファイ動作を行わない一回の書き込み動作を考える。
この場合には、入力される２ビットのデータに基づいて、書き込み時間が０、ｔw1、ｔw2またはｔw3であるような書き込み動作を行えばよい。書き込み動作は実施の形態で説明した方法と同様とすればよく、書込・読出信号には幅が０、ｔw1、ｔw2またはｔw3のオンのパルス信号を入力すればよい。もちろん、動作電圧は書き込み時間等によって決まる最適な値を用いることが望ましい。本発明における書き込み方法は、電荷注入速度が一定であるため、４状態への書き込み時間の比が０：１：２：３となる簡単な時間制御によって書き込みを行うことができる。
【００８６】
読み出し方法としては、まず、２値のメモリと同様にして制御回路から読み出し電位Ｖoutを読み出す。読み出し回路では、読み出されたＶoutの値によって、状態“０”、“１”、“２”、“３”を判断し、２ビットのデータへの変換を行えばよい。読み出し回路には、従来の多値の不揮発性メモリに用いられる公知の読み出し回路を用いることができる。
【００８７】
消去方法は、メモリ素子の状態に関わらず“０”（消去状態）への消去を行えば良いので、２値のメモリと同様、ＦＮトンネル電流による消去動作を行えばよい。なお、書き込みにおいてベリファイ動作を行わない場合には、書き込み前のしきい値電圧を揃える必要があるため、実施の形態において説明を行ったのと同様に、ＦＮトンネル消去後に、消去状態“０”へのベリファイ書き込みを行うことが好ましい。消去状態“０”へのベリファイ書き込みには、公知の回路構成と公知の動作方法を用いると良い。
【００８８】
書き込み動作の例をもう少し詳しく説明する。図１５は書き込み回路図の一例を示したものである。書き込み回路１５０１は、ラッチ１５０２、パルス発生回路１５０３等によって構成される。書き込み回路１５０１に２ビットの書き込みデータが入力されると、ラッチ１５０２に保持されると共に、パルス発生回路１５０３によって複数の信号が形成される。これらの信号は、ラッチ１５０２に保持されたデータに従って適切に選択され、書き込みパルス信号Ｓwと書き込み終了信号Ｓwfとして出力される。
【００８９】
図１６には、書き込みパルス信号Ｓwと書き込み終了信号Ｓwfのタイミングチャートが示されている。図１６に示すように、書き込みパルス信号Ｓwは、入力されたデータに基づいてそれぞれ異なるパルス幅を有し、書き込み終了信号Ｓwfは、書き込みパルスが立ち下がった後に立ち上がって書き込み終了を伝える。具体的には、状態“０”、“１”、“２”、“３”に対応するデータが入力された場合には、書き込み信号Ｓwは、それぞれ０、ｔw1、ｔw2、ｔw3のパルス幅を有する。
【００９０】
出力された書き込みパルス信号Ｓwは、オペアンプの入力端子と、Ｖpgm及びＧＮＤとの接続を切り替えるスイッチトランジスタへ接続される。書き込みパルス信号Ｓwがオンの場合にＶpgmがオペアンプの入力端子に接続され、オフの場合にＧＮＤがオペアンプの入力端子に接続される。
【００９１】
上述したパルス発生回路１５０３では、例えば、シフトレジスタによってｔw1，ｔw2およびｔw3だけ時間をずらした３つの立ち上がり信号を作成し、もとの信号とのイクスクルーシブオア（ＸＯＲ）を取ることによって幅の異なるパルスを作成することができる。そして、書き込みパルス信号Ｓwは幅の異なるパルス信号から、また書き込み終了信号Ｓwfは時間をずらした立ち上がり信号から、入力データに基づいて選択すればよい。
【００９２】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。
【００９３】
本実施例では、多値メモリを代表して４値の場合について説明を行ったが、８値、１６値、或はそれ以上の多値メモリに対しても本実施例と全く同様に本発明を応用することが可能である。また、本実施例では、多値の状態を表すしきい値分布の間隔が均等である場合について述べたが、多値の状態を表すしきい値分布の間隔が均等でない場合においても書き込みパルス幅を変えるだけで全く同様な動作を行うことが可能である。
【００９４】
本発明における書き込み動作は、従来と比較して書き込み後のしきい値電圧の分布幅が小さく、分布の制御性に優れるため、多値の不揮発性メモリにおいても、ベリファイ動作を行わない一度の書き込み動作によって書き込みを行うことが可能となりうる。また、ベリファイ動作を行う場合であっても、まず書き込み後の状態よりわずかにしきい値電圧が低い状態への書き込み（第1の書き込み）を行い、次いでベリファイ書き込み（第２の書き込み）を行うことによって、書き込みの時間を大幅に短縮することが可能となる。なお、ベリファイ書き込みは、書き込み終了信号Ｓwfの立ち上がりを確認して始めれば良い。ベリファイ書き込み回路は図示しないが、公知の回路構造と公知の動作方法を用いればよい。
【００９５】
また、上述した多値メモリの動作方法は、複数列にわたって同時に行うことも可能である。その場合には、図１７に示すような書き込み回路図を用いることができる。図１７において、ラッチ１７０２は各列毎に設けられており、ラッチ１７０２に保持されたデータに従って、共通のパルス発生回路１７０１から適切な書き込みパルス信号を選択する構成となっている。書き込み終了信号Ｓwfとしては、例えば書き込み時間ｔw3の後に立ち上がる信号を用いると良い。このように書き込み動作、読み出し動作および消去動作の並列化を行うことによって、動作の高速化を図ることができる。
【００９６】
なお、しきい値電圧を高精度に制御する方法としては、上述したような時間による制御方法が好ましいが、より一般的には、書き込み電圧Ｖpgmと書き込み時間を自由に設定して、多値のそれぞれの状態への書き込み動作を行えばよい。
【００９７】
（実施例２）
本実施例では、実施の形態で説明を行った不揮発性メモリの回路構成とは異なる例について述べる。図１８には、ｍ行ｎ列（ｍ、ｎはそれぞれ１以上の整数）のメモリセルアレイを有する本実施例の不揮発性メモリの回路図を示す。図１８に示した不揮発性メモリは、メモリセルアレイ１８０１、Ｘアドレスデコーダ１８０２、Ｙアドレスデコーダ１８０３、制御回路１８０４（１）〜１８０４（ｎ）、読み出し・書き込み回路１８０５、および他の周辺回路（図示せず）によって構成される。他の周辺回路には、アドレスバッファ回路、電源発生回路、昇圧回路、電源制御回路、その他の制御回路、等が含まれ、必要に応じて設けられる。
【００９８】
各メモリセルは、メモリトランジスタＭＴｒ及び選択トランジスタＳＴｒによって構成される。メモリトランジスタＭＴｒはフローティングゲートを有するトランジスタであり、選択トランジスタＳＴｒは通常のトランジスタである。なお、メモリトランジスタＭＴｒとしては、クラスタ層を有するメモリトランジスタ、ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタを用いてもよい（実施例３参照）。
【００９９】
図１８において、メモリセル（ｉ，ｊ）（１≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード線ＷＬｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続されている。具体的には、メモリトランジスタＭＴｒのコントロールゲート電極に選択トランジスタＳＴｒのソース・ドレイン電極の一方が、ソース電極に共通ソース線ＳＣが、ドレイン電極にビット線ＢＬｉが接続されており、また、選択トランジスタＳＴｒのソース・ドレイン電極の残る一方にワード線ＷＬｊが、ゲート電極に選択線ＳＬｉが接続されている。選択線ＳＬ１〜ＳＬｍはＹアドレスでコーダ１７０３に、ワード線ＷＬｊとビット線ＢＬｊは制御回路１８０４（ｊ）（１≦ｊ≦ｎ）に接続されている。また制御回路１８０４（１）〜１８０４（ｎ）はＸアドレスでコーダ１８０２および読み出し・書き込み回路１８０５に接続されている。
【０１００】
次に、制御回路１８０４（１）〜（ｎ）について説明する。ｎ個の制御回路は全て同じであるため、以下、一つを代表して制御回路１８０４と書く。図１９には、制御回路１８０４の回路図の一例が示されており、制御回路１８０４はオペアンプ１９０１、定電流源１９０２及び複数のスイッチトランジスタ１９０３〜１９１１によって構成されている。制御回路１８０４を構成するオペアンプ１９０１、定電流源１９０２及び複数のスイッチトランジスタ１９０３〜１９１０については、図５に示した制御回路と全く同様であるため説明を省略する。また、オペアンプ１９０１および定電流源１９０２の回路図としては、例えば、図６及び図７に示した回路図を用いることができる。もちろん、他の公知の回路を用いることもできる。制御回路１８０４が図５に示した制御回路と異なる点はディスチャージ回路を有する点にある。つまり、ワード線ＷＬはスイッチトランジスタ１９１１を介してＧＮＤと接続されている。スイッチトランジスタ１９１１のゲート電極はディスチャージ信号Ｓdcと接続されている。
【０１０１】
次に、本実施例の不揮発性メモリの動作方法について述べる。ここでは、メモリセル（１，１）への書き込みおよび読み出しと、一列目のメモリセル（１，１）〜（１，ｍ）の一括消去について説明する。もちろん、他のメモリセルに対しても同様の動作を行うことができる。なお、本実施例では、各メモリトランジスタは２値のデータを記憶し、また書き込み時にはベリファイ動作を行わない場合について述べる。
【０１０２】
まず、各動作が行われる前に、一列目のメモリセルがＸアドレスデコーダによって選択される。具体的には、Ｘアドレスデコーダの出力信号によって、制御回路１８０４（１）を構成するスイッチトランジスタ１９０３〜１９０６がオンとなると共に、制御回路１８０４（２）〜１８０４（ｎ）を構成するスイッチトランジスタ１９０３〜１９０６は全てオフとなる。また、制御回路１８０４（１）が選択されると同時に、消去信号Ｓerase、書込・読出信号Ｓw/r、及び読み出し信号Ｓreadによって制御回路１８０４（１）の動作モードが選択される。
【０１０３】
本実施例のメモリセルの回路の特徴は、メモリトランジスタＭＴｒのコントロールゲート電極とワード線ＷＬとの間に選択トランジスタが接続されている点にある。以下に述べるように、書き込みおよび読み出し動作では、動作を行わない行を構成する選択トランジスタはオフの状態とするため、メモリトランジスタＭＴｒのコントロールゲート電極は浮遊状態となる。本実施例の駆動方法では、これらのメモリセルにおいて誤動作が起こらないようにするために、書き込みおよび読み出し動作において選択トランジスタをオフとする前に、全てのメモリトランジスタＭＴｒのコントロールゲート電極を、ディスチャージ回路を用いてＧＮＤに落とすことにする。
【０１０４】
まず、書き込み動作では、消去信号Ｓerase、読み出し信号Ｓreadにはオフの信号が入力され、書込・読出信号Ｓw/rにはオンの信号が入力される。その結果、メモリセル（１，１）への書き込み動作に関与する回路構成は、図２０のように表される。図２０において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖpgmは書き込み電位、Ｉは定電流源が供給する電流、Ｓdcはディスチャージ信号である。図２０に示した回路図は、選択トランジスタＳＴｒとディスチャージ回路を除いて図１に示した回路図と一致し、その動作原理については既に説明を行ったので省略する。
【０１０５】
書き込み時の動作電圧としては、例えば、Ｓdc＝０Ｖ、Ｖsel＝１２Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６Ｖ、Ｉ＝１０ｍＡとすればよい。この場合のメモリトランジスタの動作点は、実施の形態で示した例（図９参照）とほぼ同様であると考えて良い。書き込み時の動作電圧は、書き込み電圧Ｖpgmを弱いインパクトイオン化が起こる程度の大きさとし、また、メモリトランジスタの動作点が線形領域に近い飽和領域となるように設定することが好ましい。
【０１０６】
本実施例において、メモリトランジスタは１ビット（“０”または“１”の２値）の情報を記憶するものとし、“０”を書き込む場合には何もせず、“１”を書き込む場合にはあらかじめ調べられた時間ｔwだけ上述した書き込み動作を行う。なお、書き込み動作はしきい値電圧Ｖthが正であり、かつ良く揃った状態に対して行われるものとする。
【０１０７】
本実施例では、このようにベリファイ動作を行わず時間ｔwの書き込み動作を行うため、従来のベリファイ書き込みと比較して書き込み時間を大幅に短縮することができる。もちろん、このような書き込み動作が可能となるのは、本発明における書き込み方法によって、高精度かつ分布幅の小さいしきい値分布が得られるためである。
【０１０８】
書き込み動作を時間ｔwだけ行った後には、次のように書き込み動作を終了する。まず、制御回路において、書込・読出信号Ｓw/rにオフの信号を入力すると共に、ディスチャージ信号Ｓdcにオンの信号を入力し、全てのワード線ＷＬの電位をＧＮＤに落とす。同時に全ての選択線ＳＬの電位Ｖselを３Ｖとして、全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とした後、全ての選択線ＳＬの電位Ｖselを０Ｖに落とす。同時にディスチャージ信号Ｓdcにオフの信号を入力する。
【０１０９】
なお、書き込み動作において、書き込みを行わないメモリセル（２，１）〜（ｍ，１）は、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。この場合、メモリセル（２，１）〜（ｍ，１）を構成するメモリトランジスタのコントロールゲート電極は浮遊状態となるが、上述したようにコントロールゲートの電位は０Ｖとなっており、また、メモリトランジスタのしきい値電圧Ｖthは正に揃えられているために、メモリトランジスタはオフとなり誤動作の心配はない。また、一列目以外のメモリセルに関しては、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【０１１０】
次に、読み出し動作について述べる。読み出し動作では、消去信号Ｓeraseにはオフの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオンの信号が入力される。その結果、メモリセル（１，１）への読み出し動作に関与する回路構成は、図２１のように表すことができる。図２１において、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖscは共通ソース線の電位、Ｖselは選択線の電位、Ｖoutは出力される読み出し電位、Ｓdcはディスチャージ信号である。またオペアンプ２１０１には電位Ｖreadが入力され、定電流源２1０２からは定電流Ｉが供給される。図２１に示した回路図は、選択トランジスタＳＴｒ、ディスチャージ回路及び読み出し電位Ｖoutの出力部分を除いて、図１に示した回路図と一致し、その動作原理については既に説明を行った通りである。
【０１１１】
読み出し時の動作電圧としては、例えば、Ｓdc＝０Ｖ、Ｖsel＝５Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１Ｖ、Ｉ＝１ｍＡとすればよい。この場合のメモリトランジスタの動作点は、実施の形態で示した例（図１１参照）とほぼ同様であると考えて良い。読み出し時の動作電圧としては、インパクトイオン化によってホットエレクトロンが発生しない条件とする必要がある。そのためには、Ｖreadを低く設定するとよい。
【０１１２】
そして、この動作電圧のもとで読み出し電位Ｖoutを読み出すことによって、メモリセルに格納されているデータを読み出すことができる。この読み出し動作では、メモリトランジスタのしきい値電圧がΔＶthだけ増加すると、制御回路１８０４（１）の負帰還の特性によってメモリトランジスタのコントロールゲート電圧、つまり読み出し電位ＶoutもΔＶthだけ増加することを利用する。
【０１１３】
読み出し動作を行った後も、ディスチャージ動作によって全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とす。まず、制御回路において、書込・読出信号Ｓw/rにオフの信号を入力すると共に、ディスチャージ信号Ｓdcにオンの信号を入力し、全てのワード線ＷＬの電位をＧＮＤに落とす。同時に全ての選択線ＳＬの電位Ｖselを３Ｖとして、全てのメモリトランジスタのコントロールゲート電極をＧＮＤに落とした後、全ての選択線ＳＬの電位Ｖselを０Ｖに落とす。同時にディスチャージ信号Ｓdcにオフの信号を入力する。
【０１１４】
なお、読み出しを行わないメモリセル（２，１）〜（ｍ，１）においては、選択線の電位Ｖselを０Ｖとして、選択トランジスタをオフとする。その結果、メモリセル（２，１）〜（ｍ，１）を構成するメモリトランジスタはオフとなり、読み出し電位Ｖoutはメモリセル（１，１）のみで決まるため、誤読み出しの心配は無い。また、動作電圧が低いために誤書き込みの問題も無い。一列目以外のメモリセルについても、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ビット線とワード線がいずれも浮遊状態となっているために誤動作の問題はない。
【０１１５】
なお、本実施例では、読み出し方法としてワード線電位を読み出す方法を採用したが、ビット線電位を読み出す方法を用いることも可能である。
【０１１６】
最後に、消去動作について述べる。消去動作時には、消去信号Ｓeraseにはオンの信号が入力され、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオフの信号が入力される。また、ディスチャージ信号Ｓdcにはオフの信号が入力される。その結果、メモリセル（１，１）〜（ｍ，１）への消去動作に関与する回路構成は、図２２のように表される。図２２において、ＶWLはワード線の電位、Ｖscは共通ソース線の電位、Ｖsel（１）〜Ｖsel（ｍ）は選択線の電位である。図２２に示すように、消去動作においてはオペアンプおよび定電流源は関与しない。
【０１１７】
消去時の動作電圧としては、例えば、ＶWL＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel（ｍ）を０Ｖ、および基板電位（またはウェル電位）を８Ｖとすればよい。その結果、一列目のメモリセルを構成する選択トランジスタはオンとなり、メモリトランジスタのコントロールゲート−基板間には１６Ｖ程度の高い電位差が生じる。その結果、ＦＮトンネル電流によってフローティングゲートに蓄積されていた電荷が基板へ引き抜かれる。なお、ビット線は浮遊状態となっている。一列目以外のメモリセルについては、制御回路１８０４（２）〜１８０４（ｎ）が非選択の状態であり、ワード線が浮遊状態となっているために誤消去の問題はない。なお、基板電位を８Ｖとするかわりに、メモリトランジスタのソース領域とフローティングゲートとの間に一部重なる領域（オーバーラップ領域）を設けて、共通ソース電位Ｖscを８Ｖとすることも可能である。
【０１１８】
ベリファイを行わない書き込み動作後の分布幅を小さくするには、当然、書き込みを行う前しきい値電圧の分布幅が小さいことが必要である。しかしながら、上述した消去動作では、通常狭い分布幅を実現することは困難である。そこで、本実施例においては、ＦＮトンネルによる消去動作の後に、新たに消去状態へのベリファイ書き込みを行うこととする。この消去状態のしきい値電圧は、０Ｖ以上であり、消去後の分布のよりもわずかに高い値とすることが好ましい。なお、消去状態へのベリファイ書き込みには、公知の回路構造と公知の動作方法を用いると良い。また、消去状態へのベリファイ書き込み後には、ディスチャージ動作によって、全てのメモリセルのコントロールゲートの電位を０Ｖとする。
【０１１９】
以上のようにして、本発明の不揮発性メモリの書き込み動作、読み出し動作および消去動作が行われる。
【０１２０】
本実施例では２値の不揮発性メモリについて述べたが、本発明の不揮発性メモリの特徴は高精度のしきい値制御性にあるから、むしろ、しきい値分布のマージンが少ない多値の不揮発性メモリにおいて特にその効果を発揮する。本実施例を実施例１と組み合わせることによって、書き込み時間の短い、また、多値度の高い不揮発性メモリを実現することが可能となる。
【０１２１】
なお、本実施例ではベリファイ動作を用いない書き込み方法について述べたが、もちろん、ベリファイ書き込みを行っても良い。また、本実施例ではメモリセル（１，１）への書き込みと読み出し及び一列目のメモリセル（１，１）〜（ｍ，１）の一括消去の方法を述べたが、これらの動作を複数列に渡って同時に行うことも可能である。これらの応用については、実施の形態で説明を行った通りである。
【０１２２】
なお、本実施例では、消去状態におけるメモリトランジスタのしきい値電圧を正としたが、本発明はこの場合に限られるわけではない。消去状態におけるメモリトランジスタのしきい値電圧が負の場合には、ディスチャージ動作によって、コントロールゲートの電位を消去状態のしきい値電圧より低くすることによって、本実施例と全く同様に動作を行うことができる。この他、メモリトランジスタをスプリットゲート構造とすることも有効である。
【０１２３】
（実施例３）
本発明は、活性領域とコントロールゲート電極の間に電荷蓄積領域を有する様々なメモリ素子に対して適用することが可能である。特に、電化蓄積領域として半導体のクラスタ層、金属のクラスタ層、あるいは窒化膜を設けたメモリ素子に対しても適用することができる。これらのメモリ素子は、電荷を蓄積する領域が空間的に離散的に設けられていることを特徴とする
【０１２４】
電荷を蓄積する領域として半導体または導体のクラスタ層を用いるメモリ素子としては、例えば、特開昭４９−２２３５６号公報に開示されている。その代表的な断面構造を図２６（ａ）に示す。図２６（ａ）に示したメモリ素子は、活性領域２６０１上に、第１の絶縁膜２６０２と、クラスタ層２６０３と、第２の絶縁膜２６０５と、コントロールゲート電極２６０６とが順に積層されてなるメモリトランジスタである。クラスタ層２６０３は、離散的な塊状の半導体または導体（クラスタと呼ぶ）によって構成される層であり、この離散的なクラスタ２６０４が電荷の捕獲中心としての役割を果たす。
【０１２５】
また、電荷を蓄積する領域として窒化膜等を用いるメモリ素子としては、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）等が知られている。ＭＮＯＳ及びＭＯＮＯＳの代表的な断面構造を図２６（ｂ）及び（ｃ）にそれぞれ示す。図２６（ｂ）示したメモリ素子は、活性領域上２６０７に、酸化膜２６０８、窒化膜２６０９、コントロールゲート電極２６１０が積層されてなる。また、図２６（ｃ）示したメモリ素子は、活性領域２６１１上に、酸化膜２６１２、窒化膜２６１３、酸化膜２６１４、コントロールゲート電極２６１５が積層されてなる。いずれにおいても、窒化膜中の空間的に離散的な不純物準位が電荷の捕獲中心としての役割を果たす。
【０１２６】
このようなメモリ素子を本発明の不揮発性メモリに応用する場合においても、実施の形態で説明を行った回路構成と動作方法をそのまま用いることができる。もちろん、動作電圧と動作電流はそれぞれの素子において最適な値を用いることが好ましい。
【０１２７】
メモリ素子として、電荷を蓄積する領域が離散的に設けられている素子を用いた場合、電荷保持特性がトンネル酸化膜の欠陥やピンホールの影響を受けにくいという効果がある。例えば、図２６（ｄ）に示すような、フローティングゲートを有するメモリトランジスタのように、電荷を蓄積する領域が連続的に設けられている場合には、トンネル酸化膜に一箇所のピンホールがあると、フローティングゲートに蓄積された電荷は全てそのピンホールからリークしてしまうため、メモリトランジスタの電荷保持特性に大きく影響する。しかし、電荷を蓄積する領域が離散的に設けられている素子を用いた場合には、ピンホールの影響を受ける領域は限定され、多くの電荷蓄積領域はそのピンホールの影響を受けないため、メモリ素子の電荷保持特性への影響は少ない。
【０１２８】
なお、フローティングゲートを有するメモリトランジスタとは、図２６（ｄ）に示すように、活性領域２６１６上に第１の絶縁膜２６１７と、半導体膜または導体膜によって構成されるフローティングゲート電極２６１８と、第２の絶縁膜２６１９と、コントロールゲート電極２６２０とが順に積層されてなるメモリトランジスタをいう。
【０１２９】
本実施例のメモリ素子を本発明の不揮発性メモリに応用する場合には、特に多値のメモリに応用することが好ましい。多値の不揮発性メモリは、異なる状態を表すしきい値電圧のマージンが少ないために、書き込み時や消去時における高精度のしきい値制御や、良好な電荷保持特性が必要となることは良く知られている。
そして、本発明の不揮発性メモリは、しきい値電圧の制御性に優れるために、多値の不揮発性メモリに対して特に有効であることは、実施の形態及び実施例１で述べた通りである。
【０１３０】
他方、多値の不揮発性メモリのもう一つの問題点である電荷保持特性については、本実施例のメモリ素子を用いることによって、大幅に改善することが可能となる。このように、本実施例で述べたメモリ素子は、本発明を多値の不揮発性メモリに応用する場合に特に好ましいということができる。
【０１３１】
なお、本実施例の構成は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【０１３２】
（実施例４）
本実施例では本発明の不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合の例について説明する。
【０１３３】
図２３に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２３０１、フラッシュメモリ２３０４（ＲＡＭでも良い）、クロックコントローラ２３０３、キャッシュメモリ２３０２、キャッシュコントローラ２３０５、シリアルインターフェース２３０６、Ｉ／Ｏポート２３０７等から構成される。勿論、図２３に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１３４】
図２３に示すマイクロプロセッサではＣＰＵコア２３０１、クロックコントローラ２３０３、キャッシュコントローラ２３０５、シリアルインターフェース２３０６、Ｉ／Ｏポート２３０７をＣＭＯＳ回路で構成している。また、フラッシュメモリ２３０４には本発明の不揮発性メモリが用いられている。フラッシュメモリ２３０４としては、実施の形態及び実施例１〜３のいずれの構成とも組み合わせることが可能である。なお、キャッシュメモリ２３０２に本発明の不揮発性メモリを利用することも可能である。
【０１３５】
なお、本実施例のマイクロプロセッサは、実施例１〜３のどのような組み合わせからなる構成を用いても良い。
【０１３６】
（実施例５）
本発明の不揮発性メモリはデータの記憶・読み出しを行う記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０１３７】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２４、２５に示す。
【０１３８】
図２４（Ａ）はディスプレイであり、筐体２４０１、支持台２４０２、表示部２４０３等を含む。本発明は表示部２４０３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１３９】
図２４（Ｂ）はビデオカメラであり、本体２４１１、表示部２４１２、音声入力部２４１３、操作スイッチ２４１４、バッテリー２４１５、受像部２４１６で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データの記憶などの機能に利用される。
【０１４０】
図２４（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２４２１、信号ケーブル２４２２、頭部固定バンド２４２３、表示部２４２４、光学系２４２５、表示装置２４２６等を含む。本発明は表示装置２４２６やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４１】
図２４（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４３１、記録媒体２４３２、操作スイッチ２４３３、表示部２４３４、２４３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。
【０１４２】
図２４（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４４１、表示部２４４２、アーム部２４４３を含む。本発明は表示部２４４２やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶に利用される。
【０１４３】
図２４（Ｆ）はパーソナルコンピュータであり、本体２４５１、筐体２４５２、表示部２４５３、キーボード２４５４等で構成される。本発明は内蔵のＬＳＩ基板に組み込まれ、処理データや画像データの記憶に利用される。
【０１４４】
図２５（Ａ）は携帯電話であり、本体２５０１、音声出力部２５０２、音声入力部２５０３、表示部２５０４、操作スイッチ２５０５、アンテナ２５０６を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話番号を記録するアドレス機能などを付加するために利用される。
【０１４５】
図２５（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２５１１、表示部２５１２、操作スイッチ２５１３、２５１４を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、画像データや処理データの記憶などの機能に利用される。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１４６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１４７】
【発明の効果】
本発明の不揮発性メモリは、メモリ素子のドレイン電圧とドレイン電流とを制御することによって、書き込み動作において高精度のしきい値制御を行うことが可能となる。
【０１４８】
その結果、ベリファイ書き込みにおいてベリファイ回数を減らすこと、さらにはベリファイ方式を用いない書き込み方法が可能となり、従来と比較して書き込み時間の大幅な短縮を実現することが可能となる。
【０１４９】
本発明は、特に多値の不揮発性メモリに応用した場合に、書き込み時間短縮の効果は大きい。さらに、メモリ素子として、離散的な電荷蓄積領域を有するトランジスタを用いた場合には、電荷保持特性に優れ、書き込み時のしきい値制御性にも優れた多値の不揮発性メモリを提供することができる。
【０１５０】
本発明のしきい値制御性の優れた不揮発性メモリを搭載することによって、高速書き込み動作が可能な不揮発性メモリを具備する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図２】 本発明の不揮発性メモリのしきい値電圧と書き込み時間の関係を示す図。
【図３】 本発明の不揮発性メモリの書き込み動作後のしきい値分布を表す図。
【図４】 本発明の不揮発性メモリの全体構成を示す図。
【図５】 本発明の不揮発性メモリの部分構成を示す図。
【図６】 本発明の不揮発性メモリの部分構成を示す図。
【図７】 本発明の不揮発性メモリの部分構成を示す図。
【図８】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図９】 本発明の不揮発性メモリの書き込み時の動作点を示す図。
【図１０】 本発明の不揮発性メモリの読み出し動作を説明する回路図。
【図１１】 本発明の不揮発性メモリの読み出し時の動作点を示す図。
【図１２】 本発明の不揮発性メモリの消去動作を説明する回路図。
【図１３】 本発明の不揮発性メモリのしきい値分布を表す図。
【図１４】 本発明の不揮発性メモリのしきい値電圧と書き込み時間の関係を示す図。
【図１５】 本発明の不揮発性メモリの書き込み回路図。
【図１６】 本発明の不揮発性メモリの書き込み時のタイミングチャート。
【図１７】 本発明の不揮発性メモリの書き込み回路図。
【図１８】 本発明の不揮発性メモリの全体構成を示す図。
【図１９】 本発明の不揮発性メモリの部分構成を示す図。
【図２０】 本発明の不揮発性メモリの書き込み動作を説明する回路図。
【図２１】 本発明の不揮発性メモリの読み出し動作を説明する回路図。
【図２２】 本発明の不揮発性メモリの消去動作を説明する回路図。
【図２３】 本発明の不揮発性メモリを用いた半導体回路を示す図。
【図２４】 本発明の不揮発性メモリを用いた電子機器を示す図。
【図２５】 本発明の不揮発性メモリを用いた電子機器を示す図。
【図２６】 本発明の不揮発性メモリを構成するメモリ素子の断面図。
【符号の説明】
１０１ メモリトランジスタ
１０２ 定電流源
１０３ オペアンプ
Claims (14)
- メモリトランジスタと、第１の電流源と、オペアンプと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
前記書き込み動作時に前記オペアンプの第２の入力端子に前記第１の電位を供給する時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、第１の電流源と、オペアンプと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
前記第１の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第１のトランジスタと、
第３の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第２のトランジスタと、
入力データに応じて前記第１のトランジスタの導通状態及び前記第２のトランジスタの導通状態を制御する機能を有する回路と、を有し、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、第１の電流源と、オペアンプと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
第１のトランジスタと、第２のトランジスタと、インバータ回路と、入力データに応じて前記第１のトランジスタのゲートの電位を制御する機能を有する回路と、を有し、
前記第１のトランジスタの第１の端子は、前記第１の電位が供給される第１の配線と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記第１のトランジスタのゲートは、前記インバータ回路を介して前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の電位が供給される第２の配線と電気的に接続され、
前記第２のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、第１の電流源と、オペアンプと、選択トランジスタと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記選択トランジスタを介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
前記書き込み動作時に前記オペアンプの第２の入力端子に前記第１の電位を供給する時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、第１の電流源と、オペアンプと、選択トランジスタと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記選択トランジスタを介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
前記第１の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第１のトランジスタと、
第３の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第２のトランジスタと、
入力データに応じて前記第１のトランジスタの導通状態及び前記第２のトランジスタの導通状態を制御する機能を有する回路と、を有し、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、第１の電流源と、オペアンプと、選択トランジスタと、を有し、
前記第１の電流源は、前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記選択トランジスタを介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記第２の電位は、前記第１の電位よりも低く、
第１のトランジスタと、第２のトランジスタと、インバータ回路と、入力データに応じて前記第１のトランジスタのゲートの電位を制御する機能を有する回路と、を有し、
前記第１のトランジスタの第１の端子は、前記第１の電位が供給される第１の配線と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記第１のトランジスタのゲートは、前記インバータ回路を介して前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の電位が供給される第２の配線と電気的に接続され、
前記第２のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一項において、
前記第１の電流源と前記メモリトランジスタのドレイン電極との間には、前記書き込み動作時及び前記読み出し動作時においてオンになり、且つ消去動作時においてオフになる第１のスイッチが設けられ、
前記オペアンプの出力端子と前記メモリトランジスタのゲートとの間には、前記書き込み動作時及び前記読み出し動作時においてオンになり、且つ前記消去動作時においてオフになる第２のスイッチが設けられ、
前記メモリトランジスタのゲートは、前記書き込み動作時及び前記読み出し動作時においてオフになり、且つ前記消去動作時においてオンになる第３のスイッチを介して、消去用電位が供給される第３の配線と電気的に接続されることを特徴とする半導体装置。 - 請求項１乃至請求項６のいずれか一項において、
前記オペアンプは、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の電流源と、を有し、
前記第３のトランジスタの第１の端子は、第３の配線と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、
前記第４のトランジスタの第２の端子は、前記オペアンプの出力端子と電気的に接続され、
前記第４のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタの第１の端子は、前記書き込み動作時及び前記読み出し動作時においてオンになり、且つ消去動作時においてオフになる第１のスイッチを介して前記第２の電流源と電気的に接続され、
前記第５のトランジスタの第２の端子は、前記第３のトランジスタの第２の端子と電気的に接続され、
前記第５のトランジスタのゲートは、前記オペアンプの第１の入力端子と電気的に接続され、
前記第６のトランジスタの第１の端子は、前記第５のトランジスタの第１の端子と電気的に接続され、
前記第６のトランジスタの第２の端子は、前記第４のトランジスタの第２の端子と電気的に接続され、
前記第６のトランジスタのゲートは、前記オペアンプの第２の入力端子と電気的に接続されることを特徴とする半導体装置。 - 請求項８において、
前記第１の電流源と前記メモリトランジスタのドレイン電極との間には、前記書き込み動作時及び前記読み出し動作時においてオンになり、且つ前記消去動作時においてオフになる第２のスイッチが設けられ、
前記オペアンプの出力端子と前記メモリトランジスタのゲートとの間には、前記書き込み動作時及び前記読み出し動作時においてオンになり、且つ前記消去動作時においてオフになる第３のスイッチが設けられ、
前記メモリトランジスタのゲートは、前記書き込み動作時及び前記読み出し動作時においてオフになり、且つ前記消去動作時においてオンになる第４のスイッチを介して、消去用電位が供給される第４の配線と電気的に接続されることを特徴とする半導体装置。 - メモリトランジスタと、選択トランジスタと、第１の電流源と、オペアンプと、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第６のスイッチと、第７のスイッチと、第８のスイッチと、を有し、
前記第１の電流源は、前記第１のスイッチと前記第２のスイッチと前記選択トランジスタとを順に介して前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記第３のスイッチと前記第４のスイッチとを順に介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記メモリトランジスタのゲートは、前記第５のスイッチ及び前記第６のスイッチを介して第１の配線と電気的に接続され、
前記メモリトランジスタのゲートは、前記第７のスイッチ及び前記第８のスイッチを介して消去用電位が供給される第２の配線と電気的に接続され、
前記書き込み動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第５のスイッチ及び前記第７のスイッチがオフになり、
前記読み出し動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第７のスイッチがオフになり、
消去動作時において、前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、前記第７のスイッチ及び前記第８のスイッチがオンになり、前記第２のスイッチ、前記第４のスイッチ及び前記第５のスイッチがオフになり、
前記第２の電位は、前記第１の電位よりも低く、
前記書き込み動作時に前記オペアンプの第２の入力端子に前記第１の電位を供給する時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、選択トランジスタと、第１の電流源と、オペアンプと、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第６のスイッチと、第７のスイッチと、第８のスイッチと、を有し、
前記第１の電流源は、前記第１のスイッチと前記第２のスイッチと前記選択トランジスタとを順に介して前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記第３のスイッチと前記第４のスイッチとを順に介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記メモリトランジスタのゲートは、前記第５のスイッチ及び前記第６のスイッチを介して第１の配線と電気的に接続され、
前記メモリトランジスタのゲートは、前記第７のスイッチ及び前記第８のスイッチを介して消去用電位が供給される第２の配線と電気的に接続され、
前記書き込み動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第５のスイッチ及び前記第７のスイッチがオフになり、
前記読み出し動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第７のスイッチがオフになり、
消去動作時において、前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、前記第７のスイッチ及び前記第８のスイッチがオンになり、前記第２のスイッチ、前記第４のスイッチ及び前記第５のスイッチがオフになり、
前記第２の電位は、前記第１の電位よりも低く、
前記第１の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第１のトランジスタと、
第３の電位を前記オペアンプの第２の入力端子に供給するかしないかを制御する第２のトランジスタと、
入力データに応じて前記第１のトランジスタの導通状態及び前記第２のトランジスタの導通状態を制御する機能を有する回路と、を有し、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - メモリトランジスタと、選択トランジスタと、第１の電流源と、オペアンプと、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチと、第５のスイッチと、第６のスイッチと、第７のスイッチと、第８のスイッチと、を有し、
前記第１の電流源は、前記第１のスイッチと前記第２のスイッチと前記選択トランジスタとを順に介して前記メモリトランジスタのドレイン電極と電気的に接続され、
前記オペアンプの出力端子は、前記第３のスイッチと前記第４のスイッチとを順に介して前記メモリトランジスタのゲートと電気的に接続され、
前記オペアンプの第１の入力端子は、前記第１の電流源と電気的に接続され、
前記オペアンプの第２の入力端子には、書き込み動作時において前記メモリトランジスタの閾値電圧を変動させる場合には第１の電位が供給され、且つ読み出し動作時において第２の電位が供給され、
前記メモリトランジスタのゲートは、前記第５のスイッチ及び前記第６のスイッチを介して第１の配線と電気的に接続され、
前記メモリトランジスタのゲートは、前記第７のスイッチ及び前記第８のスイッチを介して消去用電位が供給される第２の配線と電気的に接続され、
前記書き込み動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第５のスイッチ及び前記第７のスイッチがオフになり、
前記読み出し動作時において、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第６のスイッチ及び前記第８のスイッチがオンになり、前記第７のスイッチがオフになり、
消去動作時において、前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、前記第７のスイッチ及び前記第８のスイッチがオンになり、前記第２のスイッチ、前記第４のスイッチ及び前記第５のスイッチがオフになり、
前記第２の電位は、前記第１の電位よりも低く、
第１のトランジスタと、第２のトランジスタと、インバータ回路と、入力データに応じて前記第１のトランジスタのゲートの電位を制御する機能を有する回路と、を有し、
前記第１のトランジスタの第１の端子は、前記第１の電位が供給される第３の配線と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記第１のトランジスタのゲートは、前記インバータ回路を介して前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の端子は、第３の電位が供給される第４の配線と電気的に接続され、
前記第２のトランジスタの第２の端子は、前記オペアンプの第２の入力端子と電気的に接続され、
前記書き込み動作時に前記第１のトランジスタがオンになる時間を制御することによって、前記メモリトランジスタの閾値電圧を制御することを特徴とする半導体装置。 - 請求項１０乃至請求項１２のいずれか一項において、
前記オペアンプは、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第２の電流源と、を有し、
前記第３のトランジスタの第１の端子は、第５の配線と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第５の配線と電気的に接続され、
前記第４のトランジスタの第２の端子は、前記オペアンプの出力端子と電気的に接続され、
前記第４のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタの第１の端子は、第９のスイッチと第１０のスイッチとを順に介して前記第２の電流源と電気的に接続され、
前記第５のトランジスタの第２の端子は、前記第３のトランジスタの第２の端子と電気的に接続され、
前記第５のトランジスタのゲートは、前記オペアンプの第１の入力端子と電気的に接続され、
前記第６のトランジスタの第１の端子は、前記第５のトランジスタの第１の端子と電気的に接続され、
前記第６のトランジスタの第２の端子は、前記第４のトランジスタの第２の端子と電気的に接続され、
前記第６のトランジスタのゲートは、前記オペアンプの第２の入力端子と電気的に接続され、
前記書き込み動作時及び前記読み出し動作時において、前記第９のスイッチ及び前記第１０のスイッチはオンになり、
前記消去動作時において、前記第９のスイッチはオフになり、前記第１０のスイッチはオンになることを特徴とする半導体装置。 - 請求項１乃至請求項１３のいずれか一項において、
前記読み出し動作時における前記第１の電流源の電流値は、前記書き込み動作時における前記第１の電流源の電流値よりも小さいことを特徴とする半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314369A JP4663094B2 (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
| US09/976,770 US6556475B2 (en) | 2000-10-13 | 2001-10-12 | Non-volatile memory and semiconductor device |
| US10/383,209 US6914818B2 (en) | 2000-10-13 | 2003-03-06 | Non-volatile memory and semiconductor device |
| US11/109,325 US7298652B2 (en) | 2000-10-13 | 2005-04-19 | Non-volatile memory and semiconductor device |
| US11/924,090 US7512006B2 (en) | 2000-10-13 | 2007-10-25 | Non-volatile memory and semiconductor device |
| US12/407,539 US7855919B2 (en) | 2000-10-13 | 2009-03-19 | Non-volatile memory and semiconductor device |
| US12/814,761 US8054690B2 (en) | 2000-10-13 | 2010-06-14 | Non-volatile memory and semiconductor device |
| US13/288,383 US8315101B2 (en) | 2000-10-13 | 2011-11-03 | Non-volatile memory and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314369A JP4663094B2 (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002124091A JP2002124091A (ja) | 2002-04-26 |
| JP2002124091A5 JP2002124091A5 (ja) | 2007-11-01 |
| JP4663094B2 true JP4663094B2 (ja) | 2011-03-30 |
Family
ID=18793641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314369A Expired - Fee Related JP4663094B2 (ja) | 2000-10-13 | 2000-10-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (7) | US6556475B2 (ja) |
| JP (1) | JP4663094B2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4663094B2 (ja) | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TW559814B (en) * | 2001-05-31 | 2003-11-01 | Semiconductor Energy Lab | Nonvolatile memory and method of driving the same |
| EP1365417A1 (en) | 2002-05-13 | 2003-11-26 | STMicroelectronics S.r.l. | Programming method of the memory cells in a multilevel non-volatile memory device |
| EP1363292B1 (en) * | 2002-05-13 | 2012-08-08 | STMicroelectronics Srl | Programming method of the memory cells in a multilevel non-volatile memory device |
| JP4236152B2 (ja) * | 2002-07-29 | 2009-03-11 | 富士フイルム株式会社 | 固体撮像素子 |
| JP4086583B2 (ja) * | 2002-08-08 | 2008-05-14 | シャープ株式会社 | 不揮発性半導体メモリ装置およびデータ書き込み制御方法 |
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| US7630237B2 (en) * | 2003-02-06 | 2009-12-08 | Sandisk Corporation | System and method for programming cells in non-volatile integrated memory devices |
| US7453427B2 (en) * | 2003-05-09 | 2008-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| WO2004107078A1 (ja) * | 2003-05-14 | 2004-12-09 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置 |
| WO2004109638A1 (ja) * | 2003-06-06 | 2004-12-16 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置 |
| US8350785B2 (en) | 2003-09-12 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of the same |
| JP4649156B2 (ja) * | 2004-09-28 | 2011-03-09 | シチズンホールディングス株式会社 | 半導体装置およびそのデータ書き込み方法 |
| WO2006064859A1 (en) * | 2004-12-14 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4884784B2 (ja) * | 2005-01-28 | 2012-02-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び半導体装置 |
| JP2006286118A (ja) * | 2005-04-01 | 2006-10-19 | Matsushita Electric Ind Co Ltd | 閾値電圧制御機能を有する不揮発性記憶装置 |
| US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
| EP1793367A3 (en) * | 2005-12-02 | 2009-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7968932B2 (en) | 2005-12-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7349264B2 (en) * | 2005-12-28 | 2008-03-25 | Sandisk Corporation | Alternate sensing techniques for non-volatile memories |
| US7616481B2 (en) * | 2005-12-28 | 2009-11-10 | Sandisk Corporation | Memories with alternate sensing techniques |
| US8077521B2 (en) * | 2006-03-16 | 2011-12-13 | Freescale Semiconductor, Inc. | Bitline current generator for a non-volatile memory array and a non-volatile memory array |
| EP2002445B1 (en) * | 2006-03-16 | 2011-04-27 | Freescale Semiconductor, Inc. | A non-volatile memory device and programmable voltage reference for a non-volatile memory device |
| WO2007104335A1 (en) * | 2006-03-16 | 2007-09-20 | Freescale Semiconductor, Inc. | A wordline driver for a non-volatile memory device, a non-volatile memory device and method |
| US7692973B2 (en) * | 2006-03-31 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device |
| US7554854B2 (en) * | 2006-03-31 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
| US7760552B2 (en) * | 2006-03-31 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Verification method for nonvolatile semiconductor memory device |
| US7671405B2 (en) * | 2006-12-26 | 2010-03-02 | Spansion Llc | Deep bitline implant to avoid program disturb |
| US7626868B1 (en) * | 2007-05-04 | 2009-12-01 | Flashsilicon, Incorporation | Level verification and adjustment for multi-level cell (MLC) non-volatile memory (NVM) |
| KR101508492B1 (ko) * | 2008-05-09 | 2015-05-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 비휘발성 반도체 기억 장치 |
| US8188535B2 (en) * | 2008-05-16 | 2012-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP5191834B2 (ja) | 2008-08-12 | 2013-05-08 | セイコーインスツル株式会社 | 半導体不揮発性記憶装置 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
| US8198666B2 (en) * | 2009-02-20 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a nonvolatile memory element having first, second and third insulating films |
| US8110029B2 (en) * | 2009-05-08 | 2012-02-07 | Alstom Technology Ltd | Integrated mercury control system |
| KR101932909B1 (ko) * | 2010-03-04 | 2018-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 및 반도체 장치 |
| WO2011114866A1 (en) * | 2010-03-17 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
| US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
| JP6099368B2 (ja) | 2011-11-25 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2014049151A (ja) * | 2012-08-30 | 2014-03-17 | Ememory Technology Inc | フラッシュメモリ |
| US8971147B2 (en) | 2012-10-30 | 2015-03-03 | Freescale Semiconductor, Inc. | Control gate word line driver circuit for multigate memory |
| KR102178068B1 (ko) | 2012-11-06 | 2020-11-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동 방법 |
| KR102112367B1 (ko) | 2013-02-12 | 2020-05-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9218883B2 (en) * | 2013-03-15 | 2015-12-22 | West Virginia University | Continuous-time floating gate memory cell programming |
| WO2014157019A1 (en) | 2013-03-25 | 2014-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6442321B2 (ja) | 2014-03-07 | 2018-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法、並びに電子機器 |
| US10258411B1 (en) | 2014-04-18 | 2019-04-16 | Riverpoint Medical, Llc | Video processing headband |
| KR102583770B1 (ko) * | 2016-09-12 | 2023-10-06 | 삼성디스플레이 주식회사 | 메모리 트랜지스터 및 이를 갖는 표시장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748534A (en) * | 1996-03-26 | 1998-05-05 | Invox Technology | Feedback loop for reading threshold voltage |
| JP2001015716A (ja) * | 1999-06-30 | 2001-01-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120346B2 (ja) | 1972-06-23 | 1976-06-24 | ||
| US5050124A (en) * | 1986-09-30 | 1991-09-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having load transistor circuit |
| US4999525A (en) * | 1989-02-10 | 1991-03-12 | Intel Corporation | Exclusive-or cell for pattern matching employing floating gate devices |
| JPH0453096A (ja) * | 1990-06-19 | 1992-02-20 | Toshiba Corp | アナログ記憶装置 |
| US5130777A (en) * | 1991-01-04 | 1992-07-14 | Actel Corporation | Apparatus for improving antifuse programming yield and reducing antifuse programming time |
| TW208086B (ja) * | 1991-03-21 | 1993-06-21 | Shibata Naoru | |
| US5231315A (en) * | 1991-10-29 | 1993-07-27 | Lattice Semiconductor Corporation | Temperature compensated CMOS voltage to current converter |
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| EP0576774B1 (en) * | 1992-06-30 | 1999-09-15 | STMicroelectronics S.r.l. | Voltage regulator for memory devices |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5488415A (en) * | 1993-07-09 | 1996-01-30 | Olympus Optical Co., Ltd. | Solid-state image pickup device having a photoelectric conversion detection cell with high sensitivity |
| JP3289748B2 (ja) * | 1993-11-30 | 2002-06-10 | 直 柴田 | 半導体装置 |
| JP3570692B2 (ja) * | 1994-01-18 | 2004-09-29 | ローム株式会社 | 不揮発性メモリ |
| JP3563452B2 (ja) * | 1994-08-10 | 2004-09-08 | 株式会社東芝 | セル閾値分布検知回路およびセル閾値分布検知方法 |
| US5495453A (en) * | 1994-10-19 | 1996-02-27 | Intel Corporation | Low power voltage detector circuit including a flash memory cell |
| WO1996030948A1 (fr) * | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Memoire non volatile a semi-conducteurs |
| JP3710845B2 (ja) * | 1995-06-21 | 2005-10-26 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5815435A (en) * | 1995-10-10 | 1998-09-29 | Information Storage Devices, Inc. | Storage cell for analog recording and playback |
| KR100217917B1 (ko) | 1995-12-20 | 1999-09-01 | 김영환 | 플래쉬 메모리셀의 문턱전압 조정회로 |
| JP3920943B2 (ja) * | 1996-05-10 | 2007-05-30 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP3543493B2 (ja) * | 1996-06-07 | 2004-07-14 | 株式会社デンソー | 電子回路の動作特性補正装置 |
| JP2845212B2 (ja) * | 1996-08-29 | 1999-01-13 | 日本電気株式会社 | 半導体記憶装置 |
| EP0833348B1 (en) | 1996-09-30 | 2003-07-09 | STMicroelectronics S.r.l. | Method and circuit for checking multilevel programming of floating-gate nonvolatile memory cells, particlarly flash cells |
| JPH10154803A (ja) * | 1996-11-25 | 1998-06-09 | Toshiba Corp | 不揮発性半導体メモリ |
| DE69723227T2 (de) * | 1997-04-14 | 2004-06-03 | Stmicroelectronics S.R.L., Agrate Brianza | Hochpräzisionsanalogleseschaltkreis für Speichermatrizen, insbesondere für Flash-Analogspeichermatrizen |
| EP0908895A1 (en) | 1997-10-09 | 1999-04-14 | STMicroelectronics S.r.l. | Controlled hot-electron writing method for non-volatile memory cells |
| ITMI981193A1 (it) * | 1998-05-29 | 1999-11-29 | St Microelectronics Srl | Dispositivo circuitale e relativo metodo per la propgrammazione di una cella di memoria non volatile a singola tensione di |
| US6194967B1 (en) * | 1998-06-17 | 2001-02-27 | Intel Corporation | Current mirror circuit |
| IT1305181B1 (it) * | 1998-11-13 | 2001-04-10 | St Microelectronics Srl | Dispositivo e metodo di programmazione di celle di memoria nonvolatile con generazione automatica della tensione di programmazione. |
| JP2000348493A (ja) * | 1999-06-03 | 2000-12-15 | Fujitsu Ltd | 不揮発性メモリ回路 |
| JP3933817B2 (ja) * | 1999-06-24 | 2007-06-20 | 富士通株式会社 | 不揮発性メモリ回路 |
| US6108241A (en) * | 1999-07-01 | 2000-08-22 | Micron Technology, Inc. | Leakage detection in flash memory cell |
| JP3954245B2 (ja) * | 1999-07-22 | 2007-08-08 | 株式会社東芝 | 電圧発生回路 |
| JP3943790B2 (ja) * | 2000-02-24 | 2007-07-11 | 株式会社東芝 | 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置 |
| US6411549B1 (en) * | 2000-06-21 | 2002-06-25 | Atmel Corporation | Reference cell for high speed sensing in non-volatile memories |
| JP4043703B2 (ja) * | 2000-09-04 | 2008-02-06 | 株式会社ルネサステクノロジ | 半導体装置、マイクロコンピュータ、及びフラッシュメモリ |
| JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6625057B2 (en) * | 2000-11-17 | 2003-09-23 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device |
| JP2002184190A (ja) * | 2000-12-11 | 2002-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2002258955A (ja) * | 2001-02-27 | 2002-09-13 | Toshiba Corp | 半導体装置 |
| US6456557B1 (en) * | 2001-08-28 | 2002-09-24 | Tower Semiconductor Ltd | Voltage regulator for memory device |
| US7245536B1 (en) * | 2006-02-15 | 2007-07-17 | Catalyst Semiconductor, Inc. | Precision non-volatile CMOS reference circuit |
| US7428172B2 (en) * | 2006-07-17 | 2008-09-23 | Freescale Semiconductor, Inc. | Concurrent programming and program verification of floating gate transistor |
-
2000
- 2000-10-13 JP JP2000314369A patent/JP4663094B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-12 US US09/976,770 patent/US6556475B2/en not_active Expired - Lifetime
-
2003
- 2003-03-06 US US10/383,209 patent/US6914818B2/en not_active Expired - Lifetime
-
2005
- 2005-04-19 US US11/109,325 patent/US7298652B2/en not_active Expired - Fee Related
-
2007
- 2007-10-25 US US11/924,090 patent/US7512006B2/en not_active Expired - Fee Related
-
2009
- 2009-03-19 US US12/407,539 patent/US7855919B2/en not_active Expired - Fee Related
-
2010
- 2010-06-14 US US12/814,761 patent/US8054690B2/en not_active Expired - Fee Related
-
2011
- 2011-11-03 US US13/288,383 patent/US8315101B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748534A (en) * | 1996-03-26 | 1998-05-05 | Invox Technology | Feedback loop for reading threshold voltage |
| JP2001015716A (ja) * | 1999-06-30 | 2001-01-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6556475B2 (en) | 2003-04-29 |
| US20100296343A1 (en) | 2010-11-25 |
| US20020064070A1 (en) | 2002-05-30 |
| US20030128582A1 (en) | 2003-07-10 |
| US6914818B2 (en) | 2005-07-05 |
| US7855919B2 (en) | 2010-12-21 |
| US20080117680A1 (en) | 2008-05-22 |
| JP2002124091A (ja) | 2002-04-26 |
| US7298652B2 (en) | 2007-11-20 |
| US8054690B2 (en) | 2011-11-08 |
| US8315101B2 (en) | 2012-11-20 |
| US20050185462A1 (en) | 2005-08-25 |
| US7512006B2 (en) | 2009-03-31 |
| US20090180326A1 (en) | 2009-07-16 |
| US20120044763A1 (en) | 2012-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4663094B2 (ja) | 半導体装置 | |
| JP4907011B2 (ja) | 不揮発性メモリとその駆動方法、及び半導体装置 | |
| US6646922B2 (en) | Nonvolatile memory and method of driving the same | |
| JP2004079602A (ja) | トラップ層を有する不揮発性メモリ | |
| JP2014197442A (ja) | 不揮発性半導体記憶装置及びその読み出し方法 | |
| KR101357068B1 (ko) | 비휘발성 메모리들에 대한 바디 효과 감지 방법 | |
| JP4064154B2 (ja) | 不揮発性メモリ及びそれを用いた電子機器 | |
| JP2011233209A (ja) | 半導体記憶装置 | |
| KR100632637B1 (ko) | 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자 | |
| JP2007042166A (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
| JP2011070712A (ja) | Ｎａｎｄ型フラッシュメモリ | |
| US20080056013A1 (en) | Method and Related Apparatus Capable of Improving Endurance of Memory | |
| JP2011222101A (ja) | 半導体記憶装置 | |
| JP2007164898A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070912 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070912 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101221 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |