JP2001015716A

JP2001015716A - 半導体記憶装置

Info

Publication number: JP2001015716A
Application number: JP18492899A
Authority: JP
Inventors: Toshio Kuraki; 敏夫椋木; Makoto Kojima; 誠小島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】書き込みに要する電流ピークを下げる一方
で、メモリーセルのソース−ドレイン間の電位差を保
ち、ホットエレクトロンのエネルギーと発生効率が低下
することを防止して、書き込み時間の増加を最小限にお
さえる。【解決手段】メモリー素子１〜３において、ホットエ
レクトロンによってフローティングゲートへ電子を注入
する時、メモリー素子のドレインに供給する電流を所定
の値以上の電流を制限する定電流素子１８によって制御
する。また、定電流素子１８の出力電位と所定の電位Ｖ
refとを入力とし、２つの入力電位の高低により出力電
位を変化させる比較器２０を有し、電位供給源によって
コントロールゲートに供給される電位を、比較器２０の
出力により制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主に電源を供給しな
い間もデータを保持することができる不揮発性の半導体
記憶装置に関するものである。

【０００２】

【従来の技術】半導体基板上に素子を集積してデータを
記憶する半導体記憶装置には、大きく分けて電源を供給
している間のみデータを保持できる揮発性メモリーと、
電源の供給が無い間もデータを保持できる不揮発性メモ
リーの２つの種類があり、さらにそれぞれの中で方式や
使い方によって分類される。その後者の不揮発性メモリ
ーの中で、現在最も良く用いられている方式の一つに、
電気的に書込みと消去が可能なＥＥＰＲＯＭがある。そ
の原理はＭＯＳトランジスタのチャネル上に周りを酸化
膜等で絶縁されたフローティングゲート（以下ＦＧと略
す）を形成し、そのＦＧに電子を注入またはＦＧから電
子を引き抜くことでＭＯＳトランジスタのソース−ドレ
イン間電流が流れ始めるゲート電圧しきい値（以下Ｖｔ
と略す）を変化させてデータを記憶するものである。た
だし、ＦＧ電子の注入・除去に必要な時間は電子デバイ
スの動作としては非常に長いので、図７と図８に示す様
な回路的工夫が良く用いられる。

【０００３】図７は従来のＥＥＰＲＯＭのメモリーセル
とその周辺回路の簡略図である。図７においてメモリー
セル１〜３はチャネル上にＦＧを形成し、その上にチャ
ネルの電位をコントロールするためのコントロールゲー
ト（以下ＣＧと略す）を形成したＭＯＳトランジスタで
構成されている。なお、メモリーセル２と３の間の点線
部分に、メモリーセル１〜３と同様な接続がなされてい
る多数のメモリーセルが実際には存在するが、便宜的に
それらのメモリーセルを省略して３つのメモリーセルの
み図示している。ワード線４はメモリーセル１〜３のＣ
Ｇに接続されており、ワード線ドライバ１６によってワ
ード線４の電位を変化させる。ソース線５はメモリーセ
ル１〜３のソースに接続され、その末端はグランドレベ
ルに接続されている。ビット線７〜９はそれぞれメモリ
ーセル１〜３のドレインに接続されており、このビット
線を通じてメモリーセルはその周辺回路とのデータのや
り取りを行う。ビット線ドライバ１０〜１２は、高電圧
の電源線６を通じて供給される高電圧Ｖppを用いて、デ
ータラッチ回路１３〜１５のデータに応じた出力を、ビ
ット線７〜９に出す。なお、ビット線およびビット線ド
ライバおよびデータラッチ回路は、メモリーセルと同様
に省略されているものとする。外部とのデータをやり取
りするためのデータ線１７は、外部とのデータ入出力ポ
ートおよびデータラッチ回路どうしを接続している。な
お図７においては省略してあるが、データラッチ回路１
３〜１５とデータ線１７がシフトレジスタ等の構成をと
ることで、データラッチ回路１３〜１５までのすべてに
所望のデータをラッチできるものとする。

【０００４】また図８は、図７の回路を使ってデータを
書込むときの各ノードの電位または電流の変化を示した
タイミングである。ＷＬはワード線４の電位、ＳＬはソ
ース線５の電位、ＢＬはビット線７〜９のいずれかの電
位、Ｉdsは電源線６を流れる電流で、メモリーセルに流
れる電流の総和になる。

【０００５】それら図７と図８を用いてこの回路を使っ
てデータを書込むときの動作を説明する。まず、データ
入出力ポートからデータ線１７を通じて、すべてのデー
タラッチ回路にデータをラッチする。次に図８に示すよ
うに、ビット線ドライバ１０〜１２のいずれかによって
書込みを行うメモリーセルが接続されたビット線の電位
が上げられ、ワード線４の電位がワード線ドライバ１６
によって上げられる。その間ソース線５の電位はグラン
ドレベルに保たれているので、メモリーセルのソース−
ドレイン間に高電圧が印加され、その高電界によってチ
ャンネルにホットエレクトロン（以下ＣＨＥと略す）が
発生する。そしてＣＨＥはＦＧの高電位に引かれてＦＧ
へ注入され、メモリーセル１〜３のいずれかのＶｔが上
昇する。所望のＶｔに達したところでワード線４と書込
みを行うメモリーセルが接続されたビット線の電位を下
げ、書込みを完了させる。

【０００６】以上の様な書込み動作において、後半のＣ
ＨＥを発生させメモリーセルのＶｔを所望の値まで上昇
させることに要する時間に比べ、前半のデータラッチに
要する時間の方が桁違いに短いので、図７に示した様な
回路を使って、なるべく多くのセルに同時にデータを書
込むことで、単位データ量あたりの書込み時間を減ら
し、使い勝手を向上させている。

【０００７】その一方で、同時に書込むメモリーセルの
増加に伴い、書込み開始直後に流れる大電流の増加が問
題となっている。図８のＩdsに示す様に、書込みが開始
された直後はメモリーセルのＶｔが低いために大きなセ
ル電流が流れ、Ｉdsに大きなピークが発生する。その後
メモリーセルへの書込みが進みＶｔが上昇するに連れて
メモリーセル電流が減少しＩdsも減少するが、ソース線
５やビット線ドライバの電源線６は、ピーク時のＩdsを
流すのに十分な電流能力を持たす為に太く設計する必要
がある。またビット線に供給する高電圧Ｖppを内部発生
させる場合、昇圧回路の能力もピーク時のＩdsに対応で
きるように大きく設計しなければならない。それらのこ
とは、微細化・低電源電圧化において大きな妨げとな
る。そのため、同時に書込みを行うメモリーセルの数に
は限度があり、使い勝手と前述の制約との折り合いをつ
けながらその数を決める必要があるが、微細化や低電源
電圧化が進む中で、書込み時の電流Ｉdsによる制約は益
々厳しいものとなっている。

【０００８】その問題を回避するため図９（ａ）と
（ｂ）に示すように、書込み中にワード線の電位を変化
させる方法が考案された。なお図９（ａ）と（ｂ）にお
ける各ノードの電位を示す構成要素は図８と同じ意味な
ので説明は省略する。図９（ａ）に示す方法ではワード
線の電位を、パルス状に上げるのではなく、電位の変化
にスロープを持たせて徐々に上昇させる。図９（ｂ）に
示す方法は、ワード線の電位を一度に最高電圧まで上げ
るのではなく、メモリーセルへの書込み最中に、何回か
に分けて階段状に上昇させる。いずれの方法もメモリー
セルのＶｔが低い書込み開始直後はワード線の電位を低
く抑えてメモリーセルに流れる電流を制限し、書込みが
進みｖｔが高くなるにつれてワード線の電位を上げるこ
とによって、書込み時のセル電流のピークを抑え、かつ
所望の値までメモリーセルのＶｔを上昇させる書込みを
行うことを目的としている。

【０００９】

【発明が解決しようとする課題】しかしながら、図９
（ａ）と（ｂ）に示す従来の方法によって書込み時のメ
モリーセル電流のピークを抑える場合、ワード線の電位
を予め決められた方法によって制御するので、図８に示
すＩdsのピークを所望の電流値することは難しい。おお
よその値は設定できるとしても、メモリーセル特性のバ
ラツキや消去後のメモリーセルＶｔのバラツキ、さらに
ワード線電位制御の幅などが重なり合うために必ず設計
値との差が生じる。そのため、Ｉdsのピーク値に大きな
マージンを持たせた設計をしなくてはならない。

【００１０】また、基本的に書込み中のワード線の電位
を下げると発生したＣＨＥをＦＧへ引く電界が低下する
ため、メモリーセルを流れる電流量に対するＦＧへの電
子の注入量（以下注入効率と呼ぶ）は低下する。従来の
方法ではワード線の電位とメモリーセルのＶｔの上昇は
連携されていないため、書込み中のＩdsにピークや波が
発生する。Ｉdsが低い時が存在することは、回路にはま
だ電流を流すことが可能であるのに、ワード線の電位を
低く抑えて注入効率を低下させている状態を作り出して
いることであり、非効率的である。

【００１１】さらに、図７に示した様に複数のメモリー
セルに同時書込みを行う場合、データラッチ回路にラッ
チした書込みデータによってセルに電流を流してＶｔを
上昇させるセル数は変化する。その数が少なければＩds
は減少するが、そのことがワード線の電位制御に反映さ
れないため、全てのセルのＶｔを上昇させる場合と同じ
様な書込みが行われるため、非効率的である。

【００１２】従って、本発明の目的は、書き込みに要す
る電流ピークを下げることが可能な半導体記憶装置を提
供することにある。

【００１３】また、本発明の他の目的は、メモリーセル
のソース−ドレイン間の電位差を保ち、ホットエレクト
ロンのエネルギーと発生効率を増加させることにより、
書き込み時間の短縮する半導体記憶装置を提供すること
にある。

【００１４】

【課題を解決するための手段】本発明の請求項１記載の
半導体記憶装置は、ＭＯＳトランジスタのチャネル上
に、電位供給源に接続されたコントロールゲートと、周
辺と電気的に絶縁されたフローティングゲートを有し、
前記フローティングゲートへの電子の注入・除去によっ
てデータを記憶するメモリー素子において、ホットエレ
クトロンによって前記フローティングゲートへ電子を注
入する時、前記メモリー素子のドレインに供給する電流
を、所定の値以上の電流を制限する定電流素子によって
制御するものである。

【００１５】また、本発明の請求項２記載の半導体記憶
装置は、上記構成に加えて前記定電流素子の出力電位と
所定の電位とを入力とし、２つの入力電位の高低により
出力電位を変化させる比較器を有し、前記電位供給源に
よって前記コントロールゲートに供給される電位を、前
記比較器の出力により制御するものである。

【００１６】

【発明の実施の形態】（実施の形態１）図１は本発明の
第１の実施の形態に係るＥＥＰＲＯＭのメモリーセルと
その周辺回路の簡略図である。図１において定電流素子
（定電流源）１８は、高電圧電源Ｖppとビット線ドライ
バの電源線６の間に挿入されている。メモリー素子１〜
３において、ホットエレクトロンによってフローティン
グゲートへ電子を注入する時、メモリー素子のドレイン
に供給する電流を、所定の値以上の電流を制限する定電
流素子１８によって制御する。

【００１７】なお、ここでは定電流源としてゲートに印
加するＶctrlの電圧によってその電流値を制御できるＭ
ＯＳトランジスタを用いているが、高抵抗等の他の定電
流源を用いても問題はない。また、ソース線５の一端が
グランドに接続されているが、任意の電位供給手段に接
続しても問題はない。その他、図１と同じ番号を付して
ある構成要素は基本的に図７と同一なので説明は省略す
る。

【００１８】また図２は、図１の回路を使ってデータを
書込むときの各ノードの電位または電流の変化を示した
タイミングである。なお図２における各ノードの電位を
示す構成要素は図８と同じ意味なので説明は省略する
が、図２は図８に比べ時間の刻みを細かくとり、ワード
線の電位が上昇する時の度合いを表している。

【００１９】それら図１と図２を用いて本発明の第１の
回路を使ってデータを書込むときの動作を説明する。ま
ず、データ入出力ポートからデータ線１７を通じて、す
べてのデータラッチ回路にデータをラッチする。次に図
２に示すように、ビット線ドライバ１０〜１２のいずれ
かによって書込みを行うメモリーセルが接続されたビッ
ト線の電位が上げられ、ワード線４の電位がワード線ド
ライバ１６によって上げられる。その間ソース線５の電
位はグランドレベルに保たれているので、メモリーセル
のソース−ドレイン間の電圧によって書込みを行うメモ
リーセルに電流が流れ始め、電源線６に流れる電流Ｉds
が上昇する。ところがＩdsは定電流源１８によって制限
されるため、その制限値にＩdsが達した後は、ワード線
４の電位の上昇につれて書込みを行うメモリーセルが接
続されたビット線の電位が低下し、セルのソース−ドレ
イン間の電圧が低下して、セルに流れる電流は増加しな
い。その後、書込みを行うメモリーセルのＦＧへの電子
の注入が進み、Ｖｔが上昇するにつれて、そのセルに流
れる電流量は減少するが、それを打ち消すようにそのセ
ルに接続されているビット線の電位が上昇し、セルのソ
ース−ドレイン間の電圧が増加して、セルに流れる電流
は一定に保たれる。さらに書込みが進み、ビット線の電
位が高電圧電源Ｖppと同じ最高値に達した後は、セルに
流れる電流は減少し、それに伴ないＩdsも減少する。所
望のＶｔに達したところでワード線４と書込みを行うメ
モリーセルが接続されたビット線の電位を下げ、書込み
を完了させる。

【００２０】以上の様な書込み動作のほとんどの時間に
おいて、定電流源１８によって制御される最大電流を電
源電圧線６に流すことができるので、メモリーセルの周
辺回路の電源供給能力を最大限に生かした書込みを行う
ことができる。また、Ｉdsの最大値が定電流源１８によ
って正確に設定できるようになるので、ソース線５やビ
ット線ドライバの電源線６および昇圧回路の設計をＩds
ピーク値に対する少ないマージンで設計することができ
ると同時に、Ｉdsピーク値を定電流源１８の設計によっ
て任意に決めることができるので、メモリーセルコア構
成の設計自由度が向上する。また、データを書込むメモ
リーセル数が少ない場合は、メモリーセルに流れる電流
の合計も小さくなるので、定電流源１８による電源線６
の電流Ｉdsの制限によるビット線電位の低下が縮小し、
１つのメモリーセルあたりに流れる電流量が増加して、
短時間に書込みセルＶｔが上昇する。すなわちデータを
書込むメモリーセル数が少ない程、書込みが速く完了す
る様な効率的な書込みが可能となる。

【００２１】さらに、図１に示した様に定電流源として
ＭＯＳトランジスタ等を用い、その印加電圧によって定
電流値を制御できる場合は、温度等のデバイス周辺の環
境や、デバイスの使用方法・動作モード等によって、定
電流源に印加する電圧を変化させ、書込み時の電流Ｉds
を制御することで、効率的な書込み動作を行うことがで
きる。

【００２２】ただし、図１と図２によって示した第１の
実施の形態は、ＦＧへの電子の注入効率が、ＣＨＥの発
生数やそのエネルギーよりも、そのＣＨＥをＦＧへ引く
ためのＦＧの電位に大きく依存している場合に有効であ
る。

【００２３】（実施の形態２）第１の実施の形態では書
込み中にメモリーセルのソース−ドレイン間の電圧が低
下するため、ＣＨＥの発生数やそのエネルギーは低下す
る。注入効率がＣＨＥの発生率やそのエネルギーに大き
く依存している場合は、書込み時の電流が低下する効果
以上に書込み時間の増加の問題が大きく、得策ではな
い。その場合には、次に説明する第２の実施の形態の方
法が有効である。

【００２４】図３は本発明の第２の実施の形態に係るＥ
ＥＰＲＯＭのメモリーセルとその周辺回路の簡略図であ
る。本実施の形態は、実施の形態１の構成に加えて、定
電流素子１８の出力電位と所定の電位Ｖrefとを入力と
し、２つの入力電位の高低により出力電位を変化させる
比較器２０を有し、電位供給源によってコントロールゲ
ートに供給される電位を、比較器２０の出力により制御
する。比較器２０の出力は、高電圧電源Ｖppとワード線
ドライバ１６の間に挿入されているスイッチ素子１９の
ゲートに与えている。なお、ここではスイッチ素子１９
としてゲートに印加する電圧によってその電流値を制御
できるＭＯＳトランジスタを用いているが、他のスイッ
チ機能を有する素子を用いても問題はない。比較器２０
は電源線６の電位とリファレンス電位Ｖrefとの電位を
比較しその結果を出力する。その出力はスイッチ素子１
９のゲートに接続されている。また、図３ではソース線
５の一端がグランドに接続されているが、任意の電位供
給手段に接続しても問題はない。その他、図４と同じ番
号を付してある構成要素は基本的に図４と同じものなの
で説明は省略する。

【００２５】また図４は、図３の回路を使ってデータを
書込むときの各ノードの電位または電流の変化を示した
タイミングである。なお図４における各ノードの電位を
示す構成要素は図２と同じ意味なので説明は省略する。

【００２６】それら図３と図４を用いて本発明の第２の
回路を使ってデータを書込むときの動作を説明する。初
期状態として比較器２０の出力は定電流源１９を導通状
態にするレベルにあるとする。まず、データ入出力ポー
トからデータ線１７を通じて、すべてのデータラッチ回
路にデータをラッチする。次に図４に示すように、ビッ
ト線ドライバ１０〜１２のいずれかによって書込みを行
うメモリーセルが接続されたビット線の電位ＢＬが上げ
られる。次に、ワード線ドライバ１６によってワード線
４の電位ＷＬの上昇が開始されるが、メモリーセルのソ
ース−ドレイン間の電圧によって書込みを行うメモリー
セルに電流が流れ始め、電源線６に流れる電流Ｉdsが上
昇し、定電流源１８によるＩds制限によって、電源線６
の電位がＶrefより下がった時に、比較器２０の出力レ
ベルが変化して、スイッチ素子１９をカットオフ状態に
する。そのため、ワード線ドライバ１６への電源の供給
が止まり、ワード線４の電位ＷＬの上昇も止まるが、ワ
ード線４は高インピーダンス状態になるため、その容量
に貯えれている電荷によって、ワード線４の電位は保持
される。その状態でメモリーセルへの書込みは継続し、
セルのＶｔが上昇するにつれて、セルを流れる電流も減
少し、電源線６の電位が上昇しはじめる。その電位が再
びＶrefを上回った時に比較器２０に出力レベルが変化
してスイッチ素子１９を導通状態にし、ワード線ドライ
バ１６に電源が供給され、ワード線４の電位の上昇が再
開される。その上昇にともないセルに流れる電流が増加
し、再び電源線６の電位がＶrefを下回ったときは、同
様な動作によってワード線４の電位の上昇を止める。以
上の様な動作を繰り返すことによって、電源線６の電位
によってワード線４の電位の上昇を制御し、書込みを行
うメモリーセルに接続されているビット線の電位を保つ
ことができる。その時、Ｖrefを高電圧電源Ｖppにする
ことで、ビット線の電位をＶppに保つことができる。そ
の結果、書込み時に電源線６に流れる電流値を制御し、
かつメモリーセルのソース−ドレイン間の電圧を保ち、
ＣＨＥの発生効率とエネルギーを低下させない書込みを
実現することができる。また、比較器２０はメモリーデ
バイスで広く使用されているセンスアンプ等の差動増幅
器を用いて、容易に実現することができる。

【００２７】以上の様な書込み動作のほとんどの時間に
おいて、定電流源１８によって制御される最大電流を電
源電圧線６に流し、かつメモリーセルのソース−ドレイ
ン間に最大電圧を印加することができるので、ＣＨＥの
発生効率やエネルギーが書込み特性に大きく影響する場
合においても、第１の実施の形態で示した様なメモリー
セルの周辺回路の電源供給能力を最大限に生かした効率
的な書込みを行うことができる。

【００２８】また、第１の実施の形態と同様に、温度等
のデバイス周辺の環境や、デバイスの使用方法・動作モ
ード等によって、定電流源に印加する電圧を変化させ、
書込み時の電流Ｉdsを制御することで、効率的な書込み
動作を行うことができる。

【００２９】この図３と図４によって示した第２の実施
の形態は、ＦＧへの電子の注入効率が、ＣＨＥをＦＧへ
引くためのＦＧの電位よりも、そのＣＨＥの発生数やそ
のエネルギーに大きく依存している場合に有効である
が、ＦＧへの電子の注入効率が、ＣＨＥをＦＧへ引くた
めのＦＧの電位と、そのＣＨＥの発生数やそのエネルギ
ーの両方に依存している場合は、第２の実施の形態の方
法に加え、図５や図６に示すようなスプリット型メモリ
ーセル構造をとることが有効である。

【００３０】図５はスプリット型メモリーセルをチャン
ネル方向に垂直に切った断面図である。メモリー素子の
チャネル上に、フローティングゲート（ＦＧ）２４と直
列に、外部から電位を与えるコントロールゲート（Ｃ
Ｇ）２３を有する。構成要素２１はソース、２２はドレ
インである。図３に示す回路においては、ドレイン２２
はビット線７〜９に、ソース２１はソース線５に、ＣＧ
２３はワード線４にそれぞれ接続される。この様な構造
をとることで書き込み中は、ＣＧの電位によってメモリ
ーセルの電位を制限することができ、かつＦＧの電位
は、ドレイン２２とＦＧ２４のカップリングによってド
レイン２２に印加されている高電圧に引かれるため、Ｃ
Ｇ２３の電位より高くできる。そのためＦＧの電位低下
が少なくなり、注入効率の低下もおさえることができ
る。

【００３１】図６はステップスプリット型メモリーセル
をチャンネル方向に垂直に切った断面図である。

【００３２】メモリー素子のチャネル上に、フローティ
ングゲート（ＦＧ）２４と直列に、外部から電位を与え
るコントロールゲート（ＣＧ）２３を有し、ＦＧ２４下
のチャネルに段差を有する。その構成要素は図５と同様
であるため説明は省略する。この様なステップスプリッ
ト型のメモリーセルの構造をとれば、メモリーセルのチ
ャネルで発生したＣＨＥは、その運動量をつかってＦＧ
へ注入される為、ＦＧの電位の低下による注入効率の低
下はより少なくすることができる。

【００３３】

【発明の効果】本発明の請求項１記載の半導体記憶装置
は、ＭＯＳトランジスタのチャネル上に、電位供給源に
接続されたコントロールゲートと、周辺と電気的に絶縁
されたフローティングゲートを有し、前記フローティン
グゲートへの電子の注入・除去によってデータを記憶す
るメモリー素子において、ホットエレクトロンによって
前記フローティングゲートへ電子を注入する時、前記メ
モリー素子のドレインに供給する電流を、所定の値以上
の電流を制限する定電流素子によって制御するので、書
き込みに要する電流ピークを下げることができる。

【００３４】また、本発明の請求項２記載の半導体記憶
装置は、上記構成に加えて、前記定電流素子の出力電位
と所定の電位とを入力とし、２つの入力電位の高低によ
り出力電位を変化させる比較器を有し、前記電位供給源
によって前記コントロールゲートに供給される電位を、
前記比較器の出力により制御するので、書き込み時にお
けるビットラインの電位を反映させた形で、ワードライ
ン電位の制御が常時行うことができる。そのため、メモ
リーセルのソース−ドレイン間の電位差を保ち、ホット
エレクトロンのエネルギーと発生効率を増加させ、書き
込み時間を短縮することができる。特にスプリット型と
ステップスプリット型において、書込み電流の削減に比
して書込み時間の増加を少なくする効果が大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るメモリーセル
とその周辺回路図

【図２】同実施の形態に係るの書き込み時のタイミング
図

【図３】本発明の第２の実施の形態に係るメモリーセル
とその周辺回路図

【図４】同実施の形態に係る書き込み時のタイミング図

【図５】スプリット型ＥＥＰＲＯＭの断面図

【図６】ステップスプリット型ＥＥＰＲＯＭの断面図

【図７】従来のＥＥＰＲＯＭメモリーセルとその周辺回
路図

【図８】従来のＥＥＰＲＯＭの書き込み時のタイミング
図

【図９】書き込み電流をおさえるための従来の技術を示
した図

【符号の説明】

１，２，３メモリーセル４ワード線５ソース線６電源線７，８，９ビット線１０，１１，１２ビット線ドライバ１３，１４，１５データバッファ１６ワード線ドライバ１７データ線１８定電流素子１９スイッチ素子２０比較器２１ソース２２ドレイン２３コントロールゲート２４フローティングゲート

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタのチャネル上に、電位
供給源に接続されたコントロールゲートと、周辺と電気
的に絶縁されたフローティングゲートを有し、前記フロ
ーティングゲートへの電子の注入・除去によってデータ
を記憶するメモリー素子において、ホットエレクトロンによって前記フローティングゲート
へ電子を注入する時、前記メモリー素子のドレインに供
給する電流を、所定の値以上の電流を制限する定電流素
子によって制御する半導体記憶装置。
【請求項２】前記定電流素子の出力電位と所定の電位と
を入力とし、２つの入力電位の高低により出力電位を変
化させる比較器を有し、前記電位供給源によって前記コ
ントロールゲートに供給される電位を、前記比較器の出
力により制御する請求項１記載の半導体記憶装置。
【請求項３】前記メモリー素子のチャネル上に、前記フ
ローティングゲートと直列に前記コントロールゲートを
有する請求項２記載の半導体記憶装置。
【請求項４】前記メモリー素子のチャネル上に、前記フ
ローティングゲートと直列に前記コントロールゲートを
有し、前記フローティングゲート下のチャネルに段差を
有する請求項２記載の半導体記憶装置。