CN207558427U - 非易失性存储器的编程电路 - Google Patents

Abstract

实用新型公开了一种非易失性存储器的编程电路，涉及存储技术领域。该非易失性存储器的编程电路包括存储单元以及连接于所述存储单元的一对电流镜场效应管，所述电流镜场效应管与所述存储单元之间还设置有一开关管；所述电流镜场效应管输入端连接于一恒定电流源，输出端通过所述开关管连接于所述存储单元，以将所述恒定电流镜像复制于所述存储单元。本实用新型的技术方案可以在不增加沟道电流的情况下，提高后段编程的效率，从而提高整个编程过程的效率，缩短总的编程时间，提高闪存性能。

Description

非易失性存储器的编程电路

技术领域

本实用新型涉及存储技术领域，特别是涉及一种非易失性存储器的编程电路。

背景技术

闪存（Flash Memory）是一种非易失性存储器，根据存储原理的不同，快闪存储器技术可分浮栅(Floating Gate)器件和电荷俘获(Charge Trapping)器件两种。对于浮栅器件，电荷存储在一个被介质层完全包围的导体或半导体层中。在传统的MOSFET上增加了一个金属浮栅和一层超薄隧穿氧化层，并利用浮栅来存储电荷。对于电荷俘获器件，电荷被存储在一个适当的介质层的分立的俘获中心里，其阈值电压由存储在氮化硅上的电荷数量来控制。这类器件中最常用的是金属-氮化硅-氧化硅-半导体（MNOS）和硅-氧化硅-氮化硅-氧化硅-硅（SONOS）存储器。SONOS存储器为单层多晶工艺，具有较浮栅型快闪存储器远更简单的工艺，更容易与标准CMOS工艺兼容，其集成工艺一般只比标准CMOS工艺多5-6次光刻，工艺复杂度和工艺成本大大降低，在20nm以下的尺度内，电荷俘获器件比浮栅器件表现出更大的优势。

浮栅型快闪存储器和SONOS存储器最大的区别就在于存储电荷的方式。SONOS的这种存储机制使得它具有比浮栅器件更大的优越性，尤其是数据保持特性。在浮栅结构的器件中，由于硅栅电极的导电性能，存储在浮栅中的电荷有可能因为一个缺陷而全部泄漏掉，从而导致信息的丢失。而SONOS中存储的电荷都是分立的，因此一个缺陷不会导致所有的电荷泄漏。另外，由于氧化层很薄，因此栅的编程和擦除电流较大，速度较快。

快闪存储器的编程是通过向浮栅中注入或拉出电子来改变浮栅中电荷量，从而改变存储单元的阈值电压，实现存储逻辑“1”或逻辑“0”。其编程操作有两种类型，第一种是基于F-N tunneling的沟道编程，该种操作功耗低，但速度较慢且需要提供很高的电压。另一种是基于CHEI（沟道热电子注入）的漏端注入，这种操作需要提供足够的沟道电流以便产生足够的沟道热电子，编程速度快，因此多采用CHEI编程。

CHEI采用恒定沟道电流进行编程操作，然而随着编程的进行，电子不断被写入到浮栅中，电子进入浮栅的速率越来越慢，编程效率越来越低。对于闪存的存储单元来说，沟道所能承载的电流密度是由制造工艺决定的，因而不能通过增加沟道电流的方法增加注入效率。传统的方法是增加编程时间，或者多次编程，但这样不利于提高闪存的性能。

发明内容

本实用新型的主要目的是提供一种非易失性存储器的编程电路，旨在缩短编程时间、保障闪存性能。

为实现上述目的，本实用新型提供一种非易失性存储器的编程电路，包括存储单元以及连接于所述存储单元的一对电流镜场效应管，所述电流镜场效应管与所述存储单元之间还设置有一开关管；所述电流镜场效应管输入端连接于一恒定电流源，输出端通过所述开关管连接于所述存储单元，以将所述恒定电流镜像复制于所述存储单元。

优选地，所述存储单元为P型掺杂存储单元或N型掺杂存储单元。

优选地，所述电流镜场效应管包括通过栅极相互连接的第一场效应管和第二场效应管，所述第一场效应管的漏极和栅极连接于所述开关管，所述第二场效应管的漏极连接于所述恒定电流源；所述第一场效应管和第二场效应管的源极连接于电源。

优选地，所述开关管为P型场效应管，所述开关管的栅极接开关控制器，源极连接于所述第一场效应管的漏极和栅极以及第二场效应管的栅极，漏极连接于所述存储单元。

优选地，所述开关管开启时，其源极和漏极导通，所述电流镜场效应管将恒定电流源镜像与所述存储单元；所述开关管关闭时，其关断所述电流镜场效应管和所述存储单元之间的连接。

优选地，分至少两个时序段向所述存储单元的栅极分别施加不同压值的电压，且后一时序段施加的电压高于前一时序段施加的电压。

优选地，分两个时序段向所述存储单元的栅极分别施加不同压值的电压。

优选地，所述存储单元为P型掺杂存储单元；所述存储单元的源极与位线相连，并连接于所述开关管的一端；所述存储单元的漏极与源线相连，所述存储单元的栅极与字线相连。

优选地，所述存储单元为N型掺杂存储单元；所述存储单元的漏极与位线相连，并连接于所述开关管的一端；所述存储单元的源极与源线相连， 所述存储单元的栅极与字线相连。

本实用新型通过在存储单元的一端连接一对电流镜场效应管，该电流镜场效应管为存储单元提供一个恒定的电流，使得存储单元在编程期间，其沟道的电流基本保持不变，从而存储单元的栅极和漏区的压差显著提高，提高了存储单元纵向电场，是的热电子注入浮栅的效率显著提升，从而缩短了编程时间。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型实施例中非易失性存储器的编程电路示意图；

图2为本实用新型在不同时序段向控制栅施加的电压示意图；

图3为本实用新型另一实施例中非易失性存储器的编程电路示意图。

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

另外，在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

本实用新型提出一种非易失性存储器的编程电路，可以在不增加沟道电流的情况下，提高后段编程的效率，从而提高整个编程过程的效率，缩短总的编程时间，提高闪存性能。

如图1所示，在本实用新型实施例中，该非易失性存储器的编程电路包括存储单元1以及连接于所述存储单元1的一对电流镜场效应管2，所述电流镜场效应管2与所述存储单元1之间还设置有一开关管M3；所述电流镜场效应管2输入端连接于一恒定电流源，输出端通过所述开关管M3连接于所述存储单元1，以将所述恒定电流镜像复制于所述存储单元1。

优选地，所述存储单元1为P型掺杂存储单元1或N型掺杂存储单元1。

在具体实施例中，如图1所示，存储单元1为P型掺杂存储单元1；所述存储单元1的源极与BL（bit line，位线）相连，并连接于所述开关管M3的一端；所述存储单元1的漏极与SL（source line，源线）相连，所述存储单元1的栅极与WL（word line，字线）相连。由于BL和SL之间加正压，因此通常为在BL处接正压，在传输正压过程中一般选用P型晶体管以消除阈值电压的损失。对于存储单元1来说，通常P型浮栅晶体管热电子注入效率比N型浮栅晶体管高。

本实用新型的编程方法为：通过电流镜场效应管2镜像一个恒定电流到存储单元1的源极，开关管M3控制电流镜场效应管2与存储单元1之间的导通和关断。编程期间，为了保持恒定的镜像电流，在BL和SL之间保持正向电压，WL在接恒定电压使存储单元1沟道开启，并在第一时间段内和第二时间段内分别施加压值不同的电压，且第二时间段内施加的电压高于第一时间段施加的电压，所加电压均可使存储单元1的沟道开启。通过第二时间段施加更高的电压，可增加存储单元1的纵向电场，BL电压自调节降低以维持恒定的镜像电流，在沟道电流不变的前提下提高WL和SL之间的纵向电场，以提高电子注入效率，从而缩短编程时间，提高闪存性能。

优选地，分至少两个时序段向所述存储单元1的栅极分别施加不同压值的电压，且后一时序段施加的电压高于前一时序段施加的电压。

优选地，分两个时序段向所述存储单元1的栅极分别施加不同压值的电压。

本实施例选取最优的组合方案进行描述。在具体实施例中，开关管M3和存储单元1均为P型掺杂，电流镜场效应管2的输出端经过开关管M3和BL相连，BL和存储单元1的源极相连，存储单元1的栅极和WL相连，存储单元1的漏极和SL相连。

为了便于进一步理解本实施例，现给出本实施方式下各端的电压和电流偏置，如图2所示，在进行编程操作时，电流镜场效应管2的镜像电流为25uA，SL接-2.5V，WL在第一时间段T1段和第二时间段T2段的电压分别为0V和2.5V，存储单元1的衬底接3V。需要说明的是，本实施例中给出的各端电压偏置仅作为编程操作的典型值，而非特定值。即是说本实施例中给出的各电压偏置均可以有其他选择，并不局限于本实施例中给出的值，只要保障WL接的电压能够开启编程晶体管，在位线和源线之间压差能够提供沟道电流，CG与SL之间的压差能够使电子从沟道中注入到存储单元1的浮栅中即可。

在T1时间段内，沟道热电子不断写入存储单元1的浮栅中，由于存储单元1为P型掺杂，随着编程操作的进行，存储单元1的阈值电压越来越低，由于电流镜的电流恒定，BL的电压自调节降低从而使电流恒定。在T2时间段内，提高WL电压到2.5V，此时存储单元1的沟道依然开启（阈值降低，Vgb依然使沟道开启），由于电流镜的电流恒定，BL电压自调节升高，存储单元1沟道的电流保持不变，然而存储单元1栅极和漏区的压差显著提高，纵向电场显著提高，沟道电流基本不变确保了沟道热电子的产生速率，此时纵向电场的增加使得热电子注入浮栅的效率显著提升，从而缩短了编程时间。

优选地，所述电流镜场效应管2包括通过栅极相互连接的第一场效应管M1和第二场效应管M2，所述第一场效应管M1的漏极和栅极连接于所述开关管M3，所述第二场效应管M2的漏极连接于所述恒定电流源；所述第一场效应管M1和第二场效应管M2的源极连接于电源。

优选地，所述开关管M3为P型场效应管，所述开关管M3的栅极接开关控制器，源极连接于所述第一场效应管M1的漏极和栅极以及第二场效应管M2的栅极，漏极连接于所述存储单元1。开关控制器用于控制开关管的开启和关闭。同时P型场效应管在通过正压时，可消除阈值损失。

优选地，所述开关管M3开启时，其源极和漏极导通，所述电流镜场效应管2将恒定电流源镜像与所述存储单元1；所述开关管M3关闭时，其关断所述电流镜场效应管2和所述存储单元1之间的连接。

在另一些实施例中，如图3所示，所述存储单元1′为N型掺杂存储单元1′；所述存储单元1′的漏极与位线相连，并连接于所述开关管M3的一端；所述存储单元1′的源极与源线相连， 所述存储单元1′的栅极与字线相连。

由于该实施例的区别仅为存储单元的参杂类型不同，其编程原理与上一实施例相同，在此不再赘述。

以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的发明构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (9)

1.一种非易失性存储器的编程电路，其特征在于，包括存储单元以及连接于所述存储单元的一对电流镜场效应管，所述电流镜场效应管与所述存储单元之间还设置有一开关管；所述电流镜场效应管输入端连接于一恒定电流源，输出端通过所述开关管连接于所述存储单元，以将所述恒定电流镜像复制于所述存储单元。

2.根据权利要求1所述的非易失性存储器的编程电路，其特征在于，所述存储单元为P型掺杂存储单元或N型掺杂存储单元。

3.根据权利要求1所述的非易失性存储器的编程电路，其特征在于，所述电流镜场效应管包括通过栅极相互连接的第一场效应管和第二场效应管，所述第一场效应管的漏极和栅极连接于所述开关管，所述第二场效应管的漏极连接于所述恒定电流源；所述第一场效应管和第二场效应管的源极连接于电源。

4.根据权利要求3所述的非易失性存储器的编程电路，其特征在于，所述开关管为P型场效应管，所述开关管的栅极接开关控制器，源极连接于所述第一场效应管的漏极和栅极以及第二场效应管的栅极，漏极连接于所述存储单元。

5.根据权利要求4所述的非易失性存储器的编程电路，其特征在于，所述开关管开启时，其源极和漏极导通，所述电流镜场效应管将恒定电流源镜像与所述存储单元；所述开关管关闭时，其关断所述电流镜场效应管和所述存储单元之间的连接。

6.根据权利要求1所述的非易失性存储器的编程电路，其特征在于，分至少两个时序段向所述存储单元的栅极分别施加不同压值的电压，且后一时序段施加的电压高于前一时序段施加的电压。

7.根据权利要求6所述的非易失性存储器的编程电路，其特征在于，分两个时序段向所述存储单元的栅极分别施加不同压值的电压。

8.根据权利要求1所述的非易失性存储器的编程电路，其特征在于，所述存储单元为P型掺杂存储单元；所述存储单元的源极与位线相连，并连接于所述开关管的一端；所述存储单元的漏极与源线相连，所述存储单元的栅极与字线相连。

9.根据权利要求1所述的非易失性存储器的编程电路，其特征在于，所述存储单元为N型掺杂存储单元；所述存储单元的漏极与位线相连，并连接于所述开关管的一端；所述存储单元的源极与源线相连， 所述存储单元的栅极与字线相连。