JP4064154B2 - 不揮発性メモリ及びそれを用いた電子機器 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は不揮発性メモリに関する。より詳細には、電気的な書き込み及び電気的な消去を行う不揮発性メモリ（EEPROM又はElectrically Erasable and Programmable Read Only Memory）に関し、１ビット毎電気的な消去可能なEEPROM、フラッシュメモリなどをその範疇に含む。
【０００２】
【従来の技術】
メモリは、大別して揮発性メモリと不揮発性メモリの２つに分類される。代表的な揮発性メモリとしては、SRAM（Static Random Access Memory）やDRAM（Dynamic Random Access Memory）などが挙げられる。また代表的な不揮発性メモリとしては、EEPROM、フラッシュEEPROM、磁気ディスクなどが挙げられる。揮発性メモリのSRAMやDRAMは、一時的に使用するデータが記憶され電源を切るとデータが失われてしまうという欠点がある。一方、不揮発性メモリのEEPROM、フラッシュEEPROM、磁気ディスクなどは電源を切ってもデータが失われることはなく、システム起動のためのプログラムなどに用いられている。
【０００３】
不揮発性メモリのEEPROMやフラッシュEEPROMは、磁気ディスクと比較すると、集積度、耐衝撃性、消費電力、書き込み/読み出し速度などの点において優れた特性を有する。その結果、EEPROM及びフラッシュEEPROMは、磁気ディスクや揮発性メモリなどの代替品として用いられている。
【０００４】
特にEEPROMの集積度は、１年間で約２倍の向上が実現し、速いペースで開発が進んでいる。そのため、ギガビット容量のEEPROMの量産が近々実現することが予想され、集積度においてもDRAMを追い越すと予想される。このような集積度の向上を支える技術としては、回路構成の改善、微細化技術又は多値技術などが挙げられる。
【０００５】
上記技術のうち、一つのメモリセルで３値以上のデータを保持する技術である多値技術が近年注目されている。多値技術は、電荷蓄積領域に蓄積された電荷量をコントロールし、メモリセルの３つ以上の異なる状態を区別する技術である。実際、メモリセルが４つの異なる状態を区別する４値のフラッシュメモリが製品化されている。
【０００６】
ここで、EEPROMやフラッシュEEPROMなどの電気的に書き込み及び電気的に消去が可能な不揮発性メモリのメモリセルアレイ（Memory Cell Array又はMCA）の代表的な回路の一例を図１３を用いて説明する。
【０００７】
メモリセルアレイ４０１は、ｍ本のワード線（ＷＬ１〜ＷＬｍ）と、ｎ本のビット線（ＢＬ１〜ＢＬｎ）と、マトリクス状に配置された複数のメモリセル４００とを有する。メモリセル４００は、メモリトランジスタ４０４を有する。メモリトランジスタ４０４は、フローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。メモリトランジスタ４０４のコントロールゲートは、ワード線（ＷＬ１〜ＷＬｍ）のいずれか一つと接続されている。メモリトランジスタ４０４のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。メモリセルアレイ４０１の周囲には、ビット線側駆動回路４０２、ワード線側駆動回路４０３、書き込み・消去回路４０６ａ、読み出し回路４０６ｂとが設けられている。
【０００８】
図１４（Ａ）〜（Ｃ）は、図１３で示したメモリトランジスタ４０４の断面図を簡単に示したものである。図１４（Ａ）〜（Ｃ）において、１はフローティングゲート（ＦＧ）、２はコントロールゲート（ＣＧ）、３は基板、４はソース領域（Ｓ）、５はドレイン領域（Ｄ）、ｅ-はフローティングゲート（ＦＧ）１に注入された電子を示している。基板３は、ソース領域４及びドレイン領域５に不純物元素が添加されたシリコン基板であり、一導電型が付与されている。ここでは、仮に、ソース領域４及びドレイン領域５の極性をｎ型とし、基板３の極性をｐ型とする。
【０００９】
そこで、以下には２値の情報を有するメモリセル４００の電気的書き込みについて図１４（Ｂ）を用いて説明し、メモリセル４００の電気的読み出しについて図１４（Ｃ）、図１５（Ａ）を用いて説明する。
【００１０】
最初にメモリセル４００の電気的書き込みについて、図１４（Ｂ）を用いて説明する。仮にコントロールゲート（ＣＧ）２に、電圧Ｖg（ここでは仮に１２Ｖとする）を印加して、ドレイン領域５に電圧Ｖd（ここでは仮に６Ｖとする）を印加して、ソース領域４に接地電位（０Ｖ）を印加したとする。そうすると、メモリセル４００は、オン状態となってメモリセル４００のソース領域４からドレイン領域５に向かって電子が流れる。なお本明細書では、コントロールゲート（ＣＧ）２と、ソース領域４と、ドレイン領域５とに電圧（信号電圧）を印加することをバイアスすると呼ぶ。
【００１１】
そして、ドレイン領域５の近傍のピンチオフ領域（図示せず）で加速された電子の一部がチャネルホットエレクトロン（ＣＨＥ）となり、これがフローティングゲート（ＦＧ）１に捕獲される。つまり、ホットエレクトロン（ＨＥ）となる電子の一部が、フローティングゲート（ＦＧ）１に蓄積される。フローティングゲート（ＦＧ）１に蓄積される電子の量は、バイアスする前のしきい値電圧と、バイアスするときにメモリトランジスタのコントロールゲート（ＣＧ）２及びソース領域４並びにドレイン領域５とに印加される電圧と、該電圧の印加時間との３つの要素によって決定される。
【００１２】
フローティングゲート（ＦＧ）１に電子が注入されると、メモリセル４００のしきい値電圧は上昇する。そしてメモリセル４００は、該メモリセル４００のしきい値電圧によって、“０”又は“１”のどちらの情報を有しているかが決定される。
【００１３】
次いで、メモリセル４００の電気的読み出しについて、図１４（Ｃ）、図１５（Ａ）を用いて説明する。
【００１４】
図１５（Ａ）は、フローティングゲート（ＦＧ）１に電子が注入されているメモリセル４００（“１”の情報を有する）と、フローティングゲート（ＦＧ）１に電子が注入されていないメモリセル４００（“０”の情報を有する）のしきい値電圧の分布を示す図である。図１５の縦軸はしきい値電圧、横軸はメモリセルアレイ４０１におけるメモリセル４００の数（ビット数）を示している。
【００１５】
図１５（Ａ）に示すように、しきい値電圧が５．０Ｖ以上のメモリセル４００は“１”の情報を有し、しきい値電圧が５．０Ｖ以下のメモリセル４００は“０”の情報を有する。このようにして、しきい値電圧が５．０Ｖのときを参照して、メモリセル４００が“１”又は“０”のどちらの情報を有しているかを判断する。本明細書では、このようなしきい値電圧を参照電圧とよぶ。
【００１６】
ここで一例として、図１４（Ｃ）に示すように、コントロールゲート（ＣＧ）２に電圧Ｖg（ここでは仮に５Ｖとする）を印加し、ドレイン領域５に電圧Ｖd（ここでは仮に２Ｖとする）を印加し、メモリセル４００のソース領域４に接地電位（ここでは仮に０Ｖとする）を印加する。そしてこの条件において、電気的読み出しを行う。
【００１７】
仮に、“０”の情報を有するメモリセル４００が、図１４（Ｃ）に示すような条件でバイアスされたとする。そうすると、メモリセル４００はオン状態となり、電流が流れる。
【００１８】
一方、“１”の情報を有するメモリセル４００が、図１４（Ｃ）に示すような条件でバイアスされたとする。この場合、フローティングゲート（ＦＧ）１には電荷が蓄積されており、しきい値電圧が上昇しているために、メモリセル４００はオフ状態のままであり、電流が流れない。この電流の有無を検出することで、メモリセル４００が“０”又は“１”のどちらの情報であるかを判断することができる。
【００１９】
続いて、フローティングゲート（ＦＧ）１に蓄積された電荷の量を調整することによって、一つのメモリセル４００により多くの情報を書き込む多値技術について図１６を用いて説明する。図１６は、多値技術を用いて書き込まれたメモリセル４００のしきい値電圧の分布を示す図である。
【００２０】
ここで、仮にメモリセル４００に蓄積された電荷の量をａ、ｂ、ｃ、ｄで表し、それらの大小関係はａ＞ｂ＞ｃ＞ｄであるとする。そして、メモリセル４００に蓄積された電荷の量がａの状態（“０”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＡ、メモリセル４００に蓄積された電荷の量がｂの状態（“１”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＢ、メモリセル４００に蓄積された電荷の量がｃの状態（“２”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＣ、メモリセル４００に蓄積された電荷の量がｄの状態（“３”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＤとする。
【００２１】
そうすると、しきい値電圧の分布Ａは０．５Ｖ〜１．５Ｖ、しきい値電圧の分布Ｂは１．５Ｖ〜３．０Ｖ、しきい値電圧の分布Ｃは３．０〜４．５Ｖ、しきい値電圧の分布Ｄは４．５Ｖ以上となる。このとき、１．５Ｖ、３．０Ｖ、４．５Ｖの３つの電圧値が参照電圧となっている。なお多値の不揮発性メモリの動作は、上述した２値の不揮発性メモリの動作に準ずるので、ここでは省略する。
【００２２】
以上のように、多値技術とはメモリセル４００のしきい値電圧を制御することにより、１つのメモリセル４００に多くの情報を記憶させることが出来ることを指す。
【００２３】
ところで、２値及び多値の不揮発性メモリは、電気的書き込み動作及び電気的消去の動作においてメモリトランジスタのしきい値電圧が所定の範囲内であることを確認するベリファイ動作（ベリファイ書き込み及びベリファイ消去）が行われる。特に、多値の不揮発性メモリでは、メモリトランジスタに蓄積される電子の量を高精度に制御する必要があるため、ベリファイ動作は必要不可欠となっている。
【００２４】
なおベリファイ動作とは、書き込み／消去の期間と、書き込み／消去後の状態が所定の範囲内にあることを確かめる読み出し期間とを交互に行う動作のことを呼ぶ。ここでベリファイ動作について、図１７を用いて説明する。
【００２５】
図１７（Ａ）はメモリセル４００、読み出し回路４０６ａ及び書き込み／消去回路４０６ｂとを示した図である。図１７（Ａ）において、（ｘ、ｙ）座標に位置するメモリセル４００に、読み出し回路４０６ａと書き込み／消去回路４０６ｂとが接続されている。読み出し回路４０６ａからはベリファイ信号（Ｓｖ）が出力され、該ベリファイ信号（Ｓｖ）が書き込み／消去回路４０６ｂに入力される。書き込み／消去回路４０６ｂでは、ベリファイ信号（Ｓｖ）を参照して、メモリセル４００の書き込み／消去を行う。
【００２６】
次いで、ベリファイ動作における電気的書き込み動作及び電気的消去の動作を図１７（Ｂ）を用いて説明する。まず読み出し回路４０６ａが動作し（ａｃｔｉｖｅと表示）、電気的読み出し動作が行われる。この際、書き込み／消去回路４０６ｂは動作しない（ｎｏｔ ａｃｔｉｖｅと表示）。読み出し回路４０６ａから出力されるベリファイ信号（Ｓｖ）は、読み出されたメモリセル４００の状態が目的とする状態と異なる場合にはＬｏｗの信号となり、読み出されたメモリセル４００の状態が目的とする状態である場合にはＨｉｇｈの信号となる。
【００２７】
ベリファイ信号（Ｓｖ）がＬｏｗの信号の場合には、電気的読み出し動作が終了した後に書き込み／消去回路４０６ｂが動作し（ａｃｔｉｖｅ）、一定期間の書き込み／消去が行われる。次いで、再び電気的読み出し動作が行われ、メモリセル４００の状態と目的とする状態との比較が行われる。そして、同様にベリファイ信号（Ｓｖ）がＬｏｗの信号であれば、再び一定期間の書き込み／消去が行われる。これらの動作をくりかえし、ベリファイ信号（Ｓｖ）がＨｉｇｈの信号となった時点で終了する。このような動作をベリファイ動作とよぶ。
【００２８】
【発明が解決しようとする課題】
上述したメモリセル４００に電子を注入して、しきい値電圧を所定の値に上昇させた後に放置すると、時間の経過に伴ってメモリセル４００のしきい値電圧が低下するシフト現象が起こる。このシフト現象は、メモリセル４００のフローティングゲート（ＦＧ）１に蓄積された電子が、時間の経過に伴ってフローティングゲート（ＦＧ）１から放出してしまうことが原因で生じる現象である。
【００２９】
ここで、シフト現象について、図１５、１６を用いて説明する。
【００３０】
図１５（Ａ）は２値の不揮発性メモリのメモリセルに電子を注入した直後のメモリセルアレイのしきい値電圧の分布を示し、図１５（Ｂ）はある一定の時間が経過した後のメモリセルアレイのしきい値電圧の分布を示している。図１６（Ａ）は４値の不揮発性メモリのメモリセルに電子を注入した直後のメモリセルアレイのしきい値電圧の分布を示し、図１６（Ｂ）はある一定の時間が経過した後のメモリセルアレイのしきい値電圧の分布を示している。
【００３１】
図１５（Ｂ）に示す２値の不揮発性メモリには、しきい値電圧の分布に十分なマージン（しきい値電圧の分布の間の差）があるため、しきい値電圧が多少低下しても情報の電気的読み出しにはさほど影響しないように見える。しかしながら、２値の不揮発性メモリにおいては、低電源電圧化が進んでいるため、十分なマージンを確保することは難しくなっている。
【００３２】
また、図１６（Ｂ）に示した多値の不揮発性メモリには、しきい値電圧の分布の間のマージンが非常に小さくなっており、シフト現象によるしきい値電圧の分布の低下は無視できない。図１６（Ｂ）に示すように、分布Ｃ及び分布Ｄの斜線で囲まれた領域は、“２”又は“３”の情報を有していたが、シフト現象により“１”又は”２“の情報を有するしきい値電圧の分布領域に属してしまっている。この状態のまま、電気的読み出しを行うと、記憶された情報が他の情報に変換されてしまう。その結果データ破壊が生じてしまう。
【００３３】
なおシフト現象は、時間の経過に伴う原因以外に読み出しストレスによっても生じる。読み出しストレスとは、電気的読み出し動作を行うときに、メモリセルに印加される電圧によって、該メモリセルと同じ行又は同じ列のメモリセルのフローティングゲート（ＦＧ）１から電子が放出してしまう現象のことをよぶ。
【００３４】
本発明は上述した実情を鑑みてなされたものであり、時間の経過に伴うシフト現象及び読み出しストレスに起因した上記問題を解決することを課題とする。また、前記課題を解決した２値及び多値の不揮発性メモリ及びその駆動方法を提供することを課題とする。
【００３５】
【課題を解決するための手段】
本発明は、上述した課題を解決するために、リフレッシュ動作を行う手段を有する不揮発性メモリを提供する。なおリフレッシュ動作とは、メモリトランジスタに蓄積された電子が自然と放出されてデータ破壊が生じるのを防ぐため、また読み出しストレスによってメモリトランジスタに蓄積された電子が放出されデータ破壊が生じるのを防ぐために、メモリトランジスタに再び電子を注入して電荷を蓄積することである。なお、本発明は、リファレンスメモリトランジスタから発生する参照電圧を用いて電気的読み出しを行い、且つメモリトランジスタ及びリファレンスメモリトランジスタの両方に対してリフレッシュ動作を行うことを特徴とする。
【００３６】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリであって、
前記リファレンスメモリトランジスタのしきい値電圧を用いて、前記メモリトランジスタのしきい値電圧の電気的読み出しを行う読み出し手段と、
前記メモリトランジスタのしきい値電圧が第１参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行う第１書き込み手段と、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行う第２書き込み手段とを有することを特徴とする。
【００３７】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリであって、
前記リファレンスメモリトランジスタの参照電圧により読み出された前記メモリトランジスタの第１しきい値電圧と、第１参照電圧により読み出された前記メモリトランジスタの第２しきい値電圧とが、同一の情報のしきい値電圧の分布に属するまで、前記メモリトランジスタに電気的書き込みを行う第１書き込み手段と、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行う第２書き込み手段とを有することを特徴とする。
【００３８】
なお前記読み出し手段とは、メモリトランジスタ及びリファレンスメモリトランジスタ、並びにセンスアンプ回路などが設けられた読み出し回路に相当する。また前記第１書き込み手段とは、メモリトランジスタ、書き込み回路などに相当する。前記第２書き込み手段とは、リファレンスメモリトランジスタ、書き込み回路などに相当する。
【００３９】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリの駆動方法であって、
前記リファレンスメモリトランジスタのしきい値電圧を用いて、前記メモリトランジスタのしきい値電圧の電気的読み出しを行い、
前記メモリトランジスタのしきい値電圧が第１参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行い、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことを特徴とする。
【００４０】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリの駆動方法であって、
前記リファレンスメモリトランジスタの参照電圧により読み出された前記メモリトランジスタの第１しきい値電圧と、第１参照電圧により読み出された前記メモリトランジスタの第２しきい値電圧とが、同一の情報のしきい値電圧の分布に属するまで、前記メモリトランジスタに電気的書き込みを行い、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことを特徴とする。
【００４１】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の不揮発性メモリ及びその駆動方法に関して図１、２を用いて説明する。本発明のリフレッシュ動作は、２値及び多値の不揮発性メモリのどちらにも適用することが出来る。そして本実施の形態では、k値の不揮発性メモリについて説明する（kは自然数、k≧２）。
【００４２】
まず本発明の不揮発性メモリの構成について図１を用いて説明する。次いで、該不揮発性メモリが有するメモリセルの動作について図１、２を用いて説明する。
【００４３】
図１には、本発明のメモリセルアレイ１０１を示す。メモリセルアレイ１０１は、ｍ本のワード線（ＷＬ１〜ＷＬｍ）、ｎ本のビット線（ＢＬ１〜ＢＬｎ）及びマトリクス状に配列された複数のメモリセル１００とを有する。メモリセル１００は、メモリトランジスタ１０４を有する。メモリトランジスタ１０４は、フローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。メモリトランジスタ１０４のコントロールゲートは、ワード線（ＷＬ１〜ＷＬｍ）のいずれか一つと接続されている。メモリトランジスタ１０４のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【００４４】
メモリセルアレイ１０１の周囲には、Ｙアドレスデコーダ１０２、ワード線側駆動回路１０３、マルチプレクサ１０５、書き込み・消去回路１０６ａ、読み出し回路１０６ｂ、ベリファイ回路１３４及びバッファ１３３が設けられている。読み出し回路１０６ｂは、バイアス回路１３０ａ、バイアス回路１３０ｂ、センスアンプ回路１２３及びデータラッチ群１３２を有する。バイアス回路１３０ａは、マルチプレクサ１０５を介して任意のメモリセル１００と接続している。バイアス回路１３０ｂは、リファレンスメモリセルアレイ１０９に設けられた任意のリファレンスメモリセル１０７と接続している。
【００４５】
リファレンスメモリセル１０７は、複数個のリファレンスメモリトランジスタ１０８を有する。図１には、（１×ｌ）個のリファレンスメモリセル１０７が図示されているが、本発明はこれに限定されない。リファレンスメモリセル１０７の数はいくつ設けられていてもよい。但し、ｋ値の不揮発性メモリには、少なくとも（ｋ−１）個のリファレンスメモリセル１０７が設けられることが必要である。
【００４６】
次いで、本発明の不揮発性メモリが有するメモリトランジスタの動作について、図２を用いて説明する。図２には、k値の不揮発性メモリのしきい値電圧の分布を示す。そして、該ｋ値メモリが有するメモリセル１００のしきい値電圧の分布の状態を、図２（Ａ）〜（Ｅ）の５つに分けて説明する。
【００４７】
図２（Ａ）〜（Ｅ）において、“k-1”又は“k”の情報を有するメモリセル１００の数を横軸に示し、“k-1”又は“k”の情報を有するメモリセル１００のしきい値電圧を縦軸に示す。またＶref(a)〜Ｖref(f)は参照電圧を示す。
【００４８】
ここで、参照電圧Ｖref(a)よりも高く、参照電圧Ｖref(d)よりも低いしきい値電圧を有するメモリセル１００は、“k-1”の情報を有するものとする。また参照電圧Ｖref(d)よりも高いしきい値電圧を有するメモリセル１００は、“k”の情報を有するものとする。
【００４９】
図２（Ａ）は、メモリセル１００のフローティングゲートに電子を注入した直後の状態を示す。図２（Ａ）において、“k-1”及び“k”の情報を有するメモリセル１００のしきい値電圧の分布は、それぞれ異なる範囲内でのしきい値電圧の分布を示している。
【００５０】
図２（Ｂ）は、図２（Ａ）の状態から、ある一定の期間が経過した状態を示している。図２（Ａ）と図２（Ｂ）を見比べると、しきい値電圧の分布には、シフト現象が生じていることが分かる。つまり、メモリセル１００に蓄積された電子が自然と放出されてしまった。その結果、図２（Ｂ）に示すしきい値電圧の分布は、図２（Ａ）に示すしきい値電圧の分布に比べて低下していることが分かる。
【００５１】
次いで、図２（Ｃ）を参照する。図２（Ｃ）の状態は、図２（Ｂ）の状態から、ある一定の時間が経過した状態を示している。図２（Ｂ）と図２（Ｃ）を見比べると、しきい値電圧の分布には、さらにシフト現象が生じていることが分かる。つまり、時間の経過に伴い、メモリセル１００に蓄積された電子は自然と放出されてしまった。その結果、図２（Ｃ）に示すしきい値電圧の分布は、図２（Ｂ）に示すしきい値電圧の分布に比べて低下していることが分かる。
【００５２】
ここで、図２（Ｃ）の状態における、メモリセル１００の情報を読み出すことにする。つまり、メモリセル１００のしきい値電圧を読み出して、メモリセル１００が“k-1”又は“k”のどちらの情報を有しているかを調べることにする。
【００５３】
図２（Ｃ）の状態において、“k”の情報を有するメモリセル１００のしきい値電圧の分布における領域Ｉ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖref(d)よりも低くなっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｉの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-1”の情報を有しているとして電気的読み出しを行ってしまう。
【００５４】
そこで本発明は、参照電圧Ｖref(d)を用いずに、リファレンスメモリセル１０７から発生される参照電圧Ｖref(e)を用いる。参照電圧Ｖref(e)は、参照電圧Ｖref(d)よりも低い値になっている。
【００５５】
リファレンスメモリセル１０７は、メモリセル１００と同様の特性を有しており、しきい値電圧の分布にも、同様のシフト現象が生じている。つまり、リファレンスメモリセル１０７の参照電圧Ｖref(e)を用いて、メモリセル１００のしきい値電圧を読み出せば、領域Ｉの範囲のしきい値電圧に属するメモリセル１００は、“k”の情報を有するものとして電気的読み出しが行われる。その結果、シフト現象によるデータ破壊を防ぐことが出来る。
【００５６】
また、“k-1”の情報を有するメモリセル１００のしきい値電圧の分布において、領域Ｈ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖref(a)よりも低い値になっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｈの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-2”の情報を有しているとして電気的読み出しを行ってしまう。
【００５７】
そこで本発明は、参照電圧Ｖref(a)を用いずに、リファレンスメモリセル１０７から発生される参照電圧Ｖref(b)を用いる。参照電圧Ｖref(b)は、参照電圧Ｖref(a)よりも低い値になっている。
【００５８】
リファレンスメモリセル１０７は、メモリセル１００と同様の特性を有しており、しきい値電圧の分布にも、同様のシフト現象が生じている。つまり、リファレンスメモリセル１０７の参照電圧Ｖref(b)を用いて、メモリセル１００のしきい値電圧を読み出すことが出来れば、領域Ｈの範囲のしきい値電圧に属するメモリセル１００は、“k-1”の情報を有しているとして電気的読み出しが行われる。その結果、シフト現象によるデータ破壊を防ぐことが出来る。
【００５９】
なお、リファレンスメモリセル１０７を用いた電気的読み出しについては、実施の形態２においてより詳細に説明する。
【００６０】
続いて、図２（Ａ）の状態に戻すように、参照電圧Ｖref(c)、Ｖref(f)を用いてメモリセル１００への電気的書き込みを行う（図２（Ｄ））。つまり、メモリセル１００に蓄積された電荷は、時間の経過に伴い自然と放出されてしまった。また、メモリセル１００に蓄積された電荷は、読み出しストレスによっても放出されてしまった。そのため、メモリセル１００にある一定の量の電子の注入を行って、メモリセル１００に電荷の注入が行われたばかりの状態（図２（Ａ）の状態）にする。
【００６１】
次いで、参照電圧Ｖref(a)、Ｖref(d)を用いてリファレンスメモリセル１０７の電気的書き込みを行う（図２（Ｅ））。このとき、参照電圧Ｖref(a)と参照電圧Ｖref(b)とが同じ値（参照電圧Ｖref(a)を示す点線と参照電圧Ｖref(b)を示す実線が重なっている状態）となり、参照電圧Ｖref(d)と参照電圧Ｖref(e)とが同じ値（参照電圧Ｖref(d)を示す点線と参照電圧Ｖref(e)を示す実線が重なっている状態）となる。これは、図２（Ｄ）の段階において、メモリセル１００の電気的書き込みを行ったことに合わせて、リファレンスメモリセル１０７とメモリセル１００の状態を同じ状態にするために行う動作である。
【００６２】
上記のようにメモリセル１００への電気的書き込みを行うときに用いる参照電圧と、リファレンスメモリセル１０７への電気的書き込みを行うときに用いる参照電圧とは異なる。また参照電圧Ｖref(a)〜Ｖref(f)は、リファレンスメモリセル１０７から発生される電圧、又はバイアス回路１３０ａ、１３０ｂなどの外部に設けられた回路から発生される電圧を指す。
【００６３】
本明細書では、上述した図２（Ｄ）と図２（Ｅ）の動作を合わせてリフレッシュ動作と呼ぶ。
【００６４】
なお従来の不揮発性メモリにおいてもリフレッシュ動作は行われていた。しかし、該リフレッシュ動作は、本発明のリフレッシュ動作とは異なる。従来のリフレッシュ動作は、図２（Ｂ）の段階におけるしきい値電圧の分布を、図２（Ａ）の段階におけるしきい値電圧の分布と同じになるように電子の注入を行う動作のことを呼んでいる。
【００６５】
本発明はリファレンスメモリセル１０７を用いて、メモリセル１００の電気的読み出しを行う。そのため、本発明のリフレッシュ動作は、従来のリフレッシュ動作と比較すると、リフレッシュ動作を行う間隔を長くとることが出来る。また、電気的読み出しを行う際の読み出しマージンを広く保つことが出来るため、データ破壊が生じにくい不揮発性メモリを提供することが出来る。
【００６６】
（実施の形態２）
本実施の形態では、リファレンスメモリセルを用いたメモリセルの電気的読み出し及びリフレッシュ動作について図３を用いて説明する。そして本実施の形態では、実施の形態１と同様にk値メモリ（kは自然数、k≧２）について説明する。
【００６７】
図３は、図１におけるメモリセル１００とリファレンスメモリセル１０７とが、読み出し回路１０６ｂを介して電気的に接続された部分を拡大した図である。なお図３においては、メモリセル１００は、マルチプレクサ１０５を介して読み出し回路１０６ｂと接続している。しかし、図３では説明を簡単にするためにマルチプレクサ１０５の図示は省略している。
【００６８】
また図３には、メモリセルアレイ１０１の（ｘ、ｙ）座標にあるメモリセル１００を示している。なお図３では、説明を簡単にするために、リファレンスメモリセルアレイ１０９に設けられた（ｒ、ｓ）、（ｒ、ｓ+１）、（ｒ、ｓ+２）座標にある任意の３つのリファレンスメモリセル１０７を図示する。しかし、リファレンスメモリセルアレイ１０９に設けられるリファレンスメモリセル１０７の個数は特に限定されず、リファレンスメモリセルアレイ１０９には、少なくとも（k-１）個のリファレンスメモリセル１０７が設けられていればよい。なお、（ｘ、ｙ）、（ｒ、ｓ）は座標を示し、１≦ｘ≦ｎ、１≦ｙ≦ｍ、ｒ＝１、１≦ｓ≦ｌとする（ｘ、ｙ、ｌは自然数）。
【００６９】
図３において、Ｔｒ１〜Ｔｒ８はトランジスタを示す。抵抗１２１及び抵抗１２２は、メモリトランジスタ１０４の状態に応じた電位を発生するための回路であり、実効的に抵抗として機能している。つまり、抵抗１２１及び抵抗１２２は、実効的にメモリトランジスタ１０４の状態に応じた電位を発生する機能を有していればどのような構成でもよい。
【００７０】
図３において、メモリセル１００はメモリトランジスタ１０４を有する。メモリトランジスタ１０４のソース領域は共通電極（ＳＣ）に接続されており、ドレイン領域はセンスアンプ回路１２３の入力端子１に接続されている。またリファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。リファレンスメモリトランジスタ１０８のソース領域は共通電極（ＳＣ）に接続されており、ドレイン領域はセンスアンプ回路１２３の入力端子２に接続されている。
【００７１】
抵抗１２１及び抵抗１２２には、電圧（Ｖcc）が与えられる。また、メモリトランジスタ１０４及びリファレンスメモリトランジスタ１０８に接続された共通電極（ＳＣ）には、電圧（Ｖss）が与えられる。多くの場合において、電圧（Ｖcc）＞電圧（Ｖss）という関係が成り立っており、電圧（Ｖcc）と電圧（Ｖss）との電位差によって、直列に接続された抵抗１２１とメモリトランジスタ１０４とに電流が流れる。同様に、直列に接続された抵抗１２２とリファレンスメモリトランジスタ１０８に電流が流れる。
【００７２】
またメモリトランジスタ１０４のドレイン電圧（Ｖd）は、メモリトランジスタ１０４の実効的な抵抗と、抵抗１２１との比によって決定する。同様に、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）は、リファレンスメモリトランジスタ１０８の実効的な抵抗値と、抵抗１２２との比によって決定する。従って、抵抗１２１の抵抗値と、抵抗１２２の抵抗値が等しく、且つ、メモリトランジスタ１０４のコントロールゲートに印加される電圧と、リファレンスメモリトランジスタ１０８のコントロールゲートに印加される電圧が等しい場合には、メモリトランジスタ１０４のドレイン電圧（Ｖd）及びリファレンスメモリトランジスタのドレイン電圧（Ｖd）の大小関係は、メモリトランジスタ１０４のしきい値電圧及びリファレンスメモリトランジスタ１０８のしきい値電圧の大小関係と一致する。そこで、本明細書においては、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）をメモリトランジスタ１０４のしきい値電圧に対応する電圧、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）をリファレンスメモリトランジスタ１０８のしきい値電圧に対応する電圧とも呼ぶ。また、このようにして決定されるメモリトランジスタ１０４のドレイン電圧（Ｖd）及びリファレンスメモリトランジスタのドレイン電圧（Ｖd）は、センスアンプ回路１２３の入力端子１及び入力端子２に入力される。
【００７３】
なお、センスアンプ回路１２３の入力端子１及び入力端子２のいずれか一方には、Ｔｒ４又はＴｒ５をオン状態又はオフ状態とすることによって、参照電圧Ｖref(a)、Ｖref(c)、Ｖref(d)、Ｖref(f)のいずれか一つが入力される。
【００７４】
センスアンプ回路１２３では、入力端子１に入力された電圧（以下、Ｖd1と称する）が、入力端子２に入力された電圧（Ｖd2と称する）よりも大きい場合にはＨｉｇｈの信号を出力する。また、入力端子１に入力された電圧（Ｖd1）が、入力端子２に入力された電圧（Ｖd2）よりも小さい場合には、Ｌｏｗの信号を出力する。
【００７５】
最初に、リファレンスメモリトランジスタ１０８を用いたメモリトランジスタ１０４の電気的読み出しについて説明する。ここで、（ｒ、ｓ）座標に設けられたリファレンスメモリセル１０７からは参照電圧Ｖref(e)が発生し、（ｒ、ｓ+１）座標に設けられたリファレンスメモリセル１０７からは参照電圧Ｖref(b)が発生するものとする。
【００７６】
そして、Ｔｒ２、Ｔｒ３、Ｔｒ６をオン状態とし、それ以外のトランジスタをオフ状態とする。また、メモリトランジスタ１０４と、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８に電圧（Ｖcg）を印加する。この状態において、センスアンプ回路１２３の入力端子１及び入力端子２には、メモリトランジスタ１０４のしきい値電圧に対応するドレイン電圧（Ｖdmtr）と、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧に対応するドレイン電圧（Ｖdrtr）が入力される。そして、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧よりも大きい場合には、センスアンプ回路１２３の出力端子からＨｉｇｈの信号が出力される。また、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧よりも小さい場合には、センスアンプ回路１２３の出力端子からＬｏｗの信号が出力される。そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群１３２に記憶される。
【００７７】
次に、Ｔｒ３、Ｔｒ６、Ｔｒ７をオン状態とし、それ以外のトランジスタをオフ状態とする。また、メモリトランジスタ１０４と、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８とに電圧（Ｖcg）を印加する。この状態において、センスアンプ回路１２３には、メモリトランジスタ１０４ののしきい値電圧に対応するドレイン電圧（Ｖdmtr）と、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８のしきい値電圧に対応するドレイン電圧（Ｖdrtr）が入力される。そして、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８ののしきい値電圧よりも大きい場合には、センスアンプ回路１２３の出力端子からＨｉｇｈの信号が出力される。また、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８ののしきい値電圧よりも小さい場合には、センスアンプ回路１２３の出力端子からＬｏｗの信号が出力される、そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群１３２に記憶される。
【００７８】
つまり、リファレンスメモリトランジスタ１０８を用いたメモリトランジスタ１０４の電気的読み出しは、０〜（k-1）の情報を有するリファレンスメモリトランジスタ１０８の（k-1）個の参照電圧と、メモリトランジスタ１０４のしきい値電圧とをセンスアンプ回路１２３を用いて比較することにより行う。
【００７９】
一例として、センスアンプ回路１２３から出力された信号が、全てＨｉｇｈの信号であるメモリセル１００は“k”の情報を有する。また、他の例として、参照電圧Ｖref(e)と比較した場合には、センスアンプ回路１２３からＨｉｇｈの信号が出力され、その他の参照電圧と比較した場合には、センスアンプ回路１２３からＬｏｗの信号が出力されたメモリセル１００は、“k-1”の情報を有する。
【００８０】
次いで、本発明のリフレッシュ動作について説明する。本発明のリフレッシュ動作は、メモリセル１００への電気的書き込みと、リファレンスメモリセル１０７への電気的書き込みとを合わせた動作を示しており、まずはメモリセル１００への電気的書き込みについて説明する。なお本実施の形態では、説明を簡単にするため、参照電圧｛Ｖref(d)〜Ｖref(f)｝を用いて、“k”の情報を有するメモリセル１００に電気的書き込みを行う場合について説明する。
【００８１】
メモリセル１００への電気的書き込み（ベリファイ書き込み）を行うときは、Ｔｒ１、Ｔｒ３、Ｔｒ６をオン状態とし、それ以外のトランジスタをオフ状態とする。
【００８２】
図３に示すように、メモリセル１００が有するメモリトランジスタ１０４のドレイン領域は、センスアンプ回路１２３の入力端子１に接続されている。従って、センスアンプ回路１２３の入力端子１には、メモリトランジスタ１０４のドレイン電圧（Ｖdmtr）が入力される。またセンスアンプ回路１２３の入力端子２には、参照電圧Ｖref(e)または参照電圧Ｖref(f)のどちらか一方に対応したドレイン電圧が入力される。まずは、センスアンプ回路１２３の入力端子２には、参照電圧Ｖref(e)が入力される。そして、メモリトランジスタ１０４の電気的読み出しを行い、読み出されたデータ（data１とする）はデータラッチ群１３２に記憶される。
【００８３】
次いで、Ｔｒ６をオフとして、Ｔｒ５をオンとする。そして、センスアンプ回路１２３の入力端子１には、メモリトランジスタ１０４のドレイン電圧（Ｖdmtr）が入力され、入力端子２には参照電圧Ｖref(f)が入力される。そして、メモリトランジスタ１０４の電気的読み出しを行い、読み出されたデータ（data２とする）はデータラッチ群１３２に記憶される。なお、図３においては図示を省略するが、データラッチ群１３２に記憶されたdata１とdata２は、ベリファイ回路において比較される。そして、data１の情報とdata２の情報とが異なる場合には、メモリトランジスタ１０４の電気的書き込みを再度行う。そして、センスアンプ回路１２３を用いて、メモリセル１００の電気的読み出しを再び行い、data１の情報とdata２の情報が同じ情報として認識されるまで上述した動作を繰り返す。
【００８４】
次いで、リファレンスメモリセル１０７への電気的書き込み（ベリファイ書き込み）を説明する。
【００８５】
リファレンスメモリセル１０７への電気的書き込みを行う際は、Ｔｒ２、Ｔｒ４、Ｔｒ６のそれぞれをオン状態とし、その他のトランジスタはオフ状態とする。図３に示すように、リファレンスメモリセル１０７が有するリファレンスメモリトランジスタ１０８のドレイン領域は、センスアンプ回路１２３の入力端子２に接続されている。そしてセンスアンプ回路１２３の入力端子２には、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖdrtr）が入力され、入力端子１には参照電圧Ｖref(d)に対応するドレイン電圧（Ｖdrtr）が入力される。
【００８６】
センスアンプ回路１２３の出力端子からは、Ｈｉｇｈ又はＬｏｗのいずれか一方の信号が出力される。センスアンプ回路１２３の出力端子からの信号がＨｉｇｈの場合には、リファレンスメモリトランジスタ１０８のコントロールゲート（ＣＧ）に電圧を印加して、電気的書き込みを再度行う。そして再びリファレンスメモリトランジスタ１０８のドレイン電圧（Ｖdrtr）をセンスアンプ回路１２３の入力端子２に入力する。この動作をセンスアンプ回路１２３の出力端子からＬｏｗの信号が出力されるまで繰り返して、リファレンスメモリトランジスタ１０８の電気的書き込みを行う。
【００８７】
本実施の形態は、実施の形態１と自由に組み合わせることが可能である。
【００８８】
【実施例】
（実施例１）
本実施例では、リファレンスメモリセル１０７から発生される参照電圧を用いて電気的読み出しを行うときに用いる回路の詳しい構成の一例について図４を用いて説明する。最初に図４（Ａ）に示す回路とその動作について説明し、次いで図４（Ｂ）に示す回路とその動作について説明する。
【００８９】
図４（Ａ）は、（ｘ、ｙ）座標に設けられたメモリセル１００と、（ｒ、ｓ）座標に設けられたリファレンスメモリセル１０７がセンスアンプ回路１２３に電気的に接続されている様子を示した図である。メモリトランジスタ１０４とリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続され、もう一方は抵抗１２１又は抵抗１２２の一方の端子に接続されている。抵抗１２１と抵抗１２２の他方の端子には電圧（Ｖcc）が与えられる。
【００９０】
ここで、センスアンプ回路１２３の入力端子１に入力される電圧をＶd1とし、入力端子２に入力される電圧をＶd2とすると、Ｖd1とＶd2によって以下の式（１）、（２）が成立する。なお、ｒ1は抵抗１２１の抵抗値とし、ｒ3は抵抗１２２の抵抗値とする。また、ｒ2はメモリトランジスタ１０４の実効的な抵抗値とし、ｒ4はリファレンスメモリトランジスタ１０８の実効的な抵抗値とする。
【００９１】
【数１】
Ｖd1＝Ｖcc×ｒ2/（ｒ1＋ｒ2）・・・（１）
【００９２】
【数２】
Ｖd2＝Ｖcc×ｒ4/（ｒ3＋ｒ4）・・・（２）
【００９３】
またメモリトランジスタ１０４のしきい値電圧をＶth1、リファレンスメモリトランジスタ１０８のしきい値電圧をＶth2とする。そうすると、Ｖth1＞Ｖth2のときは、ｒ2＞ｒ4が成立する。同様に、Ｖth1＜Ｖth2のときは、ｒ2＜ｒ4が成立する。
【００９４】
これを式（１）、（２）に代入すると、Ｖth1＞Ｖth2の場合はＶd1＞Ｖd2となり、Ｖth1＞Ｖth2の場合はＶd1＜Ｖd2となる。つまり、Ｖd1とＶd2をセンスアンプ回路１２３で比較することにより、メモリトランジスタ１０４のしきい値電圧（Ｖth1）とリファレンスメモリトランジスタのしきい値電圧（Ｖth2）を比較することが出来る。その結果、メモリトランジスタ１０４のしきい値電圧を読み出すことが出来る。
【００９５】
次いで、図４（Ｂ）に示す回路について説明する。図４（Ｂ）に示すように、メモリトランジスタ１０４とリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方はセンスアンプ回路１２３の入力端子１又は入力端子２に接続されている。ここで、入力端子１に入力される電圧をＶd1とし、入力端子２に入力される電圧をＶd2とすると、Ｖd1とＶd2によって以下の式（３）、（４）が成立する。
【００９６】
【数３】
Ｖd1＝Ｖcg−Ｖth1・・・（３）
【００９７】
【数４】
Ｖd2＝Ｖcg−Ｖth2・・・（４）
【００９８】
また共通電極（ＳＣ）に印加される電圧（Ｖss）は以下の式（５）、（６）を満たすことが必要となる。
【００９９】
【数５】
Ｖss＞Ｖcg−Ｖth1・・・（５）
【０１００】
【数６】
Ｖss＞Ｖcg−Ｖth2・・・（６）
【０１０１】
上記の式（５）、（６）から、Ｖth1＞Ｖth2の場合には、Ｖd1＜Ｖd2となり、Ｖth1＜Ｖth2の場合には、Ｖd1＞Ｖd2となる。つまり、Ｖd1とＶd2をセンスアンプ回路１２３で比較することにより、メモリトランジスタのしきい値電圧（Ｖth1）とリファレンスメモリトランジスタのしきい値電圧（Ｖth2）とを比較することが出来る。その結果、メモリトランジスタ１０４のしきい値電圧（Ｖth1）を読み出すことが出来る。
【０１０２】
本実施例は、実施の形態１、２と自由に組み合わせることが可能である。
【０１０３】
（実施例２）
本実施例では、複数個のリファレンスメモリセル１０７が設けられたリファレンスメモリセルアレイ１０９を有する不揮発性メモリについて、図５を用いて説明する。
【０１０４】
なお図５（Ａ）、（Ｂ）では、説明を簡単にするために、リファレンスメモリセルアレイ１０９が抵抗１２２に接続されている部分のみを図示する。
【０１０５】
図５（Ａ）には、（1×ｑ）個のリファレンスメモリセル１０７を並列に設けたリファレンスメモリセルアレイ１０９を示している。
【０１０６】
図５（Ａ）において、リファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。リファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方は抵抗１２２に接続されている。また、リファレンスメモリセルアレイ１０９が有するリファレンスメモリトランジスタ１０８のゲート電極は全て共通であり、接続配線（ＳＡ）に接続されている。
【０１０７】
図５（Ａ）において、複数のリファレンスメモリトランジスタ１０８のゲート電極には、接続配線（ＳＡ）を介して全て同じ電圧が印加される。ここで、抵抗１２２に１つのリファレンスメモリトランジスタ１０８が接続されている状態における抵抗１２２の実効的な抵抗値をＲとする。図５（Ａ）に示す回路の場合には、ｑ個のリファレンスメモリトランジスタ１０８が設けられているので、抵抗１２２の実効的な抵抗値はＲ/ｑとなる。
【０１０８】
図５（Ｂ）には、（ｐ×1）個のリファレンスメモリセル１０７を直列に設けたリファレンスメモリセルアレイ１０９を示している。
【０１０９】
図５（Ｂ）において、リファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。そして、座標（１、１）に設けられたリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方は座標（２、１）に設けられたリファレンスメモリトランジスタ１０８のソース領域又はドレイン領域のどちらか一方に接続されている。座標（２、１）〜座標（ｐ−１、１）のリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、それぞれ隣接するリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域のどちらか一方に接続されている。座標（ｐ、１）のリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は抵抗１２２に接続され、もう一方は隣接するリファレンスメモリトランジスタ１０８のソース領域又はドレイン領域のどちらか一方に接続されている。また、リファレンスメモリセルアレイ１０９が有するリファレンスメモリトランジスタ１０８のゲート電極は全て共通であり、接続配線（ＳＢ）に接続されている。
【０１１０】
図５（Ｂ）において、リファレンスメモリトランジスタ１０８のゲート電極には、接続配線（ＳＢ）を介して全て同じ電圧が印加される。ここで、抵抗１２２に１つのリファレンスメモリセル１０７が接続されている状態における抵抗１２２の実効的な抵抗値をＲとする。図５（Ｂ）に示す回路の場合には、ｐ個のリファレンスメモリトランジスタ１０８が設けられているので、抵抗１２２の実効的な抵抗値は（ｐ×Ｒ）となる。
【０１１１】
本実施例では、リファレンスメモリセルアレイ１０９に、直列に接続されたリファレンスメモリセル１０７を設けた例（図５（Ａ））と、並列に接続されたリファレンスメモリセル１０７を設けた例（図５（Ｂ））とを説明したが、本発明はこれに限定されない。直列に接続されたリファレンスメモリセル１０７と、並列に接続されたリファレンスメモリセル１０７とを組み合わせてもよい。また、同じ参照電圧を発生するリファレンスメモリセル１０７を直列又は並列に設けてもよい。この場合には、仮に１つのリファレンスメモリセル１０７が不良状態であったとしても、それ以外のリファレンスメモリセル１０７を用いれば、リフレッシュ動作を正常に行うことが出来る。
【０１１２】
図５（Ａ）及び図５（Ｂ）に示すように、複数のリファレンスメモリセル１０７を用いることによって、複数のリファレンスメモリセル１０７から発生する参照電圧の平均値を用いて、電気的読み出しが行うことが出来る。そのため、電荷保持特性のばらつきの影響を低減することが出来る。さらに、リフレッシュ動作を行うときの信頼性の向上を図ることが出来る。
【０１１３】
本実施例は、実施の形態１、２、実施例１と自由に組み合わせることが可能である。
【０１１４】
（実施例３）
本実施例では、複数のセンスアンプ回路１２３と、複数のリファレンスメモリセル１０７とを設けた不揮発性メモリ及びその動作について、図６を用いて説明する。
【０１１５】
図６には、複数のリファレンスメモリセル１０７と、複数のバイアス回路１３０ａ及び１３０ｂと、複数のセンスアンプ回路１２３とが設けられた不揮発性メモリが示されている。なお実際には、上記の回路以外にも、図１に示すように書き込み・消去回路１０６ａ、ベリファイ回路１３４等が設けられているが、図６では図示を省略した。
【０１１６】
並列に設けられたリファレンスメモリセル１０７のソース領域とドレイン領域は、一方はセンスアンプ回路１２３の入力端子１に接続されており、もう一方は共通電極（ＳＣ）に接続されている。メモリトランジスタ１０４のソース領域とドレイン領域は、一方はセンスアンプ回路の入力端子２に接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【０１１７】
センスアンプ回路１２３の一方の入力端子にはメモリセル１００のドレイン電圧（Ｖdmtr）が入力され、もう一方の入力端子にはリファレンスメモリセル１０７のドレイン電圧（Ｖdrtr）が入力される。図６に示す読み出し回路１０６ｂには、複数のセンスアンプ回路１２３が設けられており、メモリセルアレイ１０１に設けられた一行分のメモリセル１００の電気的読み出しを同時に行うことが出来る。
【０１１８】
また図６に示す読み出し回路１０６ｂには、センスアンプ回路１２３が一列に一個ずつ設けられているが、本発明はこれに限定されない。例えば、メモリセル１００を任意のグループに分類して、グループ毎にリファレンスメモリセル１０７及びセンスアンプ回路１２３、並びにバイアス回路１３０ａ及び１３０ｂを設けることも出来る。
【０１１９】
本実施例は、実施の形態１、２、実施例１、２と自由に組み合わせることが可能である。
【０１２０】
（実施例４）
本実施例では、８個のメモリセルを１つのユニットセルとし、該ユニットセルがマトリクス状に複数個配置されたメモリセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭについて図７〜１０を用いて説明する。
【０１２１】
最初に、ＮＡＮＤ型ＥＥＰＲＯＭの構成の概略について、図７を用いて説明する。図７には、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ３０１が示されている。メモリセルアレイ３０１には、マトリクス状に設けられた（ｎ×ｍ）個のユニットセル３００と（ｎ、ｍは自然数）、（ｍ×８）本のワード線（［ＷＬ１（１）〜ＷＬ１（８）］〜［ＷＬｍ（１）〜ＷＬｍ（８）］）と、ｍ本の選択用ゲート線（ＳＳ１〜ＳＳｍ）と、ｍ本の選択用ゲート線（ＳＤ１〜ＳＤｍ）と、ｎ本のビット線（ＢＬ１〜ＢＬｎ）とを有する。
【０１２２】
ユニットセル３００は、直列に接続された８個のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］と、２個の選択用トランジスタ［ＳＴｒ１（ｘ、ｙ）、ＳＴｒ２（ｘ、ｙ）］を有する。本明細書において、（ｘ、ｙ）は座標を示し、１≦ｘ≦ｎ、１≦ｙ≦ｍとする。（ｘ、ｙは自然数）
【０１２３】
図７において、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のコントロールゲート（ＣＧ）１１は、ワード線（［ＷＬ１（１）〜ＷＬ１（８）］〜［ＷＬｍ（１）〜ＷＬｍ（８）］）のいずれか一つと接続されている。また、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【０１２４】
メモリセルアレイ３０１の周囲には、ワード線側駆動回路３０３、Ｙアドレスデコーダ３０２、マルチプレクサ３０５、書き込み・消去回路３０６ａ、読み出し回路３０６ｂ、ベリファイ回路３３４及びバッファ３３３が設けられている。読み出し回路３０６ｂは、バイアス回路３３０ａ、バイアス回路３３０ｂ、センスアンプ回路３２３及びデータラッチ群３３２を有する。バイアス回路３３０ａは、マルチプレクサ３０５を介して任意のユニットセル３００と接続している。またバイアス回路３３０ｂは、リファレンスメモリセルアレイ３０９に設けられた任意のリファレンスメモリセル３０７と接続している。なお、図７に示すリファレンスメモリセルアレイ３０９には、リファレンスメモリセル３０７が（1×ｌ）個のみ設けられているが、本発明はこれに限定されない。リファレンスメモリセルアレイ３０９に設けられるリファレンスメモリセル３０７の個数はいくつでもよい。但し、k値の不揮発性メモリには、少なくとも（k-1）個のリファレンスメモリセル３０７が設けられていることが必要となる。
【０１２５】
次いで、上記メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造について、図８を用いて説明する。図８において、１１はフローティングゲート（ＦＧ）、１２はコントロールゲート（ＣＧ）、１３はＰ-ｗｅｌｌ、１４はソース領域（Ｓ）、１５はドレイン領域（Ｄ）、１６はＮ-基板を示している。Ｐ-ｗｅｌｌ１３とＮ-基板１６は、不純物元素が添加されたシリコン基板であり、それぞれ異なる導電型が付与されている。図８（Ａ）は、電気的読み出しを行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示し、図８（Ｂ）は、電気的消去を行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示し、図８（Ｃ）は、電気的書き込みを行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示している。
【０１２６】
ここで、ＮＡＮＤ型ＥＥＰＲＯＭの電気的読み出し、電気的消去、電気的書き込みの各動作について説明する。本実施例においては、説明を簡単にするために、２値のＮＡＮＤ型ＥＥＰＲＯＭに関して説明するが、本発明はこれに限定されず多値のＮＡＮＤ型ＥＥＰＲＯＭにも適用することが出来る。そして本実施の形態では、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のしきい値電圧が０．５Ｖ以上、４．５Ｖ以下の場合において、“１”の情報を有するものとする。また、しきい値電圧が５．５Ｖ以上、７．０Ｖ以下の場合において、“０”の情報を有するものとする。本明細書では、“０”の情報を有するしきい値電圧を、Ｖt( “ 0")で示し、“１”の情報を有するしきい値電圧を、Ｖt( “ 1")と表記する。このとき、Ｖt( “ 0")とＶt( “ 1")は、以下の式（７）、（８）を満たす。
【０１２７】
【数７】
０．５Ｖ≦Ｖt( “ 1")≦４．５Ｖ・・・（７）
【０１２８】
【数８】
５．５Ｖ≦Ｖt( “ 0")≦７．０Ｖ・・・（８）
【０１２９】
最初に、ＮＡＮＤ型ＥＥＰＲＯＭの電気的読み出しについて図９（Ａ）を用いて説明する。図９（Ａ）には、（ｘ、ｙ）に配置されたユニットセル３００が示されている。本実施例では、メモリトランジスタＭＴｒ７（ｘ、ｙ）を選択して、メモリトランジスタＭＴｒ７（ｘ、ｙ）が有する情報の電気的読み出しを行うことにする。なお図８（Ａ）には、電気的読み出しを行うときにおけるメモリトランジスタＭＴｒ７（ｘ、ｙ）の断面構造が示されているので、適宜参照するとよい。
【０１３０】
選択されたメモリトランジスタＭＴｒ７（ｘ、ｙ）のゲート電極に電圧（本実施例では仮に５．０Ｖとする）を印加する。非選択された（選択されなかった）メモリトランジスタＭＴｒ１（x、ｙ）〜ＭＴｒ６（ｘ、ｙ）、ＭＴｒ８（ｘ、ｙ）のゲート電極にも電圧（本実施例では仮に８．０Ｖとする）を印加する。上述した式（７）、式（８）より、非選択されたメモリトランジスタＭＴｒ１（x、ｙ）〜ＭＴｒ６（ｘ、ｙ）、ＭＴｒ８（ｘ、ｙ）は、電圧８．０Ｖを印加されることにより導通状態になる。
【０１３１】
この状態において、選択されたメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）は、バイアス回路３３０ａを介して、センスアンプ回路３２３の入力端子１に入力される。また、（ｒ、ｓ）座標に設けられたリファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）がセンスアンプ回路３２３の入力端子２に入力される。そして、センスアンプ回路１２３の出力端子から、Ｈｉｇｈ又はＬｏｗのどちらか一方の信号が出力される。
【０１３２】
なお本実施例において、（ｒ、ｓ）座標に設けられたリファレンスメモリセル３０７からは参照電圧Ｖref(e)が発生するものとする。
【０１３３】
そしてセンスアンプ回路３２３の入力端子１には、メモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力される。またセンスアンプ回路３２３の入力端子２には、（ｒ、ｓ）座標に設けられたリファレンスメモリトランジスタ３０８のドレイン電圧（参照電圧Ｖref(e)に対応する電圧）が入力される。そうすると、センスアンプ回路３２３の出力端子から、Ｈｉｇｈ又はＬｏｗのいずれか一方の信号が出力される。そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群３３２に記憶される。
【０１３４】
本実施例においては、センスアンプ回路３２３から出力された信号が、Ｈｉｇｈの信号であるメモリトランジスタＭＴｒ７（ｘ、ｙ）は“０”の情報を有するとして判断される。また、Ｌｏｗの信号であるメモリトランジスタＭＴｒ７（ｘ、ｙ）は“１”の情報を有するとして判断される。以上のようにして、電気的読み出しが行なわれる。
【０１３５】
次いで、ＮＡＮＤ型ＥＥＰＲＯＭの電気的消去について、図９（Ｂ）を用いて説明する。なお図８（Ｂ）には、電気的消去を行った際のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造が示されているので、適宜参照するとよい。
【０１３６】
また本実施例では、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ３０１が有する情報を一括で電気的消去する場合について説明する。すなわち、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］が有する情報を一括で電気的消去する。
【０１３７】
なお電気的消去とは、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のフローティングゲート１１に蓄積された電荷を抜き取って、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のしきい値電圧を４．５Ｖ以下として、“１”の状態にすることをよぶ。
【０１３８】
まず、Ｐ-ｗｅｌｌ１３とＮ-基板１６に、それぞれ２０Ｖの電圧を印加する。そして、ワード線［ＷＬｙ（１）〜ＷＬｙ（８）］には０Ｖの電圧を印加する。つまり、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のコントロールゲート１２には０Ｖの電圧が印加される。この状態になると、フローティングゲート１１に蓄積された電子は、Ｐ-well１３の方に放出される。その結果、全てのメモリトランジスタのしきい値は、４．５Ｖ以下とすることができる。以上のようにして、電気的消去が行なわれる。
【０１３９】
次いで、NAND型EEPROMの電気的書き込みについて、図１０を用いて説明する。なお図８（Ｃ）には、電気的書き込みを行った際のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造が示されているので、適宜参照するとよい。
【０１４０】
本実施例では、ワード線［ＷＬｙ（２）］を選択して、メモリトランジスタＭＴｒ２（ｘ、ｙ）に“０”の情報の電気的書き込みを行うことにする。なお電気的書き込みは、選択されたワード線［ＷＬｙ（２）］に接続されているメモリトランジスタ［ＭＴｒ２（１、ｙ）〜ＭＴｒ２（ｎ、ｙ）］に同時に行う。
【０１４１】
まず、Ｐ-ｗｅｌｌ１３、Ｎ-基板１６、ビット線（ＢＬｘ）には、０Ｖの電圧が印加される。次いで、選択されたワード線［ＷＬｙ（２）］には、高電圧の２０Ｖの電圧が印加される。そして、非選択されたワード線ＷＬｙ（１）、［ＷＬｙ（３）］〜［ＷＬｙ（８）］には、電圧（本実施例では、仮に７．０Ｖとする）が印加される。
【０１４２】
ここで、選択されたメモリトランジスタＭＴｒ２（ｘ、ｙ）に“０”の情報の電気的書き込みを行うので、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧を５．５Ｖ〜７．０Ｖの範囲にする必要がある。メモリトランジスタＭＴｒ２（ｘ、ｙ）には、電気的消去が行われているため、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧は４．５Ｖ以下となっている。そのため、フローティングゲート１１に電子を注入する必要がある。
【０１４３】
従って、ビット線（ＢＬｘ）には０Ｖの電圧を印加して、選択ゲート信号線（ＳＳｙ）には２０Ｖの高電圧を印加する。また、選択ゲート信号線（ＳＤｙ）には０Ｖの電圧を印加する。
【０１４４】
このような状態において、メモリトランジスタＭＴｒ２（ｘ、ｙ）の、コントロールゲート１２と、Ｐ-well１３の間には２０Ｖの電圧が印加され、Ｐ-基板１３からフローティングゲート１１に電子を注入することが出来る。
【０１４５】
一方、ビット線［ＢＬ（ｘ+１）］に接続されたメモリトランジスタＭＴｒ２（ｘ+１、ｙ）には、“１”の情報が書き込まれる。そうすると、電気的消去を行ったときに、全てのメモリトランジスタのしきい値電圧は４．５Ｖ以下になっているため、何の状態の変化を起こさないことが“１”の情報を書き込むことになる。
【０１４６】
しかしながら、ワード線（ＷＬｙ（２））には、高電圧の２０Ｖが印加されている。そこで、Ｐ-ｗｅｌｌ１３から、フローティングゲート１１に電子の注入が行われないように、ある特定の電位（本実施例では、仮に７．０Ｖとする）をビット線［ＢＬ（ｘ+１）］に印加する。
【０１４７】
以上の動作を行うことにより、メモリトランジスタＭＴｒ２（ｘ+１、ｙ）に、“１”の情報を書き込むことが出来る。
【０１４８】
次いで、ＮＡＮＤ型ＥＥＰＲＯＭに、本発明のリフレッシュ動作を適用する場合について、図７を用いて説明する。メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］とリファレンスメモリトランジスタ３０８は、同じ特性を有する。
【０１４９】
本発明のリフレッシュ動作は、メモリセルへの電気的書き込みと、リファレンスメモリセルへの電気的書き込みとを合わせた動作をよぶが、まずはメモリセルへの電気的書き込みについて説明する。本実施例では、参照電圧Ｖref(e)とＶref(f)を用いて、“ｋ”の情報を有するメモリトランジスタＭＴｒ７（ｘ、ｙ）に電気的書き込みを行う場合について説明する。
【０１５０】
図７に示すように、ユニットセル３００が有するメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン領域は、センスアンプ回路３２３の入力端子１に接続されている。つまり、センスアンプ回路３２３の入力端子１には、メモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力される。また、センスアンプ回路３２３の入力端子２には、参照電圧Ｖref(e)とＶref(f)のどちらか一方が入力される。最初は、センスアンプ回路３２３の入力端子２には、参照電圧Ｖref(e)が入力される。そして、メモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行い、読み出されたデータ（以下、data１と表記する）はデータラッチ群１３２に記憶される。
【０１５１】
次いで、センスアンプ回路３２３の入力端子１にはメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力され、入力端子２には参照電圧Ｖref(f)が入力される。そして、メモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行い、読み出されたデータ（以下、data２と表記する）はデータラッチ群１３２に記憶される。ここでdata１の情報とdata２の情報とが異なる場合には、メモリトランジスタＭＴｒ７（ｘ、ｙ）に電圧が印加されてメモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的書き込みを再度行う。そして、data１の情報とdata２の情報が同じ情報として認識されるまで、センスアンプ回路３２３を用いてメモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行う。
【０１５２】
次いで、リファレンスメモリセル３０７への電気的書き込みを、図７を用いて説明する。本実施の形態では、参照電圧Ｖref(e)とＶref(f)を用いて、“ｋ”の情報を有するリファレンスメモリセル３０７に電気的書き込みを行う場合について説明する。
【０１５３】
図７に示すように、リファレンスメモリセル３０７が有するリファレンスメモリトランジスタ３０８のドレイン領域は、センスアンプ回路３２３の入力端子２に接続されている。センスアンプ回路３２３の入力端子２には、リファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）が入力され、入力端子１には参照電圧Ｖref(f)が入力される。
【０１５４】
センスアンプ回路３２３の出力端子からは、Ｈｉｇｈ又はＬｏｗの信号が出力される。センスアンプ回路３２３の出力端子からの信号がＨｉｇｈの場合には、リファレンスメモリトランジスタ３０８のコントロールゲート（ＣＧ）に電圧を印加して、電気的書き込みを行う。そして、再びリファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）をセンスアンプ回路３２３の入力端子２に入力する。このようにして、センスアンプ回路３２３の出力端子からＬｏｗの信号が出力されるまで上記の動作を繰り返し、リファレンスメモリトランジスタ３０８の電気的書き込みを行う。
【０１５５】
本実施例は、実施の形態１、２、実施例１〜３と自由に組み合わせることが可能である。
【０１５６】
（実施例５）
本発明を用いた不揮発性メモリは様々な用途で用いることが出来る。例えば、パソコンなどに内蔵された記憶媒体として用いてもよいし、またメモリカードに内蔵された記憶媒体として用いることも出来る。本実施例では、タイマーと電池が設けられた不揮発性メモリについて、図１１を用いて説明する。
【０１５７】
図１１は、本発明の不揮発性メモリの構成を簡単に表した図である。５００はメモリセルアレイであり、５０１はワード線側駆動回路、５０２はビット線側駆動回路である。ワード線側駆動回路５０１とビット線側駆動回路５０２は、メモリセルアレイ５００を制御する役目を担う。５０３はリファレンスメモリセルアレイであり、５０４は書き込み・読み出し・消去回路である。書き込み・読み出し・消去回路５０４は、リファレンスメモリセルアレイ５０３を制御する役目を担う。メモリセルアレイ５００は、複数のメモリセルを有する。リファレンスメモリセルアレイ５０３は、少なくとも（ｋ−１）個のリファレンスメモリセルを有する。
【０１５８】
５０５はタイマーであり、５０６は電池である。電池５０６は、タイマー５０５のバックアップ用の電池として用いられる。
【０１５９】
不揮発性メモリにタイマー５０５と電池５０６が設けられている場合には、タイマー５０５を用いて、最後にリフレッシュ動作を行ってから経過した時間を測定することが出来る。そして、経過時間があらかじめ設定した時間に達するごとに、リフレッシュ動作を行うようにすることが出来る。そのときには、タイマー５０５から書き込み・読み出し・消去回路５０４にリフレッシュ信号を出力して、メモリセルアレイ５００にリフレッシュ動作を行なうようにしてもよい。また、電源５０７をオンした時点、電源５０７をオフした時点で自動的にリフレッシュ動作を行うように設定してもよい。
【０１６０】
本実施例は、実施の形態１、２、実施例１〜４と自由に組み合わせることが可能である。
【０１６１】
上述した実施の形態では、図８に示すコントロールゲート１２、フローティングゲート１１、ソース領域１４及びドレイン領域１５を有する構成のメモリトランジスタを用いた場合について説明した。しかし本発明は、様々な構成のメモリトランジスタに適用することが出来る。そこで本実施例では、図８に示した構成以外のメモリトランジスタについて、図１２を用いて説明する。
【０１６２】
図１２（Ａ）には、クラスタ層を有するメモリトランジスタの断面構造の一例が示す。該メモリトランジスタは、活性領域２６０１と、第一絶縁膜２６０２と、クラスタ層２６０３と、第二絶縁膜２６０５と、コントロールゲート２６０６とを有する。なお、代表的なクラスタ層を有するメモリトランジスタについては、特開昭４９-２２３５６号公報に記載されている。
【０１６３】
クラスタ層２６０３は、複数のクラスタ２６０４で構成される。本明細書において、クラスタ２６０４とは、電荷を蓄積する機能を有し、離散的な塊状の半導体又は導体（金属）によって構成されるものをよぶ。
【０１６４】
次いで、図１２（Ｂ）、図１２（Ｃ）には、電荷を蓄積する領域として機能する窒化膜を有するメモリトランジスタの断面構造を示す。図１２（Ｂ）に示すメモリトランジスタは、MNOS（Metal-Nitride-Oxide-Semiconductor）型とよばれており、活性領域２６０７と、酸化膜２６０８と、窒化膜２６０９と、コントロールゲート２６１０とを有する。なお、本実施例において、酸化膜２６０８は酸化シリコン膜（SiO2）で形成し、窒化膜２６０９は窒化シリコン膜（Si3N4膜）で形成した。
【０１６５】
図１２（Ｃ）に示すメモリトランジスタは、MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor）型とよばれており、活性領域２６１１と、第一酸化膜２６１２と、窒化膜２６１３と、第二酸化膜２６１４と、コントロールゲート２６１５とを有する。なお、本実施例において、第一酸化膜２６１２と第二酸化膜２６１４は酸化シリコン膜（SiO2膜）で形成し、窒化膜２６１３は窒化シリコン膜（Si3N4膜）で形成した。
【０１６６】
上記の２つのメモリトランジスタにおいては、窒化膜２６０９及び窒化膜２６１３が電荷を蓄積する機能を有し、窒化膜２６０９及び窒化膜２６１３中の離散的な不純物準位が、電荷を蓄積する役割を果たしている。
【０１６７】
MNOS型（図１２（Ｂ））と、MONOS型（図１２（Ｃ））のメモリトランジスタが有する窒化膜は、他のメモリトランジスタに比べると電荷保持特性が劣っている。そのため、本発明のリフレッシュ動作は用いることは大変有効である。
【０１６８】
本実施例は、実施の形態１、２、実施例１〜５と自由に組み合わせることが可能である。
【０１６９】
（実施例７）
本発明の不揮発性メモリを記憶媒体として用いた電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１８に示す。
【０１７０】
図１８（Ａ）は発光装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の不揮発性メモリは表示部３００３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶媒体として用いられる。
【０１７１】
図１８（Ｂ）はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の不揮発性メモリは、デジタルスチルカメラに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７２】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の不揮発性メモリは、ノート型パーソナルコンピュータに内蔵されたＬＳＩ基板等に組み込まれ、画像データや処理データの記憶媒体として用いられる。
【０１７３】
図１８（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の不揮発性メモリは、モバイルコンピュータに内蔵されたＬＳＩ基板等に組み込まれ、画像データや処理データの記憶媒体として用いられる。
【０１７４】
図１８（Ｅ）は記憶媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記憶媒体（ＤＶＤ等）読み込み部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。本発明の不揮発性メモリは、ＤＶＤ再生装置に内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７５】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の不揮発性メモリは、ゴーグル型ディスプレイに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７６】
図１８（Ｇ）はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明の不揮発性メモリは、ビデオカメラに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７７】
ここで図１８（Ｈ）は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の不揮発性メモリは、携帯電話に内蔵された基板等に組み込まれ、電話番号を記憶する記憶媒体として用いられる。
【０１７８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の記憶媒体として用いることが可能である。
【０１７９】
【発明の効果】
本発明の不揮発性メモリは、リフレッシュメモリトランジスタから発生される参照電圧を用いて、メモリトランジスタの電気的読み出しを行うため、シフト現象が生じたメモリトランジスタが有する情報を正確に読み出すことが出来る。
【０１８０】
また、本発明のリフレッシュ動作は、リフレッシュ動作を行う期間を従来よりも長くすることが可能となり、メモリトランジスタに記憶された情報の信頼性が向上する。また、しきい値電圧の分布間のマージンを小さくとることが出来るため、多値の不揮発性メモリの集積度が向上する。
【図面の簡単な説明】
【図１】 本発明の不揮発性メモリの回路図を示す図。
【図２】 不揮発性メモリ（k値メモリ）のシフト現象を説明する図。
【図３】 本発明の不揮発性メモリの読み出し回路を説明する図。
【図４】 本発明の不揮発性メモリの読み出し回路を説明する図
【図５】 本発明の不揮発性メモリの読み出し回路を説明する図
【図６】 本発明の不揮発性メモリの回路図を示す図。
【図７】 NAND型EEPROMの回路図を示す図。
【図８】 NAND型EEPROMのメモリトランジスタの断面構造を示す図。
【図９】 NAND型EEPROMのユニットセルを示す図。
【図１０】 NAND型EEPROMのユニットセルを示す図。
【図１１】 本発明の不揮発性メモリのブロック図を示す図。
【図１２】 メモリトランジスタの断面構造を示す図。
【図１３】 従来の不揮発性メモリの回路図を示す図。
【図１４】 メモリトランジスタの断面構造を示す図。
【図１５】 不揮発性メモリ（２値メモリ）のシフト現象を説明する図。
【図１６】 不揮発性メモリ（４値メモリ）のシフト現象を説明する図。
【図１７】 ベリファイ動作を説明する図。
【図１８】 本発明の不揮発性メモリを記憶媒体として適用することができる電子機器の図。
【発明が属する技術分野】
本発明は不揮発性メモリに関する。より詳細には、電気的な書き込み及び電気的な消去を行う不揮発性メモリ（EEPROM又はElectrically Erasable and Programmable Read Only Memory）に関し、１ビット毎電気的な消去可能なEEPROM、フラッシュメモリなどをその範疇に含む。
【０００２】
【従来の技術】
メモリは、大別して揮発性メモリと不揮発性メモリの２つに分類される。代表的な揮発性メモリとしては、SRAM（Static Random Access Memory）やDRAM（Dynamic Random Access Memory）などが挙げられる。また代表的な不揮発性メモリとしては、EEPROM、フラッシュEEPROM、磁気ディスクなどが挙げられる。揮発性メモリのSRAMやDRAMは、一時的に使用するデータが記憶され電源を切るとデータが失われてしまうという欠点がある。一方、不揮発性メモリのEEPROM、フラッシュEEPROM、磁気ディスクなどは電源を切ってもデータが失われることはなく、システム起動のためのプログラムなどに用いられている。
【０００３】
不揮発性メモリのEEPROMやフラッシュEEPROMは、磁気ディスクと比較すると、集積度、耐衝撃性、消費電力、書き込み/読み出し速度などの点において優れた特性を有する。その結果、EEPROM及びフラッシュEEPROMは、磁気ディスクや揮発性メモリなどの代替品として用いられている。
【０００４】
特にEEPROMの集積度は、１年間で約２倍の向上が実現し、速いペースで開発が進んでいる。そのため、ギガビット容量のEEPROMの量産が近々実現することが予想され、集積度においてもDRAMを追い越すと予想される。このような集積度の向上を支える技術としては、回路構成の改善、微細化技術又は多値技術などが挙げられる。
【０００５】
上記技術のうち、一つのメモリセルで３値以上のデータを保持する技術である多値技術が近年注目されている。多値技術は、電荷蓄積領域に蓄積された電荷量をコントロールし、メモリセルの３つ以上の異なる状態を区別する技術である。実際、メモリセルが４つの異なる状態を区別する４値のフラッシュメモリが製品化されている。
【０００６】
ここで、EEPROMやフラッシュEEPROMなどの電気的に書き込み及び電気的に消去が可能な不揮発性メモリのメモリセルアレイ（Memory Cell Array又はMCA）の代表的な回路の一例を図１３を用いて説明する。
【０００７】
メモリセルアレイ４０１は、ｍ本のワード線（ＷＬ１〜ＷＬｍ）と、ｎ本のビット線（ＢＬ１〜ＢＬｎ）と、マトリクス状に配置された複数のメモリセル４００とを有する。メモリセル４００は、メモリトランジスタ４０４を有する。メモリトランジスタ４０４は、フローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。メモリトランジスタ４０４のコントロールゲートは、ワード線（ＷＬ１〜ＷＬｍ）のいずれか一つと接続されている。メモリトランジスタ４０４のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。メモリセルアレイ４０１の周囲には、ビット線側駆動回路４０２、ワード線側駆動回路４０３、書き込み・消去回路４０６ａ、読み出し回路４０６ｂとが設けられている。
【０００８】
図１４（Ａ）〜（Ｃ）は、図１３で示したメモリトランジスタ４０４の断面図を簡単に示したものである。図１４（Ａ）〜（Ｃ）において、１はフローティングゲート（ＦＧ）、２はコントロールゲート（ＣＧ）、３は基板、４はソース領域（Ｓ）、５はドレイン領域（Ｄ）、ｅ-はフローティングゲート（ＦＧ）１に注入された電子を示している。基板３は、ソース領域４及びドレイン領域５に不純物元素が添加されたシリコン基板であり、一導電型が付与されている。ここでは、仮に、ソース領域４及びドレイン領域５の極性をｎ型とし、基板３の極性をｐ型とする。
【０００９】
そこで、以下には２値の情報を有するメモリセル４００の電気的書き込みについて図１４（Ｂ）を用いて説明し、メモリセル４００の電気的読み出しについて図１４（Ｃ）、図１５（Ａ）を用いて説明する。
【００１０】
最初にメモリセル４００の電気的書き込みについて、図１４（Ｂ）を用いて説明する。仮にコントロールゲート（ＣＧ）２に、電圧Ｖg（ここでは仮に１２Ｖとする）を印加して、ドレイン領域５に電圧Ｖd（ここでは仮に６Ｖとする）を印加して、ソース領域４に接地電位（０Ｖ）を印加したとする。そうすると、メモリセル４００は、オン状態となってメモリセル４００のソース領域４からドレイン領域５に向かって電子が流れる。なお本明細書では、コントロールゲート（ＣＧ）２と、ソース領域４と、ドレイン領域５とに電圧（信号電圧）を印加することをバイアスすると呼ぶ。
【００１１】
そして、ドレイン領域５の近傍のピンチオフ領域（図示せず）で加速された電子の一部がチャネルホットエレクトロン（ＣＨＥ）となり、これがフローティングゲート（ＦＧ）１に捕獲される。つまり、ホットエレクトロン（ＨＥ）となる電子の一部が、フローティングゲート（ＦＧ）１に蓄積される。フローティングゲート（ＦＧ）１に蓄積される電子の量は、バイアスする前のしきい値電圧と、バイアスするときにメモリトランジスタのコントロールゲート（ＣＧ）２及びソース領域４並びにドレイン領域５とに印加される電圧と、該電圧の印加時間との３つの要素によって決定される。
【００１２】
フローティングゲート（ＦＧ）１に電子が注入されると、メモリセル４００のしきい値電圧は上昇する。そしてメモリセル４００は、該メモリセル４００のしきい値電圧によって、“０”又は“１”のどちらの情報を有しているかが決定される。
【００１３】
次いで、メモリセル４００の電気的読み出しについて、図１４（Ｃ）、図１５（Ａ）を用いて説明する。
【００１４】
図１５（Ａ）は、フローティングゲート（ＦＧ）１に電子が注入されているメモリセル４００（“１”の情報を有する）と、フローティングゲート（ＦＧ）１に電子が注入されていないメモリセル４００（“０”の情報を有する）のしきい値電圧の分布を示す図である。図１５の縦軸はしきい値電圧、横軸はメモリセルアレイ４０１におけるメモリセル４００の数（ビット数）を示している。
【００１５】
図１５（Ａ）に示すように、しきい値電圧が５．０Ｖ以上のメモリセル４００は“１”の情報を有し、しきい値電圧が５．０Ｖ以下のメモリセル４００は“０”の情報を有する。このようにして、しきい値電圧が５．０Ｖのときを参照して、メモリセル４００が“１”又は“０”のどちらの情報を有しているかを判断する。本明細書では、このようなしきい値電圧を参照電圧とよぶ。
【００１６】
ここで一例として、図１４（Ｃ）に示すように、コントロールゲート（ＣＧ）２に電圧Ｖg（ここでは仮に５Ｖとする）を印加し、ドレイン領域５に電圧Ｖd（ここでは仮に２Ｖとする）を印加し、メモリセル４００のソース領域４に接地電位（ここでは仮に０Ｖとする）を印加する。そしてこの条件において、電気的読み出しを行う。
【００１７】
仮に、“０”の情報を有するメモリセル４００が、図１４（Ｃ）に示すような条件でバイアスされたとする。そうすると、メモリセル４００はオン状態となり、電流が流れる。
【００１８】
一方、“１”の情報を有するメモリセル４００が、図１４（Ｃ）に示すような条件でバイアスされたとする。この場合、フローティングゲート（ＦＧ）１には電荷が蓄積されており、しきい値電圧が上昇しているために、メモリセル４００はオフ状態のままであり、電流が流れない。この電流の有無を検出することで、メモリセル４００が“０”又は“１”のどちらの情報であるかを判断することができる。
【００１９】
続いて、フローティングゲート（ＦＧ）１に蓄積された電荷の量を調整することによって、一つのメモリセル４００により多くの情報を書き込む多値技術について図１６を用いて説明する。図１６は、多値技術を用いて書き込まれたメモリセル４００のしきい値電圧の分布を示す図である。
【００２０】
ここで、仮にメモリセル４００に蓄積された電荷の量をａ、ｂ、ｃ、ｄで表し、それらの大小関係はａ＞ｂ＞ｃ＞ｄであるとする。そして、メモリセル４００に蓄積された電荷の量がａの状態（“０”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＡ、メモリセル４００に蓄積された電荷の量がｂの状態（“１”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＢ、メモリセル４００に蓄積された電荷の量がｃの状態（“２”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＣ、メモリセル４００に蓄積された電荷の量がｄの状態（“３”の情報を有する）におけるメモリセル４００のしきい値電圧の分布をＤとする。
【００２１】
そうすると、しきい値電圧の分布Ａは０．５Ｖ〜１．５Ｖ、しきい値電圧の分布Ｂは１．５Ｖ〜３．０Ｖ、しきい値電圧の分布Ｃは３．０〜４．５Ｖ、しきい値電圧の分布Ｄは４．５Ｖ以上となる。このとき、１．５Ｖ、３．０Ｖ、４．５Ｖの３つの電圧値が参照電圧となっている。なお多値の不揮発性メモリの動作は、上述した２値の不揮発性メモリの動作に準ずるので、ここでは省略する。
【００２２】
以上のように、多値技術とはメモリセル４００のしきい値電圧を制御することにより、１つのメモリセル４００に多くの情報を記憶させることが出来ることを指す。
【００２３】
ところで、２値及び多値の不揮発性メモリは、電気的書き込み動作及び電気的消去の動作においてメモリトランジスタのしきい値電圧が所定の範囲内であることを確認するベリファイ動作（ベリファイ書き込み及びベリファイ消去）が行われる。特に、多値の不揮発性メモリでは、メモリトランジスタに蓄積される電子の量を高精度に制御する必要があるため、ベリファイ動作は必要不可欠となっている。
【００２４】
なおベリファイ動作とは、書き込み／消去の期間と、書き込み／消去後の状態が所定の範囲内にあることを確かめる読み出し期間とを交互に行う動作のことを呼ぶ。ここでベリファイ動作について、図１７を用いて説明する。
【００２５】
図１７（Ａ）はメモリセル４００、読み出し回路４０６ａ及び書き込み／消去回路４０６ｂとを示した図である。図１７（Ａ）において、（ｘ、ｙ）座標に位置するメモリセル４００に、読み出し回路４０６ａと書き込み／消去回路４０６ｂとが接続されている。読み出し回路４０６ａからはベリファイ信号（Ｓｖ）が出力され、該ベリファイ信号（Ｓｖ）が書き込み／消去回路４０６ｂに入力される。書き込み／消去回路４０６ｂでは、ベリファイ信号（Ｓｖ）を参照して、メモリセル４００の書き込み／消去を行う。
【００２６】
次いで、ベリファイ動作における電気的書き込み動作及び電気的消去の動作を図１７（Ｂ）を用いて説明する。まず読み出し回路４０６ａが動作し（ａｃｔｉｖｅと表示）、電気的読み出し動作が行われる。この際、書き込み／消去回路４０６ｂは動作しない（ｎｏｔ ａｃｔｉｖｅと表示）。読み出し回路４０６ａから出力されるベリファイ信号（Ｓｖ）は、読み出されたメモリセル４００の状態が目的とする状態と異なる場合にはＬｏｗの信号となり、読み出されたメモリセル４００の状態が目的とする状態である場合にはＨｉｇｈの信号となる。
【００２７】
ベリファイ信号（Ｓｖ）がＬｏｗの信号の場合には、電気的読み出し動作が終了した後に書き込み／消去回路４０６ｂが動作し（ａｃｔｉｖｅ）、一定期間の書き込み／消去が行われる。次いで、再び電気的読み出し動作が行われ、メモリセル４００の状態と目的とする状態との比較が行われる。そして、同様にベリファイ信号（Ｓｖ）がＬｏｗの信号であれば、再び一定期間の書き込み／消去が行われる。これらの動作をくりかえし、ベリファイ信号（Ｓｖ）がＨｉｇｈの信号となった時点で終了する。このような動作をベリファイ動作とよぶ。
【００２８】
【発明が解決しようとする課題】
上述したメモリセル４００に電子を注入して、しきい値電圧を所定の値に上昇させた後に放置すると、時間の経過に伴ってメモリセル４００のしきい値電圧が低下するシフト現象が起こる。このシフト現象は、メモリセル４００のフローティングゲート（ＦＧ）１に蓄積された電子が、時間の経過に伴ってフローティングゲート（ＦＧ）１から放出してしまうことが原因で生じる現象である。
【００２９】
ここで、シフト現象について、図１５、１６を用いて説明する。
【００３０】
図１５（Ａ）は２値の不揮発性メモリのメモリセルに電子を注入した直後のメモリセルアレイのしきい値電圧の分布を示し、図１５（Ｂ）はある一定の時間が経過した後のメモリセルアレイのしきい値電圧の分布を示している。図１６（Ａ）は４値の不揮発性メモリのメモリセルに電子を注入した直後のメモリセルアレイのしきい値電圧の分布を示し、図１６（Ｂ）はある一定の時間が経過した後のメモリセルアレイのしきい値電圧の分布を示している。
【００３１】
図１５（Ｂ）に示す２値の不揮発性メモリには、しきい値電圧の分布に十分なマージン（しきい値電圧の分布の間の差）があるため、しきい値電圧が多少低下しても情報の電気的読み出しにはさほど影響しないように見える。しかしながら、２値の不揮発性メモリにおいては、低電源電圧化が進んでいるため、十分なマージンを確保することは難しくなっている。
【００３２】
また、図１６（Ｂ）に示した多値の不揮発性メモリには、しきい値電圧の分布の間のマージンが非常に小さくなっており、シフト現象によるしきい値電圧の分布の低下は無視できない。図１６（Ｂ）に示すように、分布Ｃ及び分布Ｄの斜線で囲まれた領域は、“２”又は“３”の情報を有していたが、シフト現象により“１”又は”２“の情報を有するしきい値電圧の分布領域に属してしまっている。この状態のまま、電気的読み出しを行うと、記憶された情報が他の情報に変換されてしまう。その結果データ破壊が生じてしまう。
【００３３】
なおシフト現象は、時間の経過に伴う原因以外に読み出しストレスによっても生じる。読み出しストレスとは、電気的読み出し動作を行うときに、メモリセルに印加される電圧によって、該メモリセルと同じ行又は同じ列のメモリセルのフローティングゲート（ＦＧ）１から電子が放出してしまう現象のことをよぶ。
【００３４】
本発明は上述した実情を鑑みてなされたものであり、時間の経過に伴うシフト現象及び読み出しストレスに起因した上記問題を解決することを課題とする。また、前記課題を解決した２値及び多値の不揮発性メモリ及びその駆動方法を提供することを課題とする。
【００３５】
【課題を解決するための手段】
本発明は、上述した課題を解決するために、リフレッシュ動作を行う手段を有する不揮発性メモリを提供する。なおリフレッシュ動作とは、メモリトランジスタに蓄積された電子が自然と放出されてデータ破壊が生じるのを防ぐため、また読み出しストレスによってメモリトランジスタに蓄積された電子が放出されデータ破壊が生じるのを防ぐために、メモリトランジスタに再び電子を注入して電荷を蓄積することである。なお、本発明は、リファレンスメモリトランジスタから発生する参照電圧を用いて電気的読み出しを行い、且つメモリトランジスタ及びリファレンスメモリトランジスタの両方に対してリフレッシュ動作を行うことを特徴とする。
【００３６】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリであって、
前記リファレンスメモリトランジスタのしきい値電圧を用いて、前記メモリトランジスタのしきい値電圧の電気的読み出しを行う読み出し手段と、
前記メモリトランジスタのしきい値電圧が第１参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行う第１書き込み手段と、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行う第２書き込み手段とを有することを特徴とする。
【００３７】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリであって、
前記リファレンスメモリトランジスタの参照電圧により読み出された前記メモリトランジスタの第１しきい値電圧と、第１参照電圧により読み出された前記メモリトランジスタの第２しきい値電圧とが、同一の情報のしきい値電圧の分布に属するまで、前記メモリトランジスタに電気的書き込みを行う第１書き込み手段と、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行う第２書き込み手段とを有することを特徴とする。
【００３８】
なお前記読み出し手段とは、メモリトランジスタ及びリファレンスメモリトランジスタ、並びにセンスアンプ回路などが設けられた読み出し回路に相当する。また前記第１書き込み手段とは、メモリトランジスタ、書き込み回路などに相当する。前記第２書き込み手段とは、リファレンスメモリトランジスタ、書き込み回路などに相当する。
【００３９】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリの駆動方法であって、
前記リファレンスメモリトランジスタのしきい値電圧を用いて、前記メモリトランジスタのしきい値電圧の電気的読み出しを行い、
前記メモリトランジスタのしきい値電圧が第１参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行い、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことを特徴とする。
【００４０】
本発明は、メモリトランジスタと、リファレンスメモリトランジスタとを有する不揮発性メモリの駆動方法であって、
前記リファレンスメモリトランジスタの参照電圧により読み出された前記メモリトランジスタの第１しきい値電圧と、第１参照電圧により読み出された前記メモリトランジスタの第２しきい値電圧とが、同一の情報のしきい値電圧の分布に属するまで、前記メモリトランジスタに電気的書き込みを行い、
前記リファレンスメモリトランジスタのしきい値電圧が第２参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことを特徴とする。
【００４１】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の不揮発性メモリ及びその駆動方法に関して図１、２を用いて説明する。本発明のリフレッシュ動作は、２値及び多値の不揮発性メモリのどちらにも適用することが出来る。そして本実施の形態では、k値の不揮発性メモリについて説明する（kは自然数、k≧２）。
【００４２】
まず本発明の不揮発性メモリの構成について図１を用いて説明する。次いで、該不揮発性メモリが有するメモリセルの動作について図１、２を用いて説明する。
【００４３】
図１には、本発明のメモリセルアレイ１０１を示す。メモリセルアレイ１０１は、ｍ本のワード線（ＷＬ１〜ＷＬｍ）、ｎ本のビット線（ＢＬ１〜ＢＬｎ）及びマトリクス状に配列された複数のメモリセル１００とを有する。メモリセル１００は、メモリトランジスタ１０４を有する。メモリトランジスタ１０４は、フローティングゲート、コントロールゲート、ソース領域及びドレイン領域を有する。メモリトランジスタ１０４のコントロールゲートは、ワード線（ＷＬ１〜ＷＬｍ）のいずれか一つと接続されている。メモリトランジスタ１０４のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【００４４】
メモリセルアレイ１０１の周囲には、Ｙアドレスデコーダ１０２、ワード線側駆動回路１０３、マルチプレクサ１０５、書き込み・消去回路１０６ａ、読み出し回路１０６ｂ、ベリファイ回路１３４及びバッファ１３３が設けられている。読み出し回路１０６ｂは、バイアス回路１３０ａ、バイアス回路１３０ｂ、センスアンプ回路１２３及びデータラッチ群１３２を有する。バイアス回路１３０ａは、マルチプレクサ１０５を介して任意のメモリセル１００と接続している。バイアス回路１３０ｂは、リファレンスメモリセルアレイ１０９に設けられた任意のリファレンスメモリセル１０７と接続している。
【００４５】
リファレンスメモリセル１０７は、複数個のリファレンスメモリトランジスタ１０８を有する。図１には、（１×ｌ）個のリファレンスメモリセル１０７が図示されているが、本発明はこれに限定されない。リファレンスメモリセル１０７の数はいくつ設けられていてもよい。但し、ｋ値の不揮発性メモリには、少なくとも（ｋ−１）個のリファレンスメモリセル１０７が設けられることが必要である。
【００４６】
次いで、本発明の不揮発性メモリが有するメモリトランジスタの動作について、図２を用いて説明する。図２には、k値の不揮発性メモリのしきい値電圧の分布を示す。そして、該ｋ値メモリが有するメモリセル１００のしきい値電圧の分布の状態を、図２（Ａ）〜（Ｅ）の５つに分けて説明する。
【００４７】
図２（Ａ）〜（Ｅ）において、“k-1”又は“k”の情報を有するメモリセル１００の数を横軸に示し、“k-1”又は“k”の情報を有するメモリセル１００のしきい値電圧を縦軸に示す。またＶref(a)〜Ｖref(f)は参照電圧を示す。
【００４８】
ここで、参照電圧Ｖref(a)よりも高く、参照電圧Ｖref(d)よりも低いしきい値電圧を有するメモリセル１００は、“k-1”の情報を有するものとする。また参照電圧Ｖref(d)よりも高いしきい値電圧を有するメモリセル１００は、“k”の情報を有するものとする。
【００４９】
図２（Ａ）は、メモリセル１００のフローティングゲートに電子を注入した直後の状態を示す。図２（Ａ）において、“k-1”及び“k”の情報を有するメモリセル１００のしきい値電圧の分布は、それぞれ異なる範囲内でのしきい値電圧の分布を示している。
【００５０】
図２（Ｂ）は、図２（Ａ）の状態から、ある一定の期間が経過した状態を示している。図２（Ａ）と図２（Ｂ）を見比べると、しきい値電圧の分布には、シフト現象が生じていることが分かる。つまり、メモリセル１００に蓄積された電子が自然と放出されてしまった。その結果、図２（Ｂ）に示すしきい値電圧の分布は、図２（Ａ）に示すしきい値電圧の分布に比べて低下していることが分かる。
【００５１】
次いで、図２（Ｃ）を参照する。図２（Ｃ）の状態は、図２（Ｂ）の状態から、ある一定の時間が経過した状態を示している。図２（Ｂ）と図２（Ｃ）を見比べると、しきい値電圧の分布には、さらにシフト現象が生じていることが分かる。つまり、時間の経過に伴い、メモリセル１００に蓄積された電子は自然と放出されてしまった。その結果、図２（Ｃ）に示すしきい値電圧の分布は、図２（Ｂ）に示すしきい値電圧の分布に比べて低下していることが分かる。
【００５２】
ここで、図２（Ｃ）の状態における、メモリセル１００の情報を読み出すことにする。つまり、メモリセル１００のしきい値電圧を読み出して、メモリセル１００が“k-1”又は“k”のどちらの情報を有しているかを調べることにする。
【００５３】
図２（Ｃ）の状態において、“k”の情報を有するメモリセル１００のしきい値電圧の分布における領域Ｉ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖref(d)よりも低くなっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｉの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-1”の情報を有しているとして電気的読み出しを行ってしまう。
【００５４】
そこで本発明は、参照電圧Ｖref(d)を用いずに、リファレンスメモリセル１０７から発生される参照電圧Ｖref(e)を用いる。参照電圧Ｖref(e)は、参照電圧Ｖref(d)よりも低い値になっている。
【００５５】
リファレンスメモリセル１０７は、メモリセル１００と同様の特性を有しており、しきい値電圧の分布にも、同様のシフト現象が生じている。つまり、リファレンスメモリセル１０７の参照電圧Ｖref(e)を用いて、メモリセル１００のしきい値電圧を読み出せば、領域Ｉの範囲のしきい値電圧に属するメモリセル１００は、“k”の情報を有するものとして電気的読み出しが行われる。その結果、シフト現象によるデータ破壊を防ぐことが出来る。
【００５６】
また、“k-1”の情報を有するメモリセル１００のしきい値電圧の分布において、領域Ｈ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖref(a)よりも低い値になっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｈの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-2”の情報を有しているとして電気的読み出しを行ってしまう。
【００５７】
そこで本発明は、参照電圧Ｖref(a)を用いずに、リファレンスメモリセル１０７から発生される参照電圧Ｖref(b)を用いる。参照電圧Ｖref(b)は、参照電圧Ｖref(a)よりも低い値になっている。
【００５８】
リファレンスメモリセル１０７は、メモリセル１００と同様の特性を有しており、しきい値電圧の分布にも、同様のシフト現象が生じている。つまり、リファレンスメモリセル１０７の参照電圧Ｖref(b)を用いて、メモリセル１００のしきい値電圧を読み出すことが出来れば、領域Ｈの範囲のしきい値電圧に属するメモリセル１００は、“k-1”の情報を有しているとして電気的読み出しが行われる。その結果、シフト現象によるデータ破壊を防ぐことが出来る。
【００５９】
なお、リファレンスメモリセル１０７を用いた電気的読み出しについては、実施の形態２においてより詳細に説明する。
【００６０】
続いて、図２（Ａ）の状態に戻すように、参照電圧Ｖref(c)、Ｖref(f)を用いてメモリセル１００への電気的書き込みを行う（図２（Ｄ））。つまり、メモリセル１００に蓄積された電荷は、時間の経過に伴い自然と放出されてしまった。また、メモリセル１００に蓄積された電荷は、読み出しストレスによっても放出されてしまった。そのため、メモリセル１００にある一定の量の電子の注入を行って、メモリセル１００に電荷の注入が行われたばかりの状態（図２（Ａ）の状態）にする。
【００６１】
次いで、参照電圧Ｖref(a)、Ｖref(d)を用いてリファレンスメモリセル１０７の電気的書き込みを行う（図２（Ｅ））。このとき、参照電圧Ｖref(a)と参照電圧Ｖref(b)とが同じ値（参照電圧Ｖref(a)を示す点線と参照電圧Ｖref(b)を示す実線が重なっている状態）となり、参照電圧Ｖref(d)と参照電圧Ｖref(e)とが同じ値（参照電圧Ｖref(d)を示す点線と参照電圧Ｖref(e)を示す実線が重なっている状態）となる。これは、図２（Ｄ）の段階において、メモリセル１００の電気的書き込みを行ったことに合わせて、リファレンスメモリセル１０７とメモリセル１００の状態を同じ状態にするために行う動作である。
【００６２】
上記のようにメモリセル１００への電気的書き込みを行うときに用いる参照電圧と、リファレンスメモリセル１０７への電気的書き込みを行うときに用いる参照電圧とは異なる。また参照電圧Ｖref(a)〜Ｖref(f)は、リファレンスメモリセル１０７から発生される電圧、又はバイアス回路１３０ａ、１３０ｂなどの外部に設けられた回路から発生される電圧を指す。
【００６３】
本明細書では、上述した図２（Ｄ）と図２（Ｅ）の動作を合わせてリフレッシュ動作と呼ぶ。
【００６４】
なお従来の不揮発性メモリにおいてもリフレッシュ動作は行われていた。しかし、該リフレッシュ動作は、本発明のリフレッシュ動作とは異なる。従来のリフレッシュ動作は、図２（Ｂ）の段階におけるしきい値電圧の分布を、図２（Ａ）の段階におけるしきい値電圧の分布と同じになるように電子の注入を行う動作のことを呼んでいる。
【００６５】
本発明はリファレンスメモリセル１０７を用いて、メモリセル１００の電気的読み出しを行う。そのため、本発明のリフレッシュ動作は、従来のリフレッシュ動作と比較すると、リフレッシュ動作を行う間隔を長くとることが出来る。また、電気的読み出しを行う際の読み出しマージンを広く保つことが出来るため、データ破壊が生じにくい不揮発性メモリを提供することが出来る。
【００６６】
（実施の形態２）
本実施の形態では、リファレンスメモリセルを用いたメモリセルの電気的読み出し及びリフレッシュ動作について図３を用いて説明する。そして本実施の形態では、実施の形態１と同様にk値メモリ（kは自然数、k≧２）について説明する。
【００６７】
図３は、図１におけるメモリセル１００とリファレンスメモリセル１０７とが、読み出し回路１０６ｂを介して電気的に接続された部分を拡大した図である。なお図３においては、メモリセル１００は、マルチプレクサ１０５を介して読み出し回路１０６ｂと接続している。しかし、図３では説明を簡単にするためにマルチプレクサ１０５の図示は省略している。
【００６８】
また図３には、メモリセルアレイ１０１の（ｘ、ｙ）座標にあるメモリセル１００を示している。なお図３では、説明を簡単にするために、リファレンスメモリセルアレイ１０９に設けられた（ｒ、ｓ）、（ｒ、ｓ+１）、（ｒ、ｓ+２）座標にある任意の３つのリファレンスメモリセル１０７を図示する。しかし、リファレンスメモリセルアレイ１０９に設けられるリファレンスメモリセル１０７の個数は特に限定されず、リファレンスメモリセルアレイ１０９には、少なくとも（k-１）個のリファレンスメモリセル１０７が設けられていればよい。なお、（ｘ、ｙ）、（ｒ、ｓ）は座標を示し、１≦ｘ≦ｎ、１≦ｙ≦ｍ、ｒ＝１、１≦ｓ≦ｌとする（ｘ、ｙ、ｌは自然数）。
【００６９】
図３において、Ｔｒ１〜Ｔｒ８はトランジスタを示す。抵抗１２１及び抵抗１２２は、メモリトランジスタ１０４の状態に応じた電位を発生するための回路であり、実効的に抵抗として機能している。つまり、抵抗１２１及び抵抗１２２は、実効的にメモリトランジスタ１０４の状態に応じた電位を発生する機能を有していればどのような構成でもよい。
【００７０】
図３において、メモリセル１００はメモリトランジスタ１０４を有する。メモリトランジスタ１０４のソース領域は共通電極（ＳＣ）に接続されており、ドレイン領域はセンスアンプ回路１２３の入力端子１に接続されている。またリファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。リファレンスメモリトランジスタ１０８のソース領域は共通電極（ＳＣ）に接続されており、ドレイン領域はセンスアンプ回路１２３の入力端子２に接続されている。
【００７１】
抵抗１２１及び抵抗１２２には、電圧（Ｖcc）が与えられる。また、メモリトランジスタ１０４及びリファレンスメモリトランジスタ１０８に接続された共通電極（ＳＣ）には、電圧（Ｖss）が与えられる。多くの場合において、電圧（Ｖcc）＞電圧（Ｖss）という関係が成り立っており、電圧（Ｖcc）と電圧（Ｖss）との電位差によって、直列に接続された抵抗１２１とメモリトランジスタ１０４とに電流が流れる。同様に、直列に接続された抵抗１２２とリファレンスメモリトランジスタ１０８に電流が流れる。
【００７２】
またメモリトランジスタ１０４のドレイン電圧（Ｖd）は、メモリトランジスタ１０４の実効的な抵抗と、抵抗１２１との比によって決定する。同様に、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）は、リファレンスメモリトランジスタ１０８の実効的な抵抗値と、抵抗１２２との比によって決定する。従って、抵抗１２１の抵抗値と、抵抗１２２の抵抗値が等しく、且つ、メモリトランジスタ１０４のコントロールゲートに印加される電圧と、リファレンスメモリトランジスタ１０８のコントロールゲートに印加される電圧が等しい場合には、メモリトランジスタ１０４のドレイン電圧（Ｖd）及びリファレンスメモリトランジスタのドレイン電圧（Ｖd）の大小関係は、メモリトランジスタ１０４のしきい値電圧及びリファレンスメモリトランジスタ１０８のしきい値電圧の大小関係と一致する。そこで、本明細書においては、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）をメモリトランジスタ１０４のしきい値電圧に対応する電圧、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖd）をリファレンスメモリトランジスタ１０８のしきい値電圧に対応する電圧とも呼ぶ。また、このようにして決定されるメモリトランジスタ１０４のドレイン電圧（Ｖd）及びリファレンスメモリトランジスタのドレイン電圧（Ｖd）は、センスアンプ回路１２３の入力端子１及び入力端子２に入力される。
【００７３】
なお、センスアンプ回路１２３の入力端子１及び入力端子２のいずれか一方には、Ｔｒ４又はＴｒ５をオン状態又はオフ状態とすることによって、参照電圧Ｖref(a)、Ｖref(c)、Ｖref(d)、Ｖref(f)のいずれか一つが入力される。
【００７４】
センスアンプ回路１２３では、入力端子１に入力された電圧（以下、Ｖd1と称する）が、入力端子２に入力された電圧（Ｖd2と称する）よりも大きい場合にはＨｉｇｈの信号を出力する。また、入力端子１に入力された電圧（Ｖd1）が、入力端子２に入力された電圧（Ｖd2）よりも小さい場合には、Ｌｏｗの信号を出力する。
【００７５】
最初に、リファレンスメモリトランジスタ１０８を用いたメモリトランジスタ１０４の電気的読み出しについて説明する。ここで、（ｒ、ｓ）座標に設けられたリファレンスメモリセル１０７からは参照電圧Ｖref(e)が発生し、（ｒ、ｓ+１）座標に設けられたリファレンスメモリセル１０７からは参照電圧Ｖref(b)が発生するものとする。
【００７６】
そして、Ｔｒ２、Ｔｒ３、Ｔｒ６をオン状態とし、それ以外のトランジスタをオフ状態とする。また、メモリトランジスタ１０４と、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８に電圧（Ｖcg）を印加する。この状態において、センスアンプ回路１２３の入力端子１及び入力端子２には、メモリトランジスタ１０４のしきい値電圧に対応するドレイン電圧（Ｖdmtr）と、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧に対応するドレイン電圧（Ｖdrtr）が入力される。そして、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧よりも大きい場合には、センスアンプ回路１２３の出力端子からＨｉｇｈの信号が出力される。また、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ）座標のリファレンスメモリトランジスタ１０８のしきい値電圧よりも小さい場合には、センスアンプ回路１２３の出力端子からＬｏｗの信号が出力される。そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群１３２に記憶される。
【００７７】
次に、Ｔｒ３、Ｔｒ６、Ｔｒ７をオン状態とし、それ以外のトランジスタをオフ状態とする。また、メモリトランジスタ１０４と、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８とに電圧（Ｖcg）を印加する。この状態において、センスアンプ回路１２３には、メモリトランジスタ１０４ののしきい値電圧に対応するドレイン電圧（Ｖdmtr）と、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８のしきい値電圧に対応するドレイン電圧（Ｖdrtr）が入力される。そして、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８ののしきい値電圧よりも大きい場合には、センスアンプ回路１２３の出力端子からＨｉｇｈの信号が出力される。また、メモリトランジスタ１０４のしきい値電圧が、（ｒ、ｓ+1）座標のリファレンスメモリトランジスタ１０８ののしきい値電圧よりも小さい場合には、センスアンプ回路１２３の出力端子からＬｏｗの信号が出力される、そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群１３２に記憶される。
【００７８】
つまり、リファレンスメモリトランジスタ１０８を用いたメモリトランジスタ１０４の電気的読み出しは、０〜（k-1）の情報を有するリファレンスメモリトランジスタ１０８の（k-1）個の参照電圧と、メモリトランジスタ１０４のしきい値電圧とをセンスアンプ回路１２３を用いて比較することにより行う。
【００７９】
一例として、センスアンプ回路１２３から出力された信号が、全てＨｉｇｈの信号であるメモリセル１００は“k”の情報を有する。また、他の例として、参照電圧Ｖref(e)と比較した場合には、センスアンプ回路１２３からＨｉｇｈの信号が出力され、その他の参照電圧と比較した場合には、センスアンプ回路１２３からＬｏｗの信号が出力されたメモリセル１００は、“k-1”の情報を有する。
【００８０】
次いで、本発明のリフレッシュ動作について説明する。本発明のリフレッシュ動作は、メモリセル１００への電気的書き込みと、リファレンスメモリセル１０７への電気的書き込みとを合わせた動作を示しており、まずはメモリセル１００への電気的書き込みについて説明する。なお本実施の形態では、説明を簡単にするため、参照電圧｛Ｖref(d)〜Ｖref(f)｝を用いて、“k”の情報を有するメモリセル１００に電気的書き込みを行う場合について説明する。
【００８１】
メモリセル１００への電気的書き込み（ベリファイ書き込み）を行うときは、Ｔｒ１、Ｔｒ３、Ｔｒ６をオン状態とし、それ以外のトランジスタをオフ状態とする。
【００８２】
図３に示すように、メモリセル１００が有するメモリトランジスタ１０４のドレイン領域は、センスアンプ回路１２３の入力端子１に接続されている。従って、センスアンプ回路１２３の入力端子１には、メモリトランジスタ１０４のドレイン電圧（Ｖdmtr）が入力される。またセンスアンプ回路１２３の入力端子２には、参照電圧Ｖref(e)または参照電圧Ｖref(f)のどちらか一方に対応したドレイン電圧が入力される。まずは、センスアンプ回路１２３の入力端子２には、参照電圧Ｖref(e)が入力される。そして、メモリトランジスタ１０４の電気的読み出しを行い、読み出されたデータ（data１とする）はデータラッチ群１３２に記憶される。
【００８３】
次いで、Ｔｒ６をオフとして、Ｔｒ５をオンとする。そして、センスアンプ回路１２３の入力端子１には、メモリトランジスタ１０４のドレイン電圧（Ｖdmtr）が入力され、入力端子２には参照電圧Ｖref(f)が入力される。そして、メモリトランジスタ１０４の電気的読み出しを行い、読み出されたデータ（data２とする）はデータラッチ群１３２に記憶される。なお、図３においては図示を省略するが、データラッチ群１３２に記憶されたdata１とdata２は、ベリファイ回路において比較される。そして、data１の情報とdata２の情報とが異なる場合には、メモリトランジスタ１０４の電気的書き込みを再度行う。そして、センスアンプ回路１２３を用いて、メモリセル１００の電気的読み出しを再び行い、data１の情報とdata２の情報が同じ情報として認識されるまで上述した動作を繰り返す。
【００８４】
次いで、リファレンスメモリセル１０７への電気的書き込み（ベリファイ書き込み）を説明する。
【００８５】
リファレンスメモリセル１０７への電気的書き込みを行う際は、Ｔｒ２、Ｔｒ４、Ｔｒ６のそれぞれをオン状態とし、その他のトランジスタはオフ状態とする。図３に示すように、リファレンスメモリセル１０７が有するリファレンスメモリトランジスタ１０８のドレイン領域は、センスアンプ回路１２３の入力端子２に接続されている。そしてセンスアンプ回路１２３の入力端子２には、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖdrtr）が入力され、入力端子１には参照電圧Ｖref(d)に対応するドレイン電圧（Ｖdrtr）が入力される。
【００８６】
センスアンプ回路１２３の出力端子からは、Ｈｉｇｈ又はＬｏｗのいずれか一方の信号が出力される。センスアンプ回路１２３の出力端子からの信号がＨｉｇｈの場合には、リファレンスメモリトランジスタ１０８のコントロールゲート（ＣＧ）に電圧を印加して、電気的書き込みを再度行う。そして再びリファレンスメモリトランジスタ１０８のドレイン電圧（Ｖdrtr）をセンスアンプ回路１２３の入力端子２に入力する。この動作をセンスアンプ回路１２３の出力端子からＬｏｗの信号が出力されるまで繰り返して、リファレンスメモリトランジスタ１０８の電気的書き込みを行う。
【００８７】
本実施の形態は、実施の形態１と自由に組み合わせることが可能である。
【００８８】
【実施例】
（実施例１）
本実施例では、リファレンスメモリセル１０７から発生される参照電圧を用いて電気的読み出しを行うときに用いる回路の詳しい構成の一例について図４を用いて説明する。最初に図４（Ａ）に示す回路とその動作について説明し、次いで図４（Ｂ）に示す回路とその動作について説明する。
【００８９】
図４（Ａ）は、（ｘ、ｙ）座標に設けられたメモリセル１００と、（ｒ、ｓ）座標に設けられたリファレンスメモリセル１０７がセンスアンプ回路１２３に電気的に接続されている様子を示した図である。メモリトランジスタ１０４とリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続され、もう一方は抵抗１２１又は抵抗１２２の一方の端子に接続されている。抵抗１２１と抵抗１２２の他方の端子には電圧（Ｖcc）が与えられる。
【００９０】
ここで、センスアンプ回路１２３の入力端子１に入力される電圧をＶd1とし、入力端子２に入力される電圧をＶd2とすると、Ｖd1とＶd2によって以下の式（１）、（２）が成立する。なお、ｒ1は抵抗１２１の抵抗値とし、ｒ3は抵抗１２２の抵抗値とする。また、ｒ2はメモリトランジスタ１０４の実効的な抵抗値とし、ｒ4はリファレンスメモリトランジスタ１０８の実効的な抵抗値とする。
【００９１】
【数１】
Ｖd1＝Ｖcc×ｒ2/（ｒ1＋ｒ2）・・・（１）
【００９２】
【数２】
Ｖd2＝Ｖcc×ｒ4/（ｒ3＋ｒ4）・・・（２）
【００９３】
またメモリトランジスタ１０４のしきい値電圧をＶth1、リファレンスメモリトランジスタ１０８のしきい値電圧をＶth2とする。そうすると、Ｖth1＞Ｖth2のときは、ｒ2＞ｒ4が成立する。同様に、Ｖth1＜Ｖth2のときは、ｒ2＜ｒ4が成立する。
【００９４】
これを式（１）、（２）に代入すると、Ｖth1＞Ｖth2の場合はＶd1＞Ｖd2となり、Ｖth1＞Ｖth2の場合はＶd1＜Ｖd2となる。つまり、Ｖd1とＶd2をセンスアンプ回路１２３で比較することにより、メモリトランジスタ１０４のしきい値電圧（Ｖth1）とリファレンスメモリトランジスタのしきい値電圧（Ｖth2）を比較することが出来る。その結果、メモリトランジスタ１０４のしきい値電圧を読み出すことが出来る。
【００９５】
次いで、図４（Ｂ）に示す回路について説明する。図４（Ｂ）に示すように、メモリトランジスタ１０４とリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方はセンスアンプ回路１２３の入力端子１又は入力端子２に接続されている。ここで、入力端子１に入力される電圧をＶd1とし、入力端子２に入力される電圧をＶd2とすると、Ｖd1とＶd2によって以下の式（３）、（４）が成立する。
【００９６】
【数３】
Ｖd1＝Ｖcg−Ｖth1・・・（３）
【００９７】
【数４】
Ｖd2＝Ｖcg−Ｖth2・・・（４）
【００９８】
また共通電極（ＳＣ）に印加される電圧（Ｖss）は以下の式（５）、（６）を満たすことが必要となる。
【００９９】
【数５】
Ｖss＞Ｖcg−Ｖth1・・・（５）
【０１００】
【数６】
Ｖss＞Ｖcg−Ｖth2・・・（６）
【０１０１】
上記の式（５）、（６）から、Ｖth1＞Ｖth2の場合には、Ｖd1＜Ｖd2となり、Ｖth1＜Ｖth2の場合には、Ｖd1＞Ｖd2となる。つまり、Ｖd1とＶd2をセンスアンプ回路１２３で比較することにより、メモリトランジスタのしきい値電圧（Ｖth1）とリファレンスメモリトランジスタのしきい値電圧（Ｖth2）とを比較することが出来る。その結果、メモリトランジスタ１０４のしきい値電圧（Ｖth1）を読み出すことが出来る。
【０１０２】
本実施例は、実施の形態１、２と自由に組み合わせることが可能である。
【０１０３】
（実施例２）
本実施例では、複数個のリファレンスメモリセル１０７が設けられたリファレンスメモリセルアレイ１０９を有する不揮発性メモリについて、図５を用いて説明する。
【０１０４】
なお図５（Ａ）、（Ｂ）では、説明を簡単にするために、リファレンスメモリセルアレイ１０９が抵抗１２２に接続されている部分のみを図示する。
【０１０５】
図５（Ａ）には、（1×ｑ）個のリファレンスメモリセル１０７を並列に設けたリファレンスメモリセルアレイ１０９を示している。
【０１０６】
図５（Ａ）において、リファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。リファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方は抵抗１２２に接続されている。また、リファレンスメモリセルアレイ１０９が有するリファレンスメモリトランジスタ１０８のゲート電極は全て共通であり、接続配線（ＳＡ）に接続されている。
【０１０７】
図５（Ａ）において、複数のリファレンスメモリトランジスタ１０８のゲート電極には、接続配線（ＳＡ）を介して全て同じ電圧が印加される。ここで、抵抗１２２に１つのリファレンスメモリトランジスタ１０８が接続されている状態における抵抗１２２の実効的な抵抗値をＲとする。図５（Ａ）に示す回路の場合には、ｑ個のリファレンスメモリトランジスタ１０８が設けられているので、抵抗１２２の実効的な抵抗値はＲ/ｑとなる。
【０１０８】
図５（Ｂ）には、（ｐ×1）個のリファレンスメモリセル１０７を直列に設けたリファレンスメモリセルアレイ１０９を示している。
【０１０９】
図５（Ｂ）において、リファレンスメモリセル１０７は、リファレンスメモリトランジスタ１０８を有する。そして、座標（１、１）に設けられたリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は共通電極（ＳＣ）に接続されており、もう一方は座標（２、１）に設けられたリファレンスメモリトランジスタ１０８のソース領域又はドレイン領域のどちらか一方に接続されている。座標（２、１）〜座標（ｐ−１、１）のリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、それぞれ隣接するリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域のどちらか一方に接続されている。座標（ｐ、１）のリファレンスメモリトランジスタ１０８のソース領域及びドレイン領域は、一方は抵抗１２２に接続され、もう一方は隣接するリファレンスメモリトランジスタ１０８のソース領域又はドレイン領域のどちらか一方に接続されている。また、リファレンスメモリセルアレイ１０９が有するリファレンスメモリトランジスタ１０８のゲート電極は全て共通であり、接続配線（ＳＢ）に接続されている。
【０１１０】
図５（Ｂ）において、リファレンスメモリトランジスタ１０８のゲート電極には、接続配線（ＳＢ）を介して全て同じ電圧が印加される。ここで、抵抗１２２に１つのリファレンスメモリセル１０７が接続されている状態における抵抗１２２の実効的な抵抗値をＲとする。図５（Ｂ）に示す回路の場合には、ｐ個のリファレンスメモリトランジスタ１０８が設けられているので、抵抗１２２の実効的な抵抗値は（ｐ×Ｒ）となる。
【０１１１】
本実施例では、リファレンスメモリセルアレイ１０９に、直列に接続されたリファレンスメモリセル１０７を設けた例（図５（Ａ））と、並列に接続されたリファレンスメモリセル１０７を設けた例（図５（Ｂ））とを説明したが、本発明はこれに限定されない。直列に接続されたリファレンスメモリセル１０７と、並列に接続されたリファレンスメモリセル１０７とを組み合わせてもよい。また、同じ参照電圧を発生するリファレンスメモリセル１０７を直列又は並列に設けてもよい。この場合には、仮に１つのリファレンスメモリセル１０７が不良状態であったとしても、それ以外のリファレンスメモリセル１０７を用いれば、リフレッシュ動作を正常に行うことが出来る。
【０１１２】
図５（Ａ）及び図５（Ｂ）に示すように、複数のリファレンスメモリセル１０７を用いることによって、複数のリファレンスメモリセル１０７から発生する参照電圧の平均値を用いて、電気的読み出しが行うことが出来る。そのため、電荷保持特性のばらつきの影響を低減することが出来る。さらに、リフレッシュ動作を行うときの信頼性の向上を図ることが出来る。
【０１１３】
本実施例は、実施の形態１、２、実施例１と自由に組み合わせることが可能である。
【０１１４】
（実施例３）
本実施例では、複数のセンスアンプ回路１２３と、複数のリファレンスメモリセル１０７とを設けた不揮発性メモリ及びその動作について、図６を用いて説明する。
【０１１５】
図６には、複数のリファレンスメモリセル１０７と、複数のバイアス回路１３０ａ及び１３０ｂと、複数のセンスアンプ回路１２３とが設けられた不揮発性メモリが示されている。なお実際には、上記の回路以外にも、図１に示すように書き込み・消去回路１０６ａ、ベリファイ回路１３４等が設けられているが、図６では図示を省略した。
【０１１６】
並列に設けられたリファレンスメモリセル１０７のソース領域とドレイン領域は、一方はセンスアンプ回路１２３の入力端子１に接続されており、もう一方は共通電極（ＳＣ）に接続されている。メモリトランジスタ１０４のソース領域とドレイン領域は、一方はセンスアンプ回路の入力端子２に接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【０１１７】
センスアンプ回路１２３の一方の入力端子にはメモリセル１００のドレイン電圧（Ｖdmtr）が入力され、もう一方の入力端子にはリファレンスメモリセル１０７のドレイン電圧（Ｖdrtr）が入力される。図６に示す読み出し回路１０６ｂには、複数のセンスアンプ回路１２３が設けられており、メモリセルアレイ１０１に設けられた一行分のメモリセル１００の電気的読み出しを同時に行うことが出来る。
【０１１８】
また図６に示す読み出し回路１０６ｂには、センスアンプ回路１２３が一列に一個ずつ設けられているが、本発明はこれに限定されない。例えば、メモリセル１００を任意のグループに分類して、グループ毎にリファレンスメモリセル１０７及びセンスアンプ回路１２３、並びにバイアス回路１３０ａ及び１３０ｂを設けることも出来る。
【０１１９】
本実施例は、実施の形態１、２、実施例１、２と自由に組み合わせることが可能である。
【０１２０】
（実施例４）
本実施例では、８個のメモリセルを１つのユニットセルとし、該ユニットセルがマトリクス状に複数個配置されたメモリセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭについて図７〜１０を用いて説明する。
【０１２１】
最初に、ＮＡＮＤ型ＥＥＰＲＯＭの構成の概略について、図７を用いて説明する。図７には、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ３０１が示されている。メモリセルアレイ３０１には、マトリクス状に設けられた（ｎ×ｍ）個のユニットセル３００と（ｎ、ｍは自然数）、（ｍ×８）本のワード線（［ＷＬ１（１）〜ＷＬ１（８）］〜［ＷＬｍ（１）〜ＷＬｍ（８）］）と、ｍ本の選択用ゲート線（ＳＳ１〜ＳＳｍ）と、ｍ本の選択用ゲート線（ＳＤ１〜ＳＤｍ）と、ｎ本のビット線（ＢＬ１〜ＢＬｎ）とを有する。
【０１２２】
ユニットセル３００は、直列に接続された８個のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］と、２個の選択用トランジスタ［ＳＴｒ１（ｘ、ｙ）、ＳＴｒ２（ｘ、ｙ）］を有する。本明細書において、（ｘ、ｙ）は座標を示し、１≦ｘ≦ｎ、１≦ｙ≦ｍとする。（ｘ、ｙは自然数）
【０１２３】
図７において、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のコントロールゲート（ＣＧ）１１は、ワード線（［ＷＬ１（１）〜ＷＬ１（８）］〜［ＷＬｍ（１）〜ＷＬｍ（８）］）のいずれか一つと接続されている。また、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のソース領域とドレイン領域は、一方はビット線（ＢＬ１〜ＢＬｎ）のいずれか一つと接続されており、もう一方は共通電極（ＳＣ）に接続されている。
【０１２４】
メモリセルアレイ３０１の周囲には、ワード線側駆動回路３０３、Ｙアドレスデコーダ３０２、マルチプレクサ３０５、書き込み・消去回路３０６ａ、読み出し回路３０６ｂ、ベリファイ回路３３４及びバッファ３３３が設けられている。読み出し回路３０６ｂは、バイアス回路３３０ａ、バイアス回路３３０ｂ、センスアンプ回路３２３及びデータラッチ群３３２を有する。バイアス回路３３０ａは、マルチプレクサ３０５を介して任意のユニットセル３００と接続している。またバイアス回路３３０ｂは、リファレンスメモリセルアレイ３０９に設けられた任意のリファレンスメモリセル３０７と接続している。なお、図７に示すリファレンスメモリセルアレイ３０９には、リファレンスメモリセル３０７が（1×ｌ）個のみ設けられているが、本発明はこれに限定されない。リファレンスメモリセルアレイ３０９に設けられるリファレンスメモリセル３０７の個数はいくつでもよい。但し、k値の不揮発性メモリには、少なくとも（k-1）個のリファレンスメモリセル３０７が設けられていることが必要となる。
【０１２５】
次いで、上記メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造について、図８を用いて説明する。図８において、１１はフローティングゲート（ＦＧ）、１２はコントロールゲート（ＣＧ）、１３はＰ-ｗｅｌｌ、１４はソース領域（Ｓ）、１５はドレイン領域（Ｄ）、１６はＮ-基板を示している。Ｐ-ｗｅｌｌ１３とＮ-基板１６は、不純物元素が添加されたシリコン基板であり、それぞれ異なる導電型が付与されている。図８（Ａ）は、電気的読み出しを行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示し、図８（Ｂ）は、電気的消去を行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示し、図８（Ｃ）は、電気的書き込みを行うメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造を示している。
【０１２６】
ここで、ＮＡＮＤ型ＥＥＰＲＯＭの電気的読み出し、電気的消去、電気的書き込みの各動作について説明する。本実施例においては、説明を簡単にするために、２値のＮＡＮＤ型ＥＥＰＲＯＭに関して説明するが、本発明はこれに限定されず多値のＮＡＮＤ型ＥＥＰＲＯＭにも適用することが出来る。そして本実施の形態では、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のしきい値電圧が０．５Ｖ以上、４．５Ｖ以下の場合において、“１”の情報を有するものとする。また、しきい値電圧が５．５Ｖ以上、７．０Ｖ以下の場合において、“０”の情報を有するものとする。本明細書では、“０”の情報を有するしきい値電圧を、Ｖt( “ 0")で示し、“１”の情報を有するしきい値電圧を、Ｖt( “ 1")と表記する。このとき、Ｖt( “ 0")とＶt( “ 1")は、以下の式（７）、（８）を満たす。
【０１２７】
【数７】
０．５Ｖ≦Ｖt( “ 1")≦４．５Ｖ・・・（７）
【０１２８】
【数８】
５．５Ｖ≦Ｖt( “ 0")≦７．０Ｖ・・・（８）
【０１２９】
最初に、ＮＡＮＤ型ＥＥＰＲＯＭの電気的読み出しについて図９（Ａ）を用いて説明する。図９（Ａ）には、（ｘ、ｙ）に配置されたユニットセル３００が示されている。本実施例では、メモリトランジスタＭＴｒ７（ｘ、ｙ）を選択して、メモリトランジスタＭＴｒ７（ｘ、ｙ）が有する情報の電気的読み出しを行うことにする。なお図８（Ａ）には、電気的読み出しを行うときにおけるメモリトランジスタＭＴｒ７（ｘ、ｙ）の断面構造が示されているので、適宜参照するとよい。
【０１３０】
選択されたメモリトランジスタＭＴｒ７（ｘ、ｙ）のゲート電極に電圧（本実施例では仮に５．０Ｖとする）を印加する。非選択された（選択されなかった）メモリトランジスタＭＴｒ１（x、ｙ）〜ＭＴｒ６（ｘ、ｙ）、ＭＴｒ８（ｘ、ｙ）のゲート電極にも電圧（本実施例では仮に８．０Ｖとする）を印加する。上述した式（７）、式（８）より、非選択されたメモリトランジスタＭＴｒ１（x、ｙ）〜ＭＴｒ６（ｘ、ｙ）、ＭＴｒ８（ｘ、ｙ）は、電圧８．０Ｖを印加されることにより導通状態になる。
【０１３１】
この状態において、選択されたメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）は、バイアス回路３３０ａを介して、センスアンプ回路３２３の入力端子１に入力される。また、（ｒ、ｓ）座標に設けられたリファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）がセンスアンプ回路３２３の入力端子２に入力される。そして、センスアンプ回路１２３の出力端子から、Ｈｉｇｈ又はＬｏｗのどちらか一方の信号が出力される。
【０１３２】
なお本実施例において、（ｒ、ｓ）座標に設けられたリファレンスメモリセル３０７からは参照電圧Ｖref(e)が発生するものとする。
【０１３３】
そしてセンスアンプ回路３２３の入力端子１には、メモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力される。またセンスアンプ回路３２３の入力端子２には、（ｒ、ｓ）座標に設けられたリファレンスメモリトランジスタ３０８のドレイン電圧（参照電圧Ｖref(e)に対応する電圧）が入力される。そうすると、センスアンプ回路３２３の出力端子から、Ｈｉｇｈ又はＬｏｗのいずれか一方の信号が出力される。そして、センスアンプ回路１２３の出力端子から出力されたＨｉｇｈ又はＬｏｗの信号はデータラッチ群３３２に記憶される。
【０１３４】
本実施例においては、センスアンプ回路３２３から出力された信号が、Ｈｉｇｈの信号であるメモリトランジスタＭＴｒ７（ｘ、ｙ）は“０”の情報を有するとして判断される。また、Ｌｏｗの信号であるメモリトランジスタＭＴｒ７（ｘ、ｙ）は“１”の情報を有するとして判断される。以上のようにして、電気的読み出しが行なわれる。
【０１３５】
次いで、ＮＡＮＤ型ＥＥＰＲＯＭの電気的消去について、図９（Ｂ）を用いて説明する。なお図８（Ｂ）には、電気的消去を行った際のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造が示されているので、適宜参照するとよい。
【０１３６】
また本実施例では、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ３０１が有する情報を一括で電気的消去する場合について説明する。すなわち、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］が有する情報を一括で電気的消去する。
【０１３７】
なお電気的消去とは、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のフローティングゲート１１に蓄積された電荷を抜き取って、全てのメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のしきい値電圧を４．５Ｖ以下として、“１”の状態にすることをよぶ。
【０１３８】
まず、Ｐ-ｗｅｌｌ１３とＮ-基板１６に、それぞれ２０Ｖの電圧を印加する。そして、ワード線［ＷＬｙ（１）〜ＷＬｙ（８）］には０Ｖの電圧を印加する。つまり、メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］のコントロールゲート１２には０Ｖの電圧が印加される。この状態になると、フローティングゲート１１に蓄積された電子は、Ｐ-well１３の方に放出される。その結果、全てのメモリトランジスタのしきい値は、４．５Ｖ以下とすることができる。以上のようにして、電気的消去が行なわれる。
【０１３９】
次いで、NAND型EEPROMの電気的書き込みについて、図１０を用いて説明する。なお図８（Ｃ）には、電気的書き込みを行った際のメモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］の断面構造が示されているので、適宜参照するとよい。
【０１４０】
本実施例では、ワード線［ＷＬｙ（２）］を選択して、メモリトランジスタＭＴｒ２（ｘ、ｙ）に“０”の情報の電気的書き込みを行うことにする。なお電気的書き込みは、選択されたワード線［ＷＬｙ（２）］に接続されているメモリトランジスタ［ＭＴｒ２（１、ｙ）〜ＭＴｒ２（ｎ、ｙ）］に同時に行う。
【０１４１】
まず、Ｐ-ｗｅｌｌ１３、Ｎ-基板１６、ビット線（ＢＬｘ）には、０Ｖの電圧が印加される。次いで、選択されたワード線［ＷＬｙ（２）］には、高電圧の２０Ｖの電圧が印加される。そして、非選択されたワード線ＷＬｙ（１）、［ＷＬｙ（３）］〜［ＷＬｙ（８）］には、電圧（本実施例では、仮に７．０Ｖとする）が印加される。
【０１４２】
ここで、選択されたメモリトランジスタＭＴｒ２（ｘ、ｙ）に“０”の情報の電気的書き込みを行うので、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧を５．５Ｖ〜７．０Ｖの範囲にする必要がある。メモリトランジスタＭＴｒ２（ｘ、ｙ）には、電気的消去が行われているため、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧は４．５Ｖ以下となっている。そのため、フローティングゲート１１に電子を注入する必要がある。
【０１４３】
従って、ビット線（ＢＬｘ）には０Ｖの電圧を印加して、選択ゲート信号線（ＳＳｙ）には２０Ｖの高電圧を印加する。また、選択ゲート信号線（ＳＤｙ）には０Ｖの電圧を印加する。
【０１４４】
このような状態において、メモリトランジスタＭＴｒ２（ｘ、ｙ）の、コントロールゲート１２と、Ｐ-well１３の間には２０Ｖの電圧が印加され、Ｐ-基板１３からフローティングゲート１１に電子を注入することが出来る。
【０１４５】
一方、ビット線［ＢＬ（ｘ+１）］に接続されたメモリトランジスタＭＴｒ２（ｘ+１、ｙ）には、“１”の情報が書き込まれる。そうすると、電気的消去を行ったときに、全てのメモリトランジスタのしきい値電圧は４．５Ｖ以下になっているため、何の状態の変化を起こさないことが“１”の情報を書き込むことになる。
【０１４６】
しかしながら、ワード線（ＷＬｙ（２））には、高電圧の２０Ｖが印加されている。そこで、Ｐ-ｗｅｌｌ１３から、フローティングゲート１１に電子の注入が行われないように、ある特定の電位（本実施例では、仮に７．０Ｖとする）をビット線［ＢＬ（ｘ+１）］に印加する。
【０１４７】
以上の動作を行うことにより、メモリトランジスタＭＴｒ２（ｘ+１、ｙ）に、“１”の情報を書き込むことが出来る。
【０１４８】
次いで、ＮＡＮＤ型ＥＥＰＲＯＭに、本発明のリフレッシュ動作を適用する場合について、図７を用いて説明する。メモリトランジスタ［ＭＴｒ１（ｘ、ｙ）〜ＭＴｒ８（ｘ、ｙ）］とリファレンスメモリトランジスタ３０８は、同じ特性を有する。
【０１４９】
本発明のリフレッシュ動作は、メモリセルへの電気的書き込みと、リファレンスメモリセルへの電気的書き込みとを合わせた動作をよぶが、まずはメモリセルへの電気的書き込みについて説明する。本実施例では、参照電圧Ｖref(e)とＶref(f)を用いて、“ｋ”の情報を有するメモリトランジスタＭＴｒ７（ｘ、ｙ）に電気的書き込みを行う場合について説明する。
【０１５０】
図７に示すように、ユニットセル３００が有するメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン領域は、センスアンプ回路３２３の入力端子１に接続されている。つまり、センスアンプ回路３２３の入力端子１には、メモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力される。また、センスアンプ回路３２３の入力端子２には、参照電圧Ｖref(e)とＶref(f)のどちらか一方が入力される。最初は、センスアンプ回路３２３の入力端子２には、参照電圧Ｖref(e)が入力される。そして、メモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行い、読み出されたデータ（以下、data１と表記する）はデータラッチ群１３２に記憶される。
【０１５１】
次いで、センスアンプ回路３２３の入力端子１にはメモリトランジスタＭＴｒ７（ｘ、ｙ）のドレイン電圧（Ｖdmtr）が入力され、入力端子２には参照電圧Ｖref(f)が入力される。そして、メモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行い、読み出されたデータ（以下、data２と表記する）はデータラッチ群１３２に記憶される。ここでdata１の情報とdata２の情報とが異なる場合には、メモリトランジスタＭＴｒ７（ｘ、ｙ）に電圧が印加されてメモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的書き込みを再度行う。そして、data１の情報とdata２の情報が同じ情報として認識されるまで、センスアンプ回路３２３を用いてメモリトランジスタＭＴｒ７（ｘ、ｙ）の電気的読み出しを行う。
【０１５２】
次いで、リファレンスメモリセル３０７への電気的書き込みを、図７を用いて説明する。本実施の形態では、参照電圧Ｖref(e)とＶref(f)を用いて、“ｋ”の情報を有するリファレンスメモリセル３０７に電気的書き込みを行う場合について説明する。
【０１５３】
図７に示すように、リファレンスメモリセル３０７が有するリファレンスメモリトランジスタ３０８のドレイン領域は、センスアンプ回路３２３の入力端子２に接続されている。センスアンプ回路３２３の入力端子２には、リファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）が入力され、入力端子１には参照電圧Ｖref(f)が入力される。
【０１５４】
センスアンプ回路３２３の出力端子からは、Ｈｉｇｈ又はＬｏｗの信号が出力される。センスアンプ回路３２３の出力端子からの信号がＨｉｇｈの場合には、リファレンスメモリトランジスタ３０８のコントロールゲート（ＣＧ）に電圧を印加して、電気的書き込みを行う。そして、再びリファレンスメモリトランジスタ３０８のドレイン電圧（Ｖdrtr）をセンスアンプ回路３２３の入力端子２に入力する。このようにして、センスアンプ回路３２３の出力端子からＬｏｗの信号が出力されるまで上記の動作を繰り返し、リファレンスメモリトランジスタ３０８の電気的書き込みを行う。
【０１５５】
本実施例は、実施の形態１、２、実施例１〜３と自由に組み合わせることが可能である。
【０１５６】
（実施例５）
本発明を用いた不揮発性メモリは様々な用途で用いることが出来る。例えば、パソコンなどに内蔵された記憶媒体として用いてもよいし、またメモリカードに内蔵された記憶媒体として用いることも出来る。本実施例では、タイマーと電池が設けられた不揮発性メモリについて、図１１を用いて説明する。
【０１５７】
図１１は、本発明の不揮発性メモリの構成を簡単に表した図である。５００はメモリセルアレイであり、５０１はワード線側駆動回路、５０２はビット線側駆動回路である。ワード線側駆動回路５０１とビット線側駆動回路５０２は、メモリセルアレイ５００を制御する役目を担う。５０３はリファレンスメモリセルアレイであり、５０４は書き込み・読み出し・消去回路である。書き込み・読み出し・消去回路５０４は、リファレンスメモリセルアレイ５０３を制御する役目を担う。メモリセルアレイ５００は、複数のメモリセルを有する。リファレンスメモリセルアレイ５０３は、少なくとも（ｋ−１）個のリファレンスメモリセルを有する。
【０１５８】
５０５はタイマーであり、５０６は電池である。電池５０６は、タイマー５０５のバックアップ用の電池として用いられる。
【０１５９】
不揮発性メモリにタイマー５０５と電池５０６が設けられている場合には、タイマー５０５を用いて、最後にリフレッシュ動作を行ってから経過した時間を測定することが出来る。そして、経過時間があらかじめ設定した時間に達するごとに、リフレッシュ動作を行うようにすることが出来る。そのときには、タイマー５０５から書き込み・読み出し・消去回路５０４にリフレッシュ信号を出力して、メモリセルアレイ５００にリフレッシュ動作を行なうようにしてもよい。また、電源５０７をオンした時点、電源５０７をオフした時点で自動的にリフレッシュ動作を行うように設定してもよい。
【０１６０】
本実施例は、実施の形態１、２、実施例１〜４と自由に組み合わせることが可能である。
【０１６１】
上述した実施の形態では、図８に示すコントロールゲート１２、フローティングゲート１１、ソース領域１４及びドレイン領域１５を有する構成のメモリトランジスタを用いた場合について説明した。しかし本発明は、様々な構成のメモリトランジスタに適用することが出来る。そこで本実施例では、図８に示した構成以外のメモリトランジスタについて、図１２を用いて説明する。
【０１６２】
図１２（Ａ）には、クラスタ層を有するメモリトランジスタの断面構造の一例が示す。該メモリトランジスタは、活性領域２６０１と、第一絶縁膜２６０２と、クラスタ層２６０３と、第二絶縁膜２６０５と、コントロールゲート２６０６とを有する。なお、代表的なクラスタ層を有するメモリトランジスタについては、特開昭４９-２２３５６号公報に記載されている。
【０１６３】
クラスタ層２６０３は、複数のクラスタ２６０４で構成される。本明細書において、クラスタ２６０４とは、電荷を蓄積する機能を有し、離散的な塊状の半導体又は導体（金属）によって構成されるものをよぶ。
【０１６４】
次いで、図１２（Ｂ）、図１２（Ｃ）には、電荷を蓄積する領域として機能する窒化膜を有するメモリトランジスタの断面構造を示す。図１２（Ｂ）に示すメモリトランジスタは、MNOS（Metal-Nitride-Oxide-Semiconductor）型とよばれており、活性領域２６０７と、酸化膜２６０８と、窒化膜２６０９と、コントロールゲート２６１０とを有する。なお、本実施例において、酸化膜２６０８は酸化シリコン膜（SiO2）で形成し、窒化膜２６０９は窒化シリコン膜（Si3N4膜）で形成した。
【０１６５】
図１２（Ｃ）に示すメモリトランジスタは、MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor）型とよばれており、活性領域２６１１と、第一酸化膜２６１２と、窒化膜２６１３と、第二酸化膜２６１４と、コントロールゲート２６１５とを有する。なお、本実施例において、第一酸化膜２６１２と第二酸化膜２６１４は酸化シリコン膜（SiO2膜）で形成し、窒化膜２６１３は窒化シリコン膜（Si3N4膜）で形成した。
【０１６６】
上記の２つのメモリトランジスタにおいては、窒化膜２６０９及び窒化膜２６１３が電荷を蓄積する機能を有し、窒化膜２６０９及び窒化膜２６１３中の離散的な不純物準位が、電荷を蓄積する役割を果たしている。
【０１６７】
MNOS型（図１２（Ｂ））と、MONOS型（図１２（Ｃ））のメモリトランジスタが有する窒化膜は、他のメモリトランジスタに比べると電荷保持特性が劣っている。そのため、本発明のリフレッシュ動作は用いることは大変有効である。
【０１６８】
本実施例は、実施の形態１、２、実施例１〜５と自由に組み合わせることが可能である。
【０１６９】
（実施例７）
本発明の不揮発性メモリを記憶媒体として用いた電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１８に示す。
【０１７０】
図１８（Ａ）は発光装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の不揮発性メモリは表示部３００３やその他の信号制御回路に接続され、画像信号の補正や処理データの記憶媒体として用いられる。
【０１７１】
図１８（Ｂ）はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の不揮発性メモリは、デジタルスチルカメラに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７２】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の不揮発性メモリは、ノート型パーソナルコンピュータに内蔵されたＬＳＩ基板等に組み込まれ、画像データや処理データの記憶媒体として用いられる。
【０１７３】
図１８（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の不揮発性メモリは、モバイルコンピュータに内蔵されたＬＳＩ基板等に組み込まれ、画像データや処理データの記憶媒体として用いられる。
【０１７４】
図１８（Ｅ）は記憶媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記憶媒体（ＤＶＤ等）読み込み部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。本発明の不揮発性メモリは、ＤＶＤ再生装置に内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７５】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の不揮発性メモリは、ゴーグル型ディスプレイに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７６】
図１８（Ｇ）はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明の不揮発性メモリは、ビデオカメラに内蔵されたＬＳＩ基板等に組み込まれ、画像データの記憶媒体として用いられる。
【０１７７】
ここで図１８（Ｈ）は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の不揮発性メモリは、携帯電話に内蔵された基板等に組み込まれ、電話番号を記憶する記憶媒体として用いられる。
【０１７８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の記憶媒体として用いることが可能である。
【０１７９】
【発明の効果】
本発明の不揮発性メモリは、リフレッシュメモリトランジスタから発生される参照電圧を用いて、メモリトランジスタの電気的読み出しを行うため、シフト現象が生じたメモリトランジスタが有する情報を正確に読み出すことが出来る。
【０１８０】
また、本発明のリフレッシュ動作は、リフレッシュ動作を行う期間を従来よりも長くすることが可能となり、メモリトランジスタに記憶された情報の信頼性が向上する。また、しきい値電圧の分布間のマージンを小さくとることが出来るため、多値の不揮発性メモリの集積度が向上する。
【図面の簡単な説明】
【図１】 本発明の不揮発性メモリの回路図を示す図。
【図２】 不揮発性メモリ（k値メモリ）のシフト現象を説明する図。
【図３】 本発明の不揮発性メモリの読み出し回路を説明する図。
【図４】 本発明の不揮発性メモリの読み出し回路を説明する図
【図５】 本発明の不揮発性メモリの読み出し回路を説明する図
【図６】 本発明の不揮発性メモリの回路図を示す図。
【図７】 NAND型EEPROMの回路図を示す図。
【図８】 NAND型EEPROMのメモリトランジスタの断面構造を示す図。
【図９】 NAND型EEPROMのユニットセルを示す図。
【図１０】 NAND型EEPROMのユニットセルを示す図。
【図１１】 本発明の不揮発性メモリのブロック図を示す図。
【図１２】 メモリトランジスタの断面構造を示す図。
【図１３】 従来の不揮発性メモリの回路図を示す図。
【図１４】 メモリトランジスタの断面構造を示す図。
【図１５】 不揮発性メモリ（２値メモリ）のシフト現象を説明する図。
【図１６】 不揮発性メモリ（４値メモリ）のシフト現象を説明する図。
【図１７】 ベリファイ動作を説明する図。
【図１８】 本発明の不揮発性メモリを記憶媒体として適用することができる電子機器の図。
Claims (12)
- メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記リファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記リファレンスメモリトランジスタのしきい値電圧が第２の参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことにより、前記リファレンスメモリトランジスタのリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路とデータラッチ群を有し、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、共通電極に電気的に接続され、
前記リファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記リファレンスメモリトランジスタのしきい値電圧が第２の参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことにより、前記リファレンスメモリトランジスタのリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれており、
前記リファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記リファレンスメモリトランジスタのしきい値電圧が第２の参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことにより、前記リファレンスメモリトランジスタのリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗、第２の抵抗、第１のトランジスタ及び第２のトランジスタを有し、
前記センスアンプ回路の第１の入力端子は、前記第１のトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記第２のトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記第１のトランジスタのソース領域とドレイン領域の他方は、前記メモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記第２のトランジスタのソース領域とドレイン領域の他方は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれており、
前記リファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記リファレンスメモリトランジスタのしきい値電圧が第２の参照電圧よりも高くなるまで、前記リファレンスメモリトランジスタに電気的書き込みを行うことにより、前記リファレンスメモリトランジスタのリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記複数のリファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が第２の参照電圧よりも高くなるまで、前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行うことにより、前記複数のリファレンスメモリトランジスタの各々にリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗、第２の抵抗、第１のトランジスタ及び複数の第２のトランジスタを有し、
前記センスアンプ回路の第１の入力端子は、前記第１のトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数の第２のトランジスタの各々のソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記第１のトランジスタのソース領域とドレイン領域の他方は、前記メモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記複数の第２のトランジスタの各々のソース領域とドレイン領域の他方は、前記複数のリファレンスメモリトランジスタから選択された１つのリファレンスメモリトランジスタのソース領域とドレイン領域の一方に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記複数のリファレンスメモリトランジスタの各々のソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれており、
前記複数のリファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が第２の参照電圧よりも高くなるまで、前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行うことにより、前記複数のリファレンスメモリトランジスタの各々にリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記複数のリファレンスメモリトランジスタのゲートは互いに電気的に接続され、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数のリファレンスメモリトランジスタの各々のソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記複数のリファレンスメモリトランジスタの各々のソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれており、
前記複数のリファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が第２の参照電圧よりも高くなるまで、前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行うことにより、前記複数のリファレンスメモリトランジスタの各々にリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記複数のリファレンスメモリトランジスタのゲートは互いに電気的に接続され、
前記複数のリファレンスメモリトランジスタは直列に電気的に接続され、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数のリファレンスメモリトランジスタから選択された１つのリファレンスメモリトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に電気的に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に電気的に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と、前記複数のリファレンスメモリトランジスタから選択された１つのリファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれており、
前記複数のリファレンスメモリトランジスタを用いて前記メモリトランジスタの電気的読み出しを行った後、前記メモリトランジスタのしきい値電圧が第１の参照電圧よりも高くなるまで、前記メモリトランジスタに電気的書き込みを行うことにより、前記メモリトランジスタのリフレッシュ動作を行い、
前記メモリトランジスタのリフレッシュ動作の後、前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が第２の参照電圧よりも高くなるまで、前記複数のリファレンスメモリトランジスタの各々に電気的書き込みを行うことにより、前記複数のリファレンスメモリトランジスタの各々にリフレッシュ動作を行い、
前記第１の参照電圧と前記第２の参照電圧は互いに異なることを特徴とする不揮発性メモリ。 - 請求項１乃至請求項８のいずれか１項において、
タイマーを有し、
前記第２の回路は、前記タイマーにより測定された時間が設定時間に達する毎に、電気的書き込みを行うことを特徴とする不揮発性メモリ。 - 請求項１乃至請求項９のいずれか一項において、
前記第１のゲートは、複数のクラスタを有することを特徴とする不揮発性メモリ。 - 請求項１乃至請求項９のいずれか一項において、
前記第１のゲートは、窒化膜からなることを特徴とする不揮発性メモリ。 - 請求項１乃至請求項１１のいずれか一項に記載の前記不揮発性メモリを用いることを特徴とする電子機器。
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